JP2008305517A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置に関し、特に、１つの半導体チップ内に複数のトリミング対象が形成された半導体集積回路装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor integrated circuit device, and more particularly to a technique effective when applied to a semiconductor integrated circuit device in which a plurality of trimming targets are formed in one semiconductor chip.
例えば、特許文献１には、トリミングヒューズをカットする前に仮トリミングを行ってＩＣ特性を評価することで、ヒューズカット前後でのＩＣ特性のずれを防止したヒューズトリミング回路の調整方法が記載されている。具体的には、各トリミングビット毎にセレクタとフリップフロップを設け、セレクタの一方の入力をヒューズパットに接続し、他方の入力をフリップフロップの出力に接続し、仮トリミングの際には他方の入力を選択して出力する構成となっている。各トリミングビット毎に設けられるフリップフロップは、シフトレジスタ構成となっており、トリミングデータ入力パッドとトリミングクロック入力パッドによるシリアル入力をパラレルに変換してセレクタに出力するものとなっている。
For example,
また、特許文献２には、ヒューズをレーザーカットする方式のヒューズトリミング回路において、特許文献１と同様にシフトレジスタを用いて仮トリミングを行えるようにした構成が示されている。
半導体チップでは、例えば素子の製造ばらつきなどを補正するためトリミングヒューズが形成される。トリミングヒューズは、トリミング対象毎に複数のビットが設けられ、ヒューズの切断有無により各トリミングビットの値（トリミング値）を設定することで回路の電気的特性等を補正する。このトリミング値を決定するためには、例えば、各トリミングビット毎にパッドを設けたり、或いは、特許文献１，２に記載されているように１個のパッドとシフトレジスタを設けることなどで仮トリミングを実現し、この仮トリミングの状態で半導体チップのテストを行えばよい。
In a semiconductor chip, for example, a trimming fuse is formed to correct manufacturing variations of elements. The trimming fuse is provided with a plurality of bits for each trimming target, and corrects the electrical characteristics of the circuit by setting the value of each trimming bit (trimming value) depending on whether or not the fuse is cut. In order to determine the trimming value, for example, a pad is provided for each trimming bit, or provisional trimming is performed by providing one pad and a shift register as described in
しかしながら、例えば、１つの半導体チップ内に複数のトリミング対象が存在する場合、仮トリミングの実現に要する面積オーバヘッドやトリミング値を定める際のテスト時間などが問題となってくる。すなわち、各トリミングビット毎にパッドを設ける場合、仮トリミング値をパラレルに設定できるためテスト時間は短くなるが、例えばＮ個のトリミング対象がそれぞれＫビットのトリミングビットを備えていると、Ｎ×Ｋ個のパッドが必要となるため面積オーバヘッドが増大する。 However, when there are a plurality of trimming targets in one semiconductor chip, for example, the area overhead required for realizing temporary trimming, the test time for determining trimming values, and the like become problems. That is, in the case where a pad is provided for each trimming bit, the temporary trimming value can be set in parallel, so the test time is shortened. However, for example, if N trimming targets have K bit trimming bits, N × K The area overhead increases because one pad is required.
一方、１個のパッドとシフトレジスタを設ける場合、例えばＮ個のトリミング対象がそれぞれＫビットのトリミングビットを備えていると、１個のパッドとＮ×Ｋビットのシフトレジスタが必要となる。シフトレジスタの面積に比べてパッドの面積は非常に大きいため、前述した各トリミングビット毎にパッドを設ける場合よりは面積オーバヘッドは低減できるが、特にＮの数が増大するとシフトレジスタの面積も無視できないものとなる。さらに、この方式では、シリアル−パラレル変換でトリミング値を設定するためテスト時間が増大し、ＮやＫの数が増大する程多くの時間が必要となってしまう。 On the other hand, when one pad and a shift register are provided, for example, if N trimming targets are each provided with K-bit trimming bits, one pad and an N × K-bit shift register are required. Since the pad area is very large compared to the area of the shift register, the area overhead can be reduced as compared with the case where the pad is provided for each trimming bit, but the area of the shift register cannot be ignored especially when the number of N increases. It will be a thing. Furthermore, in this method, the trimming value is set by serial-parallel conversion, so that the test time increases, and as the number of N and K increases, more time is required.
こうした中、近年では、例えばＭＥＭＳ（Micro Electro Mechanical Systems）技術を用いて、１個の半導体チップ上に複数のセンサ素子やその制御回路等を搭載する場合がある。このような半導体チップでは、複数のセンサ素子を同時にパラレルで動作させずに個別にシリアルで動作させることが可能である。センサ素子は、その性質上精度が重要であるため、通常、複数のセンサ素子毎に個別にトリミングが行われる。このようなセンサの分野においても、小型化や多機能化の要求により、前述したような仮トリミングに伴う面積オーバヘッドやテスト時間を如何に低減するかが重要となってきている。 Under these circumstances, in recent years, for example, a plurality of sensor elements and their control circuits may be mounted on one semiconductor chip using, for example, MEMS (Micro Electro Mechanical Systems) technology. In such a semiconductor chip, a plurality of sensor elements can be individually operated serially without being simultaneously operated in parallel. Since accuracy is important for the sensor element, trimming is usually performed for each of the plurality of sensor elements. Also in the field of such sensors, how to reduce the area overhead and test time associated with temporary trimming as described above has become important due to demands for miniaturization and multi-functionality.
そこで、本発明の目的は、複数のトリミング対象を備えた半導体集積回路装置の小面積化を実現することにある。また、本発明の他の目的は、複数のトリミング対象を備えた半導体集積回路装置において、そのテスト時間の短縮を実現することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Accordingly, an object of the present invention is to reduce the area of a semiconductor integrated circuit device having a plurality of trimming targets. Another object of the present invention is to reduce the test time in a semiconductor integrated circuit device having a plurality of trimming targets. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。 The outline of a typical invention among the inventions disclosed in the present application will be briefly described as follows.
本発明の半導体集積回路装置は、それぞれが１ビット以上のトリミングビットを備えると共に回路選択信号によって個別に活性化される複数のトリミング対象回路と、複数のトリミング対象回路で共通となる第Ｍビット目のトリミングビットに１対１で対応するように設けられた外部入力端子とを含んでいる。そして、この外部入力端子から与えられた仮トリミング値が、回路選択信号によって活性化された特定のトリミング対象回路の第Ｍビット目のトリミングビットに設定される構成となっている。 The semiconductor integrated circuit device of the present invention includes a plurality of trimming target circuits each including one or more trimming bits and individually activated by a circuit selection signal, and the Mth bit common to the plurality of trimming target circuits. And external input terminals provided so as to correspond to the trimming bits on a one-to-one basis. The temporary trimming value given from the external input terminal is set to the Mth trimming bit of the specific trimming target circuit activated by the circuit selection signal.
このような構成を用いると、例えば、それぞれがＫビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合に、Ｎ×Ｋ個の外部入力端子を設けることなく、Ｋ個の外部入力端子によって仮トリミングが可能になるため、回路面積を低減できる。また、Ｋ個の外部入力端子からパラレルにトリミング値を設定できるため、１個の外部入力端子からシフトレジスタによるシリアル−パラレル変換を介してトリミング値を設定する場合と比べて設定に要する時間を短縮でき、テスト時間の短縮が実現可能となる。 When such a configuration is used, for example, when there are N trimming target circuits each including K trimming bits, K external input terminals are provided without providing N × K external input terminals. As a result, provisional trimming becomes possible, so that the circuit area can be reduced. In addition, since trimming values can be set in parallel from K external input terminals, the time required for setting is shortened compared with the case where trimming values are set from one external input terminal via serial-parallel conversion by a shift register. The test time can be shortened.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、複数のトリミング対象を備えた半導体集積回路装置の小面積化を実現できる。また、複数のトリミング対象を備えた半導体集積回路装置のテスト時間を短縮できる。 To briefly explain the effects obtained by the representative inventions disclosed in the present application, it is possible to reduce the area of a semiconductor integrated circuit device having a plurality of trimming targets. In addition, the test time of the semiconductor integrated circuit device having a plurality of trimming targets can be shortened.
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。 In the following embodiments, when referring to the number of elements, etc. (including the number, numerical value, quantity, range, etc.), unless otherwise specified and in principle limited to a specific number in principle, It is not limited to the specific number, and it may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その構成例を示す回路図である。図１に示す半導体集積回路装置は、複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎと、複数の選択回路ＳＥＬ１〜ＳＥＬｎと、複数の内部トリミング回路ＴＲ１〜ＴＲｎを備えている。複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎは、それぞれ１ビット以上（図１では１ビット分のみを図示）のトリミングビットを備え、更に、それぞれに対応した回路選択信号ＣＳ１〜ＣＳｎによって個別に活性化される構成となっている。
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration example of the semiconductor integrated circuit device according to the first embodiment of the present invention. The semiconductor integrated circuit device shown in FIG. 1 includes a plurality of trimming target circuits BLK1 to BLKn, a plurality of selection circuits SEL1 to SELn, and a plurality of internal trimming circuits TR1 to TRn. The plurality of trimming target circuits BLK1 to BLKn each include one or more trimming bits (only one bit is shown in FIG. 1), and are individually activated by corresponding circuit selection signals CS1 to CSn. It has a configuration.
内部トリミング回路ＴＲ１〜ＴＲｎのそれぞれは、電源電圧端子（電源電圧）ＶＤＤから接地電圧端子（接地電圧）ＧＮＤに向けてヒューズＦＳ、スイッチ（ここではＰＭＯＳトランジスタ）ＳＷ、抵抗Ｒが順に直列接続され、抵抗ＲとスイッチＳＷの接続部から出力を行う構成となっている。ＴＲ１では、ヒューズＦＳ１とスイッチＳＷ１と抵抗Ｒ１が直列接続され、このＳＷ１のオン／オフが回路選択信号ＣＳ１によって制御可能となっている。同様に、ＴＲｎでは、ヒューズＦＳｎとスイッチＳＷｎと抵抗Ｒｎが直列接続され、このＳＷｎのオン／オフが回路選択信号ＣＳｎによって制御可能となっている。 Each of the internal trimming circuits TR1 to TRn has a fuse FS, a switch (here, a PMOS transistor) SW, and a resistor R connected in series from a power supply voltage terminal (power supply voltage) VDD to a ground voltage terminal (ground voltage) GND. An output is made from the connection portion of the resistor R and the switch SW. In TR1, a fuse FS1, a switch SW1, and a resistor R1 are connected in series, and ON / OFF of SW1 can be controlled by a circuit selection signal CS1. Similarly, in TRn, a fuse FSn, a switch SWn, and a resistor Rn are connected in series, and ON / OFF of this SWn can be controlled by a circuit selection signal CSn.
選択回路ＳＥＬ１は、一方の入力に内部トリミング回路ＴＲ１の出力が接続され、他方の入力に外部入力端子（外部入力パッド、外部入力信号）ＩＮが接続される。ＳＥＬ１は、このいずれかの入力を外部切り替え端子（外部切り替えパッド、外部切り替え信号）ＳＳによって選択し、トリミング対象回路ＢＬＫ１のトリミングビットに出力する。同様に、選択回路ＳＥＬｎは、一方の入力に内部トリミング回路ＴＲｎの出力が接続され、他方の入力に外部入力端子ＩＮが接続される。ＳＥＬｎは、このいずれかの入力を外部切り替え端子ＳＳによって選択し、トリミング対象回路ＢＬＫｎのトリミングビットに出力する。 The selection circuit SEL1 has one input connected to the output of the internal trimming circuit TR1, and the other input connected to an external input terminal (external input pad, external input signal) IN. The SEL1 selects one of these inputs by an external switching terminal (external switching pad, external switching signal) SS and outputs it to the trimming bit of the trimming target circuit BLK1. Similarly, the selection circuit SELn has one input connected to the output of the internal trimming circuit TRn and the other input connected to the external input terminal IN. SELn selects one of these inputs by the external switching terminal SS and outputs it to the trimming bit of the trimming target circuit BLKn.
このように、本実施の形態１の半導体集積回路装置は、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎに含まれる、ある１ビットのトリミングビットの値を、１個の外部入力端子ＩＮを共通に用いて設定可能になっていることが主要な特徴となっている。言い換えれば、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎに含まれる第Ｍビット目のトリミングビットの値を、第Ｍビット目に１対１で対応して設けられた１個の外部入力端子によって設定可能になっている。 As described above, in the semiconductor integrated circuit device according to the first embodiment, the value of a certain one-bit trimming bit included in each of the trimming target circuits BLK1 to BLKn is set using one external input terminal IN in common. The main feature is that it is possible. In other words, the value of the trimming bit of the Mth bit included in each of the trimming target circuits BLK1 to BLKn can be set by one external input terminal provided in a one-to-one correspondence with the Mth bit. ing.
図２は、図１の半導体集積回路装置において、その動作の一例を示す波形図である。図２に示すように、外部切り替え信号ＳＳが‘Ｌ’の場合は、選択回路ＳＥＬ１〜ＳＥＬｎによって内部トリミング回路ＴＲ１〜ＴＲｎの出力が選択される。そして、回路選択信号ＣＳ１の‘Ｈ’に伴いヒューズＦＳ１の情報がトリミング対象回路ＢＬＫ１のトリミングビットに設定され、回路選択信号ＣＳｎの‘Ｈ’に伴いヒューズＦＳｎの情報がトリミング対象回路ＢＬＫｎのトリミングビットに設定される。 FIG. 2 is a waveform diagram showing an example of the operation of the semiconductor integrated circuit device of FIG. As shown in FIG. 2, when the external switching signal SS is 'L', the outputs of the internal trimming circuits TR1 to TRn are selected by the selection circuits SEL1 to SELn. Then, the information of the fuse FS1 is set to the trimming bit of the trimming target circuit BLK1 along with the “H” of the circuit selection signal CS1, and the information of the fuse FSn is set to the trimming bit of the trimming target circuit BLKn along with the “H” of the circuit selection signal CSn. Set to
一方、外部切り替え信号ＳＳが‘Ｈ’の場合は、選択回路ＳＥＬ１〜ＳＥＬｎによって外部入力端子ＩＮが選択される。そして、回路選択信号ＣＳ１が‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫ１のトリミングビットに設定される。同様に、回路選択信号ＣＳｎが‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫｎのトリミングビットに設定される。したがって、外部切り替え信号ＳＳを‘Ｈ’に設定した状態で、図２のように外部入力端子ＩＮからテスト入力データを与えることで仮トリミングを行うことが可能となる。 On the other hand, when the external switching signal SS is 'H', the external input terminal IN is selected by the selection circuits SEL1 to SELn. When test input data is given to IN when the circuit selection signal CS1 is “H”, this test input data is set to the trimming bit of the trimming target circuit BLK1. Similarly, when test input data is given to IN when the circuit selection signal CSn is “H”, this test input data is set to the trimming bit of the trimming target circuit BLKn. Therefore, provisional trimming can be performed by applying test input data from the external input terminal IN as shown in FIG. 2 in a state where the external switching signal SS is set to ‘H’.
以上、本実施の形態１の半導体集積回路装置を用いると、例えばそれぞれが１ビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合でも、１個の外部入力端子ＩＮによって仮トリミングを実現できる。これによって、従来技術のように外部入力端子を「Ｎ×Ｋ」個設ける場合と比べて回路面積の低減が実現可能となる。 As described above, when the semiconductor integrated circuit device according to the first embodiment is used, provisional trimming is realized by one external input terminal IN even when there are N trimming target circuits each having one trimming bit. it can. This makes it possible to reduce the circuit area as compared with the case where “N × K” external input terminals are provided as in the prior art.
（実施の形態２）
本実施の形態２では、実施の形態１で述べた図１の構成例を変形することで、更に回路面積の低減を図る。図３は、本発明の実施の形態２による半導体集積回路装置において、その構成例を示す回路図である。図３に示す半導体集積回路装置は、図１の構成例と比較して、図１の内部トリミング回路ＴＲ１〜ＴＲｎを統合した内部トリミング回路ＴＲ１ｎを備え、これ伴い１つの選択回路ＳＥＬを備えた構成となっている。また、実施の形態１の場合と同様に、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎに含まれる、ある１ビットのトリミングビットの値を、１個の外部入力端子ＩＮを共通に用いて設定可能な構成となっている。
(Embodiment 2)
In the second embodiment, the circuit area is further reduced by modifying the configuration example of FIG. 1 described in the first embodiment. FIG. 3 is a circuit diagram showing a configuration example of the semiconductor integrated circuit device according to the second embodiment of the present invention. The semiconductor integrated circuit device shown in FIG. 3 includes an internal trimming circuit TR1n in which the internal trimming circuits TR1 to TRn of FIG. 1 are integrated as compared to the configuration example of FIG. It has become. Further, as in the case of the first embodiment, the configuration is such that the value of a certain one-bit trimming bit included in each of the trimming target circuits BLK1 to BLKn can be set using one external input terminal IN in common. It has become.
内部トリミング回路ＴＲ１ｎは、直列接続されたヒューズＦＳ１およびスイッチＳＷ１と、直列接続されたヒューズＦＳｎおよびスイッチＳＷｎとが、電源電圧ＶＤＤと出力ノードＮ１の間に並列に接続された構成となっている。スイッチＳＷ１は、回路選択信号ＣＳ１によって制御され、スイッチＳＷｎは、回路選択信号ＣＳｎによって制御される。また、出力ノードＮ１と接地電圧ＧＮＤの間には抵抗Ｒ０が設けられ、出力ノードＮ１は、選択回路ＳＥＬの一方の入力に接続される。選択回路ＳＥＬは、この出力ノードＮ１の信号か外部入力信号ＩＮのいずれか一方を外部切り替え信号ＳＳに基づいて選択し、その選択結果を複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎに出力する。 Internal trimming circuit TR1n has a configuration in which fuse FS1 and switch SW1 connected in series, and fuse FSn and switch SWn connected in series are connected in parallel between power supply voltage VDD and output node N1. The switch SW1 is controlled by a circuit selection signal CS1, and the switch SWn is controlled by a circuit selection signal CSn. A resistor R0 is provided between the output node N1 and the ground voltage GND, and the output node N1 is connected to one input of the selection circuit SEL. The selection circuit SEL selects either the signal of the output node N1 or the external input signal IN based on the external switching signal SS, and outputs the selection result to the plurality of trimming target circuits BLK1 to BLKn.
図４は、図３の半導体集積回路装置において、その動作の一例を示す波形図である。図４に示すように、外部切り替え信号ＳＳが‘Ｌ’の場合は、回路選択信号ＣＳ１の‘Ｈ’に伴いヒューズＦＳ１の情報が複数のトリミング対象回路ＢＬＫ１〜ＢＬＫｎに出力されるが、このＦＳ１の情報は、ＣＳ１によって活性化されているＢＬＫ１に取り込まれる。同様にＳＳが‘Ｌ’の場合、回路選択信号ＣＳｎの‘Ｈ’に伴いヒューズＦＳｎの情報がＢＬＫ１〜ＢＬＫｎに出力されるが、このＦＳｎの情報は、ＣＳｎによって活性化されているＢＬＫｎに取り込まれる。 FIG. 4 is a waveform diagram showing an example of the operation of the semiconductor integrated circuit device of FIG. As shown in FIG. 4, when the external switching signal SS is 'L', the information of the fuse FS1 is output to the plurality of trimming target circuits BLK1 to BLKn along with the 'H' of the circuit selection signal CS1. Is taken into BLK1 activated by CS1. Similarly, when SS is “L”, the information of the fuse FSn is output to BLK1 to BLKn in accordance with the “H” of the circuit selection signal CSn, but this information of FSn is taken into BLKn activated by CSn. It is.
一方、外部切り替え信号ＳＳが‘Ｈ’の場合は、選択回路ＳＥＬによって外部入力信号ＩＮが選択される。この場合、回路選択信号ＣＳ１が‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫ１のトリミングビットに設定され、回路選択信号ＣＳｎが‘Ｈ’の際にＩＮにテスト入力データを与えると、このテスト入力データがトリミング対象回路ＢＬＫｎのトリミングビットに設定される。 On the other hand, when the external switching signal SS is “H”, the external input signal IN is selected by the selection circuit SEL. In this case, if test input data is given to IN when the circuit selection signal CS1 is “H”, this test input data is set to the trimming bit of the trimming target circuit BLK1, and when the circuit selection signal CSn is “H”. When test input data is given to IN, this test input data is set to the trimming bit of the trimming target circuit BLKn.
以上のように、本実施の形態２の半導体集積回路装置を用いることで、実施の形態１と同様に、外部入力端子の数を減らすことで回路面積を低減できることに加えて、内部トリミング回路ＴＲ内の抵抗Ｒを共通化することと、選択回路ＳＥＬの数の削減によって更なる回路面積の低減が実現可能となる。 As described above, by using the semiconductor integrated circuit device of the second embodiment, as in the first embodiment, the circuit area can be reduced by reducing the number of external input terminals, and the internal trimming circuit TR The circuit area can be further reduced by sharing the resistor R and reducing the number of selection circuits SEL.
（実施の形態３）
本実施の形態３では、実施の形態１で述べた図１の構成例を拡張して、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個（ここでは２個）ある場合に、（ｋ＋１）個の外部入力端子によって仮トリミングを実現する例を説明する。図５は、本発明の実施の形態３による半導体集積回路装置において、図１の構成例を適用したセンサＬＳＩの構成例を示すブロック図である。図６は、図５のセンサＬＳＩにおける基本動作シーケンスの一例を示す波形図である。
(Embodiment 3)
In the third embodiment, the configuration example of FIG. 1 described in the first embodiment is expanded, and there are N (in this case, two) trimming target circuits each having (k + 1) -bit trimming bits. Next, an example in which temporary trimming is realized by (k + 1) external input terminals will be described. FIG. 5 is a block diagram showing a configuration example of a sensor LSI to which the configuration example of FIG. 1 is applied in the semiconductor integrated circuit device according to the third embodiment of the present invention. FIG. 6 is a waveform diagram showing an example of a basic operation sequence in the sensor LSI of FIG.
図５に示すセンサＬＳＩは、例えば、１つの半導体チップ（半導体集積回路装置）ＣＰから構成され、内部に２種類のセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２を備えている。センサ部ＳＥＮ＿ＢＬＫ１は、センサ素子ＳＥＮ１とその制御を担うセンサ制御回路ＳＣＴＬ１を含み、センサ部ＳＥＮ＿ＢＬＫ２は、センサ素子ＳＥＮ２とその制御を担うセンサ制御回路ＳＣＴＬ２を含む。センサ素子ＳＥＮ１，ＳＥＮ２は、例えばＭＥＭＳ素子である。センサ制御回路ＳＣＴＬ１は、回路選択信号ＣＳ１によって活性化され、センサ制御回路ＳＣＴＬ２は、回路選択信号ＣＳ２によって活性化される。各センサ制御回路は、活性化された際に、入力されたトリミング値を取り込むと共に、対応するセンサ素子の情報をトリミング値による補正を反映した上で処理する。 The sensor LSI shown in FIG. 5 includes, for example, one semiconductor chip (semiconductor integrated circuit device) CP, and includes two types of sensor units SEN_BLK1 and SEN_BLK2. The sensor unit SEN_BLK1 includes a sensor element SEN1 and a sensor control circuit SCTL1 responsible for its control, and the sensor unit SEN_BLK2 includes a sensor element SEN2 and a sensor control circuit SCTL2 responsible for its control. The sensor elements SEN1, SEN2 are, for example, MEMS elements. The sensor control circuit SCTL1 is activated by the circuit selection signal CS1, and the sensor control circuit SCTL2 is activated by the circuit selection signal CS2. Each sensor control circuit, when activated, captures the input trimming value and processes the information of the corresponding sensor element while reflecting the correction by the trimming value.
この２つのセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２は、図６に示すように、回路選択信号ＣＳ１，ＣＳ２によってそれぞれ交互に動作する。すなわち、図５の半導体チップＣＰでは、外部制御端子ＣＳＰから制御信号が入力されると、制御回路ＣＴＬによって内部信号となる回路選択信号ＣＳ１とＣＳ２が交互に生成される。２つのセンサ部は、この交互に生成されたＣＳ１，ＣＳ２を受けて交互に動作すると共に、マルチプレクサＭＵＸを介して外部センサ出力端子ＯＵＴに交互にセンサ情報を出力する。 As shown in FIG. 6, the two sensor units SEN_BLK1 and SEN_BLK2 operate alternately according to circuit selection signals CS1 and CS2, respectively. That is, in the semiconductor chip CP of FIG. 5, when a control signal is input from the external control terminal CSP, the circuit selection signals CS1 and CS2 that are internal signals are alternately generated by the control circuit CTL. The two sensor units operate alternately in response to the alternately generated CS1 and CS2, and alternately output sensor information to the external sensor output terminal OUT via the multiplexer MUX.
このようなセンサ素子ＳＥＮ１，ＳＥＮ２は、製造ばらつきにより例えば出力電圧値や出力電流値に誤差が生じる。したがって、各センサ制御回路ＳＣＴＬ１，ＳＣＴＬ２毎にトリミング値を設定し、例えばオフセットやゲイン等を調整することで各センサ素子の誤差を補正する必要がある。そこで、このトリミング値を決定するため、図５の半導体チップＣＰでは、図１の特徴を反映したトリミング回路が備わっている。 Such sensor elements SEN1 and SEN2 cause an error in, for example, an output voltage value or an output current value due to manufacturing variations. Accordingly, it is necessary to set a trimming value for each of the sensor control circuits SCTL1 and SCTL2 and correct an error of each sensor element by adjusting, for example, an offset or a gain. Therefore, in order to determine the trimming value, the semiconductor chip CP of FIG. 5 is provided with a trimming circuit reflecting the characteristics of FIG.
すなわち、ここでは各センサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２がそれぞれ（ｋ＋１）ビットのトリミングビットを備えているものとし、この２つのセンサ部のトリミングビット［０］に対応して１個の外部入力端子ＩＮ［０］およびトリミング入力回路ＴＲａ＿ＢＫ［０］が設けられている。同様に、２つのセンサ部のトリミングビット［１］に対応して１個の外部入力端子ＩＮ［１］およびトリミング入力回路ＴＲａ＿ＢＫ［１］が設けられ、トリミングビット［ｋ］に対応して１個の外部入力端子ＩＮ［ｋ］およびトリミング入力回路ＴＲａ＿ＢＫ［ｋ］が設けられている。 That is, here, each of the sensor units SEN_BLK1 and SEN_BLK2 includes (k + 1) -bit trimming bits, and one external input terminal IN [0] corresponding to the trimming bits [0] of the two sensor units. ] And a trimming input circuit TRa_BK [0]. Similarly, one external input terminal IN [1] and trimming input circuit TRa_BK [1] are provided corresponding to the trimming bit [1] of the two sensor units, and one corresponding to the trimming bit [k]. External input terminal IN [k] and a trimming input circuit TRa_BK [k] are provided.
トリミング入力回路ＴＲａ＿ＢＫ［０］は、２つの内部トリミング回路ＴＲ１［０］，ＴＲ２［０］と、選択回路ＳＥＬ［０］を含んでいる。内部トリミング回路ＴＲ１［０］，ＴＲ２［０］のそれぞれは、図１に示した内部トリミング回路ＴＲ１〜ＴＲｎと同様に、ヒューズ、スイッチおよび抵抗から構成される。ここで、ＴＲ１［０］内のスイッチは回路選択信号ＣＳ１によって制御され、ＴＲ２［０］内のスイッチは回路選択信号ＣＳ２によって制御される。選択回路ＳＥＬ［０］は、このＴＲ１［０］またはＴＲ２［０］からの信号か、外部入力信号ＩＮ［０］かのいずれかを外部切り替え信号ＳＳに基づいて選択し、センサ制御回路ＳＣＴＬ１およびセンサ制御回路ＳＣＴＬ２に出力する。具体的には、例えば、ＴＲ１［０］の出力とＴＲ２［０］の出力とをＯＲ演算した信号か、外部入力信号ＩＮ［０］かを選択して出力する。 The trimming input circuit TRa_BK [0] includes two internal trimming circuits TR1 [0], TR2 [0] and a selection circuit SEL [0]. Each of the internal trimming circuits TR1 [0] and TR2 [0] is composed of a fuse, a switch, and a resistor, like the internal trimming circuits TR1 to TRn shown in FIG. Here, the switch in TR1 [0] is controlled by the circuit selection signal CS1, and the switch in TR2 [0] is controlled by the circuit selection signal CS2. The selection circuit SEL [0] selects either the signal from TR1 [0] or TR2 [0] or the external input signal IN [0] based on the external switching signal SS, and the sensor control circuit SCTL1 and Output to the sensor control circuit SCTL2. Specifically, for example, a signal obtained by ORing the output of TR1 [0] and the output of TR2 [0] or the external input signal IN [0] is selected and output.
したがって、外部切り替え信号ＳＳを一方の電圧レベル（ここでは‘Ｈ’レベル）とし、外部制御端子ＣＳＰへの１回目の入力と共に第１データを外部入力端子ＩＮ［０］に入力し、ＣＳＰへの２回目の入力と共に第２データをＩＮ［０］に入力することで、センサ部ＳＥＮ＿ＢＬＫ１、ＳＥＮ＿ＢＬＫ２のトリミングビット［０］にそれぞれ第１データ、第２データを設定できる。また、外部切り替え信号ＳＳを他方の電圧レベル（ここでは‘Ｌ’レベル）とし、外部制御端子ＣＳＰへ１回目の入力と２回目の入力を行うと、１回目の入力に伴い内部トリミング回路ＴＲ１［０］のヒューズ情報をセンサ部ＳＥＮ＿ＢＬＫ１のトリミングビット［０］に設定でき、２回目の入力に伴いＴＲ２［０］のヒューズ情報をＳＥＮ＿ＢＬＫ２のトリミングビット［０］に設定できる。 Therefore, the external switching signal SS is set to one voltage level (here, “H” level), the first data is input to the external input terminal IN [0] together with the first input to the external control terminal CSP, and the signal to the CSP is input. By inputting the second data to IN [0] together with the second input, the first data and the second data can be set in the trimming bit [0] of the sensor units SEN_BLK1 and SEN_BLK2, respectively. Further, when the external switching signal SS is set to the other voltage level (here, “L” level) and the first input and the second input are performed to the external control terminal CSP, the internal trimming circuit TR1 [ 0] can be set to the trimming bit [0] of the sensor unit SEN_BLK1, and the fuse information of TR2 [0] can be set to the trimming bit [0] of SEN_BLK2 with the second input.
このトリミング入力回路ＴＲａ＿ＢＫ［０］と同様に、トリミング入力回路ＴＲａ＿ＢＫ［１］は、２つの内部トリミング回路ＴＲ１［１］，ＴＲ２［１］と選択回路ＳＥＬ［１］を含み、トリミング入力回路ＴＲａ＿ＢＫ［ｋ］は、２つの内部トリミング回路ＴＲ１［ｋ］，ＴＲ２［ｋ］と選択回路ＳＥＬ［ｋ］を含む。ＴＲ１［１］〜［ｋ］内の各スイッチは、回路選択信号ＣＳ１によって制御され、ＴＲ２［１］〜［ｋ］内の各スイッチは、回路選択信号ＣＳ２によって制御される。 Similar to the trimming input circuit TRa_BK [0], the trimming input circuit TRa_BK [1] includes two internal trimming circuits TR1 [1], TR2 [1] and a selection circuit SEL [1], and the trimming input circuit TRa_BK [1] k] includes two internal trimming circuits TR1 [k], TR2 [k] and a selection circuit SEL [k]. Each switch in TR1 [1] to [k] is controlled by a circuit selection signal CS1, and each switch in TR2 [1] to [k] is controlled by a circuit selection signal CS2.
また、その動作についてもＴＲａ＿ＢＫ［０］の場合と同様であり、外部切り替え信号ＳＳを一方の電圧レベルとし、外部制御端子ＣＳＰと共に外部入力端子ＩＮ［１］〜ＩＮ［ｋ］に信号を入力することで、センサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２のトリミングビット［１］〜［ｋ］に所望の外部データを設定できる。また、外部切り替え信号ＳＳを他方の電圧レベルとし、外部制御端子ＣＳＰに信号を入力することで、センサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２のトリミングビット［１］〜［ｋ］に、所望の内部トリミング回路ＴＲ１［１］〜［ｋ］，ＴＲ２［１］〜［ｋ］のデータを設定できる。 The operation is the same as in the case of TRa_BK [0]. The external switching signal SS is set to one voltage level, and signals are input to the external input terminals IN [1] to IN [k] together with the external control terminal CSP. Thus, desired external data can be set in the trimming bits [1] to [k] of the sensor units SEN_BLK1 and SEN_BLK2. Further, by setting the external switching signal SS to the other voltage level and inputting the signal to the external control terminal CSP, the desired internal trimming circuit TR1 [1] is applied to the trimming bits [1] to [k] of the sensor units SEN_BLK1 and SEN_BLK2. ] To [k] and TR2 [1] to [k] can be set.
図７は、図５の半導体集積回路装置に対してテストを行う場合の処理内容の一例を示す説明図である。まず、例えば、プローブ検査（１）において、外部切り替え信号ＳＳを‘Ｈ’とし、外部入力信号ＩＮ［０］〜ＩＮ［ｋ］の値（すなわち仮トリミング値）を逐次変更しながら、この仮トリミング値が反映された状態のセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２の電気的特性を評価することで、最適な仮トリミング値を探索する（Ｓ７０１）。なお、詳細には、外部制御信号ＣＳＰの入力も必要となるが図７では省略している。そして、これによって得られたセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２の最適な仮トリミング値がプローブ検査装置などに保存される（Ｓ７０２）。 FIG. 7 is an explanatory diagram showing an example of processing contents when a test is performed on the semiconductor integrated circuit device of FIG. First, for example, in the probe inspection (1), the external switching signal SS is set to “H”, and the values of the external input signals IN [0] to IN [k] (that is, the temporary trimming values) are sequentially changed and this temporary trimming is performed. By evaluating the electrical characteristics of the sensor units SEN_BLK1 and SEN_BLK2 in which the values are reflected, an optimum temporary trimming value is searched (S701). In detail, it is necessary to input the external control signal CSP, but it is omitted in FIG. Then, the optimum temporary trimming values of the sensor units SEN_BLK1 and SEN_BLK2 obtained as a result are stored in a probe inspection apparatus or the like (S702).
ここで、Ｓ７０１での探索はループ処理によって行われるため、テスト時間を短縮するためには、仮トリミング値をセンサ部ＳＥＮ＿ＢＬＫ１，ＳＥＮ＿ＢＬＫ２に設定する際の時間を短くすることが有効である。そこで、図５の構成例を用いると、外部入力端子ＩＮ［０］〜［ｋ］からパラレルにトリミングデータを設定できるため、従来技術で述べたようなシフトレジスタでシリアル−パラレル変換を行う場合に比べてテスト時間を短縮できる。 Here, since the search in S701 is performed by loop processing, in order to shorten the test time, it is effective to shorten the time for setting the temporary trimming values in the sensor units SEN_BLK1 and SEN_BLK2. Therefore, when the configuration example of FIG. 5 is used, trimming data can be set in parallel from the external input terminals IN [0] to [k]. Therefore, when serial-parallel conversion is performed using a shift register as described in the prior art. Compared to test time.
次いで、例えばレーザー切断装置を用いて、各内部トリミング回路ＴＲ内のヒューズＦＳを、Ｓ７０２で保存された仮トリミング値と同一のトリミング値となるようにレーザー切断する（Ｓ７０３）。その後、例えばプローブ検査（２）において、このレーザー切断後の半導体チップＣＰを対象として動作確認テスト等を行う（Ｓ７０４）。この際には、外部切り替え信号ＳＳを‘Ｌ’に設定すればよく、外部入力信号ＩＮ［０］〜ＩＮ［ｋ］の値は特に問わない。 Next, for example, using a laser cutting device, the fuse FS in each internal trimming circuit TR is laser-cut so as to have the same trimming value as the temporary trimming value stored in S702 (S703). Thereafter, for example, in the probe inspection (2), an operation confirmation test or the like is performed on the semiconductor chip CP after the laser cutting (S704). In this case, the external switching signal SS may be set to ‘L’, and the values of the external input signals IN [0] to IN [k] are not particularly limited.
以上のように、本実施の形態３の半導体集積回路装置を用いると、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個（図５の例では２個）あった場合でも、（ｋ＋１）個の外部入力端子ＩＮによって仮トリミングが可能となるため、回路面積を低減できる。さらに、仮トリミングに伴うテスト時間を短縮できる。 As described above, when the semiconductor integrated circuit device according to the third embodiment is used, even when there are N trimming target circuits each having (k + 1) -bit trimming bits (two in the example of FIG. 5). , (K + 1) external input terminals IN enable provisional trimming, thereby reducing the circuit area. Furthermore, the test time associated with temporary trimming can be shortened.
（実施の形態４）
本実施の形態４では、実施の形態２で述べた図３の構成例を拡張して、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個ある場合に、（ｋ＋１）個の外部入力端子によって仮トリミングを実現する例を説明する。図８は、本発明の実施の形態４による半導体集積回路装置において、図３の構成例を拡張した構成例を示すブロック図である。
(Embodiment 4)
In the fourth embodiment, the configuration example of FIG. 3 described in the second embodiment is expanded, and when there are N trimming target circuits each having (k + 1) -bit trimming bits, (k + 1) pieces are provided. An example in which provisional trimming is realized by the external input terminal will be described. FIG. 8 is a block diagram showing a configuration example in which the configuration example of FIG. 3 is expanded in the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
図８に示す半導体集積回路装置は、Ｎ個のトリミング対象回路ＢＬＫ１〜ＢＬＫｎを含み、各トリミング対象回路が（ｋ＋１）ビットのトリミングビットを備えた構成となっている。トリミング対象回路ＢＬＫ１〜ＢＬＫｎは、それぞれ回路選択信号ＣＳ１〜ＣＳｎによって活性化される。 The semiconductor integrated circuit device shown in FIG. 8 includes N trimming target circuits BLK1 to BLKn, and each trimming target circuit includes (k + 1) -bit trimming bits. Trimming target circuits BLK1 to BLKn are activated by circuit selection signals CS1 to CSn, respectively.
さらに、図８に示す半導体集積回路装置は、各トリミング対象回路ＢＬＫ１〜ＢＬＫｎのトリミングビット［０］に対応して外部入力端子ＩＮ［０］およびトリミング入力回路ＴＲｂ＿ＢＫ［０］が設けられる。また、同様に、トリミングビット［１］に対応して外部入力端子ＩＮ［１］およびトリミング入力回路ＴＲｂ＿ＢＫ［１］が設けられ、トリミングビット［ｋ］に対応して外部入力端子ＩＮ［ｋ］およびトリミング入力回路ＴＲｂ＿ＢＫ［ｋ］が設けられる。 Further, the semiconductor integrated circuit device shown in FIG. 8 is provided with an external input terminal IN [0] and a trimming input circuit TRb_BK [0] corresponding to the trimming bit [0] of each trimming target circuit BLK1 to BLKn. Similarly, an external input terminal IN [1] and a trimming input circuit TRb_BK [1] are provided corresponding to the trimming bit [1], and the external input terminal IN [k] and the trimming bit [k] are provided. A trimming input circuit TRb_BK [k] is provided.
各トリミング入力回路ＴＲｂ＿ＢＫ［０］〜ＴＲｂ＿ＢＫ［ｋ］のそれぞれは、図３に示したトリミング入力回路ＴＲｂ＿ＢＫの構成を備えている。したがって、例えば、外部切り替え信号ＳＳが‘Ｌ’レベルで、回路選択信号ＣＳ１が‘Ｈ’の場合は、各トリミング入力回路ＴＲｂ＿ＢＫ［０］〜ＴＲｂ＿ＢＫ［ｋ］から、ヒューズＦＳ１の情報がトリミングビット［０］〜［ｋ］として出力され、このトリミングビット［０］〜［ｋ］がトリミング対象回路ＢＬＫ１によって取り込まれる。一方、外部切り替え信号ＳＳが‘Ｈ’レベルで、回路選択信号ＣＳ１が‘Ｈ’の場合は、各トリミング入力回路ＴＲｂ＿ＢＫ［０］〜ＴＲｂ＿ＢＫ［ｋ］から、外部入力信号ＩＮ［０］〜ＩＮ［ｋ］がトリミングビット［０］〜［ｋ］として出力され、このトリミングビット［０］〜［ｋ］がトリミング対象回路ＢＬＫ１によって取り込まれる。 Each of the trimming input circuits TRb_BK [0] to TRb_BK [k] has the configuration of the trimming input circuit TRb_BK shown in FIG. Therefore, for example, when the external switching signal SS is 'L' level and the circuit selection signal CS1 is 'H', the information of the fuse FS1 is trimmed from each trimming input circuit TRb_BK [0] to TRb_BK [k]. 0] to [k], and the trimming bits [0] to [k] are taken in by the trimming target circuit BLK1. On the other hand, when the external switching signal SS is “H” level and the circuit selection signal CS1 is “H”, the external input signals IN [0] to IN [[] are supplied from the trimming input circuits TRb_BK [0] to TRb_BK [k]. k] are output as trimming bits [0] to [k], and the trimming bits [0] to [k] are taken in by the trimming target circuit BLK1.
以上のように、本実施の形態４の半導体集積回路装置を用いると、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合でも、（ｋ＋１）個の外部入力端子ＩＮによって仮トリミングが可能となるため、回路面積を低減できる。また、図３で述べたようにトリミング入力回路ＴＲｂ＿ＢＫの小面積化に伴い更なる回路面積の低減が可能となる。さらに、仮トリミングに伴うテスト時間を短縮できる。 As described above, when the semiconductor integrated circuit device according to the fourth embodiment is used, even when there are N trimming target circuits each having (k + 1) -bit trimming bits, (k + 1) external input terminals Since provisional trimming is possible by IN, the circuit area can be reduced. Further, as described with reference to FIG. 3, the circuit area can be further reduced as the trimming input circuit TRb_BK is reduced in area. Furthermore, the test time associated with temporary trimming can be shortened.
（実施の形態５）
本実施の形態５では、図３の構成例を応用して、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個ある場合に、１個の外部入力端子と（ｋ＋１）ビットのシフトレジスタによって仮トリミングを実現する例を説明する。図９は、本発明の実施の形態５による半導体集積回路装置において、その構成の一例を示す回路図である。
(Embodiment 5)
In the fifth embodiment, by applying the configuration example of FIG. 3 and there are N trimming target circuits each having (k + 1) -bit trimming bits, one external input terminal and (k + 1) bits An example in which provisional trimming is realized by this shift register will be described. FIG. 9 is a circuit diagram showing an example of the configuration of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
図９に示す半導体集積回路装置は、Ｎ個のトリミング対象回路ＢＬＫ１〜ＢＬＫｎにおける各トリミングビット［０］、［１］、…、［ｋ］の値を、それぞれ、選択回路ＳＥＬ［０］、ＳＥＬ［１］、…、ＳＥＬ［ｋ］の出力から得る構成となっている。各選択回路ＳＥＬ［０］〜ＳＥＬ［ｋ］は、一方の入力が図３に示したような内部トリミング回路ＴＲ１ｎによって与えられ、他方の入力がシフトレジスタＳＲＥＧによって与えられ、このいずれかの入力を外部切り替え信号ＳＳに基づいて選択出力する。 In the semiconductor integrated circuit device shown in FIG. 9, the values of the respective trimming bits [0], [1],..., [K] in the N trimming target circuits BLK1 to BLKn are selected as selection circuits SEL [0] and SEL, respectively. [1],..., SEL [k]. Each of the selection circuits SEL [0] to SEL [k] has one input provided by the internal trimming circuit TR1n as shown in FIG. 3 and the other input provided by the shift register SREG. Select output based on the external switching signal SS.
シフトレジスタＳＲＥＧは、（ｋ＋１）ビットのトリミングビット［０］〜［ｋ］に対応して（ｋ＋１）個のフリップフロップＦＦ［０］〜ＦＦ［ｋ］を含み、ＦＦ［０］に入力された外部入力信号ＩＮを、クロック信号に同期して順次ＦＦ［ｋ］側へシフトしていくことでシリアル−パラレル変換を行う構成となっている。ここでは、外部切り替え端子ＳＳを、前述したような仮トリミングと内部トリミングの切り替えの他に、このクロック信号を入力するためにも用いており、これによって回路面積の低減を図っている。 The shift register SREG includes (k + 1) flip-flops FF [0] to FF [k] corresponding to the (k + 1) -bit trimming bits [0] to [k], and is input to FF [0]. The external input signal IN is sequentially shifted to the FF [k] side in synchronization with the clock signal to perform serial-parallel conversion. Here, the external switching terminal SS is used to input the clock signal in addition to the switching between the temporary trimming and the internal trimming as described above, thereby reducing the circuit area.
図１０は、図９の半導体集積回路装置における仮トリミング時の動作例を示す波形図である。例えば、図９のトリミング対象回路ＢＬＫ１に仮トリミング値を設定してテストを行う場合、図１０に示すように、外部切り替え信号ＳＳと外部入力信号ＩＮを遷移させることで（ｋ＋１）ビット分のシフトレジスタＳＲＥＧの値を設定し、その後、外部切り替え信号ＳＳを‘Ｈ’レベルに維持する。そして、この状態で回路選択信号ＣＳ１を与えれば、トリミング対象回路ＢＬＫ１にＳＲＥＧからの仮トリミング値が設定されることになる。以降は、この仮トリミング値が設定された状態を維持したままトリミング対象回路ＢＬＫ１に対して所望の電気的テストを行えばよい。 FIG. 10 is a waveform diagram showing an operation example during temporary trimming in the semiconductor integrated circuit device of FIG. For example, when a test is performed by setting a temporary trimming value in the circuit to be trimmed BLK1 in FIG. 9, as shown in FIG. 10, a shift of (k + 1) bits is made by transitioning the external switching signal SS and the external input signal IN. The value of the register SREG is set, and then the external switching signal SS is maintained at the “H” level. If the circuit selection signal CS1 is given in this state, the temporary trimming value from SREG is set in the trimming target circuit BLK1. Thereafter, a desired electrical test may be performed on the trimming target circuit BLK1 while maintaining the state in which the temporary trimming value is set.
以上のように、本実施の形態５の半導体集積回路装置を用いると、それぞれが（ｋ＋１）ビットのトリミングビットを備えたトリミング対象回路がＮ個あった場合でも、１個の外部入力端子ＩＮと（ｋ＋１）ビットのシフトレジスタによって仮トリミングが可能となる。したがって、例えば、１個の外部入力端子と「Ｎ×（ｋ＋１）ビット」のシフトレジスタを設けるような場合と比較して回路面積を低減できる。 As described above, when the semiconductor integrated circuit device of the fifth embodiment is used, even when there are N trimming target circuits each having (k + 1) -bit trimming bits, one external input terminal IN and Temporary trimming can be performed by a (k + 1) -bit shift register. Therefore, for example, the circuit area can be reduced as compared with a case where one external input terminal and an “N × (k + 1) bit” shift register are provided.
以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
例えば、前述した実施の形態では、各トリミング対象回路が同数のトリミングビットを備えているものとしたが、勿論、同数である必要はない。この場合、例えば図８の構成例等では、最もトリミングビット数が多いトリミング対象回路に合わせて、このトリミングビット数と同数の外部入力端子を設ければよい。 For example, in the above-described embodiment, each trimming target circuit is provided with the same number of trimming bits, but needless to say, the same number is not necessary. In this case, for example, in the configuration example of FIG. 8 and the like, the same number of external input terminals as the number of trimming bits may be provided in accordance with the trimming target circuit having the largest number of trimming bits.
本発明による半導体集積回路装置は、特に、複数のセンサ素子が１チップ上に形成された半導体製品等に適用して有益な技術であり、これに限らず、複数のトリミング対象回路を備えた半導体製品全般に対して広く適用可能である。 The semiconductor integrated circuit device according to the present invention is a technique that is particularly useful when applied to a semiconductor product or the like in which a plurality of sensor elements are formed on one chip. Widely applicable to all products.
ＩＮ 外部入力端子
ＳＳ 外部切り替え端子
ＣＳ 回路選択信号
ＴＲ 内部トリミング回路
ＦＳ ヒューズ
Ｒ 抵抗
ＳＷ スイッチ
ＶＤＤ 電源電圧
ＧＮＤ 接地電圧
ＳＥＬ 選択回路
ＢＬＫ トリミング対象回路
ＣＰ 半導体チップ
ＴＲａ＿ＢＫ，ＴＲｂ＿ＢＫ トリミング入力回路
ＣＴＬ 制御回路
ＣＳＰ 外部制御端子
ＳＥＮ センサ素子
ＳＣＴＬ センサ制御回路
ＳＥＮ＿ＢＬＫ センサ部
ＭＵＸ マルチプレクサ
ＯＵＴ 外部センサ出力端子
ＳＲＥＧ シフトレジスタ
ＦＦ フリップフロップ
IN external input terminal SS external switching terminal CS circuit selection signal TR internal trimming circuit FS fuse R resistance SW switch VDD power supply voltage GND ground voltage SEL selection circuit BLK trimming target circuit CP semiconductor chip TRa_BK, TRb_BK trimming input circuit CTL control circuit CSP external control Terminal SEN Sensor element SCTL Sensor control circuit SEN_BLK Sensor unit MUX Multiplexer OUT External sensor output terminal SREG Shift register FF Flip-flop
Claims (5)
前記複数のトリミング対象回路を個別に選択して活性化させる複数の回路選択信号と、
前記複数のトリミング対象回路で共通に用いられ、前記１ビット以上のトリミングビットの１つとなる第Ｍビット目のトリミングビットに１対１で対応して設けられた外部入力端子と、
ヒューズに基づく情報を出力する内部トリミング回路と、
外部切り替え端子と、
前記内部トリミング回路からの出力信号か前記外部入力端子からの入力信号かのいずれか一方を前記外部切り替え端子からの入力信号に基づいて選択し、この選択した信号を前記複数のトリミング対象回路に向けて出力する選択回路とを具備し、
前記複数の回路選択信号のいずれかが活性化された際に、当該回路選択信号に対応するトリミング対象回路の前記第Ｍビット目のトリミングビットとして前記選択回路の出力が取り込まれることを特徴とする半導体集積回路装置。 A plurality of trimming target circuits each having one or more trimming bits;
A plurality of circuit selection signals for individually selecting and activating the plurality of trimming target circuits;
An external input terminal provided in one-to-one correspondence with the M-th trimming bit that is commonly used in the plurality of trimming target circuits and is one of the one or more trimming bits;
An internal trimming circuit that outputs information based on the fuse;
An external switching terminal,
One of the output signal from the internal trimming circuit and the input signal from the external input terminal is selected based on the input signal from the external switching terminal, and the selected signal is directed to the plurality of trimming target circuits. And a selection circuit that outputs,
When any of the plurality of circuit selection signals is activated, the output of the selection circuit is captured as the Mth trimming bit of the circuit to be trimmed corresponding to the circuit selection signal. Semiconductor integrated circuit device.
前記内部トリミング回路は、前記選択回路に向けた出力ノードと固定電圧との間でそれぞれ並列に接続された複数の第１回路を備え、
前記第１回路のそれぞれは、前記ヒューズとスイッチを含み、
前記スイッチは、前記複数の回路選択信号のいずれかによってオンおよびオフが制御されることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1.
The internal trimming circuit includes a plurality of first circuits respectively connected in parallel between an output node directed to the selection circuit and a fixed voltage;
Each of the first circuits includes the fuse and a switch,
The semiconductor integrated circuit device, wherein the switch is controlled to be turned on and off by any one of the plurality of circuit selection signals.
前記複数のトリミング対象回路は、センサ素子を含んでいることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1.
The semiconductor integrated circuit device, wherein the plurality of trimming target circuits include a sensor element.
前記複数のトリミング対象回路を個別に選択して活性化させる複数の回路選択信号と、
前記複数のトリミング対象回路で共通に用いられ、前記複数のトリミングビットに対応して設けられた１個の外部入力端子と、
前記複数のトリミング対象回路で共通に用いられ、前記外部入力端子からの入力信号をクロック信号に基づいてシフトし、前記複数のトリミングビットに応じた段数からなるシフトレジスタと、
ヒューズに基づく情報を出力する内部トリミング回路と、
外部切り替え端子と、
前記内部トリミング回路からの出力信号か前記シフトレジスタの各段数からの出力信号かのいずれか一方を前記外部切り替え端子からの入力信号に基づいて選択し、この選択した信号を前記複数のトリミング対象回路に向けて出力する選択回路とを具備し、
前記複数の回路選択信号のいずれかが活性化された際に、当該回路選択信号に対応するトリミング対象回路の前記複数のトリミングビットとして前記選択回路の出力が取り込まれることを特徴とする半導体集積回路装置。 A plurality of circuits to be trimmed, each having a plurality of trimming bits;
A plurality of circuit selection signals for individually selecting and activating the plurality of trimming target circuits;
One external input terminal used in common with the plurality of trimming target circuits and provided corresponding to the plurality of trimming bits;
A shift register that is commonly used in the plurality of circuits to be trimmed, shifts an input signal from the external input terminal based on a clock signal, and has a number of stages corresponding to the plurality of trimming bits;
An internal trimming circuit that outputs information based on the fuse;
An external switching terminal,
One of the output signal from the internal trimming circuit and the output signal from each stage of the shift register is selected based on the input signal from the external switching terminal, and the selected signal is selected from the plurality of trimming target circuits. And a selection circuit that outputs to
When any one of the plurality of circuit selection signals is activated, an output of the selection circuit is captured as the plurality of trimming bits of a circuit to be trimmed corresponding to the circuit selection signal. apparatus.
前記シフトレジスタに与えるクロック信号は、前記外部切り替え端子から供給されることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device according to claim 4.
The semiconductor integrated circuit device according to claim 1, wherein a clock signal supplied to the shift register is supplied from the external switching terminal.
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- 2007-06-11 JP JP2007153828A patent/JP2008305517A/en active Pending
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