JP2008301631A - Step-up circuit - Google Patents

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征二 山平
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Abstract

<P>PROBLEM TO BE SOLVED: To shorten a setup time of a step-up circuit and to reduce a lay-out area while suppressing deterioration in the electric charge transmission efficiency to improve characteristic deterioration of a transistor. <P>SOLUTION: In a step-up circuit constituted of a plurality of stages of step-up cells 101, 102, 103, electric charge transmission transistors 933 in step-up cells are controlled by the input terminal 104, 105 voltages of the step-up cells that is one or more stages before the step-up cells, to relieve an inter-terminal voltage of the electric charge transmission transistors 933. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、昇圧回路に関し、各トランジスタの端子間電位差を緩和し、かつ電荷転送効率を落とさずにセットアップ時間を早くすることができる昇圧回路に関するものである。   The present invention relates to a booster circuit, and more particularly to a booster circuit that can alleviate a potential difference between terminals of transistors and can shorten a setup time without reducing charge transfer efficiency.

近年、不揮発性記憶装置であるフラッシュメモリにおいては、単一電源電圧あるいは低い電源電圧でのデータの読出し、データの書換えが要求されており、各動作を実施する際にオンチップで正の昇圧電圧、あるいは負の昇圧電圧を供給する昇圧回路が必要とされている。また、ＣＭＯＳ不揮発電源ＩＣにおいても昇圧回路で発生された電圧が電源電圧として用いられている。   In recent years, flash memory, which is a non-volatile storage device, has been required to read and rewrite data at a single power supply voltage or a low power supply voltage. When performing each operation, a positive boosted voltage is obtained on-chip. Alternatively, there is a need for a booster circuit that supplies a negative boosted voltage. Also in the CMOS nonvolatile power supply IC, the voltage generated by the booster circuit is used as the power supply voltage.

図１０Ａは第１の従来例に係る昇圧回路の回路図であり、図１０Ｂは図１０Ａの昇圧回路におけるクロック波形図である（非特許文献１参照）。   FIG. 10A is a circuit diagram of a booster circuit according to a first conventional example, and FIG. 10B is a clock waveform diagram in the booster circuit of FIG. 10A (see Non-Patent Document 1).

まず、図１０Ａの構成について述べる。９００は２つの異なる位相であるクロック信号ＣＬＫ１及びＣＬＫ２を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。９０１、９０２、９０３、９０４は、４段１並列の構成例であり、２Ｎ＋１段目（Ｎ≧０）にＣＬＫ１が入力され、２Ｎ＋２段目（Ｎ≧０）にはＣＬＫ２が入力される昇圧セル、９０５は昇圧電圧Ｖｐｕｍｐの逆流を防止する逆流防止回路、９０６は電荷転送トランジスタ、９０７はクロック信号ＣＬＫ１あるいはＣＬＫ２に同期してポンピングされる容量素子、９０８は逆流防止トランジスタ、９０９、９１０、９１１、９１２、９１３は昇圧セル９０１〜９０４の入出力端子である。   First, the configuration of FIG. 10A will be described. A booster circuit 900 generates a boosted voltage Vpump by inputting clock signals CLK1 and CLK2 having two different phases and performing a boosting operation. Reference numerals 901, 902, 903, and 904 are four-stage and one-parallel configuration examples, and CLK1 is input to the 2N + 1 stage (N ≧ 0) and CLK2 is input to the 2N + 2 stage (N ≧ 0). 905, a backflow prevention circuit for preventing backflow of the boosted voltage Vpump, 906, a charge transfer transistor, 907, a capacitive element pumped in synchronization with the clock signal CLK1 or CLK2, 908, a backflow prevention transistor, 909, 910, 911, Reference numerals 912 and 913 denote input / output terminals of the boosting cells 901 to 904.

以上のように構成された昇圧回路９００について、図１０Ａ及び図１０Ｂを用いて回路動作を簡単に説明する。   The circuit operation of the booster circuit 900 configured as described above will be briefly described with reference to FIGS. 10A and 10B.

まず、時刻Ｔ１のとき、ＣＬＫ１が“Ｈ”となり、入出力端子９１０，９１２の電位が昇圧される。同時に、昇圧セル９０２及び９０４の電荷転送トランジスタ９０６を介して、入出力端子９１０から９１１、及び入出力端子９１２から９１３へ電荷が転送され、入出力端子９１１及び９１３の電位が上昇する。時刻Ｔ２の状態になると、ＣＬＫ２が“Ｈ”となり、入出力端子９１１，９１３の電位が昇圧される。同時に、昇圧セル９０３の電荷転送トランジスタ９０６を介して、入出力端子９１１から９１２へ電荷が転送される。同時に、逆流防止回路９０５を介して、入出力端子９１３から昇圧回路９００の出力端子へ電荷が転送され、出力電圧Ｖｐｕｍｐの電位が上昇する。時刻Ｔ３の状態になることで時刻Ｔ１と同様の動作となる。この従来例では昇圧セル９０１〜９０４の昇圧動作直後、電荷を転送することで、電荷転送時間の割合を長く確保することが可能となるとともに、昇圧セル９０１〜９０４の電荷転送トランジスタ９０６の各端子間電圧を２Ｖｄｄ以下に設定できるメリットがある。   First, at time T1, CLK1 becomes “H”, and the potentials of the input / output terminals 910 and 912 are boosted. At the same time, charges are transferred from the input / output terminals 910 to 911 and the input / output terminals 912 to 913 via the charge transfer transistors 906 of the boosting cells 902 and 904, and the potentials of the input / output terminals 911 and 913 are increased. At the time T2, the CLK2 becomes “H” and the potentials of the input / output terminals 911 and 913 are boosted. At the same time, charge is transferred from the input / output terminals 911 to 912 via the charge transfer transistor 906 of the booster cell 903. At the same time, charge is transferred from the input / output terminal 913 to the output terminal of the booster circuit 900 via the backflow prevention circuit 905, and the potential of the output voltage Vpump increases. By entering the state at time T3, an operation similar to that at time T1 is performed. In this conventional example, by transferring charges immediately after the boosting operation of the boosting cells 901 to 904, it is possible to secure a long rate of charge transfer time, and each terminal of the charge transfer transistor 906 of the boosting cells 901 to 904. There is an advantage that the inter-voltage can be set to 2 Vdd or less.

図１０Ｃは、図１０Ａ中の各容量素子９０７の端子電圧を示す図である。第１の従来例は、図１０Ｃに示すように、ＣＬＫ１又はＣＬＫ２と昇圧セルの入出力端子との間に接続されて昇圧される容量素子９０７の端子間電圧が後段になるほど大きく、高耐圧系のトランジスタによる構成が必要となり、面積が増大する。   FIG. 10C is a diagram illustrating a terminal voltage of each capacitor 907 in FIG. 10A. In the first conventional example, as shown in FIG. 10C, the inter-terminal voltage of the capacitive element 907 connected between CLK1 or CLK2 and the input / output terminal of the boosting cell and boosted increases as the subsequent stage increases. This requires a configuration with transistors, and the area increases.

図１１（ａ）〜図１１（ｄ）は、図１０Ａのような容量並列型昇圧回路のセットアップ過程を示す図である。ここでは、各端子がＶｄｄ以下の電圧とならないよう設定したものと仮定している。   FIG. 11A to FIG. 11D are diagrams showing a setup process of the capacitor parallel type booster circuit as shown in FIG. 10A. Here, it is assumed that each terminal is set not to have a voltage equal to or lower than Vdd.

容量並列型昇圧回路では、図１１（ａ）〜図１１（ｄ）に示すとおり、昇圧回路の出力電圧Ｖｐｕｍｐをセットアップする際、初段の昇圧セルから順次、次段の昇圧セルに電荷を転送する構成であるため、セットアップ時間が昇圧セルの段数に依存し、高い電圧を出力する際にはセットアップ時間が長くなる。   In the capacity parallel type booster circuit, as shown in FIGS. 11A to 11D, when setting up the output voltage Vpump of the booster circuit, charges are transferred sequentially from the first booster cell to the next booster cell. Due to the configuration, the setup time depends on the number of stages of the booster cells, and the setup time becomes long when a high voltage is output.

図１２Ａは第２の従来例に係る昇圧回路の回路図であり、図１２Ｂは図１２Ａの昇圧回路におけるクロック波形図である（特許文献１及び２参照）。   FIG. 12A is a circuit diagram of a booster circuit according to a second conventional example, and FIG. 12B is a clock waveform diagram in the booster circuit of FIG. 12A (see Patent Documents 1 and 2).

まず、図１２Ａの構成について述べる。９２０はＣＬＫ１、ＣＬＫ２、ＣＬＫ３を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。９２１、９２２、９２３は３段１並列の昇圧セルの構成例であり、９２４は昇圧電圧Ｖｐｕｍｐの逆流を防止する逆流防止回路、９２５、９２６、９２７、９２８は昇圧セル９２１〜９２３の入出力端子、９２９は容量素子、９３０は容量素子９２９の端子、９３１は容量素子９２９の１端子である昇圧セルの入出力端子９２６〜９２８を第１の電圧である電源電圧Ｖｄｄに設定するスイッチ手段として用いられる第１の電圧供給トランジスタ、９３２は容量素子９２９の端子９３０を第２の電位である接地電圧Ｖｓｓに設定するスイッチ手段として用いられる第２の電圧供給トランジスタ、９３３は前段の昇圧セルの容量素子９２９から後段の昇圧セルの容量素子９２９へ電荷を転送するスイッチ手段として用いられる電荷転送トランジスタ、９３４は逆流防止トランジスタである。   First, the configuration of FIG. 12A will be described. A booster circuit 920 generates a boosted voltage Vpump by inputting CLK1, CLK2, and CLK3 and performing a boosting operation. Reference numerals 921, 922, and 923 are configuration examples of three-stage one-parallel boosting cells, 924 is a backflow prevention circuit that prevents backflow of the boosted voltage Vpump, and 925, 926, 927, and 928 are input / output terminals of the boosting cells 921 to 923. , 929 are capacitative elements, 930 is a terminal of the capacitative element 929, 931 is used as switch means for setting the input / output terminals 926 to 928 of the booster cell, which is one terminal of the capacitative element 929, to the power supply voltage Vdd which is the first voltage. 932 is a second voltage supply transistor used as switch means for setting the terminal 930 of the capacitive element 929 to the ground voltage Vss which is the second potential, and 933 is a capacitive element of the boosting cell in the previous stage. Charge transfer transistor used as switch means for transferring charge from 929 to capacitive element 929 of the subsequent boosting cell , 934 is a backflow prevention transistor.

なお、ＣＬＫ１は電圧Ｖｂｔ（Ｖｄｄ＋α：αは任意）とＶｓｓとの間で振幅するクロック信号、ＣＬＫ２はＶｄｄとＶｓｓとの間で振幅するクロック信号、ＣＬＫ３はＶｄｄとＶｓｓとの間で振幅するクロック信号である。   CLK1 is a clock signal that oscillates between the voltage Vbt (Vdd + α: α is arbitrary) and Vss, CLK2 is a clock signal that oscillates between Vdd and Vss, and CLK3 is a clock that oscillates between Vdd and Vss. Signal.

以上のように構成された昇圧回路９２０について、図１２Ａ及び図１２Ｂを用いて回路動作を簡単に説明する。   The circuit operation of the booster circuit 920 configured as described above will be briefly described with reference to FIGS. 12A and 12B.

まず、時刻Ｔ１では、ＣＬＫ１とＣＬＫ２が“Ｈ”となり、昇圧セル９２１〜９２３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが導通状態となる。これにより、昇圧セル９２１〜９２３の容量素子９２９には、
電荷Ｑｐ＝Ｃｍ・（Ｖｄｄ−Ｖｓｓ）
が蓄積される。ここに、Ｃｍは容量素子９２９の容量である。 First, at time T1, CLK1 and CLK2 are set to “H”, and the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cells 921 to 923 are turned on. Thereby, the capacitive element 929 of the booster cells 921 to 923 includes:
Charge Qp = Cm · (Vdd−Vss)
Is accumulated. Here, Cm is the capacitance of the capacitive element 929.

時刻Ｔ２の状態になり、ＣＬＫ１、ＣＬＫ２が“Ｌ”、ＣＬＫ３も“Ｌ”となることで、昇圧セル９２１〜９２３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが非導通状態となり、かつ電荷転送トランジスタ９３３が導通状態となる。これにより、昇圧セル９２１〜９２３の容量素子９２９が電荷転送トランジスタ９３３を介して直列接続されることで、入出力端子９２８には３・Ｖｄｄ＋Ｖｄｄ（理想的には昇圧セルの段数分と初段の入力電圧）の電圧が発生する。したがって、昇圧回路９２０の出力端子には逆流防止トランジスタ９３４での閾値分Ｖｔを差し引いたＶｐｕｍｐ＝（Ｎ＋１）Ｖｄｄ−Ｖｔ（Ｎ：昇圧セルの段数）の電圧が発生する。   At the time T2, the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cells 921 to 923 are non-conducting because CLK1 and CLK2 are “L” and CLK3 is also “L”. The charge transfer transistor 933 becomes conductive. As a result, the capacitor elements 929 of the booster cells 921 to 923 are connected in series via the charge transfer transistor 933, so that the input / output terminal 928 has 3 · Vdd + Vdd (ideally, the number of booster cell stages and the first stage input. Voltage) is generated. Therefore, a voltage of Vpump = (N + 1) Vdd−Vt (N: number of stages of boosting cells) is generated at the output terminal of the booster circuit 920 by subtracting the threshold value Vt in the backflow prevention transistor 934.

第２の従来例によれば、図１２ＢのＰｈａｓｅ１の期間で、各昇圧セルの容量素子９２９を並列にして電荷を蓄積し、Ｐｈａｓｅ２の期間で各昇圧セルの容量素子９２９を直列にして電圧を発生するため、昇圧セル段数が増加することによるセットアップ時間の増大がなく、セットアップの高速化が可能である。   According to the second conventional example, during the Phase 1 period of FIG. 12B, the charge is accumulated by connecting the capacitive elements 929 of each boosting cell in parallel, and during the Phase 2, the voltage is obtained by connecting the capacitive elements 929 of each boosting cell in series. Therefore, the setup time is not increased due to the increase in the number of boosting cell stages, and the setup can be speeded up.

図１３Ａは、図１２Ａ中の各容量素子９２９の端子電圧を示す図である。第２の従来例では、図１３Ａに示すように、容量素子９２９の端子間電位差をＶｄｄ以下に設定できるため、低耐圧系の容量素子を使用することが可能であり、レイアウト面積を削減することができる。   FIG. 13A is a diagram showing a terminal voltage of each capacitor 929 in FIG. 12A. In the second conventional example, as shown in FIG. 13A, since the potential difference between the terminals of the capacitor 929 can be set to Vdd or less, it is possible to use a low withstand voltage type capacitor and to reduce the layout area. Can do.

図１３Ｂは、図１２Ａ中の各電荷転送トランジスタ９３３の端子電圧を示す図である。第２の従来例は、図１３Ｂに示すように、各昇圧セルに備えられた電荷転送トランジスタ９３３が導通状態（Ｐｈａｓｅ２）のとき、ゲート・チャネル間の電位差が大きく、電荷転送トランジスタ９３３の特性が劣化する課題があった。   FIG. 13B is a diagram showing the terminal voltage of each charge transfer transistor 933 in FIG. 12A. In the second conventional example, as shown in FIG. 13B, when the charge transfer transistor 933 provided in each booster cell is in a conducting state (Phase 2), the potential difference between the gate and the channel is large, and the characteristics of the charge transfer transistor 933 are There was a problem of deterioration.

図１３Ｃは図１２Ａ中の各第１の電圧供給トランジスタ９３１の端子電圧を示す図であり、図１３Ｄは図１２Ａ中の各第２の電圧供給トランジスタ９３２の端子電圧を示す図である。第２の従来例は、図１３Ｃ及び図１３Ｄに示すように、各昇圧セルに備えられた容量素子９２９をＶｄｄに設定する第１の電圧供給トランジスタ９３１及びＶｓｓに設定する第２の電圧供給トランジスタ９３２が非導通状態（Ｐｈａｓｅ２）から導通状態（Ｐｈａｓｅ１）に遷移する際、ソース・ドレイン間の電位差が大きく、サステイン耐圧マージンに関する懸念があった。更に、昇圧素子９２９をＶｄｄに設定する第１の電圧供給トランジスタ９３１を導通状態にするために、Ｖｄｄより高い電圧（Ｖｂｔ）を発生しなければならず、レイアウト面積を増大させていた。   13C is a diagram showing the terminal voltage of each first voltage supply transistor 931 in FIG. 12A, and FIG. 13D is a diagram showing the terminal voltage of each second voltage supply transistor 932 in FIG. 12A. As shown in FIGS. 13C and 13D, the second conventional example includes a first voltage supply transistor 931 that sets the capacitive element 929 included in each booster cell to Vdd and a second voltage supply transistor that sets Vss. When 932 transitions from the non-conducting state (Phase 2) to the conducting state (Phase 1), the potential difference between the source and the drain is large, and there is a concern regarding the sustain withstand voltage margin. Further, in order to bring the first voltage supply transistor 931 that sets the boosting element 929 to Vdd into a conductive state, a voltage (Vbt) higher than Vdd must be generated, which increases the layout area.

図１４Ａは第３の従来例に係る昇圧回路の回路図であり、図１４Ｂは図１４Ａの昇圧回路におけるクロック波形図である（非特許文献２参照）。   14A is a circuit diagram of a booster circuit according to a third conventional example, and FIG. 14B is a clock waveform diagram in the booster circuit of FIG. 14A (see Non-Patent Document 2).

図１４Ａにおいて、９２２ａ、９２２ｂは第２の従来例の９２２と同じであり、９２３ａ、９２３ｂは第２の従来例の９２３と同じである。また、第１及び第２の従来例と同一記号のものは、同じ構成を示す。   In FIG. 14A, 922a and 922b are the same as 922 of the second conventional example, and 923a and 923b are the same as 923 of the second conventional example. The same symbols as those of the first and second conventional examples show the same configuration.

第３の従来例の変更点と改善点を、第２の従来例を元にして示すと、第３の従来例は、第２の従来例に対して、逆相のクロックで動作する昇圧セルを追加し、２並列の昇圧セルを１セットとし、相対する同じ段数の昇圧セルの出力側の入出力端子を当該昇圧セルの第１の電圧供給トランジスタ９３１のゲートに入力することで、Ｖｄｄ以上の電圧とＶｓｓとの間で振幅するＣＬＫ１を不要としている。更に、逆流防止回路９４４も逆相のクロックで動作する逆流防止セル９５０ａ，９５０ｂを１セットとし、サブ逆流防止トランジスタ９５２を介して逆流防止トランジスタ９５１のゲートを昇圧回路９４０の出力電圧Ｖｐｕｍｐに充電した後、サブ容量素子９５４の入力クロックを“Ｈ”から“Ｌ”へ遷移させることで逆流防止トランジスタ９５１を導通状態にする。これにより、昇圧回路９４０の出力電圧Ｖｐｕｍｐが逆流防止回路９４４の閾値電圧Ｖｔによって低下することを抑制することができる。
特開平１０−７５５６８号公報 特開平７−１９４０９８号公報 J. F. Dickson, "On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique," IEEE Journal of Solid State Circuits, Vol.SC-11, No.3, pp.374-378, June 1976. K.-P. Kang et al., "Charge Pump Circuits with Low Area and High Power Efficiency for Memory Applications," Journal of Semiconductor Technology and Science, Vol.6, No.4, pp.257-263, December 2006. The changes and improvements of the third conventional example are shown based on the second conventional example. The third conventional example is a booster cell that operates with a clock having a phase opposite to that of the second conventional example. By adding two parallel boosting cells as one set and inputting the input / output terminal on the output side of the boosting cells of the same number of opposite stages to the gate of the first voltage supply transistor 931 of the boosting cell, Vdd or more CLK1 having an amplitude between the voltage Vss and Vss is unnecessary. Further, the backflow prevention circuit 944 also has a set of backflow prevention cells 950a and 950b that operate with a reverse phase clock, and the gate of the backflow prevention transistor 951 is charged to the output voltage Vpump of the booster circuit 940 via the sub backflow prevention transistor 952. Thereafter, the backflow prevention transistor 951 is turned on by changing the input clock of the sub capacitor 954 from “H” to “L”. Thereby, it is possible to suppress the output voltage Vpump of the booster circuit 940 from being lowered by the threshold voltage Vt of the backflow prevention circuit 944.
JP-A-10-75568 JP-A-7-194098 JF Dickson, "On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique," IEEE Journal of Solid State Circuits, Vol.SC-11, No.3, pp.374-378, June 1976. K.-P. Kang et al., "Charge Pump Circuits with Low Area and High Power Efficiency for Memory Applications," Journal of Semiconductor Technology and Science, Vol.6, No.4, pp.257-263, December 2006.

第３の従来例は、第２の従来例と同じく、電荷転送トランジスタの特性劣化、及び昇圧容量をＶｄｄ、あるいはＶｓｓに設定するトランジスタのサステイン耐圧マージンに関する懸念があった。更に、逆流防止回路にも課題があった。   As in the second conventional example, the third conventional example has concerns about the deterioration of the characteristics of the charge transfer transistor and the sustain breakdown voltage margin of the transistor whose boosting capacitance is set to Vdd or Vss. Furthermore, there was a problem with the backflow prevention circuit.

図１４Ｃは、図１４Ａ中の各昇圧セル及び逆流防止回路９５０ａ，９５０ｂにおける端子電圧の遷移を示す図である。第３の従来例は、図１４Ｃに示すように、時刻Ｔ１で昇圧動作を開始する場合（昇圧側）、逆流防止回路９４４（９５０ａ，９５０ｂ）において、昇圧動作開始とほぼ同時に当該逆流防止回路９４４の制御も行われるため、時刻Ｔａに見られるように、最終段の昇圧セルの入出力端子９４８ａ，９４８ｂが十分に昇圧されていないにもかかわらず、逆流防止トランジスタ９５１が導通状態となる可能性がある。これによって、昇圧回路９４０の出力端子から最終段の昇圧セル９４３に電荷が逆流した後、時刻Ｔｂにて再び最終段の昇圧セル９４３が昇圧されることで昇圧回路９４０の出力端子に電荷が転送される動作となり、出力電圧Ｖｐｕｍｐのリップルが大きくなる懸念があった。   FIG. 14C is a diagram showing transition of terminal voltages in each booster cell and backflow prevention circuits 950a and 950b in FIG. 14A. In the third conventional example, as shown in FIG. 14C, when the boosting operation is started at time T1 (boost side), in the backflow prevention circuit 944 (950a, 950b), the backflow prevention circuit 944 is almost simultaneously with the start of the boosting operation. Therefore, as shown at time Ta, the backflow prevention transistor 951 may become conductive even though the input / output terminals 948a and 948b of the booster cell in the final stage are not sufficiently boosted. There is. As a result, after the charge flows back from the output terminal of the booster circuit 940 to the booster cell 943 in the final stage, the charge is transferred to the output terminal of the booster circuit 940 by boosting the booster cell 943 in the final stage again at time Tb. There is a concern that the ripple of the output voltage Vpump increases.

上記目的を達成するため、請求項１の発明によれば、各々入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続された第１のスイッチ手段及び第１の容量素子とを有する昇圧セルを複数段備えた昇圧回路において、前記複数段の昇圧セルのうち少なくとも１つの昇圧セルの前記第１のスイッチ手段は、当該昇圧セルより１つ以上前段の昇圧セルの前記入力端子の電圧に応じて制御されることとする。   In order to achieve the above object, according to the first aspect of the present invention, each of the input terminal, the output terminal, and the first switch means and the first capacitive element connected between the input terminal and the output terminal. The first switch means of at least one boosting cell of the plurality of boosting cells includes the input of one or more boosting cells preceding the boosting cell. It is controlled according to the terminal voltage.

請求項２の発明によれば、請求項１の昇圧回路において、前記昇圧セルのうち、少なくとも１つ以上の昇圧セルの前記第１のスイッチ手段と前記第１の容量素子とは、当該昇圧セルの前記入力端子と前記出力端子との間に直列に接続される。   According to a second aspect of the present invention, in the booster circuit of the first aspect, the first switch means and the first capacitive element of at least one booster cell among the booster cells are the booster cell. Are connected in series between the input terminal and the output terminal.

請求項３の発明によれば、請求項１又は２の昇圧回路において、前記昇圧セルのうち少なくとも１つ以上の昇圧セルは、当該昇圧セルの前記出力端子と第１の端子との間に接続された第２のスイッチ手段と、当該昇圧セルの前記第１のスイッチ手段と前記第１の容量素子との接続点である第１の中間端子と第２の端子との間に接続された第３のスイッチ手段とを更に有する。   According to a third aspect of the present invention, in the booster circuit according to the first or second aspect, at least one of the booster cells is connected between the output terminal and the first terminal of the booster cell. Second switching means, and a first intermediate terminal which is a connection point between the first switching means and the first capacitor element of the boosting cell and a second terminal connected between the first terminal and the second terminal. 3 switch means.

請求項４の発明によれば、請求項３の昇圧回路において、前記第１の端子が第１の電圧に接続される。   According to a fourth aspect of the present invention, in the booster circuit of the third aspect, the first terminal is connected to the first voltage.

請求項５の発明によれば、求項３の昇圧回路において、前記第２の端子が第２の電圧に接続される。   According to the invention of claim 5, in the booster circuit according to claim 3, the second terminal is connected to the second voltage.

請求項６の発明によれば、前記第１の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記出力端子に接続される。   According to a sixth aspect of the present invention, the first terminal is connected to the output terminal of one or more booster cells preceding the booster cell.

請求項７の発明によれば、請求項３の昇圧回路において、前記第２の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記第１の中間端子に接続される。   According to a seventh aspect of the present invention, in the booster circuit of the third aspect, the second terminal is connected to the first intermediate terminal of one or more booster cells preceding the booster cell.

請求項８の発明によれば、請求項３の昇圧回路において、請求項４又は６のいずれかの構成と請求項５又は７のいずれかの構成とを更に組合わせて構成される。   According to the invention of claim 8, in the booster circuit of claim 3, the structure of any one of claims 4 or 6 and the structure of any of claims 5 or 7 are further combined.

請求項９の発明によれば、請求項３〜８のいずれか１項の昇圧回路において、前記複数段の昇圧セルのうち少なくとも１つの昇圧セルは、当該昇圧セルの前記出力端子と前記第１の電圧との間に接続された第４のスイッチ手段と、当該昇圧セルの前記第１の中間端子と前記第２の電圧との間に接続された第５のスイッチ手段とのうち少なくとも一方を更に有する。   According to a ninth aspect of the present invention, in the booster circuit according to any one of the third to eighth aspects, at least one booster cell of the plurality of booster cells includes the output terminal of the booster cell and the first booster cell. At least one of the fourth switch means connected between the first voltage and the fifth switch means connected between the first intermediate terminal of the booster cell and the second voltage. Also have.

請求項１０の発明によれば、各々請求項３〜９のいずれか１項の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた前記複数の昇圧セルのうちいずれかの昇圧セルの前記出力端子の電圧に応じて制御される。   According to a tenth aspect of the present invention, the first and second parallel booster circuits having the configuration of the booster circuit according to any one of the third to ninth aspects of the present invention are provided. The second switch means of the booster cell provided in one of the parallel booster circuits is in accordance with the voltage of the output terminal of any one of the plurality of booster cells provided in the other parallel booster circuit. Controlled.

請求項１１の発明によれば、各々請求項３〜９のいずれか１項の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた初段の昇圧セルの前記出力端子の電圧に応じて制御される。   According to an eleventh aspect of the present invention, the first and second parallel booster circuits each having the configuration of the booster circuit according to any one of the third to ninth aspects are provided, and the first and second parallel booster circuits are provided. The second switch means of the booster cell provided in one of the parallel booster circuits is controlled according to the voltage at the output terminal of the first booster cell provided in the other parallel booster circuit.

請求項１２の発明によれば、各々請求項３〜９のいずれか１項の昇圧回路の構成を有する第１及び第２の並列昇圧回路と、前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記出力端子の電圧と、他方の並列昇圧回路に備えられた昇圧セルの前記第１の中間端子の電圧とに応じて、当該一方の並列昇圧回路に備えられた１つ以上の昇圧セルの前記第２のスイッチ手段を制御するためのブースト回路とを備えた昇圧回路の構成を採用する。   According to a twelfth aspect of the present invention, the first and second parallel booster circuits each having the configuration of the booster circuit according to any one of the third to ninth aspects, and the first and second parallel booster circuits. The one parallel booster circuit according to the voltage of the output terminal of the booster cell provided in one parallel booster circuit and the voltage of the first intermediate terminal of the booster cell provided in the other parallel booster circuit The configuration of a booster circuit including a boost circuit for controlling the second switch means of one or more booster cells provided in the above is adopted.

請求項１３の発明によれば、請求項３〜１２のいずれか１項の昇圧回路において、前記第１の電圧は外部より供給される電源電圧であり、前記第２の電圧は外部より供給される接地電圧であることを特徴とする。   According to a thirteenth aspect of the present invention, in the booster circuit according to any one of the third to twelfth aspects, the first voltage is a power supply voltage supplied from the outside, and the second voltage is supplied from the outside. It is characterized by having a ground voltage.

請求項１４の発明によれば、請求項３〜１２のいずれか１項の昇圧回路において、前記第１の電圧は任意の正電圧であり、前記第２の電圧は任意の基準電圧であることを特徴とする。   According to a fourteenth aspect of the present invention, in the booster circuit according to any one of the third to twelfth aspects, the first voltage is an arbitrary positive voltage, and the second voltage is an arbitrary reference voltage. It is characterized by.

請求項１５の発明によれば、請求項３〜１４のいずれか１項の昇圧回路において、前記第１のスイッチ手段が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なる。   According to a fifteenth aspect of the present invention, in the booster circuit according to any one of the third to fourteenth aspects, the first switch means has a breakdown voltage specification different from that of the second or third switch means.

請求項１６の発明によれば、請求項３〜１４のいずれか１項の昇圧回路において、前記第１の容量が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なる。   According to a sixteenth aspect of the present invention, in the booster circuit according to any one of the third to fourteenth aspects, the first capacitor has a breakdown voltage specification different from that of the second or third switch means.

請求項１７の発明によれば、昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルの出力端子と当該昇圧回路の出力端子との間に介在した逆流防止回路にて、第１の期間に、前記逆流防止回路の入力端子の電荷を第２の中間端子に転送する第１の転送手段と、前記第２の中間端子に電荷を蓄積する電荷蓄積手段とを有し、第２の期間に、前記第２の中間端子の電圧を印加して前記第１の転送手段を非導通状態とする第１の制御手段と、前記第２の中間端子に蓄積された前記電荷を前記昇圧回路の出力端子に転送する第２の転送手段とを有する構成を採用する。   According to the seventeenth aspect of the present invention, the backflow prevention circuit interposed between the output terminal of the last booster cell and the output terminal of the booster circuit among the plurality of booster cells in the booster circuit has the first period. The first transfer means for transferring the charge at the input terminal of the backflow prevention circuit to the second intermediate terminal, and the charge storage means for storing the charge at the second intermediate terminal for a second period. And applying a voltage at the second intermediate terminal to bring the first transfer means into a non-conducting state, and the charge accumulated at the second intermediate terminal to the boost circuit A configuration having second transfer means for transferring to the output terminal is adopted.

請求項１８の発明によれば、請求項１７の逆流防止回路において、容量素子に接続された前記第２の中間端子と異なる他方の端子に制御信号を印加する。   According to the invention of claim 18, in the backflow prevention circuit of claim 17, the control signal is applied to the other terminal different from the second intermediate terminal connected to the capacitive element.

請求項１９の発明によれば、昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルと当該昇圧回路の出力端子との間に介在した逆流防止回路にて、入力端子、中間端子及び出力端子と、前記入力端子と前記中間端子との間に接続された第１のスイッチ手段と、前記中間端子と前記出力端子との間に接続された第２のスイッチ手段と、前記中間端子と前記第１のスイッチ手段との間に接続された第３のスイッチ手段と、前記中間端子に接続された第１の容量素子とを備えた構成を採用する。   According to the nineteenth aspect of the present invention, in the booster circuit, the backflow prevention circuit interposed between the last booster cell of the plurality of booster cells and the output terminal of the booster circuit includes the input terminal, the intermediate terminal, and the output. A first switch means connected between the terminal, the input terminal and the intermediate terminal; a second switch means connected between the intermediate terminal and the output terminal; the intermediate terminal; A configuration including a third switch means connected between the first switch means and a first capacitive element connected to the intermediate terminal is adopted.

請求項２０の発明によれば、請求項１９の逆流防止回路において、前記容量素子は、クロック信号に応じて昇圧される。   According to a twentieth aspect of the invention, in the backflow prevention circuit of the nineteenth aspect, the capacitive element is boosted according to a clock signal.

請求項２１の発明によれば、各々請求項１９の逆流防止回路の構成を有する第１及び第２の並列逆流防止回路を備え、前記第１及び第２の並列逆流防止回路の各々は、当該一方の並列逆流防止回路に入力される制御信号に応じて制御される第２の容量素子と、他方の並列逆流防止回路の前記中間端子の電圧により制御される第３のスイッチ手段とから構成された状態制御回路を更に有し、前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第１のスイッチ手段は、当該並列逆流防止回路の前記状態制御回路により制御され、かつ、前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第２のスイッチ手段は、他方の並列逆流防止回路の前記中間端子の電圧により制御される。   According to the invention of claim 21, the first and second parallel backflow prevention circuits each having the configuration of the backflow prevention circuit of claim 19 are provided, and each of the first and second parallel backflow prevention circuits includes A second capacitive element controlled in accordance with a control signal input to one parallel backflow prevention circuit; and third switch means controlled by the voltage of the intermediate terminal of the other parallel backflow prevention circuit. A state control circuit, and the first switch means of one of the first and second parallel backflow prevention circuits is controlled by the state control circuit of the parallel backflow prevention circuit. The second switch means of one of the first and second parallel backflow prevention circuits is controlled by the voltage of the intermediate terminal of the other parallel backflow prevention circuit.

請求項２２の発明によれば、請求項１８又は２１の逆流防止回路において、前記制御信号はクロック信号であることを特徴とする。   According to a twenty-second aspect of the invention, in the backflow prevention circuit of the eighteenth or twenty-first aspect, the control signal is a clock signal.

請求項２３の発明によれば、請求項３〜１６のいずれか１項の昇圧回路において、請求項１７〜２２のいずれか１項に記載の逆流防止回路を更に備えた構成を採用する。   According to a twenty-third aspect of the present invention, the booster circuit according to any one of the third to sixteenth aspects further includes the backflow prevention circuit according to any one of the seventeenth to twenty-second aspects.

請求項１の発明によれば、第１のスイッチ手段（電荷転送トランジスタ）の耐圧緩和可能な昇圧回路が実現する。つまり、電荷転送トランジスタのゲート、ドレイン、ソース間の耐圧緩和を任意に設定することにより、その特性劣化マージンを削減できる。また、低耐圧系素子を使用でき、昇圧回路面積を削減できる。また、拡散容量の寄生容量の削減が可能となり、昇圧効率の向上が期待できる。   According to the first aspect of the present invention, a booster circuit capable of reducing the withstand voltage of the first switch means (charge transfer transistor) is realized. In other words, the characteristic deterioration margin can be reduced by arbitrarily setting the withstand voltage relaxation between the gate, drain and source of the charge transfer transistor. Further, a low withstand voltage element can be used, and the booster circuit area can be reduced. In addition, the parasitic capacitance of the diffusion capacitor can be reduced, and the boosting efficiency can be expected to be improved.

請求項２の発明によれば、容量素子の耐圧緩和可能な昇圧回路が実現する。つまり、容量素子の耐圧緩和により、その特性劣化マージンを削減できる。また、低耐圧系素子を使用でき、昇圧回路面積を削減できる。それにより、容量素子起因の寄生容量の削減が可能となり、昇圧効率の向上が期待できる。   According to the invention of claim 2, a booster circuit capable of reducing the breakdown voltage of the capacitive element is realized. That is, the characteristic deterioration margin can be reduced by reducing the breakdown voltage of the capacitor. Further, a low withstand voltage element can be used, and the booster circuit area can be reduced. As a result, it is possible to reduce the parasitic capacitance caused by the capacitive element, and expect improvement in boosting efficiency.

請求項３の発明によれば、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）により容量素子に電荷を供給した後に昇圧することで、昇圧回路のセットアップを高速化することができる。   According to the third aspect of the present invention, the voltage is boosted after the charge is supplied to the capacitive element by the second and third switch means (first and second voltage supply transistors), thereby speeding up the setup of the booster circuit. be able to.

総じて、請求項１〜３の発明によれば、２段目以降の昇圧セルに備えられた電荷転送トランジスタを当該昇圧セルより１段以上前段の昇圧セルの入力端子に接続することにより、導通時、非導通時において全昇圧セルの電荷転送トランジスタのゲート、ドレイン、ソース間の電位差をＶｄｄ以下等任意に設定でき、トランジスタの特性劣化を緩和することができ、昇圧動作周波数のマージン、昇圧電流能力マージンを削減することが可能である。   In general, according to the first to third aspects of the present invention, the charge transfer transistor provided in the second and subsequent boost cells is connected to the input terminal of the boost cell one or more stages before the boost cell. During non-conduction, the potential difference between the gate, drain and source of the charge transfer transistors of all boosting cells can be set arbitrarily, such as Vdd or less, and the transistor characteristic deterioration can be alleviated, boosting operating frequency margin, boosting current capability It is possible to reduce the margin.

また、容量素子の耐圧緩和により容量素子の特性劣化マージンを削減できる。低耐圧系素子を使用でき、昇圧回路面積を削減できる。それにより、容量素子起因の寄生容量の削減が可能となり、昇圧効率の向上が期待できる。   Further, the characteristic deterioration margin of the capacitive element can be reduced by reducing the breakdown voltage of the capacitive element. Low withstand voltage elements can be used, and the booster circuit area can be reduced. As a result, it is possible to reduce the parasitic capacitance caused by the capacitive element, and expect improvement in boosting efficiency.

また、容量素子を第１、第２の電圧で電荷を供給した後に昇圧することで、昇圧回路のセットアップを高速化することができる。   In addition, by boosting the capacitor element after supplying charges with the first and second voltages, the setup of the booster circuit can be speeded up.

また、請求項４〜８の発明によれば、２段目以降の昇圧セルに備えられた第１の電圧（Ｖｄｄ）を設定するトランジスタを当該昇圧セルより１段以上前段の昇圧セルの出力端子に接続することにより、非導通状態から導通状態への遷移において第１の電圧（Ｖｄｄ）を設定するトランジスタのドレイン・ソース間の電位差をＶｄｄ以下にも設定でき、トランジスタのサステイン耐圧のマージンを確保でき、昇圧回路を安定動作させることができる。   According to the inventions of claims 4 to 8, the transistor for setting the first voltage (Vdd) provided in the second and subsequent boosting cells is connected to the output terminal of the boosting cell one stage or more before the boosting cell. By connecting to the transistor, the potential difference between the drain and source of the transistor that sets the first voltage (Vdd) in the transition from the non-conductive state to the conductive state can be set to Vdd or less, and a margin for the sustain breakdown voltage of the transistor is secured. Thus, the booster circuit can be stably operated.

また、２段目以降の昇圧セルに備えられた第２の電圧（Ｖｓｓ）に設定するトランジスタを当該昇圧セルより１段以上前段の昇圧セルの容量素子の一端子に接続することにより、非導通状態から導通状態への遷移においてトランジスタのドレイン・ソース間の電位差をＶｄｄ以下にも設定でき、トランジスタのサステイン耐圧のマージンを確保でき、昇圧回路を安定動作させることができる。   Further, the transistor set to the second voltage (Vss) provided in the second and subsequent boosting cells is connected to one terminal of the capacitor of the boosting cell one or more stages before the boosting cell. In the transition from the state to the conductive state, the potential difference between the drain and source of the transistor can be set to Vdd or less, the margin of the sustain breakdown voltage of the transistor can be secured, and the booster circuit can be stably operated.

請求項９の発明によれば、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）のサステイン耐圧緩和と、引き抜き時間増大の抑制を実現できる。   According to the ninth aspect of the present invention, it is possible to reduce the sustain withstand voltage of the second and third switch means (first and second voltage supply transistors) and to suppress an increase in the extraction time.

つまり、２段目以降の昇圧セルに備えられた第１の電圧に設定するトランジスタが導通状態になった後に、導通状態になり第１の電圧に設定する第４のスイッチ手段（サブトランジスタ）を備えたことで、昇圧段数が増加に伴って増加する第１の電圧に設定するトランジスタのオン抵抗による容量素子の充電速度の低下と充電電圧不足を補うことができ、面積増大を抑えて昇圧効率の劣化を抑制することが可能である。   That is, the fourth switch means (sub-transistor) that becomes conductive and sets the first voltage after the transistor that is set to the first voltage provided in the second and subsequent boost cells becomes conductive. As a result, it is possible to compensate for a decrease in the charging speed of the capacitive element due to the on-resistance of the transistor set to the first voltage that increases as the number of boosting stages increases and a shortage of the charging voltage. Can be prevented.

また、２段目以降の昇圧セルに備えられた第２の電圧に設定するトランジスタが導通状態になった後に、導通状態になり第２の電圧に設定する第５のスイッチ手段（サブトランジスタ）を備えたことで、昇圧段数が増加に伴って増加する第２の電圧に設定するトランジスタのオン抵抗による容量素子の充電速度の低下と充電電圧不足を補うことができ、面積増大を抑えて昇圧効率の劣化を抑制することが可能である。   In addition, after the transistor set to the second voltage provided in the second and subsequent boost cells becomes conductive, the fifth switch means (sub-transistor) that becomes conductive and sets the second voltage is provided. As a result, the decrease in the charging speed of the capacitive element due to the on-resistance of the transistor set to the second voltage that increases as the number of boosting stages increases and the shortage of the charging voltage can be compensated, and the boosting efficiency is suppressed by suppressing the increase in area. Can be prevented.

請求項１０の発明によれば、電源電圧Ｖｄｄ以上の電圧（例：ブースト回路）振幅のクロック不要による面積削減と、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）のオン抵抗制御とが可能になる。   According to the invention of claim 10, the area of the power supply voltage Vdd or higher (for example, boost circuit) is reduced because no clock is required, and the second and third switch means (first and second voltage supply transistors) On-resistance control is possible.

つまり、２段目以降の昇圧セルに備えられた第１の電圧に設定するトランジスタを当該昇圧セルと同一段以降であり、かつ逆相にて動作する他の昇圧セルの出力端子によって制御することで、トランジスタのサステイン耐圧マージンを確保しつつ、オン抵抗増大による充電速度の低下と充電電圧不足を行うことができ、面積増大を抑えて昇圧効率の劣化を抑制することが可能である。   In other words, the transistor set to the first voltage provided in the second and subsequent boost cells is controlled by the output terminal of another boost cell that is in the same stage or later and operates in the opposite phase to the boost cell. Thus, while ensuring the sustain breakdown voltage margin of the transistor, the charging speed can be reduced and the charging voltage can be insufficient due to an increase in on-resistance, and the increase in area can be suppressed and deterioration in boosting efficiency can be suppressed.

請求項１１の発明によれば、ブースト回路不要による面積削減と、電源電圧Ｖｄｄ以上の電圧（例：ブースト回路）振幅のクロック不要による面積削減と、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）のオン抵抗制御とが可能になる。   According to the eleventh aspect of the present invention, the area reduction due to the absence of the boost circuit, the area reduction due to the absence of the clock having a voltage (eg, boost circuit) greater than the power supply voltage Vdd, and the second and third switch means (first and third switches) On-resistance control of the second voltage supply transistor) becomes possible.

つまり、２段目以降の昇圧セルに備えられた第１の電圧に設定するトランジスタを任意の昇圧セルであり、かつ逆相にて動作する他の昇圧セルのうち、いずれかの出力端子によって制御させることで、各第１の電圧供給トランジスタのオン抵抗と酸化膜耐圧を考慮することができ、かつ、ブースト回路を削除して、昇圧セルに備えられた容量素子に電荷の充電が可能である（第１の電圧供給トランジスタのサステイン耐圧マージンを確保することも可能）。   In other words, the transistor set to the first voltage provided in the second and subsequent boost cells is an arbitrary boost cell and is controlled by one of the output terminals of the other boost cells operating in reverse phase. By doing so, it is possible to consider the on-resistance and oxide film breakdown voltage of each first voltage supply transistor, and it is possible to charge the capacitor element provided in the booster cell by removing the boost circuit. (It is also possible to ensure a sustain breakdown margin of the first voltage supply transistor).

請求項１２の発明によれば、低耐圧系素子により構成可能なブースト回路による面積削減が実現する。   According to the twelfth aspect of the present invention, the area can be reduced by the boost circuit that can be constituted by the low withstand voltage elements.

つまり、任意の段数の昇圧セルの中間端子、出力端子の電圧を利用したブースト回路を用いることで、各段昇圧セルの容量素子の寄生容量をほぼ等価できるため、設計容易性が上がるとともに、ブースト容量、トランジスタの全てを電源電圧Ｖｄｄ以下等任意の耐圧で駆動可能であり、設計容易性が向上し、更に、初段の昇圧セルを利用した場合には、低耐圧系トランジスタで構成可能であり、レイアウト面積の増加を抑制して実現することができる。   In other words, by using a boost circuit that uses the voltage at the intermediate terminal and output terminal of the booster cell of any number of stages, the parasitic capacitance of the capacitor element of each booster cell can be almost equivalent, so that the design is easy and the boost is increased. Capacitance and all of the transistors can be driven with any withstand voltage such as the power supply voltage Vdd or less, and the design is improved. Furthermore, when the booster cell in the first stage is used, it can be configured with low withstand voltage transistors. This can be realized while suppressing an increase in layout area.

請求項１３の発明によれば、正昇圧時の電圧関係を実現できる。   According to the invention of claim 13, the voltage relationship at the time of positive boosting can be realized.

請求項１４の発明によれば、ワイドレンジの電源電圧に対応（各素子の耐圧マージン確保）できる。   According to the fourteenth aspect of the present invention, it is possible to cope with a wide range of power supply voltage (ensuring a withstand voltage margin for each element).

つまり、初段の昇圧セルの入力電圧と各昇圧セルの第１の電圧とを任意に設定することによって、電源電圧の設定範囲が広い場合においても各トランジスタに印加される電圧幅を制御でき、特性劣化を緩和できるとともに、出力電圧のリップルを抑制することが可能である。   In other words, by arbitrarily setting the input voltage of the first-stage booster cell and the first voltage of each booster cell, the voltage width applied to each transistor can be controlled even when the power supply voltage setting range is wide. Degradation can be mitigated and output voltage ripple can be suppressed.

請求項１９の発明によれば、昇圧回路の出力端子のリップル変動を抑制することができる。   According to the nineteenth aspect of the present invention, it is possible to suppress ripple fluctuation of the output terminal of the booster circuit.

請求項２０の発明によれば、昇圧効率の低下を抑制し、かつ昇圧回路の出力端子のリップル変動を抑制することができる。   According to the twentieth aspect of the present invention, it is possible to suppress a decrease in boosting efficiency and to suppress ripple fluctuation of the output terminal of the booster circuit.

請求項２１の発明によれば、昇圧効率の低下を抑制し、かつ昇圧回路の出力端子のリップル変動を抑制することができる。   According to the twenty-first aspect of the present invention, it is possible to suppress a decrease in boosting efficiency and to suppress ripple fluctuation of the output terminal of the booster circuit.

総じて、請求項１７〜２２の発明によれば、逆流防止回路として、逆相で動作する２つ以上のスイッチ手段を直列接続し、これらのスイッチ手段間に第１の容量素子（任意の容量）を持たせることで、逆流防止回路制御用のクロックを設けることなく、昇圧回路からの電荷の逆流を抑制でき、昇圧効率の低下を抑制できる。   In general, according to the inventions of claims 17 to 22, two or more switch means operating in reverse phase are connected in series as a backflow prevention circuit, and a first capacitive element (arbitrary capacity) is connected between these switch means. Therefore, the backflow of charge from the booster circuit can be suppressed without providing a clock for controlling the backflow prevention circuit, and a decrease in boosting efficiency can be suppressed.

また、逆流防止回路のスイッチ手段間に設けられた第２の容量素子（サブ容量素子）を昇圧セル動作用に備えられたクロック信号によって昇圧動作させることで、更に電圧を昇圧させることが可能となり、昇圧段数を削減できるため、レイアウト面積増加を抑制できる。   Further, the voltage can be further boosted by boosting the second capacitor element (sub-capacitor element) provided between the switch means of the backflow prevention circuit by a clock signal provided for boosting cell operation. Since the number of boosting stages can be reduced, an increase in layout area can be suppressed.

《第１の実施形態》
図１Ａは本発明の第１の実施形態に係る昇圧回路の回路図であり、図１Ｂは図１Ａの昇圧回路におけるクロック波形図である。第１〜第３の従来例と同じ記号は、これらの従来例と同じ構成を示す。 << First Embodiment >>
FIG. 1A is a circuit diagram of a booster circuit according to the first embodiment of the present invention, and FIG. 1B is a clock waveform diagram in the booster circuit of FIG. 1A. The same symbols as those in the first to third conventional examples indicate the same configurations as those of the conventional examples.

図１Ａにおいて、１００はクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。１０１、１０２、１０３は、３段１並列の昇圧セルの構成例であり、初段の昇圧セル１０１の電荷転送トランジスタ９３３はクロック信号ＣＬＫ３によって制御され、２段目の昇圧セル１０２の電荷転送トランジスタ９３３は前段の昇圧セル１０１の入力端子１０４によって制御され、３段目の昇圧セル１０３の電荷転送トランジスタ９３３は前段の昇圧セル１０２の入力端子１０５によって制御される。１０４、１０５、１０６は昇圧セル１０１〜１０３の入力端子、１０７は逆流防止回路９２４の入力端子（１０５〜１０７は昇圧セル１０１〜１０３の出力端子でもある）である。   In FIG. 1A, a booster circuit 100 generates a boosted voltage Vpump by inputting clock signals CLK1, CLK2, and CLK3 and performing a boosting operation. Reference numerals 101, 102, and 103 are configuration examples of three-stage and one-stage booster cells. The charge transfer transistor 933 of the first-stage booster cell 101 is controlled by the clock signal CLK 3, and the charge-transfer transistor 933 of the second-stage booster cell 102. Is controlled by the input terminal 104 of the booster cell 101 in the previous stage, and the charge transfer transistor 933 of the booster cell 103 in the third stage is controlled by the input terminal 105 of the booster cell 102 in the previous stage. Reference numerals 104, 105, and 106 denote input terminals of the booster cells 101 to 103, 107 denotes an input terminal of the backflow prevention circuit 924 (105 to 107 are also output terminals of the booster cells 101 to 103).

ＣＬＫ１はＶｄｄより高い電圧（Ｖｂｔ）とＶｓｓとの間で振幅するクロック信号、ＣＬＫ２はＣＬＫ１と同相かつＶｄｄとＶｓｓとの間で振幅するクロック信号、ＣＬＫ３はＣＬＫ１と同相かつＶｄｄとＶｓｓとの間で振幅するクロック信号である。図１Ｂに示すように、好ましくは、ＣＬＫ１が“Ｈ”から“Ｌ”になった後、ＣＬＫ３が“Ｈ”から“Ｌ”になり、ＣＬＫ３が“Ｌ”から“Ｈ”になった後、ＣＬＫ１が“Ｌ”から“Ｈ”になる。ただし、昇圧回路の動作条件としてＣＬＫ１、ＣＬＫ２、ＣＬＫ３のタイミング条件は上記のみではなく、基本的には互いに同一周期かつ同相のクロック信号であればよい。   CLK1 is a clock signal that swings between a voltage higher than Vdd (Vbt) and Vss, CLK2 is a clock signal that is in phase with CLK1 and swings between Vdd and Vss, and CLK3 is in phase with CLK1 and between Vdd and Vss This is a clock signal that swings at. As shown in FIG. 1B, preferably, after CLK1 changes from “H” to “L”, CLK3 changes from “H” to “L”, and CLK3 changes from “L” to “H”. CLK1 changes from “L” to “H”. However, the timing conditions of CLK1, CLK2, and CLK3 as the operating conditions of the booster circuit are not limited to the above, and basically may be clock signals having the same period and the same phase.

ＣＬＫ２は第２の従来例の文献に記載されたブースト回路でも実現可能であり、また、一般的である外部電源回路、内部生成電圧を利用した構成等において同様のクロック信号を生成することができる。ＣＬＫ３のタイミング生成は一般的な遅延手段を用いたクロック生成回路や基本クロックを分周回路により分周し、その後、複数のクロックを生成するクロック生成回路などにおいて生成することができる。   CLK2 can also be realized by a boost circuit described in the document of the second conventional example, and a similar clock signal can be generated in a general external power supply circuit, a configuration using an internally generated voltage, or the like. . The timing generation of CLK3 can be generated by a clock generation circuit using a general delay means or a clock generation circuit that divides a basic clock by a frequency dividing circuit and then generates a plurality of clocks.

なお、本昇圧回路１００は直列接続数を３段としているが、本構成は昇圧回路構成の一例であり、段数に依存しない。   The booster circuit 100 has three stages connected in series, but this configuration is an example of a booster circuit configuration and does not depend on the number of stages.

図１Ｃは図１Ａ中の各電荷転送トランジスタ９３３のＰｈａｓｅ１及びＰｈａｓｅ２の定常状態における端子電圧を示す図であり、図１Ｄは図１Ａ中の各昇圧セル出力端子１０５，１０６，１０７のＰｈａｓｅ１及びＰｈａｓｅ２の開始時点からの時間遷移における電圧を示す図である。   FIG. 1C is a diagram showing terminal voltages of Phase 1 and Phase 2 of each charge transfer transistor 933 in FIG. 1A in a steady state, and FIG. 1D is a diagram of Phase 1 and Phase 2 of each boost cell output terminal 105, 106, 107 in FIG. It is a figure which shows the voltage in the time transition from a start time.

まず、時刻Ｔ１から開始するＰｈａｓｅ１では、ＣＬＫ１とＣＬＫ２が“Ｈ”となり、昇圧セル１０１〜１０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが導通状態となる。昇圧セル１０１〜１０３の容量素子９２９は第１の電圧Ｖｄｄと第２の電圧Ｖｓｓ間に並列に設置されており、これによって、昇圧セル１０１〜１０３の容量素子９２９には、
電荷Ｑｐ＝Ｃｍ・（Ｖｄｄ−Ｖｓｓ）
が蓄積される。ここに、Ｃｍは容量素子９２９の容量である。 First, in Phase 1 starting from time T1, CLK1 and CLK2 are set to “H”, and the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cells 101 to 103 are brought into conduction. The capacitive elements 929 of the boosting cells 101 to 103 are disposed in parallel between the first voltage Vdd and the second voltage Vss, whereby the capacitive elements 929 of the boosting cells 101 to 103 include
Charge Qp = Cm · (Vdd−Vss)
Is accumulated. Here, Cm is the capacitance of the capacitive element 929.

このとき、図１Ｃに示すとおり、昇圧セル１０１〜１０３の電荷転送トランジスタ９３３のゲートはＶｄｄ、ソースはＶｄｄ、ドレインはＶｓｓとなり各端子間電位差はＶｄｄ以下となる。   At this time, as shown in FIG. 1C, the gates of the charge transfer transistors 933 of the boosting cells 101 to 103 are Vdd, the source is Vdd, the drain is Vss, and the potential difference between the terminals is Vdd or less.

時刻Ｔ２になりＰｈａｓｅ２では、ＣＬＫ１、ＣＬＫ２が“Ｌ”となることで、昇圧セル１０１〜１０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが非導通状態となる。更にＣＬＫ３が“Ｌ”になることで、図１Ｄに示すように以下のとおり初段の昇圧セル１０１より順次昇圧される。まず、昇圧セル１０１の電荷転送トランジスタ９３３が導通状態となり、昇圧セル１０２の入力端子１０５が昇圧される。入力端子１０５の電圧が、昇圧セル１０２の電荷転送トランジスタ９３３のゲート電圧（昇圧セル１０１の入力端子１０４の電圧）より高くなる（Ｖｄｄ＋Ｖｔ以上）ことで昇圧セル１０３の入力端子１０６が昇圧される。更に入力端子１０６の電圧が、昇圧セル１０３の電荷転送トランジスタ９３３のゲート電圧（昇圧セル１０２の入力端子１０５の電圧）より高くなることで逆流防止回路９２４の入力端子１０７が昇圧される。   At time T2 and Phase 2, CLK1 and CLK2 are set to “L”, whereby the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cells 101 to 103 are turned off. Further, when CLK3 becomes “L”, the voltage is sequentially boosted from the booster cell 101 in the first stage as shown in FIG. 1D. First, the charge transfer transistor 933 of the booster cell 101 becomes conductive, and the input terminal 105 of the booster cell 102 is boosted. When the voltage of the input terminal 105 becomes higher (Vdd + Vt or higher) than the gate voltage of the charge transfer transistor 933 of the booster cell 102 (the voltage of the input terminal 104 of the booster cell 101), the input terminal 106 of the booster cell 103 is boosted. Further, when the voltage at the input terminal 106 becomes higher than the gate voltage of the charge transfer transistor 933 of the booster cell 103 (the voltage at the input terminal 105 of the booster cell 102), the input terminal 107 of the backflow prevention circuit 924 is boosted.

これにより、昇圧セル１０１〜１０３の容量素子９２９が並列接続から、電荷転送トランジスタ９３３を介して直列接続されることで、逆流防止回路９２４の入力端子１０７には３・Ｖｄｄ＋Ｖｄｄ（理想的には昇圧セルの３段分（３Ｖｄｄ）と初段の入力電圧（Ｖｄｄ））の電圧が発生する。したがって、昇圧回路１００の出力端子には逆流防止トランジスタ９３４での閾値分Ｖｔを差し引いたＶｐｕｍｐ＝（Ｎ＋１）Ｖｄｄ−Ｖｔ（Ｎ：昇圧セルの段数）の電圧が発生する。   As a result, the capacitor elements 929 of the booster cells 101 to 103 are connected in series from the parallel connection via the charge transfer transistor 933, so that the input terminal 107 of the backflow prevention circuit 924 has 3 · Vdd + Vdd (ideally booster). A voltage corresponding to three stages of cells (3 Vdd) and an input voltage (Vdd) of the first stage is generated. Therefore, a voltage of Vpump = (N + 1) Vdd−Vt (N: the number of stages of boosting cells) is generated at the output terminal of the booster circuit 100 by subtracting the threshold value Vt in the backflow prevention transistor 934.

このとき、図１Ｃに示すとおり、昇圧セル１０１の電荷転送トランジスタ９３３のゲートはＶｓｓ、ソースはＶｄｄ、ドレインはＶｄｄ、昇圧セル１０２の電荷転送トランジスタ９３３のゲートはＶｄｄ、ソースは２Ｖｄｄ、ドレインは２Ｖｄｄ、昇圧セル１０３の電荷転送トランジスタ９３３のゲートは２Ｖｄｄ、ソースは３Ｖｄｄ、ドレインは３Ｖｄｄとなり、各端子間電位差はＶｄｄ以下となる。   At this time, as shown in FIG. 1C, the gate of the charge transfer transistor 933 of the booster cell 101 is Vss, the source is Vdd, the drain is Vdd, the gate of the charge transfer transistor 933 of the booster cell 102 is Vdd, the source is 2Vdd, and the drain is 2Vdd. The gate of the charge transfer transistor 933 of the booster cell 103 is 2 Vdd, the source is 3 Vdd, the drain is 3 Vdd, and the potential difference between the terminals is less than Vdd.

以上のとおり、第１の実施形態によれば、２段目以降の昇圧セルに備えられた電荷転送トランジスタ９３３を当該昇圧セルより前段の昇圧セルの入力端子に接続することにより、導通時、非導通時において全昇圧セルの電荷転送トランジスタ９３３のゲート、ドレイン、ソース間の電位差をＶｄｄ以下に設定でき、トランジスタの特性劣化を緩和することができ、昇圧動作周波数のマージンの削減、昇圧電流能力の向上が可能である。   As described above, according to the first embodiment, the charge transfer transistor 933 provided in the second and subsequent boost cells is connected to the input terminal of the booster cell before the booster cell, so that the non- When conducting, the potential difference between the gate, drain, and source of the charge transfer transistor 933 of all boosting cells can be set to Vdd or less, transistor characteristic deterioration can be alleviated, boosting operating frequency margin can be reduced, and boosting current capability can be reduced. Improvement is possible.

また、昇圧セル１０１〜１０３の電荷転送トランジスタ９３３は第１、第２の電圧供給トランジスタ９３１，９３２に対して、酸化膜厚の薄いトランジスタを利用することも可能であり、同様に容量素子９２９も第１、第２の電圧供給トランジスタ９３１，９３２に対して酸化膜厚の薄い素子を利用することが可能であり、面積を削減することができる。   In addition, the charge transfer transistor 933 of the booster cells 101 to 103 can be a transistor having a smaller oxide film thickness than the first and second voltage supply transistors 931 and 932. Similarly, the capacitor element 929 also includes a capacitor element 929. An element with a thin oxide film thickness can be used for the first and second voltage supply transistors 931 and 932, and the area can be reduced.

また、第２及び第３の従来例と同様に昇圧セルの段数の増加に伴うセットアップ時間の増大がなく、セットアップの高速化が可能である。更に、容量素子９２９の端子間電位差をＶｄｄ以下に設定できるため、低耐圧系の容量素子を使用することによる面積縮小が可能である。   Further, as in the second and third conventional examples, the setup time does not increase with the increase in the number of boosting cell stages, and the setup speed can be increased. Further, since the potential difference between the terminals of the capacitor 929 can be set to Vdd or less, the area can be reduced by using a low withstand voltage type capacitor.

なお、昇圧セルの電荷転送トランジスタ９３３のゲートは、当該昇圧セルより１段以上前段の昇圧セルの入力端子であればよく、素子耐圧仕様に応じて、任意の昇圧セルの入力端子に接続することが可能である。この接続は、後段の昇圧セルの電荷転送トランジスタにおいて、基板電圧効果により電荷転送トランジスタの電流能力が低下する場合に、電荷転送トランジスタのサイズを増加させずに電荷転送トランジスタの電流能力を増加させ、昇圧効率の低下抑制、昇圧回路の昇圧電流能力の低下抑制の手段として有効である。   Note that the gate of the charge transfer transistor 933 of the booster cell may be the input terminal of the booster cell one or more stages before the booster cell, and should be connected to the input terminal of any booster cell according to the element breakdown voltage specification. Is possible. This connection increases the current capability of the charge transfer transistor without increasing the size of the charge transfer transistor when the current capability of the charge transfer transistor decreases due to the substrate voltage effect in the charge transfer transistor of the subsequent boosting cell. This is effective as a means for suppressing a decrease in boosting efficiency and suppressing a decrease in boosting current capability of the boosting circuit.

また、昇圧セルの電荷転送トランジスタ９３３のゲートは、当該昇圧セルより１段以上前段の昇圧セルの入力端子であればよく、同一昇圧回路（Ｎ段１並列構成）とは限る必要は無く、同様の効果が示される端子電圧を利用することが可能である。   Further, the gate of the charge transfer transistor 933 of the booster cell may be an input terminal of the booster cell one or more stages before the booster cell, and is not necessarily limited to the same booster circuit (N stage 1 parallel configuration). It is possible to use a terminal voltage that exhibits the effect of

また、第１の電圧供給トランジスタ９３１は、ダイオード手段に置き換えることも可能である。   The first voltage supply transistor 931 can be replaced with a diode means.

また、当然のことながら、図１Ｃ及び図１Ｄに記載の電圧は理想電圧であり、実設計においては寄生容量等に伴う昇圧効率の低下による係数を加味する必要がある。   Further, as a matter of course, the voltages shown in FIGS. 1C and 1D are ideal voltages, and in an actual design, it is necessary to consider a coefficient due to a decrease in boosting efficiency due to parasitic capacitance and the like.

また、図示はしないが、ＶｄｄをＶｓｓ、ＶｓｓをＶｄｄ、ＰチャネルトランジスタをＮチャネルトランジスタ、ＮチャネルトランジスタをＰチャネルトランジスタ、ＣＬＫ１とＣＬＫ２とＣＬＫ３の“Ｈ”（“Ｌ”）を“Ｌ”（“Ｈ”）に置き換えることで、負の昇圧回路となることは言うまでもない。このとき、ＣＬＫ１に関しては、“Ｈ”がＶｄｄ、“Ｌ”が負電圧（Ｖｓｓ−Ｖｔ以下）となるが、負電圧に関してもブースト回路や他の負昇圧回路等による内部発生回路によって生成可能である。   Although not shown, Vdd is Vss, Vss is Vdd, a P-channel transistor is an N-channel transistor, an N-channel transistor is a P-channel transistor, and CLK1, CLK2, and CLK3 “H” (“L”) is “L” ( It goes without saying that a negative booster circuit is obtained by replacing with “H”). At this time, regarding CLK1, “H” is Vdd and “L” is a negative voltage (Vss−Vt or less), but the negative voltage can also be generated by an internal generation circuit such as a boost circuit or another negative booster circuit. is there.

また、図示はしないが、昇圧回路１００において、逆流防止回路９２４を備えない場合には、ブースト回路としても使用可能である。   Although not shown, when the booster circuit 100 does not include the backflow prevention circuit 924, it can be used as a boost circuit.

また、第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とに対して、電荷転送トランジスタ９３３、容量素子９２９の両方あるいは一方は、耐圧仕様として低電圧素子を使用することが可能となり、例えば酸化膜厚が薄い素子を用いることで、電荷転送トランジスタ９３３の場合には、電流能力が向上し、かつ寄生容量が削減されて、レイアウト面積や昇圧効率の向上が可能となり、容量素子９２９の場合には、容量値が大きくなるため、レイアウト面積を大幅に削減することができる。これは、以降の実施形態における昇圧セルでも同様である。   Further, with respect to the first voltage supply transistor 931 and the second voltage supply transistor 932, both or one of the charge transfer transistor 933 and the capacitor element 929 can use a low voltage element as a withstand voltage specification. For example, in the case of the charge transfer transistor 933, by using an element having a thin oxide film thickness, the current capability is improved and the parasitic capacitance is reduced, so that the layout area and the boosting efficiency can be improved. In this case, since the capacitance value becomes large, the layout area can be greatly reduced. The same applies to the booster cell in the following embodiments.

《第２の実施形態》
図２Ａは、本発明の第２の実施形態に係る昇圧回路の回路図である。クロック波形図は図１Ｂのとおりである。 << Second Embodiment >>
FIG. 2A is a circuit diagram of a booster circuit according to the second embodiment of the present invention. The clock waveform diagram is as shown in FIG. 1B.

図２Ａにおいて、２００は、図１Ｂに示すタイミングと同様に、昇圧セル２０１，２０２，２０３の容量素子９２９をＰｈａｓｅ１の時にＶｄｄ−Ｖｓｓにて充電し、Ｐｈａｓｅ２の時に、昇圧セル２０１，２０２，２０３の容量素子９２９を直列接続して昇圧電圧Ｖｐｕｍｐを発生する昇圧回路であり、第１の実施形態からの変更点として、２段目の昇圧セル２０２の第１の電圧供給トランジスタ９３１のソース端子（Ｖｄ）を前段の昇圧セル２０１の出力端子（前段の昇圧セル２０１の第１の電圧供給トランジスタ９３１のドレイン端子（ＯＴ））に接続している。同様に、３段目の昇圧セル２０３の第１の電圧供給トランジスタ９３１のソース端子（Ｖｄ）を前段の昇圧セル２０２の第１の電圧供給トランジスタ９３１のドレイン端子（ＯＴ）に接続している。また、２段目の昇圧セル２０２の第２の電圧供給トランジスタ９３２のソース端子（Ｖｓｉ）を前段の昇圧セル２０１の端子９３０（前段の昇圧セル２０１の第２の電圧供給トランジスタ９３２のドレイン端子（Ｖｓｏ））に接続している。同様に、３段目の昇圧セル２０３の第２の電圧供給トランジスタ９３２のソース端子（Ｖｓｉ）を前段の昇圧セル２０２の第２の電圧供給トランジスタ９３２のドレイン端子（Ｖｓｏ）に接続している。   In FIG. 2A, 200 is the same as the timing shown in FIG. 1B, and the capacitance elements 929 of the boosting cells 201, 202, 203 are charged with Vdd-Vss at Phase1, and the boosting cells 201, 202, 203 are at Phase2. The capacitor 929 is connected in series to generate a boosted voltage Vpump. As a change from the first embodiment, the source terminal of the first voltage supply transistor 931 of the second booster cell 202 ( Vd) is connected to the output terminal of the previous booster cell 201 (the drain terminal (OT) of the first voltage supply transistor 931 of the previous booster cell 201). Similarly, the source terminal (Vd) of the first voltage supply transistor 931 of the third booster cell 203 is connected to the drain terminal (OT) of the first voltage supply transistor 931 of the previous booster cell 202. The source terminal (Vsi) of the second voltage supply transistor 932 of the second booster cell 202 is connected to the terminal 930 of the previous booster cell 201 (the drain terminal of the second voltage supply transistor 932 of the previous booster cell 201 ( Vso)). Similarly, the source terminal (Vsi) of the second voltage supply transistor 932 of the booster cell 203 at the third stage is connected to the drain terminal (Vso) of the second voltage supply transistor 932 of the booster cell 202 at the previous stage.

図２Ｂは図２Ａ中の各昇圧セル出力端子１０５，１０６，１０７の電圧遷移を示す図であり、図２Ｃは図２Ａ中の各第１の電圧供給トランジスタ９３１の端子電圧を示す図であり、図２Ｄは図２Ａ中の各第２の電圧供給トランジスタ９３２の端子電圧を示す図である。   2B is a diagram showing voltage transitions of the booster cell output terminals 105, 106, and 107 in FIG. 2A. FIG. 2C is a diagram showing terminal voltages of the first voltage supply transistors 931 in FIG. 2A. FIG. 2D is a diagram illustrating a terminal voltage of each second voltage supply transistor 932 in FIG. 2A.

まず、時刻Ｔ１直後において、それまで昇圧回路２００が昇圧状態であったため、各昇圧セル出力端子１０５〜１０７の電圧は、図２Ｂに示すとおり、理想電圧として入力端子１０４の電圧はＶｄｄ、入力端子１０５の電圧は２Ｖｄｄ、入力端子１０６の電圧は３Ｖｄｄ、入力端子１０７の電圧は４Ｖｄｄとなっている。   First, immediately after the time T1, since the booster circuit 200 has been in the boosted state until then, the voltages of the booster cell output terminals 105 to 107 are Vdd and the input terminal 104 is the ideal voltage as shown in FIG. 2B. The voltage at 105 is 2 Vdd, the voltage at the input terminal 106 is 3 Vdd, and the voltage at the input terminal 107 is 4 Vdd.

また、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１の端子電圧は、図２Ｃに示すとおり、ドレイン・ソース間電圧ＶｄｓがＶｄｄ以下に設定されており、また、昇圧セル２０１〜２０３の第２の電圧供給トランジスタ９３２の端子電圧は、図２Ｄに示すとおり、ＶｄｓがＶｄｄ以下に設定されている。   The terminal voltage of the first voltage supply transistor 931 of the booster cells 201 to 203 is such that the drain-source voltage Vds is set to Vdd or less as shown in FIG. 2C. The terminal voltage of the second voltage supply transistor 932 is such that Vds is set to Vdd or less as shown in FIG. 2D.

Ｐｈａｓｅ１において、ＣＬＫ１とＣＬＫ２が“Ｈ”となることで、昇圧セル２０１の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが導通状態となり、ＣＬＫ３が“Ｈ”となることで昇圧セル２０１の電荷転送トランジスタ９３３が非導通状態となる。これにより、昇圧セル２０１の容量素子９２９の一端子である昇圧セル２０１の出力端子１０５は、昇圧セル２０１の第１の電圧供給トランジスタ９３１を介してＶｄｄに設定される。また、昇圧セル２０１の容量素子９２９の一端子である昇圧セル２０１の端子９３０は、昇圧セル２０１の第２の電圧供給トランジスタ９３２を介してＶｓｓに設定される。入力端子１０５が２ＶｄｄからＶｄｄに降圧される過程において、入力端子１０６、入力端子１０７の電圧も降圧される。   In Phase 1, CLK1 and CLK2 become “H”, the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cell 201 become conductive, and CLK3 becomes “H” to boost the voltage. The charge transfer transistor 933 of the cell 201 is turned off. As a result, the output terminal 105 of the booster cell 201 that is one terminal of the capacitor 929 of the booster cell 201 is set to Vdd via the first voltage supply transistor 931 of the booster cell 201. A terminal 930 of the boosting cell 201 that is one terminal of the capacitor 929 of the boosting cell 201 is set to Vss via the second voltage supply transistor 932 of the boosting cell 201. In the process in which the input terminal 105 is stepped down from 2 Vdd to Vdd, the voltages at the input terminal 106 and the input terminal 107 are also stepped down.

更に、入力端子１０５がＶｂｔ−Ｖｔ分低下し、昇圧セル２０２の第１の電圧供給トランジスタ９３１が導通状態となり、昇圧セル２０１の端子９３０がＶｄｄ−Ｖｔ分低下し、昇圧セル２０２の第２の電圧供給トランジスタ９３２が導通状態となると、昇圧セル２０２の容量素子９２９の一端子である入力端子１０６は、昇圧セル２０１，２０２のそれぞれの第１の電圧供給トランジスタ９３１を介してＶｄｄに設定される。また、昇圧セル２０２の容量素子９２９の一端子である昇圧セル２０２の端子９３０は、昇圧セル２０１，２０２の第２の電圧供給トランジスタ９３２を介してＶｓｓに設定される。上記過程において、入力端子１０５の電圧がＶｄｄ＋Ｖｔ以下となることで昇圧セル２０２の電荷転送トランジスタ９３３が非導通状態となる。また、入力端子１０６がＶｄｄに降圧される過程において、入力端子１０７の電圧も降圧される。   Further, the input terminal 105 is decreased by Vbt−Vt, the first voltage supply transistor 931 of the booster cell 202 is turned on, the terminal 930 of the booster cell 201 is decreased by Vdd−Vt, and the second voltage of the booster cell 202 is decreased. When the voltage supply transistor 932 becomes conductive, the input terminal 106 which is one terminal of the capacitor 929 of the booster cell 202 is set to Vdd via the first voltage supply transistor 931 of each of the booster cells 201 and 202. . Further, a terminal 930 of the booster cell 202 which is one terminal of the capacitor element 929 of the booster cell 202 is set to Vss via the second voltage supply transistor 932 of the booster cells 201 and 202. In the above process, when the voltage at the input terminal 105 becomes Vdd + Vt or less, the charge transfer transistor 933 of the booster cell 202 becomes non-conductive. Further, in the process where the input terminal 106 is stepped down to Vdd, the voltage at the input terminal 107 is also stepped down.

更に、入力端子１０６がＶｂｔ−Ｖｔ分低下し、昇圧セル２０３の第１の電圧供給トランジスタ９３１が導通状態となり、昇圧セル２０２の端子９３０がＶｄｄ−Ｖｔ分低下し、昇圧セル２０３の第２の電圧供給トランジスタ９３２が導通状態になると、昇圧セル２０３の容量素子９２９の一端子である入力端子１０７は、昇圧セル２０１，２０２，２０３のそれぞれの第１の電圧供給トランジスタ９３１を介してＶｄｄに設定される。また、昇圧セル２０３の容量素子９２９の一端子である昇圧セル２０３の端子９３０は、昇圧セル２０１，２０２，２０３の第２の電圧供給トランジスタ９３２を介してＶｓｓに設定される。上記過程において、入力端子１０６の電圧がＶｄｄ＋Ｖｔ以下となることで昇圧セル２０３の電荷転送トランジスタ９３３が非導通状態となる。   Further, the input terminal 106 is decreased by Vbt−Vt, the first voltage supply transistor 931 of the boosting cell 203 is turned on, the terminal 930 of the boosting cell 202 is decreased by Vdd−Vt, and the second voltage of the boosting cell 203 is increased. When the voltage supply transistor 932 is turned on, the input terminal 107, which is one terminal of the capacitor 929 of the boost cell 203, is set to Vdd via the first voltage supply transistor 931 of each of the boost cells 201, 202, and 203. Is done. Further, the terminal 930 of the booster cell 203 which is one terminal of the capacitor element 929 of the booster cell 203 is set to Vss through the second voltage supply transistor 932 of the booster cells 201, 202, 203. In the above process, when the voltage of the input terminal 106 becomes Vdd + Vt or less, the charge transfer transistor 933 of the booster cell 203 is turned off.

これらにより、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１、第２の電圧供給トランジスタ９３２のＶｄｓをＶｄｄ以下にし、サステイン耐圧マージンを確保しつつ、容量素子９２９の両端子をＶｄｄとＶｓｓに設定することができる。   As a result, the Vds of the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cells 201 to 203 are set to Vdd or less, and both terminals of the capacitor 929 are set to Vdd and Vss while ensuring a sustain breakdown margin. Can be set.

Ｐｈａｓｅ２では、ＣＬＫ１、ＣＬＫ２が“Ｌ”となることで、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが非導通状態となり、ＣＬＫ３が“Ｌ”になることで、第１の実施形態と同様に、昇圧電圧をＶｐｕｍｐに発生する。   In Phase 2, CLK <b> 1 and CLK <b> 2 become “L”, whereby the first voltage supply transistor 931 and the second voltage supply transistor 932 of the booster cells 201 to 203 become non-conductive, and CLK <b> 3 becomes “L”. As a result, the boosted voltage is generated at Vpump as in the first embodiment.

このとき、理想的な電圧として、入力端子１０４の電圧はＶｄｄ、入力端子１０５の電圧は２Ｖｄｄ、入力端子１０６の電圧は３Ｖｄｄ、入力端子１０７の電圧は４Ｖｄｄとなっており、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２のドレイン・ソース間電圧Ｖｄｓは、図２Ｃ及び図２Ｄに示すとおり、Ｖｄｄ以下の電圧となる。   At this time, as ideal voltages, the voltage at the input terminal 104 is Vdd, the voltage at the input terminal 105 is 2 Vdd, the voltage at the input terminal 106 is 3 Vdd, and the voltage at the input terminal 107 is 4 Vdd. The drain-source voltage Vds of the first voltage supply transistor 931 and the second voltage supply transistor 932 is equal to or lower than Vdd, as shown in FIGS. 2C and 2D.

第２の実施形態によれば、２段目以降の昇圧セルに備えられた容量素子９２９の一端子をＶｄｄに設定するトランジスタ９３１を当該昇圧セルより１段以上前段の昇圧セルの出力端子に接続することにより、非導通状態から導通状態への遷移においてドレイン・ソース間の電位差を任意に（Ｖｄｄ以下に）設定でき、トランジスタのサステイン耐圧のマージンを任意に設定して確保でき、昇圧回路を安定動作させることができる。   According to the second embodiment, the transistor 931 for setting one terminal of the capacitive element 929 provided in the second and subsequent boost cells to Vdd is connected to the output terminal of the boost cell one or more stages before the boost cell. By doing so, the potential difference between the drain and source can be set arbitrarily (below Vdd) in the transition from the non-conducting state to the conducting state, and the sustain withstand voltage margin of the transistor can be arbitrarily set and secured, thereby stabilizing the booster circuit. It can be operated.

また、２段目以降の昇圧セルに備えられた容量素子９２９の一端子をＶｓｓに設定するトランジスタ９３２を当該昇圧セルより１段以上前段の昇圧セルのＶｓｓに設定するトランジスタに接続することにより、非導通状態から導通状態への遷移においてドレイン・ソース間の電位差を任意に（Ｖｄｄ以下に）設定でき、トランジスタのサステイン耐圧のマージンを任意に設定して確保でき、昇圧回路を安定動作させることができる。   Further, by connecting a transistor 932 that sets one terminal of the capacitive element 929 provided in the second and subsequent boost cells to Vss to a transistor that sets Vss of the booster cell one or more stages before the boost cell, The potential difference between the drain and the source can be set arbitrarily (below Vdd) in the transition from the non-conductive state to the conductive state, the sustain voltage margin of the transistor can be arbitrarily set and secured, and the booster circuit can be stably operated. it can.

なお、第１の実施形態の電荷転送トランジスタ９３３における接続やクロック制御など、同様の構成と効果を期待できることは明らかである。   It is obvious that similar configurations and effects such as connection and clock control in the charge transfer transistor 933 of the first embodiment can be expected.

また、各昇圧セルの電荷転送トランジスタ９３３のゲートをＣＬＫ３に接続してもＶｄｄ、Ｖｓｓに設定するトランジスタ９３１，９３２のサステイン耐圧マージンを確保することは可能であることは明らかである。   It is also clear that the sustain breakdown margin of the transistors 931 and 932 set to Vdd and Vss can be secured even if the gate of the charge transfer transistor 933 of each booster cell is connected to CLK3.

また、当然ながら、第１の電圧供給トランジスタ９３１あるいは第２の電圧供給トランジスタ９３２の一方は第１の実施形態の接続を保持した形でも可能であることは言うまでもない。これは、以降の実施形態の昇圧セルにおいても同様である。   Of course, it goes without saying that one of the first voltage supply transistor 931 and the second voltage supply transistor 932 can be in the form of maintaining the connection of the first embodiment. The same applies to the booster cells of the following embodiments.

《第３の実施形態》
図３Ａは本発明の第３の実施形態に係る昇圧回路の回路図であり、図３Ｂは図３Ａの昇圧回路におけるクロック波形図である。図３Ｂでは、図１Ｂに対して、ＣＬＫ４とＣＬＫ５とを追加している。 << Third Embodiment >>
FIG. 3A is a circuit diagram of a booster circuit according to the third embodiment of the present invention, and FIG. 3B is a clock waveform diagram in the booster circuit of FIG. 3A. In FIG. 3B, CLK4 and CLK5 are added to FIG. 1B.

図３Ａにおいて、３００は、昇圧セル２０１，３０１，３０２の容量素子９２９をＶｄｄ−Ｖｓｓに対して並列接続して充電した後、直列接続にすることで、昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。第２の実施形態からの変更点として、昇圧セル２０２を昇圧セル３０１に、昇圧セル２０３を昇圧セル３０２にそれぞれ置換えている。昇圧セル３０１，３０２は、昇圧セル３０１，３０２の容量素子９２９をＶｄｄに設定する第１の電圧供給トランジスタ９３１に加えて、ＣＬＫ４に応じて昇圧セル３０１，３０２の容量素子９２９をＶｄｄに設定するサブトランジスタ３０３を追加し、また、昇圧セル３０１，３０２の容量素子９２９をＶｓｓに設定する第２の電圧供給トランジスタ９３２に加えて、ＣＬＫ５に応じて昇圧セル３０１，３０２の容量素子９２９をＶｓｓに設定するサブトランジスタ３０４を追加している。   In FIG. 3A, reference numeral 300 denotes a booster circuit that generates a boosted voltage Vpump by charging the capacitor elements 929 of the booster cells 201, 301, and 302 in parallel connection with Vdd−Vss and then connecting them in series. . As a change from the second embodiment, the booster cell 202 is replaced with the booster cell 301, and the booster cell 203 is replaced with the booster cell 302. In addition to the first voltage supply transistor 931 that sets the capacitive element 929 of the boosting cells 301 and 302 to Vdd, the boosting cells 301 and 302 set the capacitive element 929 of the boosting cells 301 and 302 to Vdd according to CLK4. In addition to the sub-transistor 303, in addition to the second voltage supply transistor 932 that sets the capacitive element 929 of the boosting cells 301 and 302 to Vss, the capacitive element 929 of the boosting cells 301 and 302 is set to Vss according to CLK5. A sub-transistor 304 to be set is added.

ここで、ＣＬＫ４は、“Ｈ”時の電圧がＶｂｔ１≧Ｖｄｄ＋Ｖｔであり、“Ｌ”から“Ｈ”への遷移時にＣＬＫ１に対して遅延して遷移するクロックである。Ｖｂｔ１はＣＬＫ１の“Ｈ”時の出力電圧Ｖｂｔと同等でも、異なっていてもよい。また、ＣＬＫ５は、“Ｈ”時の電圧がＶｄｄであり、“Ｌ”から“Ｈ”への遷移時にＣＬＫ２に対して遅延して遷移するクロックである。   Here, CLK4 is a clock whose voltage at “H” is Vbt1 ≧ Vdd + Vt, and is delayed with respect to CLK1 when transitioning from “L” to “H”. Vbt1 may be equal to or different from the output voltage Vbt when CLK1 is “H”. Further, CLK5 is a clock whose voltage at “H” is Vdd, and which transitions with a delay with respect to CLK2 at the transition from “L” to “H”.

なお、ＣＬＫ４は、ＣＬＫ１からの遅延手段による生成、あるいは基本クロックからの分周手段による生成などとブースト回路あるいは外部電圧を使用したＶｂｔ１生成などを組み合わせた一般的なクロック生成手段により生成できる。   CLK4 can be generated by a general clock generation means that combines generation by a delay means from CLK1, generation by a frequency division means from a basic clock, etc. and generation of Vbt1 using a boost circuit or an external voltage.

ＣＬＫ５は、ＣＬＫ２からの遅延手段による生成、あるいは基本クロックからの分周手段による生成などを利用した一般的なクロック生成手段により生成できる。   CLK5 can be generated by a general clock generation means using generation by a delay means from CLK2 or generation by a frequency division means from a basic clock.

図３Ａの昇圧回路３００の動作について、第２の実施形態からの追加分について説明する。   The operation of the booster circuit 300 of FIG. 3A will be described for the addition from the second embodiment.

まず、Ｐｈａｓｅ１の初期段階（昇圧状態から非昇圧状態への遷移）において、昇圧セル２０１，３０１，３０２の第１及び第２の電圧供給トランジスタ９３１，９３２は導通状態となり、電荷転送トランジスタ９３３は非導通状態となり、定常状態となった後、ＣＬＫ４が“Ｌ”から“Ｈ”に遷移することで、昇圧セル３０１，３０２のトランジスタサブ３０３が導通状態となり、入力端子１０５〜１０７を１段構成のトランジスタによってＶｄｄに設定することができ、Ｖｄｄ設定速度の低下を抑制できる。   First, in the initial stage of Phase 1 (transition from the boosted state to the non-boosted state), the first and second voltage supply transistors 931 and 932 of the booster cells 201, 301, and 302 are in a conductive state, and the charge transfer transistor 933 is non-conductive. After the conductive state becomes the steady state, CLK4 transitions from “L” to “H”, so that the transistor sub 303 of the booster cells 301 and 302 becomes conductive, and the input terminals 105 to 107 are configured in one stage. The transistor can be set to Vdd, and a decrease in Vdd setting speed can be suppressed.

また、ＣＬＫ５が“Ｌ”から“Ｈ”に遷移することで、昇圧セル３０１，３０２のサブトランジスタ３０４が導通状態となり、昇圧セル３０１，３０２の端子９３０を１段構成のトランジスタによってＶｓｓに設定することができ、Ｖｓｓ設定速度の低下を抑制できる。   Further, when CLK5 transitions from “L” to “H”, the sub-transistors 304 of the boosting cells 301 and 302 are turned on, and the terminals 930 of the boosting cells 301 and 302 are set to Vss by a single-stage transistor. And a decrease in the Vss setting speed can be suppressed.

なお、ＣＬＫ４は、入力端子１０５〜１０７が一定電圧以下（例えば、サステイン耐圧マージンにを考慮して２Ｖｄｄ以下と設定すれば、第１の電圧供給トランジスタ９３１のＶｄｓはＶｄｄ以下に設定できる）になった後に遷移するように制御することで、サステイン耐圧マージンとＶｄｄ設定速度を最適化することができる。   Note that CLK4 is equal to or less than a certain voltage at the input terminals 105 to 107 (for example, if the sustain voltage margin is set to 2 Vdd or less, Vds of the first voltage supply transistor 931 can be set to Vdd or less). By performing control so as to make a transition after this, the sustain breakdown voltage margin and the Vdd setting speed can be optimized.

また、ＣＬＫ５は、昇圧セル３０１，３０２の端子９３０が一定電圧以下（例えば、サステイン耐圧マージンを考慮してＶｄｄ以下とすれば、第２の電圧供給トランジスタ９３２のＶｄｓはＶｄｄ以下に設定できる）になった後に繊維するように制御することで、サステイン耐圧マージンとＶｓｓ設定速度を最適化することができる。   Further, CLK5 is set so that the terminal 930 of the boosting cells 301 and 302 is equal to or lower than a certain voltage (for example, if the sustain voltage withstanding margin is taken into consideration, Vds of the second voltage supply transistor 932 can be set to Vdd or less). By controlling so that the fibers are formed after becoming, the sustain breakdown voltage margin and the Vss setting speed can be optimized.

これらによって、Ｖｄｄを設定するトランジスタ９３１とサブトランジスタ３０３のサステイン耐圧マージンを確保しつつ、容量素子への充電速度の低下を抑制できる。   Accordingly, it is possible to suppress a decrease in the charging speed of the capacitor while ensuring a sustain breakdown margin for the transistor 931 and the sub-transistor 303 that set Vdd.

また、Ｖｓｓに設定するトランジスタ９３２とサブトランジスタ３０４のサステイン耐圧マージンを確保しつつ、容量素子への放電速度の低下を抑制できる。   In addition, it is possible to suppress a decrease in discharge rate to the capacitor while ensuring a sustain breakdown margin of the transistor 932 and the sub-transistor 304 set to Vss.

《第４の実施形態》
図４Ａは本発明の第４の実施形態に係る昇圧回路のブロック図であり、図４Ｂは図４Ａの昇圧回路におけるクロック波形図である。 << Fourth Embodiment >>
FIG. 4A is a block diagram of a booster circuit according to the fourth embodiment of the present invention, and FIG. 4B is a clock waveform diagram in the booster circuit of FIG. 4A.

図４Ａにおいて、４００は、第２の実施形態の３段１並列構成を第１の並列昇圧回路４０１と第２の並列昇圧回路４０２とにそれぞれ用いて、３段２並列構成にしたものである。２０１ａ、２０１ｂは第２の実施形態の昇圧セル２０１に相当し、２０２ａ、２０２ｂは第２の実施形態の昇圧セル２０２に相当し、２０３ａ、２０３ｂは第２の実施形態の昇圧セル２０３に相当し、１０５ａ、１０５ｂは第２の実施形態の入力端子１０５に相当し、１０６ａ、１０６ｂは第２の実施形態の入力端子１０６に相当し、１０７ａ、１０７ｂは第２の実施形態の入力端子１０７に相当し、９２４ａ、９２４ｂは第２の実施形態の逆流防止回路９２４に相当している。   In FIG. 4A, reference numeral 400 denotes a three-stage two-parallel configuration using the three-stage one-parallel configuration of the second embodiment for the first parallel booster circuit 401 and the second parallel booster circuit 402, respectively. . 201a and 201b correspond to the booster cell 201 of the second embodiment, 202a and 202b correspond to the booster cell 202 of the second embodiment, and 203a and 203b correspond to the booster cell 203 of the second embodiment. 105a and 105b correspond to the input terminal 105 of the second embodiment, 106a and 106b correspond to the input terminal 106 of the second embodiment, and 107a and 107b correspond to the input terminal 107 of the second embodiment. 924a and 924b correspond to the backflow prevention circuit 924 of the second embodiment.

図４Ｂにおいて、ＣＬＫ２ａは第２の実施形態のＣＬＫ２に相当し、ＣＬＫ２ｂはＣＬＫ２ａに対し逆相のクロックであり、ＣＬＫ３ａは第２の実施形態のＣＬＫ３に相当し、ＣＬＫ３ｂはＣＬＫ３ａに対し逆相のクロックであり、例えば一方の並列昇圧回路４０１が昇圧状態にあるとき、他方の並列昇圧回路４０２は非昇圧状態にある。   In FIG. 4B, CLK2a corresponds to CLK2 of the second embodiment, CLK2b is a clock having a phase opposite to CLK2a, CLK3a corresponds to CLK3 of the second embodiment, and CLK3b has a phase opposite to CLK3a. For example, when one of the parallel booster circuits 401 is in a boosted state, the other parallel booster circuit 402 is in a non-boosted state.

第２の実施形態からの変更点は、図２ＡにてＣＬＫ１によって制御されていた昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートを、昇圧セル２０１ｂ〜２０３ｂの入力端子１０５ｂ〜１０７ｂに接続し、ＣＬＫ１によって制御されていた昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートを、昇圧セル２０１ａ〜２０３ａの入力端子１０５ａ〜１０７ａに接続し、制御している点である。   The change from the second embodiment is that the gates of the first voltage supply transistors 931 of the boosting cells 201a to 203a controlled by CLK1 in FIG. 2A are connected to the input terminals 105b to 107b of the boosting cells 201b to 203b. The gates of the first voltage supply transistors 931 of the boosting cells 201b to 203b that are connected and controlled by CLK1 are connected to the input terminals 105a to 107a of the boosting cells 201a to 203a for control.

これによって、昇圧回路４００に対する入力波形を表す図４Ｂは、図２Ｂに対して、ＣＬＫ１を削除したものとなる。   As a result, FIG. 4B showing the input waveform to the booster circuit 400 is obtained by deleting CLK1 from FIG. 2B.

図４Ｃは、図４Ａ中の一方の並列昇圧回路４０２における各第１の電圧供給トランジスタ９３１の端子電圧を示す図である。   FIG. 4C is a diagram showing the terminal voltage of each first voltage supply transistor 931 in one parallel booster circuit 402 in FIG. 4A.

Ｐｈａｓｅ１において、第１の並列昇圧回路４０１は非昇圧状態であり、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。一方、第２の並列昇圧回路４０２は昇圧状態であり、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。   In Phase 1, the first parallel booster circuit 401 is in a non-boosted state, and the input terminals 105a, 106a, and 107a are at Vdd. On the other hand, the second parallel booster circuit 402 is in a boosted state, the input terminal 105b is 2Vdd, the input terminal 106b is 3Vdd, and the input terminal 107b is 4Vdd.

上記動作により、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ｂ〜１０７ｂの電圧２Ｖｄｄから４Ｖｄｄが入力されて導通状態となる。   With the above operation, the voltages 2Vdd to 4Vdd of the input terminals 105b to 107b are input to the gates of the first voltage supply transistors 931 of the boosting cells 201a to 203a of the first parallel booster circuit 401, and the conductive state is established.

一方、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ａ〜１０７ａの電圧Ｖｄｄが入力されて非導通状態となる。   On the other hand, the voltage Vdd of the input terminals 105a to 107a is input to the gates of the first voltage supply transistors 931 of the boosting cells 201b to 203b of the second parallel booster circuit 402 to be turned off.

Ｐｈａｓｅ２は、Ｐｈａｓｅ１における第１及び第２の並列昇圧回路４０１，４０２の動作が逆になったものである。   In Phase 2, the operations of the first and second parallel booster circuits 401 and 402 in Phase 1 are reversed.

これにより、Ｖｂｔを供給するＣＬＫ１を削除して昇圧回路４００を駆動することができる。また、図４ＣのＰｈａｓｅ１にあるように、後段の昇圧セルになるほど第１の電圧供給トランジスタ９３１のゲート電圧を高くすることができ、直列接続される第１の電圧供給トランジスタ９３１の構成においては、オン抵抗を低くすることが可能となる。   Thus, CLK1 that supplies Vbt can be deleted and the booster circuit 400 can be driven. Further, as shown in Phase 1 of FIG. 4C, the gate voltage of the first voltage supply transistor 931 can be increased toward the booster cell in the subsequent stage. In the configuration of the first voltage supply transistor 931 connected in series, The on-resistance can be lowered.

なお、第３の実施形態の昇圧セル構成においても同様の効果が期待され、他の構成においても効果が同じものであれば、この構成に限らなくてよい。   Note that the same effect is expected in the booster cell configuration of the third embodiment, and the configuration is not limited to this configuration as long as the effect is the same in other configurations.

《第５の実施形態》
図５Ａは、本発明の第５の実施形態に係る昇圧回路のブロック図である。クロック波形図は図４Ｂのとおりである。 << Fifth Embodiment >>
FIG. 5A is a block diagram of a booster circuit according to a fifth embodiment of the present invention. The clock waveform diagram is as shown in FIG. 4B.

図５Ａにおいて、５００は、第４の実施形態の第１及び第２の並列昇圧回路４０１，４０２で構成した３段２並列構成を変形したものである。第４の実施形態からの変更点は、昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートを入力端子１０５ｂに接続し、昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートを入力端子１０５ａに接続し、制御している点である。   In FIG. 5A, reference numeral 500 is a modification of the three-stage two-parallel configuration constituted by the first and second parallel booster circuits 401 and 402 of the fourth embodiment. The change from the fourth embodiment is that the gates of the first voltage supply transistors 931 of the boost cells 201a to 203a are connected to the input terminal 105b, and the gates of the first voltage supply transistors 931 of the boost cells 201b to 203b are connected. It is connected to the input terminal 105a for control.

図５Ｂは、図５Ａ中の一方の並列昇圧回路４０２における各第１の電圧供給トランジスタ９３１の端子電圧を示す図である。   FIG. 5B is a diagram showing a terminal voltage of each first voltage supply transistor 931 in one parallel booster circuit 402 in FIG. 5A.

Ｐｈａｓｅ１において、第１の並列昇圧回路４０１は非昇圧状態であり、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。   In Phase 1, the first parallel booster circuit 401 is in a non-boosted state, and the input terminals 105a, 106a, and 107a are at Vdd.

一方、第２の並列昇圧回路４０２は昇圧状態であり、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。   On the other hand, the second parallel booster circuit 402 is in a boosted state, the input terminal 105b is 2Vdd, the input terminal 106b is 3Vdd, and the input terminal 107b is 4Vdd.

上記動作により、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ｂの電圧２Ｖｄｄが入力されて導通状態となる。   With the above operation, the voltage 2Vdd of the input terminal 105b is input to the gates of the first voltage supply transistors 931 of the boosting cells 201a to 203a of the first parallel booster circuit 401 to be in a conductive state.

一方、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ａの電圧Ｖｄｄが入力されて非導通状態となる。   On the other hand, the voltage Vdd of the input terminal 105a is input to the gates of the first voltage supply transistors 931 of the boosting cells 201b to 203b of the second parallel booster circuit 402, thereby turning off.

Ｐｈａｓｅ２は、Ｐｈａｓｅ１における第１及び第２の並列昇圧回路４０１，４０２の動作が逆になったものである。   In Phase 2, the operations of the first and second parallel booster circuits 401 and 402 in Phase 1 are reversed.

これらによって、各昇圧セルの第１の電圧供給トランジスタ９３１のオン抵抗と酸化膜に印加される電圧を任意に設定することが可能となり、第１の電圧供給トランジスタ９３１のスイッチング速度低下による昇圧電流能力の低下を抑制し、かつ昇圧回路を安定して動作させることができる。   As a result, the on-resistance of the first voltage supply transistor 931 and the voltage applied to the oxide film of each booster cell can be arbitrarily set, and the boosting current capability due to the lower switching speed of the first voltage supply transistor 931 can be set. Can be suppressed, and the booster circuit can be operated stably.

なお、各昇圧セルの第１の電圧供給トランジスタ９３１のオン抵抗と酸化膜に印加される電圧を考慮する方法として、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ｂ〜１０７ｂのいずれでもよく、同様に、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ａ〜１０７ａのいずれでもよい。   As a method of considering the ON resistance of the first voltage supply transistor 931 of each booster cell and the voltage applied to the oxide film, the first voltage supply transistors of the booster cells 201a to 203a of the first parallel booster circuit 401 are used. The gate of 931 may be any of the input terminals 105b to 107b. Similarly, the gate of the first voltage supply transistor 931 of the booster cells 201b to 203b of the second parallel booster circuit 402 is connected to the input terminals 105a to 107a. Either of these may be used.

あるいは、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートをグルーピングして、入力端子１０５ｂ〜１０７ｂのうち２つ以上を選択してもよく、同様に、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートをグルーピングして、入力端子１０５ａ〜１０７ａのうち２つ以上を選択してもよい。   Alternatively, the gates of the first voltage supply transistors 931 of the boost cells 201a to 203a of the first parallel boost circuit 401 may be grouped to select two or more of the input terminals 105b to 107b. Two or more of the input terminals 105a to 107a may be selected by grouping the gates of the first voltage supply transistors 931 of the boost cells 201b to 203b of the second parallel booster circuit 402.

また、第４の実施形態の変形例として説明したが、第１又は第３の実施形態の昇圧セルを用いても同様の効果があり、効果が同じものであれば、この構成に限らなくてよい。   Moreover, although it demonstrated as a modification of 4th Embodiment, even if it uses the pressure | voltage rise cell of 1st or 3rd Embodiment, there exists the same effect, if the effect is the same, it will not restrict to this structure. Good.

《第６の実施形態》
図６Ａは本発明の第６の実施形態に係る昇圧回路のブロック図であり、図６Ｂは図６Ａ中のブースト回路の詳細回路図である。 << Sixth Embodiment >>
6A is a block diagram of a booster circuit according to a sixth embodiment of the present invention, and FIG. 6B is a detailed circuit diagram of the boost circuit in FIG. 6A.

図６Ａにおいて、６００は、第４の実施形態の第１及び第２の並列昇圧回路４０１，４０２で構成した３段２並列構成を変形したものである。第４の実施形態からの変更点は、昇圧セル２０１ａと昇圧セル２０１ｂとの電圧によって駆動されるブースト回路６０１を追加し、昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートをブースト回路６０１の出力端子６０２に接続して制御し、昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートをブースト回路６０１の出力端子６０３に接続して制御している点である。   In FIG. 6A, reference numeral 600 is a modification of the three-stage two-parallel configuration constituted by the first and second parallel booster circuits 401 and 402 of the fourth embodiment. The change from the fourth embodiment is that a boost circuit 601 driven by the voltages of the booster cells 201a and 201b is added, and the gates of the first voltage supply transistors 931 of the booster cells 201a to 203a are boost circuits. The control is performed by connecting to the output terminal 602 of 601, and the gate of the first voltage supply transistor 931 of the booster cells 201 b to 203 b is connected to the output terminal 603 of the boost circuit 601.

ブースト回路６０１は、当該ブースト回路６０１の出力端子６０２，６０３をＶｄｄに設定する電圧供給トランジスタ６０６，６０７と、ブースト回路６０１の出力端子６０２，６０３を昇圧セル２０１ａ，２０１ｂのＶｓｏの電位に応じてブーストする容量素子６０４，６０５とから構成される。   The boost circuit 601 includes voltage supply transistors 606 and 607 that set the output terminals 602 and 603 of the boost circuit 601 to Vdd, and the output terminals 602 and 603 of the boost circuit 601 according to the potential of Vso of the boost cells 201a and 201b. It is comprised from the capacitive elements 604 and 605 to boost.

図６Ｃは、図６Ａの昇圧回路６００における各部電圧波形図である。   6C is a voltage waveform diagram of each part in the booster circuit 600 of FIG. 6A.

Ｐｈａｓｅ１において、第１の並列昇圧回路４０１は非昇圧状態であり、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。   In Phase 1, the first parallel booster circuit 401 is in a non-boosted state, and the input terminals 105a, 106a, and 107a are at Vdd.

一方、第２の並列昇圧回路４０２は昇圧状態であり、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。   On the other hand, the second parallel booster circuit 402 is in a boosted state, the input terminal 105b is 2Vdd, the input terminal 106b is 3Vdd, and the input terminal 107b is 4Vdd.

上記動作に伴って、昇圧セル２０１ｂのＶｓｏ（端子９３０）がＶｓｓからＶｄｄとなることで、ブースト回路６０１の容量素子６０４がブーストされて、ブースト回路６０１の出力端子６０２がＶｄｄから２Ｖｄｄとなり、昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１が導通状態になる。   Along with the above operation, Vso (terminal 930) of the boosting cell 201b is changed from Vss to Vdd, whereby the capacitive element 604 of the boost circuit 601 is boosted, and the output terminal 602 of the boost circuit 601 is changed from Vdd to 2Vdd. The first voltage supply transistors 931 of the cells 201a to 203a are turned on.

また、入力端子１０５ｂがＶｄｄから２Ｖｄｄとなることで、ブースト回路６０１のトランジスタ６０７が導通状態となり、ブースト回路６０１の出力端子６０３にＶｄｄが出力され、昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１が非導通状態になる。   Further, when the input terminal 105b changes from Vdd to 2Vdd, the transistor 607 of the boost circuit 601 becomes conductive, Vdd is output to the output terminal 603 of the boost circuit 601, and the first voltage supply transistors of the boost cells 201b to 203b. 931 becomes non-conductive.

Ｐｈａｓｅ２は、Ｐｈａｓｅ１における第１及び第２の並列昇圧回路４０１，４０２の動作が逆になったものである。   In Phase 2, the operations of the first and second parallel booster circuits 401 and 402 in Phase 1 are reversed.

これらによって、各昇圧セルの容量素子９２９を使用せずに、各昇圧セルの第１の電圧供給トランジスタ９３１を制御できるため、各昇圧セルの寄生容量をほぼ等価でき、設計容易性が上がるとともに、ブースト容量、トランジスタの全てをＶｄｄ以下の耐圧で駆動可能であるため、低耐圧系トランジスタで構成可能であり、レイアウト面積の増加を抑制したブースト回路を実現することができる。   As a result, the first voltage supply transistor 931 of each booster cell can be controlled without using the capacitor element 929 of each booster cell, so that the parasitic capacitance of each booster cell can be substantially equivalent, and the design ease increases. Since all of the boost capacitors and the transistors can be driven with a withstand voltage of Vdd or less, a boost circuit that can be configured with low withstand voltage transistors and suppresses an increase in layout area can be realized.

なお、上記一例におけるブースト回路６０１は、昇圧セル２０１ａ，２０１ｂの出力電圧を利用する構成であったが、各昇圧セルの第１の電圧供給トランジスタ９３１の耐圧マージンが確保可能であれば、２段目以降の昇圧セル２０２ａと２０２ｂの出力電圧、あるいは昇圧セル２０３ａと２０３ｂの出力電圧を使用することも可能である。   The boost circuit 601 in the above example is configured to use the output voltage of the booster cells 201a and 201b. However, if the withstand voltage margin of the first voltage supply transistor 931 of each booster cell can be ensured, the boost circuit 601 has two stages. It is also possible to use the output voltages of the subsequent boost cells 202a and 202b, or the output voltages of the boost cells 203a and 203b.

また、当然ながら、昇圧セルとして、これまで述べてきた全ての昇圧セルを利用可能であり、いずれかの効果を共有するものであれば構成は、これに限らない。   Of course, as the booster cells, all the booster cells described so far can be used, and the configuration is not limited to this as long as any of the effects is shared.

《第７の実施形態》
図７Ａは、本発明の第７の実施形態に係る昇圧回路の回路図である。図７Ａにおいて、７００は、第１の実施形態の昇圧回路と同様の３段１並列構成であり、第１の実施形態からの変更点は、初段の入力電圧を電源電圧Ｖｄｄから任意の電圧Ｖ１へ設定を変更したことと、昇圧セル１０１〜１０３の第１の電圧供給トランジスタ９３１のソースへの供給電圧を電源電圧Ｖｄｄから任意の電圧Ｖ２へ設定を変更したことである。上記設定電圧Ｖ１とＶ２の関係は、Ｖ１≧Ｖ２であればよい。 << Seventh Embodiment >>
FIG. 7A is a circuit diagram of a booster circuit according to a seventh embodiment of the present invention. In FIG. 7A, reference numeral 700 denotes a three-stage one-parallel configuration similar to that of the booster circuit of the first embodiment. The difference from the first embodiment is that the input voltage of the first stage is changed from the power supply voltage Vdd to an arbitrary voltage V1. And the setting of the supply voltage to the sources of the first voltage supply transistors 931 of the booster cells 101 to 103 is changed from the power supply voltage Vdd to an arbitrary voltage V2. The relationship between the set voltages V1 and V2 may be V1 ≧ V2.

図７Ｂは、図７Ａ中の各昇圧セルの出力端子１０５，１０６，１０７の電圧を示す図である。   FIG. 7B is a diagram showing the voltages at the output terminals 105, 106, and 107 of each booster cell in FIG. 7A.

Ｐｈａｓｅ１（非昇圧状態）の時には、出力端子１０５，１０６，１０７は昇圧セル１０１，１０２，１０３の第１の電圧供給トランジスタ９３１を介してＶ２に設定され、Ｐｈａｓｅ２（昇圧状態）の時には、出力端子１０５の電圧はＶ２＋Ｖ１、出力端子１０６の電圧は２Ｖ２＋Ｖ１、出力端子１０７の電圧は３Ｖ２＋Ｖ１となる。   In Phase 1 (non-boosted state), the output terminals 105, 106, and 107 are set to V2 via the first voltage supply transistors 931 of the boost cells 101, 102, and 103, and in Phase 2 (boost state), the output terminals The voltage at 105 is V2 + V1, the voltage at the output terminal 106 is 2V2 + V1, and the voltage at the output terminal 107 is 3V2 + V1.

したがって、Ｖ２とＶ１を制御することによって、電源電圧Ｖｄｄに依存せずに各素子に印加される電圧範囲を制御でき、電源電圧の仕様範囲、あるいは変動範囲が大きい場合においても各素子の耐圧マージンを確保し、安定した昇圧動作が可能となる。   Therefore, by controlling V2 and V1, the voltage range applied to each element can be controlled without depending on the power supply voltage Vdd, and the breakdown voltage margin of each element even when the specification range or fluctuation range of the power supply voltage is large. Is ensured, and a stable boosting operation becomes possible.

なお、Ｖ１，Ｖ２の電圧は、一般的であるが、レギュレータ回路による生成や他の内部回路による生成、チップ外部からの供給等によって可能である。   The voltages V1 and V2 are general, but can be generated by a regulator circuit, generated by another internal circuit, supplied from the outside of the chip, or the like.

また、第７の実施形態では第１の実施形態によって例示したが、第２〜第６の実施形態においても同様の効果を得ることができる。   Further, although the seventh embodiment is exemplified by the first embodiment, similar effects can be obtained in the second to sixth embodiments.

《第８の実施形態》
図８Ａは本発明の第８の実施形態に係る昇圧回路のブロック図である。クロック波形図は図４Ｂのとおりである。 << Eighth Embodiment >>
FIG. 8A is a block diagram of a booster circuit according to the eighth embodiment of the present invention. The clock waveform diagram is as shown in FIG. 4B.

図８Ａにおいて、８００は、第５の実施形態の昇圧回路と同様の３段２並列構成を持つ昇圧回路であり、第１及び第２の並列昇圧回路４０１，４０２により構成される。第５の実施形態からの変更は、第１及び第２の逆流防止回路９２４ａ，９２４ｂの構成を図８Ａに示した第１及び第２の逆流防止回路８０１，８０２に変更した点である。   8A, reference numeral 800 denotes a booster circuit having a three-stage two-parallel configuration similar to that of the booster circuit of the fifth embodiment, and includes first and second parallel booster circuits 401 and 402. The change from the fifth embodiment is that the configurations of the first and second backflow prevention circuits 924a and 924b are changed to the first and second backflow prevention circuits 801 and 802 shown in FIG. 8A.

第１及び第２の逆流防止回路８０１，８０２は互いに同様の構成であるので、第１の逆流防止回路８０１について述べる。   Since the first and second backflow prevention circuits 801 and 802 have the same configuration, the first backflow prevention circuit 801 will be described.

第１の逆流防止回路８０１は、第１の並列昇圧回路４０１の出力端子１０７ａと昇圧回路８００の出力端子Ｖｐｕｍｐとの間にスイッチ手段であるスイッチ８０３とスイッチ８０４とを備え、スイッチ８０３と８０４との間にはＣＬＫ２ａに応じて昇圧される容量素子８０８を備えている。   The first backflow prevention circuit 801 includes a switch 803 and a switch 804 as switch means between the output terminal 107a of the first parallel booster circuit 401 and the output terminal Vpump of the booster circuit 800, and the switches 803 and 804 are provided. A capacitor element 808 that is boosted according to CLK2a is provided.

スイッチ８０３は、第２の逆流防止回路８０２の中間端子８１０の電位がＶｐｕｍｐ−Ｖｔ以下のとき導通状態となるスイッチ８０５を介して第１の逆流防止回路８０１の中間端子８０９の電位が供給されて非導通状態となり、ＣＬＫ２ａが“Ｈ”から“Ｌ”に遷移して容量素子８０７が降圧されることによって導通状態となる。   The switch 803 is supplied with the potential of the intermediate terminal 809 of the first backflow prevention circuit 801 via the switch 805 which is in a conductive state when the potential of the intermediate terminal 810 of the second backflow prevention circuit 802 is Vpump−Vt or less. A non-conducting state is established, and CLK2a transitions from “H” to “L”, and the capacitor 807 is stepped down to enter a conducting state.

スイッチ８０４は、第２の逆流防止回路８０２の中間端子８１０の電位に応じて制御され、スイッチ８０３とスイッチ８０４は一方が導通状態の時、他方は非導通状態となる。   The switch 804 is controlled according to the potential of the intermediate terminal 810 of the second backflow prevention circuit 802. When one of the switch 803 and the switch 804 is in a conductive state, the other is in a non-conductive state.

図８Ｂは、図８Ａ中の各昇圧セル及び逆流防止回路における端子電圧の遷移を示す図である。   FIG. 8B is a diagram showing transition of terminal voltages in each booster cell and the backflow prevention circuit in FIG. 8A.

時刻Ｔ１の直後、第１の並列昇圧回路４０１は昇圧状態であり、入力端子１０５ａは２Ｖｄｄ、入力端子１０６ａは３Ｖｄｄ、入力端子１０７ａは４Ｖｄｄである。   Immediately after time T1, the first parallel booster circuit 401 is in a boosted state, the input terminal 105a is 2Vdd, the input terminal 106a is 3Vdd, and the input terminal 107a is 4Vdd.

一方、第２の並列昇圧回路４０２は非昇圧状態であり、入力端子１０５ｂ，１０６ｂ，１０７ｂはＶｄｄである。   On the other hand, the second parallel booster circuit 402 is in a non-boosted state, and the input terminals 105b, 106b, and 107b are Vdd.

また、ＣＬＫ２ａが“Ｌ”、ＣＬＫ２ｂが“Ｈ”であるため、第１の逆流防止回路８０１は、スイッチ８０５、スイッチ８０４が非導通状態、スイッチ８０３が導通状態となっており、第１の並列昇圧回路４０１により入力端子１０７ａに発生された昇圧電圧がスイッチ８０３を介して容量素子８０８に転送されている。   In addition, since CLK2a is “L” and CLK2b is “H”, the first backflow prevention circuit 801 has the switches 805 and 804 in the non-conductive state and the switch 803 in the conductive state, and the first parallel flow prevention circuit 801 has the first parallel flow. The boosted voltage generated at the input terminal 107 a by the booster circuit 401 is transferred to the capacitor 808 via the switch 803.

一方、第２の逆流防止回路８０２は、スイッチ８０５が導通状態となっており、中間端子８１０の電圧が印加されることでスイッチ８０３が非導通状態となる。また、ＣＬＫ２ｂにより昇圧されて容量素子８０８に蓄積された電荷が、スイッチ８０４を介して昇圧回路８００の出力端子に転送される。   On the other hand, in the second backflow prevention circuit 802, the switch 805 is in a conductive state, and the switch 803 is in a non-conductive state when the voltage of the intermediate terminal 810 is applied. In addition, the charge boosted by CLK2b and accumulated in the capacitor 808 is transferred to the output terminal of the booster circuit 800 through the switch 804.

Ｐｈａｓｅ１となり、第１の並列昇圧回路４０１は昇圧状態（Ｐｈａｓｅ２）から非昇圧状態（Ｐｈａｓｅ１）に遷移し、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。   Phase 1 is entered, and the first parallel booster circuit 401 transitions from the boosted state (Phase 2) to the non-boosted state (Phase 1), and the input terminals 105a, 106a, and 107a become Vdd.

一方、第２の並列昇圧回路４０２は非昇圧状態（Ｐｈａｓｅ２）から昇圧状態（Ｐｈａｓｅ１）に遷移し、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。   On the other hand, the second parallel booster circuit 402 transitions from the non-boosted state (Phase2) to the boosted state (Phase1), the input terminal 105b becomes 2Vdd, the input terminal 106b becomes 3Vdd, and the input terminal 107b becomes 4Vdd.

このとき、ＣＬＫ２ａが“Ｌ”から“Ｈ”、ＣＬＫ２ｂが“Ｈ”から“Ｌ”と遷移するため、第１の逆流防止回路８０１は、スイッチ８０５が導通状態となり、中間端子８０９の電圧が印加されることでスイッチ８０３が非導通状態となる。また、ＣＬＫ２ｂが“Ｌ”から“Ｈ”に遷移することにより昇圧されて容量素子８０８に蓄積された電荷が、スイッチ８０４を介して昇圧回路８００の出力端子に転送される。   At this time, since CLK2a transits from “L” to “H” and CLK2b transits from “H” to “L”, the first backflow prevention circuit 801 is in a conductive state and the voltage of the intermediate terminal 809 is applied. As a result, the switch 803 is turned off. Further, the charge boosted by the transition of CLK2b from “L” to “H” and stored in the capacitor 808 is transferred to the output terminal of the booster circuit 800 via the switch 804.

一方、第２の逆流防止回路８０２は、中間端子８０９の電圧が昇圧されることでスイッチ８０５、スイッチ８０４が非導通状態となり、容量素子８０７により降圧されてスイッチ８０３が導通状態となる。   On the other hand, in the second backflow prevention circuit 802, when the voltage at the intermediate terminal 809 is increased, the switches 805 and 804 are turned off, and the voltage is stepped down by the capacitor 807 and the switch 803 is turned on.

このとき、第２の並列昇圧回路４０２の入力端子１０７ｂの電圧が昇圧される前に、ＣＬＫ２ｂによってスイッチ８０３が導通状態となった時、容量素子８０８の電荷が一度入力端子１０７ｂに逆流するが、スイッチ８０４が非導通状態となっているため、昇圧回路８００の出力電位Ｖｐｕｍｐの変動はなく、第２の並列昇圧回路４０２により入力端子１０７ｂが昇圧されることによって、スイッチ８０３を介して容量素子８０８に再度転送される。   At this time, when the switch 803 is turned on by CLK2b before the voltage of the input terminal 107b of the second parallel booster circuit 402 is boosted, the charge of the capacitor 808 once flows back to the input terminal 107b. Since the switch 804 is non-conductive, the output potential Vpump of the booster circuit 800 does not fluctuate, and the input terminal 107b is boosted by the second parallel booster circuit 402, whereby the capacitor 808 is connected via the switch 803. Will be forwarded again.

これにより、図８Ｂの昇圧側に示すように、非昇圧状態から昇圧状態への遷移において、電荷の逆流は発生するが、昇圧回路８００の出力電位Ｖｐｕｍｐの電圧変動（リップル）には無関係にすることができる。   As a result, as shown on the boosting side in FIG. 8B, a reverse flow of charge occurs in the transition from the non-boosting state to the boosting state, but is independent of the voltage fluctuation (ripple) of the output potential Vpump of the boosting circuit 800. be able to.

つまり、第１の並列昇圧回路４０１（あるいは第２の並列昇圧回路４０２）と昇圧回路８００の出力端子との間に、相補的に動作する複数段のスイッチ（例えばスイッチ８０３，８０４）を設け、これらのスイッチ間に容量素子を備えたことで、逆流防止回路用にクロック信号を生成せずとも、昇圧回路８００の出力電位の変動（リップル電圧）を抑制できる。   That is, a plurality of switches (for example, switches 803 and 804) operating in a complementary manner are provided between the first parallel booster circuit 401 (or the second parallel booster circuit 402) and the output terminal of the booster circuit 800, By providing a capacitive element between these switches, fluctuation (ripple voltage) of the output potential of the booster circuit 800 can be suppressed without generating a clock signal for the backflow prevention circuit.

更に、逆流防止回路の複数段のスイッチ間の容量を昇圧することで、昇圧機能を備えることが可能であり、無駄な面積をなくし、更に昇圧電流能力を向上させることが可能となる。   Furthermore, it is possible to provide a boosting function by boosting the capacitance between the switches of the plurality of stages of the backflow prevention circuit, thereby eliminating a useless area and further improving the boosting current capability.

なお、第８の実施形態においては、逆流防止回路を２並列にして説明したが、上記機能の実現は１並列でも可能であり、第８の実施形態と効果が同じであれば、構成はこれに限らない。   In the eighth embodiment, the backflow prevention circuit has been described in two parallel, but the above function can be realized in one parallel, and the configuration is the same as long as the effect is the same as in the eighth embodiment. Not limited to.

図９は、図８Ａの第１及び第２の逆流防止回路８０１，８０２に使用されているスイッチをトランジスタとして記述したものであり、効果は同様であり、説明は割愛する。   FIG. 9 shows the switches used in the first and second backflow prevention circuits 801 and 802 of FIG. 8A as transistors, the effects are the same, and the explanation is omitted.

以上説明してきたとおり、本発明に係る昇圧回路は、当該昇圧回路の各素子の耐圧マージンを改善し、かつ電荷転送効率の低下を抑制しつつ、セットアップ時間を短縮できる特徴を有し、不揮発性半導体記憶装置として有用である。またＤＲＡＭ等の揮発性半導体装置や、液晶装置、携帯機器の電源回路等の用途にも応用できる。   As described above, the booster circuit according to the present invention has the characteristics that the breakdown voltage margin of each element of the booster circuit can be improved and the setup time can be shortened while the decrease in charge transfer efficiency is suppressed. It is useful as a semiconductor memory device. It can also be applied to applications such as volatile semiconductor devices such as DRAM, liquid crystal devices, and power supply circuits for portable devices.

本発明の第１の実施形態に係る昇圧回路の回路図である。1 is a circuit diagram of a booster circuit according to a first embodiment of the present invention. 図１Ａの昇圧回路におけるクロック波形図である。It is a clock waveform diagram in the booster circuit of FIG. 1A. 図１Ａ中の各電荷転送トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each charge transfer transistor in FIG. 1A. 図１Ａ中の各昇圧セル出力端子の電圧遷移を示す図である。It is a figure which shows the voltage transition of each boosting cell output terminal in FIG. 1A. 本発明の第２の実施形態に係る昇圧回路の回路図である。FIG. 6 is a circuit diagram of a booster circuit according to a second embodiment of the present invention. 図２Ａ中の各昇圧セル出力端子の電圧遷移を示す図である。It is a figure which shows the voltage transition of each boosting cell output terminal in FIG. 2A. 図２Ａ中の各第１の電圧供給トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each 1st voltage supply transistor in FIG. 2A. 図２Ａ中の各第２の電圧供給トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each 2nd voltage supply transistor in FIG. 2A. 本発明の第３の実施形態に係る昇圧回路の回路図である。FIG. 6 is a circuit diagram of a booster circuit according to a third embodiment of the present invention. 図３Ａの昇圧回路におけるクロック波形図である。It is a clock waveform diagram in the booster circuit of FIG. 3A. 本発明の第４の実施形態に係る昇圧回路のブロック図である。FIG. 6 is a block diagram of a booster circuit according to a fourth embodiment of the present invention. 図４Ａの昇圧回路におけるクロック波形図である。FIG. 4B is a clock waveform diagram in the booster circuit of FIG. 4A. 図４Ａ中の一方の並列昇圧回路における各第１の電圧供給トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each 1st voltage supply transistor in one parallel booster circuit in FIG. 4A. 本発明の第５の実施形態に係る昇圧回路のブロック図である。FIG. 10 is a block diagram of a booster circuit according to a fifth embodiment of the present invention. 図５Ａ中の一方の並列昇圧回路における各第１の電圧供給トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each 1st voltage supply transistor in one parallel booster circuit in FIG. 5A. 本発明の第６の実施形態に係る昇圧回路のブロック図である。FIG. 10 is a block diagram of a booster circuit according to a sixth embodiment of the present invention. 図６Ａ中のブースト回路の詳細回路図である。FIG. 6B is a detailed circuit diagram of the boost circuit in FIG. 6A. 図６Ａの昇圧回路における各部電圧波形図である。FIG. 6B is a voltage waveform diagram of each part in the booster circuit of FIG. 6A. 本発明の第７の実施形態に係る昇圧回路の回路図である。FIG. 10 is a circuit diagram of a booster circuit according to a seventh embodiment of the present invention. 図７Ａ中の各昇圧セルの出力端子電圧を示す図である。It is a figure which shows the output terminal voltage of each pressure | voltage rise cell in FIG. 7A. 本発明の第８の実施形態に係る昇圧回路のブロック図である。It is a block diagram of the booster circuit which concerns on the 8th Embodiment of this invention. 図８Ａ中の各昇圧セル及び逆流防止回路における端子電圧の遷移を示す図である。It is a figure which shows the transition of the terminal voltage in each pressure | voltage rise cell and backflow prevention circuit in FIG. 8A. 図８Ａの昇圧回路の詳細構成例を示すブロック図である。It is a block diagram which shows the detailed structural example of the booster circuit of FIG. 8A. 第１の従来例に係る昇圧回路の回路図である。FIG. 6 is a circuit diagram of a booster circuit according to a first conventional example. 図１０Ａの昇圧回路におけるクロック波形図である。FIG. 10B is a clock waveform diagram in the booster circuit of FIG. 10A. 図１０Ａ中の各容量素子の端子電圧を示す図である。It is a figure which shows the terminal voltage of each capacitive element in FIG. 10A. （ａ）〜（ｄ）は、図１０Ａのような容量並列型昇圧回路のセットアップ過程を示す図である。(A)-(d) is a figure which shows the setup process of a capacity | capacitance parallel type booster circuit like FIG. 10A. 第２の従来例に係る昇圧回路の回路図である。FIG. 10 is a circuit diagram of a booster circuit according to a second conventional example. 図１２Ａの昇圧回路におけるクロック波形図である。FIG. 12B is a clock waveform diagram in the booster circuit of FIG. 12A. 図１２Ａ中の各容量素子の端子電圧を示す図である。It is a figure which shows the terminal voltage of each capacitive element in FIG. 12A. 図１２Ａ中の各電荷転送トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each charge transfer transistor in FIG. 12A. 図１２Ａ中の各第１の電圧供給トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each 1st voltage supply transistor in FIG. 12A. 図１２Ａ中の各第２の電圧供給トランジスタの端子電圧を示す図である。It is a figure which shows the terminal voltage of each 2nd voltage supply transistor in FIG. 12A. 第３の従来例に係る昇圧回路の回路図である。FIG. 10 is a circuit diagram of a booster circuit according to a third conventional example. 図１４Ａの昇圧回路におけるクロック波形図である。FIG. 14B is a clock waveform diagram in the booster circuit of FIG. 14A. 図１４Ａ中の各昇圧セル及び逆流防止回路における端子電圧の遷移を示す図である。It is a figure which shows the transition of the terminal voltage in each pressure | voltage rise cell and backflow prevention circuit in FIG. 14A.

符号の説明Explanation of symbols

１００，２００，３００ 昇圧回路
１０１〜１０３ 昇圧セル
２０１〜２０３ 昇圧セル
２０１ａ〜２０３ａ 昇圧セル
２０１ｂ〜２０３ｂ 昇圧セル
３０１，３０２ 昇圧セル
３０３，３０４ サブトランジスタ
４００，５００，６００，７００ 昇圧回路
４０１，４０２ 並列昇圧回路
６０１ ブースト回路
８００ 昇圧回路
８０１，８０２ 並列逆流防止回路
８０３〜８０５ スイッチ
８０７，８０８ 容量素子
９２４ 逆流防止回路
９２４ａ，９２４ｂ 逆流防止回路
９２９ 容量素子
９３１ 第１の電圧供給トランジスタ
９３２ 第２の電圧供給トランジスタ
９３３ 電荷転送トランジスタ 100, 200, 300 Booster circuit 101-103 Booster cell 201-203 Booster cell 201a-203a Booster cell 201b-203b Booster cell 301, 302 Booster cell 303, 304 Subtransistor 400, 500, 600, 700 Booster circuit 401, 402 Parallel Boost circuit 601 Boost circuit 800 Boost circuit 801, 802 Parallel backflow prevention circuit 803-805 Switch 807, 808 Capacitance element 924 Backflow prevention circuit 924a, 924b Backflow prevention circuit 929 Capacitance element 931 First voltage supply transistor 932 Second voltage supply Transistor 933 Charge transfer transistor

Claims (23)

各々入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続された第１のスイッチ手段及び第１の容量素子とを有する昇圧セルを複数段備えた昇圧回路であって、
前記複数段の昇圧セルのうち少なくとも１つの昇圧セルの前記第１のスイッチ手段は、当該昇圧セルより１つ以上前段の昇圧セルの前記入力端子の電圧に応じて制御されることを特徴とする昇圧回路。 A booster circuit comprising a plurality of booster cells each having an input terminal, an output terminal, a first switch means and a first capacitor connected between the input terminal and the output terminal,
The first switch means of at least one boosting cell among the plurality of boosting cells is controlled according to the voltage of the input terminal of one or more boosting cells before the boosting cell. Boost circuit. 請求項１記載の昇圧回路において、
前記昇圧セルのうち、少なくとも１つ以上の昇圧セルの前記第１のスイッチ手段と前記第１の容量素子とは、当該昇圧セルの前記入力端子と前記出力端子との間に直列に接続されていることを特徴とする昇圧回路。 The booster circuit according to claim 1,
Of the booster cells, the first switch means and the first capacitor element of at least one booster cell are connected in series between the input terminal and the output terminal of the booster cell. A booster circuit characterized by comprising: 請求項１又は２に記載の昇圧回路において、
前記昇圧セルのうち少なくとも１つ以上の昇圧セルは、
当該昇圧セルの前記出力端子と第１の端子との間に接続された第２のスイッチ手段と、
当該昇圧セルの前記第１のスイッチ手段と前記第１の容量素子との接続点である第１の中間端子と第２の端子との間に接続された第３のスイッチ手段とを更に有することを特徴とする昇圧回路。 The booster circuit according to claim 1 or 2,
At least one boost cell among the boost cells is
A second switch means connected between the output terminal and the first terminal of the booster cell;
And further comprising third switch means connected between a first intermediate terminal and a second terminal, which is a connection point between the first switch means and the first capacitive element of the boosting cell. A booster circuit. 請求項３記載の昇圧回路において、
前記第１の端子が第１の電圧に接続されていることを特徴とする昇圧回路。 The booster circuit according to claim 3, wherein
The booster circuit, wherein the first terminal is connected to a first voltage. 請求項３記載の昇圧回路において、
前記第２の端子が第２の電圧に接続されていることを特徴とする昇圧回路。 The booster circuit according to claim 3, wherein
A booster circuit characterized in that the second terminal is connected to a second voltage. 請求項３記載の昇圧回路において、
前記第１の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記出力端子に接続されていることを特徴とする昇圧回路。 The booster circuit according to claim 3, wherein
The booster circuit, wherein the first terminal is connected to the output terminal of one or more booster cells preceding the booster cell. 請求項３記載の昇圧回路において、
前記第２の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記第１の中間端子に接続されていることを特徴とする昇圧回路。 The booster circuit according to claim 3, wherein
The booster circuit, wherein the second terminal is connected to the first intermediate terminal of one or more booster cells before the booster cell. 請求項３記載の昇圧回路において、
請求項４又は６のいずれかの構成と請求項５又は７のいずれかの構成とを更に組合わせて構成されたことを特徴とする昇圧回路。 The booster circuit according to claim 3, wherein
A booster circuit comprising a combination of the configuration of any of claims 4 and 6 and the configuration of any of claims 5 or 7. 請求項３〜８のいずれか１項に記載の昇圧回路において、
前記複数段の昇圧セルのうち少なくとも１つの昇圧セルは、
当該昇圧セルの前記出力端子と前記第１の電圧との間に接続された第４のスイッチ手段と、当該昇圧セルの前記第１の中間端子と前記第２の電圧との間に接続された第５のスイッチ手段とのうち少なくとも一方を更に有することを特徴とする昇圧回路。 The booster circuit according to any one of claims 3 to 8,
At least one boosting cell among the plurality of boosting cells is:
Fourth switch means connected between the output terminal of the booster cell and the first voltage, and connected between the first intermediate terminal of the booster cell and the second voltage. A booster circuit further comprising at least one of fifth switch means. 各々請求項３〜９のいずれか１項に記載の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、
前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた前記複数の昇圧セルのうちいずれかの昇圧セルの前記出力端子の電圧に応じて制御されることを特徴とする昇圧回路。 Comprising first and second parallel booster circuits each having the configuration of the booster circuit according to any one of claims 3 to 9,
The second switch means of the booster cell provided in one parallel booster circuit of the first and second parallel booster circuits is any of the plurality of booster cells provided in the other parallel booster circuit. A booster circuit controlled according to the voltage of the output terminal of the booster cell. 各々請求項３〜９のいずれか１項に記載の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、
前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた初段の昇圧セルの前記出力端子の電圧に応じて制御されることを特徴とする昇圧回路。 Comprising first and second parallel booster circuits each having the configuration of the booster circuit according to any one of claims 3 to 9,
The second switch means of the booster cell provided in one parallel booster circuit of the first and second parallel booster circuits is connected to the output terminal of the first booster cell provided in the other parallel booster circuit. A booster circuit controlled according to a voltage. 各々請求項３〜９のいずれか１項に記載の昇圧回路の構成を有する第１及び第２の並列昇圧回路と、
前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記出力端子の電圧と、他方の並列昇圧回路に備えられた昇圧セルの前記第１の中間端子の電圧とに応じて、当該一方の並列昇圧回路に備えられた１つ以上の昇圧セルの前記第２のスイッチ手段を制御するためのブースト回路とを備えたことを特徴とする昇圧回路。 First and second parallel booster circuits each having the configuration of the booster circuit according to any one of claims 3 to 9,
Of the first and second parallel booster circuits, the voltage at the output terminal of the booster cell provided in one parallel booster circuit and the first intermediate terminal of the booster cell provided in the other parallel booster circuit. A booster circuit comprising: a boost circuit for controlling the second switch means of one or more booster cells provided in the one parallel booster circuit according to the voltage. 請求項３〜１２のいずれか１項に記載の昇圧回路において、
前記第１の電圧は外部より供給される電源電圧であり、前記第２の電圧は外部より供給される接地電圧であることを特徴とする昇圧回路。 The booster circuit according to any one of claims 3 to 12, wherein
2. The booster circuit according to claim 1, wherein the first voltage is a power supply voltage supplied from outside, and the second voltage is a ground voltage supplied from outside. 請求項３〜１２のいずれか１項に記載の昇圧回路において、
前記第１の電圧は任意の正電圧であり、前記第２の電圧は任意の基準電圧であることを特徴とする昇圧回路。 The booster circuit according to any one of claims 3 to 12, wherein
The booster circuit according to claim 1, wherein the first voltage is an arbitrary positive voltage, and the second voltage is an arbitrary reference voltage. 請求項３〜１４のいずれか１項に記載の昇圧回路において、
前記第１のスイッチ手段が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なることを特徴とする昇圧回路。 The booster circuit according to any one of claims 3 to 14,
The booster circuit according to claim 1, wherein the first switch means has a withstand voltage specification different from that of the second or third switch means. 請求項３〜１４のいずれか１項に記載の昇圧回路において、
前記第１の容量が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なることを特徴とする昇圧回路。 The booster circuit according to any one of claims 3 to 14,
The booster circuit according to claim 1, wherein the first capacitor has a withstand voltage specification different from that of the second or third switch means. 昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルの出力端子と当該昇圧回路の出力端子との間に介在した逆流防止回路であって、
第１の期間に、
前記逆流防止回路の入力端子の電荷を第２の中間端子に転送する第１の転送手段と、
前記第２の中間端子に電荷を蓄積する電荷蓄積手段とを有し、
第２の期間に、
前記第２の中間端子の電圧を印加して前記第１の転送手段を非導通状態とする第１の制御手段と、
前記第２の中間端子に蓄積された前記電荷を前記昇圧回路の出力端子に転送する第２の転送手段とを有することを特徴とする逆流防止回路。 A backflow prevention circuit interposed between the output terminal of the final booster cell and the output terminal of the booster circuit among the multiple booster cells in the booster circuit,
In the first period,
First transfer means for transferring the charge at the input terminal of the backflow prevention circuit to a second intermediate terminal;
Charge storage means for storing charge in the second intermediate terminal;
During the second period,
First control means for applying a voltage at the second intermediate terminal to place the first transfer means in a non-conductive state;
And a second transfer means for transferring the charge accumulated in the second intermediate terminal to an output terminal of the booster circuit. 請求項１７記載の逆流防止回路において、
容量素子に接続された前記第２の中間端子と異なる他方の端子に制御信号を印加することを特徴とする逆流防止回路。 The backflow prevention circuit according to claim 17,
A backflow prevention circuit, wherein a control signal is applied to the other terminal different from the second intermediate terminal connected to the capacitor. 昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルと当該昇圧回路の出力端子との間に介在した逆流防止回路であって、
入力端子、中間端子及び出力端子と、
前記入力端子と前記中間端子との間に接続された第１のスイッチ手段と、
前記中間端子と前記出力端子との間に接続された第２のスイッチ手段と、
前記中間端子と前記第１のスイッチ手段との間に接続された第３のスイッチ手段と、
前記中間端子に接続された第１の容量素子とを備えたことを特徴とする逆流防止回路。 A backflow prevention circuit interposed between the final booster cell of the booster cells in the booster circuit and the output terminal of the booster circuit,
An input terminal, an intermediate terminal and an output terminal;
First switch means connected between the input terminal and the intermediate terminal;
Second switch means connected between the intermediate terminal and the output terminal;
Third switch means connected between the intermediate terminal and the first switch means;
A backflow prevention circuit comprising: a first capacitor connected to the intermediate terminal. 請求項１９記載の逆流防止回路において、
前記容量素子は、クロック信号に応じて昇圧されることを特徴とする逆流防止回路。 The backflow prevention circuit according to claim 19,
2. The backflow prevention circuit according to claim 1, wherein the capacitance element is boosted according to a clock signal. 各々請求項１９記載の逆流防止回路の構成を有する第１及び第２の並列逆流防止回路を備え、
前記第１及び第２の並列逆流防止回路の各々は、当該一方の並列逆流防止回路に入力される制御信号に応じて制御される第２の容量素子と、他方の並列逆流防止回路の前記中間端子の電圧により制御される第３のスイッチ手段とから構成された状態制御回路を更に有し、
前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第１のスイッチ手段は、当該並列逆流防止回路の前記状態制御回路により制御され、かつ、
前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第２のスイッチ手段は、他方の並列逆流防止回路の前記中間端子の電圧により制御されることを特徴とする逆流防止回路。 Comprising first and second parallel backflow prevention circuits each having the configuration of the backflow prevention circuit according to claim 19;
Each of the first and second parallel backflow prevention circuits includes a second capacitive element controlled according to a control signal input to the one parallel backflow prevention circuit and the intermediate between the other parallel backflow prevention circuit. A state control circuit comprising third switch means controlled by the terminal voltage;
The first switch means of one parallel backflow prevention circuit of the first and second parallel backflow prevention circuits is controlled by the state control circuit of the parallel backflow prevention circuit, and
The second switch means of one parallel backflow prevention circuit of the first and second parallel backflow prevention circuits is controlled by the voltage of the intermediate terminal of the other parallel backflow prevention circuit. Prevention circuit. 請求項１８又は２１に記載の逆流防止回路において、
前記制御信号はクロック信号であることを特徴とする逆流防止回路。 The backflow prevention circuit according to claim 18 or 21,
The backflow prevention circuit according to claim 1, wherein the control signal is a clock signal. 請求項３〜１６のいずれか１項に記載の昇圧回路において、
請求項１７〜２２のいずれか１項に記載の逆流防止回路を更に備えたことを特徴とする昇圧回路。 The step-up circuit according to any one of claims 3 to 16,
A booster circuit further comprising the backflow prevention circuit according to any one of claims 17 to 22.
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* Cited by examiner, † Cited by third party
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