JP2008300791A - Thin film transistor and its manufacturing method - Google Patents
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Abstract
Description
本発明は、非晶質シリコン膜を用いたボトムゲート型の薄膜トランジスタおよびその製造方法に関する。 The present invention relates to a bottom-gate thin film transistor using an amorphous silicon film and a method for manufacturing the same.
この種の薄膜トランジスタは図５に示した構造を有し、例えば液晶表示装置や有機ＥＬ（Electroluminescence)表示装置などに幅広く用いられている。従来、この薄膜トランジスタは以下の工程により製造されている。 This type of thin film transistor has the structure shown in FIG. 5 and is widely used in, for example, liquid crystal display devices and organic EL (Electroluminescence) display devices. Conventionally, this thin film transistor is manufactured by the following steps.
すなわち、蒸着法によりガラス基板１００の全面に形成したクロム（Ｃｒ）膜をウェットエッチングにより所定の形状にパターニングし、ゲート電極１０１を形成する（図６（Ａ））。次いで、ＣＶＤ（Chemical Vapor Deposition;化学的気相成長）により、ガラス基板１００およびゲート電極１０１の上にゲート絶縁膜１０２を形成し、続いて非晶質シリコン薄膜１０３を形成する（図６（Ｂ），（Ｃ））。 That is, a chromium (Cr) film formed over the entire surface of the glass substrate 100 by vapor deposition is patterned into a predetermined shape by wet etching to form the gate electrode 101 (FIG. 6A). Next, a gate insulating film 102 is formed on the glass substrate 100 and the gate electrode 101 by CVD (Chemical Vapor Deposition), and then an amorphous silicon thin film 103 is formed (FIG. 6B). ), (C)).
次に、非結晶シリコン膜１０３の上に、スパッタ法により窒化シリコン膜（ＳｉＮＸ）膜を形成し、この窒化シリコン膜をウェットエッチングにより、非結晶シリコン膜１０３のチャネル領域に対応する領域のみ残存するようにパターニングし、絶縁保護膜１０４を形成する（図６（Ｄ），図７（Ａ））。その後、ＣＶＤ法により、例えば燐（Ｐ）や砒素（Ａｓ）のｎ型不純物を含む非晶質シリコン薄膜１０５を形成する（図７（Ｂ））。 Next, a silicon nitride film (SiNX) film is formed on the amorphous silicon film 103 by sputtering, and only the region corresponding to the channel region of the amorphous silicon film 103 remains by wet etching the silicon nitride film. Then, the insulating protective film 104 is formed by patterning (FIGS. 6D and 7A). Thereafter, an amorphous silicon thin film 105 containing n-type impurities such as phosphorus (P) or arsenic (As) is formed by CVD (FIG. 7B).
続いて、蒸着法により非結晶シリコン膜１０５の上にクロム（Ｃｒ）膜１０６を形成した後、このクロム膜１０６の絶縁保護膜１０４の上にある部分をウェットエッチングにより除去し、非結晶シリコン膜１０５を絶縁保護膜１０４上で分離する（図７（Ｃ），図８（Ａ））。続いて、非結晶シリコン膜１０５の絶縁保護膜１０４の上にある部分をドライエッチングにより除去し、非結晶シリコン膜１０５を絶縁保護膜１０４の上で図において左右に分離し、ソース領域１０５Ａおよびドレイン領域１０５Ｂを形成する（図８（Ｂ））。ここで、上記工程により絶縁保護膜１０４の上で分離されたクロム膜は、それぞれ、ソース領域１０５Ａに対応してソース電極１０６Ａ、ドレイン領域１０５Ｂに対応してドレイン電極１０６Ｂとなる。続いて、加熱された水素ガスと不活性ガスからなる混合ガス（０．１ＭＰａ,３５０℃）中に曝し、絶縁保護膜１０４を通過する水素ラジカル，原子状水素によってチャネル領域１０３Ａを水素化することによってダングリングボンドなどを不活性化させる。以上のプロセスにより図５に示した従来の薄膜トランジスタを得ることができる。 Subsequently, after a chromium (Cr) film 106 is formed on the amorphous silicon film 105 by vapor deposition, a portion of the chromium film 106 on the insulating protective film 104 is removed by wet etching, and the amorphous silicon film 105 is separated on the insulating protective film 104 (FIGS. 7C and 8A). Subsequently, the portion of the amorphous silicon film 105 on the insulating protective film 104 is removed by dry etching, and the amorphous silicon film 105 is separated on the insulating protective film 104 in the left and right directions in the drawing, and the source region 105A and the drain are separated. A region 105B is formed (FIG. 8B). Here, the chromium film separated on the insulating protective film 104 by the above process becomes the source electrode 106A corresponding to the source region 105A and the drain electrode 106B corresponding to the drain region 105B, respectively. Subsequently, the channel region 103A is hydrogenated by hydrogen radicals and atomic hydrogen that are exposed to a mixed gas (0.1 MPa, 350 ° C.) of heated hydrogen gas and inert gas and pass through the insulating protective film 104. To inactivate dangling bonds and the like. The conventional thin film transistor shown in FIG. 5 can be obtained by the above process.
なお、この種のボトムゲート型薄膜トランジスタの構造については、例えば非特許文献１に開示されている。 The structure of this type of bottom gate type thin film transistor is disclosed in Non-Patent Document 1, for example.
しかしながら、上述のような従来の方法では次のような問題があった。まず、トランジスタを構成する要素として必要になるものは、半導体層、ゲート絶縁膜、ゲート電極、ソースおよびドレインの電極であるが、これらの要素は、個別のパターンとしてフォトリソグラフィ工程、成膜工程およびエッチング工程により形成され、トランジスタの完成までには、上述のように、構成要素の数に相当する工程が存在する。この製造工程数はコストを決定する大きな要因となっていた。特に、スパッタリングやＣＶＤといった真空成膜工程およびドライエッチング工程等の真空プロセスは、他のプロセスと比べて投資コストが大きく、薄膜トランジスタの製造コストを引き上げる要因となっており、真空プロセスの工程を数多く含むことでデバイスの製造コストが増大になるという問題があった。 However, the conventional method as described above has the following problems. First, what is required as an element constituting a transistor is a semiconductor layer, a gate insulating film, a gate electrode, a source electrode, and a drain electrode. As described above, there are processes corresponding to the number of components until the transistor is completed by the etching process. The number of manufacturing processes has become a major factor in determining the cost. In particular, vacuum processes such as vacuum film-forming processes such as sputtering and CVD and dry etching processes have a higher investment cost than other processes, and increase the manufacturing cost of thin film transistors, and include many vacuum process steps. As a result, there is a problem that the manufacturing cost of the device increases.
本発明はかかる問題点に鑑みてなされたもので、その目的は、真空プロセスの工程数を減らし製造コストを低減することのできる薄膜トランジスタおよびその製造方法を提供することにある。 The present invention has been made in view of such problems, and an object of the present invention is to provide a thin film transistor and a method for manufacturing the same, which can reduce the number of vacuum processes and reduce the manufacturing cost.
本発明の薄膜トランジスタの製造方法は、基板の上にゲート電極を形成し、ゲート電極の上にゲート絶縁膜および第１の非結晶シリコン膜をこの順で形成した後、第１の非結晶シリコン膜上のチャネル領域に対応する領域に絶縁保護膜を形成する工程と、絶縁保護膜および第１の非結晶シリコン膜の上に不純物を含む第２の非結晶シリコン膜を形成する工程と、第２の非結晶シリコン膜のうち絶縁保護膜の上の少なくとも一部を選択的に除去することにより、第２の非結晶シリコン膜をソース領域およびドレイン領域に分離する工程と、めっき法により、分離した第２の非結晶シリコン膜の表面を覆うようにソース電極およびドレイン電極となる金属層を形成する工程とを含むものである。なお、ソース電極およびドレイン電極には、それぞれ対応する配線も含まれる。 In the thin film transistor manufacturing method of the present invention, a gate electrode is formed on a substrate, a gate insulating film and a first amorphous silicon film are formed on the gate electrode in this order, and then a first amorphous silicon film is formed. A step of forming an insulating protective film in a region corresponding to the upper channel region; a step of forming a second amorphous silicon film containing impurities on the insulating protective film and the first amorphous silicon film; The second amorphous silicon film was separated into a source region and a drain region by selectively removing at least a part of the amorphous silicon film on the insulating protective film and separated by a plating method. Forming a metal layer to be a source electrode and a drain electrode so as to cover the surface of the second amorphous silicon film. Note that the source electrode and the drain electrode also include corresponding wirings.
本発明の薄膜トランジスタの製造方法では、ソース，ドレインの各電極および配線となる金属層がめっき法により形成され、その分、真空プロセスの工程数が低減される。 In the thin film transistor manufacturing method of the present invention, the source and drain electrodes and the metal layer to be the wiring are formed by plating, and the number of vacuum processes is reduced correspondingly.
本発明の薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極上にゲート絶縁膜を間にして形成されると共に、チャネル，ソースおよびドレインの各領域を有する第１の非結晶シリコン膜と、第１の非結晶シリコン膜の上のチャネル領域に対向する領域に形成された絶縁保護膜と、第１の非結晶シリコン膜上から絶縁保護膜上にかけて形成されると共に、絶縁保護膜上において分離され、前記ソースおよびドレインの各領域の一部を構成する一対の第２の非結晶シリコン膜と、それぞれ第２の非晶質シリコン膜の表面を覆うめっき層を含むと共に、ソース電極およびドレイン電極を構成する一対の金属層とを備えた構造を有している。 A thin film transistor of the present invention includes a gate electrode formed on a substrate, a first amorphous silicon film formed on the gate electrode with a gate insulating film therebetween, and each channel, source, and drain region. An insulating protective film formed in a region facing the channel region on the first amorphous silicon film, and formed on the insulating protective film from the first amorphous silicon film to the insulating protective film; A pair of second amorphous silicon films that are separated and constitute a part of each of the source and drain regions, and a plating layer that covers the surface of the second amorphous silicon film, respectively; It has a structure provided with a pair of metal layers constituting an electrode.
本発明の薄膜トランジスタおよびその製造方法によれば、ソース，ドレインの各電極および配線となる金属層をめっき法により形成するようにしたので、真空プロセスを用いることなく、常圧プロセスにより電極を形成することができる。従って、真空プロセスの工程数を減らすことができ、薄膜トランジスタの低コスト化を実現することができる。 According to the thin film transistor and the method of manufacturing the same of the present invention, since the metal layer to be the source and drain electrodes and wiring is formed by plating, the electrodes are formed by a normal pressure process without using a vacuum process. be able to. Therefore, the number of vacuum process steps can be reduced, and the cost of the thin film transistor can be reduced.
以下、本発明の実施の形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
図１は、本発明の一実施の形態に係る薄膜トランジスタの断面構造を表すものである。この薄膜トランジスタは、基板、例えばガラス基板１０の上にクロム（Ｃｒ）からなるゲート電極１１を有している。このゲート電極１１を含むガラス基板１０の上には例えば窒化シリコン（ＳｉＮX ) からなるゲート絶縁膜１２が形成され、更にこのゲート絶縁膜１２の上に非結晶シリコン膜１３（第１の非結晶シリコン膜）が形成されている。非結晶シリコン膜１３中のゲート電極１１に対応する領域がチャネル領域１３Ａとなる。非結晶シリコン膜１３上には、この非結晶シリコン膜１３のチャネル領域１３Ａに対向する位置に、例えば窒化シリコンからなる絶縁保護膜１４が選択的に形成されている。 FIG. 1 shows a cross-sectional structure of a thin film transistor according to an embodiment of the present invention. This thin film transistor has a gate electrode 11 made of chromium (Cr) on a substrate, for example, a glass substrate 10. A gate insulating film 12 made of, for example, silicon nitride (SiNx) is formed on the glass substrate 10 including the gate electrode 11, and an amorphous silicon film 13 (first amorphous silicon) is further formed on the gate insulating film 12. Film) is formed. A region corresponding to the gate electrode 11 in the amorphous silicon film 13 becomes a channel region 13A. On the amorphous silicon film 13, an insulating protective film 14 made of, for example, silicon nitride is selectively formed at a position facing the channel region 13A of the amorphous silicon film 13.
この絶縁保護膜１４は、後述のめっき層を構成する金属のチャネル領域１３Ａへの析出を防止し、素子と電極および配線を分離する機能を有すると共に、非結晶シリコン膜１５をエッチングする際のエッチングストッパとしての機能を有するものである。なお、絶縁保護膜１４を構成する材料としては、上記窒化シリコンの他、酸化シリコン（ＳｉＯ），酸化タンタル（ＴａＯ）でもよく、更には感光性樹脂膜（レジスト）などでもよい。 This insulating protective film 14 has a function of preventing deposition of metal constituting a plating layer, which will be described later, into the channel region 13A, separating elements, electrodes and wiring, and etching when etching the amorphous silicon film 15. It has a function as a stopper. The insulating protective film 14 may be made of silicon oxide (SiO), tantalum oxide (TaO), or a photosensitive resin film (resist) in addition to the above silicon nitride.
非結晶シリコン膜１３および絶縁保護膜１４の上には、不純物例えばｎ型不純物（燐（Ｐ）や砒素（Ａｓ））を含む非結晶シリコン膜１５（第２の非結晶シリコン膜）が形成されている。非結晶シリコン膜１５の絶縁保護膜１４上には、ソース・ドレイン領域分離用の開口１５Ｃが設けられている。すなわち、非結晶シリコン膜１５は絶縁保護膜１４上において図において左右に分離されており、それぞれ直下の非結晶シリコン膜１３に拡散した領域を含めてソース領域１５Ａおよびドレイン領域１５Ｂとなっている。ソース領域１５Ａの上にはソース電極１６、ドレイン領域１５Ｂ上にはドレイン電極１７がそれぞれ形成されている。本実施の形態においては、これらソース電極１６およびドレイン電極１７は、後述のようにシリコン（Ｓｉ）を触媒とした無電解めっきによる金属層により形成されたもので、それぞれ非結晶シリコン膜１５の絶縁保護膜１４上の部分の端面までも覆っている。なお、本実施の形態では、ソース電極１６およびドレイン電極１７にはそれぞれ各電極に接続される一定範囲の配線までも含まれており、これら配線も含めてめっき金属により形成されている。 On the amorphous silicon film 13 and the insulating protective film 14, an amorphous silicon film 15 (second amorphous silicon film) containing an impurity such as an n-type impurity (phosphorus (P) or arsenic (As)) is formed. ing. On the insulating protective film 14 of the amorphous silicon film 15, an opening 15C for source / drain region separation is provided. That is, the amorphous silicon film 15 is separated from the left and right in the drawing on the insulating protective film 14, and each of them includes a source region 15A and a drain region 15B including a region diffused in the amorphous silicon film 13 immediately below. A source electrode 16 is formed on the source region 15A, and a drain electrode 17 is formed on the drain region 15B. In the present embodiment, the source electrode 16 and the drain electrode 17 are formed of a metal layer by electroless plating using silicon (Si) as a catalyst as will be described later. Even the end surface of the portion on the protective film 14 is covered. In the present embodiment, each of the source electrode 16 and the drain electrode 17 includes a certain range of wirings connected to each electrode, and these wirings are also formed of plated metal.
次に、図２（Ａ）〜（Ｄ）および図３（Ａ）〜（Ｃ）を参照して上記薄膜トランジスタの製造方法について説明する。 Next, with reference to FIGS. 2A to 2D and FIGS. 3A to 3C, a method for manufacturing the thin film transistor will be described.
まず、図２（Ａ）に示したように、例えば蒸着法によりガラス基板１０の全面に、例えば膜厚２００ｎｍのクロム（Ｃｒ）膜を形成し、続いて、ウェットエッチングにより、このクロム（Ｃｒ）膜を所定の形状にパターニングして、ゲート電極１１を形成する。 First, as shown in FIG. 2A, a chromium (Cr) film of, eg, a 200 nm-thickness is formed on the entire surface of the glass substrate 10 by, eg, vapor deposition, and then this chromium (Cr) is formed by wet etching. The film is patterned into a predetermined shape to form the gate electrode 11.
次に、図２（Ｂ）に示したように、例えばＣＶＤ法により、ガラス基板１０およびゲート電極１１の上に例えば膜厚３００ｎｍの窒化シリコン（ＳｉＮX ) からなるゲート絶縁膜１２を形成する。続いて、ＣＶＤ法によりゲート絶縁膜１２の上に例えば膜厚３００ｎｍの非晶質シリコン薄膜１３を形成する。次に、例えばＣＶＤ法により、この非晶質シリコン薄膜１３の上に例えば膜厚５０ｎｍの窒化シリコン（ＳｉＮX ) 膜を形成する。続いて、ウェットエッチングにより窒化シリコン膜をパターニングし、図２（Ｃ）に示したように、非晶質シリコン薄膜１３中のチャネル領域１３Ａに対向する位置に絶縁保護膜１４を形成する。 Next, as shown in FIG. 2B, a gate insulating film 12 made of, for example, 300 nm-thick silicon nitride (SiNx) is formed on the glass substrate 10 and the gate electrode 11 by, eg, CVD. Subsequently, an amorphous silicon thin film 13 of, eg, a 300 nm-thickness is formed on the gate insulating film 12 by CVD. Next, a silicon nitride (SiNx) film of, eg, a 50 nm-thickness is formed on the amorphous silicon thin film 13 by, eg, CVD. Subsequently, the silicon nitride film is patterned by wet etching to form an insulating protective film 14 at a position facing the channel region 13A in the amorphous silicon thin film 13 as shown in FIG.
次いで、図２（Ｄ）に示したように、例えばＣＶＤ法により、絶縁保護膜１４および非晶質シリコン薄膜１３の上に例えば膜厚５０ｎｍのｎ型不純物を含む非結晶シリコン膜１５を形成する。そののち、図３（Ａ）に示したように、ウェットエッチングにより非結晶シリコン膜１５の絶縁保護膜１４上に開口１５Ｃを形成し、非結晶シリコン膜１５をソース領域１５Ａおよびドレイン領域１５Ｂに分離する。このとき絶縁保護膜１４がエッチングストッパとして機能する。 Next, as shown in FIG. 2D, an amorphous silicon film 15 containing an n-type impurity of, eg, a 50 nm-thickness is formed on the insulating protective film 14 and the amorphous silicon thin film 13 by, eg, CVD. . After that, as shown in FIG. 3A, an opening 15C is formed on the insulating protective film 14 of the amorphous silicon film 15 by wet etching, and the amorphous silicon film 15 is separated into a source region 15A and a drain region 15B. To do. At this time, the insulating protective film 14 functions as an etching stopper.
続いて、図３（Ｂ）に示したように、シリコン（Ｓｉ）を触媒とした無電解めっきプロセスにより、非結晶シリコン膜１５上に例えば膜厚２００ｎｍの Ｎｉ／Ｐ（ニッケルと燐との混在金属）膜を形成し、続いて、例えばアルゴンなどの不活性ガス中で３５０℃の温度で熱アニールを施す。これによりＮｉ／Ｐ膜中の結合欠陥が低減されたり、微結晶の粒径が増すなどして電気伝導度が高まる。よって、ソース電極１６，ドレイン電極１７および配線となる金属層が形成される。 Subsequently, as shown in FIG. 3B, by the electroless plating process using silicon (Si) as a catalyst, for example, Ni / P (mixture of nickel and phosphorus having a film thickness of 200 nm is formed on the amorphous silicon film 15. Metal) film is formed, followed by thermal annealing at a temperature of 350 ° C. in an inert gas such as argon. As a result, bonding defects in the Ni / P film are reduced, and the electrical conductivity is increased by increasing the grain size of the microcrystals. Therefore, the source electrode 16, the drain electrode 17, and the metal layer that becomes the wiring are formed.
無電解めっき液としては、シリコンがめっき液に溶解しやすく、金属が析出しやすいものであり、かつ成膜後の金属層がシリコン内に拡散しにくいものが好適である。例えば、硫酸Ｎｉ、フォスフィン酸ナトリウム、エチレンジアミン四酢酸などを混合して作られるめっき液（例：（株）ワールドメタル社製のリンデンＢＳＭ−１）であり、ニッケル（Ｎｉ）を含むものが好適である。めっき条件は、リンデンＢＳＭ−１であれば、常温でｐＨ：７に調整してから、８５℃に加熱攪拌しためっき液中に、６０秒基板を浸漬、揺動すればよい。 As the electroless plating solution, a solution in which silicon is easily dissolved in the plating solution and a metal is likely to precipitate, and a metal layer after film formation is difficult to diffuse into silicon is preferable. For example, a plating solution (for example, Linden BSM-1 manufactured by World Metal Co., Ltd.) made by mixing Ni sulfate, sodium phosphinate, ethylenediaminetetraacetic acid, etc., and containing nickel (Ni) is suitable. is there. In the case of Linden BSM-1, the plating conditions may be adjusted by adjusting the pH to 7 at room temperature, and then immersed and rocked in a plating solution heated and stirred at 85 ° C. for 60 seconds.
なお、めっき層の膜厚は処理時間を管理することによって調整することができ、所望の配線抵抗の大きさによって膜厚を決定すればよい。 In addition, the film thickness of a plating layer can be adjusted by managing processing time, and what is necessary is just to determine a film thickness with the magnitude | size of desired wiring resistance.
本実施の形態では、この無電解めっきプロセスにより、常圧で、選択的に金属層の成膜を行うことができる。すなわち、真空プロセスを用いることなく金属層（ソース電極１６，ドレイン電極１７および配線）の成膜が可能となる。 In the present embodiment, the metal layer can be selectively formed at normal pressure by this electroless plating process. That is, the metal layer (source electrode 16, drain electrode 17 and wiring) can be formed without using a vacuum process.
次いで、図３（Ｃ）に示したように、加熱された水素ガスと不活性ガスからなる混合ガス（０．１ＭＰａ,３５０℃）中で水素Ｈに曝しプラズマ水素化を行うことにより、非結晶シリコン膜１３内のチャネル領域１３Ａを水素化してダングリングボンドなどを不活性化させる。これにより図１に示した薄膜トランジスタを得ることができる。 Next, as shown in FIG. 3 (C), plasma hydrogenation is performed by exposing to hydrogen H in a mixed gas (0.1 MPa, 350 ° C.) consisting of heated hydrogen gas and inert gas, thereby producing an amorphous state. The channel region 13A in the silicon film 13 is hydrogenated to inactivate dangling bonds and the like. Thereby, the thin film transistor shown in FIG. 1 can be obtained.
このように本実施の形態では、図３（Ｂ）の工程で説明したように、ソース電極１６，ドレイン電極１７および配線となる金属層を形成する際に、ｎ型不純物を含む第２の非結晶シリコン膜１５を形成し、シリコン（Ｓｉ）を触媒とする無電解めっきプロセスを用いるようにしたので、従来のようなスパッタやドライエッチングといった、真空プロセスを用いることなく金属層を成膜することができる。 As described above, in this embodiment mode, as described in the step of FIG. 3B, when the metal layer to be the source electrode 16, the drain electrode 17, and the wiring is formed, the second non-contained n-type impurity is included. Since the crystalline silicon film 15 is formed and an electroless plating process using silicon (Si) as a catalyst is used, a metal layer can be formed without using a vacuum process such as conventional sputtering or dry etching. Can do.
図４（Ａ）は従来の製造プロセス、同図（Ｂ）は本実施の形態における製造プロセスをそれぞれ表したものである。すなわち、総工程数は同じあるものの、真空プロセスは従来が７工程であったものが、本実施の形態では５工程であり、投資コストが大きく、デバイスのコストを引き上げる要因となっている真空プロセスの工程数を減らすことができる。よって、本実施の形態では薄膜トランジスタの低コスト化を実現することが可能となる。 FIG. 4A shows a conventional manufacturing process, and FIG. 4B shows a manufacturing process in this embodiment. In other words, although the total number of processes is the same, the vacuum process is 7 processes in the past, but in this embodiment, it is 5 processes, which has a large investment cost and is a factor that raises the cost of the device. The number of processes can be reduced. Therefore, in this embodiment mode, the cost of the thin film transistor can be reduced.
以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定するものではなく種々変形可能である。例えば、上記実施の形態においては、シリコンを触媒として成膜されためっき金属層を例えばニッケル（Ｎｉ）等からなる単一層としたが、めっき金属層の上に１または２以上の導電層を形成して多層構造としてもよい。例えば、めっきによりニッケル（Ｎｉ）を成膜した後に、銅（Ｃｕ）層を積層することによって、電極および配線の抵抗値をより下げることができるようになる。また、ニッケル（Ｎｉ）からなるめっき層上にコバルト（Ｃｏ）層を積層することによって、腐食性を高めるようにすることもできる。 The present invention has been described with reference to the embodiment. However, the present invention is not limited to the above embodiment and can be variously modified. For example, in the above embodiment, the plated metal layer formed using silicon as a catalyst is a single layer made of, for example, nickel (Ni), but one or more conductive layers are formed on the plated metal layer. Thus, a multilayer structure may be used. For example, by depositing a nickel (Ni) film by plating and then laminating a copper (Cu) layer, the resistance values of the electrodes and wiring can be further reduced. Corrosion can also be improved by laminating a cobalt (Co) layer on a plating layer made of nickel (Ni).
１０…ガラス基板、１１…ゲート電極、１２…ゲート絶縁膜、１３…非結晶シリコン膜（第１の非結晶シリコン膜）、１３Ａ…チャネル領域、１４…絶縁保護膜、１５…非結晶シリコン膜（第２の非結晶シリコン膜）、１５Ａ…ソース領域、１５Ｂ…ドレイン領域、１６…ソース電極、１７…ドレイン電極。 DESCRIPTION OF SYMBOLS 10 ... Glass substrate, 11 ... Gate electrode, 12 ... Gate insulating film, 13 ... Non-crystalline silicon film (first non-crystalline silicon film), 13A ... Channel region, 14 ... Insulating protective film, 15 ... Non-crystalline silicon film ( (Second amorphous silicon film), 15A ... source region, 15B ... drain region, 16 ... source electrode, 17 ... drain electrode.
Claims (6)
前記絶縁保護膜および前記第１の非結晶シリコン膜の上に不純物を含む第２の非結晶シリコン膜を形成する工程と、
前記第２の非結晶シリコン膜のうち前記絶縁保護膜の上の少なくとも一部を選択的に除去することにより、前記第２の非結晶シリコン膜をソース領域およびドレイン領域に分離する工程と、
めっき法により、前記分離した第２の非結晶シリコン膜の表面を覆うようにソース電極およびドレイン電極となる金属層を形成する工程と
を含むことを特徴とする薄膜トランジスタの製造方法。 A gate electrode is formed on the substrate, a gate insulating film and a first amorphous silicon film are formed on the gate electrode in this order, and then correspond to a channel region on the first amorphous silicon film. Forming an insulating protective film in the region;
Forming a second amorphous silicon film containing impurities on the insulating protective film and the first amorphous silicon film;
Separating the second amorphous silicon film into a source region and a drain region by selectively removing at least a part of the second amorphous silicon film on the insulating protective film;
Forming a metal layer to be a source electrode and a drain electrode so as to cover the surface of the separated second amorphous silicon film by a plating method.
ことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 The method for manufacturing a thin film transistor according to claim 1, wherein the metal layer is formed by an electroless plating method.
ことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 The method for manufacturing a thin film transistor according to claim 1, wherein the insulating protective film is formed of silicon nitride, silicon oxide, or tantalum oxide.
前記ゲート電極上にゲート絶縁膜を間にして形成されると共に、チャネル，ソースおよびドレインの各領域を有する第１の非結晶シリコン膜と、
前記第１の非結晶シリコン膜の上の前記チャネル領域に対向する領域に形成された絶縁保護膜と、
前記第１の非結晶シリコン膜上から前記絶縁保護膜上にかけて形成されると共に、前記絶縁保護膜上において分離され、前記ソースおよびドレインの各領域の一部を構成する一対の第２の非結晶シリコン膜と、
それぞれ前記第２の非晶質シリコン膜の表面を覆うめっき層を含むと共に、ソース電極およびドレイン電極を構成する一対の金属層と
を備えたことを特徴とする薄膜トランジスタ。 A gate electrode formed on the substrate;
A first amorphous silicon film formed on the gate electrode with a gate insulating film therebetween and having channel, source and drain regions;
An insulating protective film formed in a region facing the channel region on the first amorphous silicon film;
A pair of second non-crystals formed on the first non-crystalline silicon film and on the insulating protective film and separated on the insulating protective film and constituting a part of each of the source and drain regions A silicon film,
A thin film transistor comprising a plating layer covering the surface of the second amorphous silicon film and a pair of metal layers constituting a source electrode and a drain electrode.
ことを特徴とする請求項４に記載の薄膜トランジスタ。 5. The thin film transistor according to claim 4, wherein the metal layer is formed of a multilayer film in which a low resistance layer is laminated on a plating layer covering the second polycrystalline silicon film.
ことを特徴とする請求項４に記載の薄膜トランジスタ。 The thin film transistor according to claim 4, wherein the insulating protective film is formed of silicon nitride, silicon oxide, or tantalum oxide.
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