JP2008300675A - 半導体装置 - Google Patents
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Abstract
【解決手段】 この半導体装置1において、第2配線層4の上には、第3配線層5が形成されている。第3配線層5には、所定パターンのAl配線36(各バリア膜34,35,37を含む)が形成されている。Al配線36は、層間膜38に被覆されている。この層間膜38の上には、表面保護膜39が積層されている。そして、表面保護膜39および層間膜38には、これらの膜を膜厚方向に貫通する、パッド開口40が形成されている。Al配線36は、パッド開口40内に臨む部分が、外部との電気接続のための電極パッドとして露出している。
【選択図】図1
Description
このような多層配線構造が採用された半導体装置において、配線抵抗を低減させるため、配線材料として、従来から用いられてきたAl(アルミニウム)に代えて、より導電性の高いCu(銅)を適用することが検討されている。
ところが、Cuは、酸化により腐食する性質を有するため、第2のCu配線の一部が貫通孔から露出したままであると、その第2のCu配線の露出部分が腐食してしまい、外部との電気接続信頼性が低下するおそれがある。それゆえ、従来の半導体装置において、第2のCu配線の露出部分は、耐腐食性に優れるAl(アルミニウム)からなる電極パッドにより覆われている。
そこで、この発明の目的は、多層配線構造を有する半導体装置において、製造工程を増加させることなく形成される、外部との電気接続信頼性の高い電極パッドを備える半導体装置を提供することにある。
また、Al配線は、多層配線構造の配線の一部である。Al配線が備えられる層(Al配線層)を形成する工程は、多層配線層を形成する工程に含まれる。それゆえ、Al配線層の形成に起因して、半導体装置の製造工程全体としての工程数が増加することがない。その結果、半導体装置の製造コストの増大を防止することができる。すなわち、Al配線は、多層配線構造における最上層配線でありながら、その一部が電極パッドとして機能する。
この半導体装置では、Cu配線の一部からなる下部電極と、この下部電極上に形成された容量膜と、この容量膜上に形成された上部電極とが備えられている。そのため、下部電極、容量膜および上部電極からなる構造物を、いわゆるMIMキャパシタとして使用することができる。また、下部電極は、Cu配線の一部からなるので、Cu配線の形成により下部電極の形成が達成される。そのため、多層配線層を形成する工程とは別にMIMキャパシタを作製する場合に比べて、低コストで、MIMキャパシタを備える半導体装置を製造することができる。
Cu配線とAl配線とをWプラグを用いて接続するには、たとえば、まず、バリア膜が、ビアホールの内面および絶縁膜の表面に被着される。次いで、このバリア膜に、W(タングステン)からなるW膜が被着される。そして、CMP法により、W膜のビアホール外の全ての部分が研磨される。これにより、ビアホール内に残存したW膜がWプラグとなる。こうして得られるWプラグは、絶縁膜の表面に対して凹んだ凹部を有する。Wプラグが形成された後には、絶縁膜上に、AlからなるAl膜がスパッタされる。Al膜は、Wプラグの凹部の直上部分に凹部を有する形状に形成される。次いで、このAl膜が、フォトリソグラフィ技術により、所定の配線パターンにパターニングされる。こうして、所定の配線パターンを有するAl配線が形成される。
この構成では、バリア層は、Wプラグに接する部分がTiN膜である。そのため、たとえば、WプラグがWF6ガス(六フッ化タングステンガス)を用いたCVD法で形成される場合において、WF6ガスが絶縁膜へ拡散し、絶縁膜を腐食させてしまうことを防止することができる。
図1は、この発明の第1の実施形態に係る半導体装置の構成を示す図解的な断面図である。
この半導体装置1は、たとえば、Si(シリコン)からなる半導体基板2上に、第1配線層3、第2配線層4および第3配線層5が、半導体基板2側からこの順に積層された多層配線構造を有する。
第1配線層3は、半導体基板2上に積層されたSiO2(酸化シリコン)からなる層間膜6と、この層間膜6上に積層されたSiC(炭化シリコン)からなる拡散防止膜10と、この拡散防止膜10上に積層されたSiO2からなる層間膜11とを備えている。
層間膜6には、半導体基板2と配線溝12とが対向する部分に、層間膜6を膜厚方向に貫通する、コンタクトホール7が形成されている。半導体基板2の表面におけるコンタクトホール7に臨む部分は、機能素子に対する電気接続のためのコンタクトとして機能する。 配線溝12の側面および底面には、Ta系バリア膜13が被着されている。Ta系バリア膜13は、たとえば、配線溝12の側面および底面に被着されたTa膜からなる単層構造、または、このTaN膜とTaN膜に被着されたTa膜とからなる2層構造を有している。
コンタクトホール7の側面および半導体基板2におけるコンタクトホール7内に臨む部分(コンタクト)には、TiN(窒化チタン)からなるTiNバリア膜8が被着されている。
第2配線層4は、層間膜11上に積層されたSiCからなる拡散防止膜15と、この拡散防止膜15の上に積層されたSiO2からなる層間膜16と、この層間膜16上に積層されたSiCからなるエッチストップ膜17と、このエッチストップ膜17の上に積層されたSiO2からなる層間膜18とを備えている。
層間膜16および拡散防止膜15には、Cu配線14と配線溝20とが対向する部分に、これらの膜を膜厚方向に貫通する、ビアホール19が形成されている。
配線溝20の側面および底面、ならびにビアホール19の側面およびCu配線14におけるビアホール19内に臨む部分には、Ta系バリア膜21が被着されている。
Ta系バリア膜21が被着されたビアホール19および配線溝20には、Cuを主成分とする金属からなるCu配線23が埋設されている。このCu配線23は、配線溝20を埋め尽くし、その上面が層間膜18の上面と面一をなしている。また、Cu配線23は、ビアホール19を埋め尽くしている。これにより、Cu配線23は、Ta系バリア膜21を介して、Cu配線14と電気的に接続されている。
層間膜38には、Al(アルミニウム)を主成分とする金属(たとえば、Al―Cu合金)からなる、所定パターンのAl配線36が形成されている。Al配線36は、その下面に被着されたTiNからなるTiNバリア膜35およびこのTiNバリア膜35に被着されたTiからなるTiバリア膜34を備える2層構造のバリア膜と、その上面に被着されたTiNからなるTiNバリア膜37とで挟まれている(以下、特記しない限り、単に「Al配線36」という場合には、このAl配線を指すものとする。)。なお、Tiバリア膜34およびTiNバリア膜35を備える2層構造のバリア膜に代えて、TiNからなる1層のバリア膜が形成されていてもよい。
ビアホール28の側面およびCu配線23におけるビアホール28内に臨む部分には、導電性の積層バリア膜30が被着されている。なお、積層バリア膜30の具体的構成については、図2を参照して、後に詳説する。
層間膜38の上には、SiNからなる表面保護膜39が積層されている。層間膜38および表面保護膜39には、Al配線36を、外部との電気接続のための電極パッドとして露出させるパッド開口40が形成されている。
MIMキャパシタ41は、Cu配線23の一部からなる下部電極22と、拡散防止膜24の一部からなる、拡散防止膜としての機能およびキャパシタ容量膜としての機能を合わせ持つ容量膜25と、この容量膜25の上に積層されたTiNからなる上部電極26とを備えている。上部電極26は、容量膜25を挟んで、下部電極22と対向している。これにより、Metal(下部電極22)−Insulator(容量膜25)−Metal(上部電極26)からなるMIM構造が形成されている。また、容量膜25および上部電極26は、層間膜27により被覆されている。
コンタクトホール29の側面および上部電極26におけるコンタクトホール29内に臨む部分には、導電性の積層バリア膜31が被着されている。積層バリア膜31は、たとえば、積層バリア膜30と同じ材料からなる。
図2は、図1における円Aで囲まれる部分の拡大図である。
積層バリア膜30は、Cu配線23とWプラグ32との間に介在され、複数の層が積層されてなる積層構造を有している。この実施形態では、積層バリア膜30は、Taバリア膜42と、TaNバリア膜43と、Tiバリア膜44と、TiNバリア膜45とからなる4層積層構造を有している。
TaNバリア膜43は、TaNからなり、Taバリア膜42の上に積層されている。TaNバリア膜43の膜厚は、たとえば、2nm〜20nmである。
TiNバリア膜45は、TiNからなり、Tiバリア膜44の上に積層されている。また、TiNバリア膜45は、積層バリア膜30の最上層をなし、Wプラグ32の表面に接触形成されている。また、TiNバリア膜45の膜厚は、たとえば、2nm〜20nmである。
次に、半導体装置1の製造方法について、図3A〜3Qを参照して説明する。
半導体装置1の製造に際しては、まず、図3Aに示すように、半導体基板2の上に、たとえば、CVD(Chemical Vapor Deposition:化学気相成長)法により、層間膜6が形成される。
次いで、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、W膜およびTiNバリア膜8が研磨される。この研磨処理は、W膜およびTiNバリア膜8のコンタクトホール7外に形成されている不要部分がすべて除去される。これにより、W膜が、Wプラグ9となる。そして、たとえば、CVD法により、Wプラグ9の上面を含む層間膜6上に、拡散防止膜10および層間膜11が形成される。
次いで、図3Cに示すように、配線溝12の内部を含む層間膜11の表面全域に、たとえば、CVD法により、Ta系バリア膜13が被着される。Ta系バリア膜13が被着された後には、たとえば、めっき法により、Ta系バリア膜13の上に、Cuを主成分とする金属からなるCu膜57が形成される。このCu膜57は、配線溝12を埋め尽くし、Ta系バリア膜13の表面全域を覆う厚みで形成される。
Cu配線14が形成された後には、図3Eに示すように、たとえば、CVD法により、Cu配線14の上面を含む層間膜11上に、拡散防止膜15、層間膜16、エッチストップ膜17および層間膜18が、この順に形成される。
次いで、図3Gに示すように、配線溝20の内部を含む層間膜18の表面全域に、たとえば、CVD法により、Ta系バリア膜21が被着される。
次に、図3Hに示すように、CMP法により、Cu膜58およびTa系バリア膜21が研磨される。これにより、Cu膜58は、配線溝20に埋設された部分がCu配線23となる。こうして、第2配線層4が得られる。
続いて、図3Jに示すように、公知のフォトリソグラフィ技術およびエッチング技術(たとえば、ドライエッチング)により、TiN膜60がエッチングされ、拡散防止膜24上でエッチングを停止させる。これにより、MIMキャパシタ41が形成される。
次いで、公知のフォトリソグラフィ技術およびエッチング技術(たとえば、ドライエッチング)により、層間膜27および拡散防止膜24を貫通してCu配線23の上面に達するビアホール28と、層間膜27を貫通して上部電極26の上面に達するコンタクトホール29とが形成される。
次いで、この積層膜が、公知のフォトリソグラフィ技術およびエッチング技術(たとえば、ドライエッチング)により、所定パターンに形成される。これにより、層間膜27の上に、Al配線36およびAl配線55が形成される。
そして、図3Qに示すように、公知のフォトリソグラフィ技術およびエッチング技術(たとえば、ドライエッチング)により、表面保護膜39および層間膜38を貫通して、Al配線36を露出させるパッド開口40が形成される。
以上のように、この多層配線構造を有する半導体装置1において、表面保護膜39および層間膜38には、パッド開口40が形成されている。Al配線36は、パッド開口40内に臨む部分が、外部との電気接続のための電極パッドとして露出している。
また、Wプラグ32が、積層バリア膜30における、Wとの密着性に優れるTiNバリア膜45に接している。そのため、積層バリア膜30とWプラグ32との密着性を向上させることができる。一方、Cu配線23が、積層バリア膜30における、Cuとの密着性に優れるTaバリア膜42に接している。そのため、積層バリア膜30とCu配線23との密着性を向上させることができる。そのため、積層バリア膜30の膜剥がれを防止することができる。したがって、ストレスマイグレーションの発生を防止することができる。さらに、TiNバリア膜45とCu配線23とが接さず、また、TaはCuとの反応性に乏しいため、Cu配線23の腐食を生じることもない。したがって、エレクトロマイグレーションの発生を防止することができる。
図4は、この発明の第2の実施形態に係る半導体装置47の構成を示す図解的な断面図である。この図4において、図1に示される各部に対応する部分には、図1の場合と同一の参照符号を付して示している。
半導体装置47において、層間膜38には、Al配線36に達する貫通孔46が形成されている。Al配線36は、貫通孔46に臨む部分が、貫通孔46を介して露出している。また、Al配線36には、貫通孔46を介して層間膜38の表面上に引き回された、Alを主成分とするAl再配線48が接続されている。Al再配線48は、層間膜38の表面上に引き回された部分が、SiNからなる表面保護膜49に被覆されている。
この露出したAl再配線48には、接続開口63を介して、Cuを主成分とする材料からなるポスト51が接続されている。
この図4に示す構成によっても、図1に示す半導体装置1と同様の作用および効果を奏することができる。
図5A〜Bは、Wプラグにより接続されるAl配線(上部配線)とCu配線(下部配線)との接続構造の形成方法を説明するための図解的な断面図である。
次いで、層間膜64の上に、SiCからなる拡散防止膜67およびSiO2からなる層間膜68が積層される。次に、層間膜68および拡散防止膜67におけるCu配線66に対向する部分に、これらの膜を貫通するビアホール74が形成される。
バリア膜およびW膜が積層された後には、CMP法により、これらの膜の層間膜68外の全ての部分が研磨される。これにより、ビアホール74内に残存したバリア膜がバリア膜69となり、ビアホール74内に残存したW膜がWプラグ70となる。Wプラグ70は、層間膜68の表面に対して凹んだ凹部72を有する形状に形成される。
そして、このAl膜71がフォトリソグラフィ技術により、所定の配線パターンにパターニングされて、図5Bに示すように、所定パターンのAl配線75(上部配線)が得られる。このAl膜71のパターニングに際しては、Al膜71の凹部73を目印として、Al膜71をパターニングすることができる。
たとえば、前述の実施形態では、積層バリア膜30は、Taバリア膜42、TaNバリア膜43、Tiバリア膜44およびTiNバリア膜45の4層構造からなるとしたが、Cu配線23に接する膜がTaバリア膜であり、Wプラグ32に接する膜がTiNバリア膜であれば、たとえば、以下の1〜5に示す積層構造でもよい。
(積層バリア膜30の積層構造)
1.Cu配線23/Taバリア膜/TaNバリア膜/Taバリア膜/Tiバリア膜/TiNバリア膜/Wプラグ32
2.Cu配線23/Taバリア膜/TaNバリア膜/Taバリア膜/TiNバリア膜/Wプラグ32
3.Cu配線23/Taバリア膜/TaNバリア膜/TiNバリア膜/Wプラグ32
4.Cu配線23/Taバリア膜/Tiバリア膜/TiNバリア膜/Wプラグ32
5.Cu配線23/Taバリア膜/TiNバリア膜/Wプラグ32
これら1〜5の積層構造のうち、1の積層構造や2の積層構造ように、TaNバリア膜がTaバリア膜で挟まれる構造であれば、積層バリア膜30のCu拡散防止性能を向上させることもできる。
また、前述の実施形態では、Cu配線23とAl配線36とは、Wプラグ32を用いて電気的に接続されているとしたが、Wプラグ32に代えて、たとえば、Cuを主成分とする金属からなるCuプラグを用いて電気的に接続してもよい。
また、前述の実施形態では、各拡散防止膜(10,15,24)およびエッチストップ膜17は、SiCを用いて形成されるとしたが、たとえば、SiNを用いて形成されてもよい。
3 第1配線層
4 第2配線層
5 第3配線層
16 層間膜
17 エッチストップ膜
18 層間膜
19 ビアホール
20 配線溝
21 Ta系バリア膜
22 下部電極
23 Cu配線
24 拡散防止膜
25 容量膜
26 上部電極
27 層間膜
28 ビアホール
30 積層バリア膜
32 Wプラグ
34 Tiバリア膜
35 TiNバリア膜
36 Al配線
37 TiNバリア膜
38 層間膜
39 表面保護膜
40 パッド開口
41 MIMキャパシタ
42 Taバリア膜
43 TaNバリア膜
44 Tiバリア膜
45 TiNバリア膜
64 層間膜
65 バリア膜
66 Cu配線
67 拡散防止膜
68 層間膜
69 バリア膜
70 Wプラグ
71 Al膜
72 凹部
73 凹部
74 ビアホール
75 Al配線
Claims (4)
- 複数の配線が絶縁膜を挟んで積層配置される多層配線構造を有する半導体装置であって、
Cuを主成分とするCu配線と、
前記Cu配線上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜に貫通形成されたビアホールを介して前記Cu配線と電気的に接続されたAlを主成分とするAl配線と、
前記Al配線上に形成された表面保護膜と、を含み、
前記表面保護膜には、外部との電気接続のための電極パッドとして前記Al配線の一部を露出させるパッド開口が形成されている、半導体装置。 - 前記Cu配線の一部からなる下部電極と、
前記下部電極上に形成された容量膜と、
前記容量膜上に形成された上部電極と、を含む、請求項1に記載の半導体装置。 - 前記ビアホール内に形成され、前記Cu配線と前記Al配線とを電気的に接続するためのWからなるWプラグを含む、請求項1または2に記載の半導体装置。
- 前記Cu配線と前記Wプラグとの間に介在されたバリア層を含み、
前記バリア層は、前記Cu配線に接するTa膜および前記Wプラグに接するTiN膜を備える、請求項3に記載の半導体装置。
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