JP2008295102A - Synthesizer apparatus and portable communication terminal with the same - Google Patents
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Abstract
Description
本発明は、時分割多元接続（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ ＭｕｌｔｉｐｌｅＡｃｃｅｓｓ：ＴＤＭＡ）で用いられるシンセサイザ装置及びこのシンセサイザ装置を用いた携帯通信端末に関するものである。 The present invention relates to a synthesizer device used in time division multiple access (TDMA) and a portable communication terminal using the synthesizer device.
一般に、ＴＤＭＡでは、複数のタイムスロット（通信スロット）を用いて通信を行っており、ＴＤＭＡで用いられる通信装置では、高速に周波数を切り替えることができるＰＬＬ周波数シンセサイザとしてデュアルシンセサイザ装置が用いられている。 In general, in TDMA, communication is performed using a plurality of time slots (communication slots), and in a communication device used in TDMA, a dual synthesizer device is used as a PLL frequency synthesizer capable of switching frequencies at high speed. .
そして、デュアルシンセサイザ装置では、二つのＰＬＬ周波数シンセサイザ部を備えて、これらＰＬＬシンセサイザ部からの出力信号のいずれか一方を選択スイッチによって選択する。つまり、ＰＬＬシンセサイザ部は交互にロックアップ動作を行って、ロックアップ動作が完了したＰＬＬシンセサイザ部の出力信号を選択スイッチで選択する。 The dual synthesizer device includes two PLL frequency synthesizer units, and selects one of the output signals from these PLL synthesizer units by a selection switch. That is, the PLL synthesizer unit alternately performs a lockup operation, and selects the output signal of the PLL synthesizer unit that has completed the lockup operation with the selection switch.
ところで、デュアルシンセサイザ装置においては、各ＰＬＬシンセサイザ部間の周波数干渉を防止する必要がある。つまり、各ＰＬＬシンセサイザ部の出力信号周波数は同一周波数帯であり、選択スイッチと各ＰＬＬシンセサイザ部との間のアイソレーションが不十分であると、選択スイッチで選択された出力信号には、選択側のＰＬＬシンセサイザ部の出力信号と非選択側のＰＬＬシンセサイザ部の出力信号とがスプリアス信号として作用し、信号歪み及び不要輻射成分となる。 By the way, in the dual synthesizer device, it is necessary to prevent frequency interference between the PLL synthesizer units. That is, the output signal frequency of each PLL synthesizer section is in the same frequency band, and if the isolation between the selection switch and each PLL synthesizer section is insufficient, the output signal selected by the selection switch has a selection side The output signal of the PLL synthesizer section and the output signal of the non-selected PLL synthesizer section act as spurious signals, resulting in signal distortion and unwanted radiation components.
また、アンテナ切換回路において、入出力端子ＲＣから受信端子ＲＸに信号を伝送する第１伝送経路と、送信端子ＴＸから入出力端子ＲＣに信号を伝送する第２伝送経路との間のアイソレーションを得るために、受信端子ＲＸと送信端子ＴＸとの間に、共振回路を構成するインダクタを設けるものが記載されている（特許文献１参照）。
ところで、従来のデュアルシンセサイザ装置においては、データ線又はクロック信号線の分岐点に信号減衰部を配置して、アイソレーションを向上させているものの、基板上にデュアルシンセサイザ装置を形成した場合には、基板自体の定在波比（ＶＳＷＲ）が劣化すると、これに起因してアイソレーションが低下してしまい、スプリアス信号が発生してしまう。 By the way, in the conventional dual synthesizer device, although the signal attenuating unit is arranged at the branch point of the data line or the clock signal line to improve the isolation, when the dual synthesizer device is formed on the substrate, When the standing wave ratio (VSWR) of the substrate itself is deteriorated, the isolation is lowered due to this, and a spurious signal is generated.
さらに、基板に形成される配線パターンが微細化されるにつれて、配線パターン間における相互作用が無視できなくなって、アイソレーションが低下してしまうという課題もある。 Further, as the wiring pattern formed on the substrate is miniaturized, there is a problem that the interaction between the wiring patterns cannot be ignored and the isolation is lowered.
本発明の目的は、ＶＳＷＲが劣化した基板においても所望のアイソレーションを得ることのできるシンセサイザ装置及びこのシンセサイザ装置を用いた携帯通信端末を提供することにある。 An object of the present invention is to provide a synthesizer device capable of obtaining a desired isolation even on a substrate with a degraded VSWR, and a portable communication terminal using the synthesizer device.
本発明のシンセサイザ装置は、プリント基板上に配置されたＰＬＬ集積回路によって構成されたＰＬＬシンセサイザ部を複数備え、さらに、前記複数のＰＬＬシンセサイザ部からの出力信号のうちいずれかを選択する選択手段と、前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有し、前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインが、前記プリント基板の配線パターンで形成されたシンセサイザ装置において、電源ラインに乗る前記基準信号を減衰させる電源フィルタにおけるコンデンサと、前記電源フィルタを介して前記ＰＬＬ集積回路それぞれに接続された電源と、前記基準信号供給ラインの途中に前記配線パターンで形成されたインダクタ、および、前記基準信号供給ラインを介してそれぞれの前記ＰＬＬシンセサイザ部に接続されたそれぞれのキャパシタ、によって構成されるローパスフィルタとを備えた構成を有している。 The synthesizer device according to the present invention includes a plurality of PLL synthesizer units configured by a PLL integrated circuit arranged on a printed circuit board, and further includes a selection unit that selects any one of output signals from the plurality of PLL synthesizer units. A reference oscillator for generating a reference signal to be supplied to each of the plurality of PLL synthesizer units, and a reference signal supply line for outputting the reference signal from the reference oscillator to each of the PLL synthesizer units. In a synthesizer device formed with a wiring pattern of a substrate, a capacitor in a power filter for attenuating the reference signal on a power line, a power source connected to each of the PLL integrated circuits via the power filter, and the reference signal supply Formed with the wiring pattern in the middle of the line Inductor, and has a structure in which a low-pass filter composed of the capacitors, which are connected to each of the PLL synthesizer unit via the reference signal supply line.
また、本発明のシンセサイザ装置は、前記それぞれのキャパシタは、共通の前記アースに接続されている構成を有している。 The synthesizer device of the present invention has a configuration in which each of the capacitors is connected to the common ground.
本発明の携帯通信端末は、プリント基板上に配置されたＰＬＬ集積回路によって構成されたＰＬＬシンセサイザ部を複数備え、さらに、前記複数のＰＬＬシンセサイザ部からの出力信号のうちいずれかを選択する選択手段と、前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有し、前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインが、前記プリント基板の配線パターンで形成されたシンセサイザ装置を備える携帯通信端末において、電源ラインに乗る前記基準信号を減衰させる電源フィルタにおけるコンデンサと、前記電源フィルタを介して前記ＰＬＬ集積回路それぞれに接続された電源と、前記基準信号供給ラインの途中に前記配線パターンで形成されたインダクタ、および、前記基準信号供給ラインを介してそれぞれの前記ＰＬＬシンセサイザ部に接続されたそれぞれのキャパシタ、によって構成されるローパスフィルタとを有する構成を有している。 The portable communication terminal according to the present invention includes a plurality of PLL synthesizer units configured by a PLL integrated circuit arranged on a printed circuit board, and further selects one of output signals from the plurality of PLL synthesizer units. A reference oscillator for generating a reference signal to be supplied to each of the plurality of PLL synthesizer units, and a reference signal supply line for outputting the reference signal from the reference oscillator to each of the PLL synthesizer units, In a portable communication terminal including a synthesizer device formed with a wiring pattern of a printed circuit board, a capacitor in a power supply filter that attenuates the reference signal on a power supply line, and a power supply connected to each of the PLL integrated circuits via the power supply filter And the wiring pattern in the middle of the reference signal supply line. The inductor formed by emission, and each of the capacitor the reference signal is connected to each of the PLL synthesizer unit via a supply line, and has a structure having a low-pass filter constituted by.
以上説明したように、本発明によれば、基板の定在波比が劣化したとしても、極めて簡単な構成でアイソレーションの低下を防止できるという効果がある。 As described above, according to the present invention, even if the standing wave ratio of the substrate is deteriorated, there is an effect that a reduction in isolation can be prevented with a very simple configuration.
以下、本発明の実施の形態について図面を参照して説明する。但し、この実施の形態に記載されている構成部品等は特に特定的な記載がない限り、この発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the component parts and the like described in this embodiment are merely illustrative examples, and are not intended to limit the scope of the present invention to that unless otherwise specified.
まず、図１を参照して、本発明によるデュアルシンセサイザ装置について説明する。図示のデュアルシンセサイザ装置は、ＴＤＭＡにおいて、タイムスロット毎に異なる出力周波数を設定するために用いられ、第１及び第２のＰＬＬシンセサイザ部１１及び１２を備えている。これら第１及び第２のＰＬＬシンセサイザ部１１及び１２は交互にＴＤＭＡのタイムスロットを担当しており、第１及び第２のＰＬＬシンセサイザ部１１及び１２はプリント基板１３の一面側に搭載されている。 First, a dual synthesizer device according to the present invention will be described with reference to FIG. The illustrated dual synthesizer device is used to set a different output frequency for each time slot in TDMA, and includes first and second PLL synthesizer units 11 and 12. These first and second PLL synthesizer units 11 and 12 alternately take charge of TDMA time slots, and the first and second PLL synthesizer units 11 and 12 are mounted on one surface side of the printed circuit board 13. .
第１及び第２のＰＬＬシンセサイザ部１１及び１２は、プリント基板１３に形成された配線パターン１３ａを介して、プリント基板１３の他面側に配置された基準信号発生器（基準発振器：ＴＣＸＯ）１４に接続され、基準発振器１４から基準信号が与えられる。 The first and second PLL synthesizers 11 and 12 are each provided with a reference signal generator (reference oscillator: TCXO) 14 disposed on the other surface side of the printed board 13 through a wiring pattern 13 a formed on the printed board 13. And a reference signal is given from the reference oscillator 14.
さらに、プリント基板１３の一面側には選択スイッチ（ＳＷ：選択手段）４５が配置され、選択ＳＷ４５は第１及び第２のＰＬＬシンセサイザ部１１及び１２の間に配置されている。選択ＳＷ４５は第１及び第２のＰＬＬシンセサイザ部１１及び１２からの出力信号を受けていずれか一方を選択する。また、第１及び第２のＰＬＬシンセサイザ部１１及び１２のアース線には第１及び第２のコンデンサ１１ａ及び１２ａが挿入されている（これら第１及び第２のコンデンサ１１ａ及び１２ａについては後述する）。 Further, a selection switch (SW: selection means) 45 is disposed on one surface side of the printed circuit board 13, and the selection SW 45 is disposed between the first and second PLL synthesizer units 11 and 12. The selection SW 45 receives one of the output signals from the first and second PLL synthesizer units 11 and 12 and selects one of them. The first and second capacitors 11a and 12a are inserted into the ground wires of the first and second PLL synthesizers 11 and 12 (the first and second capacitors 11a and 12a will be described later). ).
ここで、図２を参照すると、第１のＰＬＬシンセサイザ部１１は第１のＰＬＬＩＣ１５を有しており、この第１のＰＬＬＩＣ１５は、第１及び第２の分周器２１及び２２と第１の位相比較器２３とを備えている。同様に、第２のＰＬＬシンセサイザ部１２は第２のＰＬＬＩＣ１６を有しており、第２のＰＬＬＩＣ１６は、第３及び第４の分周器３１及び３２と第２の位相比較器３３とを備えている。そして、第１及び第２のＰＬＬＩＣ１５及び１６は共通アース線１１１によってアースされている。 Here, referring to FIG. 2, the first PLL synthesizer unit 11 includes a first PLLIC 15, and the first PLLIC 15 includes the first and second frequency dividers 21 and 22 and the first PLLIC 15. And a phase comparator 23. Similarly, the second PLL synthesizer unit 12 includes a second PLLIC 16, and the second PLLLIC 16 includes third and fourth frequency dividers 31 and 32 and a second phase comparator 33. ing. The first and second PLLICs 15 and 16 are grounded by a common ground line 111.
第１及び第２の分周器２１及び３１には基準発振器１４から基準信号が与えられ、図示の例では、第１及び第３の分周器２１及び３１は、基準信号を１／Ｒ分周（Ｒは２以上の整数）してそれぞれ第１及び第３の分周信号を第１及び第２の位相比較器２３及び３３に与えている。 A reference signal is supplied from the reference oscillator 14 to the first and second frequency dividers 21 and 31, and in the illustrated example, the first and third frequency dividers 21 and 31 divide the reference signal by 1 / R. The first and third frequency-divided signals are supplied to the first and second phase comparators 23 and 33, respectively (with R being an integer of 2 or more).
一方、第２及び第４の分周器２２及び３２からはそれぞれ第２及び第４の分周信号が第１及び第２の位相比較器２３及び３３に与えられる。第１の位相比較器２３は第１及び第３の分周信号の位相比較を行って、その位相差を表す第１の位相比較信号を出力する。同様にして、第２の位相比較器３３は第２及び第４の分周信号の位相比較を行って、その位相差を表す第２の位相比較信号を出力する。 On the other hand, the second and fourth frequency dividers 22 and 32 supply the second and fourth frequency division signals to the first and second phase comparators 23 and 33, respectively. The first phase comparator 23 compares the phases of the first and third divided signals and outputs a first phase comparison signal representing the phase difference. Similarly, the second phase comparator 33 compares the phases of the second and fourth divided signals and outputs a second phase comparison signal representing the phase difference.
これら第１及び第２の位相比較信号はそれぞれ第１及び第２のループフィルタ４１及び４２を介して第１及び第２の電圧制御発振器（ＶＣＯ）４３及び４４に与えられる。そして、第１及び第２のＶＣＯ４３及び４４では、第１及び第２のループフィルタ４１及び４２の出力信号に応じてそれぞれ第１及び第２の電圧制御信号を出力する。第１及び第２の電圧制御信号は選択スイッチ（ＳＷ）４５に与えられ、選択ＳＷ４５は第１及び第２の電圧制御信号のいずれか一方を選択信号として選択して出力する。 These first and second phase comparison signals are provided to first and second voltage controlled oscillators (VCO) 43 and 44 via first and second loop filters 41 and 42, respectively. Then, the first and second VCOs 43 and 44 output first and second voltage control signals according to the output signals of the first and second loop filters 41 and 42, respectively. The first and second voltage control signals are supplied to a selection switch (SW) 45, and the selection SW 45 selects and outputs one of the first and second voltage control signals as a selection signal.
なお、第１及び第２の電圧制御信号はそれぞれ第２及び第４の分周器２２及び３２に帰還されて、第２及び第４の分周器２２及び３２ではそれぞれ第１及び第２の電圧制御信号を１／Ｎ（Ｎは２以上の整数）分周して、前述の第２及び第４の分周信号とする。上述のデュアルシンセサイザ装置では、第１及び第２のＰＬＬＩＣ１５及び１６は、第１及び第２のＶＣＯ４３及び４４の出力周波数を所定の発振周波数にロックして、周波数を安定に保っている。 The first and second voltage control signals are fed back to the second and fourth frequency dividers 22 and 32, respectively, and the second and fourth frequency dividers 22 and 32 respectively receive the first and second voltage control signals. The voltage control signal is divided by 1 / N (N is an integer equal to or greater than 2) to obtain the above-described second and fourth divided signals. In the above-described dual synthesizer device, the first and second PLLICs 15 and 16 lock the output frequencies of the first and second VCOs 43 and 44 to a predetermined oscillation frequency to keep the frequency stable.
第１及び第２のＰＬＬＩＣ１５及び１６はそれぞれ電源フィルタ４６及び４７を介して電源４８に接続されており、基準発振器１４から第１及び第３の分周器２１及び３１に基準信号を供給する基準信号供給ライン４９は第１及び第２のコンデンサ１１ａ及び１２ａを介して接地されている。なお、第１及び第２のコンデンサ１１ａ及び１２ａのアースは共通である。 The first and second PLLICs 15 and 16 are connected to a power supply 48 through power supply filters 46 and 47, respectively, and a reference for supplying a reference signal from the reference oscillator 14 to the first and third frequency dividers 21 and 31. The signal supply line 49 is grounded via the first and second capacitors 11a and 12a. The first and second capacitors 11a and 12a have a common ground.
前述の基準信号供給ライン４９は配線パターン１３ａの一部であり、基準信号は配線パターン１３ａを介して第１及び第２のＰＬＬＩＣ１５及び１６に与えられる。プリント基板１３に形成された配線パターン１３ａはインダクタとみることができ、このインダクタ成分と第１及び第２のコンデンサ１１ａ及び１２ａとによってローパスフィルタが構成されることになる。さらに、プリント基板１３は多層基板であり、配線パターン１３ａとアースパターン１３ｂ，１３ｃとは異なる層に形成されている。異なる層に形成され対向して設けられた配線パターン１３ａとアースパターン１３ｂ，１３ｃとはキャパシタを形成するので、第１及び第２のコンデンサ１１ａ及び１２ａとみなすことができる（図５参照）。この際も、第１及び第２のコンデンサ１１ａ及び１２ａのアースは共通である。 The reference signal supply line 49 described above is a part of the wiring pattern 13a, and the reference signal is supplied to the first and second PLLICs 15 and 16 via the wiring pattern 13a. The wiring pattern 13a formed on the printed circuit board 13 can be regarded as an inductor, and the inductor component and the first and second capacitors 11a and 12a constitute a low-pass filter. Further, the printed board 13 is a multilayer board, and the wiring pattern 13a and the ground patterns 13b and 13c are formed in different layers. Since the wiring pattern 13a and the ground patterns 13b and 13c formed in different layers and facing each other form a capacitor, they can be regarded as the first and second capacitors 11a and 12a (see FIG. 5). Also in this case, the grounds of the first and second capacitors 11a and 12a are common.
つまり、図３に示すように、基準信号供給ライン４９には、インダクタンス４９ａが含まれており、このインダクタンス４９ａとプリント基板１３に形成された第１及び第２のコンデンサ１１ａ及び１２ａとによってローパスフィルタ（ＬＰＦ）が構成されて、このＬＰＦによって高周波成分が除去されることになる（高周波成分を減衰させる）。これによって、プリント基板１３自体のＶＳＷＲが劣化しても、アイソレーションが低下することがなく、スプリアス信号の発生を防止できることになる（なお、図３においては、電源フィルタ４６及び４７と電源４８とは省略されている）。 That is, as shown in FIG. 3, the reference signal supply line 49 includes an inductance 49a. The low-pass filter is formed by the inductance 49a and the first and second capacitors 11a and 12a formed on the printed circuit board 13. (LPF) is configured, and the high-frequency component is removed by this LPF (the high-frequency component is attenuated). As a result, even if the VSWR of the printed circuit board 13 itself deteriorates, the isolation does not decrease, and the generation of spurious signals can be prevented (in FIG. 3, the power supply filters 46 and 47, the power supply 48, Is omitted).
上述のようにして、基準信号を供給する基準信号供給ライン４９の配線パターン１３ａとこの配線パターン１３ａと対向するアースパターン１３ｂ，１３ｃとによって形成される第１及び第２のコンデンサ１１ａ及び１２ａを利用して、ＬＰＦを構成すれば、極めて簡単な構成で、不要な高周波成分を除去することができ、結果的に、プリント基板１３におけるＶＳＷＲが改善されて、アイソレーションの低下を防止できることになる（つまり、ＬＰＦはアイソレーションフィルタとして機能することになる）。また、ＰＬＬＩＣ１５及び１６のアースラインを分離する必要がなくなり、基板設計、製作時の手間が軽減される。 As described above, the first and second capacitors 11a and 12a formed by the wiring pattern 13a of the reference signal supply line 49 for supplying the reference signal and the ground patterns 13b and 13c facing the wiring pattern 13a are used. If the LPF is configured, unnecessary high-frequency components can be removed with an extremely simple configuration, and as a result, the VSWR in the printed circuit board 13 is improved, and a decrease in isolation can be prevented ( That is, the LPF functions as an isolation filter). In addition, it is not necessary to separate the ground lines of the PLLICs 15 and 16, and the labor for designing and manufacturing the substrate is reduced.
この結果、図４に示すようなアイソレーション特性を得ることができる（なお、図４において、符号”Ａ”は第１のＰＬＬシンセサイザ部１１のアイソレーション特性を示し、符号”Ｂ”は第２のＰＬＬシンセサイザ部１２のアイソレーション特性を示す）。
さらに、基準信号供給ライン４９上の高周波成分を簡単な構成で除去できる結果、電源ラインに乗る基準信号を減衰させるための電源フィルタにおけるコンデンサを小容量のものとすることができる。また、インダクタンス４９ａをプリント基板のパターンを利用し、コンデンサ１１ａ、１２ａをプリント基板のパターンにより形成しているので、部品としてのコイルやコンデンサを使用せずに済み、これらの部品を取り付けるためのスペースが必要ない。よって、ＰＬＬシンセサイザ装置を小型軽量なものにすることができる。加えて、取付け作業も必要ないのでコスト低減ができる。そして、コイルとコンデンサ部品自体が取付けられていないので製品化後も半田付け不良などのトラブルが発生することがなく、信頼性の高いシンセサイザ装置をユーザーに提供することができる。
As a result, an isolation characteristic as shown in FIG. 4 can be obtained (in FIG. 4, the symbol “A” indicates the isolation property of the first PLL synthesizer unit 11, and the symbol “B” indicates the second characteristic. 2 shows the isolation characteristics of the PLL synthesizer section 12).
Furthermore, as a result of removing the high-frequency component on the reference signal supply line 49 with a simple configuration, the capacitor in the power supply filter for attenuating the reference signal on the power supply line can have a small capacity. In addition, since the inductance 49a is formed of a printed circuit board pattern and the capacitors 11a and 12a are formed of the printed circuit board pattern, it is not necessary to use a coil or a capacitor as a component, and a space for mounting these components is used. Is not necessary. Therefore, the PLL synthesizer device can be made small and light. In addition, since no installation work is required, the cost can be reduced. Further, since the coil and the capacitor component itself are not attached, troubles such as poor soldering do not occur even after commercialization, and a highly reliable synthesizer device can be provided to the user.
図６に本発明の他の実施の形態を示す。図６は、ＴＤＭＡ方式の携帯通信端末を示しており、この携帯通信端末は、アンテナ５１、送受信周波数を共用するための共用器（ＤＵＰ）５２、高周波増幅器５３、不要波を除去するための受信用バンドパスフィルタ（ＢＰＦ）５４、受信周波数を受信中間周波数にダウンコンバージョンするための受信用ミキサ５５、中間周波フィルタ（ＢＰＦ）５６、中間周波増幅器５７、復調器（ＤＥＭＯＤ）５８、受信用第２局部発振回路６０、基準発振器１４、第１のＰＬＬシンセサイザ部１１、第２のＰＬＬシンセサイザ部１２、送信用第２局部発振回路６１、変調器（ＭＯＤ）６２、送信周波数にアップコンバージョンするための送信用ミキサ６３、前置増幅器６４、送信用バンドパスフィルタ（ＢＰＦ）６５、電力増幅器６６、ベースバンド処理部（ＢＡＳＥ ＢＡＮＤ）５９を有している。 FIG. 6 shows another embodiment of the present invention. FIG. 6 shows a TDMA type portable communication terminal. The portable communication terminal includes an antenna 51, a duplexer (DUP) 52 for sharing a transmission / reception frequency, a high frequency amplifier 53, and a reception for removing unnecessary waves. Band-pass filter (BPF) 54, reception mixer 55 for down-converting the reception frequency to the reception intermediate frequency, intermediate frequency filter (BPF) 56, intermediate frequency amplifier 57, demodulator (DEMOD) 58, reception second Local oscillation circuit 60, reference oscillator 14, first PLL synthesizer unit 11, second PLL synthesizer unit 12, second local oscillation circuit 61 for transmission, modulator (MOD) 62, transmission for up-conversion to transmission frequency Trust mixer 63, preamplifier 64, transmission bandpass filter (BPF) 65, power amplifier 66, baseband And a processing unit (BASE BAND) 59.
第１のＰＬＬシンセサイザ部１１及び第２のＰＬＬシンセサイザ部１２は基準発振器１４から入力された基準信号からそれぞれ所定の周波数にロックした信号を発生する。第１及び第２のシンセサイザ部１１及び１２はそれぞれ予め設定されたＴＤＭＡのタイムスロットを受け持っており、図示されていない制御部の指示によって第１及び第２のシンセサイザ部１１及び１２の受け持ちタイムスロットの間、選択スイッチ４５が第１のＰＬＬシンセサイザ部１１からの出力又は第２のＰＬＬシンセサイザ部１２からの出力を選択して出力する。 The first PLL synthesizer unit 11 and the second PLL synthesizer unit 12 each generate a signal locked to a predetermined frequency from the reference signal input from the reference oscillator 14. The first and second synthesizer units 11 and 12 each have a preset time slot of TDMA, and the time slot of the first and second synthesizer units 11 and 12 is instructed by a control unit (not shown). During this time, the selection switch 45 selects and outputs the output from the first PLL synthesizer unit 11 or the output from the second PLL synthesizer unit 12.
選択スイッチ４５から第１又は第２のＰＬＬシンセサイザ部１１又は１２にそれぞれ至る信号ラインはプリント基板上に配置されており、この信号ラインのプリント配線パターンとアースとの間にはコンデンサ１１ａ及び１２ａ（キャパシタ）が接続され、それぞれ信号ラインのプリント配線パターンが形成するインダクタとによってローパスフィルタ（ＬＰＦ）が構成される。なお、第１及び第２のＰＬＬシンセサイザ部１１及び１２のアースは共通であり、第１及び第２のコンデンサ１１ａ及び１２ａのアースも共通である。 Signal lines extending from the selection switch 45 to the first or second PLL synthesizer unit 11 or 12 are arranged on a printed circuit board, and capacitors 11a and 12a (between the printed wiring pattern of the signal line and the ground are provided. Capacitors) are connected, and a low-pass filter (LPF) is formed by inductors formed by printed wiring patterns of signal lines. The grounds of the first and second PLL synthesizers 11 and 12 are common, and the grounds of the first and second capacitors 11a and 12a are also common.
選択スイッチ４５によって選択された信号を用いて、被変調波が送信用ミキサ６３でアップコンバージョンされ、電力増幅器６６で最終出力まで出力が増幅された後、アンテナ５１から送信される。 Using the signal selected by the selection switch 45, the modulated wave is up-converted by the transmission mixer 63, the output is amplified to the final output by the power amplifier 66, and then transmitted from the antenna 51.
また、受信信号を受信する際には、選択スイッチ４５によって選択された周波数の信号を用いて、受信用ミキサ５５によってダウンコンバージョンされて、中間周波数信号となる。 Further, when receiving a reception signal, a signal having a frequency selected by the selection switch 45 is used to down-convert by the reception mixer 55 to be an intermediate frequency signal.
携帯通信端末において、上述のような回路構成とすることによって、インダクタンス４９ａと第１のコンデンサ１１ａ及び第２のコンデンサ１２ａとによって構成された２つのＬＰＦによって、第１のＰＬＬシンセサイザ部１１と第２のＰＬＬシンセサイザ部１２とのアイソレーションの低下を防止でき、その結果、第１のＰＬＬシンセサイザ部１１と第２のＰＬＬシンセサイザ部１２とのアースを分離しなくても、プリント基板１３自体のＶＳＷＲが劣化した場合にもスプリアス信号の発生を防止することができる。 In the portable communication terminal, the first PLL synthesizer unit 11 and the second PLLF are configured by two LPFs configured by the inductance 49a, the first capacitor 11a, and the second capacitor 12a by adopting the circuit configuration as described above. As a result, the VSWR of the printed circuit board 13 itself can be reduced without separating the ground between the first PLL synthesizer unit 11 and the second PLL synthesizer unit 12. Even when it is deteriorated, it is possible to prevent the generation of spurious signals.
さらに、インダクタンス４９ａはプリント基板のパターンを利用して形成しているので、部品としてのコイルを使用せずに済み、これらの部品を取り付けるスペースが必要ない。よって、携帯通信端末を小型軽量なものにすることができる。また、部品としてのコイルを使用しないから、取付け作業も必要なく、コスト低減ができる。そして、部品としてのコイル自体が取付けられていないので、製品化後も半田付け不良などのトラブルが発生することがなく、信頼性の高い携帯通信端末をユーザーに提供することができる。 Furthermore, since the inductance 49a is formed using the pattern of the printed circuit board, it is not necessary to use a coil as a component, and a space for mounting these components is not necessary. Therefore, the portable communication terminal can be made small and light. In addition, since no coil as a part is used, no installation work is required, and costs can be reduced. And since the coil itself as a component is not attached, troubles such as poor soldering do not occur even after commercialization, and a highly reliable portable communication terminal can be provided to the user.
１１、１２ ＰＬＬシンセサイザ部
１１ａ、１２ａ コンデンサ
１３ プリント基板
１４ 基準発振器（基準信号発生器）
１５、１６ ＰＬＬＩＣ
２１、２２、３１、３２ 分周器
２３、３３ 位相比較器
４１、４２ ループフィルタ
４３、４４ 電圧制御発振器（ＶＣＯ）
４５ 選択スイッチ（ＳＷ）
４６、４７ 電源フィルタ
４８ 電源
４９ 基準信号供給ライン
４９ａ インダクタンス
５１ アンテナ
５２ 共用器（ＤＵＰ）
５３ 高周波増幅器
５４、６５ バンドパスフィルタ（ＢＰＦ）
５５ 受信用ミキサ
５６ 中間周波フィルタ（ＢＰＦ）
５７ 中間周波増幅器
５８ 復調器（ＤＥＭＯＤ）
５９ ベースバンド処理部（ＢＡＳＥ ＢＡＮＤ）
６０ 受信用第２局部発振器
６１ 送信用第２局部発振器
６２ 変調器（ＭＯＤ）
６３ 送信用ミキサ
６４ 前置増幅器
11, 12 PLL synthesizer section 11a, 12a Capacitor 13 Printed circuit board 14 Reference oscillator (reference signal generator)
15, 16 PLLIC
21, 22, 31, 32 Frequency divider 23, 33 Phase comparator 41, 42 Loop filter 43, 44 Voltage controlled oscillator (VCO)
45 Selection switch (SW)
46, 47 Power supply filter 48 Power supply 49 Reference signal supply line 49a Inductance 51 Antenna 52 Duplexer (DUP)
53 High frequency amplifier 54, 65 Band pass filter (BPF)
55 Receiving mixer 56 Intermediate frequency filter (BPF)
57 Intermediate Frequency Amplifier 58 Demodulator (DEMOD)
59 Baseband processing unit (BASE BAND)
60 Second local oscillator for reception 61 Second local oscillator for transmission 62 Modulator (MOD)
63 Transmitter mixer 64 Preamplifier
Claims (3)
前記複数のＰＬＬシンセサイザ部からの出力信号のうちいずれかを選択する選択手段と、
前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有し、
前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインが、前記プリント基板の配線パターンで形成されたシンセサイザ装置において、
電源ラインに乗る前記基準信号を減衰させる電源フィルタにおけるコンデンサと、
前記電源フィルタを介して前記ＰＬＬ集積回路それぞれに接続された電源と、
前記基準信号供給ラインの途中に前記配線パターンで形成されたインダクタ、および、前記基準信号供給ラインを介してそれぞれの前記ＰＬＬシンセサイザ部に接続されたそれぞれのキャパシタ、によって構成されるローパスフィルタと
を備えたことを特徴とするシンセサイザ装置。 Comprising a plurality of PLL synthesizer parts configured by PLL integrated circuits arranged on a printed circuit board;
Selecting means for selecting one of output signals from the plurality of PLL synthesizer units;
A reference oscillator for generating a reference signal to be provided to each of the plurality of PLL synthesizer units,
In a synthesizer device in which a reference signal supply line for outputting the reference signal from the reference oscillator to each of the PLL synthesizer units is formed by a wiring pattern of the printed circuit board,
A capacitor in a power supply filter that attenuates the reference signal on the power supply line;
A power supply connected to each of the PLL integrated circuits via the power supply filter;
A low-pass filter including an inductor formed in the wiring pattern in the middle of the reference signal supply line, and a capacitor connected to each of the PLL synthesizer units via the reference signal supply line. A synthesizer device characterized by that.
前記複数のＰＬＬシンセサイザ部からの出力信号のうちいずれかを選択する選択手段と、
前記複数のＰＬＬシンセサイザ部それぞれに与える基準信号を発生する基準発振器と、を有し、
前記基準発振器から前記ＰＬＬシンセサイザ部のそれぞれに前記基準信号を出力するための基準信号供給ラインが、前記プリント基板の配線パターンで形成されたシンセサイザ装置を備える携帯通信端末において、
電源ラインに乗る前記基準信号を減衰させる電源フィルタにおけるコンデンサと、
前記電源フィルタを介して前記ＰＬＬ集積回路それぞれに接続された電源と、
前記基準信号供給ラインの途中に前記配線パターンで形成されたインダクタ、および、前記基準信号供給ラインを介してそれぞれの前記ＰＬＬシンセサイザ部に接続されたそれぞれのキャパシタ、によって構成されるローパスフィルタと
を有することを特徴とする携帯通信端末。 Comprising a plurality of PLL synthesizer parts configured by PLL integrated circuits arranged on a printed circuit board;
Selecting means for selecting one of output signals from the plurality of PLL synthesizer units;
A reference oscillator for generating a reference signal to be provided to each of the plurality of PLL synthesizer units,
In a portable communication terminal including a synthesizer device, wherein a reference signal supply line for outputting the reference signal from the reference oscillator to each of the PLL synthesizer units is formed by a wiring pattern of the printed circuit board,
A capacitor in a power supply filter that attenuates the reference signal on the power supply line;
A power supply connected to each of the PLL integrated circuits via the power supply filter;
A low-pass filter configured by an inductor formed in the wiring pattern in the middle of the reference signal supply line, and a capacitor connected to the PLL synthesizer unit via the reference signal supply line A mobile communication terminal characterized by the above.
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2008
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