JP2008295018A - D/a変換回路、駆動回路及び表示装置 - Google Patents
D/a変換回路、駆動回路及び表示装置 Download PDFInfo
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Abstract
【課題】回路面積を大きくすることなく、多ビットの電圧を生成することが可能なDA変換回路を提供すること。
【解決手段】本発明の一態様に係るDA変換回路は、入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、前記上位ビットに応じて、前記メイン電圧のうちの1つを選択する上位ビットデコード回路と、前記下位ビットに応じて、前記サブ電圧のうちの1つを選択する下位ビットデコード回路と、前記上位ビットデコード回路によって選択された第1メイン電圧と、前記下位ビットデコード回路によって選択された第1サブ電圧と、基準電圧とを加減算処理する加減算回路とを有する。
【選択図】図3
【解決手段】本発明の一態様に係るDA変換回路は、入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、前記上位ビットに応じて、前記メイン電圧のうちの1つを選択する上位ビットデコード回路と、前記下位ビットに応じて、前記サブ電圧のうちの1つを選択する下位ビットデコード回路と、前記上位ビットデコード回路によって選択された第1メイン電圧と、前記下位ビットデコード回路によって選択された第1サブ電圧と、基準電圧とを加減算処理する加減算回路とを有する。
【選択図】図3
Description
本発明は、デジタル信号をアナログ信号に変換するD/A変換回路、表示装置の駆動回路、及びそれを用いた表示装置に関する。
液晶表示装置(LCD:Liquid Crystal Display)は、薄型・軽量・低消費電力の特徴を活かして、情報通信時代に必須のフラットパネルディスプレイとして、OA用、民生用、産業用と幅広く活用されている。一般に、このような液晶表示装置には、階調電位発生装置、デコード回路、アンプ等を有する液晶駆動回路(液晶駆動IC)が実装される。階調電位発生回路は、複数の階調電位を発生する。デコード回路は、入力される画像データに応じて、複数の階調電位のうちいずれかの階調電位を選択する。デコード回路によって選択された階調電位は、アンプによって電流増幅され、ソース配線を介して液晶パネルに供給される。
図22は、従来の8ビットのソース側液晶駆動回路1の構成を示すブロック図である。図22に示すように、ソース側液晶駆動回路1は、レシーバ&シリアルパラレル変換回路2、シフトレジスタ回路3、ラッチ回路4、階調電位発生回路5、デコード回路6、アンプ7等を備えている。レシーバ&シリアルパラレル変換回路2は、タイミングコントローラ(不図示)から送られてくるシリアルな画像データを受信し、当該画像データを1画素ごとのパラレルな階調データD00〜D07に変換を行う。シフトレジスタ回路3は、入力されるクロック信号に基づいて、ラッチ回路4のデータ取り込み信号を生成し、ラッチ回路4に出力する。
ラッチ回路4は、シフトレジスタ回路3から入力されるデータ取り込み信号に応じて、出力数に対応したデジタル階調データを保持する。階調電位発生回路5は、階調電位VDATA0〜VDATA255を生成し、デコード回路6に入力する。デコード回路6は、入力された階調電位VTADA0〜VDATA255の中から、ラッチ回路4から送られてくる階調データD00〜D07に対応した階調電位を出力ごとに選択する。なお、階調電位VDATA0〜VDATA255は、デコード回路6内の同一極性の出力同士で共有されている。
そして、デコード回路6によって、選択された各階調電位は、例えば、出力数が720の場合、出力ごとに備えられたアンプ7の入力端子t1〜t720に出力される。デコード回路6によって階調電位が選択された際、アンプ7の全出力は、ソース配線(out1〜out720)を充放電し、ソース配線を介して選択された電位を液晶表示パネルの各画素に供給する。
図23に従来のデコード回路6の構成を示す。図23に示すように、デコード回路6は、出力数に対応した720個のデコード単位回路61を有する。階調電位VDATA0〜VDATA255は、720個のデコード単位回路61で共有されている。各デコード単位回路61は、階調データD00〜D07がそれぞれ制御単位入力された直列形態の8個のスイッチ素子62で構成することができる。直列形態の8個のスイッチ素子62の一端に階調電位VDATA0〜VDATA255がそれぞれ供給され、他端には、共通接続されたアンプ7の入力端子に接続される。これらのスイッチ素子62は、ラッチ回路5から送られてくる階調データD00〜D07によってオン/オフが制御される。そして、階調電位VDATA0〜VDATA255のうち8個のスイッチ素子62が全てオンになっている階調電位がアンプ7の入力端子t1〜t720にそれぞれ出力される。なお、デコード回路6の構成は、図23以外の構成でもかまわない。
近年、テレビ向けの液晶表示装置ではより多くの色数を表示したいという要望が増えてきている。そのため、液晶駆動回路の多ビット化の要求が年々高まってきており、10ビットないしは12ビットの液晶駆動回路が主流になりつつある。しかしながら、上述したデコード回路6は、1ビット増えるごとにスイッチ素子62の数が2倍必要になり、回路面積も2倍になってしまう。液晶駆動回路のチップ面積のほとんどを占めているのがデコード回路6の部分であるため、ビット数を増やすと液晶駆動回路のチップ面積が極端に増えてしまう。例えば、10ビットの液晶駆動回路では、8ビットの液晶駆動回路の4倍のチップ面積が必要になる。12ビットの液晶駆動回路に至っては、8ビットの液晶駆動回路の実に16倍の面積が必要になってしまう。そのため、液晶駆動回路のコストが増大し、実現性が低下することになる。また、同様に階調電位用の配線(階調線)の本数も1ビット増えるたびに2倍の数が必要になり、多ビットの場合配線が極端に増えチップ面積に影響を与える。
従って、単純な階調電位発生回路5とデコード回路6だけでは、多ビット液晶駆動回路を実現することはむずかしい。そこで、デコード回路6の面積および階調線本数を削減できる従来技術が提案されている(特許文献1)。図24に、特許文献1に記載の従来のDA変換回路10を示す。図24に示すDA変換回路は、6ビットの液晶駆動回路の例である。DA変換回路10は、電圧V1〜V17を発生するラダー抵抗回路11、デコード回路12、アンプ13、容量C1、C2、C3を備える容量分圧回路14を備えている。容量C1、C2、C3の容量比は、1:2:1としている。
ここで、特許文献1に記載の従来のDA変換回路10の動作について説明する。まず、デコード回路12が、ラダー抵抗回路11で発生するV1〜V17の電圧のうち、階調データの上位4ビットに対応した隣接の2つの電圧を選択する。例えば、上位4ビットの階調データが0000であった場合、V1とV2を選択する。また、上位4ビットの階調データが1111であった場合はV16とV17を選択する。そして、選択した2つの電圧の電位差を、階調データの下位2ビットに応じて容量C1、C2、C3の接続状態を変え、分圧することによってDA変換を行っている。その分圧された電圧がアンプ13によって電流増幅されソース配線に供給される。下位2ビットの階調データは容量分圧回路14の容量C1、C2、C3で、上位4ビットの階調データはラダー抵抗回路11とデコード回路12によってDA変換する構成になっている。
以上のような構成にすることで、デコード回路12及び階調線本数を下位2ビット分削減できるため、液晶駆動回路のチップ面積を小さくすることができる。例えば、8ビット液晶駆動回路に従来技術を適用した場合、デコード回路の面積は6ビット相当となり、必要な階調線本数は64本となる。また、10ビット液晶駆動回路の場合は、デコード回路の面積は8ビット相当となり、必要な階調線本数は256本となる。
特開平11−109928号公報
しかしながら、従来のDA変換回路10には以下のような欠点がある。すなわち、従来のDA変換回路10では、容量分圧回路14を構成するための容量が3つ以上必要で、容量値に比を持たせる必要がある。全出力ピンで理想通りの容量比を実現するのは困難であるため、各出力ピン間で出力する電圧にばらつきが出てしまう。また、アンプ13は各出力で異なったオフセット電圧を持つため、さらに出力する電圧にばらつきが発生する。さらに、容量が3つ以上必要であるため、容量の複雑な切り替えをする必要があり、スイッチ素子が多数必要になる。このため、スイッチ素子のフィードスルー(チャージ分割現象)で出力する電圧に誤差が生じてしまうという問題がある。このように、従来のDA変換回路10は、製造ばらつきの影響を受けやすく、精度の高いDA変換回路を実現することができない。
また、下位2ビットの階調データのみを容量によってDA変換しているので、ビット数が増えるとデコード回路の面積や階調線の本数が増えてしまい、チップの面積を大幅に削減することができない。例えば、12ビット液晶駆動回路の場合は、デコード回路の面積は10ビット相当、階調線本数は1024本必要となる。14ビット液晶駆動回路の場合は、デコード回路の面積は12ビット相当、階調線本数は4096本必要となってしまう。このように多ビット液晶駆動回路に従来技術を適用しても、面積を大幅に削減することができず、液晶駆動回路のコストが増大してしまう。
また、容量分圧回路14でDA変換する下位ビットのビット数を3ビットないしは4ビットに増やし、デコード回路の面積を削減することもできる。しかしながら、その場合、容量分圧回路14の容量の数を増やす必要があるため、結局のところチップ面積を削減できず、製造ばらつきによる変換精度の問題も顕著化してくる。
本発明の一態様に係るDA変換回路は、入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、前記上位ビットに応じて、前記メイン電圧のうちの1つを選択する上位ビットデコード回路と、前記下位ビットに応じて、前記サブ電圧のうちの1つを選択する下位ビットデコード回路と、前記上位ビットデコード回路によって選択された第1メイン電圧と、前記下位ビットデコード回路によって選択された第1サブ電圧と、基準電圧とを加減算処理する加減算回路とを有するものである。このようにデコード回路を上位ビット用と下位ビット用に分けることで、デコード回路の面積を小さくすることができる。
本発明の一態様に係る駆動回路は、表示装置の複数の信号線に階調電圧を供給する駆動回路であって、上記に記載のDA変換回路を備え、前記上位ビットデコード回路、前記下位ビットデコード回路及び前記加減算回路を前記複数の信号線に対応する数分備えるものである。デコード回路を上位ビット用と下位ビット用に分けることで、デコード回路の面積を削減することができ、駆動回路のチップ面積を小さくすることができる。
本発明の一態様に係る表示装置は、複数の画素と、前記複数の画素に階調電圧を伝送する複数の信号線とを有する表示パネルと、前記複数の信号線に接続され、前記複数の画素に階調電圧を出力する駆動回路とを備える表示装置であって、前記駆動回路は、上記に記載の駆動回路であるものである。これにより、駆動回路のチップ面積を小さくすることができるため、表示パネルの駆動回路を実装する領域の面積を削減することが可能となる。
本発明によれば、チップ面積を大きくすることなく、多階調の階調電圧を生成することが可能なDA変換回路、駆動回路及び表示装置を提供することができる。
実施の形態1.
本発明の実施の形態1に係るDA変換回路、駆動回路及び表示装置について図を参照して説明する。図1は、本実施の形態に係る表示装置の構成を示す図である。ここでは、表示装置の一例として、液晶表示装置100について説明する。図2は、液晶表示装置100において用いられるソース側液晶駆動回路104の構成を示す図である。ここでは、6ビットのソース側液晶駆動回路104を例として説明する。また、6ビットの階調データを、上位3ビットと下位3ビットに分けてDA変換を行う。図3は、ソース側液晶駆動回路104に実装されたDA変換回路の構成を示す図である。
本発明の実施の形態1に係るDA変換回路、駆動回路及び表示装置について図を参照して説明する。図1は、本実施の形態に係る表示装置の構成を示す図である。ここでは、表示装置の一例として、液晶表示装置100について説明する。図2は、液晶表示装置100において用いられるソース側液晶駆動回路104の構成を示す図である。ここでは、6ビットのソース側液晶駆動回路104を例として説明する。また、6ビットの階調データを、上位3ビットと下位3ビットに分けてDA変換を行う。図3は、ソース側液晶駆動回路104に実装されたDA変換回路の構成を示す図である。
図1に示すように、本実施の形態に係る液晶表示装置100は、液晶表示パネル101、タイミングコントローラ102、ゲート側液晶駆動回路103、ソース側液晶駆動回路104を有している。液晶表示パネル101は、複数の画素から構成される表示領域を有する。液晶パネル101は、TFT(Thin Film Transistor)が形成された素子基板とこれに対向配置される対向基板との間に液晶を挟持した構成を有している。素子基板上には、水平方向にゲート配線(走査線)GL、垂直方向にソース配線(信号線)SLがそれぞれ形成されている。ゲート配線GLとソース配線SLの交差点付近には能動素子であるTFTが設けられている。また、ゲート配線GLとソース配線SLとの間には、画素電極が形成されている。TFTのゲートがゲート配線GLに、ソース電極がソース配線SLに、ドレイン電極が画素電極に、それぞれ接続される。一方、対向基板上にはコモン電極COMが形成されている。画素電極とコモン電極COMとの間に画素容量が形成される。また、TFTのソース配線SLに接続された電極と、ゲート配線GLあるいはコモン電極COMとの間には、補助容量が設けられている。
タイミングコントローラ102は、シリアルな画像データ及び表示に必要な各種の制御信号(ゲート制御信号、クロック等)を出力する。すなわち、タイミングコントローラ102は、ゲート側液晶駆動回路103、ソース側液晶駆動回路104のタイミングを制御する役割を果す。また、ソース側液晶駆動回路104は、タイミングコントローラ102から送られてくるデジタルの画像データをアナログの階調電圧に変換する。変換された、階調電圧は、ソース配線SLを介して液晶表示パネル101の画素に書き込まれる。
ゲート側液晶駆動回路103は、書き込む画素の指定を行う。すなわち、ゲート側液晶駆動回路103から各ゲート配線GLにはパルス状の走査信号が供給される。ゲート配線に供給された走査信号がオンレベルのとき、そのゲート配線に接続されているTFTが全てターンオンされる。ソース側液晶駆動回路104からソース配線SLに供給される階調電圧は、ターンオンされたTFTを介して画素電極に供給される。その後、走査信号がオフレベルとなりTFTがターンオフされると、供給された階調電圧が、次のフレームの走査信号が供給されるまでの間、液晶容量や補助容量などによって保持される。そして、各ゲート配線GLに順次走査信号を供給することにより、全ての画素電極に所定の階調電圧が供給され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
そして、画素電極の画素電圧とコモン電極の電圧との電圧差に応じて、画素電極−コモン電極間の液晶の配列が変化する。これによって、バックライト(不図示)から入射される光の透過量を制御する。液晶パネル101の各画素は、透過する光量に応じた色の濃淡とRGBいずれかの色表示によりさまざまな色合いの表示を行う。
ここで、図2及び図3を参照して、本実施の形態に係るソース側液晶駆動回路104の構成について説明する。図2に示すように、本実施の形態に係るソース側液晶駆動回路104は、レシーバ&シリアルパラレル変換回路105、シフトレジスタ回路106、ラッチ回路107、階調電位発生回路108、DA変換回路109、出力スイッチ素子SWout1〜SWout720を有している。また、図3に示すように、本実施の形態に係るDA変換回路109は、上位3ビットデコーダ110、下位3ビットデコーダ111、加減算回路112を有している。上位3ビットデコーダ110、下位3ビットデコーダ111には階調電位発生回路108から発生されるVa0〜Va7、Vb0〜Vb7の電圧がそれぞれ入力される。また、加減算回路112は、アンプ回路113、第1キャパシタC1、第2キャパシタC2、5つのスイッチ素子SW1〜SW5を備えている。
レシーバ&シリアルパラレル変換回路105は、タイミングコントローラ102から送られてくるシリアルの画像データを受信し、当該画像データを1画素ごとのパラレルなデジタルの階調データD00〜D07に変換を行う。シフトレジスタ回路106は、タイミングコントローラ102から入力されるクロック信号に基づいて、ラッチ回路107のデータ取り込み信号を生成し、ラッチ回路107に出力する。ラッチ回路107は、シフトレジスタ回路106から入力されるデータ取り込み信号に応じて、出力数に対応した階調データを保持する。
階調電位発生回路108は、入力される階調データの上位ビットに対応する複数のメイン電圧、下位ビットに対応する複数のサブ電圧を生成する。本実施の形態においては、階調電位発生回路108は、6ビットのデジタルな階調データの上位3ビットに対応するメイン電圧Va0〜Va7、及び、下位3ビットに対応するサブ電圧Vb0〜Vb7を発生する。階調電位発生回路108は、発生したメイン電圧Va0〜Va7を上位ビット3ビットデコーダ110に供給し、サブ電圧Vb0〜Vb7を下位3ビットデコーダ111に供給する。
DA変換回路109は、入力されるメイン電圧、サブ電圧及び基準電圧を加減算処理することにより、ラッチ回路107から送られてくる階調データに対応する階調電圧を出力する。具体的には、DA変換回路109に設けられた上位3ビットデコーダ110は、ラッチ回路107から入力される階調データの上位3ビットに応じて、入力される複数のメイン電圧Va0〜Va7のうち1つを選択し、加減算回路112に供給する。また、下位3ビットデコーダ111は、ラッチ回路107から入力される階調データの下位3ビットに応じて、入力される複数のサブ電圧Vb0〜Vb7のうち1つを選択し、加減算回路112に供給する。
加減算回路112は、上位3ビットデコーダ110で選択されたメイン電圧と、下位3ビットデコーダで選択されたサブ電圧と、さらに基準電圧Vrefを加減算して出力する。出力スイッチ素子SWout1〜SWout720は、タイミングコントローラ102から入力される制御信号によって、所定の期間、加減算回路112の出力とソース側液晶駆動回路104の出力端子OUT1〜OUT720を切り離す。出力スイッチ素子SWout1〜SWout720がオンとなっている期間に、階調データに基づいて生成された階調電圧が、ソース配線SLを介して液晶表示パネル101の各画素に供給される。
図3に示すように、加算減算回路112には、アンプ回路113が設けられている。アンプ回路113の非反転入力端子には、基準電圧Vrefが入力される。基準電圧Vrefは、メイン電圧の中間電圧Va4と等しい電圧とされる。また、加算減算回路112には、容量値が等しい、2つのキャパシタC1、C2が設けられている。第1キャパシタC1の一端には、上位3ビットデコーダ110が接続され、他端にはアンプ回路113の反転入力端子が接続される。また、第2キャパシタC2の一端には、下位3ビットデコーダ111が接続され、他端にはアンプ回路113の反転入力端子が接続される。
アンプ回路113の出力端子と、反転入力端子との間にはスイッチ素子SW1が接続されている。スイッチ素子SW1がオン状態となることにより、アンプ回路113はボルテージフォロア接続される。上位3ビットデコーダ110と第1キャパシタC1との間には、スイッチ素子SW2が設けられ、下位3ビットデコーダ111と第2キャパシタC2との間にはスイッチ素子SW4が設けられている。さらに、第1キャパシタC1とアンプ回路113の出力端子との間には、スイッチ素子SW3が設けられている。第2キャパシタC2と基準電圧Vrefとの間には、スイッチ素子SW5が設けられている。
ここで、図4〜図9を参照して、本実施の形態に係る6ビットのソース側液晶駆動回路104の動作について説明する。図4は、本実施の形態に係るソース側液晶駆動回路104の出力スイッチ素子SWout0〜SWout720に供給される制御信号を示すタイミングチャートである。図4に示すように、本実施の形態に係るソース側液晶駆動回路104では、DA変換を行うのに、サンプル期間とホールド期間の2つの期間を要する。サンプル期間中においては、制御信号の立ち上がりに同期して、出力スイッチ素子SWout0〜SWout720はオフとなる。一方、ホール期間中においては、制御信号の立ち下がりに同期して、出力スイッチ素子SWout0〜SWout720はオンとなる。
図5は、階調電位発生回路108で発生する上位3ビットの階調データに対応する8個のメイン電圧Va0〜Va7、及び下位3ビットの階調データに対応する8個のサブ電圧Vb0〜Vb7を示す図である。図6は上位3ビットの階調データの値に応じてそれぞれ選択されるメイン電圧を示しており、図7は下位3ビットの階調データの値に応じてそれぞれ選択されるサブ電圧を示している。
また、図8は、サンプル期間中の加減算回路112に設けられたスイッチ素子SW1〜SW5の状態を示している。図9は、ホールド期間中の加減算回路112に設けられたスイッチ素子SW1〜SW5の状態を示している。
ここでは、6ビットの2進数データ(110100)の階調データをDA変換する例について説明する。なお、(110100)2の階調データは、理想的には、14.8Vの階調電圧に変換されるものである。上述のとおり、6ビットの階調データは、上位3ビットと下位3ビットとに分けられる。また、アンプ回路113の非反転入力端子に入力される基準電圧Vrefは、メイン電圧の中間電圧Va4(12.3V)と等しい。
図4に示すように、サンプル期間では制御信号が立ち上がると、出力スイッチ素子SWout1〜SWout720がオフとなる。このとき、図8に示すように、スイッチ素子SW1、SW2、SW4がオンとなり、SW3、SW5がオフとなる。これにより、アンプ回路113はボルテージフォロアを形成し、非反転入力端子に入力された基準電圧Vref(12.3V)が出力される。よって、第1キャパシタC1と、第2キャパシタC2の一端は基準電圧Vrefと同電位(12.3V)となる。
また、階調データの上位3ビットは、(110)であるので、第1キャパシタC1の他端には、上位3ビットデコーダ110によって選択されたVa6(14.3V)が与えられる(図6参照)。階調データの下位3ビットは、(100)であるので、第2キャパシタC2の他端には、下位3ビットデコーダによって選択されたVb4(12.8V)が与えられる(図7参照)。従って、キャパシタC1、C2には、それぞれ式(1)、式(2)で示される電荷が蓄積される。
Q1=(Va6−Vref)C1
=(14.3−12.3)C1=2.0C1・・・(1)
Q2=(Vb4−Vref)C2
=(12.8−12.3)C2=0.5C2・・・(2)
Q1=(Va6−Vref)C1
=(14.3−12.3)C1=2.0C1・・・(1)
Q2=(Vb4−Vref)C2
=(12.8−12.3)C2=0.5C2・・・(2)
そして、ホールド期間で制御信号が立ち下がると、出力スイッチ素子SWout1〜SWout720がオンとなる。このとき、図9に示すように、SW3、SW5がオンとなり、スイッチ素子SW1、SW2、SW4がオフとなる。これにより、第2キャパシタC2の他端には、基準電圧Vref(12.3V)が与えられる。このため、第2キャパシタC2の端子間電圧は0Vとなり、第2キャパシタC2に蓄積される電荷Q2は0となる。また、電荷保存則により、サンプル期間中に第2キャパシタC2に蓄積されていた電荷は、第1キャパシタC1側に移動する。従って、キャパシタC1、C2には、それぞれ式(3)、式(4)で示される電荷が蓄積される。
Q1=(Va6−Vref)C1+(Vb4−Vref)C2
=2.0C1+0.5C2・・・(3)
Q2=(Vref−Vref)C2=(12.3−12.3)C2=0・・・(4)
Q1=(Va6−Vref)C1+(Vb4−Vref)C2
=2.0C1+0.5C2・・・(3)
Q2=(Vref−Vref)C2=(12.3−12.3)C2=0・・・(4)
ここで、製造ばらつきが全くなく、第1キャパシタC1の容量と第2キャパシタC2の容量が等しい(C1=C2)と仮定すると、式(3)は、以下の式(5)で表すことができる。
Q1=(Va6−Vref)C1+(Vb4−Vref)C1
=(2.0+0.5)C1=2.5C1・・・(5)
Q1=(Va6−Vref)C1+(Vb4−Vref)C1
=(2.0+0.5)C1=2.5C1・・・(5)
よって、第1キャパシタC1の端子間電圧V1は、V=Q/Cより、
V1=Va6+Vb4−2Vref=2.5・・・(6)
となる。よって、アンプ回路113の出力Voutは、以下の式で示される。
Vout=V1+Vref
=Va6+Vb4−Vref
=14.3+12.8−12.3=14.8・・・(7)
このように、本発明によれば、階調データ(110100)が、理想通り14.8Vの階調電圧にDA変換されていることがわかる。
V1=Va6+Vb4−2Vref=2.5・・・(6)
となる。よって、アンプ回路113の出力Voutは、以下の式で示される。
Vout=V1+Vref
=Va6+Vb4−Vref
=14.3+12.8−12.3=14.8・・・(7)
このように、本発明によれば、階調データ(110100)が、理想通り14.8Vの階調電圧にDA変換されていることがわかる。
上記では、アンプ回路113にオフセット電圧がない場合について説明を行ったが、本発明に係るDA変換回路は、アンプ回路113にオフセット電圧がある場合においても、通常の動作で自動的にアンプ回路113のオフセット電圧をキャンセルすることができる。すなわち、サンプル期間において、キャパシタC1、C2によってアンプ回路113のオフセット電圧をモニタリングし、ホールド期間にてそれを保持し、キャンセルして出力する。以下、アンプ回路113にオフセット電圧がある場合について図10、図11を参照して説明する。図10は、サンプル期間中の加減算回路112に設けられたスイッチ素子SW1〜SW5の状態を示している。図11は、ホールド期間中の加減算回路112に設けられたスイッチ素子SW1〜SW5の状態を示している。アンプ回路113のオフセット電圧をVoffとする。なお、スイッチ素子SW1〜SW5及び出力スイッチ素子SWout1〜SWout720のオンオフ動作については、上記の例と同一である。
図4に示すように、制御信号が立ち上がりサンプル期間となると、出力スイッチ素子SWout1〜SWout720がオフとなる。このとき、図10に示すように、スイッチ素子SW1、SW2、SW4がオンとなり、SW3、SW5がオフとなる。アンプ回路113にオフセット電圧がある場合、サンプル期間中には、アンプ回路113の出力端子から基準電圧Vref+Voff(12.3+VoffV)が出力される。よって、第1キャパシタC1と、第2キャパシタC2の一端は基準電圧Vref+Voffと同電位(12.3+VoffV)となる。
また、階調データの上位3ビットは、(110)であるので、第1キャパシタC1の他端には、上位3ビットデコーダ110によって選択されたVa6(14.3V)が与えられる(図6参照)。階調データの下位3ビットは、(100)であるので、第2キャパシタC2の他端には、下位3ビットデコーダによって選択されたVb4(12.8V)が与えられる(図7参照)。従って、キャパシタC1、C2には、それぞれ式(8)、式(9)で示される電荷が蓄積される。
Q1={Va6−(Vref+Voff)}C1
=(14.3−12.3−Voff)C1=(2.0−Voff)C1・・・(8)
Q2={Vb4−(Vref+Voff)}C2
=(12.8−12.3−Voff)C2=(0.5−Voff)C2・・・(9)
Q1={Va6−(Vref+Voff)}C1
=(14.3−12.3−Voff)C1=(2.0−Voff)C1・・・(8)
Q2={Vb4−(Vref+Voff)}C2
=(12.8−12.3−Voff)C2=(0.5−Voff)C2・・・(9)
そして、制御信号が立ち下がり、ホールド期間となると、出力スイッチ素子SWout1〜SWout720がオンとなる。このとき、図11に示すように、SW3、SW5がオンとなり、スイッチ素子SW1、SW2、SW4がオフとなる。これにより、第2キャパシタC2の他端には、基準電圧Vref(12.3V)が与えられる。このため、第2キャパシタC2の端子間電圧は−Voffとなり、第2キャパシタC2に蓄積される電荷Q2は−VoffC2となる。また、電荷保存則により、サンプル期間中に第2キャパシタC2に蓄積されていた残りの電荷は、第1キャパシタC1側に移動する。従って、キャパシタC1、C2には、それぞれ式(10)、式(11)で示される電荷が蓄積される。
Q1={(Va6−(Vref+Voff))C1+(Vb4−Vref)C2
=(2.0−Voff)C1+0.5C2・・・(10)
Q2={(Vref−(Vref+Voff))C2
=(12.3−12.3−Voff)C2=−VoffC2・・・(11)
Q1={(Va6−(Vref+Voff))C1+(Vb4−Vref)C2
=(2.0−Voff)C1+0.5C2・・・(10)
Q2={(Vref−(Vref+Voff))C2
=(12.3−12.3−Voff)C2=−VoffC2・・・(11)
ここで、製造ばらつきが全くなく、第1キャパシタC1の容量と第2キャパシタC2の容量が等しい(C1=C2)と仮定すると、式(10)は、以下の式(12)で表すことができる。
Q1=(Va6+Vb4−2Vref−Voff)C1
=(2.0+0.5−Voff)C1=(2.5−Voff)C1・・・(12)
Q1=(Va6+Vb4−2Vref−Voff)C1
=(2.0+0.5−Voff)C1=(2.5−Voff)C1・・・(12)
よって、第1キャパシタC1の端子間電圧V1は、V=Q/Cより、
V1=Va6+Vb4−2Vref−Voff=2.5−Voff・・・(13)
となる。よって、アンプ回路113の出力Voutは、以下の式で示される。
Vout=V1+Vref+Voff
=Va6+Vb4−Vref
=14.3+12.8−12.3=14.8・・・(14)
このように、本発明によれば、アンプ回路113のオフセット電圧Voffが完全にキャンセルされていることがわかる。また、階調データ(110100)が、理想通り14.8Vの階調電圧にDA変換される。
V1=Va6+Vb4−2Vref−Voff=2.5−Voff・・・(13)
となる。よって、アンプ回路113の出力Voutは、以下の式で示される。
Vout=V1+Vref+Voff
=Va6+Vb4−Vref
=14.3+12.8−12.3=14.8・・・(14)
このように、本発明によれば、アンプ回路113のオフセット電圧Voffが完全にキャンセルされていることがわかる。また、階調データ(110100)が、理想通り14.8Vの階調電圧にDA変換される。
以上のような動作により、上位3ビットに対応するメイン電圧と、下位3ビットに対応するサブ電圧を、加減算回路112によって加減算することにより、図12に示すような64の電圧が得られる。すなわち、本発明では、上位mビットに対応するメイン電圧と下位kビットに対応するサブ電圧を、加減算手段によって加減算することで、2(m+k)の電圧が得られる。
また、図13に、ビット数に対するデコード回路の面積及び階調線の本数を示す。このように、デコード回路を上位ビット用と下位ビット用に分けることで、デコード回路の面積を小さくすることができる。また、必要な階調線の本数を削減することができる。例えば、上位ビット数と下位ビット数を等しくする(m=k)と、12ビットの液晶駆動回路の場合、デコード回路の面積は7ビット相当(6ビットのデコーダが2つ)となり、必要な階調線の本数は128本となる。従って、12ビットの場合は、従来技術と比較するとデコード回路の面積を1/12(通常の上位・下位ビットに分割しない場合の1/32)にすることができる。また、必要な階調線の本数を従来技術の1/8(通常の1/32)にすることができる。
また、14ビットの液晶駆動回路の場合、デコード回路の面積は8ビット相当(7ビットのデコーダが2つ)となり、必要な階調線の本数は256本となる。従って、14ビットの場合は、従来技術と比較するとデコード回路の面積を1/24(通常の上位・下位ビットに分割しない場合の1/64)にすることができる。また、必要な階調線の本数を従来技術の1/16(通常の1/64)にすることができる。以上から、多ビットの場合でも、チップ面積を大幅に削減することができ、駆動回路のコストを下げることができる。
また、本発明においては、容量値が等しい2つのキャパシタを設ければよく、容量値に比を持たせる必要がない。このため、容量値に比を持たせる必要がある従来技術を比較して、キャパシタ間の相対精度が保ちやすく、出力する電圧に誤差が生じにくい。さらに、キャパシタにアンプ回路113のオフセット電圧Voffを記憶させることができる。このため、アンプ回路113から出力する電圧から記憶したオフセット電圧Voffを減算することで、アンプ回路113のオフセット電圧を実効的にキャンセルすることができる。以上から、製造ばらつきの影響を受けない、精度の高いDA変換回路を実現することができる。
実施の形態2.
本発明の実施の形態2に係るDA変換回路について、図14を参照して説明する。図14は、本実施の形態に係るDA変換回路の構成を示す図である。本実施の形態に係るDA変換回路は、実施の形態1にかかるDA変換回路に6つのスイッチ素子SW6〜SW11を追加した構成を有する。スイッチ素子SW6〜SW11は、第1キャパシタC1と第2キャパシタC2とを所定の周期ごとに交互に切替えるための切替部である。
本発明の実施の形態2に係るDA変換回路について、図14を参照して説明する。図14は、本実施の形態に係るDA変換回路の構成を示す図である。本実施の形態に係るDA変換回路は、実施の形態1にかかるDA変換回路に6つのスイッチ素子SW6〜SW11を追加した構成を有する。スイッチ素子SW6〜SW11は、第1キャパシタC1と第2キャパシタC2とを所定の周期ごとに交互に切替えるための切替部である。
図14に示すように、上位3ビットデコーダ110とスイッチ素子SW2との間にはスイッチ素子SW11が接続されている。そして、下位3ビットデコーダ111とスイッチ素子SW2との間には、スイッチ素子SW10が接続されている。下位3ビットデコーダ111とスイッチ素子SW4との間にはスイッチ素子SW8が接続されている。素子、上位3ビットデコーダ110とスイッチ素子SW4の間には、スイッチ素子SW9が接続されている。
スイッチ素子SW11は上位3ビットデコーダ110と第1キャパシタC1との接続状態を制御し、スイッチ素子SW8は下位3ビットデコーダ111と第2キャパシタC2との接続を制御する。一方、スイッチ素子SW9は上位3ビットデコーダ110と第2キャパシタC2との接続状態を制御し、スイッチ素子SW10は下位3ビットデコーダ111と第1キャパシタC1との接続状態を制御する。
本実施の形態に係るDA変換回路においては、スイッチ素子SW8〜SW11のオンオフを制御することによって、上位3ビットデコーダ110と第1キャパシタC1とを接続し、下位3ビットデコーダ111と第2キャパシタC2とを接続する第1接続状態と、上位3ビットデコーダ111と第2キャパシタC2とを接続し、下位3ビットデコーダ111を第1キャパシタC1とを接続する第2接続状態とを交互に繰り返す。
実施の形態1と同様に、アンプ回路113の出力端子と、反転入力端子との間にはスイッチ素子SW1が接続されている。スイッチ素子SW1がオン状態となることにより、アンプ回路113はボルテージフォロア接続される。上位3ビットデコーダ110と第1キャパシタC1との間には、スイッチ素子SW2が設けられ、下位3ビットデコーダ111と第2キャパシタC2との間にはスイッチ素子SW4が設けられている。さらに、第1キャパシタC1とアンプ回路113の出力端子との間には、スイッチ素子SW3が設けられている。第2キャパシタC2と基準電圧Vrefとの間には、スイッチ素子SW5が設けられている。
また、図14に示すように、アンプ回路113の出力端子と第2キャパシタC2との間には、スイッチ素子SW6が設けられている。また、第2キャパシタC2と基準電圧Vrefとの間には、スイッチ素子SW7が設けられている。
ここで、図15〜図19を参照して実施の形態2に係るDA変換回路の動作について説明する。図15は、本実施の形態に係るDA変換回路の動作を説明するためのタイミングチャートである。接続状態1におけるサンプル期間のスイッチ素子SW1〜SW11の状態が図16に示され、ホールド期間の状態が図17に示される。また、接続状態2におけるサンプル期間のスイッチ素子SW1〜SW11の状態が図18に示され、ホールド期間の状態が図19に示される。
本実施の形態に係るDA変換回路は、接続状態1と接続状態2を所定の周期ごとに交互に置き換える。図16及び図17に示すように、接続状態1においては、スイッチ素子SW6、SW7、SW9、SW10は常にオフ、スイッチ素子SW8、SW11は常にオンである。すなわち、接続状態1では、実施の形態1と同様に、スイッチ素子SW2がオンとなることにより第1キャパシタC1が上位3ビットデコーダ110に接続される。また、スイッチ素子SW4がオンとなることにより第2キャパシタC2が下位3ビットデコーダ111に接続される。図18及び図19に示すように、接続状態2においては、スイッチ素子SW3、SW5、SW8、SW11は常にオフ、スイッチ素子SW9、SW10は常にオンである。すなわち、接続状態2では、実施の形態1とは異なり、スイッチ素子SW2がオンとなることにより第1キャパシタC1が下位3ビットデコーダ111に接続される。また、スイッチ素子SW4がオンとなることにより第2キャパシタC2が上位3ビットデコーダ110に接続される。
製造ばらつきにより、第1キャパシタC1に対して第2キャパシタC2の容量値がΔC分大きい場合、すなわち、C2=C1+ΔCの場合について説明する。なお、実施の形態1と同様に、6ビットの2進数データ(110100)の階調データをDA変換する例について説明する。接続状態1におけるスイッチ素子SW1〜SW5の動作は、実施の形態1と同様であるため、説明を省略する。
接続状態1において、ホールド期間に第1キャパシタC1に蓄積される電荷は、上記の式(3)から以下のように表される。
Q1=2.0C1+0.5C2
=2.0C1+0.2(C1+ΔC)
=2.5C1+0.5ΔC ・・・(15)
従って、第1キャパシタC1の端子間の電圧は、
V1=Q1/C1=2.5+0.5ΔC/C1・・・(16)
となる。
Q1=2.0C1+0.5C2
=2.0C1+0.2(C1+ΔC)
=2.5C1+0.5ΔC ・・・(15)
従って、第1キャパシタC1の端子間の電圧は、
V1=Q1/C1=2.5+0.5ΔC/C1・・・(16)
となる。
この場合、理想状態と比較すると、0.5ΔC/C1が誤差電圧となる。例えば、キャパシタの容量値が10%ばらついたとすると、誤差電圧は50mVと大きなものになってしまう。この誤差が、出力間、チップ間、ウエハ間でばらつくため、液晶表示パネル101の表示時に色むらとして視認されてしまう場合がある。これを補償するために、所定の周期ごとに接続状態1と接続状態2とを交互に置き換え、誤差を時間的に平均化し、誤差の実効値を小さくする。
上述のとおり、接続状態2においては、スイッチ素子SW3、SW5、SW8、SW11は常にオフ、スイッチ素子SW9、SW10は常にオンである。図15に示すように接続状態2のサンプル期間で制御信号がたちあがると、図18に示すように、スイッチ素子SW1、SW2、SW4がオンとなり、SW6、SW7がオフとなる。これにより、アンプ回路113はボルテージフォロアを形成し、非反転入力端子に入力された基準電圧Vref(12.3V)が出力される。よって、第1キャパシタC1と、第2キャパシタC2の一端は基準電圧Vrefと同電位(12.3V)となる。
また、階調データの上位3ビットは、(110)であるので、第2キャパシタC2の他端には、上位3ビットデコーダ110によって選択されたVa6(14.3V)が与えられる(図6参照)。階調データの下位3ビットは、(100)であるので、第1キャパシタC1の他端には、下位3ビットデコーダによって選択されたVb4(12.8V)が与えられる(図7参照)。従って、キャパシタC1、C2には、それぞれ式(17)、式(18)で示される電荷が蓄積される。
Q1=(12.8−12.3)C1=0.5C1・・・(17)
Q2=(14.3−12.3)C2=2.0C2・・・(18)
Q1=(12.8−12.3)C1=0.5C1・・・(17)
Q2=(14.3−12.3)C2=2.0C2・・・(18)
そして、ホールド期間で制御信号が立ち下がると、出力スイッチ素子SWout1〜SWout720がオンとなる。このとき、図19に示すように、SW6、SW7がオンとなり、スイッチ素子SW1、SW2、SW4がオフとなる。これにより、第1キャパシタC1の他端には、基準電圧Vref(12.3V)が与えられる。このため、第1キャパシタC1の端子間電圧は0Vとなり、第1キャパシタC1に蓄積される電荷Q1は0となる。また、電荷保存則により、サンプル期間中に第1キャパシタC1に蓄積されていた電荷は、第2キャパシタC2側に移動する。従って、キャパシタC1、C2には、それぞれ式(19)、式(20)で示される電荷が蓄積される。
Q1=(12.3−12.3)C1=0・・・(19)
Q2=2.0C2+0.5C1・・・(20)
Q1=(12.3−12.3)C1=0・・・(19)
Q2=2.0C2+0.5C1・・・(20)
ここで、式(20)に、C1=C2−ΔCを代入すると、
Q2=2.0C2+0.5(C2−ΔC)
=2.5C2−0.5ΔC ・・・(21)
となる。よって、第2キャパシタC2の端子間電圧は、
V2=Q2/C2=2.5−0.5ΔC/C2・・・(22)
となり、理想状態と比べ−0.5ΔC/C2が誤差電圧となる。
Q2=2.0C2+0.5(C2−ΔC)
=2.5C2−0.5ΔC ・・・(21)
となる。よって、第2キャパシタC2の端子間電圧は、
V2=Q2/C2=2.5−0.5ΔC/C2・・・(22)
となり、理想状態と比べ−0.5ΔC/C2が誤差電圧となる。
ここで、接続状態1と接続状態2とを所定の周期ごとに交互に繰り返し、時間的に平均化すると、出力電圧の誤差Verrorは、式(16)と式(22)から、
Verror=1/2(0.5ΔC/C1−0.5ΔC/C2)
=ΔC/2(1/C1−1/C2)0.5 ・・・(23)
となる。
Verror=1/2(0.5ΔC/C1−0.5ΔC/C2)
=ΔC/2(1/C1−1/C2)0.5 ・・・(23)
となる。
例えば、キャパシタの容量値が10%ばらついたとすると、式(23)から誤差電圧は1.9mVとなる。したがって、本実施の形態に係るDA変換回路によれば、接続状態1のみの場合の誤差電圧50mVに比べ誤差を大幅に削減できていることが分かる。以上のように、実施の形態2に係るDA変換回路では、接続状態1と接続状態2を所定周期毎に交互に繰り返して、誤差を時間的に平均化し、誤差の実効値を小さくすることができる。このため、第1キャパシタC1と第2キャパシタC2の容量値にばらつきがあった場合でも、出力電圧の誤差を補償し、パネル表示時の色ムラを抑制できる。
実施の形態3.
実施の形態3に係るDA変換回路について、図20及び図21を参照して説明する。図20は、本実施の形態に係るDA変換回路の構成を示す図である。図21は、本実施の形態に係るDA変換回路の動作を説明するためのタイミングチャートである。本実施の形態では、実施の形態1に階調電位発生回路108の活性/不活性を切替えるスイッチ素子SW12、SW13を追加した構成になっている。スイッチ素子SW12、SW13は、階調電位発生回路108の活性状態/不活性状態を制御する活性状態制御部となる。なお、スイッチ素子SW1〜SW5の動作については、実施の形態1と同様であるため、説明を省略する。
実施の形態3に係るDA変換回路について、図20及び図21を参照して説明する。図20は、本実施の形態に係るDA変換回路の構成を示す図である。図21は、本実施の形態に係るDA変換回路の動作を説明するためのタイミングチャートである。本実施の形態では、実施の形態1に階調電位発生回路108の活性/不活性を切替えるスイッチ素子SW12、SW13を追加した構成になっている。スイッチ素子SW12、SW13は、階調電位発生回路108の活性状態/不活性状態を制御する活性状態制御部となる。なお、スイッチ素子SW1〜SW5の動作については、実施の形態1と同様であるため、説明を省略する。
図21に示すように、サンプル期間においては、スイッチ素子SW12、SW13をオンとすることにより、階調電位発生回路108が活性状態となる。また、ホールド期間においては、階調電位を発生する必要がないので、スイッチ素子SW12、SW13をオフとすることにより、階調電位発生回路108が不活性状態となる。これにより、階調電位発生回路108の余分な消費電力を削減することができ、低消費電力化を実現することができる。
以上説明したように、多ビットの場合でもチップ面積を大幅に削減することができ、コストを下げることができる。また、製造ばらつきの影響を受けない、精度の高いDA変換回路を実現することができる。さらに、第1キャパシタC1と第2キャパシタC2の容量値にばらつきがあった場合でも、第1キャパシタC1と第2キャパシタC2とを交互に入れ替えることによって、出力電圧の誤差を補償し、パネル表示時の色ムラを抑制できる。階調電位発生回路の活性/不活性を切替えることにより、低消費電力化を図ることも可能である。
実施の形態4.
本発明の実施の形態4に係るDA変換回路について、図25、26を参照して説明する。図25は、本実施の形態に係るDA変換回路の構成を示す図である。図26は、本実施の形態に係るDA変換回路の動作を説明するためのタイミングチャートである。上述の実施の形態で説明したDA変換回路では、上位3ビットデコーダ110に入力される上位3ビットの階調データ、及び下位3ビットデコーダ111に入力される下位3ビットの階調データの電圧レベルを変換する6ビット分のレベルシフト回路が必要である。このように、上述のDA変換回路では、全ビット分のレベルシフト回路が必要であるため、レベルシフト回路部の面積が削減できない。そこで、本実施の形態では、レベルシフト動作を時分割にし、切り替え手段を設けることにより、必要となるレベルシフト回路の数を減らして更なるチップ面積の削減を図る。
本発明の実施の形態4に係るDA変換回路について、図25、26を参照して説明する。図25は、本実施の形態に係るDA変換回路の構成を示す図である。図26は、本実施の形態に係るDA変換回路の動作を説明するためのタイミングチャートである。上述の実施の形態で説明したDA変換回路では、上位3ビットデコーダ110に入力される上位3ビットの階調データ、及び下位3ビットデコーダ111に入力される下位3ビットの階調データの電圧レベルを変換する6ビット分のレベルシフト回路が必要である。このように、上述のDA変換回路では、全ビット分のレベルシフト回路が必要であるため、レベルシフト回路部の面積が削減できない。そこで、本実施の形態では、レベルシフト動作を時分割にし、切り替え手段を設けることにより、必要となるレベルシフト回路の数を減らして更なるチップ面積の削減を図る。
図25に示すように、本実施の形態に係るDA変換回路109は、図3に示すDA変換回路に3ビットレベルシフタ114と、2つのスイッチ素子SW6、SW7を追加した構成を有する。具体的には、本実施の形態に係るDA変換回路109は、上位3ビットデコーダ110、下位3ビットデコーダ111、加減算回路112、3ビットレベルシフト回路114、2つのスイッチ素子SW6、SW7を有している。上位3ビットデコーダ110には、階調電位発生回路108から発生されるVa0〜Va7の電圧が入力される。また、下位3ビットデコーダ111には、階調電位発生回路108から発生されるVb0〜Vb7の電圧が入力される。また、加減算回路112は、アンプ回路113、第1キャパシタC1、第2キャパシタC2、5つのスイッチ素子SW1〜SW5を備えている。
3ビットレベルシフト回路114は、上位3ビットデコーダ110に入力される上位3ビット分の階調データ、及び下位3ビットデコーダ111に入力される下位3ビット分の階調データのレベルを時分割で変換する。3ビットレベルシフタ114でレベル変換された上位3ビット分の階調データは、上位3ビットデコーダ110に入力される。また、3ビットレベルシフタ114でレベル変換された下位3ビット分の階調データは、下位3ビットデコーダ111に入力される。2つのスイッチ素子SW6、SW7は、3ビットレベルシフト回路114から出力を、所定の周期ごとに上位3ビットデコーダ110、又は、下位3ビットデコーダ111に切替える切替手段である。
図26に示すように、本実施の形態では、3つの期間(期間(1)、期間(2)、期間(3))を経てDA変換を行う。
期間(1)での動作
期間(1)においては、スイッチ素子SW1、SW2、SW5、SW6をオンし、スイッチ素子SW3、SW4、SW7をオフにする。これにより、アンプ回路113は、ボルテージフォロアを形成し、非反転入力端子の電圧12.3Vが出力される。よって、第1キャパシタC1および第2キャパシタC2の一端は、12.3V+Voff(Voff:アンプ回路113のオフセット電圧)となる。
期間(1)での動作
期間(1)においては、スイッチ素子SW1、SW2、SW5、SW6をオンし、スイッチ素子SW3、SW4、SW7をオフにする。これにより、アンプ回路113は、ボルテージフォロアを形成し、非反転入力端子の電圧12.3Vが出力される。よって、第1キャパシタC1および第2キャパシタC2の一端は、12.3V+Voff(Voff:アンプ回路113のオフセット電圧)となる。
また、このとき、3ビットレベルシフト回路114は、上位3ビットの階調データをレベル変換する。スイッチ素子SW6がオンとなっているため、レベル変換された上位3ビットの階調データが上位3ビットデコーダ110に与えられる。上位3ビットデコーダ110は、上位3ビットに対応した大まかなメイン電圧(ここでは、14.3Vとする)を選択する。従って、第1キャパシタC1の他端には、14.3Vが与えられる。
このとき、第1キャパシタC1、第2キャパシタC2には、それぞれ以下の式(24)、(25)で示される電荷が蓄積される。
Q1=(14.3−12.3−Voff)C1=(2.0−Voff)C1
・・・(24)
Q2=(12.3−12.3−Voff)C2=(−Voff)C2・・(25)
Q1=(14.3−12.3−Voff)C1=(2.0−Voff)C1
・・・(24)
Q2=(12.3−12.3−Voff)C2=(−Voff)C2・・(25)
期間(2)での動作
期間(2)においては、スイッチ素子SW3、SW4、SW7をオンし、スイッチ素子SW1、SW2、SW5、SW6をオフにする。これにより、アンプ回路113は、の出力Vampoutは、以下の式(26)で表される。
Vampout=12.3+Voff+(2.0−Voff)=14.3・・・(26)
期間(2)においては、スイッチ素子SW3、SW4、SW7をオンし、スイッチ素子SW1、SW2、SW5、SW6をオフにする。これにより、アンプ回路113は、の出力Vampoutは、以下の式(26)で表される。
Vampout=12.3+Voff+(2.0−Voff)=14.3・・・(26)
また、このとき、3ビットレベルシフト回路114は、下位3ビットの階調データをレベル変換する。スイッチ素子SW7がオンとなっているため、レベル変換された下位3ビット信号が下位3ビットデコーダ111に与えられる。下位3ビットデコーダ111は、下位3ビットに対応した細かなサブ電圧(ここでは、12.8Vとする)を選択する。従って、第2キャパシタC2の他端には、12.8Vが与えられる。このとき、第2キャパシタC2には式(27)で示される電荷が蓄積される。
Q2=(12.8−12.3−Voff)C2=(−Voff)C2・・・(27)
Q2=(12.8−12.3−Voff)C2=(−Voff)C2・・・(27)
期間(3)での動作
期間(3)では、スイッチ素子SW3、SW5、SW7をオンし、スイッチ素子SW1、SW2、SW4、SW6をオフにする。これにより、第2キャパシタC2の他端には、12.3Vが与えられ、第2キャパシタC2の端子間電圧は、−Voff(V)になる。電荷保存則により、期間(2)中に第2キャパシタC2に蓄えられていた電荷は、第1キャパシタC1側に移動する。
期間(3)では、スイッチ素子SW3、SW5、SW7をオンし、スイッチ素子SW1、SW2、SW4、SW6をオフにする。これにより、第2キャパシタC2の他端には、12.3Vが与えられ、第2キャパシタC2の端子間電圧は、−Voff(V)になる。電荷保存則により、期間(2)中に第2キャパシタC2に蓄えられていた電荷は、第1キャパシタC1側に移動する。
従って、第2キャパシタC2、第1キャパシタC1に蓄えられる電荷は、以下の式(28)、(29)でそれぞれ表される。
Q2=(12.3−12.3−Voff)C2=(0.5−Voff)C2
・・・(28)
Q1=(2.0−Voff)C1+0.5C2・・・(29)
ここで、製造ばらつきが全くなく第1キャパシタC1の容量と、第2キャパシタC2の容量が等しいと仮定すると、式(29)は、
Q1=(2.5−Voff)C1・・・(30)
で表すことができる。
Q2=(12.3−12.3−Voff)C2=(0.5−Voff)C2
・・・(28)
Q1=(2.0−Voff)C1+0.5C2・・・(29)
ここで、製造ばらつきが全くなく第1キャパシタC1の容量と、第2キャパシタC2の容量が等しいと仮定すると、式(29)は、
Q1=(2.5−Voff)C1・・・(30)
で表すことができる。
従って、アンプ回路113の出力Vampoutは、14.8となり、上位ビットに対応するメイン電圧(14.3V)と、下位ビットに対応するサブ電圧(0.5V)が加算されて出力される。
このように、本発明によれば、上位ビットと下位ビットの変換期間を分けることで、3ビットレベルシフト回路114を共用化することができる。これにより、3ビットレベルシフト回路114の回路面積を削減することが可能となる。なお、ここでは、図3に示すDA変換回路に3ビットレベルシフト回路114、スイッチ素子SW6、SW7を設けた例について説明したが、これに限定されるものではない。例えば、図14や図20に示すDA変換回路において、レベルシフト動作を時分割にし、切替手段を設けてもよい。
なお、上記の実施の形態では液晶表示装置について説明しているが、これに限定されるものではない。本発明は、同様のD/A変換方法及び駆動方法をとる他の表示装置に適用することも可能である。例えば、上述の駆動回路を電子ペーパー、有機EL又は今後登場する容量性負荷の表示装置を駆動する駆動回路として用いることも可能である。
100 液晶表示装置
101 液晶表示パネル
102 タイミングコントローラ
103 ゲート側液晶駆動回路
104 ソース側液晶駆動回路
105 レシーバ&シリアルパラレル変換回路
106 シフトレジスタ回路
107 ラッチ回路
108 階調電位発生回路
109 DA変換回路
110 上位3ビットデコーダ
111 下位3ビットデコーダ
112 加減算回路
113 アンプ回路
114 3ビットレベルシフト回路
C1 第1キャパシタ
C2 第2キャパシタ
SW1〜SW13 スイッチ素子
SWout1〜SWout720 出力スイッチ素子
101 液晶表示パネル
102 タイミングコントローラ
103 ゲート側液晶駆動回路
104 ソース側液晶駆動回路
105 レシーバ&シリアルパラレル変換回路
106 シフトレジスタ回路
107 ラッチ回路
108 階調電位発生回路
109 DA変換回路
110 上位3ビットデコーダ
111 下位3ビットデコーダ
112 加減算回路
113 アンプ回路
114 3ビットレベルシフト回路
C1 第1キャパシタ
C2 第2キャパシタ
SW1〜SW13 スイッチ素子
SWout1〜SWout720 出力スイッチ素子
Claims (13)
- 入力データの上位ビットに対応する複数のメイン電圧と、前記入力データの下位ビットに対応する複数のサブ電圧を生成する階調電位発生回路と、
前記上位ビットに応じて、前記メイン電圧のうちの1つを選択する上位ビットデコーダと、
前記下位ビットに応じて、前記サブ電圧のうちの1つを選択する下位ビットデコーダと、
前記上位ビットデコーダによって選択された第1メイン電圧と、前記下位ビットデコーダによって選択された第1サブ電圧と、基準電圧とを加減算処理する加減算回路とを有するDA変換回路。 - 前記加減算回路は、アンプ回路を備え、
前記アンプ回路の非反転入力端子には前記基準電圧が入力され、反転入力端子には前記第1メイン電圧と前記第1サブ電圧とが入力される請求項1に記載のDA変換回路。 - 前記加減算回路は、容量値が等しい第1キャパシタと第2キャパシタとを備え、
前記第1キャパシタの一端には前記上位ビットデコーダが接続され、他端には前記アンプ回路の反転入力端子が接続されており、
前記第2キャパシタの一端には前記下位ビットデコーダが接続され、他端には前記アンプ回路の反転入力端子が接続されている請求項1又は2に記載のDA変換回路。 - 前記加算減算回路は、
前記アンプ回路の出力端子と、前記反転入力端子との間に接続された第1スイッチ素子を備える請求項2又は3に記載のDA変換回路。 - 前記加算減算回路は、
前記上位ビットデコーダと前記第1キャパシタとの間に接続された第2スイッチ素子と、
前記下位ビットデコーダと前記第2キャパシタとの間に接続された第3スイッチ素子とを備える請求項3又は4に記載のDA変換回路。 - 前記加算減算回路は、
前記第1キャパシタと前記アンプ回路の出力端子との間に接続された第4スイッチ素子とを備える請求項3〜5のいずれか1項に記載のDA変換回路。 - 前記加算減算回路は、
前記第2キャパシタと前記基準電圧との間に接続された第5スイッチ素子を備える請求項3〜6のいずれか1項に記載のDA変換回路。 - 前記上位ビットデコーダと前記第1キャパシタとを接続し、前記下位ビットデコーダと前記第2キャパシタとを接続する第1接続状態と、
前記上位ビットデコーダと前記第2キャパシタとを接続し、前記下位ビットデコーダを前記第1キャパシタとを接続する第2接続状態とを切替える切替部を有する請求項3〜7のいずれか1項に記載のDA変換回路。 - 前記階調電位発生回路の活性状態/不活性状態を制御する活性状態制御部を有する請求項1〜8のいずれか1項に記載のDA変換回路。
- 前記入力データのレベルを変換するレベルシフト回路を備え、
前記レベルシフト回路は、時分割で前記入力データの上位ビットのレベルを変換して前記上位ビットデコーダに入力し、前記入力データの下位ビットのレベルを変換して前記下位ビットデコーダに入力する請求項1〜9のいずれか1項に記載のDA変換回路。 - 前記レベルシフト回路と前記上位ビットデコーダとを接続する接続状態と、前記レベルシフト回路と前記下位ビットデコーダとを接続する接続状態とを切替える切替手段を有する請求項10に記載のDA変換回路。
- 表示装置の複数の信号線に階調電圧を供給する駆動回路であって、
請求項1〜11のいずれかに記載のDA変換回路を備え、
前記上位ビットデコーダ、前記下位ビットデコーダ及び前記加減算回路を有するデコード回路は前記複数の信号線に対応して複数形成されている駆動回路。 - 複数の画素と、前記複数の画素に階調電圧を伝送する複数の信号線とを有する表示パネルと、
前記複数の信号線に接続され、前記複数の画素に階調電圧を出力する駆動回路と、を備える表示装置であって、
前記駆動回路は、請求項12に記載の駆動回路である表示装置。
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