JP2008294782A

JP2008294782A - Variable delay circuit and semiconductor test apparatus

Info

Publication number: JP2008294782A
Application number: JP2007138581A
Authority: JP
Inventors: Takafumi Uehara; 孝文上原
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2007-05-25
Filing date: 2007-05-25
Publication date: 2008-12-04

Abstract

<P>PROBLEM TO BE SOLVED: To provide a variable delay circuit capable of eliminating the influence of a surrounding environment on a delay time by measuring the relation of a setting code and the delay time as needed, and a semiconductor test apparatus using the variable delay circuit. <P>SOLUTION: The variable delay circuit includes a programmable delay circuit for generating the delay time corresponding to the setting code and a delay time measuring means for measuring the delay time of the programmable delay circuit selectively. Also, it adjusts the timing of strobe signals for fetching the output signals of a DUT in the semiconductor test apparatus. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、可変遅延回路および半導体テスト装置に関し、詳しくは、可変遅延回路における設定遅延時間の高精度化とこの可変遅延回路を用いた半導体テスト装置に関するものである。 The present invention relates to a variable delay circuit and a semiconductor test apparatus, and more particularly, to a highly accurate set delay time in a variable delay circuit and a semiconductor test apparatus using the variable delay circuit.

図２は、半導体テスト装置における被測定対象(以下ＤＵＴという)の出力信号取込部の概念ブロック図である。ＤＵＴ１０には、半導体テスト装置２０のパターン発生器２１およびフォーマッタ２２を介して所定の試験パターン信号が入力される。ＤＵＴ１０は、入力される試験パターン信号に応じた出力信号をフリップフロップ２３に出力する。フリップフロップ２３は、プログラマブル遅延回路２４を介して入力されるストローブ信号ＳＴＢのタイミングにしたがってＤＵＴ１０の出力信号を取り込む。 FIG. 2 is a conceptual block diagram of an output signal capturing unit of a measurement target (hereinafter referred to as DUT) in a semiconductor test apparatus. A predetermined test pattern signal is input to the DUT 10 via the pattern generator 21 and the formatter 22 of the semiconductor test apparatus 20. The DUT 10 outputs an output signal corresponding to the input test pattern signal to the flip-flop 23. The flip-flop 23 takes in the output signal of the DUT 10 according to the timing of the strobe signal STB input via the programmable delay circuit 24.

プログラマブル遅延回路２４は、図３に示すように、設定される遅延時間に応じてフリップフロップ２３に入力されるストローブ信号ＳＴＢのタイミングを変化させ、ＤＵＴ１０の出力信号が変化するタイミングを探し出すためのタイミングサーチを行う。図３の例では、ＤＵＴ１０の出力信号の期待値をＨレベルとし、ＤＵＴ１０の出力信号がＦａｉｌからＰａｓｓに変わるタイミングを探し出す例を示している。 As shown in FIG. 3, the programmable delay circuit 24 changes the timing of the strobe signal STB input to the flip-flop 23 according to the set delay time, and finds the timing at which the output signal of the DUT 10 changes. Perform a search. The example of FIG. 3 shows an example in which the expected value of the output signal of the DUT 10 is set to H level and the timing at which the output signal of the DUT 10 changes from Fail to Pass is shown.

図４は従来から一般に用いられているプログラマブル遅延回路２４の一例を示すブロック図である。プログラマブル遅延回路２４は、「１」または「０」の系統を選択するセレクタＳＥＬと、セレクタＳＥＬの「１」の系統に接続された単位遅延時間ｔｄを有する少なくとも１個のゲート遅延素子ＧＤからなる複数の遅延ユニットＤＬＵ０〜ＤＬＵｎを直列接続することにより構成されている。 FIG. 4 is a block diagram showing an example of a programmable delay circuit 24 that has been conventionally used. The programmable delay circuit 24 includes a selector SEL that selects a “1” or “0” system and at least one gate delay element GD having a unit delay time td connected to the “1” system of the selector SEL. A plurality of delay units DLU0 to DLUn are connected in series.

各遅延ユニットＤＬＵ０〜ＤＬＵｎにおいて、セレクタＳＥＬで設定コード（Ｄｎ〜Ｄ０）により「１」の系統が選択されると入力信号にはその遅延ユニットに接続されているゲート遅延素子ＧＤの単位遅延時間ｔｄの個数倍に相当する遅延時間が与えられ、「０」の系統が選択されることによりその遅延ユニットの遅延時間は０になる。 In each delay unit DLU0 to DLUn, when the system of “1” is selected by the setting code (Dn to D0) by the selector SEL, the unit delay time td of the gate delay element GD connected to the delay unit is input to the input signal. The delay time corresponding to the number of times is given, and the delay time of the delay unit becomes 0 by selecting the system of “0”.

図５は図４のように構成されるプログラマブル遅延回路２４の設定コード（Ｄｎ〜Ｄ０）と設定される遅延時間の特性例図である。理想的には、設定コードに対して遅延時間が直線的に変化することが望ましいが、遅延ユニットＤＬＵ０〜ＤＬＵｎを構成する各素子間に特性のばらつきがあることなどにより、直線的特性にはならないことが多い。 FIG. 5 is a characteristic example diagram of delay codes to be set and setting codes (Dn to D0) of the programmable delay circuit 24 configured as shown in FIG. Ideally, it is desirable that the delay time varies linearly with respect to the setting code, but it does not become linear characteristics due to variations in characteristics among the elements constituting the delay units DLU0 to DLUn. There are many cases.

そこで、図６に示すように、プログラマブル遅延回路２４に遅延時間測定器３０を接続してあらかじめ設定コードと遅延時間の関係を測定し、図７のようなテーブルを作成することが行われている。そして、タイミングサーチにあたり、作成したテーブルを参照して必要な遅延時間に対応するコードを設定することにより、プログラマブル遅延回路２４から所望の遅延時間を発生させる。 Therefore, as shown in FIG. 6, a delay time measuring device 30 is connected to the programmable delay circuit 24 to measure the relationship between the setting code and the delay time in advance to create a table as shown in FIG. . In the timing search, a desired delay time is generated from the programmable delay circuit 24 by setting a code corresponding to the required delay time with reference to the created table.

特開２００１−２１５２６１号公報JP 2001-215261 A

特許文献１には、半導体デバイス試験装置において、プログラマブル遅延回路の遅延時間を調整してタイミング調整を行うこと(段落０００７)やストローブパルスのタイミングサーチに関すること(段落００１６)やストローブパルスの出力タイミングの非直線性(段落００１８、図８)などは記載されているが、あらかじめテーブルを作成して遅延時間を補正することについての記載はない。 In Patent Document 1, in a semiconductor device test apparatus, timing adjustment is performed by adjusting the delay time of a programmable delay circuit (paragraph 0007), strobe pulse timing search (paragraph 0016), and strobe pulse output timing. Non-linearity (paragraph 0018, FIG. 8) is described, but there is no description about creating a table in advance and correcting the delay time.

しかし、このようにあらかじめテーブルを作成して遅延時間を補正するようにしても、プログラマブル遅延回路２４が組み込まれた装置が設置される環境によっては、温度変化や電源電圧変動の影響を受けて遅延時間特性が変化することがあり、作成したテーブルに基づく補正に対して誤差が生じてしまうという問題がある。 However, even if the table is prepared in advance and the delay time is corrected as described above, the delay is affected by the temperature change and the power supply voltage fluctuation depending on the environment in which the apparatus incorporating the programmable delay circuit 24 is installed. There is a problem that the time characteristic may change, and an error occurs in the correction based on the created table.

本発明は、このような従来の問題点に着目したものであり、その目的は、必要に応じて設定コードと遅延時間の関係を測定することにより遅延時間に対する周囲環境の影響を除去できる可変遅延回路を提供するとともに、この可変遅延回路を用いた半導体テスト装置を実現することにある。 The present invention pays attention to such a conventional problem, and the purpose thereof is a variable delay that can eliminate the influence of the surrounding environment on the delay time by measuring the relationship between the setting code and the delay time as necessary. A circuit is provided, and a semiconductor test apparatus using the variable delay circuit is realized.

このような課題を達成する請求項１の発明は、
設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、
選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、
とで構成されたことを特徴とする可変遅延回路である。 The invention of claim 1 which achieves such a problem,
A programmable delay circuit that generates a delay time according to the setting code;
A delay time measuring means for selectively measuring the delay time of the programmable delay circuit;
This is a variable delay circuit characterized by comprising:

請求項２の発明は、請求項１記載の可変遅延回路において、前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする。 A variable delay circuit according to a second aspect of the present invention is the variable delay circuit according to the first aspect, wherein the delay time measuring means is connected to a preceding stage of the programmable delay circuit and selectively includes a programmable delay circuit in a loop according to mode selection. It includes a selector that constitutes an oscillator and a counter that measures the period of the output signal of the ring oscillator.

請求項３の発明は、
可変遅延回路を介して入力される試験パターン信号に応じた被測定対象の出力信号が可変遅延回路を介して入力されるストローブ信号のタイミングにしたがって取り込まれる半導体テスト装置において、
前記可変遅延回路は、設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、とで構成されたことを特徴とする。 The invention of claim 3
In a semiconductor test apparatus in which an output signal to be measured corresponding to a test pattern signal input via a variable delay circuit is captured according to the timing of a strobe signal input via a variable delay circuit.
The variable delay circuit includes a programmable delay circuit that generates a delay time according to a setting code, and a delay time measuring unit that selectively measures the delay time of the programmable delay circuit.

請求項４の発明は、請求項３記載の半導体テスト装置において、前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor test apparatus according to the third aspect, the delay time measuring means is connected to a preceding stage of the programmable delay circuit and selectively includes a programmable delay circuit in a loop according to mode selection. It includes a selector that constitutes an oscillator and a counter that measures the period of the output signal of the ring oscillator.

これらにより、必要に応じてプログラマブル遅延回路の遅延時間を測定できるので、可変遅延回路における設定遅延時間の高精度化が図れる。 As a result, the delay time of the programmable delay circuit can be measured as necessary, so that the set delay time in the variable delay circuit can be highly accurate.

そして、このように構成される可変遅延回路を用いて、半導体テスト装置においてＤＵＴに入力される試験パターン信号およびＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することにより、半導体テスト装置のタイミング調整の高精度化が実現できる。 Then, by using the variable delay circuit configured as described above, by adjusting the timing of the test pattern signal input to the DUT and the strobe signal for capturing the output signal of the DUT in the semiconductor test apparatus, High accuracy of timing adjustment can be realized.

以下、本発明について、図面を用いて説明する。図１は本発明の具体例を示すブロック図であり、図２と共通する部分には同一の符号を付けている。図１において、プログラマブル遅延回路２４には、選択的に遅延時間を測定する回路が設けられている。すなわち、プログラマブル遅延回路２４の前段には、動作モードとして「１」または「０」の系統を選択指定するセレクタ２５が設けられている。 Hereinafter, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a specific example of the present invention, and the same reference numerals are given to portions common to FIG. In FIG. 1, the programmable delay circuit 24 is provided with a circuit for selectively measuring the delay time. That is, a selector 25 for selecting and specifying a system of “1” or “0” as an operation mode is provided in the preceding stage of the programmable delay circuit 24.

セレクタ２５の「１」の系統には、ストローブ信号ＳＴＢが入力されている。「０」の系統には、プログラマブル遅延回路２４の出力信号がインバータ２６を介して入力されていて、リング発振器が形成される。そして、このリング発振器の発振信号はカウンタ２７にも入力されている。カウンタ２７にはゲート時間が設定されていて、所定のゲート時間内でリング発振器の発振信号に対するカウント動作を行う。 The strobe signal STB is input to the “1” system of the selector 25. In the "0" system, the output signal of the programmable delay circuit 24 is input via the inverter 26, and a ring oscillator is formed. The oscillation signal of the ring oscillator is also input to the counter 27. The counter 27 has a gate time set, and performs a counting operation on the oscillation signal of the ring oscillator within a predetermined gate time.

カウンタ２７のゲート時間Ｔｇｔと得られたカウント値ＣＴから、（１）式に示すようにリング発振器の発振信号の周期Ｔｒｏを求めることができる。
Ｔｒｏ＝Ｔｇｔ／ＣＴ（１） From the gate time Tgt of the counter 27 and the obtained count value CT, the period Tro of the oscillation signal of the ring oscillator can be obtained as shown in the equation (1).
Tro = Tgt / CT (1)

このようにして求められるリング発振器の発振信号の周期Ｔｒｏは、プログラマブル遅延回路２４の遅延時間をＴｐｄ、セレクタ２５とインバータ２６などその他の経路の遅延時間をＴｏｔｒとすると、（２）式で表すことができる。
Ｔｒｏ＝（Ｔｐｄ＋Ｔｏｔｒ）＊２（２）
ここで、「＊２」は、１周期の発振信号を出力するためにはリング発振器が２周することを表している。 The period Tro of the oscillation signal of the ring oscillator obtained in this way is expressed by equation (2), where Tpd is the delay time of the programmable delay circuit 24 and Totr is the delay time of other paths such as the selector 25 and the inverter 26. Can do.
Tro = (Tpd + Totr) * 2 (2)
Here, “* 2” indicates that the ring oscillator makes two rounds in order to output an oscillation signal of one cycle.

このように、リング発振器の発振信号の周期Ｔｒｏを求めることによって、その時点におけるプログラマブル遅延回路２４の実際の遅延時間Ｔｐｄを知ることができる。なお、パターン発生器２１およびフォーマッタ２２を介してＤＵＴ１０に所定の試験パターン信号を入力する系統にも、ＤＵＴ１０の出力信号を取り込む系統と同様な構成の可変遅延回路が設けられるが図示しない。 Thus, by obtaining the period Tro of the oscillation signal of the ring oscillator, the actual delay time Tpd of the programmable delay circuit 24 at that time can be known. Note that a system for inputting a predetermined test pattern signal to the DUT 10 via the pattern generator 21 and the formatter 22 is also provided with a variable delay circuit having the same configuration as the system for capturing the output signal of the DUT 10, but is not shown.

図１の回路構成における具体的な測定手順について説明する。まず、タイミングサーチモードでは、セレクタ２５で動作モード「１」を選ぶ。これにより、ストローブ信号ＳＴＢにはプログラマブル遅延回路２４で設定コード（Ｄｎ〜Ｄ０）に応じて設定される所定の遅延時間が与えられることになり、たとえば前述の図３と同様に、ＤＵＴ１０の出力信号の期待値をＨレベルとし、ＤＵＴ１０の出力信号がＦａｉｌからＰａｓｓに変わるタイミングを探し出す。このタイミングサーチの段階では、プログラマブル遅延回路２４により実際に与えられる遅延時間の目安をあらかじめ作成されたテーブルから知ることはできるものの、具体的な遅延時間を正確に把握することはできない。 A specific measurement procedure in the circuit configuration of FIG. 1 will be described. First, in the timing search mode, the selector 25 selects the operation mode “1”. As a result, a predetermined delay time set according to the setting code (Dn to D0) by the programmable delay circuit 24 is given to the strobe signal STB. For example, as in FIG. 3, the output signal of the DUT 10 The expected value is set to H level, and the timing at which the output signal of the DUT 10 changes from Fail to Pass is searched for. In this timing search stage, although the standard of the delay time actually given by the programmable delay circuit 24 can be known from a table prepared in advance, the specific delay time cannot be accurately grasped.

動作モード「１」でＤＵＴ１０の出力信号がＦａｉｌからＰａｓｓに変わるタイミングを探し出したら、そのタイミングにおけるプログラマブル遅延回路２４の具体的な遅延時間を正確に測定するために、設定コード（Ｄｎ〜Ｄ０）はそのままにしてセレクタ２５で動作モード「０」を選ぶ。これにより、前述のようにリング発振器が形成され、リング発振器の発振信号の周期Ｔｒｏを求めることによって、その時点におけるプログラマブル遅延回路２４の実際の遅延時間Ｔｐｄを測定することができる。 When the timing at which the output signal of the DUT 10 changes from Fail to Pass in the operation mode “1” is found, in order to accurately measure the specific delay time of the programmable delay circuit 24 at that timing, the setting codes (Dn to D0) are As it is, the selector 25 selects the operation mode “0”. Thereby, the ring oscillator is formed as described above, and the actual delay time Tpd of the programmable delay circuit 24 at that time can be measured by obtaining the period Tro of the oscillation signal of the ring oscillator.

このように、本発明の可変遅延回路では、タイミングサーチ動作により出力信号が変化するタイミングを検出した直後に遅延時間の測定を行うために、遅延時間測定結果に対する温度変化や電源電圧変動などの周囲環境変動の影響を排除することができ、高精度の遅延時間測定結果が得られる。 As described above, in the variable delay circuit according to the present invention, the delay time is measured immediately after detecting the timing at which the output signal changes by the timing search operation. The influence of environmental fluctuations can be eliminated, and a highly accurate delay time measurement result can be obtained.

そして、可変遅延回路を介して入力される試験パターン信号に応じたＤＵＴの出力信号が可変遅延回路を介して入力されるストローブ信号のタイミングにしたがって取り込まれる半導体テスト装置において、このように構成される可変遅延回路を用いてＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することにより、半導体テスト装置のタイミング調整の高精度化が実現できる。 In the semiconductor test apparatus, the output signal of the DUT corresponding to the test pattern signal input through the variable delay circuit is fetched according to the timing of the strobe signal input through the variable delay circuit. By adjusting the timing of the strobe signal for taking in the output signal of the DUT using the variable delay circuit, it is possible to improve the timing adjustment of the semiconductor test apparatus.

なお、上記実施例では、半導体テスト装置においてＤＵＴに入力される試験パターン信号およびＤＵＴの出力信号を取り込む例について説明したが、半導体テスト装置に限るものではなく、可変遅延回路により所望の遅延時間を与える構成における遅延時間の高精度化に有効である。 In the above embodiment, the example in which the test pattern signal input to the DUT and the output signal of the DUT are captured in the semiconductor test apparatus has been described. However, the present invention is not limited to the semiconductor test apparatus, and a desired delay time is set by a variable delay circuit. This is effective for increasing the accuracy of the delay time in the given configuration.

以上説明したように、本発明によれば、必要に応じて設定コードと遅延時間の関係を測定でき、遅延時間に対する周囲環境の影響を除去できる可変遅延回路が実現できる。 As described above, according to the present invention, it is possible to realize a variable delay circuit capable of measuring the relationship between the setting code and the delay time as necessary and removing the influence of the surrounding environment on the delay time.

また、この可変遅延回路を用いて半導体テスト装置におけるＤＵＴの出力信号を取り込むためのストローブ信号のタイミングを調整することにより、タイミング調整の高精度化が実現できる。 Further, by using this variable delay circuit to adjust the timing of the strobe signal for taking in the output signal of the DUT in the semiconductor test apparatus, it is possible to achieve high precision timing adjustment.

本発明の具体例を示すブロック図である。It is a block diagram which shows the specific example of this invention. 半導体テスト装置における被測定対象の出力信号取込部の概念ブロック図である。FIG. 3 is a conceptual block diagram of an output signal capturing unit to be measured in a semiconductor test apparatus. タイミングサーチの概念図である。It is a conceptual diagram of a timing search. 従来から一般に用いられているプログラマブル遅延回路の一例を示すブロック図である。It is a block diagram which shows an example of the programmable delay circuit generally used conventionally. プログラマブル遅延回路の設定コード（Ｄｎ〜Ｄ０）と設定される遅延時間の特性例図である。It is a characteristic example figure of the setting time (Dn-D0) of a programmable delay circuit and the delay time set. プログラマブル遅延回路の遅延時間測定例図である。It is a delay time measurement example figure of a programmable delay circuit. プログラマブル遅延回路の設定コードと遅延時間の関係テーブル例図である。It is an example table of the relationship table of the setting code and delay time of a programmable delay circuit.

符号の説明Explanation of symbols

１０被測定対象(ＤＵＴ)
２０半導体テスト装置
２１パターン発生器
２２フォーマッタ
２３フリップフロップ
２４プログラマブル遅延回路
２５セレクタ
２６インバータ
２７カウンタ 10 Measurement target (DUT)
DESCRIPTION OF SYMBOLS 20 Semiconductor test apparatus 21 Pattern generator 22 Formatter 23 Flip-flop 24 Programmable delay circuit 25 Selector 26 Inverter 27 Counter

Claims

設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、
選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、
とで構成されたことを特徴とする可変遅延回路。 A programmable delay circuit that generates a delay time according to the setting code;
A delay time measuring means for selectively measuring the delay time of the programmable delay circuit;
And a variable delay circuit.

前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする請求項１記載の可変遅延回路。 The delay time measuring means is connected to a preceding stage of the programmable delay circuit and selectively includes a programmable delay circuit in a loop according to mode selection, and measures a period of an output signal of the ring oscillator. The variable delay circuit according to claim 1, further comprising:

可変遅延回路を介して入力される試験パターン信号に応じた被測定対象の出力信号が可変遅延回路を介して入力されるストローブ信号のタイミングにしたがって取り込まれる半導体テスト装置において、
前記可変遅延回路は、設定コードに応じた遅延時間を発生するプログラマブル遅延回路と、選択的にこのプログラマブル遅延回路の遅延時間を測定する遅延時間測定手段、とで構成されたことを特徴とする半導体テスト装置。 In a semiconductor test apparatus in which an output signal to be measured corresponding to a test pattern signal input via a variable delay circuit is captured according to the timing of a strobe signal input via a variable delay circuit.
The variable delay circuit includes a programmable delay circuit that generates a delay time according to a setting code, and a delay time measuring unit that selectively measures the delay time of the programmable delay circuit. Test equipment.

前記遅延時間測定手段は、前記プログラマブル遅延回路の前段に接続されモード選択に応じて選択的にプログラマブル遅延回路をループ内に含むリング発振器を構成するセレクタと、このリング発振器の出力信号の周期を測定するカウンタを含むことを特徴とする請求項３記載の半導体テスト装置。 The delay time measuring means is connected to a preceding stage of the programmable delay circuit and selectively includes a programmable delay circuit in a loop according to mode selection, and measures a period of an output signal of the ring oscillator. 4. The semiconductor test apparatus according to claim 3, further comprising a counter that performs the operation.