JP2008287097A - Method for driving plasma display panel - Google Patents

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Koji Hashimoto
晃治 橋本
Hajime Honma
肇 本間
Yuichi Sakai
雄一 坂井
Ayuhiko Saito
鮎彦 齋藤
Takashi Mashita
崇 眞下
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for driving a plasma display panel with high dark contrast by preventing generation of a dark spot due to a writing error in a write addressing step. <P>SOLUTION: The period from the time of applying a final sustain pulse that is a sustain pulse applied at the end in a preceding frame until the time of applying a top pixel data pulse that is applied at first in a write addressing step in the succeeding frame succeeding the above frame is adjusted to a predetermined period or longer. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

プラズマディスプレイパネルの駆動方法に関する。   The present invention relates to a method for driving a plasma display panel.

現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネル（以下、ＰＤＰと称する）が製品化されてきている。ＰＤＰ内には、２枚の基板、すなわち前面透明基板及び背面基板が所定間隙を介して対向配置されている。表示面としての上記前面透明基板の内面（背面基板と対向する面）には、互いに対をなして夫々画面左右方向に伸長する行電極対の複数が形成されている。更に、かかる前面透明基板の内面には、行電極対の各々を被覆する誘電体層が形成されている。一方、背面基板側には、行電極対と交叉するように画面上下方向に伸長する列電極の複数が形成されている。上記表示面側から見た場合、行電極対と列電極との交叉部に、画素に対応した画素セルが形成されている。   At present, an AC type (AC discharge type) plasma display panel (hereinafter referred to as PDP) has been commercialized as a thin display device. In the PDP, two substrates, that is, a front transparent substrate and a rear substrate are arranged to face each other with a predetermined gap. On the inner surface of the front transparent substrate (surface facing the rear substrate) as a display surface, a plurality of row electrode pairs that are paired with each other and extend in the horizontal direction of the screen are formed. Furthermore, a dielectric layer covering each row electrode pair is formed on the inner surface of the front transparent substrate. On the other hand, on the back substrate side, a plurality of column electrodes extending in the vertical direction of the screen are formed so as to cross the row electrode pairs. When viewed from the display surface side, pixel cells corresponding to the pixels are formed at the intersections between the row electrode pairs and the column electrodes.

このようなＰＤＰに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。   In order to obtain halftone display luminance corresponding to the input video signal, gradation driving using the subfield method is performed on such a PDP.

サブフィールド法に基づく階調駆動では、発光を実施すべき回数（又は期間）が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。各サブフィールドでは、アドレス行程と、サスティン行程とを順次実行する。アドレス行程では、入力映像信号に応じて、選択的に各画素セル内の行電極及び列電極間で選択放電を生起させて所定量の壁電荷を形成（又は消去）させる。サスティン行程では、所定量の壁電荷が形成されている画素セルのみを繰り返し放電させてその放電に伴う発光状態を維持する。更に、少なくとも先頭のサブフィールドにおいて上記アドレス行程に先立ち、リセット行程を実行する。かかるリセット行程では、全ての画素セル内において、対を為す行電極間にリセット放電を生起させることにより全画素セル内に残留する壁電荷の量を初期化する。   In grayscale driving based on the subfield method, display driving is performed on a video signal for one field in each of a plurality of subfields to which the number of times (or periods) of light emission is assigned. In each subfield, an address process and a sustain process are executed sequentially. In the address process, a selective discharge is selectively generated between the row electrode and the column electrode in each pixel cell in accordance with the input video signal to form (or erase) a predetermined amount of wall charges. In the sustain process, only the pixel cells in which a predetermined amount of wall charges are formed are repeatedly discharged, and the light emission state associated with the discharge is maintained. Further, a reset process is executed prior to the address process in at least the first subfield. In such a reset process, the amount of wall charges remaining in all the pixel cells is initialized by causing a reset discharge between the paired row electrodes in all the pixel cells.

ここで、上記リセット放電は比較的強い放電であり、且つ表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。   Here, the reset discharge is a relatively strong discharge and has nothing to do with the content of the image to be displayed, so there is a problem that the light emission accompanying this discharge reduces the contrast of the image. .

そこで、電子線照射により励起されて波長２００〜３００ｎｍ内にピークを有するカソードルミネッセンス発光を行う酸化マグネシウム結晶体を、行電極対を被覆する誘電体層の表面に付着させることにより、放電遅れ時間を短縮させるようにしたＰＤＰ及びその駆動方法が提案された（例えば特許文献１参照）。かかるＰＤＰによれば、放電後のプライミング効果が比較的長時間継続するようになるので、微弱な放電を安定して生起させることが可能となる。そこで、時間経過に伴い徐々に電圧値がピーク電圧値に到るパルス波形を有するリセットパルスを上記の如きＰＤＰの行電極に印加することにより、互いに隣接する行電極間で微弱なリセット放電を生起させるようにしたのである。この際、リセット放電の微弱化により、その放電に伴う発光輝度が低下するので、画像のコントラストを高めることが可能となる。   Therefore, the discharge delay time is reduced by attaching a magnesium oxide crystal that is excited by electron beam irradiation and emits cathodoluminescence light having a peak within a wavelength of 200 to 300 nm to the surface of the dielectric layer covering the row electrode pair. A shortened PDP and a driving method thereof have been proposed (see, for example, Patent Document 1). According to such a PDP, the priming effect after the discharge continues for a relatively long time, so that a weak discharge can be stably generated. Therefore, a weak reset discharge is generated between adjacent row electrodes by applying to the row electrodes of the PDP as described above a reset pulse having a pulse waveform in which the voltage value gradually reaches the peak voltage value over time. I tried to make it. At this time, the light emission luminance associated with the discharge is reduced due to the weakening of the reset discharge, so that the contrast of the image can be increased.

しかしながら、特に従来のいわゆる選択消去アドレス法（例えば特許文献１，２参照）、すなわち、１フレーム内において、いずれか１の書込アドレスサブフィールドにおいて書き込みを行い、後続するサブフィールドにおいて選択消去アドレスをなす階調駆動では、書込アドレス行程において書き込み不良（書き込みの失敗）が起こった場合には、当該フレーム内において後続するサブフィールドには書き込み行程が存在しないため、その画素が暗点となり、画質が劣化するという問題があった。特に、ＣＬ発光ＭｇＯ結晶体を含むＭｇＯ結晶を蛍光体層に設けたＰＤＰの場合では、放電特性がよいので、却ってこの微弱放電が発生しやすくなっており、かかる問題も生じやすい。
特開２００６−５４１６０号公報 特開２００１−３１２２４４号公報 However, in particular, a conventional so-called selective erase address method (see, for example, Patent Documents 1 and 2), that is, in one frame, writing is performed in any one write address subfield, and a selective erase address is set in a subsequent subfield. In gradation driving, when a write failure (write failure) occurs in the write address process, there is no write process in the subsequent subfield in the frame, so that the pixel becomes a dark spot, There was a problem of deterioration. In particular, in the case of a PDP in which an MgO crystal including a CL light-emitting MgO crystal is provided in a phosphor layer, the discharge characteristics are good, and this weak discharge is liable to occur, and such a problem is likely to occur.
JP 2006-54160 A JP 2001-31244 A

本発明は、書込アドレス行程における書き込みの失敗による暗点（黒表示）が発生することがなく、画質の劣化を防止することが可能で、かつ、暗い画像を表示する際の輝度階調の表現能力（いわゆる暗コントラスト）の高いプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。   The present invention does not generate a dark spot (black display) due to a write failure in the write address process, can prevent deterioration in image quality, and has a luminance gradation when displaying a dark image. It is an object of the present invention to provide a method for driving a plasma display panel having a high expression capability (so-called dark contrast).

請求項１記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行する。ここで、前記１フレーム表示期間である直前フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、前記直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、当該調整期間は１ミリ秒（msec）以上に設定される。 According to a first aspect of the present invention, there is provided a plasma display panel driving method in which a first substrate and a second substrate are opposed to each other across a discharge space filled with a discharge gas, and a plurality of rows formed on the first substrate. A plasma display panel in which a pixel cell in which a phosphor layer containing a phosphor material is provided at each intersection of an electrode pair and a plurality of column electrodes formed on the second substrate is formed based on a video signal. A plasma display panel driving method for driving in accordance with pixel data for each pixel,
In one subfield when one frame display period in the video signal is divided into a plurality of subfields, the pixel cells are addressed by selectively applying pixel data pulses to the column electrodes in accordance with the pixel data. A write address process for discharging and setting the pixel cell in a lighting mode, and a sustain process for sustaining the pixel cell set in the lighting mode by applying a sustain pulse to the row electrode pair. And, in a subfield subsequent to the one subfield, by selectively discharging the pixel cell according to the pixel data, the erase address process for setting the pixel cell to a light-off mode, and the sustain process. Execute. Here, the writing address process of the one subfield in the subsequent frame following the immediately preceding frame from the time of application of the last sustaining pulse that is the last applied sustaining pulse in the immediately preceding frame that is the one frame display period. The period until the application of the first pixel data pulse, which is the pixel data pulse applied first, is set as the adjustment period, and the adjustment period is set to 1 millisecond (msec) or more.

また、請求項２４記載によるプラズマディスプレイパネルの駆動方法は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行する。ここで、前記１フレーム表示期間である直前フレームにおいて、最後に前記サスティン放電を生起する前記サスティンパルスである最終発光サスティンパルスの印加時から、この直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、当該調整期間は１ミリ秒（msec）以上に設定される。   According to a 24th aspect of the present invention, there is provided a plasma display panel driving method in which a first substrate and a second substrate are arranged to face each other across a discharge space in which a discharge gas is sealed, and a plurality of substrates formed on the first substrate. A plasma display panel in which a pixel cell provided with a phosphor layer containing a phosphor material is formed at each intersection of a row electrode pair and a plurality of column electrodes formed on the second substrate. A method for driving a plasma display panel that is driven according to pixel data for each pixel based on the above, wherein one pixel in the one-frame display period of the video signal is divided into a plurality of subfields. In response to this, by selectively applying a pixel data pulse to the column electrode, the pixel cell is address-discharged and the pixel cell is put into a lighting mode. A write address process to be determined and a sustain process in which the pixel cells set in the lighting mode are subjected to a sustain discharge by applying a sustain pulse to the row electrode pair, followed by the one subfield. In the sub-field, the address cell is selectively discharged according to the pixel data to execute the erase address process for setting the pixel cell to the extinguishing mode and the sustain process. Here, in the immediately preceding frame which is the one-frame display period, the first subfield in the subsequent frame following the immediately preceding frame from the time of the last emission sustaining pulse which is the sustaining pulse that causes the sustaining discharge last. The period until the application of the first pixel data pulse, which is the pixel data pulse first applied in the write address process, is set as an adjustment period, and the adjustment period is set to 1 millisecond (msec) or more.

先行フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、これに後続する後続フレームにおける書込アドレス行程にて最初に印加される先頭画素データパルスの印加時までの期間が所定期間以上に調整され、駆動制御がなされる。当該期間の調整による駆動制御は、ＰＤＰの累積使用時間、温度等に基づいて選択的に、あるいは常時実行される。   The period from the time of applying the last sustain pulse, which is the last applied sustain pulse in the preceding frame, to the time of applying the first pixel data pulse that is applied first in the write address process in the succeeding subsequent frame is predetermined. The drive control is performed after adjusting the period. The drive control by adjusting the period is selectively or always executed based on the accumulated usage time, temperature, etc. of the PDP.

かかる構成により、サスティン放電で発生したプライミング粒子を減少させて微弱放電の発生を防ぎ、書込アドレス行程における書込ミスによる暗点の発生を防止する。   With this configuration, the priming particles generated by the sustain discharge are reduced to prevent the weak discharge, and the dark spot due to the write error in the write address process is prevented.

以下、本発明の実施例を図を参照しつつ説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。   FIG. 1 is a diagram showing a schematic configuration of a plasma display apparatus for driving a plasma display panel according to a driving method according to the present invention.

図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６、累積使用時間タイマ５８、駆動シーケンス・データメモリ（以下、単にデータメモリともいう。）５８及び温度センサ５９から構成される。なお、Ｘ電極ドライバ５１にはリセットパルス発生回路及びサスティン発生回路が含まれ、Ｙ電極ドライバ５３にはリセットパルス発生回路、スキャンパルス発生回路及びサスティン発生回路が含まれている。   As shown in FIG. 1, the plasma display device includes a PDP 50 as a plasma display panel, an X electrode driver 51, a Y electrode driver 53, an address driver 55, a drive control circuit 56, a cumulative use time timer 58, a drive sequence data memory ( Hereinafter, it is also simply referred to as a data memory) 58 and a temperature sensor 59. The X electrode driver 51 includes a reset pulse generation circuit and a sustain generation circuit, and the Y electrode driver 53 includes a reset pulse generation circuit, a scan pulse generation circuit, and a sustain generation circuit.

ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄm、横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ1，Ｘ1）、（Ｙ2，Ｘ2）、（Ｙ3，Ｘ3）、・・・、（Ｙn，Ｘn）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する画素セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する画素セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。 In the PDP 50, column electrodes D 1 to D m arranged to extend in the vertical direction (vertical direction) of the two-dimensional display screen, and row electrodes X 1 to X m arranged to extend in the horizontal direction (horizontal direction), respectively. X n and row electrodes Y 1 to Y n are formed. In this case, row electrode pairs (Y 1 , X 1 ), (Y 2 , X 2 ), (Y 3 , X 3 ),..., (Y n , X n ) that form pairs between adjacent ones. Are responsible for the first display line to the nth display line in the PDP 50, respectively. A pixel cell PC serving as a pixel is formed at each crossing portion (a region surrounded by an alternate long and short dash line in FIG. 1) between each display line and each of the column electrodes D 1 to D m . That is, the PDP 50 includes pixel cells PC 1,1 to PC 1, m belonging to the first display line, pixel cells PC 2,1 to PC 2, m belonging to the second display line,. Each of the pixel cells PC n, 1 to PC n, m belonging to the line is arranged in a matrix.

図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。   FIG. 2 is a front view schematically showing the internal structure of the PDP 50 as viewed from the display surface side. In FIG. 2, the crossing portions of three column electrodes D adjacent to each other and two display lines adjacent to each other are extracted and shown. 3 is a view showing a cross section of the PDP 50 taken along the line VV of FIG. 2, and FIG. 4 is a view showing a cross section of the PDP 50 taken along the line WW of FIG.

図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各画素セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。   As shown in FIG. 2, each row electrode X is provided in contact with a bus electrode Xb extending in the horizontal direction of the two-dimensional display screen and a position corresponding to each pixel cell PC on the bus electrode Xb. And a transparent electrode Xa having a letter shape. Each row electrode Y includes a bus electrode Yb extending in the horizontal direction of the two-dimensional display screen, and a T-shaped transparent electrode Ya provided in contact with a position corresponding to each pixel cell PC on the bus electrode Yb. Is composed of. The transparent electrodes Xa and Ya are made of a transparent conductive film such as ITO, and the bus electrodes Xb and Yb are made of a metal film, for example. As shown in FIG. 3, the row electrode X composed of the transparent electrode Xa and the bus electrode Xb and the row electrode Y composed of the transparent electrode Ya and the bus electrode Yb are arranged on the back side of the front transparent substrate 10 whose front side is the display surface of the PDP 50. Is formed. At this time, the transparent electrodes Xa and Ya in each row electrode pair (X, Y) extend to the paired row electrode side, and the top sides of the wide portions pass through the discharge gap g1 having a predetermined width. Facing each other. Further, on the back side of the front transparent substrate 10, a horizontal extension of the two-dimensional display screen extends between the row electrode pair (X, Y) and the row electrode pair (X, Y) adjacent to the row electrode pair. A black or dark light absorbing layer (light shielding layer) 11 is formed. Further, a dielectric layer 12 is formed on the back side of the front transparent substrate 10 so as to cover the row electrode pair (X, Y). As shown in FIG. 3, on the back side of the dielectric layer 12 (the surface opposite to the surface in contact with the row electrode pair), the light absorbing layer 11 and bus electrodes Xb and Yb adjacent to the light absorbing layer 11 are provided. A raised dielectric layer 12A is formed in a portion corresponding to the region where the and are formed.

誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。   A magnesium oxide layer 13 is formed on the surfaces of the dielectric layer 12 and the raised dielectric layer 12A. The magnesium oxide layer 13 is a magnesium oxide crystal as a secondary electron emission material that emits CL (cathode luminescence) light emission having a peak within a wavelength of 200 to 300 nm, particularly 230 to 250 nm when excited by irradiation with an electron beam. (Hereinafter referred to as CL light-emitting MgO crystal). This CL light-emitting MgO crystal is obtained by vapor-phase oxidation of magnesium vapor generated by heating magnesium. For example, a multi-crystal structure in which cubic crystals are fitted to each other, or a cubic single crystal structure is obtained. Have. The average particle diameter of the CL luminescent MgO crystal is 2000 angstroms or more (measurement result by BET method).

平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。   In order to form a vapor phase magnesium oxide single crystal having a large average particle diameter of 2000 angstroms or more, it is necessary to increase the heating temperature for generating magnesium vapor. For this reason, the length of the flame in which magnesium reacts with oxygen becomes longer, and the temperature difference between the flame and the surroundings becomes larger. Many of them having an energy level corresponding to the peak wavelength (for example, around 235 nm and within 230 to 250 nm) are formed.

また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。   Compared with a general gas phase oxidation method, the amount of magnesium evaporated per unit time is increased to increase the reaction area between magnesium and oxygen, and the gas generated by reacting with more oxygen is generated. The phase method magnesium oxide single crystal has an energy level corresponding to the above-described peak wavelength of CL emission.

このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。   The magnesium oxide layer 13 is formed by adhering such CL light-emitting MgO crystal to the surface of the dielectric layer 12 by spraying, electrostatic coating, or the like. Note that the magnesium oxide layer 13 may be formed by forming a thin film magnesium oxide layer on the surface of the dielectric layer 12 by vapor deposition or sputtering, and attaching a CL light emitting MgO crystal thereon.

一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む画素セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各画素セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。   On the other hand, on the rear substrate 14 arranged in parallel with the front transparent substrate 10, each column electrode D is connected to the row electrode pair (X, Y) at a position facing the transparent electrodes Xa and Ya in each row electrode pair (X, Y). , Y). On the back substrate 14, a white column electrode protective layer 15 that covers the column electrode D is further formed. A partition wall 16 is formed on the column electrode protective layer 15. The partition wall 16 includes a horizontal wall 16A extending in the horizontal direction of the two-dimensional display screen at a position corresponding to the bus electrodes Xb and Yb of each row electrode pair (X, Y), and intermediate portions between the column electrodes D adjacent to each other. A ladder wall is formed by the vertical wall 16B extending in the vertical direction of the two-dimensional display screen at the position. Further, a ladder-shaped partition wall 16 as shown in FIG. 2 is formed for each display line of the PDP 50. A gap SL as shown in FIG. 2 exists between the partition walls 16 adjacent to each other. Further, the ladder-shaped partition 16 partitions the pixel cell PC including the independent discharge space S and the transparent electrodes Xa and Ya. In the discharge space S, a discharge gas containing xenon gas is enclosed. A phosphor layer 17 is formed on the side surface of the horizontal wall 16A, the side surface of the vertical wall 16B, and the surface of the column electrode protection layer 15 in each pixel cell PC so as to cover all of these surfaces. The phosphor layer 17 is actually composed of three types: a phosphor that emits red light, a phosphor that emits green light, and a phosphor that emits blue light.

尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、少なくとも蛍光体層１７の表面上、すなわち放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。   The phosphor layer 17 contains MgO crystal (including CL light-emitting MgO crystal) as a secondary electron emission material in the form shown in FIG. 5, for example. At this time, the MgO crystal is exposed from the phosphor layer 17 so as to be in contact with the discharge gas at least on the surface of the phosphor layer 17, that is, on the surface in contact with the discharge space S.

ここで、各画素セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する画素セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。   Here, between the discharge space S and the gap SL of each pixel cell PC, as shown in FIG. 3, the magnesium oxide layer 13 is closed to each other by contacting the lateral wall 16A. Further, as shown in FIG. 4, since the vertical wall 16B is not in contact with the magnesium oxide layer 13, a gap r exists between them. In other words, the discharge spaces S of the pixel cells PC adjacent to each other in the horizontal direction of the two-dimensional display screen communicate with each other through the gap r.

駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図６に示す如き、全輝度レベルを１６階調にて表す４ビットの多階調化画素データＰＤSに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤSを図６に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。 First, the drive control circuit 56 converts the input video signal into 8-bit pixel data that expresses all luminance levels in 256 gradations for each pixel, and performs error diffusion processing and dither processing on the pixel data. A multi-gradation process consisting of That is, first, in the error diffusion process, the upper 6 bits of the pixel data is set as display data, the remaining lower 2 bits are set as error data, and the error data in the pixel data corresponding to each peripheral pixel is weighted and added. By reflecting it in the display data, 6-bit error diffusion pixel data is obtained. According to such error diffusion processing, the luminance of the lower 2 bits in the original pixel is pseudo-expressed by the peripheral pixels, and therefore, the display data for 6 bits, which is less than 8 bits, and the pixel data for 8 bits. It is possible to express the same luminance gradation. Next, the drive control circuit 56 performs dither processing on the 6-bit error diffusion processing pixel data obtained by this error diffusion processing. In the dither processing, a plurality of adjacent pixels are set as one pixel unit, and dither coefficients each having a different coefficient value are allocated and added to the error diffusion processing pixel data corresponding to each pixel in the one pixel unit. As a result, dither-added pixel data is obtained. According to the addition of the dither coefficients, when viewed in units of pixels as described above, it is possible to express the luminance corresponding to 8 bits even with only the upper 4 bits of the dither addition pixel data. Therefore, the drive control circuit 56 converts the upper 4 bits of the dither-added pixel data into 4-bit multi-gradation pixel data PD S representing the entire luminance level in 16 gradations as shown in FIG. . Then, the drive control circuit 56 converts the multi-grayscale pixel data PD S to the pixel drive data GD of 14 bits in accordance with data conversion table as shown in FIG. The drive control circuit 56 associates the first to fourteenth bits in the pixel drive data GD with each of the subfields SF1 to SF14 (described later), and uses the bit digit corresponding to the subfield SF as a pixel drive data bit. One display line (m) is supplied to the address driver 55.

駆動制御回路５６は、図７のフローチャートに示すように、通常の駆動シーケンスによる動作（以下、駆動モードＡ（ＭＯＤＥ−Ａ）という。）と、調整駆動シーケンスによる動作（以下、駆動モードＢ（ＭＯＤＥ−Ｂ）という。）とを選択的に実行する。   As shown in the flowchart of FIG. 7, the drive control circuit 56 operates according to a normal drive sequence (hereinafter referred to as drive mode A (MODE-A)) and operation according to an adjustment drive sequence (hereinafter referred to as drive mode B (MODE-A). -B))) is selectively executed.

すなわち、後に詳述するように、駆動モードＢにおいては、フレームの最終発光サスティンパルスの印加終了時点から後続フレームの選択書込サブフィールドにおいて最初に印加されるデータパルスＤＰの印加開始時点までの期間が通常の駆動シーケンス（駆動モードＡ）よりも長く調整（変更）される。   That is, as will be described in detail later, in the drive mode B, the period from the application end time of the last light emission sustain pulse of the frame to the application start time of the data pulse DP first applied in the selective writing subfield of the subsequent frame. Is adjusted (changed) longer than the normal driving sequence (driving mode A).

図７のフローチャートを参照すると、まず、駆動制御回路５６は、駆動モードＢによる駆動を行うか否かを、駆動モードを選択するための条件、基準に基づいて判別する（ステップＳ１１）。当該駆動モード選択条件としては種々の条件があるが、その詳細については後述する。   Referring to the flowchart of FIG. 7, first, the drive control circuit 56 determines whether or not to perform driving in the driving mode B based on conditions and criteria for selecting the driving mode (step S11). There are various conditions as the drive mode selection conditions, and details thereof will be described later.

ステップＳ１１において、駆動モードＢによる駆動を行わないと判別された場合には、駆動モードＡによる駆動を行う（ステップＳ１２）。他方、駆動モードＢによる駆動を行うと判別された場合には、駆動モードＢを実行する（ステップＳ１３）。   If it is determined in step S11 that driving in driving mode B is not to be performed, driving in driving mode A is performed (step S12). On the other hand, when it is determined that the driving in the driving mode B is performed, the driving mode B is executed (step S13).

次に、当該駆動制御を続行するか否かが判別され、当該駆動制御を続行する場合にはステップＳ１１に戻って上記した手順を繰り返す。駆動制御を終了する場合には本制御ルーチンを終了する。   Next, it is determined whether or not to continue the drive control. When the drive control is continued, the process returns to step S11 and the above-described procedure is repeated. When the drive control is finished, this control routine is finished.

［駆動モードＡに基づくシーケンス（通常の駆動シーケンス）］
まず、駆動モードＡ（通常の駆動シーケンス）に基づく駆動動作について説明する。駆動制御回路５６は、図８に示す如き発光駆動シーケンスに従って上記構造を有するＰＤＰ５０を駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５からなるパネルドライバに供給する。すなわち、駆動制御回路５６は、図８に示す如き１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１W及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２W及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷD及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。 [Sequence based on drive mode A (normal drive sequence)]
First, the driving operation based on the driving mode A (normal driving sequence) will be described. The drive control circuit 56 supplies various control signals for driving the PDP 50 having the above structure to the panel driver including the X electrode driver 51, the Y electrode driver 53, and the address driver 55 according to the light emission drive sequence as shown in FIG. That is, the drive control circuit 56 performs the first reset process R1, the first selective write address process W1 W, and the minute light emission process LL in the first subfield SF1 within the display period of one field (one frame) as shown in FIG. Various control signals to be sequentially driven according to each are supplied to the panel driver. In SF2 subsequent to such sub-field SF1, and supplies the second reset step R2, a second selective write addressing step W2 W and various control signals for sequentially performing the drive in accordance with the sustain stage I each panel driver. Also, In the subfield SF3~SF14 each supplies various control signals for sequentially performing the drive in accordance with the selective erase address process W D and sustain process I respectively to the panel driver. Only in the last subfield SF14 in one field display period, after the sustain process I is executed, the drive control circuit 56 supplies various control signals to be sequentially executed in accordance with the erase process E to the panel driver. To do.

パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図９に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。   The panel drivers, that is, the X electrode driver 51, the Y electrode driver 53, and the address driver 55 generate various drive pulses as shown in FIG. Supply to electrode D and row electrodes X and Y.

尚、図９においては、図８に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、最後尾のサブフィールドＳＦ１４、並びに当該サブフィールドＳＦ１〜ＳＦ１４からなるフレーム（第ｊフレーム）の直前のフレーム（第(j-1)フレーム）における最終サブフィールド（ＳＦ１４）での動作のみを抜粋して示すものである。   In FIG. 9, SF1 to SF3 in the subfields SF1 to SF14 shown in FIG. 8, the last subfield SF14, and the frame immediately before the frame (jth frame) composed of the subfields SF1 to SF14. Only the operation in the last subfield (SF14) in ((j-1) th frame) is extracted and shown.

先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部（Ｒ11）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ１Y1のピーク電位は、サスティンパルスのピーク電位よりも高電位であり、且つ後述するリセットパルスＲＰ２Y1のピーク電位よりも低電位である。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。更に、この間、Ｘ電極ドライバ５１は、かかるリセットパルスＲＰ１Y1と同一極性であり、且つ、上記リセットパルスＲＰ１Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰ１Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、この間、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、リセットパルスＲＰ１Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。ここで、第１リセット行程Ｒ１の前半部では、上述した如きリセットパルスＲＰ１Y1の印加に応じて、全ての画素セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において微弱な第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部（Ｒ11）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。 First, in the first half (R11) of the first reset step R1 of the subfield SF1, the Y electrode driver 53 has a waveform in which the potential transition at the leading edge with the passage of time is more gradual than the sustain pulse described later. A positive reset pulse RP1 Y1 is applied to all the row electrodes Y 1 to Y n . Note that the peak potential of the reset pulse RP1 Y1 is higher than the peak potential of the sustain pulse and lower than the peak potential of a reset pulse RP2 Y1 described later. During this time, the address driver 55 sets the column electrodes D 1 to D m to a ground potential (0 volt). Further, during this period, the X electrode driver 51 has the same polarity as the reset pulse RP1 Y1 and a peak potential that can prevent surface discharge between the row electrodes X and Y accompanying the application of the reset pulse RP1 Y1. A reset pulse RP1 X is applied to each of all the row electrodes X 1 to X n . If no surface discharge occurs between the row electrodes X and Y during this period, the X electrode driver 51 applies all the row electrodes X 1 to X n to the ground potential (0) instead of applying the reset pulse RP1 X. Bolt) may be set. Here, in the first half of the first reset process R1, a weak first reset discharge occurs between the row electrode Y and the column electrode D in each of all the pixel cells PC in response to the application of the reset pulse RP1 Y1 as described above. Is born. That is, in the first half (R11) of the first reset process R1, a voltage is applied between the two electrodes so that the row electrode Y is on the anode side and the column electrode D is on the cathode side, whereby the row electrode Y to the column electrode D are applied. A discharge (hereinafter referred to as column-side cathode discharge) in which a current flows toward is generated as the first reset discharge. In response to the first reset discharge, negative wall charges are formed in the vicinity of the row electrodes Y in all the pixel cells PC, and positive wall charges are formed in the vicinity of the column electrodes D.

次に、サブフィールドＳＦ１の第１リセット行程Ｒ１の後半部（Ｒ12）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ１Y2を発生し、これを全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ１Y2における負のピーク電位は、後述する負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰY2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第１選択書込アドレス行程Ｗ１Wでのアドレス放電が不安定となるからである。この間、Ｘ電極ドライバ５１は、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定する。尚、リセットパルスＲＰ１Y2のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。ここで、第１リセット行程Ｒ１の後半部では、上述した如きリセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起される。この微弱な放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する第１選択書込アドレス行程Ｗ１Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。 Next, in the second half (R12) of the first reset process R1 of the subfield SF1, the Y electrode driver 53 generates a negative reset pulse RP1 Y2 in which the potential transition at the leading edge with time elapses gradually. This is applied to all the row electrodes Y 1 to Y n . The negative peak potential in the reset pulse RP1 Y2 is set to a higher potential, that is close to 0 volt potential than the peak potential of the negative polarity writing scan pulse SP W, which will be described later. That is, when the peak potential of the reset pulse RP Y2 is made lower than the peak potential of the write scan pulse SP W , a strong discharge is generated between the row electrode Y and the column electrode D, and is formed in the vicinity of the column electrode D. This is because the wall charges are largely erased, and the address discharge in the first selective write address process W1 W becomes unstable. During this time, the X electrode driver 51 sets all the row electrodes X 1 to X n to the ground potential (0 volt). Note that the peak potential of the reset pulse RP1 Y2 is reliably determined between the row electrodes X and Y in consideration of wall charges formed in the vicinity of the row electrodes X and Y in response to the first reset discharge. 2 The lowest potential that can cause a reset discharge. Here, in the second half of the first reset process R1, the second reset discharge is generated between the row electrodes X and Y in all the pixel cells PC in response to the application of the reset pulse RP1 Y2 as described above. Due to the second reset discharge, the wall charges formed in the vicinity of the row electrodes X and Y in each pixel cell PC are erased, and all the pixel cells PC are initialized to the extinguishing mode. Further, in response to the application of the reset pulse RP1 Y2, a weak discharge is generated between the row electrodes Y and the column electrodes D in all the pixel cells PC. Due to this weak discharge, a part of the positive wall charges formed in the vicinity of the column electrode D is erased, and an amount capable of causing a selective write address discharge correctly in a first selective write address process W1 W described later. Adjusted to

次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、Ｙ電極ドライバ５３が、図９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。この間、アドレスドライバ５５は、先ず、サブフィールドＳＦ１に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル“１”の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル“０”の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。尚、この間、行電極Ｘ及びＹ間にも書込走査パルスＳＰWに応じた電圧が印加されることになるが、この段階では全ての画素セルＰＣは消灯モード、つまり壁電荷が消去された状態にあるので、かかる書込走査パルスＳＰWの印加だけでは行電極Ｘ及びＹ間には放電が生じない。従って、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Wでは、書込走査パルスＳＰW及び高電圧の画素データパルスＤＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみに選択書込アドレス放電が生起される。これにより、画素セルＰＣ内の行電極Ｘ近傍には壁電荷が存在していないものの、行電極Ｙ近傍には正極性の壁電荷、列電極Ｄ近傍には負極性の壁電荷が夫々形成された点灯モードの状態に設定される。一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されない。よって、この画素セルＰＣは、第１リセット行程Ｒ１において初期化された消灯モードの状態、つまり、行電極Ｙ及び列電極Ｄ間、並びに行電極Ｘ及びＹ間のいずれにおいても放電が生じない状態を維持する。 Next, in the first selective write address process W1 W of the subfield SF1, the Y electrode driver 53 applies a base pulse BP − having a predetermined negative base potential as shown in FIG. 9 to the row electrodes Y 1 to Y n . While being applied simultaneously, the write scan pulse SP W having a negative peak potential is sequentially applied alternatively to each of the row electrodes Y 1 to Y n . During this time, the address driver 55 first converts the pixel drive data bit corresponding to the subfield SF1 into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, when a pixel drive data bit having a logic level “1” that should set the pixel cell PC to the lighting mode is supplied, the address driver 55 converts the pixel drive pulse into a pixel data pulse DP having a positive peak potential. . On the other hand, a pixel drive data bit having a logic level “0” for setting the pixel cell PC to the extinguishing mode is converted into a pixel data pulse DP having a low voltage (0 volts). Then, the address driver 55 applies the pixel data pulse DP to the column electrodes D 1 to D m in synchronization with the application timing of each write scanning pulse SP W by one display line (m). At this time, simultaneously with the write scan pulse SP W, the selective write address discharge among the column electrodes D and the row electrode Y within the pixel cell PC in which the pixel data pulse DP of high voltage is applied to be set to the lighting mode Is born. During this time, a voltage corresponding to the write scan pulse SP W is applied between the row electrodes X and Y. At this stage, all the pixel cells PC are turned off, that is, the wall charges are erased. because the state, discharge is not generated between such write scan pulse SP W row electrodes X and Y only applied. Accordingly, in the first selective write address process W1 W of the subfield SF1, the column electrode D and the row electrode Y in the pixel cell PC are applied in response to the application of the write scan pulse SP W and the high voltage pixel data pulse DP. Only the selective write address discharge is generated. Thus, although no wall charge exists near the row electrode X in the pixel cell PC, positive wall charge is formed near the row electrode Y, and negative wall charge is formed near the column electrode D. The lighting mode is set. On the other hand, simultaneously with the write scan pulse SP W, is between the column electrode D and the row electrode Y within the pixel cell PC in which the pixel data pulse DP is applied a low voltage to be set to off-mode (0 volt) described above Such selective write address discharge is not caused. Therefore, the pixel cell PC is in the extinguishing mode initialized in the first reset process R1, that is, in a state where no discharge occurs between the row electrode Y and the column electrode D and between the row electrodes X and Y. To maintain.

次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図９に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ1〜Ｙnに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷDにおいて行電極Ｙに印加されるベース電位と同一である。又、図９に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Y1，ＲＰ２Y1）における立ち上がり区間での変化率よりも高くしている。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１及び第２リセット行程Ｒ２で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのパルス電圧が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Wでは、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。 Next, in the minute light emission process LL of the subfield SF1, the Y electrode driver 53 simultaneously applies minute light emission pulses LP having a predetermined positive peak potential as shown in FIG. 9 to the row electrodes Y 1 to Y n . In response to the application of the minute light emission pulse LP, a discharge (hereinafter referred to as a minute light emission discharge) is generated between the column electrode D and the row electrode Y in the pixel cell PC set in the lighting mode. That is, in the minute light emission process LL, although a discharge is generated between the row electrode Y and the column electrode D in the pixel cell PC, a potential that does not cause a discharge between the row electrodes X and Y is applied to the row electrode Y. By applying this, a minute light emission discharge is caused only between the column electrode D and the row electrode Y in the pixel cell PC set in the lighting mode. In this case, the peak potential of the minute light emission pulse LP is a potential lower than the peak potential of the sustain pulses IP applied in the subfield SF2 subsequent sustain process I to be described later, for example, in the selective erase address process W D to be described later This is the same as the base potential applied to the row electrode Y. Further, as shown in FIG. 9, the rate of change of the minute light emission pulse LP with the passage of time in the potential rising interval is higher than the rate of change in the rising interval of the reset pulse (RP1 Y1 , RP2 Y1 ). That is, the first reset discharge generated in the first reset process R1 and the second reset process R2 by making the potential transition at the leading edge of the minute emission pulse LP steeper than the potential transition at the leading edge of the reset pulse. It causes a stronger discharge. Here, the discharge is a column-side cathode discharge as described above, and is a discharge generated by the minute light emission pulse LP whose pulse voltage is lower than the sustain pulse IP, and thus is generated between the row electrodes X and Y. The emission luminance associated with the discharge is lower than the sustain discharge (described later). That is, in the minute light emission process LL, although the discharge is accompanied by light emission having a higher luminance level than the first reset discharge, the discharge has a lower luminance level associated with the discharge than the sustain discharge, that is, a minute amount that can be used for display. A discharge accompanied by light emission is generated as a minute light emission discharge. At this time, in the first selective write address process W1 W performed immediately before the minute light emission process LL, a selective write address discharge is generated between the column electrode D and the row electrode Y in the pixel cell PC. Therefore, in the subfield SF1, the luminance corresponding to the gradation that is one level higher than the luminance level 0 is expressed by the light emission accompanying the selective write address discharge and the light emission accompanying the minute light emission discharge. .

尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。   After the minute light emission discharge, negative wall charges are formed in the vicinity of the row electrode Y, and positive wall charges are formed in the vicinity of the column electrode D.

次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部（Ｒ21）では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Y1を全ての行電極Ｙ1〜Ｙnに印加する。尚、リセットパルスＲＰ２Y1のピーク電位は、上記リセットパルスＲＰ１Y1のピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Y1の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Xを全ての行電極Ｘ1〜Ｘn各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Xを印加する代わりに、全ての行電極Ｘ1〜Ｘnを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Y1の印加に応じて、画素セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部（Ｒ21）では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された画素セルＰＣ内では、上記リセットパルスＲＰ２Y1の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。 Next, in the first half (R21) of the second reset step R2 of the subfield SF2, the Y electrode driver 53 has a waveform in which the potential transition at the leading edge with time elapses more slowly than a sustain pulse described later. The reset pulse RP2 Y1 having positive polarity is applied to all the row electrodes Y 1 to Y n . Note that the peak potential of the reset pulse RP2 Y1 is higher than the peak potential of the reset pulse RP1 Y1 . During this time, the address driver 55 sets the column electrodes D 1 to D m to the ground potential (0 volt) state, and the X electrode driver 51 sets the line electrodes X and Y between the application of the reset pulse RP2 Y1. A positive polarity reset pulse RP2 X having a peak potential capable of preventing surface discharge is applied to all the row electrodes X 1 to X n . If no surface discharge occurs between the row electrodes X and Y, the X electrode driver 51 supplies all the row electrodes X 1 to X n to the ground potential (0 volts) instead of applying the reset pulse RP2 X. ) May be set. In response to the application of the reset pulse RP2 Y1 , between the row electrode Y and the column electrode D in the pixel cell PC in which the column side cathode discharge is not generated in the minute light emission process LL in each pixel cell PC. A first reset discharge that is weaker than the column-side cathode discharge in the minute light emission process LL is generated. That is, in the first half (R21) of the second reset process R2, a voltage is applied between the two electrodes so that the row electrode Y is on the anode side and the column electrode D is on the cathode side. As a result, the column-side cathode discharge in which the current flows toward the side is caused as the first reset discharge. On the other hand, in the pixel cell PC in which the minute light emission discharge has already occurred in the minute light emission process LL, no discharge is generated even if the reset pulse RP2 Y1 is applied. Therefore, immediately after the end of the first half of the second reset process R2, negative wall charges are formed in the vicinity of the row electrodes Y in all the pixel cells PC, and positive wall charges are formed in the vicinity of the column electrodes D. Become.

次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部（Ｒ22）では、Ｙ電極ドライバ５３が、時間経過に伴う前縁部での電位推移が緩やかな負極性のリセットパルスＲＰ２Y2を行電極Ｙ1〜Ｙnに印加する。更に、第２リセット行程Ｒ２の後半部（Ｒ22）では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ+を行電極Ｘ1〜Ｘn各々に印加する。この際、これら負極性のリセットパルスＲＰ２Y2及び正極性のベースパルスＢＰ+の印加に応じて、全ての画素セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Y2及びベースパルスＢＰ+各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ２Y2における負のピーク電位は、負極性の書込走査パルスＳＰWのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Y2のピーク電位を書込走査パルスＳＰWのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Wでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各画素セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての画素セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ２Y2の印加に応じて、全ての画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Wにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。 Next, in the second half (R22) of the second reset step R2 of the subfield SF2, the Y electrode driver 53 applies a negative polarity reset pulse RP2 Y2 whose potential transition at the leading edge with time elapses slowly. It applied to the Y 1 to Y n. Furthermore, the second half of the second resetting step R2 (R22), X electrode driver 51, applies a base pulse BP + to the row electrodes X 1 to X n each having a predetermined base potential of positive polarity. At this time, in response to the application of the negative polarity reset pulse RP2 Y2 and the positive polarity base pulse BP +, a second reset discharge is generated between the row electrodes X and Y in all the pixel cells PC. The peak potential of each of the reset pulse RP2 Y2 and the base pulse BP + is determined between the row electrodes X and Y in consideration of wall charges formed in the vicinity of the row electrodes X and Y by the first reset discharge. This is the lowest potential that can surely cause the second reset discharge. Also, the negative peak potential in the reset pulse RP2 Y2 is set higher potential, the potential close to that is 0 volts than the peak potential of negative polarity write scan pulse SP W. That is, when the peak potential of the reset pulse RP2 Y2 would be lower than the peak potential of the write scan pulse SP W, the occurrence strong discharge between the row electrodes Y and column electrodes D, are formed near the column electrode D This is because the wall charges are largely erased and the address discharge in the second selective write address process W2 W becomes unstable. Here, the wall charges formed in the vicinity of the row electrodes X and Y in each pixel cell PC are erased by the second reset discharge generated in the second half of the second reset step R2, and all the pixel cells are erased. The PC is initialized to the off mode. Furthermore, in response to the application of the reset pulse RP2 Y2, a weak discharge is generated between the row electrode Y and the column electrode D in all the pixel cells PC, and the discharge is formed in the vicinity of the column electrode D. some of the positive wall charges are erased, is adjusted to an amount that can correctly to rise to selective write address discharge in the second selective write addressing step W2 W.

次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Wでは、Ｙ電極ドライバ５３が、図９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ-を行電極Ｙ1〜Ｙnに同時に印加しつつ、負極性のピーク電位を有する書込走査パルスＳＰWを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部で行電極Ｘ1〜Ｘnに印加したベースパルスＢＰ+をこの第２選択書込アドレス行程Ｗ２Wにおいても引き続き行電極Ｘ1〜Ｘn各々に印加する。尚、上記ベースパルスＢＰ-及びベースパルスＢＰ+各々の電位は、書込走査パルスＳＰWの非印加期間中における行電極Ｘ及びＹ間の電圧が画素セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。更に、第２選択書込アドレス行程Ｗ２Wでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードに設定させるべき論理レベル“１”の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣを消灯モードに設定させるべき論理レベル“０”の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰWの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記書込走査パルスＳＰWと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰWが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ-及びＢＰ+に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている。よって、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ-及びＢＰ+による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。 Next, in the second selective write address process W2 W of the subfield SF2, the Y electrode driver 53 applies a base pulse BP − having a predetermined negative base potential as shown in FIG. 9 to the row electrodes Y 1 to Y n . While being applied simultaneously, the write scan pulse SP W having a negative peak potential is sequentially applied alternatively to each of the row electrodes Y 1 to Y n . X electrode driver 51 continues the row electrodes X 1 to X n be the base pulse BP + applied to the row electrodes X 1 to X n in the second half portion in the second selective write addressing step W2 W of the second reset step R2 Apply to each. The potentials of the base pulse BP − and the base pulse BP + are such that the voltage between the row electrodes X and Y during the non-application period of the write scan pulse SP W is lower than the discharge start voltage of the pixel cell PC. Is set to an appropriate potential. Further, in the second selective write address process W2 W, the address driver 55 first converts a pixel drive data bit corresponding to the subfield SF2 into a pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, when a pixel drive data bit having a logic level “1” that should set the pixel cell PC to the lighting mode is supplied, the address driver 55 converts the pixel drive pulse into a pixel data pulse DP having a positive peak potential. . On the other hand, a pixel drive data bit having a logic level “0” for setting the pixel cell PC to the extinguishing mode is converted into a pixel data pulse DP having a low voltage (0 volts). Then, the address driver 55 applies the pixel data pulse DP to the column electrodes D 1 to D m in synchronization with the application timing of each write scanning pulse SP W by one display line (m). At this time, simultaneously with the write scan pulse SP W, it is between the column electrode D and the row electrode Y within the pixel cell PC in which the pixel data pulse DP of high voltage is applied to be set to the lighting mode selective write address discharge Is born. Further, immediately after the selective write address discharge, a weak discharge is also generated between the row electrodes X and Y in the discharge cell PC. That is, after the write scan pulse SP W is applied, a voltage corresponding to the base pulses BP − and BP + is applied between the row electrodes X and Y. This voltage is the discharge start voltage of each discharge cell PC. Is set to a lower voltage. Therefore, the discharge is not generated in the discharge cell PC only by applying such a voltage. However, when the selective write address discharge is generated, the selective write address discharge is induced, and a discharge is generated between the row electrodes X and Y only by voltage application by the base pulses BP − and BP +. It is. By this discharge and the selective write address discharge, the discharge cell PC has a positive wall charge in the vicinity of the row electrode Y, a negative wall charge in the vicinity of the row electrode X, and a negative wall charge in the vicinity of the column electrode D. Are formed, that is, the lighting mode is set.

一方、上記書込走査パルスＳＰWと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されることはない。よって、この画素セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。 On the other hand, simultaneously with the write scan pulse SP W, is between the column electrode D and the row electrode Y within the pixel cell PC in which the pixel data pulse DP is applied a low voltage to be set to off-mode (0 volt) described above Such selective write address discharge is not caused. Therefore, the pixel cell PC maintains the state immediately before that, that is, the extinguished mode state initialized in the second reset step R2.

次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ1〜Ｙn各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘnを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ1〜Ｄmを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている画素セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。 Next, in the sustain step I of the subfield SF2, the Y electrode driver 53 generates a sustain pulse IP having a positive polarity peak potential for one pulse and applies it simultaneously to each of the row electrodes Y 1 to Y n . During this time, the X electrode driver 51 sets the row electrodes X 1 to X n to the ground potential (0 volt) state, and the address driver 55 sets the column electrodes D 1 to D m to the ground potential (0 volt) state. Set. In response to the application of the sustain pulse IP, a sustain discharge is generated between the row electrodes X and Y in the pixel cell PC set in the lighting mode as described above. The light emitted from the phosphor layer 17 in accordance with the sustain discharge is emitted to the outside through the front transparent substrate 10, whereby one display light emission corresponding to the luminance weight of the subfield SF 1 is performed. . Further, in response to the application of the sustain pulse IP, a discharge is also generated between the row electrode Y and the column electrode D in the pixel cell PC set in the lighting mode. By this discharge and the sustain discharge, negative wall charges are formed in the vicinity of the row electrode Y in the pixel cell PC, and positive wall charges are formed in the vicinity of the row electrode X and the column electrode D, respectively. After the application of the sustain pulse IP, the Y electrode driver 53 applies a wall charge adjustment pulse CP having a negative peak potential with a gradual potential transition at the leading edge over time as shown in FIG. It applied to the Y 1 to Y n. In response to the application of the wall charge adjustment pulse CP, a weak erasure discharge is generated in the pixel cell PC in which the sustain discharge is generated as described above, and a part of the wall charge formed inside the pixel cell PC is erased. . Thus, the amount of wall charges within the pixel cell PC is adjusted to an amount capable of rise to selective erase address discharge correctly in the next selective erase address process W D.

次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図９に示す如き負極性のピーク電位を有する消去走査パルスＳＰDを行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。尚、ベースパルスＢＰ+のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷDにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、画素セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位を有する画素データパルスＤＰに変換する。一方、画素セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰDの印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、高電圧の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰDと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この画素セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。 Next, in subfields SF3~SF14 each selective erase address process W O, Y electrode driver 53, while applying the base pulse BP + to the row electrodes Y 1 to Y n, each having a predetermined base potential of positive polarity, As shown in FIG. 9, an erasing scan pulse SP D having a negative peak potential is sequentially applied alternatively to each of the row electrodes Y 1 to Y n . The peak potential of the base pulse BP + is set to a potential that can prevent erroneous discharge between the row electrodes X and Y during the execution period of the selective erasure address process W O. Further, the X electrode driver 51 sets each of the row electrodes X 1 to X n to the ground potential (0 volt) during the execution period of the selective erasure address process W O. Further, in the selective erase address process W D, the address driver 55 first converts a pixel drive data bit corresponding to the subfield SF to the pixel data pulse DP having a pulse voltage corresponding to the logic level. For example, the address driver 55 converts a pixel drive data bit having a logic level 1 to change the pixel cell PC from the lighting mode to the extinguishing mode, and converts it into a pixel data pulse DP having a positive peak potential. To do. On the other hand, when a pixel driving data bit having a logic level 0 to maintain the current state of the pixel cell PC is supplied, it is converted into a pixel data pulse DP of a low voltage (0 volts). The address driver 55 applies the pixel data pulse DP to the column electrodes D 1 to D m in synchronization with the application timing of each erasing scan pulse SP D by one display line (m). At this time, simultaneously with the erase scanning pulse SP D, selective erase address discharge between the column electrode D and the row electrodes Y in the high-voltage pixel cell PC in which the pixel data pulse DP is applied is caused. By this selective erasure address discharge, the pixel cell PC is in a state in which positive wall charges are formed in the vicinity of the row electrodes Y and X and negative wall charges are formed in the vicinity of the column electrodes D, that is, the extinction mode. Set to On the other hand, the selective erasure address discharge as described above occurs between the column electrode D and the row electrode Y in the pixel cell PC to which the low-voltage (0 volt) pixel data pulse DP is applied simultaneously with the erase scan pulse SP D. Not. Therefore, this pixel cell PC maintains the state (lighting mode, extinguishing mode) until just before that.

次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図９に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位を有するサスティンパルスＩＰを行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ1〜Ｙnに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、画素セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷDにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。 Next, in the sustain process I of each of the subfields SF3 to SF14, the X electrode driver 51 and the Y electrode driver 53 alternately correspond to the luminance weights of the subfields as shown in FIG. (even number) fraction by repeatedly applying a sustain pulse IP having a peak potential of positive polarity to the row electrodes X 1 to X n and Y 1 to Y n, respectively. Each time the sustain pulse IP is applied, a sustain discharge is generated between the row electrodes X and Y in the pixel cell PC set in the lighting mode. The light emitted from the phosphor layer 17 in accordance with the sustain discharge is emitted to the outside through the front transparent substrate 10, so that display light emission is performed for the number of times corresponding to the luminance weight of the subfield SF. . At this time, in the vicinity of the row electrode Y in the pixel cell PC in which the sustain discharge is generated according to the sustain pulse IP finally applied in the sustain process I of each of the subfields SF2 to SF14, Positive wall charges are formed in the vicinity of X and the column electrode D. After the application of the final sustain pulse IP, the Y electrode driver 53 performs a wall charge adjustment pulse CP having a negative peak potential with a gentle potential transition at the leading edge as time passes as shown in FIG. applied to the electrodes Y 1 to Y n. In response to the application of the wall charge adjustment pulse CP, a weak erasure discharge is generated in the pixel cell PC in which the sustain discharge is generated as described above, and a part of the wall charge formed inside the pixel cell PC is erased. . Thus, the amount of wall charges within the pixel cell PC is adjusted to an amount capable of rise to selective erase address discharge correctly in the next selective erase address process W D.

そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、消去行程Ｅが実行される。その消去行程Ｅにおいては、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ+を行電極Ｙ1〜Ｙn各々に印加しつつ、図９に示す如き負極性のピーク電位を有する消去走査パルスＳＰD'を行電極Ｙ1〜Ｙn各々に順次択一的に印加して行く。ベースパルスＢＰ+のピーク電位は、この消去行程Ｅの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。また、消去行程Ｅの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を接地電位（０ボルト）に設定する。 Then, after the end of the sustain process I in the final subfield SF14, the erase process E is executed. In the erase process E, Y electrode driver 53, while applying the base pulse BP + having a predetermined base potential of positive polarity to the row electrodes Y 1 to Y n, respectively, the peak potential of negative polarity as shown in FIG. 9 The erasing scan pulse SP D ′ is applied to each of the row electrodes Y 1 to Y n in an alternative manner. The peak potential of the base pulse BP + is set to a potential that can prevent erroneous discharge between the row electrodes X and Y during the execution period of the erase step E. Further, during the execution period of the erasing step E, the X electrode driver 51 sets each of the row electrodes X 1 to X n to the ground potential (0 volt).

この消去行程Ｅにおいて、アドレスドライバ５５は、全ての画素セルＰＣを消去モードにさせるために上記の論理レベル１の画素駆動データビットが供給された場合と同様に、正極性のピーク電位を有する画素データパルス（アドレスパルス）ＤＰ'を消去パルスとして１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰD'の印加タイミングに同期して列電極Ｄ1〜Ｄmに印加して行く。この際、上記消去走査パルスＳＰDと同時に、画素データパルスＤＰ'が印加されかつその直前まで点灯モードにある全ての画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間に消去放電が生起される。かかる消去放電により、その直前まで点灯モードにあった各画素セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。サブフィールドＳＦ１３までに消灯モードになっている画素セルＰＣでは消灯モードが維持される。これにより、全ての画素セルＰＣが消灯モードとなる。 In the erasing process E, the address driver 55 uses a pixel having a positive polarity peak potential as in the case where the pixel driving data bit of the logic level 1 is supplied to put all the pixel cells PC into the erasing mode. Data pulses (address pulses) DP ′ are applied to the column electrodes D 1 to D m in synchronism with the application timing of each erase scan pulse SP D ′ by one display line (m) using the erase pulse as an erase pulse. At this time, the erasing discharge is generated between the column electrodes D and the row electrodes Y in all the pixel cells PC to which the pixel data pulse DP ′ is applied and immediately before the erasing scanning pulse SP D is applied. . As a result of this erasing discharge, each pixel cell PC that has been in the lighting mode immediately before has formed a positive wall charge in the vicinity of the row electrodes Y and X and a negative wall charge in the vicinity of the column electrode D, respectively. The state, that is, the extinguishing mode is set. The pixel cell PC that has been in the extinction mode by the subfield SF13 maintains the extinction mode. As a result, all the pixel cells PC are in the extinguishing mode.

以上の如き駆動を、図６に示す如き１６通りの画素駆動データＧＤに基づいて実行する。   The above driving is executed based on 16 types of pixel driving data GD as shown in FIG.

先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図６に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。   First, as shown in FIG. 6, in the second gradation representing the brightness higher by one level than the first gradation representing the black display (luminance level 0), only the pixel SF1 in the subfields SF1 to SF14 is used. A selective write address discharge for setting the PC in the lighting mode is generated, and the pixel cell PC set in the lighting mode is caused to emit a small amount of light (indicated by a square). At this time, the luminance level at the time of light emission accompanying the selective write address discharge and the minute light emission discharge is lower than the luminance level at the time of light emission accompanying one sustain discharge. Therefore, when the luminance level visually recognized by the sustain discharge is “1”, the luminance corresponding to the luminance level “α” lower than the luminance level “1” is expressed in the second gradation.

次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。   Next, in the third gradation that represents one level higher than the second gradation, the selective write address discharge for setting the pixel cell PC to the lighting mode only with SF2 of the subfields SF1 to SF14. Is generated (indicated by a double circle), and a selective erasure address discharge for causing the pixel cell PC to transition to the extinguishing mode is generated in the next subfield SF3 (indicated by a black circle). Therefore, in the third gradation, light emission associated with one sustain discharge is performed only in the sustain process I of SF2 of the subfields SF1 to SF14, and the luminance corresponding to the luminance level “1” is expressed.

次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで画素セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。   Next, in the fourth gradation representing the brightness higher by one level than the third gradation, first, in the subfield SF1, a selective write address discharge for setting the pixel cell PC to the lighting mode is generated, The pixel cell PC set in this lighting mode is subjected to minute light emission discharge (indicated by □). Further, in the fourth gradation, a selective write address discharge for causing the pixel cell PC to be set to the lighting mode is generated only by SF2 of the subfields SF1 to SF14 (indicated by a double circle), and the following In the subfield SF3, a selective erasure address discharge for causing the pixel cell PC to transition to the extinguishing mode is generated (indicated by a black circle). Therefore, in the fourth gradation, the light emission of the luminance level “α” is performed in the subfield SF1, and the sustain discharge accompanied by the light emission of the luminance level “1” is performed only once in the SF2. The luminance corresponding to “α” + “1” is expressed.

又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において画素セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された画素セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで画素セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。   Further, in each of the fifth to 16th gradations, a selective write address discharge for causing the pixel cell PC to be set in the lighting mode is generated in the subfield SF1, and the pixel cell PC set in the lighting mode is caused to emit a small amount of light. (Indicated by □) Then, a selective erasure address discharge for causing the pixel cell PC to transition to the extinguishing mode is caused only in one subfield corresponding to the gradation (indicated by a black circle). Therefore, in each of the fifth to sixteenth gradations, the minute light emission discharge is generated in the subfield SF1, the sustain discharge for one time is generated in SF2, and then the number corresponding to the gradation is continuous. In each of the subfields (indicated by white circles), the sustain discharge is generated for the number of times assigned to the subfield. Thereby, in each of the fifth to 16th gradations, the brightness corresponding to the brightness level “α” + “the total number of sustain discharges generated in one field (or one frame) display period” is visually recognized.

すなわち、図６に示す如き駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図６に示す如き１６段階にて表すことが可能となるのである。   That is, according to the driving as shown in FIG. 6, the luminance range from “0” to “255 + α” can be expressed in 16 levels as shown in FIG.

かかる駆動によれば、１フィールド表示期間内においてその発光パターン（点灯状態、消灯状態）が互いに反転している領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。尚、図６に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。   According to such driving, since the areas where the light emission patterns (lighted state, unlit state) are mutually inverted within one field display period are not mixed in one screen, the pseudo contour generated in such a state is not present. Is prevented. In the drive shown in FIG. 6, a minute light-emitting discharge accompanied by light emission of the luminance level α is caused in the subfield SF1 in each gradation after the fourth gradation, but the levels after the third gradation are generated. In this case, the minute light emission discharge may not be generated. In short, since light emission associated with minute light emission discharge has extremely low luminance (brightness level α), in the gradations after the fourth gradation in which the sustain discharge accompanied by light emission having higher luminance is used, the luminance This is because the increase in luminance at level α may not be visible, and at this time, it is not meaningful to cause a minute light emission discharge.

ここで、図９に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１及びＳＦ２の第２リセット行程Ｒ２各々において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、図１に示されるプラズマディスプレイ装置のＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により画素セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させた表示が可能となる。   Here, in the driving shown in FIG. 9, in each of the first reset process R1 of the subfield SF1 and the second reset process R2 of SF2, the voltages with the column electrode D as the cathode side and the row electrode Y as the anode side are both electrodes. By applying between them, a column side cathode discharge in which a current flows from the row electrode Y to the column electrode D is caused as a first reset discharge. Therefore, at the time of the first reset discharge, when the cations in the discharge gas head toward the column electrode D, the MgO crystal as the secondary electron emission material contained in the phosphor layer 17 as shown in FIG. Collisions cause secondary electrons to be emitted from the MgO crystal. In particular, in the PDP 50 of the plasma display device shown in FIG. 1, by exposing the MgO crystal body to the discharge space as shown in FIG. 5, the probability of collision with cations is increased, and the secondary electrons are efficiently put into the discharge space. It is trying to release. Then, since the discharge start voltage of the pixel cell PC is lowered by the priming action by the secondary electrons, it is possible to cause a relatively weak reset discharge. Therefore, since the emission luminance associated with the discharge is reduced due to weakening of the reset discharge, it is possible to perform display with improved contrast when displaying a dark image, so-called dark contrast.

更に、図９に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。   Further, in the driving shown in FIG. 9, the first reset discharge is generated between the row electrode Y formed on the front transparent substrate 10 side and the column electrode D formed on the back substrate 14 side as shown in FIG. I am letting. Therefore, compared with the case where reset discharge is caused between the row electrodes X and Y formed on the front transparent substrate 10 side, less discharge light is emitted to the outside from the front transparent substrate 10 side. The dark contrast can be improved.

又、図６、図８、図９に示す駆動では、先頭のサブフィールドＳＦ１において、全画素セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある画素セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ２に後続するサブフィールドＳＦ３〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある画素セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、図６に示す如き第１階調に従った駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。従って、サブフィールドＳＦ１で全画素セルＰＣを点灯モード状態に初期化するリセット放電を生起させてからこれを消灯モード状態に遷移させる選択消去アドレス放電を生起させる駆動を採用した場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなるので、暗コントラストを向上させることができる。   Further, in the driving shown in FIGS. 6, 8, and 9, in the first subfield SF1, after the reset discharge that should be initialized to all the pixel cells PC in the extinguishing mode state is generated, the pixel cells in the extinguishing mode state are generated. A selective write address discharge for causing the PC to transition to the lighting mode state is generated. Then, a selective erasure address method of causing a selective erasure address discharge in which one of the subfields SF3 to SF14 following SF2 is to cause the pixel cell PC in the lighting mode state to transition to the light-off mode state is generated. The adopted drive is carried out. Therefore, when black display (luminance level 0) is performed by driving according to the first gradation as shown in FIG. 6, the discharge generated during the one-field display period is only the reset discharge in the first subfield SF1. Therefore, as compared with the case where the drive for generating the selective erasure address discharge for causing the reset discharge for initializing all the pixel cells PC to the lighting mode state in the subfield SF1 and then shifting the pixel cell PC to the lighting mode state is adopted. Since the number of discharges that occur during one field display period is reduced, dark contrast can be improved.

又、図６、図８、図９に示される駆動においては、最も輝度重みが小なるサブフィールドＳＦ１では、表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。この際、微小発光放電は列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べて、その放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。   In the driving shown in FIGS. 6, 8, and 9, in the subfield SF <b> 1 with the smallest luminance weight, a minute light emission discharge is generated as a discharge contributing to the display image instead of the sustain discharge. . At this time, since the minute light emission discharge is a discharge generated between the column electrode D and the row electrode Y, the luminance level at the time of light emission accompanying the discharge is higher than that of the sustain discharge generated between the row electrodes X and Y. Low. Therefore, when the brightness is expressed by one level higher than the black display (luminance level 0) by the minute light emission discharge (second gradation), the luminance of the brightness level 0 is compared to the case where this is expressed by the sustain discharge. The difference is small. Therefore, the gradation expression ability when expressing a low luminance image is enhanced. In the second gradation, since the reset discharge is not generated in the second reset process R2 of SF2 following the subfield SF1, a decrease in dark contrast due to the reset discharge is suppressed.

又、図９に示される駆動では、サブフィールドＳＦ１の第１リセット行程Ｒ１で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ１Y1のピーク電位を、ＳＦ２の第２リセット行程Ｒ２で第１リセット放電を生起させるべく行電極Ｙに印加するリセットパルスＲＰ２Y1のピーク電位よりも低くしている。これによりサブフィールドＳＦ１の第１リセット行程Ｒ１において、全画素セルＰＣを一斉にリセット放電させた際の発光を弱めて、暗コントラストの低下を抑制させている。 In the driving shown in FIG. 9, the peak potential of the reset pulse RP1 Y1 applied to the row electrode Y to cause the first reset discharge in the first reset step R1 of the subfield SF1 is set to the second reset step R2 of SF2. Thus, the peak potential of the reset pulse RP2 Y1 applied to the row electrode Y in order to cause the first reset discharge is made lower. As a result, in the first reset step R1 of the subfield SF1, the light emission when all the pixel cells PC are reset and discharged at the same time is weakened, and the decrease in dark contrast is suppressed.

又、図６、図８、図９に示される駆動においては、輝度重みが第２番目に小なるサブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を１回だけ生起させることにより、低輝度画像を表現する際の階調表現能力が高めている。尚、サブフィールドＳＦ２のサスティン行程Ｉでは、サスティン放電を生起させるべく印加されるサスティンパルスＩＰが１回だけなので、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ３の選択消去アドレス行程ＷDでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷDでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化が抑制される。 In the driving shown in FIGS. 6, 8, and 9, in the sustain process I of the subfield SF <b> 2 in which the luminance weight is the second smallest, the sustain discharge is caused only once, thereby generating a low-luminance image. The gradation expression ability when expressing is enhanced. In the sustain process I of the subfield SF2, since the sustain pulse IP applied to generate the sustain discharge is only once, the row electrode is terminated after the end of the sustain discharge generated in response to this one sustain pulse IP. Negative wall charges are formed in the vicinity of Y, and positive wall charges are formed in the vicinity of the column electrodes D. Thus, in the selective erase address process W D of the next subfield SF3, discharges with the column electrodes D as an anode side between the column electrode D and the row electrodes Y (hereinafter, referred to as a column-side anode discharge) the selective erase address discharge Can be generated. On the other hand, in the sustain process I of each of the subsequent subfields SF3 to SF14, the number of times the sustain pulse IP is applied is an even number. Therefore, immediately after the end of each sustain step I, negative wall charges are formed in the vicinity of the row electrode Y, and positive wall charges are formed in the vicinity of the column electrode D. In that selective erase address process W D, it is possible to train side anode discharge. Therefore, only a positive pulse is applied to the column electrode D, and the cost of the address driver 55 is suppressed.

又、図１に示されるＰＤＰ５０においては、各画素セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。   Further, in the PDP 50 shown in FIG. 1, not only in the magnesium oxide layer 13 formed on the front transparent substrate 10 side in each pixel cell PC but also in the phosphor layer 17 formed on the back substrate 14 side. In addition, a CL light-emitting MgO crystal as a secondary electron emission material is included.

以下に、かかる構成を採用したことによる作用効果について図１０及び図１１を参照しつつ説明する。   Below, the effect by having employ | adopted this structure is demonstrated, referring FIG.10 and FIG.11.

尚、図１０は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図９に示す如きリセットパルスＲＰ１Y1又はＲＰ２Y1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。 FIG. 10 shows a reset pulse as shown in FIG. 9 in a so-called conventional PDP in which only the magnesium oxide layer 13 in the magnesium oxide layer 13 and the phosphor layer 17 as described above contains a CL emission MgO crystal. It is a figure showing transition of the discharge intensity in the column side cathode discharge which arises when RP1 Y1 or RP2 Y1 is applied.

一方、図１１は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０に、リセットパルスＲＰ１Y1又はＲＰ２Y1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。 On the other hand, FIG. 11 shows a sequence generated when the reset pulse RP1 Y1 or RP2 Y1 is applied to the PDP 50 according to the present invention in which both the magnesium oxide layer 13 and the phosphor layer 17 contain a CL light-emitting MgO crystal. It is a figure showing transition of the discharge intensity in side cathode discharge.

図１０に示されるように、従来のＰＤＰによると、リセットパルスＲＰ１Y1又はＲＰ２Y1の印加に応じて比較的強い列側陰極放電が１［msec］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図１１に示す如く列側陰極放電が約0.04［msec］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。 As shown in FIG. 10, according to the conventional PDP, the relatively strong column-side cathode discharge continues for 1 [msec] or more according to the application of the reset pulse RP1 Y1 or RP2 Y1. According to the PDP 50, the column side cathode discharge is terminated within about 0.04 [msec] as shown in FIG. That is, the discharge delay time in the column side cathode discharge can be greatly shortened as compared with the conventional PDP.

従って、図９の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰ１Y1又はＲＰ２Y1をＰＤＰ５０の行電極Ｙに印加することにより列側陰極放電を生起させると、行電極Ｙの電位がパルスのピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１１に示す如く、その放電強度も図９の場合よりも大幅に低下する。 Therefore, as shown in FIG. 9, when a column side cathode discharge is caused by applying a reset pulse RP1 Y1 or RP2 Y1 having a waveform with a gradual potential transition in the rising section to the row electrode Y of the PDP 50, the row electrode Y The discharge ends before the potential reaches the peak potential of the pulse. Therefore, the column-side cathode discharge ends when the voltage applied between the row electrode and the column electrode is low, and as shown in FIG. 11, the discharge intensity is significantly lower than that in FIG. .

すなわち、立ち上がり時の電位推移が緩やかな波形を有する図９に示す如きリセットパルスＲＰ１Y1又はＲＰ２Y1を、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。 That is, the reset pulse RP1 Y1 or RP2 Y1 as shown in FIG. 9 having a waveform with a gentle potential transition at the time of rising is applied to the PDP 50 in which both the magnesium oxide layer 13 and the phosphor layer 17 contain CL light-emitting MgO crystals. In this way, a column-side cathode discharge with a weak discharge intensity is caused to occur. Therefore, since the column side cathode discharge with extremely low discharge intensity can be generated as the reset discharge, it is possible to increase the image contrast, particularly the dark contrast when displaying a dark image.

尚、リセットパルスＲＰ１Y1及びＲＰ２Y1における立ち上がり時の波形としては、図９に示されるが如き一定傾きのものに限定されるものではなく、例えば図１２に示す如き、時間経過に伴い徐々に傾きが変化するものであっても良い。 The rising waveforms of the reset pulses RP1 Y1 and RP2 Y1 are not limited to those having a constant slope as shown in FIG. 9, but for example, as shown in FIG. 12, the slope gradually increases with time. May change.

［駆動モードＢに基づく駆動シーケンス］
図１３を参照して、駆動モードＢに基づく駆動シーケンスについて説明する。かかる駆動シーケンス（駆動モードＢ）は駆動シーケンス（駆動モードＡ）とともに、駆動シーケンス・データメモリ５８に記憶されている。そして、駆動制御回路５６は、データメモリ５８からの駆動シーケンスデータに基づいて駆動モードＡ又は駆動モードＢによる駆動制御を選択的に実行する。 [Driving sequence based on driving mode B]
A drive sequence based on drive mode B will be described with reference to FIG. The drive sequence (drive mode B) is stored in the drive sequence data memory 58 together with the drive sequence (drive mode A). The drive control circuit 56 selectively executes drive control in the drive mode A or the drive mode B based on the drive sequence data from the data memory 58.

当該駆動モードＢにおける駆動シーケンスにおいて、フレーム（第ｊフレームとする。）の直前のフレーム（第(j-1)フレーム）において最後に印加されるサスティンパルスの印加終了時点ＴEから、その後続フレームである当該フレーム（第ｊフレーム）の選択書込アドレス行程（本実施例においては、第２選択書込アドレス行程Ｗ２W）において最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定される。 In the driving sequence in the driving mode B, from the end point T E of the sustain pulse applied last in the frame (the (j−1) th frame) immediately before the frame (the jth frame), the subsequent frame The period from the application start time T S of the data pulse DP to be applied first in the selective write address process (in this embodiment, the second selective write address process W2 W ) of the frame (jth frame) P W is set to be equal to or longer than a predetermined period P 0 (P W ≧ P 0 ).

すなわち、選択書込アドレス行程Ｗ２Wにおいて、行電極Ｙへの負極性のベースパルスＢＰ-と、列電極Ｄへの正極性のデータパルスＤＰとの印加により、書込走査パルスＳＰWの印加前（すなわち、非印加時）において、行電極Ｙ及び列電極Ｄ間においてごく微弱な微弱放電が発生する場合がある。この微弱放電により、行電極Ｙに残留する微量の負極性の壁電荷、及び列電極Ｄ側に存在する正極性の壁電荷が減少してしまう。その場合、行電極Ｙ及び列電極Ｄ間において書込放電が生起しなくなってしまう。書込放電が生起しない場合には、そのセルは暗点となってしまう。特に、ＣＬ発光ＭｇＯ結晶体を含むＭｇＯ結晶を蛍光体層に設けた本実施例のＰＤＰの場合では、放電特性がよいので、却ってこの微弱放電が発生しやすくなっている。 That is, in the selective write address process W2 W , by applying the negative polarity base pulse BP − to the row electrode Y and the positive polarity data pulse DP to the column electrode D, before the write scan pulse SP W is applied. In other words (when not applied), a very weak discharge may occur between the row electrode Y and the column electrode D. Due to this weak discharge, a small amount of negative wall charges remaining in the row electrode Y and positive wall charges existing on the column electrode D side are reduced. In this case, the write discharge does not occur between the row electrode Y and the column electrode D. If the write discharge does not occur, the cell becomes a dark spot. In particular, in the case of the PDP of the present example in which the phosphor layer is provided with MgO crystals including CL light-emitting MgO crystals, the discharge characteristics are good, and this weak discharge is more likely to occur.

従って、フレームの最終発光サスティンパルスの印加終了時点ＴEから当該フレームに後続するフレームの選択消去サブフィールドの直前の選択書込サブフィールドにおいて最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定している。これにより、当該最終発光サスティンパルスのサスティン放電で発生したプライミング粒子をこの期間ＰW（以下、調整期間ともいう。）の間に、ある程度減少させることにより、微弱放電の発生を防ぐことが可能となるのである。 Therefore, from the application end time T E of the last light emission sustain pulse of the frame to the application start time T S of the data pulse DP applied first in the selective write subfield immediately before the selective erase subfield of the frame subsequent to the frame. The period P W is set to be equal to or longer than the predetermined period P 0 (P W ≧ P 0 ). Accordingly, it is possible to prevent the occurrence of weak discharge by reducing the priming particles generated by the sustain discharge of the final light emission sustain pulse to some extent during this period P W (hereinafter also referred to as the adjustment period). It becomes.

すなわち、当該調整期間ＰWは、微弱放電の発生を防ぐことが可能である程度にプライミング粒子が減少する時間（以下、プライミング減衰時間、又は単に減衰時間ともいう。）Ｐ0以上（ＰW≧Ｐ0）であることが必要である。当該調整期間ＰWは、１ｍsec（ミリ秒）以上に設定される。さらに、当該調整期間ＰWは、１ｍsec〜２ｍsecの範囲内であることがより好ましい。 That is, the adjustment period P W is a time during which priming particles are reduced to some extent that can prevent the occurrence of weak discharge (hereinafter also referred to as priming decay time or simply decay time) P 0 or more (P W ≧ P 0 ). The adjustment period P W is set to 1 msec (milliseconds) or more. Further, the adjustment period P W is more preferably in the range of 1 msec to 2 msec.

なお、図９及び図１３の例では、上記した「最終発光サスティンパルス」は、当該先行フレーム（第(j-1)フレーム）において最後に印加されるサスティンパルスとしている。すなわち、１つのフレーム期間中に各画素セルＰＣにて、発光するサスティンパルスの最終のサスティンパルス（最終発光サスティンパルス）は画素の輝度（階調）によってそれぞれ異なるが、全画素セルＰＣの夫々とも、最大輝度レベルを表示する場合が考えられるので、この「最終発光サスティンパルス」を、１フレームにおいて最後に印加されるサスティンパルスとして見なしておけば、わざわざ真の「最終発光サスティンパルス」を検出する必要がなくなる。よって、ここで「最終発光サスティンパルス」は、全ての画素セルＰＣ、すなわち、当該先行フレームにおいてＰＤＰ５０の全体に亘って最後に印加されるサスティンパルスとする。   In the example of FIGS. 9 and 13, the “final light emission sustain pulse” described above is a sustain pulse applied last in the preceding frame ((j−1) th frame). That is, the last sustain pulse (final light emission sustain pulse) of the sustain pulse that is emitted in each pixel cell PC during one frame period varies depending on the luminance (gradation) of the pixel. Since the maximum luminance level can be displayed, if this “final emission sustain pulse” is regarded as the last applied sustain pulse in one frame, the true “final emission sustain pulse” is purposely detected. There is no need. Therefore, here, the “final light emission sustain pulse” is a sustain pulse that is applied last over the entire PDP 50 in all the pixel cells PC, that is, the preceding frame.

一方、画素データから当該先行フレームの最終発光サスティンパルスを検出し、駆動モードＢに基づく駆動制御を実行する場合には、当該先行フレームにおけるＰＤＰ５０の全画素セルＰＣの最大階調の発光パターン（図６）において最後に印加されるサスティンパルスの印加タイミングに基づいて、これに後続するフレームの選択書込アドレス行程において最初に印加されるデータパルスＤＰの印加開始タイミングが制御されてもよい。つまり、例えば、当該先行フレームにおいてＰＤＰ５０の全画素セルＰＣの階調（表示輝度）のうち最大の階調が第１０階調（図６，輝度レベル「５５＋α」）の場合では、サブフィールドＳＦ８における最終のサスティンパルスが当該最終発光サスティンパルスであり、その印加終了タイミングが上記した最終発光サスティンパルスの印加終了時点ＴEとなる。 On the other hand, when the final light emission sustain pulse of the preceding frame is detected from the pixel data and the drive control based on the driving mode B is executed, the light emission pattern of the maximum gradation of all the pixel cells PC of the PDP 50 in the preceding frame (see FIG. Based on the application timing of the sustain pulse applied last in step 6), the application start timing of the data pulse DP applied first in the selective write address process of the subsequent frame may be controlled. That is, for example, in the case where the maximum gradation among the gradations (display luminances) of all the pixel cells PC of the PDP 50 in the preceding frame is the tenth gradation (FIG. 6, luminance level “55 + α”), the subfield SF8 final sustain pulse is the final emission sustain pulse, the application end time T E of the final light emission sustain pulse whose application end timing has above.

［駆動モードＡ及び駆動モードＢの選択駆動］
上記したように、駆動制御回路５６は、駆動モード選択条件に基づいて駆動モードＡ及び駆動モードＢを選択的に実行する。 [Selective drive of drive mode A and drive mode B]
As described above, the drive control circuit 56 selectively executes the drive mode A and the drive mode B based on the drive mode selection condition.

（１）ＰＤＰの累積使用時間に基づく制御
駆動制御回路５６は、ＰＤＰ５０の累積使用時間（累積駆動時間）ＣＴを表す信号を累積使用時間タイマ５７から受信する。図１４に示すように、駆動制御回路５６は、累積使用時間（ＣＴ）が所定の累積使用時間（第１使用時間閾値；Ｃ１）より小なる場合（ＣＴ＜Ｃ１）、あるいは、累積使用時間（ＣＴ）が所定の累積使用時間（第２使用時間閾値；Ｃ２）より大なる場合（Ｃ２＜ＣＴ）、駆動モードＢ（調整モード）に基づく駆動制御（図１３）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１３）。 (1) Control Based on PDP Cumulative Usage Time The drive control circuit 56 receives a signal representing the cumulative usage time (cumulative driving time) CT of the PDP 50 from the cumulative usage time timer 57. As shown in FIG. 14, the drive control circuit 56 determines that the cumulative usage time (CT) is smaller than a predetermined cumulative usage time (first usage time threshold; C1) (CT <C1) or the cumulative usage time ( When (CT) is longer than a predetermined cumulative use time (second use time threshold; C2) (C2 <CT), drive control (FIG. 13) based on drive mode B (adjustment mode) is executed (flowchart of FIG. 7). Steps S11 and S13).

他方、累積使用時間（ＣＴ）が第１使用時間閾値以上で第２使用時間閾値以下である場合には（Ｃ１≦ＣＴ≦Ｃ２）、駆動モードＡ（通常モード）に基づく駆動制御（図９）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１２）。   On the other hand, when the cumulative use time (CT) is not less than the first use time threshold and not more than the second use time threshold (C1 ≦ CT ≦ C2), drive control based on the drive mode A (normal mode) (FIG. 9). Is executed (the flowchart of FIG. 7, steps S11 and S12).

すなわち、ＰＤＰの場合、累積使用時間が短い場合、保護層の活性化が十分でなく放電特性が安定していない場合があるからである。つまり、放電特性が安定していない場合、前述した行電極Ｙ及び列電極Ｄ間における微弱放電が発生しやすいため、サスティン放電で発生したプライミング粒子を調整期間ＰWの間に、ある程度減少させることにより、微弱放電の発生を防ぐことが必要となるからである。また、累積使用時間が長い場合も、放電特性が不安定に推移し、この微弱放電が発生しやすくなるからである。 That is, in the case of PDP, when the accumulated use time is short, the protection layer may not be sufficiently activated and the discharge characteristics may not be stable. That is, when the discharge characteristics are not stable, the above-described weak discharge is likely to occur between the row electrode Y and the column electrode D, and therefore the priming particles generated by the sustain discharge are reduced to some extent during the adjustment period P W. This is because it is necessary to prevent the occurrence of weak discharge. Further, even when the accumulated use time is long, the discharge characteristics are unstable, and this weak discharge is likely to occur.

（２）ＰＤＰの温度又は環境温度に基づく制御
あるいは、駆動制御回路５６は、ＰＤＰ５０の温度又は環境温度（周囲温度）に基づいて駆動モードＡ及び駆動モードＢを選択的に実行する。温度センサ５９は、ＰＤＰ５０の温度又は環境温度（ＴＭ）を測定し、当該測定温度を表す信号を駆動制御回路５６に供給する。図１５に示すように、駆動制御回路５６は、温度センサ５９からの測定温度（ＴＭ）が所定の第１温度（ＴＭ１）より小なる場合（ＴＭ＜ＴＭ１）、あるいは、測定温度が所定の第２温度（ＴＭ２）より大なる場合（ＴＭ２＜ＴＭ）、駆動モードＢ（調整モード）に基づく駆動制御（図１３）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１３）。 (2) Control Based on PDP Temperature or Environmental Temperature Alternatively, the drive control circuit 56 selectively executes the drive mode A and the drive mode B based on the temperature of the PDP 50 or the environmental temperature (ambient temperature). The temperature sensor 59 measures the temperature of the PDP 50 or the environmental temperature (TM) and supplies a signal representing the measured temperature to the drive control circuit 56. As shown in FIG. 15, when the measured temperature (TM) from the temperature sensor 59 is lower than the predetermined first temperature (TM1) (TM <TM1), the drive control circuit 56 or the measured temperature is a predetermined first temperature. When the temperature is higher than 2 temperatures (TM2) (TM2 <TM), the drive control (FIG. 13) based on the drive mode B (adjustment mode) is executed (the flowchart of FIG. 7, steps S11 and S13).

他方、測定温度が第１温度以上で第２温度以下である場合には（ＴＭ１≦ＴＭ≦ＴＭ２）、駆動モードＡ（通常モード）に基づく駆動制御（図９）を実行する（図７のフローチャート、ステップＳ１１，Ｓ１２）。   On the other hand, when the measured temperature is equal to or higher than the first temperature and equal to or lower than the second temperature (TM1 ≦ TM ≦ TM2), drive control (FIG. 9) based on the drive mode A (normal mode) is executed (flowchart of FIG. 7). , Steps S11 and S12).

なお、上記したＰＤＰの累積使用時間に基づく制御及びＰＤＰの温度（又は環境温度）に基づく制御を併用してもよい。すなわち、ＰＤＰの累積使用時間及び温度の両者、あるいはいずれか一方が駆動モードＢを行う条件を満たす場合に、駆動モードＢに基づく駆動制御（図１３）を実行するように構成してもよい。   The control based on the accumulated use time of the PDP and the control based on the temperature (or environmental temperature) of the PDP may be used in combination. That is, the drive control based on the drive mode B (FIG. 13) may be executed when either or both of the accumulated use time and temperature of the PDP satisfy the condition for performing the drive mode B.

また、上記実施例においては、ＰＤＰの累積使用時間及びＰＤＰの温度のそれぞれに２つの閾値（上限値、下限値）を設けた場合について説明したが、いずれか一方のみを設定して駆動モードの選択を行うようにしてもよい。   In the above-described embodiment, the case where two threshold values (upper limit value and lower limit value) are provided for each of the accumulated usage time of the PDP and the temperature of the PDP has been described. You may make it perform selection.

あるいは、駆動モードＡ及び駆動モードＢの選択（切替え）を行わず、駆動モードＢに基づく駆動制御（図１３）を常時実行するように構成してもよい。   Alternatively, the drive mode A and the drive mode B may not be selected (switched), and the drive control based on the drive mode B (FIG. 13) may be always executed.

［調整期間ＰWの設定（ＰW≧Ｐ0）］
上記したように、駆動モードＢに基づく駆動制御においては、先行フレーム（第(j-1)フレーム）の最終発光サスティンパルスの印加終了時点ＴEから、これに後続するフレーム（第ｊフレーム）の選択消去サブフィールド（ＳＦ３）の直前の選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰ（すなわち、第２選択書込アドレス行程（Ｗ２W）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定されている。 [Setting of adjustment period P W (P W ≧ P 0 )]
As described above, in the drive control based on the drive mode B, from the application end point T E of the last emission sustain pulse of the preceding frame ((j−1) th frame), the frame (jth frame) following this is applied. Application of the data pulse DP applied first in the selective write subfield (SF2) immediately before the selective erase subfield (SF3) (that is, the first data pulse DP in the second selective write address process (W2 W )) The adjustment period P W until the start time T S is set to be equal to or longer than the predetermined period P 0 (P W ≧ P 0 ).

本実施例においては、図１６に示すように、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長して、期間Ｐ（Ｗ１W）が第２選択書込アドレス行程Ｗ２Wの期間Ｐ（Ｗ２W）よりも長くなる（すなわち、Ｐ（Ｗ１W）＞Ｐ（Ｗ２W）である）ようにしている。このように、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長することによって、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定している。例えば、調整期間ＰWが１ｍsec以上（Ｐ0＝１ｍsec）であるように設定している。 In this embodiment, as shown in FIG. 16, the period P (W1 W ) of the first selective write address process W1 W is extended, and the period P (W1 W ) becomes the second selective write address process W2 W. Longer than the period P (W2 W ) (that is, P (W1 W )> P (W2 W )). As described above, the adjustment period P W is set to be equal to or longer than the predetermined period P 0 (P W ≧ P 0 ) by extending the period P (W1 W ) of the first selective write address process W1 W. Yes. For example, the adjustment period P W is set to be 1 msec or longer (P 0 = 1 msec).

なお、図１６においては、直前のフレーム（第(j-1)フレーム）における最終サブフィールド（ＳＦ１４）、第ｊフレームのサブフィールドＳＦ１〜ＳＦ２での動作のみを抜粋して示している。   In FIG. 16, only the operations in the last subfield (SF14) in the immediately preceding frame ((j−1) th frame) and the subfields SF1 to SF2 in the jth frame are extracted and shown.

本実施例においては、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を１００μsec〜２ｍsecに設定してもよい。例えば、当該期間Ｐ（Ｗ１W）を２５０μsecに設定してもよい。 In this embodiment, the period P (W1 W ) of the first selective write address process W1 W may be set to 100 μsec to 2 msec. For example, the period P (W1 W ) may be set to 250 μsec.

なお、図１６においては、「最終発光サスティンパルス」が駆動シーケンス（図８）の最終サブフィールド（ＳＦ１４、第１６階調）の最終サスティンパルスであるとして示しているが、前述のように、画素データにより、最終発光サスティンパルスを検出する場合には、検出された「最終発光サスティンパルス」に基づいて印加終了時点ＴEを設定してもよい。すなわち、前述のように、当該フレームにおける全画素セルＰＣの最大階調が第１６階調未満（例えば、第１０階調）である場合には、当該最大階調の発光パターン（図６）における最終サブフィールド（ＳＦ８）において最後に印加されるサスティンパルスが最終発光サスティンパルスとなる。なお、この点については、以下に説明する各実施例においても同様である。 In FIG. 16, the “final emission sustain pulse” is shown as the final sustain pulse of the final subfield (SF14, 16th gradation) of the drive sequence (FIG. 8). the data, in the case of detecting the final emission sustain pulse may set the application end time T E based on the detected "final emission sustain pulse". That is, as described above, when the maximum gradation of all the pixel cells PC in the frame is less than the 16th gradation (for example, the 10th gradation), in the light emission pattern of the maximum gradation (FIG. 6). The last applied sustain pulse in the final subfield (SF8) is the final light emission sustain pulse. This is the same in the embodiments described below.

以上説明したように、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長し、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるようにすることによって微弱放電の生起を防止でき、従って、行電極Ｙ及び列電極Ｄに存在する壁電荷の減少を防止できる。従って、第２選択書込アドレス行程Ｗ２Wにおける書き込みミス（書き込みの失敗）を防止することができるため、書き込みの失敗による暗点（黒表示）が発生することがなく、画質の劣化を防止することができる。 As described above, by extending the period P (W1 W ) of the first selective write address process W1 W so that the adjustment period P W is equal to or longer than the predetermined period P 0 (P W ≧ P 0 ). The occurrence of weak discharge can be prevented, and hence the reduction of wall charges existing in the row electrode Y and the column electrode D can be prevented. Therefore, a write error (write failure) in the second selective write address process W2 W can be prevented, so that a dark spot (black display) due to the write failure does not occur and deterioration of image quality is prevented. be able to.

本実施例においては、図１７に示すように、先行するフレーム（第(j-1)フレーム）の消去行程Ｅの期間Ｐ（Ｅ）を伸長して、当該消去行程Ｅの期間Ｐ（Ｅ）が後続フレーム（第ｊフレーム）の第２選択書込アドレス行程Ｗ２Wの期間Ｐ（Ｗ２W）よりも長くなる（すなわち、Ｐ（Ｅ）＞Ｐ（Ｗ２W）である）ようにしている。このように、消去行程Ｅの期間Ｐ（Ｅ）を伸長することによって、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定している。 In the present embodiment, as shown in FIG. 17, the period P (E) of the erasure process E of the preceding frame ((j−1) th frame) is extended and the period P (E) of the erasure process E is extended. Is longer than the period P (W2 W ) of the second selective write address process W2 W of the subsequent frame (jth frame) (that is, P (E)> P (W2 W )). Thus, by extending the period P (E) of the erasing process E, the adjustment period P W is set to be equal to or longer than the predetermined period P 0 (P W ≧ P 0 ).

これにより、第(j-1)フレームの最終発光サスティンパルスの印加終了時点ＴEから、後続する第ｊフレームの選択消去サブフィールド（ＳＦ３）の直前の選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰ（すなわち、第２選択書込アドレス行程（Ｗ２W）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定されている。例えば、調整期間ＰWが１ｍsec以上（Ｐ0＝１ｍsec）であるように設定している。 As a result, from the application end point T E of the last light emission sustain pulse in the (j−1) th frame, first in the selective writing subfield (SF2) immediately before the selective erasing subfield (SF3) in the subsequent jth frame. The adjustment period P W until the application start time T S of the applied data pulse DP (that is, the first data pulse DP in the second selective write address process (W2 W )) is equal to or longer than the predetermined period P 0 (P W ≧ P 0 ). For example, the adjustment period P W is set to be 1 msec or longer (P 0 = 1 msec).

このように、先行フレームの消去行程Ｅの期間Ｐ（Ｅ）を伸長し、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるようにすることによって微弱放電の生起を防止して行電極Ｙ及び列電極Ｄに存在する壁電荷の減少を防止できる。従って、第２選択書込アドレス行程Ｗ２Wにおける書き込みミス（書き込みの失敗）を防止することができるため、書き込みの失敗による暗点（黒表示）が発生することがなく、画質の劣化を防止することができる。 In this way, the occurrence of weak discharge is prevented by extending the period P (E) of the erasing process E of the preceding frame so that the adjustment period P W is equal to or longer than the predetermined period P 0 (P W ≧ P 0 ). Thus, it is possible to prevent a decrease in wall charges existing in the row electrode Y and the column electrode D. Therefore, a write error (write failure) in the second selective write address process W2 W can be prevented, so that a dark spot (black display) due to the write failure does not occur and deterioration of image quality is prevented. be able to.

本実施例においては、図１８に示すように、先行フレーム（第(j-1)フレーム）の最終発光サスティンパルスの印加終了時点ＴEから、これに後続するフレーム（第ｊフレーム）の選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間内に、休止期間Ａ，Ｂ，Ｃ，Ｄを割り当てている。 In this embodiment, as shown in FIG. 18, from the application end point T E of the last light emission sustain pulse of the preceding frame ((j−1) th frame), the subsequent frame (jth frame) is selected. In the sub-field (SF2), the rest periods A, B, C, and D are assigned within the period up to the application start time T S of the data pulse DP applied first.

すなわち、一般的に、１フレーム期間から、当該フレームにおける全サブフィールド（ＳＦ１〜ＳＦｋ，ｋ＝１〜１４）の合計時間を差し引いた余り時間が存在する。本実施例においては、当該余り時間を休止期間Ａ，Ｂ，Ｃ，Ｄとして先行フレームの最終発光サスティンパルスの印加終了時点ＴEから後続フレームの選択書込サブフィールドにおけるデータパルスＤＰの印加開始時点ＴSまでの期間（調整期間ＰW）内に割り当てている。これにより、調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）（例えば、１msec以上）であるように駆動制御がなされる。 That is, generally, there is a surplus time obtained by subtracting the total time of all subfields (SF1 to SFk, k = 1 to 14) in the frame from one frame period. In this example, resting the remainder time periods A, B, C, application start time point of the data pulses DP in the selective writing sub-field of the subsequent frame from the application end time T E of the final light emission sustain pulse of the previous frame as a D Allotted within the period up to T S (adjustment period P W ). Accordingly, drive control is performed so that the adjustment period P W is equal to or longer than the predetermined period P 0 (P W ≧ P 0 ) (for example, 1 msec or longer).

ここで休止期間Ａ，Ｂ，Ｃ，Ｄは、それぞれ、先行フレームの終了時から後続フレームの開始時までの期間、後続フレームの第１リセット行程Ｒ１と第１選択書込アドレス行程Ｗ１Wとの間の期間、第１選択書込アドレス行程Ｗ１Wと微小発光行程ＬＬとの間の期間、第２リセット行程Ｒ２の終了時から選択書込アドレス行程（第２選択書込アドレス行程Ｗ２W）におけるデータパルスＤＰの印加開始時点ＴSまでの期間、として割り当てられている。 Here, the pause periods A, B, C, and D are the period from the end of the preceding frame to the start of the subsequent frame, respectively, of the first reset process R1 and the first selective write address process W1 W of the subsequent frame. In the period between the first selective write address process W1 W and the minute light emission process LL, in the selective write address process (second selective write address process W2 W ) from the end of the second reset process R2. The period up to the application start time T S of the data pulse DP is assigned.

なお、休止期間Ａ，Ｂ，Ｃ，Ｄは全て割り当てられている必要はない。上記した期間のうち少なくともいずれか１に割り当てられていればよい。また、通常の発光パターン（図６）に対してサブフィールド数を減らすなどして積極的にこの余り時間を発生させ、休止期間Ａ，Ｂ，Ｃ，Ｄを割り当てるようにすることもできる。   Note that it is not necessary that all the suspension periods A, B, C, and D are assigned. It is only necessary to be assigned to at least one of the above-described periods. In addition, the rest periods A, B, C, and D can be assigned by actively generating the remaining time by reducing the number of subfields with respect to the normal light emission pattern (FIG. 6).

本実施例においては、上記したＰＤＰの累積使用時間や温度が駆動モードＢによる駆動制御の実行範囲内（図１４，１５）である場合には、図１９に示すように、先行フレーム（第(j-1)フレーム）の最終サブフィールド（ＳＦｋとする）から所定のサブフィールド（ＳＦ(k-j)）までを、画像データにかかわらず全画素セルを強制的に非発光（消灯モード）とすることによって、第(j-1)フレームの最終発光サスティンパルスの印加終了時点ＴEから、第ｊフレームの選択書込サブフィールド（ＳＦ２）において最初に印加されるデータパルスＤＰ（すなわち、第２選択書込アドレス行程（Ｗ２W）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように構成している。 In this embodiment, when the accumulated use time and temperature of the PDP are within the execution range of the drive control in the drive mode B (FIGS. 14 and 15), as shown in FIG. j-1) All pixel cells from the last subfield (SFk) of frame) to a predetermined subfield (SF (kj)) are forcibly set to non-emission (light-off mode) regardless of image data. Accordingly, the from (j-1) is applied at the end T E of the final light emission sustain pulse of the frame, the first data pulse DP is applied in selective write sub-field of the j-th frame (SF2) (i.e., the second selected document The adjustment period P W until the application start time T S of the first data pulse DP) in the embedded address process (W 2 W ) is set to be equal to or longer than the predetermined period P 0 (P W ≧ P 0 ).

なお、図１９においては、通常時Ａ０（当該所定のサブフィールドを強制的に非発光としない場合）、最終サブフィールドＳＦｋを強制的に非発光（消灯モード）とする場合Ａ１、サブフィールドＳＦｋ及びＳＦ(k-1)を強制的に非発光（消灯モード）とする場合Ａ２について示しているが、最終発光サスティンパルスの印加終了時点ＴEから、後続フレームの選択書込サブフィールドにおける先頭データパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（例えば、１msec以上）とするように、最終サブフィールドＳＦｋから遡って順に必要な数のサブフィールド（ＳＦｋ〜ＳＦ(k-j)，j=0,1,2,．．．）を強制的に消灯モードに設定する。なお、ＰＤＰの累積使用時間や温度が駆動モードＢによる駆動制御の実行範囲外（駆動モードＡによる駆動制御の実行範囲内）である場合には、画素データに応じて全サブフィールドを点灯モード／消灯モードに設定する。 In FIG. 19, A0 in the normal state (when the predetermined subfield is not forced to emit no light), A1 when the final subfield SFk is forced to emit no light (light-off mode), the subfield SFk, When SF (k-1) is forcibly set to non-emission (light-off mode), A2 is shown. From the time T E when the last emission sustain pulse application ends, the first data pulse in the selective writing subfield of the subsequent frame A necessary number of subfields (SFk to SF (kj)) are sequentially traced back from the last subfield SFk so that the period P W until the DP application start time T S is a predetermined period P 0 or more (for example, 1 msec or more). , J = 0,1,2, ...) is forcibly set to the extinguishing mode. When the accumulated usage time or temperature of the PDP is outside the drive control execution range by the drive mode B (within the drive control execution range by the drive mode A), all the subfields are turned on / off in accordance with the pixel data. Set to off mode.

本実施例においては、上記した各実施例の変形例として、図２０に示すように、選択書込アドレス行程（第２選択書込アドレス行程Ｗ２W）の書き込み期間Ｐ（Ｗ２W）を短く設定している。例えば、後続サブフィールドである選択消去アドレス行程ＷDの期間Ｐ（ＷD）よりも短くしている。すなわち、Ｐ（Ｗ２W）＜Ｐ（ＷD）としている。 In this embodiment, as a modification of the above-described embodiments, as shown in FIG. 20, the write period P (W2 W ) of the selective write address process (second selective write address process W2 W ) is set short. is doing. For example, it is shorter than the period P (W D ) of the selective erasure address process W D that is the subsequent subfield. That is, P (W2 W ) <P (W D ).

前述の微弱放電は、選択書込アドレス行程期間中に亘って継続的に発生する。従って、当該アドレス期間が長ければ長いほど、徐々に壁電荷が減少することになる。例えば、走査順が遅い走査ラインほどアドレス放電が生起しづらくなる。   The above weak discharge continuously occurs during the selective write address process. Therefore, the longer the address period is, the more gradually the wall charges decrease. For example, a scan line with a slower scan order is less likely to cause an address discharge.

特に、書込アドレス行程では、行電極Ｙへの負極性のベース電位が印加され、更に各列電極Ｄに印加されるデータパルスＤＰは正極性であるため、すなわち、このベース電位印加時の行電極ＹとデータパルスＤＰ印加時の列電極Ｄの間とでは、互いに極性の異なる電位が印加されるので行電極Ｙ及び列電極Ｄ間において微弱放電が発生しやすく、更に前述の如く、書込アドレス行程で書込ミスが発生すると、これに後続するサブフィールドは消去アドレス行程であるので、書込ミスが発生したセルは暗点となってしまい、表示品質を著しく悪化させる。   In particular, in the write address process, a negative base potential is applied to the row electrode Y, and the data pulse DP applied to each column electrode D is positive, that is, the row at the time of application of the base potential. Between the electrode Y and the column electrode D when the data pulse DP is applied, potentials having different polarities are applied, so that a weak discharge is likely to occur between the row electrode Y and the column electrode D. Further, as described above, If a write miss occurs in the address process, the subfield that follows this is an erase address process, so that the cell in which the write error has occurred becomes a dark spot, and the display quality is significantly deteriorated.

以上の点から、書込アドレス行程は、その期間が時間的に短ければ表示品質を悪化させることがなく好ましい方向に推移すると言える。従って、当該微弱放電の発生時間を減らすために、選択書込アドレス行程期間Ｐ（Ｗ２W）を短くしている。これにより、壁電荷が減少する前に最終走査ラインまでの書込が終了し、最終走査ラインにおいても書込放電が安定的に生起しやすくなるのである。なお、かかる構成を上記した各実施例と併用して用いてもよい。 From the above points, it can be said that the write address process shifts in a preferable direction without deteriorating the display quality if the period is short in time. Therefore, the selective write address process period P (W2 W ) is shortened in order to reduce the generation time of the weak discharge. As a result, the writing up to the final scanning line is completed before the wall charge is reduced, and the writing discharge is likely to occur stably in the final scanning line. Such a configuration may be used in combination with each of the embodiments described above.

上記した実施例においては、第１リセット行程及び第１選択書込アドレス行程と、微小発光行程ＬＬと、第２リセット行程及び第２選択書込アドレス行程と、を有する発光駆動シーケンス（２リセット・シーケンスともいう。）により発光駆動をなす場合について説明した。本発明は、１のリセット行程Ｒと、１の選択書込アドレス行程ＷWを有する発光駆動シーケンス（１リセット・シーケンスともいう。）の場合についても同様に適用することができる。 In the embodiment described above, a light emission driving sequence (2 reset and second selective write address process) having a first reset process and a first selective write address process, a micro light emission process LL, a second reset process and a second selective write address process. The case where light emission driving is performed is also described. The present invention includes a first reset process R, (also referred to as a first reset sequence.) Emission drive sequence having a first selective write address process W W can be similarly applied to cases.

すなわち、本実施例においては、上記した各実施例の変形例として、図２１に示すように、２リセット・シーケンスにおける当該第１リセット行程、当該第１選択書込アドレス行程及び微小発光行程ＬＬからなるサブフィールドは設けられていない。そして、上記した各実施例と同様に、先行フレーム（第(j-1)フレーム）の最終発光サスティンパルスの印加終了時点ＴEから、これに後続するフレーム（第ｊフレーム）の選択書込サブフィールド（ＳＦ１）において最初に印加されるデータパルスＤＰ（すなわち、選択書込アドレス行程（ＷW）における最初のデータパルスＤＰ）の印加開始時点ＴSまでの調整期間ＰWが所定期間Ｐ0以上であるように設定されている。なお、図２１においては、当該期間ＰWが１msec以上である場合を例として示している。 That is, in the present embodiment, as a modification of the above-described embodiments, as shown in FIG. 21, from the first reset process, the first selective write address process, and the minute light emission process LL in the two reset sequence. There is no subfield. In the same manner as in each of the embodiments described above, from the application end point T E of the last light emission sustain pulse of the preceding frame ((j−1) frame), the selective writing sub of the subsequent frame (jth frame) is performed. The adjustment period P W until the application start time T S of the data pulse DP applied first in the field (SF1) (that is, the first data pulse DP in the selective write address process (W W )) is equal to or longer than the predetermined period P 0. Is set to be. FIG. 21 shows an example in which the period P W is 1 msec or more.

その他の改変例Other modifications

上記した実施例（例えば、図９，１３，１６−１８，１９，２１等）に示される第１リセット行程Ｒ１，Ｒでは、その前半部（Ｒ11）においてリセットパルスＲＰ１Y1を行電極Ｙ1〜Ｙnへ印加することにより列側陰極放電としての第１リセット放電を生起させるようにしているが、これを省略しても良い。例えば、リセット行程Ｒ１又はＲに代わり、図２２に示す如きリセット行程Ｒ１（又はＲ）を採用する。すなわち、図２２に示すように、リセット行程Ｒ１（又はＲ）の前半部（Ｒ11）では行電極Ｙ1〜Ｙnを接地電位に固定するのである。つまり、リセット行程Ｒ１（又はＲ）の前半部（Ｒ11）における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、選択書込アドレス行程Ｗ１W（又はＷW）での書込放電を安定化させる為の荷電粒子を放出されることになる。しかしながら、例えば、図５等に記載の様なＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を採用した場合には、このような構成を採用しない場合に比べて書込放電が安定化する。従って、リセット行程Ｒ１（又はＲ）の前半部（Ｒ11）では、行電極Ｙ及び列電極Ｄ共に接地電位とした、列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図２２の如く接地電位レベルとする。なお、この場合にも、リセット行程Ｒ１（又はＲ）の終了後、その直前のフィールドの消去行程Ｅでの消去パルスＥＰによる放電及びリセットパルスＲＰ１Y2の印加による放電によって全放電セルは消灯モード状態になる。 In the first reset process R1, R shown in the above-described embodiments (for example, FIGS. 9, 13, 16-18, 19, 21, etc.), the reset pulse RP1 Y1 is applied to the row electrodes Y 1 to R 1 in the first half (R11). Although the first reset discharge as the column side cathode discharge is caused to occur by applying to Y n , this may be omitted. For example, a reset process R1 (or R) as shown in FIG. 22 is employed instead of the reset process R1 or R. That is, as shown in FIG. 22, the row electrodes Y 1 to Y n are fixed to the ground potential in the first half (R 11) of the reset process R 1 (or R). That is, the purpose of the column side cathode discharge from the row electrode Y to the column electrode D in the first half (R11) of the reset process R1 (or R) is to write in the selective write address process W1 W (or W W ). Charged particles for stabilizing the discharge are released. However, for example, when a configuration in which an MgO crystal including a CL light-emitting MgO crystal as shown in FIG. 5 is included in the phosphor layer is used, writing is performed as compared with a case where such a configuration is not used. Discharge stabilizes. Therefore, in the first half (R11) of the reset process R1 (or R), it is possible to adopt a configuration in which both the row electrode Y and the column electrode D are set to the ground potential and the column side cathode discharge does not occur. In this case, the row electrode X is also set to the ground potential level as shown in FIG. In this case as well, after the end of the reset process R1 (or R), all discharge cells are in the extinguishing mode state by the discharge by the erase pulse EP and the discharge by the application of the reset pulse RP1 Y2 in the erase process E of the immediately preceding field. become.

この際、例えば、図９等に示されている第２リセット行程Ｒ２の前半部（Ｒ21）におけるリセットパルスＲＰ２Y1の印加による列側陰極放電に関しては、このリセット放電によって放出される荷電粒子は主に第２選択書込アドレス行程Ｗ２Wでの書込放電を安定化させる為に作用する。よって、第２リセット行程Ｒ２の前半部（Ｒ21）においてリセットパルスＲＰ２Y1の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Wで書込ミスが発生した場合には、サブフィールドＳＦ２以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第２リセット行程Ｒ２の前半部（Ｒ21）については、リセットパルスＲＰ２Y1の印加による列側陰極放電を実施する方が好ましい。 At this time, for example, with respect to the column side cathode discharge by the application of the reset pulse RP2 Y1 in the first half (R21) of the second reset process R2 shown in FIG. writing discharge in the second selective write addressing step W2 W acts to stabilize the. Therefore, when the first half of the second resetting process R2 in (R21) omit column cathode discharge by application of the reset pulse RP2 Y1, when the write miss occurs in the second selective write addressing step W2 W, the sub Sustain discharge cannot be caused in all subfields after field SF2. Therefore, it is preferable to perform column-side cathode discharge by applying the reset pulse RP2 Y1 in the first half (R21) of the second reset step R2.

さらに、上記した実施例、改変例を適宜変更又は組み合わせて適用することができるのはもちろんである。   Furthermore, it is needless to say that the above-described embodiments and modification examples can be appropriately changed or combined.

なお、上記した実施例においては、主に、２つのリセット行程を有する発光駆動シーケンスを例に説明したが、かかる発光駆動シーケンスに限らず、他の駆動シーケンスの場合においても同様に適用することができる。また、上記した実施例における数値等は例示に過ぎない。適宜変更して適用することができるのはもちろんである。   In the above-described embodiments, the light emission drive sequence having two reset processes is mainly described as an example. However, the present invention is not limited to such a light emission drive sequence, and can be similarly applied to other drive sequences. it can. Further, the numerical values and the like in the above-described embodiments are merely examples. Of course, it can be changed and applied as appropriate.

以上、詳細に説明したように、書込アドレス行程における書き込みの失敗による暗点（黒表示）の発生、画質の劣化を防止することが可能で、かつ、暗コントラストの高い高画質のプラズマディスプレイパネルの駆動方法を提供することができる。   As described above in detail, it is possible to prevent the occurrence of dark spots (black display) due to writing failure in the writing address process and the deterioration of image quality, and the high-quality plasma display panel with high dark contrast. The driving method can be provided.

本発明によるプラズマディスプレイ装置の概略構成を示す図である。It is a figure which shows schematic structure of the plasma display apparatus by this invention. 表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。It is a front view which shows typically the internal structure of PDP50 seen from the display surface side. 図２に示されるＶ−Ｖ線上での断面を示す図である。It is a figure which shows the cross section on the VV line | wire shown by FIG. 図２に示されるＷ−Ｗ線上での断面を示す図である。It is a figure which shows the cross section on the WW line shown by FIG. 蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。3 is a diagram schematically showing an MgO crystal contained in a phosphor layer 17. FIG. 各階調毎の発光パターンを示す図である。It is a figure which shows the light emission pattern for every gradation. 駆動モードＡ及び駆動モードＢのいずれかを選択的に実行する場合の手順を示すフローチャートである。It is a flowchart which shows the procedure in the case of selectively performing either drive mode A or drive mode B. 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。It is a figure which shows an example of the light emission drive sequence employ | adopted in the plasma display apparatus shown by FIG. 図７に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。It is a figure which shows the various drive pulses applied to PDP50 according to the light emission drive sequence shown by FIG. 酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰに対してリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。It is a figure showing the transition of the discharge intensity in the column side cathode discharge which arises when reset pulse RPY1 is applied with respect to the conventional PDP which included CL light emission MgO crystal only in the magnesium oxide layer 13. FIG. 酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対してリセットパルスＲＰY1を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。In diagram representing the transition of discharge intensity in occurrence is the column cathode discharge upon applying a reset pulse RP Y1 against PDP50 moistened with CL emission MgO crystal in both the MgO layer 13 and the phosphor layer 17 is there. リセットパルスＲＰY1（ＲＰY2）の他の波形を表す図である。It is a figure showing the other waveform of reset pulse RPY1 ( RPY2 ). 駆動モードＢに基づく駆動制御において印加される各種駆動パルス、及び先行フレームの最終発光サスティンパルスの印加終了時点ＴEから、後続フレームの選択書込サブフィールドにおいて最初に印加されるデータパルスＤＰの印加開始時点ＴSまでの期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であることを示す図である。Various driving pulses applied in the drive control based on the driving mode B, and the application end time T E of the final light emission sustain pulse of the previous frame, the application of the data pulse DP is first applied in the selective write sub-field of the subsequent frame period P W until the start time T S is a drawing showing that a predetermined time period P 0 or (P W ≧ P 0). 駆動モードＡ及び駆動モードＢのいずれかの選択的駆動と、ＰＤＰの累積使用時間との関係を示す図である。It is a figure which shows the relationship between the selective drive of either the drive mode A and the drive mode B, and the accumulated usage time of PDP. 駆動モードＡ及び駆動モードＢのいずれかの選択的駆動と、ＰＤＰの温度との関係を示す図である。It is a figure which shows the relationship between the selective drive of either the drive mode A and the drive mode B, and the temperature of PDP. 実施例１において、第１選択書込アドレス行程Ｗ１Wの期間Ｐ（Ｗ１W）を伸長して、期間ＰWが所定期間Ｐ0以上であるように設定する場合を示す図である。In Example 1, by extending the period P (W1 W) of the first selective write address process W1 W, the period P W is a diagram showing a case of setting to be a predetermined period P 0 above. 実施例２において、消去行程Ｅの期間Ｐ（Ｅ）を伸長することによって、期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定する場合を示す図である。In Example 2, by extending the period P (E) of the erase process E, it is a diagram showing a case where period P W is set to be a predetermined period P 0 or (P W ≧ P 0). 実施例３において、１フレーム期間から全サブフィールドの合計時間を差し引いた余り時間を休止期間Ａ，Ｂ，Ｃ，Ｄとして割り当てて、期間ＰWが所定期間Ｐ0以上（ＰW≧Ｐ0）であるように設定する場合を示す図である。In the third embodiment, a surplus time obtained by subtracting the total time of all subfields from one frame period is assigned as pause periods A, B, C, and D, and the period P W is equal to or longer than the predetermined period P 0 (P W ≧ P 0 ). It is a figure which shows the case where it sets so that it may be. 実施例４において、最終サブフィールドから所定のサブフィールドまでを強制的に消灯モードとし、期間ＰWが所定期間Ｐ0以上であるように設定する場合を示す図である。In Example 4, from the last sub-field to the predetermined subfield and forced off mode, the period P W is a diagram showing a case of setting to be a predetermined period P 0 above. 各実施例の変形例として、選択書込アドレス行程の書き込み期間Ｐ（Ｗ２W）を短く設定する場合を示す図である。FIG. 10 is a diagram showing a case where a writing period P (W2 W ) in a selective writing address process is set short as a modification of each embodiment. 各実施例の変形例として、１リセット・シーケンスの駆動制御について本発明を適用する場合を示す図である。FIG. 10 is a diagram illustrating a case where the present invention is applied to drive control of one reset sequence as a modification of each embodiment. その他の改変例として、リセット行程の前半部におけるリセットパルスを省略する場合を示す図である。It is a figure which shows the case where the reset pulse in the first half part of a reset process is abbreviate | omitted as another modification.

符号の説明Explanation of symbols

１３ 酸化マグネシウム層
１７ 蛍光体層
５０ ＰＤＰ
５１ Ｘ電極ドライバ
５３ Ｙ電極ドライバ
５５ アドレスドライバ
５６ 駆動制御回路
５８ 累積使用時間タイマ
５９ データメモリ 13 Magnesium oxide layer 17 Phosphor layer 50 PDP
51 X electrode driver 53 Y electrode driver 55 Address driver 56 Drive control circuit 58 Cumulative usage time timer 59 Data memory

Claims (36)

放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、
前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行し、
前記１フレーム表示期間である直前フレームにおいて最後に印加されるサスティンパルスである最終サスティンパルスの印加時から、前記直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、前記調整期間を１msec（ミリ秒）以上とすることを特徴とするプラズマディスプレイパネルの駆動方法。 A first substrate and a second substrate are arranged to face each other across a discharge space in which a discharge gas is sealed, and a plurality of row electrode pairs formed on the first substrate and a plurality formed on the second substrate. A plasma display panel in which a pixel cell in which a phosphor layer containing a phosphor material is provided at each intersection with a column electrode is driven according to pixel data for each pixel based on a video signal A panel driving method,
In one subfield when one frame display period in the video signal is divided into a plurality of subfields, the pixel cells are addressed by selectively applying pixel data pulses to the column electrodes in accordance with the pixel data. A write address process for discharging and setting the pixel cell in a lighting mode, and a sustain process for sustaining the pixel cell set in the lighting mode by applying a sustain pulse to the row electrode pair. Run,
In the subfield subsequent to the one subfield, the address cell is selectively discharged according to the pixel data to execute the erase address process for setting the pixel cell to the extinguishing mode and the sustain process. ,
From the time of applying the last sustain pulse that is the last applied sustain pulse in the immediately preceding frame, which is the one frame display period, first in the writing address process of the one subfield in the subsequent frame following the immediately preceding frame. A method for driving a plasma display panel, characterized in that a period until application of a leading pixel data pulse, which is the pixel data pulse applied to, is an adjustment period, and the adjustment period is 1 msec (milliseconds) or more. 前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を上回った場合に、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The plasma display panel according to claim 1, wherein the adjustment period is set to 1 msec or more when one of a temperature of the plasma display panel and an ambient temperature of the plasma display panel exceeds a predetermined temperature. Driving method. 前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を下回った場合に、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 The plasma display panel according to claim 1, wherein the adjustment period is set to 1 msec or more when either the temperature of the plasma display panel or the ambient temperature of the plasma display panel falls below a predetermined temperature. Driving method. 前記プラズマディスプレイパネルの累積駆動時間が第１の設定時間を越えるまで、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The method of driving a plasma display panel according to claim 1, wherein the adjustment period is set to 1 msec or more until a cumulative driving time of the plasma display panel exceeds a first set time. 前記プラズマディスプレイパネルの累積駆動時間が第２の設定時間を越えた場合に、前記調整期間を１msec以上に設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The method of driving a plasma display panel according to claim 1, wherein the adjustment period is set to 1 msec or more when the accumulated driving time of the plasma display panel exceeds a second set time. 前記書込アドレス行程では、正極性の前記画素データパルスに同期して前記行電極対の一方の行電極に対して順次、負極性の走査パルスを印加し、前記書込アドレス行程中において前記走査パルスの非印加時に前記一方の行電極に対して負極性のベースパルスを印加することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 In the write address process, a negative scan pulse is sequentially applied to one row electrode of the row electrode pair in synchronization with the positive pixel data pulse, and the scan is performed during the write address process. 2. The method of driving a plasma display panel according to claim 1, wherein a negative base pulse is applied to the one row electrode when no pulse is applied. 前記１のサブフィールドの直前に設けられた直前サブフィールドでは、前記画素データに応じて選択的にアドレス放電せしめてこの画素セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、前記アドレス行程に割り当てられる時間を前記書込アドレス行程に割り当てられる時間よりも長く設定することにより、前記調整期間を１msec以上とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 In the immediately preceding subfield provided immediately before the one subfield, an address process is performed in which address discharge is selectively performed in accordance with the pixel data to set the pixel cell to a lighting mode or a non-lighting mode. 2. The method of driving a plasma display panel according to claim 1, wherein the adjustment period is set to 1 msec or longer by setting a time allocated to 1 to be longer than a time allocated to the write address process. 前記直前フレームの最後尾に設けられ、前記点灯モードに設定された全ての前記画素セルを前記消灯モードに設定する一斉消去行程に割り当てられる時間を前記書込アドレス行程に割り当てられる時間よりも長く設定することにより、前記調整期間を１msec以上とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 The time allocated to the simultaneous erasure process for setting all the pixel cells set in the lighting mode to the extinguishing mode, which is provided at the end of the immediately preceding frame, is set longer than the time allocated to the write address process. The method of claim 1, wherein the adjustment period is 1 msec or longer. 前記１フレームの時間と全ての前記サブフィールドの合計時間の差である余り時間からなる休止期間を、前記最終サスティンパルスの印加時から前記先頭画素データパルスの印加時までの間に配置することにより、前記調整期間を１msec以上とすることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 By disposing a rest period consisting of the extra time, which is the difference between the time of the one frame and the total time of all the subfields, from the time of applying the last sustain pulse to the time of applying the first pixel data pulse. The method for driving a plasma display panel according to claim 1, wherein the adjustment period is 1 msec or more. 前記休止時間を、前記直前フレームの最後尾に配置することを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。 The method for driving a plasma display panel according to claim 9, wherein the pause time is arranged at the tail end of the immediately preceding frame. 前記休止期間を、前記１のサブフィールドの直前に設けられた直前サブフィールドのアドレス期間の直前又は直後に配置することを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。 10. The method of driving a plasma display panel according to claim 9, wherein the pause period is arranged immediately before or immediately after the address period of the immediately preceding subfield provided immediately before the one subfield. 前記休止時間を、前記書込アドレスの直前に配置することを特徴とする請求項９に記載のプラズマディスプレイパネルの駆動方法。 The method of driving a plasma display panel according to claim 9, wherein the pause time is arranged immediately before the write address. 前記書込アドレス行程に割り当てられる時間を、前記消去アドレス行程に割り当てられる時間よりも短く設定することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The method of driving a plasma display panel according to claim 1, wherein a time allocated to the write address process is set shorter than a time allocated to the erase address process. 前記１のサブフィールドでは、前記書込アドレス行程の直前にて、前記画素セルを消灯モードに初期化するリセット行程を実行し、前記リセット行程の際に前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 In the one subfield, a reset process for initializing the pixel cell to the extinguishing mode is executed immediately before the write address process, and the one row electrode is placed on the anode side and the column in the reset process. 2. The reset discharge is generated between the one row electrode and the column electrode by applying a voltage with the electrode as a cathode side between the one row electrode and the column electrode. Driving method of plasma display panel. 前記１のサブフィールドの直前に設けられた直前サブフィールドでは、前記画素データに応じて選択的にアドレス放電せしめてこの画素セルを点灯モード又は消灯モードに設定するアドレス行程を実行し、このアドレス行程の直前にて前記画素セルを消灯モードに初期化するリセット行程を実行することを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 In the immediately preceding subfield provided immediately before the one subfield, an address process is performed in which address discharge is selectively performed in accordance with the pixel data to set the pixel cell to a lighting mode or a non-lighting mode. 2. The method of driving a plasma display panel according to claim 1, wherein a reset process for initializing the pixel cell to the extinguishing mode is executed immediately before. 前記リセット行程の際、前記一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１５に記載のプラズマディスプレイパネルの駆動方法。 During the reset process, by applying a voltage between the one row electrode and the column electrode, the voltage between the one row electrode and the column electrode is applied between the one row electrode and the column electrode. 16. The method of driving a plasma display panel according to claim 15, wherein a reset discharge is generated in the step. 前記蛍光体層には二次電子放出材が含まれることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 The method of claim 1, wherein the phosphor layer includes a secondary electron emission material. 前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１７記載のプラズマディスプレイパネルの駆動方法。 The method of claim 17, wherein the secondary electron emission material is made of magnesium oxide. 前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項１８記載のプラズマディスプレイパネルの駆動方法。 19. The method of driving a plasma display panel according to claim 18, wherein the magnesium oxide includes a magnesium oxide crystal that is excited by an electron beam and emits cathode luminescence having a peak in a wavelength range of 200 to 300 nm. 前記酸化マグネシウム結晶体が、2000Å以上の粒径を有することを特徴とする請求項１９記載のプラズマディスプレイパネルの駆動方法。 20. The method of driving a plasma display panel according to claim 19, wherein the magnesium oxide crystal has a particle size of 2000 mm or more. 前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項１７に記載のプラズマディスプレイパネルの駆動方法。 18. The method of driving a plasma display panel according to claim 17, wherein particles made of the secondary electron emission material are in contact with the discharge gas in the discharge space. 前記１のサブフィールドに先行する先行サブフィールドにおいて、書込アドレス行程及びサスティン行程が実行されることを特徴とする請求項１に記載のプラズマディスプレイパネルの駆動方法。 2. The method of claim 1, wherein a write address process and a sustain process are performed in a preceding subfield preceding the one subfield. 前記先行サブフィールドにおけるサスティン行程において、前記先行サブフィールドにおける書込アドレス行程にて点灯モードに設定された画素セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程が実行されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。 In the sustain process in the preceding subfield, a minute light emission that causes a minute light emission discharge between the column electrode and the one row electrode in the pixel cell set in the lighting mode in the write address process in the preceding subfield. 2. The method of driving a plasma display panel according to claim 1, wherein the step is executed. 放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており、前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に蛍光体材料を含む蛍光体層が設けられた画素セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイパネルの駆動方法であって、
前記映像信号における１フレーム表示期間を複数のサブフィールドに分割した際の１のサブフィールドでは前記画素データに応じて選択的に前記列電極に画素データパルスを印加することにより、前記画素セルをアドレス放電せしめてこの画素セルを点灯モードに設定する書込アドレス行程と、前記行電極対にサスティンパルスを印加することにより前記点灯モードに設定されている前記画素セルをサスティン放電せしめるサスティン行程と、を実行し、
前記１のサブフィールドに後続するサブフィールドでは前記画素データに応じて選択的に前記画素セルをアドレス放電せしめることによりこの画素セルを消灯モードに設定する消去アドレス行程と、前記サスティン行程とを実行し、
前記１フレーム表示期間である直前フレームにおいて、最後に前記サスティン放電を生起する前記サスティンパルスである最終発光サスティンパルスの印加時から、この直前フレームに後続する後続フレームにおける前記１のサブフィールドの前記書込アドレス行程にて最初に印加される前記画素データパルスである先頭画素データパルスの印加時までの期間を調整期間とし、前記調整期間を１msec（ミリ秒）以上とすることを特徴とするプラズマディスプレイパネルの駆動方法。 A first substrate and a second substrate are arranged to face each other across a discharge space in which a discharge gas is sealed, and a plurality of row electrode pairs formed on the first substrate and a plurality formed on the second substrate. A plasma display panel in which a pixel cell in which a phosphor layer containing a phosphor material is provided at each intersection with a column electrode is driven according to pixel data for each pixel based on a video signal A panel driving method,
In one subfield when one frame display period in the video signal is divided into a plurality of subfields, the pixel cells are addressed by selectively applying pixel data pulses to the column electrodes in accordance with the pixel data. A write address process for discharging and setting the pixel cell in a lighting mode, and a sustain process for sustaining the pixel cell set in the lighting mode by applying a sustain pulse to the row electrode pair. Run,
In the subfield subsequent to the one subfield, the address cell is selectively discharged according to the pixel data to execute the erase address process for setting the pixel cell to the extinguishing mode and the sustain process. ,
In the immediately preceding frame which is the one-frame display period, the writing of the first subfield in the subsequent frame following the immediately preceding frame from the last application of the last light emitting sustain pulse which is the sustain pulse that causes the sustain discharge. A plasma display characterized in that a period until the application of the first pixel data pulse, which is the first pixel data pulse applied in the first address process, is an adjustment period, and the adjustment period is 1 msec (milliseconds) or more. Panel drive method. 前記直前フレームにおける少なくとも最後尾の前記サブフィールドにおいて、前記画素データに係らず全ての前記画素セルを前記消灯モードとする強制消灯モードに設定することにより、前記調整期間を１msec以上に設定することを特徴とする請求項２４に記載のプラズマディスプレイパネルの駆動方法。 The adjustment period is set to 1 msec or more by setting the forced extinguishing mode in which all the pixel cells are in the extinguishing mode regardless of the pixel data in at least the last subfield in the immediately preceding frame. 25. The method of driving a plasma display panel according to claim 24, wherein: 前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を上回った場合に、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。 26. The driving method of the plasma display panel according to claim 25, wherein when either one of a temperature of the plasma display panel and an ambient temperature of the plasma display panel exceeds a predetermined temperature, the forced turn-off mode is set. . 前記プラズマディスプレイパネルの温度及び前記プラズマディスプレイパネルの周囲温度のいずれかが所定温度を下回った場合に、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。 26. The driving method of the plasma display panel according to claim 25, wherein when either one of the temperature of the plasma display panel and the ambient temperature of the plasma display panel falls below a predetermined temperature, the forced turn-off mode is set. . 前記プラズマディスプレイパネルの累積駆動時間が第１の設定時間を越えるまで、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。 26. The driving method of the plasma display panel according to claim 25, wherein the forced turn-off mode is set until a cumulative driving time of the plasma display panel exceeds a first set time. 前記プラズマディスプレイパネルの累積駆動時間が第２の設定時間を越えた場合に、前記強制消灯モードに設定することを特徴とする請求項２５に記載のプラズマディスプレイパネルの駆動方法。 26. The driving method of the plasma display panel according to claim 25, wherein the forced turn-off mode is set when the cumulative driving time of the plasma display panel exceeds a second set time. 前記蛍光体層には二次電子放出材が含まれることを特徴とする請求項２４に記載のプラズマディスプレイパネルの駆動方法。 The method according to claim 24, wherein the phosphor layer includes a secondary electron emission material. 前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項３０記載のプラズマディスプレイパネルの駆動方法。 The method according to claim 30, wherein the secondary electron emission material is made of magnesium oxide. 前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項３１記載のプラズマディスプレイパネルの駆動方法。 32. The driving method of a plasma display panel according to claim 31, wherein the magnesium oxide includes a magnesium oxide crystal that is excited by an electron beam and emits cathode luminescence having a peak in a wavelength range of 200 to 300 nm. 前記酸化マグネシウム結晶体が、2000Å以上の粒径を有することを特徴とする請求項３２記載のプラズマディスプレイパネルの駆動方法。 33. The method for driving a plasma display panel according to claim 32, wherein the magnesium oxide crystal has a particle size of 2000 mm or more. 前記放電空間内において前記二次電子放出材からなる粒子が前記放電ガスに接触していることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。 25. The method of driving a plasma display panel according to claim 24, wherein particles made of the secondary electron emission material are in contact with the discharge gas in the discharge space. 前記１のサブフィールドに先行する先行サブフィールドにおいて、書込アドレス行程及びサスティン行程が実行されることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。 25. The method of claim 24, wherein a write address process and a sustain process are performed in a preceding subfield preceding the one subfield. 前記先行サブフィールドにおけるサスティン行程において、前記先行サブフィールドにおける書込アドレス行程にて点灯モードに設定された画素セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光行程が実行されることを特徴とする請求項２４記載のプラズマディスプレイパネルの駆動方法。 In the sustain process in the preceding subfield, a minute light emission that causes a minute light emission discharge between the column electrode and the one row electrode in the pixel cell set in the lighting mode in the write address process in the preceding subfield. The method according to claim 24, wherein the step is executed.
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