JP2008282963A

JP2008282963A - Semiconductor integrated circuit

Info

Publication number: JP2008282963A
Application number: JP2007125487A
Authority: JP
Inventors: Kikuo Utsuno; 紀久生宇都野
Original assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Micro Design Co Ltd
Priority date: 2007-05-10
Filing date: 2007-05-10
Publication date: 2008-11-20
Anticipated expiration: 2027-05-10
Also published as: JP5157242B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of preventing the breakdown when an abnormal voltage is applied across power supply terminals and/or external signal terminals while minimizing the adverse effect on normal operation. <P>SOLUTION: This semiconductor integrated circuit includes a CMOS structure, and a power supply limiting resistor is inserted between the guard contact surrounding a pair of CMOS transistors forming the CMOS structure and the power supply terminals. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ＣＭＯＳ構造を含む半導体集積回路に関する。 The present invention relates to a semiconductor integrated circuit including a CMOS structure.

特許文献１は、ＣＭＯＳ構造の出力バッファ回路において、コンデンサをソース−ゲート間に設けることにより、電源投入直後の如く電源電圧が通常使用条件の範囲より低い場合において出力端子を確実にハイ・インピーダンス状態にすることのできる技術を開示している。 Patent Document 1 discloses that in an output buffer circuit having a CMOS structure, a capacitor is provided between a source and a gate to ensure that an output terminal is in a high-impedance state when a power supply voltage is lower than a normal use condition range immediately after power-on. The technique which can be made is disclosed.

電源投入直後等の場合に限られず、半導体集積回路（ＩＣとも称する）の設計においては、通常の使用条件と異なる場合を想定しなければならない。これは、電源端子や外部信号端子がＩＣの外部に露出し、人の操作ミスにより逆電圧が印加される危険があることに起因する。例えば、図１に示されるＣＭＯＳ構造の出力バッファ回路において、通常動作時とは異なって、電源端子ＶＳＳを０［Ｖ］とし、出力端子ＯＵＴを開放すなわちオープンとし且つ電源端子ＶＤＤに例えば−１６［Ｖ］の負電位が印加されたとする。この場合、ｐＭＯＳトランジスタ３及びｎＭＯＳトランジスタ４を支持する基板内に形成される寄生バイポーラトランジスタを介して電流が流れ、リード断線もしくは熱破壊を起こすことになる。 The design of the semiconductor integrated circuit (also referred to as an IC) is not limited to the case immediately after the power is turned on, and must be assumed to be different from normal use conditions. This is because the power supply terminal and the external signal terminal are exposed to the outside of the IC, and there is a danger that a reverse voltage is applied due to a human operation error. For example, in the output buffer circuit having the CMOS structure shown in FIG. 1, unlike the normal operation, the power supply terminal VSS is set to 0 [V], the output terminal OUT is opened or opened, and the power supply terminal VDD is set to, for example, −16 [ Suppose that a negative potential of V] is applied. In this case, current flows through the parasitic bipolar transistor formed in the substrate that supports the pMOS transistor 3 and the nMOS transistor 4, leading to lead disconnection or thermal breakdown.

特に、車載用途のＩＣが用いられる自動車においては、修理、点検あるいは整備時にバッテリーを間違って逆に接続する危険が高いと想定され、かかる事態にも破壊することないＩＣが求められている。そのため、従来の車載用途のＩＣでは＋１２Ｖの電源が逆に接続された場合に対応するため、電源ユニットの電源回路とＩＣの電源端子の間にダイオードを直列に挿入したりＩＣ単体内にかかるダイオードを搭載したりすることでＩＣの異常電流の対策をしていた。
特開平５−１７５８２４号公報 In particular, in an automobile using an IC for in-vehicle use, it is assumed that there is a high risk of erroneously connecting the battery in reverse during repair, inspection, or maintenance, and an IC that does not break down even in such a situation is required. Therefore, in a conventional IC for in-vehicle use, a diode is inserted in series between the power supply circuit of the power supply unit and the power supply terminal of the IC in order to cope with a case where a + 12V power supply is connected in reverse. To take measures against the abnormal current of the IC.
JP-A-5-175824

しかしながら、ダイオードを用いる構成では、通常動作時にダイオードの順方向電圧降下により、ＩＣからの出力電圧が供給される電源電圧よりも低い電圧しか出力されない欠点がある。特に、リニアホールＩＣのように電源電圧をリファレンス電圧として用いることが必要な場合には、かかる電圧降下は望ましくないという問題がある。 However, the configuration using a diode has a drawback in that only a voltage lower than the power supply voltage to which the output voltage from the IC is supplied is output due to a forward voltage drop of the diode during normal operation. In particular, when a power supply voltage needs to be used as a reference voltage as in a linear Hall IC, there is a problem that such a voltage drop is undesirable.

本発明の目的は、通常動作時の悪影響を最小限にしつつ、異常電圧が電源端子や外部信号端子に印加された場合の破壊防止をなし得る半導体集積回路を提供することである。 An object of the present invention is to provide a semiconductor integrated circuit capable of preventing destruction when an abnormal voltage is applied to a power supply terminal or an external signal terminal while minimizing adverse effects during normal operation.

本発明による半導体集積回路は、半導体基板内及び該基板内に設けられたウエル内に各々形成されて互いに出力端子を介して直列接続されてＣＭＯＳ構造をなす少なくとも一対のＭＯＳトランジスタと、該ＭＯＳトランジスタのソース端子またはドレイン端子に各々が接続されている一対の電源供給端子と、該一対の電源供給端子に各々接続されて該半導体基板及び該ウエルに電源電位を各々与える少なくとも１対のガードコンタクトと、を含む半導体集積回路であり、該基板内に設けられ、該ガードコンタクトと該電源供給端子との間の電流路の何れかに挿入された電流制限抵抗を含むことを特徴とする。 A semiconductor integrated circuit according to the present invention includes at least a pair of MOS transistors formed in a semiconductor substrate and wells provided in the substrate and connected in series via output terminals to form a CMOS structure, and the MOS transistors A pair of power supply terminals each connected to a source terminal or a drain terminal of the semiconductor device, and at least one pair of guard contacts connected to the pair of power supply terminals, respectively, for supplying a power supply potential to the semiconductor substrate and the well, respectively The semiconductor integrated circuit includes a current limiting resistor provided in the substrate and inserted in any of the current paths between the guard contact and the power supply terminal.

本発明による半導体集積回路によれば、ＣＭＯＳ構造をなす一対のＣＭＯＳトランジスタを取り囲むガードコンタクトと電源供給端子との間に電源制限抵抗が挿入される構成が与えられる。これにより、通常動作時の悪影響を最小限にしつつ、異常電圧が電源端子や外部信号端子に印加された場合の破壊防止をなし得る。 The semiconductor integrated circuit according to the present invention provides a configuration in which a power supply limiting resistor is inserted between a guard contact surrounding a pair of CMOS transistors having a CMOS structure and a power supply terminal. As a result, it is possible to prevent destruction when an abnormal voltage is applied to the power supply terminal or the external signal terminal while minimizing adverse effects during normal operation.

本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図２は、第１の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示している。本発明による半導体集積回路１０は、複数の論理演算回路Ｕ１〜Ｕ７からなる出力イネーブル回路８０と、ｎＭＯＳトランジスタ３０及びｐＭＯＳトランジスタ４０とからなる出力バッファ回路９０とからなる。半導体集積回路１０は、出力イネーブル回路８０と出力バッファ回路９０との構成により、入力信号を入力端子ＩＮを取り込むと共にイネーブル信号端子ＯＥに供給されるイネーブル信号に従って出力信号を外部に向けた出力端子ＯＵＴに出力する機能を備える。出力イネーブル回路８０の構成における複数の論理演算回路Ｕ１〜Ｕ７の接続関係は、通常の出力イネーブル回路構成であることからここでは説明を省略する。 Embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<First embodiment>
FIG. 2 shows the first embodiment and shows the entire circuit configuration including the semiconductor integrated circuit according to the present invention. The semiconductor integrated circuit 10 according to the present invention includes an output enable circuit 80 including a plurality of logic operation circuits U1 to U7, and an output buffer circuit 90 including an nMOS transistor 30 and a pMOS transistor 40. With the configuration of the output enable circuit 80 and the output buffer circuit 90, the semiconductor integrated circuit 10 takes the input signal into the input terminal IN and outputs the output signal OUT to the outside in accordance with the enable signal supplied to the enable signal terminal OE. The function to output to. Since the connection relationship of the plurality of logic operation circuits U1 to U7 in the configuration of the output enable circuit 80 is a normal output enable circuit configuration, description thereof is omitted here.

出力バッファ回路９０について参照すると、出力イネーブル回路８０から信号ＣがｐＭＯＳトランジスタ４０のゲートに供給され、出力イネーブル回路８０から信号ＧがｎＭＯＳトランジスタ３０のゲートに供給されるように接続されている。通常では正電位を供給する電源端子ＶＤＤがｐＭＯＳトランジスタ４０のドレインに接続され、ｐＭＯＳトランジスタ４０のソースは出力端子ＯＵＴに接続されると共にｎＭＯＳトランジスタ３０のドレインに接続され、ｎＭＯＳトランジスタ３０のソースは通常では負電位を供給する電源端子ＶＳＳに接続されている。さらに、ｎＭＯＳトランジスタ３０を支持する半導体基板であるＰ型基板１１と電源端子ＶＳＳとの間の電流路に抵抗Ｒ１が挿入されている。Ｐ型基板１１の電位Ｊは、論理演算回路Ｕ１〜Ｕ７等の内部に造作されるｎＭＯＳトランジスタ（図示せず）に電源電位を提供する。 Referring to the output buffer circuit 90, the output enable circuit 80 is connected so that the signal C is supplied to the gate of the pMOS transistor 40, and the signal G from the output enable circuit 80 is supplied to the gate of the nMOS transistor 30. Normally, the power supply terminal VDD for supplying a positive potential is connected to the drain of the pMOS transistor 40, the source of the pMOS transistor 40 is connected to the output terminal OUT and the drain of the nMOS transistor 30, and the source of the nMOS transistor 30 is normally connected. Is connected to a power supply terminal VSS for supplying a negative potential. Further, a resistor R1 is inserted in the current path between the P-type substrate 11 that is a semiconductor substrate that supports the nMOS transistor 30 and the power supply terminal VSS. The potential J of the P-type substrate 11 provides a power supply potential to an nMOS transistor (not shown) formed inside the logic operation circuits U1 to U7.

図３は、図示に示された回路構成の上面配置例を示している。半導体集積回路１０は、図示されるように例えば４０００μｍ四方のチップとして形成される。半導体集積回路１０のチップ上面には、出力イネーブル回路８０と出力バッファ回路９０とが配置され、その余の領域には任意の回路が形成され得る。出力バッファ回路９０には、ガードコンタクトであるＮ型コンタクト２２に囲まれたｐＭＯＳトランジスタ４０と、ガードコンタクトであるＰ型コンタクト１２に囲まれたｎＭＯＳトランジスタ３０と、出力端子ＯＵＴとが配置されている。 FIG. 3 shows an example of the upper surface arrangement of the circuit configuration shown in the drawing. As shown in the figure, the semiconductor integrated circuit 10 is formed as a 4000 μm square chip, for example. An output enable circuit 80 and an output buffer circuit 90 are arranged on the upper surface of the chip of the semiconductor integrated circuit 10, and an arbitrary circuit can be formed in the remaining area. In the output buffer circuit 90, a pMOS transistor 40 surrounded by an N-type contact 22 as a guard contact, an nMOS transistor 30 surrounded by a P-type contact 12 as a guard contact, and an output terminal OUT are arranged. .

また、半導体集積回路１０のチップ上面には、電源端子ＶＤＤ及び電源端子ＶＳＳが配置され、電源端子ＶＳＳの近傍には抵抗Ｒ１が配置されている。抵抗Ｒ１は、電流制限抵抗として働き、ポリ抵抗等の材料により形成される。ポリ抵抗はポリシリコンに燐等の不純物を打ち込むことより形成され得る。Ｒ１の抵抗値は、典型的には４００Ωに選択され、最大４８０Ω程度に選択される。具体的には、Ｐ型基板とＮウエルとの間の接合電位差を０．５Ｖとした場合には、１５．５Ｖ／５０ｍＡ＝３１０Ω（ｍｉｎ）となるように選択される。 Further, the power supply terminal VDD and the power supply terminal VSS are arranged on the upper surface of the chip of the semiconductor integrated circuit 10, and the resistor R1 is arranged in the vicinity of the power supply terminal VSS. The resistor R1 functions as a current limiting resistor and is formed of a material such as a poly resistor. The poly resistor can be formed by implanting impurities such as phosphorus into polysilicon. The resistance value of R1 is typically selected to be 400Ω, and is selected to be about 480Ω at maximum. Specifically, when the junction potential difference between the P-type substrate and the N well is 0.5 V, 15.5 V / 50 mA = 310 Ω (min) is selected.

図４は、図２に示された出力バッファ回路の部分断面を示している。ここで、ｎＭＯＳトランジスタ３０がＰ型基板１１に形成され、これに近接してｐＭＯＳトランジスタ４０がＰ型基板１１に形成されたＮウエル２１に形成されている。 FIG. 4 shows a partial cross section of the output buffer circuit shown in FIG. Here, the nMOS transistor 30 is formed on the P-type substrate 11, and the pMOS transistor 40 is formed in the N-well 21 formed on the P-type substrate 11 in the vicinity thereof.

ｎＭＯＳトランジスタ３０は、信号Ｇ（図２参照）が供給されるゲート３１とＮ型領域であるソース３２及びドレイン３３とを含んでいる。ソース３２は電源端子ＶＳＳに接続されドレイン３３は出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタ３０の両側にはＰ型コンタクト１２及びＰ型コンタクト１３がＰ型基板１１上に形成されて電源端子ＶＳＳの電源電位を電流路を介して与えている。Ｐ型コンタクト１２及びＰ型コンタクト１３は、通常、ｎＭＯＳトランジスタ３０を取り囲むようにして連続して形成される。 The nMOS transistor 30 includes a gate 31 to which a signal G (see FIG. 2) is supplied, and a source 32 and a drain 33 which are N-type regions. The source 32 is connected to the power supply terminal VSS, and the drain 33 is connected to the output terminal OUT. A P-type contact 12 and a P-type contact 13 are formed on the P-type substrate 11 on both sides of the nMOS transistor 30 to supply the power supply potential of the power supply terminal VSS via a current path. The P-type contact 12 and the P-type contact 13 are normally formed continuously so as to surround the nMOS transistor 30.

ｎＭＯＳトランジスタ３０の下方のＰ型基板１１の内部には寄生トランジスタＱ４及びＱ５が寄生的に形成される。寄生トランジスタＱ４は、ソース３２をＮ領域としＰ型基板１１をＰ領域としドレイン３３をＮ領域とすることでＮＰＮ型のトランジスタをなしている。寄生トランジスタＱ５は、ソース３２をＮ領域としＰ型基板１１をＰ領域としＮウエル２１をＮ領域とすることでＮＰＮ型のトランジスタをなしている。 Parasitic transistors Q4 and Q5 are formed parasitically inside the P-type substrate 11 below the nMOS transistor 30. The parasitic transistor Q4 forms an NPN transistor by using the source 32 as an N region, the P-type substrate 11 as a P region, and the drain 33 as an N region. The parasitic transistor Q5 forms an NPN transistor by using the source 32 as an N region, the P-type substrate 11 as a P region, and the N well 21 as an N region.

ｐＭＯＳトランジスタ４０は、信号Ｃ（図２参照）が供給されるゲート４１とＰ型領域であるソース４２及びドレイン４３とを含んでいる。ソース４２は出力端子ＯＵＴに接続されドレイン４３は電源端子ＶＤＤに接続されている。ｐＭＯＳトランジスタ４０の両側にはＮ型コンタクト２２及びＮ型コンタクト２３がＮウエル２１上に形成されて電源端子ＶＤＤの電源電位を電流路を介して与えている。Ｎ型コンタクト２２及びＮ型コンタクト２３は、通常、ｐＭＯＳトランジスタ４０を取り囲むようにして連続して形成される。 The pMOS transistor 40 includes a gate 41 to which a signal C (see FIG. 2) is supplied, and a source 42 and a drain 43 which are P-type regions. The source 42 is connected to the output terminal OUT, and the drain 43 is connected to the power supply terminal VDD. On both sides of the pMOS transistor 40, an N-type contact 22 and an N-type contact 23 are formed on the N-well 21 to supply the power supply potential of the power supply terminal VDD via a current path. The N-type contact 22 and the N-type contact 23 are normally formed continuously so as to surround the pMOS transistor 40.

ｐＭＯＳトランジスタ４０の下方のＮウエル２１の内部には複数の寄生トランジスタＱ１〜Ｑ３及び寄生ダイオードＤ１が寄生的に形成される。寄生トランジスタＱ１は、Ｐ型基板１１をＰ領域としＮウエル２１をＮ領域としドレイン４３をＰ領域とすることでＰＮＰ型のトランジスタをなしている。寄生トランジスタＱ２は、Ｐ型基板１１をＰ領域としＮウエル２１をＮ領域としソース４２をＰ領域とすることでＰＮＰ型のトランジスタをなしている。寄生トランジスタＱ３は、ソース４２をＰ領域としＮウエル２１をＮ領域としドレイン４３をＰ領域とすることでＰＮＰ型のトランジスタをなしている。さらに、寄生ダイオードＤ１は、ドレイン４３をＰ領域としＮ型コンタクト２３をＮ領域とすることでＰＮ型のダイオードをなしている。 A plurality of parasitic transistors Q1 to Q3 and a parasitic diode D1 are parasitically formed in the N well 21 below the pMOS transistor 40. The parasitic transistor Q1 is a PNP transistor by using the P-type substrate 11 as the P region, the N well 21 as the N region, and the drain 43 as the P region. The parasitic transistor Q2 is a PNP transistor by using the P-type substrate 11 as the P region, the N well 21 as the N region, and the source 42 as the P region. The parasitic transistor Q3 is a PNP transistor by using the source 42 as a P region, the N well 21 as an N region, and the drain 43 as a P region. Further, the parasitic diode D1 forms a PN type diode by using the drain 43 as a P region and the N type contact 23 as an N region.

さらに、ｎＭＯＳトランジスタ３０とＮウエル２１との距離、好ましくはｎＭＯＳトランジスタ３０のドレイン３３とＮ型コンタクト２２との距離が例えば１０μｍ以上に広げられている。 Further, the distance between the nMOS transistor 30 and the N-well 21, preferably the distance between the drain 33 of the nMOS transistor 30 and the N-type contact 22 is increased to, for example, 10 μm or more.

図４を参照して、第１の実施例における半導体集積回路の電源異常時の動作について説明する。ここで、基準電位として電源端子ＶＳＳを０［Ｖ］に固定し、出力端子ＯＵＴを開放すなわちオープンとし、電源端子ＶＤＤに想定逆電圧として負電位（例えば−１６［Ｖ］）が印加されたとする。 With reference to FIG. 4, the operation of the semiconductor integrated circuit in the first embodiment when the power supply is abnormal will be described. Here, it is assumed that the power supply terminal VSS is fixed to 0 [V] as a reference potential, the output terminal OUT is opened or opened, and a negative potential (for example, −16 [V]) is applied to the power supply terminal VDD as an assumed reverse voltage. .

寄生トランジスタＱ１のベース電流が流れるが、抵抗Ｒ１の電圧降下によりＰ型コンタクト１３と電源端子ＶＤＤ間の電位差が低下し、寄生トランジスタＱ１のベース電流は制限される。寄生トランジスタＱ１のベース電流制限に伴い、寄生トランジスタＱ１〜Ｑ５のコレクタ電流も低下する。 Although the base current of the parasitic transistor Q1 flows, the potential difference between the P-type contact 13 and the power supply terminal VDD decreases due to the voltage drop of the resistor R1, and the base current of the parasitic transistor Q1 is limited. As the base current of the parasitic transistor Q1 is limited, the collector currents of the parasitic transistors Q1 to Q5 also decrease.

以上の第１実施例においては、本発明による半導体集積回路を適用することにより、寄生トランジスタＱ１のベース電流とコレクタ電流が制限され、そして寄生トランジスタＱ２のコレクタ電流が制限され、デバイス破壊が防止される。一方、通常動作時は、ｎＭＯＳトランジスタ３０のソース及びドレインに対し直列に電流制限用の抵抗が入らないため、電流能力等の回路特性に影響を与えることがない。 In the first embodiment described above, by applying the semiconductor integrated circuit according to the present invention, the base current and the collector current of the parasitic transistor Q1 are limited, and the collector current of the parasitic transistor Q2 is limited to prevent device destruction. The On the other hand, during normal operation, no current limiting resistor is inserted in series with the source and drain of the nMOS transistor 30, so that the circuit characteristics such as current capability are not affected.

また、ｎＭＯＳトランジスタ３０とＮウエル２１と対向する部分にＰ型コンタクト１３とＮ型コンタクト２２が挿入されている。これにより、寄生トランジスタＱ１と寄生トランジスタＱ５で構成されるサイリスタ構造をＰ型コンタクト１３で分離し、サイリスタによるｎＭＯＳトランジスタ３０のソースからｐＭＯＳトランジスタ４０のソースに至る経路で大電流が流れるのを防止している。 Further, a P-type contact 13 and an N-type contact 22 are inserted in a portion facing the nMOS transistor 30 and the N-well 21. As a result, the thyristor structure constituted by the parasitic transistor Q1 and the parasitic transistor Q5 is separated by the P-type contact 13, and a large current is prevented from flowing through the path from the source of the nMOS transistor 30 to the source of the pMOS transistor 40 by the thyristor. ing.

さらに、ｎＭＯＳトランジスタ３０のドレインとＮ型コンタクト２２との距離が広げられている（例えば１０μｍ以上）。これにより、寄生トランジスタＱ１への基板抵抗が高められ、寄生トランジスタＱ１のコレクタ電流が低減される。また、一般にベース幅が広くなるとバイポーラトランジスタの電流増幅率は低下することから、寄生トランジスタＱ５のベース幅を広げることで寄生トランジスタＱ５の電流増幅率も低減されて大電流を阻止している。 Further, the distance between the drain of the nMOS transistor 30 and the N-type contact 22 is increased (for example, 10 μm or more). Thereby, the substrate resistance to the parasitic transistor Q1 is increased, and the collector current of the parasitic transistor Q1 is reduced. In general, when the base width is increased, the current amplification factor of the bipolar transistor is lowered. Therefore, by increasing the base width of the parasitic transistor Q5, the current amplification factor of the parasitic transistor Q5 is also reduced to prevent a large current.

尚、抵抗Ｒ１が電源端子ＶＳＳとＰ型コンタクトとの間の電流路に接続される形態に替えて、抵抗Ｒ１が電源端子ＶＤＤとＮ型コンタクトとの間の電流路に接続される形態も可能である。 Note that, instead of the form in which the resistor R1 is connected to the current path between the power supply terminal VSS and the P-type contact, a form in which the resistor R1 is connected to the current path between the power supply terminal VDD and the N-type contact is also possible. It is.

＜第２の実施例＞
図５は、第２の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示している。本発明による半導体集積回路１０は、第１の実施例とほぼ同様にして、論理演算回路Ｕ１〜Ｕ７からなる出力イネーブル回路と、ｎＭＯＳトランジスタ３０及びｐＭＯＳトランジスタ４０とからなる出力バッファ回路とからなる。 <Second embodiment>
FIG. 5 shows a second embodiment and shows the entire circuit configuration including the semiconductor integrated circuit according to the present invention. The semiconductor integrated circuit 10 according to the present invention includes an output enable circuit composed of logic operation circuits U1 to U7 and an output buffer circuit composed of an nMOS transistor 30 and a pMOS transistor 40, in substantially the same manner as in the first embodiment.

本第２の実施例においては、さらに、出力端子ＯＵＴとｎＭＯＳトランジスタ３０のドレインの間の電流路に抵抗Ｒ２が接続され、ｎＭＯＳトランジスタ３０のドレインとｎＭＯＳトランジスタ３０のゲートの間にｎＭＯＳトランジスタ５０が接続され、ｎＭＯＳトランジスタ３０のドレインと論理反転回路（ＩＮＶ）である論理演算回路Ｕ７の入力との間にｎＭＯＳトランジスタ７０が接続されている。ｎＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ７０双方のゲートは電源端子ＶＳＳに接続されている。 In the second embodiment, a resistor R2 is further connected to the current path between the output terminal OUT and the drain of the nMOS transistor 30, and the nMOS transistor 50 is connected between the drain of the nMOS transistor 30 and the gate of the nMOS transistor 30. An nMOS transistor 70 is connected between the drain of the nMOS transistor 30 and the input of the logic operation circuit U7 which is a logic inversion circuit (INV). The gates of both the nMOS transistor 50 and the nMOS transistor 70 are connected to the power supply terminal VSS.

図６は、図５に示された回路構成の上面配置例を示している。半導体集積回路１０は、第１の実施例と同様に、例えば４０００μｍ四方のチップとして形成され、そのチップ上面には出力バッファ回路９０が配置されている。出力バッファ回路９０には、Ｎ型コンタクト２２に囲まれたｐＭＯＳトランジスタ４０と、Ｐ型コンタクト１２に囲まれたｎＭＯＳトランジスタ３０と、出力端子ＯＵＴとが配置されている。さらに、Ｐ型コンタクト１２に囲まれたｎＭＯＳトランジスタ３０に隣接して２つのｎＭＯＳトランジスタ５０及び７０が配置されている。 FIG. 6 shows an example of the top surface arrangement of the circuit configuration shown in FIG. As in the first embodiment, the semiconductor integrated circuit 10 is formed as, for example, a 4000 μm square chip, and an output buffer circuit 90 is disposed on the upper surface of the chip. In the output buffer circuit 90, a pMOS transistor 40 surrounded by the N-type contact 22, an nMOS transistor 30 surrounded by the P-type contact 12, and an output terminal OUT are arranged. Further, two nMOS transistors 50 and 70 are arranged adjacent to the nMOS transistor 30 surrounded by the P-type contact 12.

また、ｎＭＯＳトランジスタ３０の近傍に抵抗Ｒ２が配置されている。抵抗Ｒ２は電流制限抵抗として働き、ポリ抵抗等の材料により形成される。ポリ抵抗はポリシリコンに燐等の不純物を打ち込むことより形成され得る。Ｒ２の抵抗値は、典型的には１１２Ωであり、最大値としては１３４Ωである。具体的には、ｎＭＯＳトランジスタ３０のソース、ドレイン間電位差を０．５Ｖとした場合、最小値として４．５Ｖ／５０ｍＡ＝９０Ωに選択される必要がある。 A resistor R2 is disposed in the vicinity of the nMOS transistor 30. The resistor R2 functions as a current limiting resistor and is formed of a material such as a poly resistor. The poly resistor can be formed by implanting impurities such as phosphorus into polysilicon. The resistance value of R2 is typically 112Ω, and the maximum value is 134Ω. Specifically, when the potential difference between the source and drain of the nMOS transistor 30 is 0.5 V, 4.5 V / 50 mA = 90Ω needs to be selected as the minimum value.

図７は、図５に示された出力バッファ回路の部分断面を示している。ここで、ｎＭＯＳトランジスタ３０がＰ型基板１１に形成され、これに近接してｐＭＯＳトランジスタ４０がＰ型基板１１に形成されたＮウエル２１に形成されている。ｎＭＯＳトランジスタ３０及びｐＭＯＳトランジスタ４０と電源端子ＶＳＳ及び電源端子ＶＤＤとの接続関係は基本的に第１の実施例の場合と同様であるが、ｎＭＯＳトランジスタ３０のドレイン３３と出力端子ＯＵＴとの間の電流路に抵抗Ｒ２が挿入されている。また、寄生トランジスタＱ１〜Ｑ５や寄生ダイオードＤ１が寄生的に形成されるのも第１の実施例の場合と同様である。 FIG. 7 shows a partial cross section of the output buffer circuit shown in FIG. Here, the nMOS transistor 30 is formed on the P-type substrate 11, and the pMOS transistor 40 is formed in the N-well 21 formed on the P-type substrate 11 in the vicinity thereof. The connection relationship between the nMOS transistor 30 and the pMOS transistor 40 and the power supply terminal VSS and the power supply terminal VDD is basically the same as in the first embodiment, but between the drain 33 of the nMOS transistor 30 and the output terminal OUT. A resistor R2 is inserted in the current path. Further, the parasitic transistors Q1 to Q5 and the parasitic diode D1 are formed parasitically as in the case of the first embodiment.

図７を参照して、第２の実施例における半導体集積回路の電源異常時の動作について説明する。ここで、基準電位として電源端子ＶＳＳを０［Ｖ］に固定し、電源端子ＶＤＤを開放すなわちオープンとし、出力端子ＯＵＴに想定逆電圧として負電位（例では−５［Ｖ］）が印加されたとする。 With reference to FIG. 7, the operation of the semiconductor integrated circuit in the second embodiment when the power supply is abnormal will be described. Here, it is assumed that the power supply terminal VSS is fixed to 0 [V] as a reference potential, the power supply terminal VDD is opened or opened, and a negative potential (−5 [V] in the example) is applied to the output terminal OUT as an assumed reverse voltage. To do.

寄生トランジスタＱ４のベース電流が流れるが、抵抗Ｒ１の電圧降下によりＰ型コンタクト１３と出力端子ＯＵＴ間の電位差が低下し、寄生トランジスタＱ４のベース電流は制限される。寄生トランジスタＱ４のベース電流制限に伴い、寄生トランジスタＱ４のコレクタ電流は低下する。抵抗Ｒ２の追加によりｎＭＯＳトランジスタ３０のドレインと電源端子ＶＳＳとの間の電位差は低下し、寄生トランジスタＱ４のコレクタ電流はさらに低下する。 Although the base current of the parasitic transistor Q4 flows, the potential difference between the P-type contact 13 and the output terminal OUT decreases due to the voltage drop of the resistor R1, and the base current of the parasitic transistor Q4 is limited. As the base current of the parasitic transistor Q4 is limited, the collector current of the parasitic transistor Q4 decreases. By adding the resistor R2, the potential difference between the drain of the nMOS transistor 30 and the power supply terminal VSS decreases, and the collector current of the parasitic transistor Q4 further decreases.

出力端子ＯＵＴに負電位が印加されると、ｎＭＯＳトランジスタ５０及びｎＭＯＳトランジスタ７０はゲート電位よりソース電位が低くなり、ｎＭＯＳトランジスタ５０とｎＭＯＳトランジスタ７０がオンし、論理演算回路Ｕ７の入力信号Ｆ及びｎＭＯＳトランジスタ３０のゲート入力信号ＧとｎＭＯＳトランジスタ３０のドレインとが同電位になり、ｎＭＯＳトランジスタ３０は確実にオフする。論理演算回路Ｕ７内のｎＭＯＳトランジスタがオフしていないとｎＭＯＳトランジスタ３０のゲート信号ＧはｎＭＯＳトランジスタ５０との分圧になりｎＭＯＳトランジスタ３０が確実にオフしないおそれがあったが、本実施例の構成によりかかる事態を回避している。 When a negative potential is applied to the output terminal OUT, the source potential of the nMOS transistor 50 and the nMOS transistor 70 becomes lower than the gate potential, the nMOS transistor 50 and the nMOS transistor 70 are turned on, and the input signal F and the nMOS of the logic operation circuit U7. The gate input signal G of the transistor 30 and the drain of the nMOS transistor 30 are at the same potential, and the nMOS transistor 30 is reliably turned off. If the nMOS transistor in the logic operation circuit U7 is not turned off, the gate signal G of the nMOS transistor 30 is divided by the nMOS transistor 50, and the nMOS transistor 30 may not be turned off reliably. This avoids such a situation.

以上の第２実施例において、本発明による半導体集積回路を適用することにより、ｎＭＯＳトランジスタ３０のドレインと出力端子ＯＵＴの間に抵抗Ｒ２が挿入されている。これにより、ｎＭＯＳトランジスタ３０及び寄生トランジスタＱ４の電流を制限し、デバイスの熱破壊が防止される。 In the second embodiment described above, by applying the semiconductor integrated circuit according to the present invention, the resistor R2 is inserted between the drain of the nMOS transistor 30 and the output terminal OUT. Thereby, the current of the nMOS transistor 30 and the parasitic transistor Q4 is limited, and the thermal destruction of the device is prevented.

また、ｎＭＯＳトランジスタ３０のゲートとドレインの間に、ｎＭＯＳトランジスタ５０が追加されている。これにより、出力端子ＯＵＴに異常電圧が印加された場合にもｎＭＯＳトランジスタ５０が導通することで、ｎＭＯＳトランジスタ３０のゲート電位とドレイン電位が同じにされ、ｎＭＯＳトランジスタ３０のオン電流が遮断される。これにより、リード断線もしくは熱破壊をさらに防止することができる。 An nMOS transistor 50 is added between the gate and drain of the nMOS transistor 30. Thereby, even when an abnormal voltage is applied to the output terminal OUT, the nMOS transistor 50 is turned on, so that the gate potential and the drain potential of the nMOS transistor 30 are made the same, and the on-current of the nMOS transistor 30 is cut off. As a result, lead disconnection or thermal breakdown can be further prevented.

さらに、論理演算回路Ｕ７の入力とｎＭＯＳトランジスタ３０のドレインの間に、ｎＭＯＳトランジスタ７０が追加されている。これにより、出力端子ＯＵＴに異常電圧が印加された場合にもｎＭＯＳトランジスタ７０が導通することで、論理演算回路Ｕ７内のｎＭＯＳトランジスタはオフし、確実にｎＭＯＳトランジスタ３０のゲート電位とドレイン電位とを同じにしてｎＭＯＳトランジスタ３０のオン電流を遮断することができる。 Further, an nMOS transistor 70 is added between the input of the logic operation circuit U7 and the drain of the nMOS transistor 30. Thereby, even when an abnormal voltage is applied to the output terminal OUT, the nMOS transistor 70 is turned on, so that the nMOS transistor in the logic operation circuit U7 is turned off, and the gate potential and the drain potential of the nMOS transistor 30 are surely set. In the same manner, the on-current of the nMOS transistor 30 can be cut off.

本発明による半導体集積回路は、デジタル出力回路を例として説明されたが、ボルテージフォロア・アンプ等のアナログ出力回路にも適用可能である。 The semiconductor integrated circuit according to the present invention has been described by taking a digital output circuit as an example, but can also be applied to an analog output circuit such as a voltage follower amplifier.

負電圧保護の無い一般的なＣＭＯＳ出力回路における異常時の動作を説明している説明図である。It is explanatory drawing explaining the operation | movement at the time of abnormality in the general CMOS output circuit without negative voltage protection. 第１の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示すブロック図である。1 is a block diagram showing an entire circuit configuration including a semiconductor integrated circuit according to the present invention according to a first embodiment. FIG. 図２に示した回路構成の上面配置例を示す上面図である。FIG. 3 is a top view illustrating an example of a top surface arrangement of the circuit configuration illustrated in FIG. 2. 図２に示した出力バッファ回路の部分断面を示す断面図である。FIG. 3 is a cross-sectional view showing a partial cross section of the output buffer circuit shown in FIG. 2. 第２の実施例を示し、本発明による半導体集積回路を含む全体の回路構成を示すブロック図である。It is a block diagram which shows the 2nd Example and shows the whole circuit structure containing the semiconductor integrated circuit by this invention. 図５に示した回路構成の上面配置例を示す上面図である。FIG. 6 is a top view illustrating an example of a top surface arrangement of the circuit configuration illustrated in FIG. 5. 図５に示した出力バッファ回路の部分断面を示す断面図である。FIG. 6 is a sectional view showing a partial section of the output buffer circuit shown in FIG. 5.

符号の説明Explanation of symbols

１０半導体集積回路
１１Ｐ型基板
１２、１３Ｐ型コンタクト
２２、２３Ｎ型コンタクト
２１Ｎウエル
３１、４１ゲート
３０、５０、７０ｎＭＯＳトランジスタ
３２、４２ソース
３３、４３ドレイン
４０ｐＭＯＳトランジスタ
８０出力イネーブル回路
９０出力バッファ回路
Ｄ１寄生ダイオード
ＯＵＴ出力端子
Ｑ１〜Ｑ５寄生トランジスタ
Ｒ１、Ｒ２抵抗
Ｕ１〜Ｕ７論理演算回路
ＶＤＤ、ＶＳＳ電源端子 DESCRIPTION OF SYMBOLS 10 Semiconductor integrated circuit 11 P-type substrate 12, 13 P-type contact 22, 23 N-type contact 21 N well 31, 41 Gate 30, 50, 70 nMOS transistor 32, 42 Source 33, 43 Drain 40 pMOS transistor 80 Output enable circuit 90 Output buffer circuit D1 Parasitic diode OUT Output terminal Q1-Q5 Parasitic transistor R1, R2 Resistance U1-U7 Logic operation circuit VDD, VSS Power supply terminal

Claims

半導体基板内及び前記基板内に設けられたウエル内に各々形成されて互いに出力端子を介して直列接続されてＣＭＯＳ構造をなす少なくとも一対のＭＯＳトランジスタと、前記ＭＯＳトランジスタのソース端子またはドレイン端子に各々が接続されている一対の電源供給端子と、前記一対の電源供給端子に各々接続されて前記半導体基板及び前記ウエルに電源電位を各々与える少なくとも１対のガードコンタクトと、を含む半導体集積回路であって、
前記半導体基板内に設けられ、前記ガードコンタクトと前記電源供給端子との間の電流路の何れかに挿入された電流制限抵抗を含むことを特徴とする半導体集積回路。 At least a pair of MOS transistors formed in a semiconductor substrate and in a well provided in the substrate and connected in series with each other via an output terminal to form a CMOS structure, and a source terminal or a drain terminal of the MOS transistor, respectively And a pair of power supply terminals connected to the pair of power supply terminals and at least one pair of guard contacts respectively connected to the semiconductor substrate and the well. And
A semiconductor integrated circuit comprising: a current limiting resistor provided in the semiconductor substrate and inserted into any of a current path between the guard contact and the power supply terminal.

前記半導体基板内に設けられ、前記出力端子と前記一対のＭＯＳトランジスタのうちの何れか一方との間の電流路に挿入された第２の電流制限抵抗をさらに含むことを特徴とする請求項１記載の半導体集積回路。 2. The semiconductor device according to claim 1, further comprising a second current limiting resistor provided in the semiconductor substrate and inserted in a current path between the output terminal and one of the pair of MOS transistors. The semiconductor integrated circuit as described.

前記半導体基板内に設けられ、前記出力端子への印加電圧に応じて導通して、前記一対のＭＯＳトランジスタのうちの何れか一方を遮断する少なくとも１つの他のＭＯＳトランジスタをさらに含むことを特徴とする請求項１記載の半導体集積回路。 The semiconductor device further includes at least one other MOS transistor provided in the semiconductor substrate and conducting in accordance with a voltage applied to the output terminal and blocking any one of the pair of MOS transistors. The semiconductor integrated circuit according to claim 1.

前記一対のＭＯＳトランジスタの各々を取り囲むように前記１対のガードコンタクトが設けられていることを特徴とする請求項１記載の半導体集積回路。 2. The semiconductor integrated circuit according to claim 1, wherein the pair of guard contacts are provided so as to surround each of the pair of MOS transistors.