JP2008278345A - 半導体装置 - Google Patents

Abstract

【課題】ＤＡＴ技術を利用した電力増幅器において、能動素子として高耐圧トランジスタを用いた場合に、その特性を十分に活用することができる技術を提供する。
【解決手段】３個のほぼ等価なプッシュプル増幅器を具備している。プッシュプル増幅器における１対のトランジスタ３Ａ〜３Ｆのドレインは、金属配線１Ａ〜１Ｈから成る電流経路により相互に接続され、電流経路の中間点が正電源Ｖｄｄに接続されている。金属配線１Ａ〜１Ｈのうちトランジスタのドレインからその正電源Ｖｄｄに至る部分が１本の１次コイルを構成する。１次コイルが、それらと近接して配置された金属配線２から成る２次コイルと磁気的に結合することにより、１次コイルからの出力を合成し２次コイルの出力端子から出力する。１本の１次コイルに相当する金属配線の長さに対する、２次コイル全体に相当する金属配線の長さの比が、およそ３である。
【選択図】図４

Description

本発明は半導体装置、特に高周波用途の電力増幅器に関するものである。

本発明者が検討した技術として、例えば、ＤＡＴ（Ｄｉｓｔｒｉｂｕｔｅｄ Ａｃｔｉｖｅ Ｔｒａｎｓｆｏｒｍｅｒ）を用いた電力増幅器においては、以下の技術が考えられる（例えば、特許文献１、非特許文献１及び２）。

図１は、従来型ＤＡＴ-による電力増幅器の模式的構造を示す平面図である。図１により、従来技術によるＳｉ（シリコン）チップ上に形成されたオンチップのトランスフォーマを用いた電力増幅器を説明する。トランスフォーマとは、電磁誘導を利用して複数の配線間でエネルギーの伝達を行うデバイスのことである。図１は、オンチップ・トランスフォーマとトランジスタからなる電力増幅器の模式的な平面図である。この構造は１つのＳｉチップ上に形成されている。この技術では、トランスフォーマにより、電力合成とインピーダンス整合を行っている。この電力増幅器は、薄膜状の金属配線１Ａ〜１Ｄ，２、容量４Ａ〜４Ｅ、トランジスタ６Ａ〜６Ｈなどから構成される。

この電力増幅器は、トランジスタ６Ａ〜６ＨとしてＣＭＯＳプロセスのｎ型ＭＯＳＦＥＴを用い、トランジスタ６Ａ〜６Ｈのゲートは入力端子、ドレインは出力端子、ソースは接地となっている。出力インピーダンス整合回路および電力合成回路として、金属配線１Ａ〜１Ｄ，２からなるオンチップ・トランスフォーマを用いている。また、複数のプッシュプル増幅器から構成され、それらの出力をトランスフォーマにより合成する方式となっている。トランスフォーマの構造はスラブ（長方形の金属配線１Ａ〜１Ｄ）を平行に配列したものとなっている。各プッシュプル増幅器は、差動対を成すトランジスタ２個（例えばトランジスタ６Ａとトランジスタ６Ｈ）と、それらの出力端子同士すなわちドレイン同士を結合するスラブ１本（金属配線１Ａ）により構成されており、スラブ（金属配線１Ａ）の中央は正電源Ｖｄｄに接続されている。このスラブ（金属配線１Ａ）の、正電源Ｖｄｄからトランジスタ６Ａの出力端子すなわちドレインに至る部分がトランスフォーマの１本の１次コイルに相当し、この１次コイル１本とソースが接地されたトランジスタ１個（例えばトランジスタ６Ａ）が、電力増幅器の最小単位であるゲインブロック１個を構成している。すなわち、プッシュプル増幅器は差動対をなす１対（２個）のゲインブロックからなっている。各プッシュプル増幅器は環状に配置され、各ゲインブロックに属する１次コイルと、環状の金属配線２よりなる２次コイルとが隣接するように配置され磁気的に結合している。各トランジスタ６Ａ〜６Ｈのソースは、隣接するプッシュプル増幅器のトランジスタのソースと直接結合され、グランドに落とされている。この構造は、Ｄｉｓｔｒｉｂｕｔｅｄ Ａｃｔｉｖｅ Ｔｒａｎｓｆｏｒｍｅｒ-（ＤＡＴ）と呼ばれている。

図１の構成の場合、１つのゲインブロックに属する１次コイルの長さ（金属配線１Ａ〜１Ｄそれぞれの半分の長さ）と２次コイル全体の長さ（金属配線２全体の長さ）の比は、プッシュプル増幅器の数（差動対の数）の２倍すなわちゲインブロック数にほぼ等しい。その比の２乗が、インピーダンス整合回路としてのトランスフォーマのインピーダンス変換比にほぼ等しくなる。携帯電話端末用の電力増幅器でｎＭＯＳトランジスタを用いた場合は、その出力インピーダンスと負荷インピーダンス（５０Ω）との関係から、通常、本例のように、ゲインブロック数を８、１個のゲインブロックに属する１次コイルの長さと２次コイルの全体長さの比をほぼ８とし、インピーダンス変換比を６４としている。

本技術によると、電力増幅器の出力インピーダンス整合回路をＳｉチップ上に小型に形成することができ、それにより電力増幅器の製造コスト及びサイズを大幅に低減できる効果がある。また、差動動作であることやトランジスタのソースが隣接するトランジスタのソースと接続されて接地されていることから、電源に高周波が流れ込むのを阻止するためのインダクタやグランドの電圧を安定させるための大きな容量が不要となり、それによっても製造コスト及びサイズを低減できる効果もある。
特表２００５−５０３６７９号公報 「フリ・インテグレイテッド・シーモス・パワ・アンプリファイヤ・デザイン・ユージング・ザ・ディストリビューテッド・アクティブ・トランスフォーマ・アーキテクチャ（Ｆｕｌｌｙ ｉｎｔｅｇｒａｔｅｄ ＣＭＯＳ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ ｄｅｓｉｇｎ ｕｓｉｎｇ ｔｈｅ ｄｉｓｔｒｉｂｕｔｅｄ ａｃｔｉｖｅ−ｔｒａｎｓｆｏｒｍｅｒ ａｒｃｈｉｔｅｃｔｕｒｅ）」、（米国）、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊ． Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、Ｖｏｌ．３７、Ｎｏ．３、ｐ．３７１−３８３ 「ディストリビューテッド・アクティブトランスフォーマ、ア・ニュ・パワ・コンバイニング・アンド・インピーダンス・トランスフォーメイション・テクニック（Ｄｉｓｔｒｉｂｕｔｅｄ ａｃｔｉｖｅ ｔｒａｎｓｆｏｒｍｅｒ，Ａ ｎｅｗ ｐｏｗｅｒ−ｃｏｍｂｉｎｉｎｇ ａｎｄ ｉｍｐｅｄａｎｃｅ−ｔｒａｎｓｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｉｑｕｅ）」、（米国）、アイトリプルイー・トランザクション・マイクロウェイブ・テオリ・アンド・テクニックス（ＩＥＥＥ Ｔｒａｎｓ． Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ、Ｖｏｌ．３７、Ｎｏ．３、 ｐ．３１６−３３１

ところで、前記のような電力増幅器の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

携帯電話向け電力増幅器用のトランジスタとしては、ＤＡＴ技術を用いない場合、通常ＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）や化合物ＨＢＴ（Ｈｅｔｅｒｏ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等の高耐圧化されたトランジスタが用いられてきた。ＬＤＭＯＳＦＥＴではゲートとドレインの間に、化合物ＨＢＴではベースとコレクタの間に低不純物濃度領域を設け、通常のＣＭＯＳプロセスのｎＭＯＳトランジスタと比較して耐圧を大幅に向上させている。ＤＡＴ技術に、アクティブ素子としてこれらの高耐圧トランジスタを用いた場合、その出力容量が小さいことから、より高効率、低歪みの電力増幅特性が期待できる。また、高耐圧であるので、破壊しにくいという効果もある。

これらの高耐圧トランジスタの出力インピーダンスはｎＭＯＳトランジスタと大きく違わないので、ゲインブロック数を８（１次コイルと２次コイルの長さの比＝８）に設定するのが妥当と考えられる。ところが、シミュレーションと理論的考察の結果、ＣＭＯＳデバイスの場合と同様なトランスフォーマの構造では、良い性能が得られないことが判明した。理由はゲインブロック数８では、ＬＤＭＯＳＦＥＴの出力の電圧振幅が、これらの高耐圧トランジスタにとって最も性能が出せる値よりも大幅に低下してしまうためである。低耐圧のｎＭＯＳトランジスタではこの電圧振幅がちょうど適しているが、これらの高耐圧トランジスタにとっては小さ過ぎて高出力、高効率を出すことができなくなる。なぜならば、小さい電圧振幅で高出力を出すためには、電流を多く流さなければならないが、これらのトランジスタの電流駆動能力はｎＭＯＳトランジスタと比較して小さく、十分な電流振幅が取れないからである。

そこで、本発明の目的は、ＤＡＴ技術を利用した電力増幅器において、能動素子として高耐圧トランジスタを用いた場合に、その特性を十分に活用することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、４個以下のほぼ等価なプッシュプル増幅器を具備している。それぞれのプッシュプル増幅器における１対（２個）のトランジスタの出力端子は、それぞれ金属配線から成る電流経路により相互に接続され、かつ、それぞれの電流経路の中間点が正電源に接続されている。それらの金属配線でトランジスタの出力端子からその正電源に至る部分がそれぞれトランスフォーマの１本の１次コイルを構成している。それら複数の１次コイルが、それらと近接して配置された金属配線から成る２次コイルと磁気的に結合することにより、それら１次コイルからの出力を合成し２次コイルの出力端子から出力する機能を有する。１本の１次コイルに相当する金属配線の長さに対する、２次コイル全体に相当する金属配線の長さの比が、およそ２以上４以下となっている。このように金属配線の比を４以下に限定することにより、トランスフォーマの出力整合回路としてのインピーダンス変換比が不足することになるので、それを補うため２次コイルの出力端子にインダクタと容量から成るインピーダンス変換回路が接続されている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）１個のゲインブロックに属する１次コイルの長さと２次コイル全体の長さの比を限定したトランスフォーマと外付けの受動素子を組み合わせた出力整合・合成回路の基本構成の採用により、従来のＤＡＴ技術の特長の大部分を残したまま、従来のＤＡＴ技術では困難であったトランジスタとしてＬＤＭＯＳＦＥＴや化合物ＨＢＴ等の高耐圧トランジスタを用いることを可能にできる。

（２）従来のＤＡＴ技術による場合の低製造コスト、小型といった特長を維持したまま、それよりも高い電力付加効率を有する電力増幅器が実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図２は、携帯電話に用いられている電力増幅モジュールの中で、本発明に係る電力増幅器がどの部分に対応するかを説明するための、電力増幅器モジュールの各部分の機能を示すブロック図である。

まず、携帯電話に用いられている電力増幅モジュールの中で、本発明に係る電力増幅器がどの部分に対応するかを、図２により説明する。図２に示す電力増幅モジュールは、入力端子１０１Ａ，１０１Ｂ、入力整合回路１０２Ａ，１０２Ｂ、ドライバ段１０３Ａ，１０３Ｂ、段間整合回路１０４Ａ，１０４Ｂ、出力増幅段１０５Ａ，１０５Ｂ、出力整合回路１０６Ａ，１０６Ｂ、ローパスフィルタ１０７Ａ，１０７Ｂ、スイッチ１０８Ａ，１０８Ｂ、端子１０９Ａ，１０９Ｂ、出力端子１１０、制御回路１１１などから構成される。符号中の記号Ａ，Ｂは、それぞれ帯域の異なる２系統の電力増幅経路に対応している。本発明に係る電力増幅器は、図２中の破線で囲んだ部分１１２Ａ，１１２Ｂ、すなわち、ドライバ段１０３Ａ，１０３Ｂ、段間整合回路１０４Ａ，１０４Ｂ、出力増幅段１０５Ａ，１０５Ｂ、出力整合回路１０６Ａ，１０６Ｂに相当している。

なお、以下の実施例の説明では、簡単のため、図２の破線部分のみに関する図示及び記述とするが、実際には図２に示した破線以外の部分が付随していることは言うまでもない。

（実施の形態１）
図３、図４、図５、図６、図７により、本発明の実施の形態１による電力増幅器の構成を説明する。

図３は、本発明の実施の形態１による電力増幅器において、トランスフォーマとトランジスタからなるオーバーラップ型ＤＡＴ（Ｄｉｓｔｒｉｂｕｔｅｄ Ａｃｔｉｖｅ Ｔｒａｎｓｆｏｒｍｅｒ）の模式的構成を示す平面図である。

本実施の形態１によるオーバーラップ型ＤＡＴは、例えば、薄膜状の金属配線１Ａ〜１Ｉ，２、トランジスタ３Ａ〜３Ｆ、容量４Ａ〜４Ｃ、アルミワイヤ５Ａ〜５Ｆなどから構成される。本構造はＳｉ（シリコン）基板上に形成され、トランジスタ３Ａ〜３ＦはＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）すなわち金属酸化膜半導体で作った電界効果型トランジスタであり、容量４Ａ〜４Ｃは金属薄膜間に絶縁膜を挟み込んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量である。金属配線１Ａ〜１Ｉと金属配線２によってトランスフォーマが構成され、金属配線１Ａ〜１Ｉが１次コイル、金属配線２が２次コイルとしてはたらく。トランジスタ３Ａ〜３Ｆのゲートは入力端子、ドレインは出力端子として機能し、ソースは接地されている。

例えば、トランジスタ３Ａのドレインは、金属配線１Ｆ、アルミワイヤ５Ｅ、金属配線１Ｈ、アルミワイヤ５Ｄ、金属配線１Ｃからなる電流経路を介して、トランジスタ３Ｄのドレインと結合している。その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのドレインからその正電源Ｖｄｄに接続された部分までの電流経路が１本の１次コイルとなっている。上記のトランジスタ１個、１次コイル１本が１個のゲインブロックを構成し、さらに正電源Ｖｄｄを介して２個のゲイインブロックが結合し１対の差動対を成すことにより、１個のプッシュプル増幅器を構成している。

例えば、トランジスタ３Ｃのドレインは、金属配線１Ｂ、アルミワイヤ５Ａ、金属配線１Ｉ、アルミワイヤ５Ｆ、金属配線１Ｅからなる電流経路を介して、トランジスタ３Ｆのドレインと結合され、その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのドレインからその正電源Ｖｄｄに接続された部分までの電流経路が１本の１次コイルとなっている。また、トランジスタ３Ｅのドレインは、金属配線１Ｄ、アルミワイヤ５Ｃ、金属配線１Ｇ、アルミワイヤ５Ｂ、金属配線１Ａからなる電流経路を介して、トランジスタ３Ｂのドレインと結合され、その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのドレインからその正電源Ｖｄｄに接続された部分までの電流経路が１本の１次コイルとなっている。これらのユニットも、トランジスタ３Ａと３Ｄの場合と同様にそれぞれ１個のプッシュプル増幅器を構成している。すなわち、本実施の形態１によるＤＡＴは３個のプッシュプル増幅器からなり、６個のゲインブロックと、それらに属する６本の１次コイルを有している。

トランジスタ３Ａのドレインは容量４Ａを介してトランジスタ３Ｂのドレインと接続され、トランジスタ３Ａのソースは直接トランジスタ３Ｂのソースと接続されている。トランジスタ３Ｃのドレインは容量４Ｂを介してトランジスタ３Ｄのドレインと接続され、トランジスタ３Ｃのソースは直接トランジスタ３Ｄのソースと接続されている。トランジスタ３Ｅのドレインは容量４Ｃを介してトランジスタ３Ｆのドレインと接続され、トランジスタ３Ｅのソースは直接トランジスタ３Ｆのソースと接続されている。お互いに接続された各トランジスタのソースは接地されている。

計６本の１次コイルは、ほぼ環状に近い金属配線２よりなる２次コイルの両側を挟むように配置され、それらの長さの合計は、２次コイルの長さのほぼ２倍となっている。従って、１次コイル１本（１個のゲインブロックに属する１次コイル）の長さと２次コイル全体の長さの比は、ほぼ３となっている。従って、このＤＡＴのインピーダンス変換回路としての変換比は、およそ９である。２次コイルの片方の端は接地され、もう一方の端は出力（Ｏｕｔｐｕｔ）としてはたらく。

プッシュプル増幅器において差動対を成すゲインブロックのトランジスタのゲートには、それぞれ大きさがほぼ同じで位相が逆の高周波信号が入力される。そのため、それらのトランジスタのドレインとソースにも大きさがほぼ同じで位相が逆の高周波電流が流れる。その結果、差動対のうち一方のゲインブロックの１次コイルを流れる高周波電流の大半は、他方のゲインブロックの１次コイルに流れ込むことになり、正電源Ｖｄｄからはほとんど流れ出さない。また、別のプッシュプル増幅器に属するが隣接するトランジスタ、例えばトランジスタ３Ａとトランジスタ３Ｂのゲートにも、それぞれ大きさがほぼ同じで位相が逆の高周波信号が入力され、それらのトランジスタのドレインとソースにも大きさがほぼ同じで位相が逆の高周波電流が流れる。その結果、トランジスタのソースから流れ出る高周波電流の大半は、隣接しソース同士が接続されているトランジスタのソースに流れ込むことになり、接地側にはほとんど流れない。

図５に、上記のＬＤＭＯＳＦＥＴの対の平面配置と、その中に実線で示した部分のＬＤＭＯＳＦＥＴの縦断面構造を示す。

トランジスタ３Ａ〜３Ｆに利用されるＬＤＭＯＳＦＥＴは、例えば、ｐ⁻型Ｓｉ基板１９、ｐ−ｗｅｌｌ２０、Ｓｉ酸化膜２１、多結晶Ｓｉ膜（ゲート電極）２２、ｎ型Ｓｉ層２３、ｎ⁻型Ｓｉ層２４、ｎ^＋型Ｓｉ層（ドレイン拡散層）２５、ｎ^＋型Ｓｉ層（ソース拡散層）２６、ｐ^＋型Ｓｉ層２７、金属膜２８，２９，３０，３１、絶縁膜３２などから構成される。トランジスタのドレインとソースはＬＤＭＯＳＦＥＴの本体からお互いに逆方向に引き出され、ゲートはドレインとソースの引き出し方向に対して直角に引き出されている。対をなすトランジスタのドレインがＭＩＭ容量を介して、ソースが直接、金属配線によりお互いに接続されている。図５下部の断面構造図に示すように、本実施の形態１に用いたＬＤＭＯＳＦＥＴでは、通常のＬＤＭＯＳＦＥＴと同様にゲート（多結晶Ｓｉ膜２２）と高濃度ドレイン拡散層（ｎ^＋型Ｓｉ層２５）の間に低不純物濃度領域（ｎ⁻型Ｓｉ層２４、オフセットドレイン）を設け、通常のＣＭＯＳトランジスタよりも耐圧が高くなるようにしている。但し、通常のＬＤＭＯＳＦＥＴと異なるのは、Ｓｉ基板（ｐ⁻型Ｓｉ基板１９）が高抵抗である点である。

比較のため、図８に、通常のＬＤＭＯＳＦＥＴの同じ部分の縦断面構造を示す。図８は、後述する実施の形態３におけるＬＤＭＯＳＦＥＴの縦断面構造である。

図８に示すように、通常のＬＤＭＯＳＦＥＴが形成されたＳｉ基板の下方は高不純物濃度で低抵抗となっている。図８中で図５に含まれていないものは、ｐ^＋型Ｓｉ基板３３、ｐ⁻型Ｓｉ層３４、ｐ^＋型多結晶Ｓｉ膜３５である。この場合には、基板の一定深さより下（ｐ^＋型Ｓｉ基板３３）では高不純物濃度で低抵抗になっており、それが接地されているのに対し、本実施の形態１に用いたＬＤＭＯＳＦＥＴでは、図５に示すようにｐ⁻型Ｓｉ基板１９は、デバイスが形成された表面付近を除いて、低不純物濃度で高抵抗となっている。これは、前述のように、ＬＤＭＯＳＦＥＴ対が差動動作をすることから、高周波信号がソースと接地の間に流れることがなく、ソースの直近に接地を配置する必要がないためである。また、Ｓｉ基板において、トランスフォーマが形成された領域の下方に低抵抗の層があると、トランスフォーマからの電磁気的影響により電力の損失が起こるが、それを避けるためにも高抵抗としている。

図４は、本発明の実施の形態１による電力増幅器の模式的構成を示す平面図である。

図４に示すように、本実施の形態１による電力増幅器は、図３に示したもの以外に、Ｓｉチップ７、プリント基板（ＰＣＢ）８、金属薄膜配線よりなるインダクタ９Ｂ、チップ容量１０Ａ、金属電極１１Ａ，１１Ｂなどから構成される。プリント基板８上に、図３により説明したオーバーラップ型ＤＡＴが形成されたＳｉチップ７が搭載されている。プリント基板８上の、そのＳｉチップ７に隣接した領域に金属薄膜配線よりなるインダクタ９Ｂと、チップ容量１０Ａが配置されている。そのインダクタ９Ｂの一方の端子はＤＡＴの出力とワイヤにより接続され、他方の端子はプリント基板８上に形成された金属電極１１Ａを介して、チップ容量１０Ａの一方の端子と接続されている。このインダクタ９Ｂとチップ容量１０Ａが接続された端子（金属電極１１Ａ）は、電力増幅器の出力端子としてはたらく。チップ容量１０Ａの他方の端子はプリント基板８上に形成された金属電極１１Ｂとビアを介して接地されている。このインダクタ９Ｂとチップ容量１０Ａよりなる回路は、インピーダンス整合回路としてはたらく。図３の説明で述べたように本実施例で用いられているＤＡＴのインピーダンス変換回路としての変換比はおよそ９で、本来必要とされる約６４に対して不足している。本インピーダンス整合回路は、その不足を補うためのものである。

図６は、図４におけるＤＡＴが形成されたＳｉチップ７の平面構造を、図５に示したＬＤＭＯＳＦＥＴの対の平面配置を用いてより具体的に示したものである。図６に示すように、本実施の形態１による電力増幅器のＳｉチップ７上には、ドライバ段１２、バラン１３、ＤＡＴ１４、ＬＤＭＯＳＦＥＴ差動対１５などが配置されている。Ｓｉチップ７上には、図３に示したＤＡＴ１４に加え、ＤＡＴのトランジスタ３Ａ〜３Ｆを駆動するための電力増幅段（ドライバ段１２）、およびその出力をＤＡＴのトランジスタ３Ａ〜３Ｆの入力に伝えるためのバラン１３が配置されている。

図７は、図４に示した本発明の実施の形態１による電力増幅器の立体的構造を示す斜視図である。図７において、実際にはプリント基板全体がレジンに覆われた構造となっているが、内部の構造が見えるようにするため、レジンの一部を無くした表示となっている。

図７に示すように、本実施の形態１による電力増幅器は、Ｓｉチップ７、プリント基板（多層配線基板）８、金属薄膜配線よりなるインダクタ９Ｂ、チップ容量１０Ａ、金属電極１１Ａ，１１Ｂ、レジン１６などから構成される。

本実施の形態１によると、ＤＡＴと１対のインダクタと容量により電力増幅器の出力整合回路を構成できるので、従来のインダクタと容量からなるローパスフィルタ３個により構成した場合と比較して、出力整合回路の占有面積を約６０％に低減できる。また、トランジスタとしてＬＤＭＯＳＦＥＴを用いることにより、ＣＭＯＳデバイスを用いた従来のＤＡＴ技術による電力増幅器と比較して、電力付加効率を約８ポイント向上できる。

また、トランスフォーマの１次コイル１本と２次コイル全体の長さの比を奇数にすることは、従来型ＤＡＴでは不可能であった。本発明によるオーバーラップ型になって、それが初めて可能となり、出力の電圧と電流のバランスの最適化がより容易になる。また、オーバーラップ型では１次コイル２本が２次コイルの両側に配置される構造となっている。そのため、１次コイルが２次コイルの片側だけに配置されている従来のＤＡＴのトランスフォーマと比較して、１次コイルと２次コイルの間の磁気的結合が強くなり、トランスフォーマでの電力損失をより小さくできる。その結果、従来型ＤＡＴでデバイスとしてＬＤＭＯＳＦＥＴを用いた場合と比較して、電力付加効率を約３ポイント向上できる。また、従来のＤＡＴの場合と同様にＤＣ電源やグランドには高周波電流が流れ込むことはない。従って、それらに高周波を阻止するためのインダクタや電源電圧を安定させるための大きな容量が不要になることによる低コスト化効果は、従来のＤＡＴの場合と同様に維持される。

（実施の形態２）
図９および図１０により、本発明の実施の形態２による電力増幅器の構成を説明する。

図９は、本発明の実施の形態２による電力増幅器において、トランスフォーマとトランジスタからなるＤＡＴの部分の模式的構成を示す平面図である。

図９に示すように、本実施の形態２によるＤＡＴは、薄膜状の金属配線１，２、トランジスタ３Ａ，３Ｂ、容量４などから構成される。

本構造はＳｉ基板上に形成され、トランジスタ３Ａ，３ＢはＬＤＭＯＳＦＥＴ、容量４はＭＩＭ容量である。金属配線１と金属配線２によってトランスフォーマが構成され、金属配線１が１次コイル、金属配線２が２次コイルとしてはたらく。トランジスタ３Ａのドレインは、金属配線１からなる電流経路を介して、トランジスタ３Ｂのドレインと結合している。その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのドレインからその正電源Ｖｄｄに接続された部分までの電流経路が１本の１次コイルとなっている。上記のトランジスタ１個、１次コイル１本が１個のゲインブロックを構成し、さらに上記正電源Ｖｄｄを介して２個のゲイインブロックが結合し１個の差動対を成すことにより、１個のプッシュプル増幅器を構成している。すなわち、このＤＡＴは１個のプッシュプル増幅器からなる。トランジスタ３Ａのドレインは容量４を介してトランジスタ３Ｂのドレインと接続されている。トランジスタ３Ａのソースは直接トランジスタ３Ｂのソースと接続されている。お互いに接続された各トランジスタのソースは接地されている。

２本の１次コイルの長さの合計は、２次コイルの長さとほぼ同じになっている。従って、１次コイル１本（１個のゲインブロックに属する１次コイル）の長さと２次コイルの長さの比は２となっている。従って、このトランスフォーマのインピーダンス変換回路としての変換比はおよそ４である。２次コイルの片方の端は接地され、もう一方の端は出力としてはたらく。

本実施の形態２におけるプッシュプル増幅器の基本的な動作は、前記実施の形態１の場合とほぼ同じである。差動対を成すゲインブロックのトランジスタのゲートには、それぞれ大きさがほぼ同じで位相が逆の高周波信号が入力される。そのため、それらのトランジスタのドレインとソースにも大きさがほぼ同じで位相が逆の高周波電流が流れる。その結果、差動対の一方のゲインブロックの１次コイルを流れる高周波電流の大半は、他方のゲインブロックの１次コイルに流れ込むことになり、正電源と接地にはほとんど電流の出入りがない。

図１０は、本発明の実施の形態２による電力増幅器の模式的構成を示す平面図である。

図１０に示すように、本発明の実施の形態２による電力増幅器は、例えば、Ｓｉチップ７、プリント基板（ＰＣＢ）８、チップインダクタ９Ａ、チップ容量１０Ａ、金属電極１１Ａ，１１Ｂなどから構成される。プリント基板８上に、図９により説明したＤＡＴが形成されたＳｉチップ７が搭載されている。プリント基板８上のＳｉチップ７に隣接した領域に、チップインダクタ９Ａとチップ容量１０Ａが配置されている。チップインダクタ９Ａの一方の端子はＤＡＴの出力とワイヤにより接続され、他方の端子はプリント基板８上に形成された金属電極１１Ａを介して、チップ容量１０Ａの一方の端子と接続されている。このチップインダクタ９Ａとチップ容量１０Ａが接続された端子は、電力増幅器の出力端子としてはたらく。チップ容量１０Ａの他方の端子はプリント基板上に形成された金属電極１１Ｂとビアを介して接地されている。このチップインダクタ９Ａとチップ容量１０Ａよりなる回路は、インピーダンス整合回路としてはたらく。図９の説明で述べたように本実施例で用いられているＤＡＴのインピーダンス変換回路としての変換比はおよそ４で、本来必要とされる約６４に対して不足している。本インピーダンス整合回路は、その不足を補うためのものである。

本実施の形態２によると、前記実施の形態１の電力増幅器と比較して、電力付加効率は約３ポイント低いものの、それ以外はほぼ同じ効果がある。

（実施の形態３）
図１１、図８により、本発明の実施の形態３による電力増幅器を説明する。

図１１は、本発明の実施の形態３による電力増幅器の模式的構成を示す平面図である。

図１１に示すように、本発明の実施の形態３による電力増幅器は、トランスフォーマとＬＤＭＯＳＦＥＴがそれぞれ別々のＳｉチップ７，７Ａ上に形成されている。他の構成は、図１０と同じである。Ｓｉチップ７上に形成された一対のＬＤＭＯＳＦＥＴと別のＳｉチップ７Ａ上に形成されたトランスフォーマをプリント基板８上に搭載し、ワイヤで接続することにより、図９により説明したプッシュプル増幅器を形成している。プリント基板８上にチップインダクタ９Ａとチップ容量１０Ａからなるインピーダンス変換回路が形成され、それとプッシュプル増幅器の出力とがワイヤで接続されている。

図８は、本実施の形態３に用いられているＬＤＭＯＳＦＥＴの縦断面構造を示す図である。本実施の形態３のトランスフォーマやトランジスタの構造及び構成は、前記実施の形態２とほぼ同じであるが、実施の形態２はトランジスタがＳｉチップ７上に形成されているのに対し、本実施の形態３はトランスフォーマがそれとは異なるＳｉチップ７Ａ上に形成されている点に違いがある。

この場合、ＬＤＭＯＳＦＥＴは図５の縦断面構造に示すようにＳｉ基板下部が高抵抗であってもよいが、図８に示すように通常のＬＤＭＯＳＦＥＴと同様にＳｉ基板下部が高不純物濃度で低抵抗であっても良い。この場合、ＬＤＭＯＳＦＥＴのソースは基板下部と低抵抗Ｓｉ層を介して電気的に接続されており、Ｓｉ基板裏面を接地すると、ソースも自動的に接地される。前記実施の形態１や前記実施の形態２において、Ｓｉ基板下部を高抵抗にしたのは、トランスフォーマからの電磁的な影響により基板の低抵抗領域で電力の損失が増大することを防ぐためである。本実施の形態３では、トランスフォーマは別のチップ上に形成されているために、ＬＤＭＯＳＦＥＴが形成された基板に電磁的影響をほとんど及ぼすことなく、ＬＤＭＯＳＦＥＴの下方の基板が低抵抗であっても損失が増大することはない。

本実施の形態３によると、性能やサイズにおいて、前記実施の形態２の電力増幅器とほぼ同じ効果がある。また、トランスフォーマがトランジスタと異なるＳｉチップ上に形成されることから、製造コストがより下がる効果もある。Ｓｉチップにおいて大部分の面積を占めるトランスフォーマを、トランジスタとは別に、工程数が少ない配線工程のみで安く形成できるので、Ｓｉチップ全体の製造コストを下げることができるからである。また、ＬＤＭＯＳＦＥＴを形成するために低抵抗の基板を用いて、接地をＳｉチップの下から取るようにすることにより、接地のためのボンディングワイヤの本数を減らすことができる効果もある。

（実施の形態４）
図１２により、本発明の実施の形態４による電力増幅器を説明する。

図１２は、本発明の実施の形態４による電力増幅器の模式的構成を示す平面図である。図１２に示すように、本発明の実施の形態４による電力増幅器は、インダクタ９Ｂと容量１０ＢがＳｉチップ７Ａ上に形成されている。他の構成は、図１１と同じである。Ｓｉチップ７上に形成された２個のＬＤＭＯＳＦＥＴと別のＳｉチップ７Ａ上に形成されたトランスフォーマをプリント基板上に搭載しワイヤで接続することにより、図９により説明したプッシュプル増幅器を形成している。トランスフォーマが形成されたのと同じＳｉチップ７Ａ上に、金属薄膜配線からなるインダクタ９Ｂと容量１０Ｂによりインピーダンス変換回路が形成され、それとプッシュプル増幅器の出力とが接続されている。

本実施の形態４のトランスフォーマやＬＤＭＯＳＦＥＴの構造及び構成は、前記実施の形態２及び前記実施の形態３とほぼ同じであるが、トランスフォーマがＬＤＭＯＳＦＥＴと異なるＳｉチップ７Ａ上に形成されると共に、インピーダンス整合のためのインダクタ９Ｂと容量１０Ｂも、プリント基板８上ではなくトランスフォーマと同じＳｉチップ７Ａ上に形成されている点に違いがある。トランスフォーマ、インダクタ９Ｂ、容量１０Ｂは同一基板上に形成されたＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）となっている。この場合、インダクタ９Ｂと容量１０Ｂは、チップデバイスではなく、Ｓｉ基板上の金属配線による線路によるスパイラルインダクタや、金属配線の間に絶縁膜を挟みこんだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量となっている。

本実施の形態４によると、性能やサイズにおいて、前記実施の形態２及び前記実施の形態３の電力増幅器とほぼ同じ効果がある。また、インダクタとＬＤＭＯＳＦＥＴが、トランスフォーマと同一Ｓｉチップ上に形成されることから、チップインダクタとチップ容量をプリント基板上に搭載するための工程が不要となり、製造コストがより下がる効果もある。

（実施の形態５）
図１３により、本発明の実施の形態５による電力増幅器を説明する。

図１３は、本発明の実施の形態５による電力増幅器の模式的構成を示す平面図である。図１３に示すように、本発明の実施の形態５による電力増幅器は、トランスフォーマがプリント基板８上に形成されている。他の構成は、図１０とほぼ同じである。２個のＬＤＭＯＳＦＥＴが形成されたＳｉチップ７をプリント基板８上に搭載し、その出力と金属薄膜配線によりプリント基板８上に形成されたトランスフォーマをワイヤで接続することにより、図９により説明したプッシュプル増幅器を形成している。プリント基板８上に、チップインダクタ９Ａとチップ容量１０Ａからなるインピーダンス変換回路が形成され、それとプッシュプル増幅器の出力とがワイヤで接続されている。

本実施の形態５のトランスフォーマやＬＤＭＯＳＦＥＴの構造及び構成は、前記実施の形態２〜４とほぼ同じであるが、トランスフォーマがチップインダクタ９Ａ、チップ容量１０Ａと共に、プリント基板８上に形成されている点に違いがある。

本実施の形態５によると、トランスフォーマを形成する金属薄膜配線の厚みが、それをＳｉチップ上に形成する場合と比較して数倍厚くできる。その結果、トランスフォーマの抵抗に起因した損失が少なくでき、電力増幅器の電力付加効率を前記実施の形態２〜４の場合と比較して約５ポイント向上できる。それ以外の性能、サイズ、コストに関しては前記実施の形態２〜４の電力増幅器の場合とほぼ同じ効果がある。

（実施の形態６）
図１４および図１５により、本発明の実施の形態６による電力増幅器を説明する。

図１４は本発明の実施の形態６による電力増幅器において、トランスフォーマとトランジスタからなるオーバーラップ型ＤＡＴの部分の模式的構成を示す平面図である。図１４中の各符号が示す部分の名称は、図３に示した前記実施の形態１の場合と同じである。

本構造はＳｉ基板上に形成され、トランジスタ３Ａ〜３ＤはＬＤＭＯＳＦＥＴ、容量４Ａ，４Ｂは金属薄膜間に絶縁膜を挟み込んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量である。薄膜状の金属配線１Ａ〜１Ｆと薄膜状の金属配線２によってトランスフォーマが構成され、金属配線１Ａ〜１Ｆが１次コイル、金属配線２が２次コイルとしてはたらく。トランジスタ３Ｂのドレインは、金属配線１Ｄ、アルミワイヤ５Ｃ、金属配線１Ｆ、アルミワイヤ５Ｂ、金属配線１Ａからなる電流経路を介して、トランジスタ３Ａのドレインと結合している。その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのドレインからその正電源Ｖｄｄに接続された部分までの電流経路が、１本の１次コイルとなっている。上記のトランジスタ１個、１次コイル１本が１個のゲインブロックを構成し、さらに上記正電源Ｖｄｄを介して２個のゲイインブロックが結合し１個の差動対を成すことにより、１個のプッシュプル増幅器を構成している。トランジスタ３Ｃのドレインは、金属配線１Ｂ、アルミワイヤ５Ａ、金属配線１Ｅ、アルミワイヤ５Ｄ、金属配線１Ｃからなる電流経路を介して、トランジスタ３Ｄのドレインと結合している。これらのユニットも、トランジスタ３Ａと３Ｂの場合と同様にそれぞれ１個のプッシュプル増幅器を構成している。すなわち、本ＤＡＴは２個のプッシュプル増幅器からなり、４個のゲインブロックとそれらそれぞれに属する４本の１次コイルを有している。トランジスタ３Ａのドレインは容量４Ａを介してトランジスタ３Ｂのドレインと接続されている。トランジスタ３Ａのソースは直接トランジスタ３Ｂのソースと接続されている。トランジスタ３Ｃのドレインは容量４Ｂを介してトランジスタ３Ｄのドレインと接続されている。トランジスタ３Ｃのソースは直接トランジスタ３Ｄのソースと接続されている。お互いに接続された各トランジスタのソースは接地されている。

計４本の１次コイルは、ほぼ環状に近い金属配線２よりなる２次コイルの両側を挟むように配置され、それらの長さの合計は、２次コイルの長さのほぼ２倍となっている。従って、１次コイル１本（１個のゲインブロックに属する１次コイル）の長さと２次コイル全体の長さの比は２となっている。従って、このＤＡＴのインピーダンス変換回路としての変換比はおよそ４である。２次コイルの片方の端は接地され、もう一方の端は出力としてはたらく。

本実施の形態６におけるプッシュプル増幅器の基本的な動作は、前記実施の形態１の場合とほぼ同じである。差動対を成すゲインブロックのトランジスタのゲートには、それぞれ大きさがほぼ同じで位相が逆の高周波信号が入力される。そのため、それらのトランジスタのドレインとソースにも大きさがほぼ同じで位相が逆の高周波電流が流れる。その結果、差動対の一方のゲインブロックの１次コイルを流れる高周波電流の大半は、他方のゲインブロックの１次コイルに流れ込むことになり、正電源Ｖｄｄと接地にはほとんど電流の出入りがない。

図１５は、本発明の実施の形態６による電力増幅器の模式的構成を示す平面図である。図１５中の各符号の示す各部分の名称は、図１４及び図１０の場合と同じである。プリント基板８上に、図１４により説明したオーバーラップ型トランスフォーマが形成されたＳｉチップ７が搭載されている。プリント基板８上の、Ｓｉチップ７に隣接した領域にチップインダクタ９Ａと、チップ容量１０Ａが配置されている。そのチップインダクタ９Ａの一方の端子はＤＡＴの出力とワイヤにより接続され、他方の端子はプリント基板８上に形成された金属電極１１Ａを介して、チップ容量１０Ａの一方の端子と接続されている。このチップインダクタ９Ａとチップ容量１０Ａが接続された端子は、電力増幅器の出力端子としてはたらく。チップ容量１０Ａの他方の端子はプリント基板８上に形成された金属電極１１Ｂとビアを介して接地されている。このチップインダクタ９Ａとチップ容量１０Ａよりなる回路は、インピーダンス整合回路としてはたらく。図１４の説明で述べたように本実施例で用いられているＤＡＴのインピーダンス変換回路としての変換比はおよそ４で、本来必要とされる約６４に対して不足している。本インピーダンス整合回路は、その不足を補うためのものである。

本実施の形態６のトランスフォーマは、オーバーラップ型であるので１次コイル２本が２次コイルの両側に配置される構造となっている。そのため、１次コイルが２次コイルの片側だけに配置されている本発明の実施の形態２〜４の場合と比較して、１次コイルと２次コイルの間の磁気的結合が強くなり、トランスフォーマでの電力損失をより小さくできる。その結果、それらの実施例と比較して、電力付加効率が約１．５ポイント増加する効果がある。その他の性能、サイズ、コストに関しては前記実施の形態２〜４の電力増幅器の場合とほぼ同じ効果がある。

（実施の形態７）
図１６により、本発明の実施の形態７による電力増幅器を説明する。図１６は、本発明の実施の形態７による電力増幅器の模式的構成を示す平面図である。

本実施の形態７では、図１４により説明したオーバーラップ型トランスフォーマが形成されたプリント基板８上に、トランジスタ３Ａ〜３Ｄと容量４Ａ，４Ｂが形成されたＳｉチップ７Ａが、フリップチップボンディング法によりバンプ電極１７を介して結合されている。プリント基板８上には、オーバーラップ型トランスフォーマと、チップインダクタ９Ａと、チップ容量１０Ａが配置されている。バンプ電極１７は、トランジスタ３Ａ〜３Ｄの出力端子（ドレインもしくはコレクタ）毎に設けられている。図１６中の矢印で示すように、Ｓｉチップ７Ａは、バンプ電極１７を介して、プリント基板８上に形成されたオーバーラップ型トランスフォーマの１次コイルに相当する金属配線１Ａ〜１Ｄに結合している。すなわち、Ｓｉチップ７Ａは、フリップチップボンディング法によりプリント基板８上に結合している。チップインダクタ９Ａの一方の端子はＤＡＴの出力とワイヤにより接続され、他方の端子はプリント基板８上に形成された金属電極１１Ａを介して、チップ容量１０Ａの一方の端子と接続されている。このチップインダクタ９Ａとチップ容量１０Ａが接続された端子は、電力増幅器の出力端子としてはたらく。チップ容量１０Ａの他方の端子はプリント基板上に形成された金属電極１１Ｂとビアを介して接地されている。このチップインダクタ９Ａとチップ容量１０Ａからなる回路は、インピーダンス整合回路としてはたらく。

本実施の形態７によると、トランスフォーマを形成する金属配線の厚みを、Ｓｉチップ上に形成する場合と比較して数倍厚くできる。その結果、トランスフォーマの抵抗に起因した損失が少なくなり、前記実施の形態６の場合と比較して電力増幅器の電力付加効率を約５ポイント向上させることができる。それ以外の性能、サイズ、コストに関しては、前記実施の形態６による電力増幅器の場合とほぼ同じ効果がある。

（実施の形態８）
図１７により、本発明の実施の形態８による電力増幅器を説明する。図１７は本発明の実施の形態８による電力増幅器において、トランスフォーマとトランジスタからなるオーバーラップ型ＤＡＴの部分の模式的構成を示す平面図である。

図１７に示すように、本実施の形態８によるオーバーラップ型ＤＡＴは、薄膜状の金属配線１Ａ〜１Ｌ，２、トランジスタ３Ａ〜３Ｈ、容量４Ａ〜４Ｄ、アルミワイヤ５Ａ〜５Ｈなどから構成される。

本構造はＳｉ基板上に形成され、トランジスタ３Ａ〜３ＨはＬＤＭＯＳＦＥＴ、容量４Ａ〜４Ｄは金属薄膜間に絶縁膜を挟み込んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量である。金属配線１Ａ〜１Ｌと金属配線２によってトランスフォーマが構成され、金属配線１Ａ〜１Ｌが１次コイル、金属配線２が２次コイルとしてはたらく。トランジスタ３Ａのドレインは、金属配線１Ａ、アルミワイヤ５Ａ、金属配線１Ｌ、アルミワイヤ５Ｈ、金属配線１Ｆからなる電流経路を介して、トランジスタ３Ｆのドレインと結合している。その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのドレインからその正電源Ｖｄｄに接続された部分までの電流経路が、１本の１次コイルとなっている。上記のトランジスタ１個、１次コイル１本が１個のゲインブロックを構成し、さらに上記正電源Ｖｄｄを介して２個のゲイインブロックが結合し１個の差動対を成すことにより、１個のプッシュプル増幅器を構成している。トランジスタ３Ｂのドレインは、金属配線１Ｂ、アルミワイヤ５Ｄ、金属配線１Ｊ、アルミワイヤ５Ｅ、金属配線１Ｅからなる電流経路を介して、トランジスタ３Ｅのドレインと結合している。トランジスタ３Ｃのドレインは、金属配線１Ｃ、アルミワイヤ５Ｃ、金属配線１Ｉ、アルミワイヤ５Ｂ、金属配線１Ｈからなる電流経路を介して、トランジスタ３Ｈのドレインと結合している。また、トランジスタ３Ｄのドレインは、金属配線１Ｄ、アルミワイヤ５Ｆ、金属配線１Ｋ、アルミワイヤ５Ｇ、金属配線１Ｇからなる電流経路を介して、トランジスタ３Ｇのドレインと結合している。これらのユニットも、トランジスタ３Ａと３Ｄの場合と同様にそれぞれ１個のプッシュプル増幅器を構成している。すなわち、本ＤＡＴは４個のプッシュプル増幅器からなり、８個のゲインブロックとそれぞれに属する８本の１次コイルを有している。トランジスタ３Ａのドレインは容量４Ａを介してトランジスタ３Ｂのドレインと接続されている。トランジスタ３Ａのソースは直接トランジスタ３Ｂのソースと接続されている。トランジスタ３Ｃのドレインは容量４Ｂを介してトランジスタ３Ｄのドレインと接続されている。トランジスタ３Ｃのソースは直接トランジスタ３Ｄのソースと接続されている。トランジスタ３Ｅのドレインは容量４Ｃを介してトランジスタ３Ｆのドレインと接続されている。トランジスタ３Ｅのソースは直接トランジスタ３Ｆのソースと接続されている。トランジスタ３Ｇのドレインは容量４Ｄを介してトランジスタ３Ｈのドレインと接続されている。トランジスタ３Ｇのソースは直接トランジスタ３Ｈのソースと接続されている。お互いに接続された各トランジスタのソースは接地されている。

計８本の１次コイルは、ほぼ環状に近い金属配線２よりなる２次コイルの両側を挟むように配置され、それらの長さの合計は、２次コイルの長さのほぼ２倍となっている。従って、１次コイル１本（１個のゲインブロックに属する１次コイル）の長さと２次コイル全体の長さの比は４となっている。従って、このＤＡＴのインピーダンス変換回路としての変換比はおよそ１６である。２次コイルの一方の端は接地され、他方の端は出力としてはたらく。２次コイルの出力は、他の実施例の場合と同様に、ＤＡＴのインピーダンス変換比の不足を補うため、チップインダクタとチップ容量よりなるインピーダンス整合回路に接続される。

本実施の形態８におけるプッシュプル増幅器の基本的な動作は、前記実施の形態１の場合とほぼ同じである。プッシュプル増幅器において、差動対を成すゲインブロックのトランジスタのゲートには、それぞれ大きさがほぼ同じで位相が逆の高周波信号が入力される。そのため、それらのトランジスタのドレインとソースにも大きさがほぼ同じで位相が逆の高周波電流が流れる。その結果、差動対の一方のゲインブロックの１次コイルを流れる高周波電流の大半は、他方のゲインブロックの１次コイルに流れ込むことになり、正電源Ｖｄｄからはほとんど流れ出さない。また、別のプッシュプル増幅器に属するが隣接するトランジスタ、たとえばトランジスタ３Ａとトランジスタ３Ｂのゲートにも、それぞれ大きさがほぼ同じで位相が逆の高周波信号が入力され、それらのトランジスタのドレインとソースにも大きさがほぼ同じで位相が逆の高周波電流が流れる。その結果、トランジスタのソースから流れ出る高周波電流の大半は、隣接しソース同士が接続されているトランジスタのソースに流れ込むことになり、接地にはほとんど流れない。

本実施の形態８によると、前記実施の形態１の電力増幅器と比較して、電力付加効率は約１．５ポイント低いものの、それ以外はほぼ同じ効果がある。

（実施の形態９）
図１８、図１９により、本発明の実施の形態９による電力増幅器を説明する。図１８は、本発明の実施の形態９による電力増幅器の模式的構成を示す平面図である。

図１８に示す電力増幅器は、図１１及び図６の構成と比較すると、化合物半導体チップ７Ｂ上に、化合物ＨＢＴ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）により差動対１８が形成されている点が異なる。本実施の形態９のＤＡＴおよびインピーダンス整合回路の基本的構成は、前記実施の形態３とほぼ同じであるが、トランジスタが化合物ＨＢＴである点に違いがある。

図１９に、本実施の形態９で用いられている化合物ＨＢＴの差動対の平面配置と、その中の実線部分における化合物ＨＢＴの縦断面構造を示した。図１９に示すように、化合物ＨＢＴによる差動対は、ＧａＡｓ半絶縁性基板３６、サブコレクタ層３７、コレクタ層３８、ｐ^＋型ＧａＡｓベース層３９、ＡｌＧａＡｓエミッタ層４０、ｎ型ＧａＡｓ層４１、コレクタ電極４２、ベース電極４３、エミッタ電極４４、グランド電極４５、バイアホール４６などから構成される。ベースとコレクタは化合物ＨＢＴの本体からお互いに逆方向に引き出され、お互いに入り組み合ったくし型の配線により、それぞれを引き出すためのパッドに接続されている。エミッタはバイアホール４６を介して、基板裏面に形成されたグランド電極４５に接続されている。トランジスタのベースは入力端子、コレクタは出力端子であり、エミッタは接地されている。対をなすトランジスタのコレクタはＭＩＭ容量を介してお互いに接続されている。対をなすトランジスタのエミッタはバイアホール４６と裏面金属膜を介してお互いに接続されている。

図１８のプリント基板８上には、化合物ＨＢＴの差動対１８が形成された化合物半導体チップ７Ｂ、トランスフォーマが形成されたＳｉチップ７Ａ、およびＳｉチップ７Ａに隣接した領域にチップインダクタ９Ａと、チップ容量１０Ａが配置されている。化合物半導体チップ７Ｂ上には、化合物ＨＢＴの差動対１８に加え、それらを駆動するための電力増幅段（ドライバ段）１２、およびその出力を化合物ＨＢＴの差動対１８の入力に伝えるためのバラン１３が配置されている。差動対１８を成す化合物ＨＢＴのコレクタ同士は、薄膜状の金属配線１からなる電流経路を介してお互いに結合している。その電流経路の中間点が正電源Ｖｄｄに接続され、それぞれのトランジスタのコレクタからその正電源Ｖｄｄに接続された部分までの電流経路が、１本の１次コイルとなっている。上記のトランジスタ１個、１次コイル１本が１個のゲインブロックを構成し、さらに上記正電源Ｖｄｄを介して２個のゲイインブロックが結合し、１個のプッシュプル増幅器を構成している。薄膜状の金属配線２よりなるトランスフォーマの２次コイルの出力はチップインダクタ９Ａの一方の端子にワイヤにより接続されている。チップインダクタ９Ａの他方の端子はプリント基板８上に形成された金属電極１１Ａを介して、チップ容量１０Ａの一方の端子と接続されている。このチップインダクタ９Ａとチップ容量１０Ａが接続された端子は、電力増幅器の出力端子としてはたらく。チップ容量１０Ａの他方の端子はプリント基板８上に形成された金属電極１１Ｂとビアを介して接地されている。このチップインダクタ９Ａとチップ容量１０Ａよりなる回路は、インピーダンス整合回路としてはたらく。

本実施の形態９の電力増幅器によると、性能やサイズにおいて、前記実施の形態３の電力増幅器とほぼ同じ効果がある。

上記実施の形態１〜９により説明した本発明に係る電力増幅器の概要をまとめると以下のようになる。

ＤＡＴのアクティブデバイスとしてＬＤＭＯＳＦＥＴや化合物ＨＢＴ等の高耐圧トランジスタを用いる。ｎＭＯＳトランジスタの場合よりも実質的にゲインブロック数を減らし、１次コイルに対する２次コイルの長さの比を小さくすることにより、デバイス出力での電圧振幅を大きくする。一方、それにより、出力整合回路としてのインピーダンス変換比が不足することになるので、トランスフォーマの出力に、インピーダンス変換回路として、チップ外に設置したインダクタや容量を接続することにより不足を補う。

デバイス出力での電圧振幅を決める根本的なパラメータは、１個のゲインブロックに属する１次コイルの長さに対する２次コイル全体の長さの比である。それを小さくする（１次コイルを相対的に長くする）ことによりデバイス出力での電圧振幅が大きくなる。本発明では、この比をほぼ４以下とする。以上が本発明の基本構成で、それらの実施例を図４、図１０〜１３、図１５に模式図で示した。

先に述べたように、従来型のＤＡＴでは、１次コイルに対する２次コイルの長さの比は、ゲインブロック数にほぼ等しい。しかし、ＤＡＴのトランスフォーマには色々な変形が考えられ、それらは、必ずしも１対１に対応しない。

本実施の形態の図３、図４、図１４、図１５、図１７等で示したように、２次コイルの両側に１次コイルが配置されるオーバーラップ型構造のトランスフォーマの場合は、１次コイルに対する２次コイルの長さの比は、ゲインブロック数の１／２にほぼ等しい。従って、本発明の１個のゲインブロックに属する１次コイルの長さに対する２次コイル全体の長さの比がほぼ４以下とは、２次コイルの片側に１次コイルを配置する場合はゲインブロック数が４以下、２次コイルの両側に１次コイルを配置する場合はゲインブロック数が８以下であることを意味している。

この１次コイルの長さと２次コイル全体の長さの比に関して、上記範囲においてその種類を増やし、かつ１次コイルに結合したプッシュプル増幅器を正常に動作させることができるトランスフォーマの構造として、本実施の形態のオーバーラップ型トランスフォーマを発明した。図３、図１４、図１７にその基本構造の例を示した。

従来のＤＡＴでは、個々のプッシュプル増幅器のトランスフォーマ構造はお互いに重なることなく配置されている。一方、本発明の構造では、プッシュプル増幅器を構成する１次コイルの一部を、隣接するプッシュプル増幅器の１次コイルに対して２次コイルを介して対向して配置する。すなわち、個々のプッシュプル増幅器のトランスフォーマ構造の一部が、隣接するプッシュプル増幅器のトランスフォーマ構造とオーバーラップしている。環状の２次コイルは、その全長にわたって１次コイルに両側から挟まれる構造となり、１次コイルの長さの合計が２次コイルの長さのほぼ２倍となっている。すなわち、１次コイルの長さに対する２次コイル全体の長さの比が、ゲインブロック数が同じ従来のＤＡＴと比較して１／２となる。従来のＤＡＴと同様に、差動動作であることや、トランジスタのソースが隣接するトランジスタのソースと接続されて接地されていることから、ＤＣ電源やグランドに高周波電流が流れないという従来のＤＡＴの特長は、そのまま維持されている。

以上、本発明のポイントは、１個のゲインブロックに属する１次コイルの長さと２次コイル全体の長さの比を限定したトランスフォーマと外付けの受動素子を組み合わせた出力整合・合成回路の基本構成、およびオーバーラップ型トランスフォーマの適用により、アクティブデバイスにＣＭＯＳデバイス以外のもの、特にＬＤＭＯＳＦＥＴや化合物ＨＢＴ等の高耐圧トランジスタを用いた場合のＤＡＴにおいて良好な性能を得ることにある。

次に、上記実施の形態１〜９により説明した本発明に係る電力増幅器の作用・効果について説明する。

電力増幅器の負荷での最大電圧振幅Ｖ_ｍａｘは、負荷のインピーダンスが５０Ωの場合、出力をＰとすると

と一意的に決まる。ＤＡＴのトランスフォーマの出力を直接負荷に結合した場合、２次コイル全体に印加される最大電圧は（式１）に等しい。一方、１個のゲインブロックの１次コイルに印加される最大電圧振幅は、１個のゲイインブロックの１次コイルに対する２次コイル全体の長さの比をｎとすると、近似的に

となる。デバイスのソース−ドレイン間に印加される最大電圧Ｖ_ｄｍａｘは、１個の１次コイルに印加される最大電圧振幅の２倍に等しく、

となる。ＧＳＭ方式携帯電話端末の電力増幅器ではＰ＝４Ｗであるので、従来のゲインブロック数８のＤＡＴ技術（ｎ＝８）を用いた場合、（式２）によりソース−ドレイン間に印加される電圧は約５Ｖとなる。アクティブデバイスとしてＬＤＭＯＳＦＥＴや化合物ＨＢＴ等の高耐圧トランジスタを用いた場合、このＶ_ｄｍａｘでは高効率動作をさせることはできない。

１個のゲインブロックに属する１次コイルの長さに対する２次コイル全体の長さの比を従来のＤＡＴの場合より小さくする（１次コイルを長くする）ことにより、（式３）に示されているように、Ｖ_ｄｍａｘを従来のＤＡＴの場合より大きくすることができる。例えば、ｎを４とするとＶ_ｄｍａｘは１０Ｖに増加する。

ただし、ｎ＝４の場合、トランスフォーマの出力整合回路としてのインピーダンス変換比は、ｎ＝８の場合の６４から１６に低下してしまう。その不足分を補うために、トランスフォーマと負荷との間に容量とインダクタよりなる整合回路を挿入する。

ＬＤＭＯＳＦＥＴや化合物ＨＢＴ等の高耐圧トランジスタは、出力容量が小さく設計されていることにより、ＣＭＯＳデバイスと比較してより高効率、低歪みの電力増幅を可能とする特性を有している。上記方法により、高耐圧トランジスタのその本来の性能を引き出すことのできる動作をさせることにより、ＣＭＯＳデバイスを用いた従来のＤＡＴ技術による場合より高効率、低歪みの電力増幅器が実現できる。また、高耐圧トランジスタには破壊に強いという特長もある。

従来のＤＡＴ技術でのトランスフォーマでは、環状の１本の２次コイルに沿って、複数個のプッシュプル増幅器を環状に配置していた。各プッシュプル増幅器はゲインブロックの対からなっており、それぞれのゲインブロックのインダクティブパスが１次コイル１本と見なすことができる。その場合、１次コイルは全部で偶数本となり、それら全部で円弧１周を構成するので、それらの長さの合計が２次コイル全体の長さとほぼ同じとなる。そのため、１次コイル１本（１個のゲインブロックに属する１次コイル）の長さに対する２次コイル全体の長さの比は、ほぼゲインブロック数と同じになるので、２、４、６、・・・と偶数に制限され、奇数の比にすることは不可能であった。

一方、本発明におけるオーバーラップ型のトランスフォーマでは、１次コイルが偶数本であるのは同じであるが、それら全部で円弧のほぼ２周を構成しそれらの長さの合計が２次コイル全体の長さの２倍となる。従って、１次コイル１本に対する２次コイル全体の長さの比はプッシュプル増幅器の個数と同じ（ゲインブロック数の１／２）となり、プッシュプル増幅器が奇数個の場合は奇数にすることができる。以上の結果、トランジスタに印加される電圧と電流の多様性を増やすことができ、それらのバランスをより最適化することが可能となるため、電流増幅器の性能を向上させることができる。

従来のＤＡＴ技術の一例として示したインタディジタル型のトランスフォーマ（図２０）では、各プッシュプル増幅器のインダクティブパス、すなわち各ゲインブロックの１次コイルの長さが完全に同じではない。従って、電力増幅器としての性能最適化のためには、トランジスタの大きさ、トランジスタのドレインに付加する容量値、入力インピーダンス等を、プッシュプル増幅器毎に調整する必要がある。その結果、パラメータが多くなり過ぎ最適化が困難となる問題があった。

一方、本発明におけるオーバーラップ型のトランスフォーマでは、各プッシュプル増幅器がほぼ等価であるため、そのような問題は起こらない。

従来、電力増幅器においてＤＡＴを用いずにトランジスタと負荷との間でインピーダンス整合を取る場合、伝送線路及びそれとグランドとの間に接続したチップ容量からなるユニットを複数個接続したインピーダンス整合回路を用いていた。

本発明の場合、トランスフォーマによるインピーダンス変換効果により、このユニットを従来と比較して１個もしくは２個減らすことができる。またトランスフォーマ１個の寸法はその受動素子のユニットの寸法よりも小さい。従って、従来のＤＡＴ技術が有するインピーダンス整合回路の占有面積低減効果は、本発明においても少なくとも部分的には維持される。

また、従来のＤＡＴの場合と同様に、差動動作であることやトランジスタのソースが隣接するトランジスタのソースと接続されて接地されていることから、電源回路やグランドにおいて、高周波を阻止するためのインダクタや電源電圧を安定させるための大きな容量が不要という低コスト化効果は、従来のＤＡＴの場合と同様に維持される。

従って、本発明に係る電力増幅器は、１個のゲインブロックに属する１次コイルの長さと２次コイル全体の長さの比を限定したトランスフォーマと外付けの受動素子を組み合わせた出力整合・合成回路の基本構成の採用により、従来のＤＡＴ技術の特長の大部分を残したまま、従来のＤＡＴ技術では困難であったトランジスタとしてＬＤＭＯＳＦＥＴや化合物ＨＢＴ等の高耐圧トランジスタを用いることを可能にできる。

高耐圧トランジスタを用いた場合、ＧＳＭ方式携帯電話端末用電力増幅器の電力付加効率は、従来のＤＡＴ技術では約３０％に過ぎないのに対し、上記本発明の基本構成により６０％以上にすることができる。また、高耐圧トランジスタを用いることができることにより、従来のＤＡＴ技術においてＣＭＯＳデバイスを用いる場合と比較して、電力付加効率を約５％改善する効果と破壊が起こりにくく信頼性が向上する効果がある。

ＤＡＴにオーバーラップ型トランスフォーマを採用することにより、１個のゲインブロックに属する１次コイルの長さに対する２次コイル全体の長さの比を従来のＤＡＴでは不可能であった奇数（３、５、・・・）にすることが可能となる。その結果、トランジスタに印加される電圧と電流のバランスをより最適化することが可能となり、電流増幅器の性能を向上させることができるという効果がある。１個のゲインブロックに属する１次コイルの長さに対する２次コイル全体の長さの比を、４から３にすることにより電力付加効率を約３ポイント増加させることができる。

また、オーバーラップ型トランスフォーマでは、２次コイルに対し、その両隣に１次コイルが配置される。その結果、１次コイル−２次コイル間の磁気的結合が大きくなることも電力増幅器の性能向上に寄与する。従来のＤＡＴ技術の一例として示した図２０に示すインタディジタル型トランスフォーマも類似の配置であるため、同様に結合乗数が大きくなる。しかし、オーバーラップ型の方がインタディジタル型よりも電力負荷効率を約３ポイント増加させることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜９をそれぞれ適宜組み合わせてもよい。

本発明は、携帯電話端末用電力増幅モジュール、各種無線通信端末の電力増幅器等に有効である。

従来型ＤＡＴによる電力増幅器の模式的構造を示す平面図である。 従来型ＤＡＴによる電力増幅器の別の例の模式的構造を示す平面図である。 本発明の実施の形態１による電力増幅器において、トランスフォーマとトランジスタからなるオーバーラップ型ＤＡＴの部分の模式的構成を示す平面図である。 本発明の実施の形態１による電力増幅器の模式的構成を示す平面図である。 本発明の実施の形態１〜７において、ＬＤＭＯＳＦＥＴの差動対の平面配置と、そのＬＤＭＯＳＦＥＴの縦断面構造を示す図である。 図４におけるＤＡＴが形成されたＳｉチップの平面構造を、図５に示したＬＤＭＯＳＦＥＴの対の平面配置を用いてより具体的に示した図である。 図４に示した本発明の実施の形態１による電力増幅器の立体的構造を示す斜視図である。 本実施の形態３に用いられているＬＤＭＯＳＦＥＴの縦断面構造を示す図である。 本発明の実施の形態２による電力増幅器において、トランスフォーマとトランジスタからなるＤＡＴの部分の模式的構成を示す平面図である。 本発明の実施の形態２による電力増幅器の模式的構成を示す平面図である。 本発明の実施の形態３による電力増幅器の模式的構成を示す平面図である。 本発明の実施の形態４による電力増幅器の模式的構成を示す平面図である。 本発明の実施の形態５による電力増幅器の模式的構成を示す平面図である。 本発明に係る電力増幅器を利用した携帯電話における電力増幅器モジュールの構成を示すブロック図である。 本発明の実施の形態６による電力増幅器の模式的構成を示す平面図である。 本発明の実施の形態７による電力増幅器の模式的構成を示す平面図である。 本発明の実施の形態８による電力増幅器において、トランスフォーマとトランジスタからなるオーバーラップ型ＤＡＴの部分の模式的構成を示す平面図である。 本発明の実施の形態９による電力増幅器の模式的構成を示す平面図である。 本実施の形態９で用いられている化合物ＨＢＴの差動対の平面配置と、その中の実線部分における化合物ＨＢＴの縦断面構造を示す図である。 本発明の実施の形態６による電力増幅器において、トランスフォーマとトランジスタからなるオーバーラップ型ＤＡＴの部分の模式的構成を示す平面図である。

符号の説明

１，１Ａ〜１Ｌ，２ 金属配線
３Ａ〜３Ｈ，６Ａ〜６Ｈ トランジスタ
４，４Ａ〜４Ｅ 容量
５Ａ〜５Ｈ アルミワイヤ
７，７Ａ Ｓｉチップ
７Ｂ 化合物半導体チップ
８ プリント基板（ＰＣＢ）
９Ａ，９Ｂ インダクタ
１０Ａ，１０Ｂ 容量
１１Ａ，１１Ｂ 金属電極
１２ ドライバ段
１３ バラン
１４ ＤＡＴ
１５ ＬＤＭＯＳＦＥＴ差動対
１６ レジン
１７ バンプ電極
１８ 差動対
１９ ｐ⁻Ｓｉ基板
２０ ｐ−ｗｅｌｌ
２１ Ｓｉ酸化膜
２２ 多結晶Ｓｉ膜
２３ ｎ型Ｓｉ層
２４ ｎ⁻型Ｓｉ層
２５ ｎ^＋型Ｓｉ層（ドレイン拡散層）
２６ ｎ^＋型Ｓｉ層（ソース拡散層）
２７ ｐ^＋型Ｓｉ層
２８，２９，３０，３１ 金属膜
３２ 絶縁膜
３３ ｐ^＋型Ｓｉ基板
３４ ｐ⁻型Ｓｉ層
３５ ｐ^＋型多結晶Ｓｉ膜
３６ ＧａＡｓ半絶縁性基板
３７ サブコレクタ層
３８ コレクタ層
３９ ｐ^＋型ＧａＡｓベース層
４０ ＡｌＧａＡｓエミッタ層
４１ ｎ型ＧａＡｓ層
４２ コレクタ電極
４３ ベース電極
４４ エミッタ電極
４５ グランド電極
４６ バイアホール
１０１Ａ，１０１Ｂ 入力端子
１０２Ａ，１０２Ｂ 入力整合回路
１０３Ａ，１０３Ｂ ドライバ段
１０４Ａ，１０４Ｂ 段間整合回路
１０５Ａ，１０５Ｂ 出力増幅段
１０６Ａ，１０６Ｂ 出力整合回路
１０７Ａ，１０７Ｂ ローパスフィルタ
１０８Ａ，１０８Ｂ スイッチ
１０９Ａ，１０９Ｂ 端子
１１０ 出力端子
１１１ 制御回路
１１２Ａ，１１２Ｂ 破線で囲んだ部分

Claims (12)

1. １個以上４個以下のプッシュプル増幅器を具備し、
   前記プッシュプル増幅器は、それぞれ１対のトランジスタを含み、前記１対のトランジスタの出力端子は、それぞれ第１の金属配線から成る電流経路により相互に接続され、かつ、前記電流経路の中間点が正電源に接続され、
   前記第１の金属配線により、前記トランジスタの各出力端子から前記正電源に至る部分がそれぞれ１本の１次コイルを構成し、
   複数の前記１次コイルが、前記１次コイルと近接して配置された第２の金属配線から成る２次コイルと磁気的に結合することにより、前記１次コイルからの出力を合成し、２次コイルの出力端子から出力する機能を有し、
   １本の前記１次コイルに相当する前記第１の金属配線の長さに対する、前記２次コイル全体に相当する前記第２の金属配線の長さの比が、２以上４以下であり、
   前記２次コイルの出力端子にインダクタと容量から成るインピーダンス変換回路が接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記プッシュプル増幅器は１個又は２個であり、
   前記１対のトランジスタのそれぞれの接地端子が、相互に接続されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記プッシュプル増幅器は２個以上４個以下であり、
   前記トランジスタの接地端子が、別の前記プッシュプル増幅器を構成するトランジスタの接地端子と相互に接続されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記プッシュプル増幅器は２個以上４個以下であり、
   第１のプッシュプル増幅器の１次コイルに相当する前記第１の金属配線が、第２のプッシュプル増幅器の１次コイルに相当する前記第１の金属配線と、２次コイルに相当する前記第２の金属配線を挟んで対向して配置されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記第１のプッシュプル増幅器の１次コイルに相当する前記第１の金属配線が、第３のプッシュプル増幅器の１次コイルに相当する前記第１の金属配線と、２次コイルに相当する前記第２の金属配線を挟んで対向して配置されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記トランジスタは高耐圧トランジスタであることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記トランジスタはＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記トランジスタはバイポーラトランジスタであることを特徴とする半導体装置。
9. 請求項７記載の半導体装置において、
   前記ＬＤＭＯＳＦＥＴが形成されたＳｉ基板の第１の深さより下の部分は、前記第１の深さより上の部分の不純物濃度よりも高濃度の低抵抗層から成り、
   前記低抵抗層と前記ＬＤＭＯＳＦＥＴのソースが電気的に接続され、前記低抵抗層が接地されていることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、
    前記インピーダンス変換回路は、プリント基板上に配置されていることを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、
    前記第１の金属配線及び前記第２の金属配線は、第１の基板上に形成され、
    前記トランジスタは、第２の基板上に形成されていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、
    前記第１の金属配線と前記トランジスタの出力端子は、バンプを介して接続されていることを特徴とする半導体装置。

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