JP2008277597A - High breakdown voltage semiconductor device - Google Patents

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Kenichi Matsushita
憲一 松下
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Abstract

<P>PROBLEM TO BE SOLVED: To improve both forward and reverse breakdown voltage characteristics in a high breakdown voltage semiconductor device. <P>SOLUTION: On one surface of a first conductivity type first base layer having a first impurity concentration, a first conductivity type buffer layer having a second impurity concentration higher than the first impurity concentration is formed. On the other surface of the first base layer, a second conductivity type second base layer is formed. Also, on the side opposite to the first base layer of the buffer layer, a second conductivity type collector layer is formed. The buffer layer is formed so as to have a first thickness in a center region and have a second thickness less than the first thickness in a peripheral region surrounding the center region. The second base layer is formed in the center region. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、高耐圧半導体装置に関するものであり、特に、高耐圧半導体装置の構造に関するものである。   The present invention relates to a high voltage semiconductor device, and more particularly to the structure of a high voltage semiconductor device.

電圧駆動素子としてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）は、オン抵抗が小さいため、駆動回路における発生損失も小さい。このようなＩＧＢＴは、特許文献１に記載されているように、コレクタ電極上にｐ型コレクタ層、その上にｎ型ベース層を形成し、更にその上にｐ型ベース層を形成し、ｐ型ベース層内にｎ型エミッタ層を形成し、ｎ型エミッタ層上にエミッタ電極を形成することにより、構成されている。
特開２００１−１８５７２７号公報 An IGBT (Insulated Gate Bipolar Transistor) as a voltage driving element has a low on-resistance, and therefore has a small generation loss in the driving circuit. In such an IGBT, as described in Patent Document 1, a p-type collector layer is formed on a collector electrode, an n-type base layer is formed thereon, and a p-type base layer is further formed thereon, p An n-type emitter layer is formed in the mold base layer, and an emitter electrode is formed on the n-type emitter layer.
JP 2001-185727 A

本発明は、高耐圧半導体装置において、特に、正逆双方における耐圧特性を向上させた高耐圧半導体装置を提供する。   The present invention provides a high breakdown voltage semiconductor device, particularly a high breakdown voltage semiconductor device having improved breakdown voltage characteristics in both forward and reverse directions.

本発明の一態様に係る高耐圧半導体装置は、第１の不純物濃度を有する第１導電型の第１ベース層と、前記第１ベース層の一方の面に形成され前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電型のバッファ層と、前記第１ベース層の他方の面に形成される第２導電型の第２ベース層と、前記バッファ層の前記第１ベース層とは反対側の面に形成された第２導電型のコレクタ層と、を備え、前記バッファ層は、中心領域で第１の厚さを有する一方該中心領域を囲う周辺領域で前記第１の厚さより薄い第２の厚さを有するように形成されており、前記第２ベース層は、前記中心領域に形成されていることを特徴とする。   A high breakdown voltage semiconductor device according to one embodiment of the present invention includes a first conductivity type first base layer having a first impurity concentration and a first impurity concentration formed on one surface of the first base layer. A first conductivity type buffer layer having a higher second impurity concentration, a second conductivity type second base layer formed on the other surface of the first base layer, and the first base of the buffer layer A collector layer of a second conductivity type formed on a surface opposite to the layer, wherein the buffer layer has a first thickness in a central region, while the first region in the peripheral region surrounding the central region The second base layer is formed in the central region, and the second base layer is formed in the central region.

また、本発明の一態様に係る高耐圧半導体装置は、第１の不純物濃度を有する第１導電型の第１ベース層と、前記第１ベース層の一方の面に形成され前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電型のバッファ層と、前記第１ベース層の他方の面に形成される第２導電型の第２ベース層と、前記バッファ層の前記第１ベース層とは反対側の面に形成された第２導電型のコレクタ層と、を備え、前記バッファ層は、中心領域にのみ形成され、前記コレクタ層が、該中心領域を囲う周辺領域において前記バッファ層と水平方向に並ぶように形成され、且つ前記第２ベース層は、前記中心領域に形成されたことを特徴とする。   The high breakdown voltage semiconductor device according to one embodiment of the present invention includes a first conductivity type first base layer having a first impurity concentration, and the first impurity formed on one surface of the first base layer. A buffer layer of a first conductivity type having a second impurity concentration higher than the concentration; a second base layer of a second conductivity type formed on the other surface of the first base layer; and the first layer of the buffer layer. A collector layer of a second conductivity type formed on a surface opposite to the base layer, wherein the buffer layer is formed only in a central region, and the collector layer is formed in a peripheral region surrounding the central region The second base layer is formed in the central region, and is arranged in a horizontal direction with the buffer layer.

また、本発明の一態様に係る高耐圧半導体装置は、第１の不純物濃度を有する第１導電型の第１ベース層と、前記第１ベース層の一方の面に形成され前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電型の第１バッファ層と、前記第１ベース層の他方の面に形成される第２導電型の第２ベース層と、前記第第１バッファ層の前記第１ベース層とは反対側の面に形成され前記第２の不純物濃度よりも低い第３の不純物濃度を有する第１導電型の第２バッファ層と、前記第２バッファ層の前記第１バッファ層とは反対側の面に形成された第２導電型のコレクタ層と、を備えたことを特徴とする。   The high breakdown voltage semiconductor device according to one embodiment of the present invention includes a first conductivity type first base layer having a first impurity concentration, and the first impurity formed on one surface of the first base layer. A first conductivity type first buffer layer having a second impurity concentration higher than the concentration; a second conductivity type second base layer formed on the other surface of the first base layer; and the first conductivity type. A second buffer layer of a first conductivity type formed on a surface of the buffer layer opposite to the first base layer and having a third impurity concentration lower than the second impurity concentration; and And a collector layer of a second conductivity type formed on a surface opposite to the first buffer layer.

本発明によれば、高耐圧半導体装置において、耐圧特性、特に、逆方向電圧に対する耐圧特性を向上させることができ、正逆双方において電圧印加された場合の耐圧を高めることができる。   According to the present invention, in a high withstand voltage semiconductor device, the withstand voltage characteristic, particularly the withstand voltage characteristic with respect to the reverse voltage can be improved, and the withstand voltage when voltage is applied in both forward and reverse directions can be increased.

〔発明の経緯〕
ＩＧＢＴ等を構成する高耐圧半導体装置を構成する素子について、図１、図２Ａ、図２Ｂに基づき説明する。 [Background of the Invention]
The elements constituting the high voltage semiconductor device constituting the IGBT and the like will be described with reference to FIGS. 1, 2A, and 2B.

図１は、高耐圧半導体装置の一例として、一般的な縦型ＩＧＢＴの断面構造を示す。この図１に示す縦型ＩＧＢＴは、上から順に、高濃度ｎ型（ｎ＋型）エミッタ層１０、ｐ型ベース層１１、低濃度ｎ型（ｎ−型）ベース層１２、ｎ型ベース層１３（バッファ層）、及び高濃度ｐ型（ｐ＋型）コレクタ層１４を備えている。   FIG. 1 shows a cross-sectional structure of a general vertical IGBT as an example of a high voltage semiconductor device. The vertical IGBT shown in FIG. 1 includes a high-concentration n-type (n + -type) emitter layer 10, a p-type base layer 11, a low-concentration n-type (n-type) base layer 12, and an n-type base layer 13 in order from the top. (Buffer layer) and a high concentration p-type (p + type) collector layer 14 are provided.

ｐ型ベース層１１及び高濃度ｎ型エミッタ層１０には、エミッタ電極１０１が接続されている。更に、高濃度ｎ型エミッタ層１０と低濃度ｎ型ベース層１２との間に挟まれたｐ型ベース層１１上（チャネル領域）には、ゲート絶縁膜１５を挟むようにしてゲート電極１０２が形成されている。また、高濃度ｐ型コレクタ層１４の裏面には、コレクタ電極１０３が接続されている。   An emitter electrode 101 is connected to the p-type base layer 11 and the high-concentration n-type emitter layer 10. Further, a gate electrode 102 is formed on the p-type base layer 11 (channel region) sandwiched between the high-concentration n-type emitter layer 10 and the low-concentration n-type base layer 12 so as to sandwich the gate insulating film 15. ing. A collector electrode 103 is connected to the back surface of the high concentration p-type collector layer 14.

この構造において、例えばエミッタ電極１０１に接地電位を、コレクタ電極１０３に所定の電圧を、ゲート電極１０２に閾値電圧以上の電圧を印加したとする。すると、チャネル領域に反転層が形成されてＩＧＢＴが導通する。すなわち、高濃度ｎ型エミッタ層１０からｎ−型ベース層１２に向けて電子が注入され、逆に、高濃度ｐ型コレクタ層１４からは、注入された電子に見合った量の正孔(ホール)がｎ−型ベース層１２に注入される。これにより高抵抗のｎ−型ベース層１２は伝導度変調されて低抵抗となり、同じ順方向阻止特性を有するＭＯＳＦＥＴよりもオン電圧を低くすることができる。なお、このＩＧＢＴをオフするには、ゲート電極１０２の電圧を閾値電圧以下にすればよい。 In this structure, for example, it is assumed that a ground potential is applied to the emitter electrode 101, a predetermined voltage is applied to the collector electrode 103, and a voltage equal to or higher than a threshold voltage is applied to the gate electrode 102. Then, an inversion layer is formed in the channel region, and the IGBT becomes conductive. That is, electrons are injected from the high-concentration n-type emitter layer 10 toward the n − -type base layer 12, and conversely, from the high-concentration p-type collector layer 14, holes corresponding to the injected electrons (holes). ) Is implanted into the n − -type base layer 12. As a result, the high resistance n − -type base layer 12 becomes conductivity-modulated and becomes low resistance, and the on-voltage can be made lower than that of the MOSFET having the same forward blocking characteristic. In order to turn off the IGBT, the voltage of the gate electrode 102 may be set to a threshold voltage or lower.

次に、図２Ａ及び図２Ｂを参照して、このＩＧＢＴに順方向の電圧が印加された場合のＩＧＢＴ内での電界分布、逆方向の電圧が印加された場合のＩＧＢＴ内での電界分布を説明する。図２Ａ、図２Ｂでは、右側にＩＧＢＴの素子構成を示し（高濃度ｎ型エミッタ層１０は省略）、左側にその素子構成における各部分の電界（Ｅ）分布を示す。   Next, referring to FIG. 2A and FIG. 2B, the electric field distribution in the IGBT when a forward voltage is applied to the IGBT, and the electric field distribution in the IGBT when a reverse voltage is applied to the IGBT. explain. 2A and 2B, the right side shows the IGBT element configuration (the high-concentration n-type emitter layer 10 is omitted), and the left side shows the electric field (E) distribution of each part in the element configuration.

図２Ａに示すように、ＩＢＧＴに順方向の電圧が印加された場合（コレクタ電極１０３側に正の電圧を印加）には、ｐ型ベース層１１と低濃度ｎ型ベース層１２により形成されるｐｎ接合領域１５から延びる空乏層が広がり、その空乏層付近での電界Ｅが強くなる。この順方向電圧が印加されている場合における耐圧(順方向耐圧)を維持するためには、この空乏層の広がりをｎ型ベース層１３において阻止する必要があるため、ｎ型ベース層１３の不純物濃度は高濃度にする必要がある。特に、イオン注入した不純物をレーザにより拡散することにより、ｎ型ベース層１３を形成する方法では、形成される不純物層の厚さが薄くなるため、特に、ｎ型ベース層１３における不純物濃度を一層高濃度にする必要がある。   As shown in FIG. 2A, when a forward voltage is applied to the IBGT (a positive voltage is applied to the collector electrode 103 side), the p-type base layer 11 and the low-concentration n-type base layer 12 are formed. A depletion layer extending from the pn junction region 15 spreads, and the electric field E near the depletion layer becomes strong. In order to maintain the breakdown voltage (forward breakdown voltage) when the forward voltage is applied, it is necessary to prevent the depletion layer from spreading in the n-type base layer 13. The concentration needs to be high. In particular, in the method of forming the n-type base layer 13 by diffusing ion-implanted impurities with a laser, the thickness of the impurity layer to be formed is reduced, so that the impurity concentration in the n-type base layer 13 is particularly increased. High concentration is required.

一方、耐圧に関しては、順方向耐圧のみならず逆方向の電圧が印加された場合の耐圧（逆方向耐圧）にも着目する必要がある。図２Ｂに示すように、逆方向の電圧が印加された場合には、コレクタ側のｐ型コレクタ層１４とｎ型ベース層１３により形成されるｐｎ接合層１６から延びる空乏層が広がり、この空乏層付近での電界Ｅが強くなる。より空乏層を延ばし逆方向耐圧を高めるためには、ｎ型ベース層１３における不純物濃度をできるだけ低濃度とする必要がある。   On the other hand, regarding the breakdown voltage, it is necessary to pay attention not only to the forward breakdown voltage but also to the breakdown voltage (reverse breakdown voltage) when a reverse voltage is applied. As shown in FIG. 2B, when a reverse voltage is applied, a depletion layer extending from the pn junction layer 16 formed by the p-type collector layer 14 and the n-type base layer 13 on the collector side spreads. The electric field E near the layer becomes strong. In order to extend the depletion layer and increase the reverse breakdown voltage, it is necessary to make the impurity concentration in the n-type base layer 13 as low as possible.

即ち、順方向耐圧を高めるためには、ｎ型ベース層１３における不純物濃度を高める必要があるが、逆方向耐圧を高めるためには、ｎ型ベース層１３における不純物濃度を低くする必要があり、耐圧とｎ型ベース層１３の不純物濃度とはトレードオフの関係にある。特に、不純物イオン注入後に、レーザにより不純物を拡散させることによりｎ型ベース層１３の不純物層を形成するプロセスにおいては、形成される不純物層厚が熱拡散により形成される場合と比較して一桁程薄く形成される。従って、レーザによる拡散プロセスによりｎ型ベース層１３を形成する場合では、順方向耐圧を高めるために、より一層不純物濃度を高めることが必要となるが、このことは逆方向耐圧に関しては不利な方向に働く。   That is, in order to increase the forward breakdown voltage, it is necessary to increase the impurity concentration in the n-type base layer 13, but in order to increase the reverse breakdown voltage, it is necessary to reduce the impurity concentration in the n-type base layer 13. The breakdown voltage and the impurity concentration of the n-type base layer 13 are in a trade-off relationship. In particular, in the process of forming the impurity layer of the n-type base layer 13 by diffusing impurities with a laser after the impurity ion implantation, the thickness of the impurity layer to be formed is one order of magnitude compared to the case where the thickness is formed by thermal diffusion. It is formed so thin. Therefore, in the case where the n-type base layer 13 is formed by a diffusion process using a laser, it is necessary to further increase the impurity concentration in order to increase the forward breakdown voltage. This is a disadvantageous direction with respect to the reverse breakdown voltage. To work.

このことを図３に基づき説明する。図３に、不純物層を従来の熱拡散で形成した素子Ｇ１において、順方向の電圧が印加された場合の順方向耐圧と、逆方向の電圧が印加された場合の逆方向耐圧の関係を曲線Ｌ１で示す。また、不純物層をレーザにより拡散させることにより形成した素子Ｇ２において順方向の電圧が印加された場合の順方向耐圧と、逆方向の電圧が印加された場合の逆方向耐圧の関係を曲線Ｌ２で示す。   This will be described with reference to FIG. FIG. 3 shows the relationship between the forward breakdown voltage when a forward voltage is applied and the reverse breakdown voltage when a reverse voltage is applied in the element G1 in which the impurity layer is formed by conventional thermal diffusion. Indicated by L1. A curve L2 shows the relationship between the forward breakdown voltage when a forward voltage is applied and the reverse breakdown voltage when a reverse voltage is applied in the element G2 formed by diffusing the impurity layer with a laser. Show.

この図より明らかなように、同じ順方向耐圧Ｖｊが得られる場合において、素子Ｇ１における逆方向耐圧はＶｒ１であり、素子Ｇ２における逆方向耐圧はこれよりも小さいＶｒ２となる。即ち、同じ順方向耐圧を得ようとした場合、素子Ｇ２の方が素子Ｇ１よりも逆方向耐圧は低くなってしまう。以上より、本発明における実施の形態は、発明者らが得た上記知見に基づく発明である。   As is clear from this figure, when the same forward breakdown voltage Vj is obtained, the reverse breakdown voltage in the element G1 is Vr1, and the reverse breakdown voltage in the element G2 is Vr2 smaller than this. That is, when trying to obtain the same forward breakdown voltage, the reverse breakdown voltage of the element G2 is lower than that of the element G1. From the above, the embodiment in the present invention is an invention based on the above knowledge obtained by the inventors.

〔第１の実施の形態〕
本発明の第１の実施の形態について説明する。図４に本実施の形態における高耐圧半導体装置となる高耐圧半導体素子の構成を示す。図４（ａ）は、本実施の形態における高耐圧半導体素子の断面図、図４（ｂ）は、図４（ａ）の線Ａ１−Ａ２における断面図を示す。図４において、各層２１〜２４は、図１の各層１１〜１４にそれぞれ対応する。なお、図４では、図１の高濃度ｎ型エミッタ層１０に相当する半導体層は図示を省略している。また、各種電極（１０１〜１０３）に相当する電極も図示を省略している。 [First Embodiment]
A first embodiment of the present invention will be described. FIG. 4 shows a configuration of a high voltage semiconductor element which is a high voltage semiconductor device according to the present embodiment. 4A is a cross-sectional view of the high voltage semiconductor element according to the present embodiment, and FIG. 4B is a cross-sectional view taken along line A1-A2 in FIG. 4A. In FIG. 4, each layer 21-24 respond | corresponds to each layer 11-14 of FIG. 1, respectively. In FIG. 4, a semiconductor layer corresponding to the high-concentration n-type emitter layer 10 in FIG. 1 is not shown. Also, the electrodes corresponding to the various electrodes (101 to 103) are not shown.

本実施の形態では、低濃度ｎ型ベース層２２の表面には、ｐ型ベース層２１が形成される。一方、低濃度ｎ型ベース層２２の裏面側（ｐ型ベース層２１を形成した面とは反対側の面）には、上から順にｎ型ベース層（バッファ層）２３及び高濃度ｐ型コレクタ層２４が形成されている。具体的には、高濃度ｐ型コレクタ層２４は、周辺領域２３Ｂでｎ型ベース層２３に入り込んだ構造となるように形成されている。すなわち、高濃度ｐ型コレクタ層２４は、周辺領域２３Ｂで厚く、ｐ型ベース層２１が形成される中心領域２３Ａで薄く形成されている。逆に、ｎ型ベース層２３は、周辺領域２３Ｂで薄く、中心領域２３Ａで厚く形成されている。   In the present embodiment, the p-type base layer 21 is formed on the surface of the low-concentration n-type base layer 22. On the other hand, on the back surface side of the low-concentration n-type base layer 22 (surface opposite to the surface on which the p-type base layer 21 is formed), an n-type base layer (buffer layer) 23 and a high-concentration p-type collector are sequentially arranged from the top. Layer 24 is formed. Specifically, the high-concentration p-type collector layer 24 is formed to have a structure that enters the n-type base layer 23 in the peripheral region 23B. That is, the high-concentration p-type collector layer 24 is thick in the peripheral region 23B and thin in the central region 23A where the p-type base layer 21 is formed. Conversely, the n-type base layer 23 is formed thin in the peripheral region 23B and thick in the central region 23A.

尚、本実施の形態では、逆方向耐圧を高めるため、ｐ型ベース層２１が形成される中心領域２３Ａ以外の領域に、周辺領域２３Ｂが形成される。ｐ型ベース層２１が、中心領域２３Ａ内に形成されていることにより、十分に順方向、逆方向双方の耐圧を確保することができる。   In the present embodiment, the peripheral region 23B is formed in a region other than the central region 23A where the p-type base layer 21 is formed in order to increase the reverse breakdown voltage. Since the p-type base layer 21 is formed in the central region 23A, it is possible to sufficiently ensure the breakdown voltage in both the forward direction and the reverse direction.

次に、図４に示す高耐圧半導体素子の具体的な形成方法について図５に基づき説明する。図５（ａ）に示すように、低濃度ｎ型ベース層２２中の、ｐ型ベース層２１が形成される面とは反対側の面に、ｎ型の不純物２６、及びｐ型の不純物２７をイオン注入により打ち込む。ｎ型の不純物２６は、イオン注入の加速電圧を変えることにより、ｐ型の不純物２７よりも深い位置に打ち込む。   Next, a specific method for forming the high voltage semiconductor element shown in FIG. 4 will be described with reference to FIG. As shown in FIG. 5A, an n-type impurity 26 and a p-type impurity 27 are formed on the surface of the low-concentration n-type base layer 22 opposite to the surface on which the p-type base layer 21 is formed. Are implanted by ion implantation. The n-type impurity 26 is implanted deeper than the p-type impurity 27 by changing the acceleration voltage for ion implantation.

この後、イオン注入を行なった面の中心領域２３Ａにおいてレーザ光を照射する（周辺領域２３Ｂには、照射しない）。レーザ光の照射された領域では、表面が部分的に加熱され、これにより打ち込まれたｎ型の不純物２６、ｐ型の不純物２７が各々拡散し、図５（ｂ）に示すように、ｎ型ベース層２３及び高濃度ｐ型コレクタ層２４が形成される。   Thereafter, laser light is irradiated on the central region 23A of the surface where the ion implantation has been performed (the peripheral region 23B is not irradiated). In the region irradiated with the laser light, the surface is partially heated, and the n-type impurity 26 and the p-type impurity 27 implanted thereby diffuse, and as shown in FIG. 5B, the n-type impurity is diffused. A base layer 23 and a high concentration p-type collector layer 24 are formed.

この後、中心領域２３Ａにおいて照射したレーザ光のパワーよりも高いパワーのレーザ光を周辺領域２３Ｂに照射する（中心領域２３Ａには、照射しない）。周辺領域２３Ｂでは、中心領域２３Ａよりも不純物２６、２７がより一層広範囲に拡散する。これは、照射されるレーザ光のパワーが高いため、照射領域における温度が高くなり、これにより不純物２６、２７の拡散がより一層進行するためである。このため、図５（ｃ）に示すように、ｐ型の不純物２７の拡散が促進され、周辺領域２３Ｂでは、中心領域２３Ａよりも高濃度ｐ型コレクタ層２４が厚く形成され広がった構造となる。尚、ｎ型ベース層２３においては、ｐ型ベース層２１と平行となる面における不純物の面密度が、０．５×１０１２〜１．５×１０１２〔／ｃｍ２〕となるよう形成されている。また、この方法以外にもマスクを用いたイオン注入により中心領域２３Ａ及び周辺領域２３Ｂを形成することが可能である。具体的には、全面に低ドーズ量のボロン（Ｂ）をイオン注入した後、フォトレジストのパターンを形成し、その後、高ドーズ量のボロンを周辺領域２３Ｂとなる領域にイオン注入する方法がある。 Thereafter, the peripheral region 23B is irradiated with laser light having a power higher than that of the laser light irradiated in the central region 23A (the central region 23A is not irradiated). In the peripheral region 23B, the impurities 26 and 27 diffuse more extensively than in the central region 23A. This is because the power of the laser beam to be irradiated is high, so that the temperature in the irradiation region becomes high, and the diffusion of the impurities 26 and 27 further proceeds. For this reason, as shown in FIG. 5C, the diffusion of the p-type impurity 27 is promoted, and the peripheral region 23B has a structure in which the high-concentration p-type collector layer 24 is formed thicker than the central region 23A. . The n-type base layer 23 is formed so that the surface density of impurities in a plane parallel to the p-type base layer 21 is 0.5 × 10 12 to 1.5 × 10 12 [/ cm 2 ]. ing. In addition to this method, the central region 23A and the peripheral region 23B can be formed by ion implantation using a mask. Specifically, there is a method in which a low dose amount of boron (B) is ion-implanted on the entire surface, a photoresist pattern is formed, and then a high dose amount of boron is ion-implanted into a region to be the peripheral region 23B. .

このように形成された高耐圧半導体素子について、順方向の電圧を印加した場合の空乏層の端部の様子を図６（ａ）に示す。具体的には、ｐ型ベース層２１と低濃度ｎ型ベース層２２により構成されるｐｎ接合領域２８から広がる空乏層の端部の形状を破線により示す。破線に示されるように、ｐ型ベース層２１が形成されている中心領域２３Ａでは、ｐ型コレクタ層２４の近くまで空乏層が到達しているが、ｐ型ベース層２１が形成されていない周辺領域２３Ｂにおいては、その空乏層の広がりが弱く、ｎ型ベース層２３を低濃度にしたり、又は厚みを薄くしたりしても問題はない。   FIG. 6A shows the state of the end of the depletion layer when a forward voltage is applied to the high breakdown voltage semiconductor element formed in this way. Specifically, the shape of the end portion of the depletion layer extending from the pn junction region 28 constituted by the p-type base layer 21 and the low-concentration n-type base layer 22 is indicated by a broken line. As shown by the broken line, in the central region 23A where the p-type base layer 21 is formed, the depletion layer reaches near the p-type collector layer 24, but the periphery where the p-type base layer 21 is not formed. In the region 23B, the spread of the depletion layer is weak, and there is no problem even if the n-type base layer 23 has a low concentration or a reduced thickness.

一方、逆方向の電圧を印加した場合の空乏層の端部の形状を図６（ｂ）に示す。具体的には、ｐ型コレクタ層２４とｎ型ベース層２３により形成されるｐｎ接合領域２５から広がる空乏層の端部の形状を破線により示す。破線に示されるように、ｐ型コレクタ層２４より空乏層が延びるが、ｎ型ベース層２３の周辺部の空乏層が延びやすいために、逆方向の耐圧を高くすることができる。   On the other hand, FIG. 6B shows the shape of the end of the depletion layer when a reverse voltage is applied. Specifically, the shape of the end portion of the depletion layer extending from the pn junction region 25 formed by the p-type collector layer 24 and the n-type base layer 23 is indicated by a broken line. As indicated by the broken line, the depletion layer extends from the p-type collector layer 24. However, since the depletion layer around the n-type base layer 23 tends to extend, the breakdown voltage in the reverse direction can be increased.

〔第２の実施の形態〕
次に、本発明の第２の実施の形態について説明する。図７に本実施の形態における高耐圧半導体素子の構成を示す。図７（ａ）は、本実施の形態における高耐圧半導体素子の断面図、図７（ｂ）は、図７（ａ）の線Ｂ１−Ｂ２における断面図を示す。図７中符号３１〜３５は、それぞれ図４の符号２１〜２５に対応する構成である。なお、図７でも、図１の高濃度ｎ型エミッタ層１０に相当する半導体層は図示を省略している。また、各種電極（１０１〜１０３）に相当する電極も図示を省略している。 [Second Embodiment]
Next, a second embodiment of the present invention will be described. FIG. 7 shows the configuration of the high voltage semiconductor element in this embodiment. FIG. 7A is a cross-sectional view of the high voltage semiconductor element in the present embodiment, and FIG. 7B is a cross-sectional view taken along line B1-B2 in FIG. Reference numerals 31 to 35 in FIG. 7 are configurations corresponding to the reference numerals 21 to 25 in FIG. 4, respectively. In FIG. 7, the semiconductor layer corresponding to the high-concentration n-type emitter layer 10 in FIG. 1 is not shown. Also, the electrodes corresponding to the various electrodes (101 to 103) are not shown.

本実施の形態では、低濃度ｎ型ベース層３２のｐ型ベース層３１を形成した面（表面）とは反対側の面、即ち裏面に、ｎ型ベース層３３（バッファ層）及びｐ型コレクタ層３４を形成する。形成されるｎ型ベース層３３は、中心領域３３Ａにのみ形成され、周辺領域３３Ｂには形成されない。従って、周辺領域３３Ｂにおいては、ｐ型コレクタ層３４が、低濃度ｎ型ベース層３２と水平面にて接し、水平方向においてｎ型ベース層３３と並ぶようにされている。尚、本実施の形態では、逆方向電圧に対する耐圧（逆方向耐圧）を高めるため、ｐ型ベース層３１が形成される中心領域３３Ａを囲うように、周辺領域３３Ｂが形成される。ｐ型ベース層３１は、中心領域３３Ａ内に形成されていれば、十分に耐圧を確保することができる。   In the present embodiment, an n-type base layer 33 (buffer layer) and a p-type collector are provided on the surface opposite to the surface (front surface) of the low-concentration n-type base layer 32 on which the p-type base layer 31 is formed. Layer 34 is formed. The n-type base layer 33 to be formed is formed only in the central region 33A and not in the peripheral region 33B. Therefore, in the peripheral region 33B, the p-type collector layer 34 is in contact with the low-concentration n-type base layer 32 at a horizontal plane and is aligned with the n-type base layer 33 in the horizontal direction. In the present embodiment, the peripheral region 33B is formed so as to surround the central region 33A where the p-type base layer 31 is formed in order to increase the withstand voltage (reverse withstand voltage) against the reverse voltage. If the p-type base layer 31 is formed in the central region 33A, a sufficient breakdown voltage can be secured.

次に、この実施の形態の高耐圧半導体素子の具体的な形成方法について図８に基づき説明する。図８（ａ）に示すように、低濃度ｎ型ベース層３２のｐ型ベース層３１が形成された側とは反対側の面から、深い領域にイオン注入によりｎ型の不純物３６を打ち込む。また、それよりも浅い領域にイオン注入によりｐ型の不純物３７を打ち込む。   Next, a specific method of forming the high voltage semiconductor element of this embodiment will be described with reference to FIG. As shown in FIG. 8A, an n-type impurity 36 is implanted into a deep region from the opposite side of the low-concentration n-type base layer 32 to the side where the p-type base layer 31 is formed by ion implantation. Further, a p-type impurity 37 is implanted into a shallower region by ion implantation.

この後、イオン注入を行なった面の中心領域３３Ａにおいてレーザ光を照射する。レーザ光の照射された領域では、表面が部分的に加熱され、これにより打ち込まれたｎ型の不純物３６、ｐ型の不純物３７が各々拡散し、図８（ｂ）に示すように、ｎ型ベース層３３及びｐ型コレクタ層３４が形成される。   Thereafter, laser light is irradiated on the central region 33A of the surface where the ion implantation has been performed. In the region irradiated with the laser light, the surface is partially heated, and the n-type impurity 36 and the p-type impurity 37 implanted thereby diffuse, respectively, and as shown in FIG. A base layer 33 and a p-type collector layer 34 are formed.

この後、中心領域３３Ａにおいて照射したレーザ光のパワーよりも高いパワーのレーザ光、より具体的には、第１の実施の形態において周辺領域２３Ｂに照射されたレーザ光よりも高いパワーのレーザ光を周辺領域３３Ｂに照射する。これにより、周辺領域３３Ｂでは、中心領域３３Ａよりも不純物がより一層拡散する。具体的には、本実施の形態では、照射されるレーザ光のパワーが高いため、拡散がより一層広がり、ｐ型となる不純物材料３７の拡散が、ｎ型となる不純物材料３６の拡散に追いついてしまう。これにより、図８（ｃ）に示すように、周辺領域３３Ｂでは、ｎ型ベース層３３は形成されることなく、ｐ型コレクタ層３４と低濃度ｎ型ベース層３２とが直接接している。尚、ｎ型ベース層３３においては、ｐ型ベース層３１と平行となる面における不純物の面密度が、０．５×１０１２から１．５×１０１２〔／ｃｍ２〕となるよう形成されている。 Thereafter, a laser beam having a power higher than that of the laser beam irradiated in the central region 33A, more specifically, a laser beam having a power higher than that of the laser beam irradiated to the peripheral region 23B in the first embodiment. Is irradiated to the peripheral region 33B. Thereby, in the peripheral region 33B, the impurities are diffused more than in the central region 33A. Specifically, in the present embodiment, since the power of the irradiated laser beam is high, the diffusion is further expanded, and the diffusion of the impurity material 37 that becomes p-type catches up with the diffusion of the impurity material 36 that becomes n-type. End up. Thus, as shown in FIG. 8C, the p-type collector layer 34 and the low-concentration n-type base layer 32 are in direct contact with each other in the peripheral region 33B without forming the n-type base layer 33. The n-type base layer 33 is formed so that the surface density of impurities in the plane parallel to the p-type base layer 31 is 0.5 × 10 12 to 1.5 × 10 12 [/ cm 2 ]. ing.

また、この図８に示す方法以外にも、フォトレジスト等のマスクを用いたイオン注入により中心領域３３Ａ及び周辺領域３３Ｂを形成することが可能である。具体的には、全面に低ドーズ量のボロンをイオン注入し、フォトレジストのパターンを形成した後、高ドーズ量のボロンを周辺領域３３Ｂとなる領域にイオン注入する方法を用いることが可能である。   In addition to the method shown in FIG. 8, the central region 33A and the peripheral region 33B can be formed by ion implantation using a mask such as a photoresist. Specifically, it is possible to use a method in which a low dose amount of boron is ion-implanted on the entire surface, a photoresist pattern is formed, and then a high dose amount of boron is ion-implanted into a region to be the peripheral region 33B. .

このように形成された高耐圧半導体素子について、順方向の電圧を印加した場合の空乏層の端部の広がりの様子を図９（ａ）に示す。具体的には、ｐ型ベース層３１と低濃度ｎ型層３２により構成されるｐｎ接合領域３８から広がる空乏層の端部の形状を破線により示す。破線に示されるように、ｐ型ベース層３１が形成されている中心領域３３Ａでは、ｐ型コレクタ層３４に対し均一に空乏層が広がるが、ｐ型ベース層３１の形成されていない周辺領域３３Ｂにおいては、その分布の広がりが弱く、正方向の耐圧を高くすることができる。   FIG. 9A shows how the end portion of the depletion layer expands when a forward voltage is applied to the high breakdown voltage semiconductor element thus formed. Specifically, the shape of the end portion of the depletion layer extending from the pn junction region 38 constituted by the p-type base layer 31 and the low-concentration n-type layer 32 is indicated by a broken line. As shown by the broken line, in the central region 33A where the p-type base layer 31 is formed, a depletion layer spreads uniformly with respect to the p-type collector layer 34, but the peripheral region 33B where the p-type base layer 31 is not formed. In, the spread of the distribution is weak and the breakdown voltage in the positive direction can be increased.

一方、逆方向の電圧を印加した場合の空乏層の広がりの様子を図９（ｂ）に示す。具体的には、ｐ型コレクタ層３４とｎ型ベース層３３または低濃度ｎ型ベース層３２により形成されるｐｎ接合領域３５から広がる空乏層の端部の形状を破線により示す。破線に示されるように、ｐ型コレクタ層３４より空乏層が広がるが、ｐ型ベース層３１の形成されている中心領域３３Ａ近傍の電界分布の広がりが弱まり、逆方向の耐圧を高くすることができる。   On the other hand, FIG. 9B shows how the depletion layer expands when a reverse voltage is applied. Specifically, the shape of the end portion of the depletion layer extending from the pn junction region 35 formed by the p-type collector layer 34 and the n-type base layer 33 or the low-concentration n-type base layer 32 is indicated by a broken line. As indicated by the broken line, the depletion layer spreads more than the p-type collector layer 34, but the spread of the electric field distribution near the central region 33A where the p-type base layer 31 is formed is weakened, and the breakdown voltage in the reverse direction is increased. it can.

〔第３の実施の形態〕
続いて、本発明の第３の実施の形態について説明する。図１０に本実施の形態における高耐圧半導体素子の構成を示す。図１０は、本実施の形態における高耐圧半導体素子の断面図である。図１０中符号４１〜４５は、それぞれ図４の符号２１〜２５に対応する構成である。なお、図１０でも、図１の高濃度ｎ型エミッタ層１０に相当する半導体層は図示を省略している。また、各種電極（１０１〜１０３）に相当する電極も図示を省略している。本実施の形態では、低濃度ｎ型ベース層４２の表面において、ｐ型ベース層４１を形成し、その反対面、即ち裏面に、上から順にｎ型ベース層４３（第１バッファ層）、低濃度ｎ型ベース層４６（第２バッファ層）及び不図示のコレクタ電極と接続されるｐ型コレクタ層４４を形成する。すなわち、この実施の形態では、ｎ型ベース層４３とｐ型コレクタ層４４との間に、不純物濃度がｎ型ベース層４３より低いｎ型ベース層４６が形成されている点で、上記の実施の形態と異なっている。 [Third Embodiment]
Subsequently, a third embodiment of the present invention will be described. FIG. 10 shows the configuration of the high voltage semiconductor element in this embodiment. FIG. 10 is a cross-sectional view of the high voltage semiconductor element in the present embodiment. Reference numerals 41 to 45 in FIG. 10 are configurations corresponding to the reference numerals 21 to 25 in FIG. In FIG. 10, a semiconductor layer corresponding to the high-concentration n-type emitter layer 10 in FIG. 1 is not shown. Also, the electrodes corresponding to the various electrodes (101 to 103) are not shown. In the present embodiment, the p-type base layer 41 is formed on the surface of the low-concentration n-type base layer 42, and the n-type base layer 43 (first buffer layer) and A p-type collector layer 44 connected to the concentration n-type base layer 46 (second buffer layer) and a collector electrode (not shown) is formed. That is, in this embodiment, the n-type base layer 46 having an impurity concentration lower than that of the n-type base layer 43 is formed between the n-type base layer 43 and the p-type collector layer 44. The form is different.

この構成において、順方向に電圧を印加した場合においては、ｐ型ベース層４１と低濃度ｎ型ベース層４２により形成されるｐｎ接合領域４８より、空乏層が低濃度ｎ型ベース層４２中に広がるが、ｎ型ベース層４３において、その広がりが阻止される。   In this configuration, when a voltage is applied in the forward direction, the depletion layer is in the low concentration n-type base layer 42 from the pn junction region 48 formed by the p-type base layer 41 and the low concentration n-type base layer 42. Although spreading, the n-type base layer 43 is prevented from spreading.

また、逆方向に電圧を印加した場合においては、低濃度ｎ型ベース層４６とｐ型コレクタ層４４により形成されるｐｎ接合領域４５より、空乏層が第２低濃度ｎ型ベース層４６内に広がるが、ｎ型ベース層４３において、その広がりは阻止される。以上より、順方向、逆方向ともに高い耐圧の高耐圧半導体素子を得ることができる。   In addition, when a voltage is applied in the reverse direction, a depletion layer is formed in the second low concentration n-type base layer 46 from the pn junction region 45 formed by the low concentration n-type base layer 46 and the p-type collector layer 44. The n-type base layer 43 prevents the spread. From the above, it is possible to obtain a high breakdown voltage semiconductor element having a high breakdown voltage in both the forward and reverse directions.

〔第４の実施の形態〕
次に、本発明の第４の実施の形態について説明する。図１１に本実施の形態における高耐圧半導体素子の構成を示す。図１１は、本実施の形態における高耐圧半導体素子の断面図である。図１１中符号５１〜５６は、それぞれ図１０の符号４１〜４６に対応する構成である。なお、図１１でも、図１の高濃度ｎ型エミッタ層１０に相当する半導体層は図示を省略している。また、各種電極（１０１〜１０３）に相当する電極も図示を省略している。本実施の形態では、低濃度ｎ型ベース層５２のｐ型ベース層５１を形成した面（表面）とは反対側の面、即ち裏面に、上から順にｎ型ベース層５３（第１バッファ層）、低濃度ｎ型ベース層５６（第２バッファ層）及び不図示のコレクタ電極と接続されるｐ型コレクタ層５４を形成する。形成される低濃度ｎ型ベース層５６は、中心領域５４Ａが周辺領域５４Ｂに比べてｐ型コレクタ層５４に入り込んだ構造となるように形成する（即ち、中心領域５３Ａでの厚さが、周辺領域５３Ｂに比べて厚い）。尚、本実施の形態では、より一層逆方向耐圧を高めるため、ｐ型ベース層５１が形成される中心領域５３Ａ以外の領域に、周辺領域５４Ｂが形成されている。 [Fourth Embodiment]
Next, a fourth embodiment of the present invention will be described. FIG. 11 shows the configuration of the high voltage semiconductor element in the present embodiment. FIG. 11 is a cross-sectional view of the high voltage semiconductor element in the present embodiment. Reference numerals 51 to 56 in FIG. 11 correspond to the reference numerals 41 to 46 in FIG. In FIG. 11, a semiconductor layer corresponding to the high-concentration n-type emitter layer 10 in FIG. 1 is not shown. Also, the electrodes corresponding to the various electrodes (101 to 103) are not shown. In the present embodiment, the n-type base layer 53 (first buffer layer) is formed in order from the top on the surface opposite to the surface (front surface) on which the p-type base layer 51 is formed of the low-concentration n-type base layer 52, that is, the back surface. ), A low-concentration n-type base layer 56 (second buffer layer) and a p-type collector layer 54 connected to a collector electrode (not shown). The low-concentration n-type base layer 56 is formed so that the central region 54A has a structure in which the central region 54A enters the p-type collector layer 54 as compared with the peripheral region 54B (that is, the thickness in the central region 53A is Thicker than region 53B). In the present embodiment, the peripheral region 54B is formed in a region other than the central region 53A where the p-type base layer 51 is formed in order to further increase the reverse breakdown voltage.

本実施の形態における高耐圧半導体素子では、順方向に電圧を印加した場合においては、ｐ型ベース層５１と第１低濃度ｎ型ベース層５２により形成されるｐｎ接合領域５８より、空乏層が第１低濃度ｎ型ベース層５２に広がるが、ｎ型ベース層５３において、その広がりが阻止される。   In the high breakdown voltage semiconductor element in the present embodiment, when a voltage is applied in the forward direction, a depletion layer is formed from the pn junction region 58 formed by the p-type base layer 51 and the first low-concentration n-type base layer 52. Although spreading to the first low-concentration n-type base layer 52, the spreading is prevented in the n-type base layer 53.

また、逆方向に電圧を印加した場合においては、低濃度ｎ型ベース層５６とｐ型コレクタ層５４により形成されるｐｎ接合領域５５より、空乏層が低濃度ｎ型ベース層５６に広がるが、ｎ型ベース層５３において、その広がりは阻止される。   When a voltage is applied in the reverse direction, the depletion layer extends to the low-concentration n-type base layer 56 from the pn junction region 55 formed by the low-concentration n-type base layer 56 and the p-type collector layer 54. In the n-type base layer 53, the spread is prevented.

以上より、順方向、逆方向ともに高い耐圧の高耐圧半導体素子を得ることができる。   From the above, it is possible to obtain a high breakdown voltage semiconductor element having a high breakdown voltage in both the forward and reverse directions.

以上、実施の形態において本実施の形態に係る高耐圧半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。   As described above, the high breakdown voltage semiconductor device according to the present embodiment has been described in detail in the embodiment. However, the present invention is not limited to the above-described embodiment, and can take other forms.

高耐圧半導体装置の一例として、一般的な縦型ＩＧＢＴの断面構造を示す。A cross-sectional structure of a general vertical IGBT is shown as an example of a high voltage semiconductor device. 本発明における実施の形態を説明するための概略図である。It is the schematic for demonstrating embodiment in this invention. 本発明における実施の形態を説明するための概略図であるIt is the schematic for demonstrating embodiment in this invention 順方向耐圧と逆方向耐圧の関係を示すグラフである。It is a graph which shows the relationship between a forward proof pressure and a reverse proof pressure. 第１の実施の形態における高耐圧半導体素子の断面図である。It is sectional drawing of the high voltage | pressure-resistant semiconductor element in 1st Embodiment. 第１の実施の形態における高耐圧半導体素子の製造工程を示す。The manufacturing process of the high voltage | pressure-resistant semiconductor element in 1st Embodiment is shown. 第１の実施の形態における高耐圧半導体素子の空乏層の広がりを示す概念図である。It is a conceptual diagram which shows the breadth of the depletion layer of the high voltage | pressure-resistant semiconductor element in 1st Embodiment. 第２の実施の形態における高耐圧半導体素子の断面図である。It is sectional drawing of the high voltage | pressure-resistant semiconductor element in 2nd Embodiment. 第２の実施の形態における高耐圧半導体素子の製造工程を示す。The manufacturing process of the high voltage | pressure-resistant semiconductor element in 2nd Embodiment is shown. 第２の実施の形態における高耐圧半導体素子の空乏層の広がりを示す概念図である。It is a conceptual diagram which shows the breadth of the depletion layer of the high voltage | pressure-resistant semiconductor element in 2nd Embodiment. 第３の実施の形態における高耐圧半導体素子の断面図である。It is sectional drawing of the high voltage | pressure-resistant semiconductor element in 3rd Embodiment. 第４の実施の形態における高耐圧半導体素子の断面図である。It is sectional drawing of the high voltage | pressure-resistant semiconductor element in 4th Embodiment.

符号の説明Explanation of symbols

２１、３１、４１・・・ｐ型ベース層、２２、３２、４２・・・ｎ型ベース層、２３、３３、４３、５３・・・ｎ型ベース層、２３Ａ、３３Ａ、４３Ａ、５３Ａ・・・中心領域、２３Ｂ、３３Ｂ、４３Ｂ、５３Ｂ・・・周辺領域、２４、３４、４４、５４・・・ｐ型コレクタ層、 ２５、２８、３５、３８、４５、４８、５５、５８・・・ｐｎ接合領域、 ２６、２７、３６、３７・・・不純物。 21, 31, 41... P-type base layer, 22, 32, 42... N-type base layer, 23, 33, 43, 53... N-type base layer, 23A, 33A, 43A, 53A. Central region, 23B, 33B, 43B, 53B ... peripheral region, 24, 34, 44, 54 ... p-type collector layer, 25, 28, 35, 38, 45, 48, 55, 58 ... pn junction region, 26, 27, 36, 37... Impurities.

Claims (5)

第１の不純物濃度を有する第１導電型の第１ベース層と、
前記第１ベース層の一方の面に形成され前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電型のバッファ層と、
前記第１ベース層の他方の面に形成される第２導電型の第２ベース層と、
前記バッファ層の前記第１ベース層とは反対側の面に形成された第２導電型のコレクタ層と、
を備え、
前記バッファ層は、中心領域で第１の厚さを有する一方該中心領域を囲う周辺領域で前記第１の厚さより薄い第２の厚さを有するように形成されており、
前記第２ベース層は、前記中心領域に形成されている
ことを特徴とする高耐圧半導体装置。 A first base layer of a first conductivity type having a first impurity concentration;
A buffer layer of a first conductivity type formed on one surface of the first base layer and having a second impurity concentration higher than the first impurity concentration;
A second conductivity type second base layer formed on the other surface of the first base layer;
A collector layer of a second conductivity type formed on a surface of the buffer layer opposite to the first base layer;
With
The buffer layer has a first thickness in a central region, and is formed to have a second thickness that is thinner than the first thickness in a peripheral region surrounding the central region,
The high withstand voltage semiconductor device, wherein the second base layer is formed in the central region. 第１の不純物濃度を有する第１導電型の第１ベース層と、
前記第１ベース層の一方の面に形成され前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電型のバッファ層と、
前記第１ベース層の他方の面に形成される第２導電型の第２ベース層と、
前記バッファ層の前記第１ベース層とは反対側の面に形成された第２導電型のコレクタ層と、
を備え、
前記バッファ層は、中心領域にのみ形成され、前記コレクタ層が、該中心領域を囲う周辺領域において前記バッファ層と水平方向に並ぶように形成され、且つ
前記第２ベース層は、前記中心領域に形成された
ことを特徴とする高耐圧半導体装置。 A first base layer of a first conductivity type having a first impurity concentration;
A buffer layer of a first conductivity type formed on one surface of the first base layer and having a second impurity concentration higher than the first impurity concentration;
A second conductivity type second base layer formed on the other surface of the first base layer;
A collector layer of a second conductivity type formed on a surface of the buffer layer opposite to the first base layer;
With
The buffer layer is formed only in a central region, the collector layer is formed so as to be aligned in a horizontal direction with the buffer layer in a peripheral region surrounding the central region, and the second base layer is formed in the central region. A high voltage semiconductor device characterized by being formed. 前記バッファ層は、不純物イオンを注入した後、レーザ照射により前記不純物イオンを拡散させることにより形成したものであることを特徴とする請求項１又は２に記載の高耐圧半導体装置。   3. The high breakdown voltage semiconductor device according to claim 1, wherein the buffer layer is formed by implanting impurity ions and then diffusing the impurity ions by laser irradiation. 前記バッファ層において、前記第２ベース層と平行となる面における不純物の面密度が、０．５×１０１２から１．５×１０１２〔／ｃｍ２〕であることを特徴とする請求項１から３のいずれかに記載の高耐圧半導体装置。 2. The surface density of impurities in a plane parallel to the second base layer in the buffer layer is 0.5 × 10 12 to 1.5 × 10 12 [/ cm 2 ]. 4. The high breakdown voltage semiconductor device according to any one of items 1 to 3. 第１の不純物濃度を有する第１導電型の第１ベース層と、
前記第１ベース層の一方の面に形成され前記第１の不純物濃度よりも高い第２の不純物濃度を有する第１導電型の第１バッファ層と、
前記第１ベース層の他方の面に形成される第２導電型の第２ベース層と、
前記第第１バッファ層の前記第１ベース層とは反対側の面に形成され前記第２の不純物濃度よりも低い第３の不純物濃度を有する第１導電型の第２バッファ層と、
前記第２バッファ層の前記第１バッファ層とは反対側の面に形成された第２導電型のコレクタ層と、
を備えたことを特徴とする高耐圧半導体装置。 A first base layer of a first conductivity type having a first impurity concentration;
A first buffer layer of a first conductivity type formed on one surface of the first base layer and having a second impurity concentration higher than the first impurity concentration;
A second conductivity type second base layer formed on the other surface of the first base layer;
A second buffer layer of a first conductivity type formed on a surface of the first buffer layer opposite to the first base layer and having a third impurity concentration lower than the second impurity concentration;
A collector layer of a second conductivity type formed on a surface of the second buffer layer opposite to the first buffer layer;
A high breakdown voltage semiconductor device comprising:
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