JP2008263578A - Amplifier - Google Patents
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Abstract
Description
本発明は、直流信号および/または交流信号を増幅する増幅器に関し、特にバイアス電流をほぼ0にすることができる増幅器に関するものである。 The present invention relates to an amplifier that amplifies a direct current signal and / or an alternating current signal, and more particularly to an amplifier that can make a bias current substantially zero.
バイアス電流は増幅器の入力端子に流れる電流であり、入力段トランジスタのベース電流や入力段FETのゲート漏れ電流に起因して発生する。図8に、このバイアス電流を小さくすることができるバイアス電流補償回路を内蔵した増幅器の構成を示す。図8において、10は信号源であり、11は直流分信号源、12は交流分信号源、13は信号源抵抗を表している。信号源10は直流成分信号源11と交流分信号源12の出力を合成した信号を出力する。
The bias current is a current flowing through the input terminal of the amplifier, and is generated due to the base current of the input stage transistor and the gate leakage current of the input stage FET. FIG. 8 shows the configuration of an amplifier having a built-in bias current compensation circuit that can reduce the bias current. In FIG. 8, 10 is a signal source, 11 is a DC component signal source, 12 is an AC component signal source, and 13 is a signal source resistance. The
20は増幅器であり、DA変換部22、電圧電流変換部23、および増幅部24で構成されている。信号源10の出力は増幅器20の入力端子21に印加され、増幅部24で増幅されて出力端子25から出力される。信号源10の出力電圧は、直流分信号源11から出力される直流成分Vdcと、交流信号源12から出力される交流成分Vacがあり、増幅部24はこの直流成分Vdcと交流成分Vacの両方を増幅する。
増幅部24の入力にはバイアス電流IBが流れる。このバイアス電流IBは入力端子21を通過して信号源抵抗13に流れる。そのため、信号源抵抗13の抵抗値をRsとすると、下記の電圧降下ΔVが発生する。
ΔV=Rs×IB
この電圧降下ΔVが直流成分Vdcに加算され、増幅器20の出力に誤差が発生する。この誤差を小さくするためには、バイアス電流IBを小さくしなければならない。そのために、DA変換部22と電圧電流変換部23を用いて、入力端子21から流出、あるいは流入するバイアス電流を小さくするようにする。DA変換部22の出力電圧は電圧電流変換部23に入力される。電圧電流変換部23は入力された電圧を電流に変換して増幅部24の入力から電流を吸い込む。電圧電流変換部23が吸い込む電流を補償電流ICALとし、このICALがバイアス電流IBに等しくなるようにDA変換部22の入力デジタル値を設定することにより、入力端子21におけるバイアス電流をほぼ0にすることができる。
ΔV = Rs × IB
This voltage drop ΔV is added to the DC component Vdc, and an error occurs in the output of the
しかし、このようなバイアス電流補償回路を内蔵した増幅器には、次のような課題があった。バイアス電流IBは一定値ではなく、増幅部24の特性、信号源10の直流成分Vdc、あるいは周囲温度によって変化する。また、直流成分Vdcの変化に対して、バイアス電流IBは通常非直線的に変化する。そのため、IB=ICALに設定するためには増幅部24の特性に合わせてDA変換部22の入力デジタル値を調整しなければならないという課題があった。また、周囲温度等の環境が変わる毎にDA変換部22の入力デジタル値を再調整しなければならず、手間がかかるという課題もあった。
However, an amplifier incorporating such a bias current compensation circuit has the following problems. The bias current IB is not a constant value, but changes depending on the characteristics of the
従って本発明の目的は、増幅部24のバイアス電流IBをキャンセルする電流を自動的に発生させることにより、バイアス電流をほぼ0にすることができる増幅器を提供することにある。
Accordingly, an object of the present invention is to provide an amplifier capable of making the bias current substantially zero by automatically generating a current that cancels the bias current IB of the
このような課題を解決するために、本発明のうち請求項1記載の発明は、
電圧信号が入力され、この電圧信号を増幅する増幅部と、
前記電圧信号が伝搬する経路の途中に配置され、この経路を流れる電流を検出する電流検出部と、
前記電流検出部の出力が入力され、この電流検出部が検出する電流が最小になるように、前記増幅部と前記電流検出部間の前記経路に電流を出力し、また電流を吸い込む補償電流発生部と、
を具備したものである。バイアス電流をほぼ0にすることができる。
In order to solve such a problem, the invention according to
An amplifying unit that receives the voltage signal and amplifies the voltage signal;
A current detector that is disposed in the middle of a path through which the voltage signal propagates and detects a current flowing through the path;
Compensation current generation that outputs current to the path between the amplification unit and the current detection unit and sucks current so that the output of the current detection unit is input and the current detected by the current detection unit is minimized And
Is provided. The bias current can be made almost zero.
請求項2記載の発明は、請求項1記載の発明において、
前記電流検出部を、抵抗とこの抵抗に並列に接続されたコンデンサで構成するようにしたものである。構成が簡単になり、かつ高周波信号が阻止されることがない。
The invention according to
The current detection unit is configured by a resistor and a capacitor connected in parallel to the resistor. The structure is simplified and high frequency signals are not blocked.
請求項3記載の発明は、請求項1記載の発明において、
前記電流検出部をコンデンサとしたものである。構成が簡単になり、かつ高周波信号が阻止されることがない。
The invention according to claim 3 is the invention according to
The current detection unit is a capacitor. The structure is simplified and high frequency signals are not blocked.
請求項4記載の発明は、請求項1乃至請求項3いずれかに記載の発明において、
前記補償電流発生部を、前記電流検出部の出力が入力され、前記増幅部の入力端子から電流を吸い込み、また前記入力端子に電流を吐き出す差動増幅部で構成するようにしたものである。構成が簡単になる。
The invention according to claim 4 is the invention according to any one of
The compensation current generator is configured by a differential amplifier that receives the output of the current detector, sucks current from the input terminal of the amplifier, and discharges current to the input terminal. Configuration is simplified.
請求項5記載の発明は、請求項1乃至請求項3いずれかに記載の発明において、
前記補償電流発生部を、前記電流検出部の出力が入力される差動増幅部と、
この差動増幅部によってドライブされ、前記増幅部と前記電流検出部間の前記経路から電流を吸い込むFETで構成するようにしたものである。構成が簡単になる。
The invention according to claim 5 is the invention according to any one of
The compensation current generation unit, a differential amplification unit to which an output of the current detection unit is input; and
The FET is driven by the differential amplifier, and is configured by an FET that sucks current from the path between the amplifier and the current detector. Configuration is simplified.
請求項6記載の発明は、請求項1乃至請求項3いずれかに記載の発明において、
前記補償電流発生部を、前記電流検出部の出力が入力される差動増幅部と、
前記差動増幅部によってドライブされる第1のFETと、
前記第1のFETのドレインとソースが接続されると共にゲートに一定電圧が印加され、前記増幅部と前記電流検出部間の前記経路から電流を吸い込む第2のFETと、
で構成するようにしたものである。振幅が大きな信号が入力されても正常に動作する。
The invention according to claim 6 is the invention according to any one of
The compensation current generation unit, a differential amplification unit to which an output of the current detection unit is input; and
A first FET driven by the differential amplifier;
A second FET for connecting a drain and a source of the first FET and applying a constant voltage to the gate, and sucking a current from the path between the amplifying unit and the current detecting unit;
It is made up of. Even if a signal with a large amplitude is input, it operates normally.
請求項7記載の発明は、請求項1乃至請求項6いずれかに記載の発明において、
前記補償電流発生部は、前記増幅部と前記電流検出部間の前記経路に一定電流を出力する定電流源を具備したものである。増幅部に流れ込むタイプのバイアス電流であっても補償できる。
The invention according to claim 7 is the invention according to any one of
The compensation current generation unit includes a constant current source that outputs a constant current to the path between the amplification unit and the current detection unit. Even a bias current of a type flowing into the amplifying unit can be compensated.
請求項8記載の発明は、請求項4乃至請求項7いずれかに記載の発明において、
前記差動増幅部の出力端子と反転入力端子との間にコンデンサを接続したものである。位相余裕をとることができる。
The invention according to
A capacitor is connected between the output terminal and the inverting input terminal of the differential amplifier. A phase margin can be taken.
請求項9記載の発明は、請求項8記載の発明において、
前記差動増幅部の出力端子と反転入力端子との間に接続されたコンデンサの容量を、前記電流検出部を構成するコンデンサの容量と等しいか、または大きくしたものである。安定な増幅器が得られる。
The invention according to claim 9 is the invention according to
The capacitance of the capacitor connected between the output terminal and the inverting input terminal of the differential amplification unit is equal to or larger than the capacitance of the capacitor constituting the current detection unit. A stable amplifier is obtained.
請求項10記載の発明は、請求項4乃至請求項9いずれかに記載の発明において、
前記電流検出部の出力と前記差動増幅部の非反転入力端子間に接続された抵抗と、
この非反転入力端子と共通電位点間に接続されたコンデンサと、
を具備したものである。急峻な立ち上がりの信号が入力されても差動増幅部やFETがカットオフされることがない。
The invention according to
A resistor connected between the output of the current detector and the non-inverting input terminal of the differential amplifier;
A capacitor connected between the non-inverting input terminal and the common potential point;
Is provided. Even if a signal having a steep rise is input, the differential amplifier and the FET are not cut off.
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項1、2、3、4、5、6、7、8、9および10の発明によれば、電圧信号を増幅して出力する増幅器において、前記電圧信号が伝搬する経路にこの経路を流れる電流を検出する電流検出部を配置し、この電流検出部の出力を補償電流発生部に入力して、この補償電流発生部は、前記電流検出部が検出する電流値が最小になるように、電流検出部と増幅部間の経路に電流を出力し、また前記経路から電流を吸い込むようにした。
As is apparent from the above description, the present invention has the following effects.
According to the first, second, third, fourth, fifth, sixth, seventh, eighth, ninth, and tenth inventions, in an amplifier that amplifies and outputs a voltage signal, the voltage signal propagates through this path. A current detection unit for detecting current is arranged, and the output of the current detection unit is input to the compensation current generation unit.This compensation current generation unit is configured so that the current value detected by the current detection unit is minimized. A current is output to a path between the current detection unit and the amplification unit, and a current is sucked from the path.
増幅する電圧信号が伝搬する経路に流れる電流が最小になるように自動的に制御されるので、バイアス電流がほぼ0の増幅器を実現することができるという効果がある。従って、信号源抵抗が大きい場合や、バイポーラプロセスを用いる低歪み率増幅器に用いて特に効果が大きい。 Since the control is automatically performed so that the current flowing through the path through which the voltage signal to be amplified propagates is minimized, there is an effect that an amplifier having substantially zero bias current can be realized. Therefore, the present invention is particularly effective when the signal source resistance is large or when used in a low distortion factor amplifier using a bipolar process.
また、自動的にバイアス電流がほぼ0になるように制御されるので、調整が不要であり、かつ周囲温度など動作条件が変化しても再調整を行う必要がないという効果もある。 In addition, since the bias current is automatically controlled to be almost zero, there is an effect that adjustment is not necessary and readjustment is not necessary even if operating conditions such as ambient temperature change.
以下本発明を、図面を用いて詳細に説明する。図1は本発明に係る増幅器の一実施例を示す構成図である。なお、図8と同じ要素には同一符号を付し、説明を省略する。図1において、30は増幅器であり、電流検出部31、補償電流発生部32、および増幅部24で構成されている。33はこの増幅器30の入力端子、34は出力端子である。入力端子33には信号源10から信号が印加される。電流検出部31は抵抗R1とコンデンサC1が並列接続された構成を有し、入力端子33と増幅部24の入力端子を接続する経路の途中に配置されている。
Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of an amplifier according to the present invention. In addition, the same code | symbol is attached | subjected to the same element as FIG. 8, and description is abbreviate | omitted. In FIG. 1,
補償電流発生部32は抵抗R2〜R4、コンデンサC2、C3、差動増幅部Q1、およびNチャンネルMOSFETQ2で構成されている。抵抗R2、R3の一端はそれぞれ電流検出部31の出力端子に接続され、抵抗R2の他端は差動増幅部Q1の非反転入力端子に、抵抗R3の他端は差動増幅部Q1の反転入力端子に接続されている。差動増幅部Q1の出力と反転入力端子との間にはコンデンサC2が、非反転入力端子と共通電位点との間にはコンデンサC3が接続されている。
The compensation
差動増幅部Q1の出力端子とMOSFETQ2のソースは抵抗R4を介して接続されている。このMOSFETQ2のドレインは電流検出部31と増幅部24を接続する経路に、ゲートは差動増幅部Q1の非反転入力端子に接続されている。差動増幅部Q1にはバイアス電流が小さな差動増幅器を用い、MOSFETQ2にはゲート漏れ電流が小さいMOSFETを用いる。また、増幅部24のバイアス電流IBは、増幅部24から流れ出す方向(図1矢印方向)に流れるとする。
The output terminal of the differential amplifier Q1 and the source of the MOSFET Q2 are connected via a resistor R4. The drain of the MOSFET Q2 is connected to the path connecting the
このような構成において、MOSFETQ2は差動増幅部Q1でドライブされ、ドレインが接続されている経路から補償電流ICALを吸い込む。そのため、抵抗R1にはIIN(=IB−ICAL)のバイアス電流が流れ、その両端に電圧降下が発生する。この抵抗R1の両端電圧は差動増幅部Q1に入力される。 In such a configuration, the MOSFET Q2 is driven by the differential amplifying unit Q1, and sucks the compensation current ICAL from the path to which the drain is connected. For this reason, a bias current of IIN (= IB-ICAL) flows through the resistor R1, and a voltage drop is generated at both ends thereof. The voltage across the resistor R1 is input to the differential amplifier Q1.
バイアス電流IBが平衡状態から増加するとIINが増加し、抵抗R1による降下電圧が増加して、差動増幅部Q1の反転入力端子の電圧が高くなる。そのため、差動増幅部Q1の出力電圧が低下し、MOSFETQ2のソース電圧も低下する。MOSFETQ2のゲート電圧は変わらないので、ゲート・ソース間電圧が増加し、ドレイン電流すなわちICALが増加して、IBの増加分をうち消す。このため、IINは増加しない。このようにして、新しい平衡状態に移行する。すなわち、補償電流発生部32はボルテージフォロアとして動作する。
When the bias current IB increases from the equilibrium state, IIN increases, the voltage drop due to the resistor R1 increases, and the voltage at the inverting input terminal of the differential amplifier Q1 increases. For this reason, the output voltage of the differential amplifier Q1 decreases, and the source voltage of the MOSFET Q2 also decreases. Since the gate voltage of the MOSFET Q2 does not change, the gate-source voltage increases, the drain current, that is, ICAL increases, and the increase in IB is erased. For this reason, IIN does not increase. In this way, a new equilibrium state is entered. That is, the compensation
差動増幅部Q1のゲインが充分大きいと、差動増幅部Q1は入力電圧、すなわち電流検出部31の出力電圧がほぼ0になるように、MOSFETQ2をドライブする。すなわち、IB≒ICALになり、IINはほぼ0を維持する。このため、バイアス電流IBが変化しても自動的にICALが変化し、IINをほぼ0に保つ。また、差動増幅部Q1やMOSFETQ2等の素子の特性にばらつきがあっても、それを吸収することができる。
When the gain of the differential amplifier Q1 is sufficiently large, the differential amplifier Q1 drives the MOSFET Q2 so that the input voltage, that is, the output voltage of the
この実施例では増幅部24の入力信号の経路に抵抗R1が挿入されているので、特に入力信号が高周波になると信号が伝達し難くなる。そのため、抵抗R1に並列にコンデンサC1を接続し、高周波におけるインピーダンスを下げ、高周波信号が伝達し易くなるようにしている。
In this embodiment, since the resistor R1 is inserted in the path of the input signal of the amplifying
また、条件によっては抵抗R1、差動増幅部Q1、MOSFETQ2で構成されるフィードバックループが不安定になる場合がある。このため、コンデンサC2を差動増幅部Q1の帰還路に挿入し、位相余裕を持たせている。抵抗R1、R3、R4の抵抗値をそれぞれR1、R3、R4、コンデンサC1、C2の容量をそれぞれC1、C2とすると、位相余裕を維持するための条件は下式になる。この条件を満足するように、各抵抗値および容量値を選定する。
(R2/R4)×(2/(C2×R3))≦1/(C1×R1)
Also, depending on the conditions, the feedback loop composed of the resistor R1, the differential amplifier Q1, and the MOSFET Q2 may become unstable. For this reason, the capacitor C2 is inserted in the feedback path of the differential amplifying unit Q1 to provide a phase margin. When the resistance values of the resistors R1, R3, and R4 are R1, R3, and R4, and the capacitances of the capacitors C1 and C2 are C1 and C2, respectively, the condition for maintaining the phase margin is as follows. Each resistance value and capacitance value are selected so as to satisfy this condition.
(R2 / R4) × (2 / (C2 × R3)) ≦ 1 / (C1 × R1)
差動増幅部Q1のオフセット電圧の影響を少なくするためには、抵抗R1の抵抗値を大きくする必要がある。抵抗R1の抵抗値を大きくすると上式が成立し難くなるので、抵抗値、容量値の選定には注意が必要である。 In order to reduce the influence of the offset voltage of the differential amplifier Q1, it is necessary to increase the resistance value of the resistor R1. When the resistance value of the resistor R1 is increased, the above equation becomes difficult to be established, so care must be taken in selecting the resistance value and the capacitance value.
入力端子33に印加される電圧が急激に変化すると、差動増幅部Q1やMOSFETQ2が一時的にカットオフする可能性がある。カットオフが頻繁に発生するとIBとICALの差が大きくなり、IINをほぼ0に維持することが難しくなる。そのため、コンデンサC3を挿入して高周波におけるインピーダンスを下げ、カットオフが発生しないようにしている。なお、入力端子33に印加される入力信号の立ち上がりが遅い場合、あるいはMOSFETQ2の種類によっては、抵抗R2とコンデンサC3を省略することができる。
When the voltage applied to the
図2に図1実施例のシミュレーション結果を示す。なお、抵抗R1、R4の抵抗値を100kΩ、抵抗R2、R3の抵抗値を10MΩ、コンデンサC1、C2の容量を0.01μF、コンデンサC3の容量を10pF、IB=1μA、信号源10の信号源抵抗13を1kΩ、増幅部24の入力容量を10pF、差動増幅部Q1のGB積(Gain Band width product)を1MHzとした。
FIG. 2 shows a simulation result of the embodiment of FIG. The resistance values of the resistors R1 and R4 are 100 kΩ, the resistance values of the resistors R2 and R3 are 10 MΩ, the capacitances of the capacitors C1 and C2 are 0.01 μF, the capacitance of the capacitor C3 is 10 pF, IB = 1 μA, and the
図1(A)はバイアス電流の改善度を表すグラフであり、横軸は増幅部24のバイアス電流IB、縦軸は入力端子33におけるバイアス電流IINである。IB=4μAのときのIINは−170pAであり、約1/24000に改善されている。図2(B)は1Vppの矩形波を入力端子33に与えたときの出力端子34の波形であり、横軸は時間、縦軸は電圧である。図からわかるように、波形の劣化は見られない。
FIG. 1A is a graph showing the improvement degree of the bias current. The horizontal axis represents the bias current IB of the
図3に本発明の他の実施例を示す。なお、図1と同じ要素には同一符号を付し、説明を省略する。図3において、40は増幅器であり、電流検出部31、増幅部24および補償電流発生部41で構成されている。
FIG. 3 shows another embodiment of the present invention. In addition, the same code | symbol is attached | subjected to the same element as FIG. 1, and description is abbreviate | omitted. In FIG. 3,
補償電流発生部41は抵抗R2、R3、R5、R6、コンデンサC2、C3、差動増幅部Q1、PチャンネルMOSFETQ3、NチャンネルMOSFETQ4、定電流源Isc、およびバイアス電源VBで構成されている。図1実施例と同様に、電流検出部31の出力はそれぞれ抵抗R2、R3を介して差動増幅部Q1の非反転入力端子と反転入力端子に入力される。差動増幅部Q1の出力と反転入力端子間にはコンデンサC2が接続され、その非反転入力端子と共通電位点間にはコンデンサC3が接続されている。
The compensation
MOSFETQ3のゲートは差動増幅部Q1の非反転入力端子に、ドレインは抵抗R5を介して差動増幅部Q1の出力端子に、ソースはMOSFETQ4のソースに接続されており、このソースの共通接続点は抵抗R6を介して負電源VSSに接続されている。 The gate of the MOSFET Q3 is connected to the non-inverting input terminal of the differential amplifier Q1, the drain is connected to the output terminal of the differential amplifier Q1 via the resistor R5, and the source is connected to the source of the MOSFET Q4. Is connected to a negative power supply VSS via a resistor R6.
バイアス電源VBはMOSFETのQ4のゲートと電源VSSの間に一定電圧を供給する。MOSFETQ4のドレインは、電流検出部31と増幅部24を接続する経路に接続される。また、正電源VDDと前記経路のドレインの間に定電流源Iscが接続される。定電流源Iscはこの経路に一定電流を出力する。
The bias power source VB supplies a constant voltage between the gate of the MOSFET Q4 and the power source VSS. The drain of the MOSFET Q4 is connected to a path connecting the
このような構成において、MOSFETQ3は差動増幅部Q1でドライブされる。MOSFETQ4と抵抗R6、バイアス電源VBで折り返しカスコードを構成している。そのため、MOSFETQ3のドレイン電流は折り返されてMOSFETQ4のドレイン電流として出力される。 In such a configuration, the MOSFET Q3 is driven by the differential amplifier Q1. The MOSFET Q4, the resistor R6, and the bias power source VB constitute a folded cascode. Therefore, the drain current of MOSFET Q3 is folded and output as the drain current of MOSFET Q4.
動作は図1実施例とほぼ同じである。すなわち、バイアス電流IBが増加してIINが増加するとMOSFETQ3のドレイン電流が増加し、その結果MOSFETQ4のドレイン電流が増加して、ICALも増加する。ICALが増加することによってバイアス電流IBの増加分はICALの方に流れ、IINは減少する。この実施例でも、差動増幅部Q1は電流検出部31の出力がほぼ0、すなわちバイアス電流IINがほぼ0になるように動作する。
The operation is almost the same as in the embodiment of FIG. That is, when the bias current IB increases and IIN increases, the drain current of the MOSFET Q3 increases. As a result, the drain current of the MOSFET Q4 increases and ICAL also increases. As ICAL increases, the increase in bias current IB flows toward ICAL, and IIN decreases. Also in this embodiment, the differential amplifier Q1 operates so that the output of the
図1実施例では、MOSFETQ2のゲートは入力端子33に印加される入力信号に追従して変化する。そのため、入力信号が大きな振幅で急激に立ち上がると、そのドレイン−ソース間電圧が小さくなり、定電流源として動作できなくなる。その結果、入力信号の交流分の振幅は1Vpp程度の小振幅でなければならない。
In the embodiment of FIG. 1, the gate of the MOSFET Q2 changes following the input signal applied to the
図3実施例では、MOSFETQ2と同様の働きを行うMOSFETQ4のゲート電圧はVSS+VBの低い電位に固定されている。そのため、入力信号が大きな振幅で変化しても追従することができるという利点がある。 In the embodiment of FIG. 3, the gate voltage of the MOSFET Q4 that performs the same function as the MOSFET Q2 is fixed at a low potential of VSS + VB. Therefore, there is an advantage that it can follow even if the input signal changes with a large amplitude.
なお、図3実施例では定電流源Iscを用い、電流検出部31と増幅部24の間の経路に一定電流を流すように構成されている。MOSFETQ4のドレイン電流を定電流源Iscの出力電流より小さくすると、ICALの方向を逆にすることができる。すなわち、増幅部24がバイアス電流を吸い込むタイプの増幅器であっても、バイアス電流IBを補償して、IINをほぼ0にすることができる。また、ICALを図3の方向に限定するなら、定電流源Iscを省略することもできる。さらに、図1実施例で定電流源Iscを追加すると、増幅部24がバイアス電流を吸い込むタイプであっても、バイアス電流を補償してIINをほぼ0にすることができる。なお、図1、図3の実施例ではQ2〜Q4としてMOSFETを用いたが、ゲート漏れ電流が小さいFETであれば、MOSFETに限定されることはない。
In the embodiment of FIG. 3, the constant current source Isc is used, and a constant current is passed through the path between the
図4に本発明の他の実施例を示す。なお、図1と同じ要素には同一符号を付し、説明を省略する。図4において、50は増幅器であり、補償電流発生部51、電流検出部52および増幅部24で構成されている。図1、図3実施例では、電流検出部31は抵抗とコンデンサの並列回路で構成されていたが、この実施例ではコンデンサC4のみで構成されている。電流検出部52は、電流検出部31と同様に増幅部24の入力端子と、入力端子33の間に配置されている。
FIG. 4 shows another embodiment of the present invention. The same elements as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted. In FIG. 4,
補償電流発生部51は、差動増幅部Q1、抵抗R2、R3、R7、およびコンデンサC2、C3で構成されている。補償電流発生部51は、図1実施例の補償電流発生部32とほぼ同じ構成を有しているが、MOSFETQ2を用いていない。差動増幅部Q1の出力端子は抵抗R7を介して増幅部24の入力端子に接続されている。電流検出部52の両端電圧はそれぞれ抵抗R2、R3を介して差動増幅部Q1の非反転、反転入力端子に入力される。また、差動増幅部Q1の出力端子と反転入力端子間にはコンデンサC2が接続され、差動増幅部Q1の非反転入力端子と共通電位点間にはコンデンサC3が接続されている。
The compensation
次に、この実施例の動作を説明する。入力端子33と増幅部24の入力端子の間にはコンデンサC4が配置されているので、増幅部24のバイアス電流IBは入力端子33には流れない。そのため、入力端子33に流れる電流は差動増幅部Q1のバイアス電流のみになる。差動増幅部Q1として、初段部にFETが使用されているFET入力アンプのようなバイアス電流が非常に小さいアンプを用いることにより、増幅器50の入力電流IINを非常に小さくすることができる。このため、抵抗R2の電圧降下を無視することができる。
Next, the operation of this embodiment will be described. Since the capacitor C <b> 4 is disposed between the
差動増幅部Q1が接続されていないと、コンデンサC4は増幅部24のバイアス電流IBによって充電され、その両端の電圧はこのバイアス電流IBに比例する速度で増加する。すなわち、コンデンサC4は電流検出部として動作する。しかし、差動増幅部Q1が接続されているので、この差動増幅部Q1は電流ICALを引き込み、コンデンサC4に電流が流れ込まないようにする。差動増幅部Q1の利得が十分大きいと、差動増幅部Q1は電流検出部52両端の差電圧が0になるように動作する。
If the differential amplifier Q1 is not connected, the capacitor C4 is charged by the bias current IB of the
従って、入力端子33に印加された入力電圧はそのまま増幅部24に入力され、増幅されて出力端子34から出力される。すなわち、差動電流発生部51はボルテージフォロアと同様の動作をする。
Therefore, the input voltage applied to the
入力端子33に印加される入力電圧が一定であるという条件下で、増幅部24のバイアス電流IBが増加したとする。この増加した電流はコンデンサC4に流れ込み、その結果コンデンサC4両端の電圧が増加する。この電圧は差動増幅部Q1の反転/非反転入力端子に印加される。差動増幅部Q1はこれら2つの入力端子間の電圧が0になるようにICALを制御する。
It is assumed that the bias current IB of the amplifying
その結果、コンデンサC4両端の電圧は0になり、かつIB=ICALとなる。増幅部24のバイアス電流IBは全て差動増幅部Q1に吸い込まれ、コンデンサC4に電流が流れ込むことはない。このようにして、周囲温度や入力端子33に印加される入力信号の直流分、あるいは増幅部24のばらつきなどによってバイアス電流IBが変化しても、コンデンサC4両端電圧が0になるように制御される。
As a result, the voltage across the capacitor C4 becomes 0 and IB = ICAL. All the bias current IB of the
次に、コンデンサC2〜C4を配置したことによる効果について説明する。前述したように、コンデンサC4はバイアス電流IBとICALがバランスしていないことを検出する電流検出部として動作するが、その他に交流インピーダンスを下げて、入力端子33に印加される入力信号の交流成分を増幅部24に伝達する役割を果たしている。そのため、入力信号に高周波成分が含まれていても、減衰することなく、そのまま増幅部24に入力される。
Next, effects obtained by arranging the capacitors C2 to C4 will be described. As described above, the capacitor C4 operates as a current detection unit that detects that the bias currents IB and ICAL are not balanced, but in addition, the AC impedance of the input signal applied to the
一方、補償電流発生部51と電流検出部52からなるフィードバックループにとっては、コンデンサC4は遅れ要素になり、このフィードバックループが不安定になるという欠点がある。そのため、差動増幅部Q1の出力端子と反転入力端子間にコンデンサC2を配置して、位相補償を行う。
On the other hand, for the feedback loop composed of the compensation
また、入力端子33に印加される入力信号が急激に立ち上がり、また立ち下がると、差動増幅部Q1が一時的にカットオフする。このカットオフが頻繁に発生すると補償電流ICALがバイアス電流IBに正確に一致しなくなり、残差が大きくなる可能性がある。このカットオフを防止するために、差動増幅部Q1の非反転入力端子と共通電位点間にコンデンサC3を配置して入力信号の急激な変化を和らげ、カットオフを防止する。和らげる程度は、抵抗R2の抵抗値とコンデンサC3の容量値できまる。なお、差動増幅部Q1の応答が遅い場合、あるいは入力信号が急激に立ち上がり、立ち下がることがない場合は、コンデンサC3を省略することができる。
Further, when the input signal applied to the
次に、補償電流発生部51と電流検出部52で構成されるフィードバックループの安定性を維持する条件について説明する。図5は図4実施例の増幅器50を模式的に表した図である。なお、図4と同じ要素には同一符号を付し、説明を省略する。図5において、60は交流電圧源であり、その一端は抵抗R2の一端に接続され、かつ接地される。また、他端は抵抗R3とR7の接続点に接続される。交流電圧源60は、コンデンサC4両端に発生する交流信号を模式化したものである。
Next, conditions for maintaining the stability of the feedback loop composed of the compensation
抵抗R2の一端は接地されているので、他端の電位、すなわち差動増幅部Q1の非反転入力端子の電位は一定になる。抵抗R2の一端が接地されていなくても、抵抗R2とコンデンサC3の積である時定数が十分小さいとすると、抵抗R2の電圧降下は無視できる。
差動増幅部Q1の非反転入力端子と反転入力端子の電位は同電位になるので、交流電圧源60の両端電圧をV、抵抗R3の抵抗値を同じR3で表すと、抵抗R3に流れる電流I1は下記(1)式になる。
I1=V/R3 ・・・・・・・・・・ (1)
Since one end of the resistor R2 is grounded, the potential at the other end, that is, the potential at the non-inverting input terminal of the differential amplifier Q1 is constant. Even if one end of the resistor R2 is not grounded, the voltage drop of the resistor R2 can be ignored if the time constant, which is the product of the resistor R2 and the capacitor C3, is sufficiently small.
Since the potentials of the non-inverting input terminal and the inverting input terminal of the differential amplifier Q1 are the same, if the voltage across the
I1 = V / R3 (1)
コンデンサC2の容量値を同じ記号のC2で表すと、差動増幅部Q1の出力電圧Vopは下記(2)式になる。なお、jは虚数単位、ωは交流電圧源60の出力信号の角周波数である
Vop=−I1/(jωC2) ・・・・・ (2)
When the capacitance value of the capacitor C2 is represented by C2 having the same symbol, the output voltage Vop of the differential amplifying unit Q1 is expressed by the following equation (2). Here, j is an imaginary unit, and ω is an angular frequency of the output signal of the
上記(1)式を(2)式に代入すると、下記(3)式が得られる。
Vop=−V/(jω・C2・R3) ・・・・・ (3)
この(3)式から、抵抗R7に流れる電流I2は下記(4)式になる。
I2=(V−Vop)/R7 ・・・・・・ (4)
R7は抵抗R7の抵抗値である。
Substituting the above equation (1) into equation (2) yields the following equation (3).
Vop = −V / (jω · C2 · R3) (3)
From this equation (3), the current I2 flowing through the resistor R7 is represented by the following equation (4).
I2 = (V−Vop) / R7 (4)
R7 is the resistance value of the resistor R7.
上記(4)式を(3)式に代入すると、下記(5)式が得られる。
I2={V−(−V/(jω・C2・R3))}/R7
=V/R7+V/(jω・C2・R3・R7) ・・・・ (5)
この(5)式右辺の第1項は抵抗R7に電圧Vを印加したときに流れる電流であり、第2項はインダクタンスに電圧Vを印加したときに流れる電流と同じ形をしている。
By substituting the above equation (4) into equation (3), the following equation (5) is obtained.
I2 = {V − (− V / (jω · C2 · R3))} / R7
= V / R7 + V / (jω · C2 · R3 · R7) (5)
The first term on the right side of the equation (5) is the current that flows when the voltage V is applied to the resistor R7, and the second term has the same shape as the current that flows when the voltage V is applied to the inductance.
前記(5)式を踏まえて図5を書き直した等価回路を図6に示す。なお、図5と同じ要素には同一符号を付し、説明を省略する。図6において、Leqは等価インダクタンスであり、そのインダクタンスを同じ記号のLeqで表すと、下記(6)式になる。
Leq=C2・R3・R7 ・・・・・・ (6)
FIG. 6 shows an equivalent circuit in which FIG. 5 is rewritten based on the equation (5). The same elements as those in FIG. 5 are denoted by the same reference numerals and description thereof is omitted. In FIG. 6, Leq is an equivalent inductance. When the inductance is represented by Leq of the same symbol, the following equation (6) is obtained.
Leq = C2 / R3 / R7 (6)
以上の結果を踏まえて表現した増幅器50の等価回路を図7に示す。なお、図4と同じ要素には同一符号を付し、説明を省略する。図7において、等価抵抗Reqは抵抗R3とR7の合成抵抗であり、下記(7)式で表される。また、等価インダクタンスLeqは前記(6)式で表される。
Req=(R3・R7)/(R3+R7) ・・・・・・・ (7)
An equivalent circuit of the
Req = (R3 · R7) / (R3 + R7) (7)
図7によると、増幅部24の入力から左を見たインピーダンスは、コンデンサC4と等価抵抗Req、等価インダクタンスLeqを並列接続した値になる。すなわち、等価的に入力端子33と増幅部24との間にコンデンサC4、等価抵抗Req、等価インダクタンスLeqが並列接続されたように見える。
According to FIG. 7, the impedance viewed from the left of the input of the amplifying
増幅部24の入力インピーダンスが充分高いとすると、入力端子33に印加された電圧はそのまま増幅部24に印加される。しかし、実際には入力インピーダンスは高抵抗ではあるが有限の値を示し、また高周波領域で小さい容量性の特性を示す。このため、コンデンサC4、等価抵抗Req、等価インダクタンスLeqにはわずかであるが電流が流れる。このような場合、図7の等価回路が成立する周波数範囲内に渡ってある程度低インピーダンスであり、かつ共振特性が非振動的でなければならない。
If the input impedance of the amplifying
図7の等価回路が非振動的であるためには、下記(8)式が成立しなければならない。
Req≦(√(Leq/C4))/2 ・・・・・・ (8)
この(8)式に前記(6)、(7)式を代入し、整理すると下記(9)式が得られる。
4・R3・R7/(R3+R7)2≦C2/C4 ・・・・・・ (9)
In order for the equivalent circuit of FIG. 7 to be non-vibrating, the following equation (8) must be established.
Req ≦ (√ (Leq / C4)) / 2 (8)
By substituting the above formulas (6) and (7) into the formula (8) and rearranging, the following formula (9) is obtained.
4 ・ R3 ・ R7 / (R3 + R7) 2 ≦ C2 / C4 ・ ・ ・ ・ ・ ・ (9)
この(9)式を満足させるように抵抗R3、R7、およびコンデンサC2、C4の値を選択することにより、増幅器50を安定に動作させることができる。抵抗R3とR7の抵抗値が等しいとすると、前記(9)式は下記(10)式になる。すなわち、コンデンサC2をC4より大きくすることにより、増幅器50を安定に動作させることができる。
C4≦C2 ・・・・・・・ (10)
The
C4 ≦ C2 (10)
なお、 本発明は低歪み率の増幅器に用いると、特に効果が大きい。低歪み率増幅器を構成する素子は通常バイポーラプロセスで製造されるため、バイアス電流を小さくすることが困難である。バイアス電流が大きいと、直流成分を含む入力信号を忠実に増幅することが難しくなる。特に、信号源の出力インピーダンスが高いと、バイアス電流によって直流電圧誤差が発生するので、バイアス電流は小さくなければならない。本発明を用いると、増幅器のバイアス電流をほぼ0にすることができるので、バイアス電流が大きいバイポーラプロセスを用いても、バイアス電流が小さい増幅器を実現することができる。 The present invention is particularly effective when used in an amplifier having a low distortion rate. Since elements constituting the low distortion factor amplifier are usually manufactured by a bipolar process, it is difficult to reduce the bias current. When the bias current is large, it is difficult to faithfully amplify an input signal including a DC component. In particular, if the output impedance of the signal source is high, a DC voltage error occurs due to the bias current, so the bias current must be small. When the present invention is used, the bias current of the amplifier can be made substantially zero, so that an amplifier with a small bias current can be realized even when a bipolar process with a large bias current is used.
24 増幅部
30、40、50 増幅器
31、52 電流検出部
32、41、51 補償電流発生部
33 入力端子
34 出力端子
60 交流電圧源
R1〜R7 抵抗
C1〜C4 コンデンサ
Q1 差動増幅部
Q2、Q3、Q4 MOSFET
Isc 定電流源
VB バイアス電源
IB、IIN バイアス電流
ICAL 補償電流
VDD、VSS 電源
24
Isc Constant current source VB Bias power supply IB, IIN Bias current ICAL Compensation current VDD, VSS Power supply
Claims (10)
前記電圧信号が伝搬する経路の途中に配置され、この経路を流れる電流を検出する電流検出部と、
前記電流検出部の出力が入力され、この電流検出部が検出する電流が最小になるように、前記増幅部と前記電流検出部間の前記経路に電流を出力し、また電流を吸い込む補償電流発生部と、
を具備したことを特徴とする増幅器。 An amplifying unit that receives the voltage signal and amplifies the voltage signal;
A current detector that is disposed in the middle of a path through which the voltage signal propagates and detects a current flowing through the path;
Compensation current generation that outputs current to the path between the amplification unit and the current detection unit and sucks current so that the output of the current detection unit is input and the current detected by the current detection unit is minimized And
An amplifier comprising:
前記電流検出部の出力が入力され、前記増幅部の入力端子から電流を吸い込み、また前記入力端子に電流を吐き出す差動増幅部で構成されることを特徴とする請求項1乃至請求項3いずれかに記載の増幅器。 The compensation current generator is
4. A differential amplifying unit configured to receive an output of the current detecting unit, suck current from an input terminal of the amplifying unit, and discharge current to the input terminal. An amplifier according to the above.
前記電流検出部の出力が入力される差動増幅部と、
この差動増幅部によってドライブされ、前記増幅部と前記電流検出部間の前記経路から電流を吸い込むFETで構成されることを特徴とする請求項1乃至請求項3いずれかに記載の増幅器。 The compensation current generator is
A differential amplifier to which the output of the current detector is input;
The amplifier according to any one of claims 1 to 3, wherein the amplifier is driven by the differential amplifying unit and includes an FET that sucks current from the path between the amplifying unit and the current detecting unit.
前記電流検出部の出力が入力される差動増幅部と、
前記差動増幅部によってドライブされる第1のFETと、
前記第1のFETのドレインとソースが接続されると共にゲートに一定電圧が印加され、前記増幅部と前記電流検出部間の前記経路から電流を吸い込む第2のFETと、
で構成されることを特徴とする請求項1乃至請求項3いずれかに記載の増幅器。 The compensation current generator is
A differential amplifier to which the output of the current detector is input;
A first FET driven by the differential amplifier;
A second FET for connecting a drain and a source of the first FET and applying a constant voltage to the gate, and sucking a current from the path between the amplifying unit and the current detecting unit;
The amplifier according to claim 1, wherein the amplifier is configured as follows.
この非反転入力端子と共通電位点間に接続されたコンデンサと、
を具備したことを特徴とする請求項4乃至請求項9いずれかに記載の増幅器。 A resistor connected between the output of the current detector and the non-inverting input terminal of the differential amplifier;
A capacitor connected between the non-inverting input terminal and the common potential point;
An amplifier according to any one of claims 4 to 9, further comprising:
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