JP2008260198A - パターン形成方法および電子デバイスの製造方法 - Google Patents
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Abstract
【課題】複数レイヤー間の位置合わせ誤差を小さくすることができ、簡便で環境負荷を低減させることが可能となるパターン形成方法および電子デバイスの製造方法を提供する。
【解決手段】複数のレイヤーによる層構造のパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する3次元モールドを用い、該3次元モールドの反転した多段の凹凸形状を前記基板上に形成する第1のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて、前記複数のレイヤーの内の一つのレイヤーを形成する第2のプロセスと、
前記第2のプロセスを、前記複数のレイヤーにおける前記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第3のプロセスと、を有する構成とする。
【選択図】 図1
【解決手段】複数のレイヤーによる層構造のパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する3次元モールドを用い、該3次元モールドの反転した多段の凹凸形状を前記基板上に形成する第1のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて、前記複数のレイヤーの内の一つのレイヤーを形成する第2のプロセスと、
前記第2のプロセスを、前記複数のレイヤーにおける前記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第3のプロセスと、を有する構成とする。
【選択図】 図1
Description
本発明は、パターン形成方法および電子デバイスの製造方法に関する。
中でも、ナノインプリントとインクジェットを併用した回路パターニング技術に関し、特にフレキシブルな樹脂基板を用いた薄膜トランジスタデバイスの製造方法に関する。
中でも、ナノインプリントとインクジェットを併用した回路パターニング技術に関し、特にフレキシブルな樹脂基板を用いた薄膜トランジスタデバイスの製造方法に関する。
微細加工技術で形成した凹凸をシリコン基板上に形成したレジスト層に転写する形でパターニングを行うナノインプリント技術が知られている。
ナノインプリントにおいては、多段の凹凸を有するモールド(以下、これを3次元モールド(3Dモールド)と記す)を使用することで、マイクロレンズやホログラムなどが作成出来ることが知られている。
ナノインプリントにおいては、多段の凹凸を有するモールド(以下、これを3次元モールド(3Dモールド)と記す)を使用することで、マイクロレンズやホログラムなどが作成出来ることが知られている。
3次元モールドを使った配線形成技術としては、特許文献1において、3次元モールドでレジストに転写した3次元構造に対し、リアクティブイオンエッチング(以下、これをRIEと記す)で順次エッチングすることで回路形成する方法が開示されている。
また、特許文献2においては、アディティブもしくはサブストラクティブ工法を用いて、3次元レジスト構造から3次元の配線構造を形成する技術が開示されている。
また、特許文献2においては、アディティブもしくはサブストラクティブ工法を用いて、3次元レジスト構造から3次元の配線構造を形成する技術が開示されている。
有機半導体デバイスへのナノインプリント技術の応用例として、薄膜トランジスタのソース電極及びドレイン電極の作成例が知られている。
非特許文献1においては、ナノインプリントで形成したPDMS上の凹部に、PEDOT−PSSを滴下してソース電極とドレイン電極を形成した有機薄膜トランジスタの作成例が開示されている。ここでの滴下手段としては、インクジェットが用いられている。
また、特許文献3では、インクジェットを利用したTFTシートの製造方法が提案されている。
ここでは、ゲートバスラインまたはソースバスラインの位置を検出し、その位置情報に基づいて、TFTを構成するエレメントの配列位置と形状の情報を出力し、その配列位置に各エレメントを形成する方法が開示されている。
この提案の方法を採ることで、ガラスと比べ基板の伸縮が大きい樹脂基板を用いても、基板の伸縮などで発生する位置ずれを補正することが可能となる。
特開2004−40092号公報
特開2006−032975号公報
特開2004−295121号公報
Applied Physics Letter 88, 133502, 2006年
非特許文献1においては、ナノインプリントで形成したPDMS上の凹部に、PEDOT−PSSを滴下してソース電極とドレイン電極を形成した有機薄膜トランジスタの作成例が開示されている。ここでの滴下手段としては、インクジェットが用いられている。
また、特許文献3では、インクジェットを利用したTFTシートの製造方法が提案されている。
ここでは、ゲートバスラインまたはソースバスラインの位置を検出し、その位置情報に基づいて、TFTを構成するエレメントの配列位置と形状の情報を出力し、その配列位置に各エレメントを形成する方法が開示されている。
この提案の方法を採ることで、ガラスと比べ基板の伸縮が大きい樹脂基板を用いても、基板の伸縮などで発生する位置ずれを補正することが可能となる。
ところで、上記した従来例の特許文献1や特許文献2による3次元構造を転写したレジストを使って、RIEでパターン形成する方法によれば、正確な位置合わせが可能である。
それは、転写した構造で作成するデバイスのレイヤー間の重ね合わせ誤差は、モールド上の誤差しか生じないためである。
しかしながら、上記従来例においては、デバイスのレイヤー間でエッチングストップ層がないため、段差の切り替えポイントの検出が困難であり、製造ばらつきが生じやすいという課題がある。
また、特許文献3のインクジェットによるパターン形成方法では、伸縮が大きい樹脂基板への対応は可能であるが、位置情報を検出するプロセスに費やす時間が長くなるという問題を有している。また、位置検出センサの精度とインクジェット描画ヘッドの位置精度が重畳されるため、位置合わせ精度の向上を図ることが困難となるという問題も有している。
それは、転写した構造で作成するデバイスのレイヤー間の重ね合わせ誤差は、モールド上の誤差しか生じないためである。
しかしながら、上記従来例においては、デバイスのレイヤー間でエッチングストップ層がないため、段差の切り替えポイントの検出が困難であり、製造ばらつきが生じやすいという課題がある。
また、特許文献3のインクジェットによるパターン形成方法では、伸縮が大きい樹脂基板への対応は可能であるが、位置情報を検出するプロセスに費やす時間が長くなるという問題を有している。また、位置検出センサの精度とインクジェット描画ヘッドの位置精度が重畳されるため、位置合わせ精度の向上を図ることが困難となるという問題も有している。
本発明は、上記課題に鑑み、複数レイヤー間の位置合わせ誤差を小さくすることができ、簡便で環境負荷を低減させることが可能となるパターン形成方法および電子デバイスの製造方法を提供するものである。
本発明は、次のように構成したパターン形成方法および電子デバイスの製造方法を提供するものである。
本発明のパターン形成方法は、複数のレイヤーによる層構造のパターンを形成するパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する3次元モールドを用い、該3次元モールドを基板に押し当てることによって、該3次元モールドの反転した多段の凹凸形状を前記基板上に形成する第1のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて乾燥させることにより、前記複数のレイヤーの内の一つのレイヤーを形成する第2のプロセスと、
前記第2のプロセスを、前記複数のレイヤーにおける前記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第3のプロセスと、を有することを特徴とする。
また、本発明のパターン形成方法は、前記液体利用プロセスで使用される液体材料は、上記複数のレイヤーを形成するに際し、前記複数のレイヤーに対しそれぞれ異なる材料に切り換えて用いられることを特徴とする。
また、本発明のパターン形成方法は、前記液体利用プロセスが、インクジェットであることを特徴とする。
また、本発明のパターン形成方法は、前記基板が、可撓性を有する熱可塑性樹脂であることを特徴とする。
また、本発明のパターン形成方法は、前記基板が、表面に変形層を含むことを特徴とする。
また、本発明のパターン形成方法は、前記複数のレイヤーが、基板表面に近いレイヤーL1と、その次に基板表面に近いレイヤーL2とからなり、レイヤーL2の形状の一部が平面的に見てレイヤーL1よりはみ出している部分を有し、
前記はみ出している部分はレイヤーL2上にレイヤーL1が積層されており、 前記レイヤーL2の基板表面から最も遠い位置におけるレイヤーL2のはみ出し方向と直交する幅をW1、前記基板表面におけるレイヤーL2がレイヤーL1よりはみ出している部分のはみ出し方向と直交する幅をW2としたとき、
W1<W2の関係を満たすことを特徴とする。
また、本発明の電子デバイスの製造方法は、上記したいずれかに記載のパターン形成方法を用いて電子デバイスを製造することを特徴とする。
また、本発明の電子デバイスの製造方法は、前記電子デバイスが、ソース電極、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極を有する薄膜トランジスタであって、
これらのソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層の3層分に対応した凹凸形状を有する3次元モールドを用い、インプリントにより基板内に前記3次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記電極層、前記半導体層、前記ゲート絶縁層を形成することを特徴とする。
また、本発明の電子デバイスの製造方法は、前記薄膜トランジスタが、基板表面に近いゲート絶縁層と、その次に基板表面に近い半導体層、半導体層の次に基板表面に近いソース電極及びドレイン電極を形成する電極層からなり、
前記ソース電極及びドレイン電極を形成する電極層の形状の一部が、平面的に見て半導体層よりはみ出している部分を有し、
前記半導体層からソース電極及びドレイン電極を形成する電極層がはみ出した部分には、ソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層が積層されており、
前記ソース電極及びドレイン電極を形成する電極層の基板表面から最も遠い位置におけるソース電極及びドレイン電極を形成する電極層のはみ出し方向と直交する幅をW3とし、
前記基板表面におけるソース電極及びドレイン電極を形成する電極層の上に位置するゲート絶縁層が半導体層よりはみ出している部分のはみ出し方向と直交する幅をW4としたとき、
W3<W4の関係を満たすことを特徴とする。
また、本発明の電子デバイスの製造方法は、前記電子デバイスが、第1導電体層、第2導電体層、アンチヒューズ層、絶縁体層を有するライトワンスメモリ素子であって、
これらのアンチヒューズ層、第2導電体層を形成する2層分に対応した凹凸形状を有する3次元モールドを用い、インプリントにより基板に前記3次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記アンチヒューズ層、前記第2導電体層を形成することを特徴とする。
本発明のパターン形成方法は、複数のレイヤーによる層構造のパターンを形成するパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する3次元モールドを用い、該3次元モールドを基板に押し当てることによって、該3次元モールドの反転した多段の凹凸形状を前記基板上に形成する第1のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて乾燥させることにより、前記複数のレイヤーの内の一つのレイヤーを形成する第2のプロセスと、
前記第2のプロセスを、前記複数のレイヤーにおける前記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第3のプロセスと、を有することを特徴とする。
また、本発明のパターン形成方法は、前記液体利用プロセスで使用される液体材料は、上記複数のレイヤーを形成するに際し、前記複数のレイヤーに対しそれぞれ異なる材料に切り換えて用いられることを特徴とする。
また、本発明のパターン形成方法は、前記液体利用プロセスが、インクジェットであることを特徴とする。
また、本発明のパターン形成方法は、前記基板が、可撓性を有する熱可塑性樹脂であることを特徴とする。
また、本発明のパターン形成方法は、前記基板が、表面に変形層を含むことを特徴とする。
また、本発明のパターン形成方法は、前記複数のレイヤーが、基板表面に近いレイヤーL1と、その次に基板表面に近いレイヤーL2とからなり、レイヤーL2の形状の一部が平面的に見てレイヤーL1よりはみ出している部分を有し、
前記はみ出している部分はレイヤーL2上にレイヤーL1が積層されており、 前記レイヤーL2の基板表面から最も遠い位置におけるレイヤーL2のはみ出し方向と直交する幅をW1、前記基板表面におけるレイヤーL2がレイヤーL1よりはみ出している部分のはみ出し方向と直交する幅をW2としたとき、
W1<W2の関係を満たすことを特徴とする。
また、本発明の電子デバイスの製造方法は、上記したいずれかに記載のパターン形成方法を用いて電子デバイスを製造することを特徴とする。
また、本発明の電子デバイスの製造方法は、前記電子デバイスが、ソース電極、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極を有する薄膜トランジスタであって、
これらのソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層の3層分に対応した凹凸形状を有する3次元モールドを用い、インプリントにより基板内に前記3次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記電極層、前記半導体層、前記ゲート絶縁層を形成することを特徴とする。
また、本発明の電子デバイスの製造方法は、前記薄膜トランジスタが、基板表面に近いゲート絶縁層と、その次に基板表面に近い半導体層、半導体層の次に基板表面に近いソース電極及びドレイン電極を形成する電極層からなり、
前記ソース電極及びドレイン電極を形成する電極層の形状の一部が、平面的に見て半導体層よりはみ出している部分を有し、
前記半導体層からソース電極及びドレイン電極を形成する電極層がはみ出した部分には、ソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層が積層されており、
前記ソース電極及びドレイン電極を形成する電極層の基板表面から最も遠い位置におけるソース電極及びドレイン電極を形成する電極層のはみ出し方向と直交する幅をW3とし、
前記基板表面におけるソース電極及びドレイン電極を形成する電極層の上に位置するゲート絶縁層が半導体層よりはみ出している部分のはみ出し方向と直交する幅をW4としたとき、
W3<W4の関係を満たすことを特徴とする。
また、本発明の電子デバイスの製造方法は、前記電子デバイスが、第1導電体層、第2導電体層、アンチヒューズ層、絶縁体層を有するライトワンスメモリ素子であって、
これらのアンチヒューズ層、第2導電体層を形成する2層分に対応した凹凸形状を有する3次元モールドを用い、インプリントにより基板に前記3次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記アンチヒューズ層、前記第2導電体層を形成することを特徴とする。
本発明によれば、複数レイヤー間の位置合わせ誤差を小さくすることができ、簡便で環境負荷を低減させることが可能となるパターン形成方法および電子デバイスの製造方法を実現することが可能となる。
以下、本発明の実施形態について説明するが、本発明はこれらに限定されるものではない。
本実施形態において、以下で述べる「可撓性」とは、「力を加え変形しても折れることなく、自在に曲げること」が出来る性質を指し、英語のflexible(フレキシブル)に対応するものである。
ここでの自在に曲がる範囲とは、力を取り除くと元に戻る弾性変形の範囲であり、塑性変形を伴わない範囲と換言できる。
本実施形態において、以下で述べる「可撓性」とは、「力を加え変形しても折れることなく、自在に曲げること」が出来る性質を指し、英語のflexible(フレキシブル)に対応するものである。
ここでの自在に曲がる範囲とは、力を取り除くと元に戻る弾性変形の範囲であり、塑性変形を伴わない範囲と換言できる。
また、本実施形態に用いる液体利用プロセスは、インクジェット法やディスペンス法など、ピンポイントに液滴を滴下できる技術である。
アライメント精度や作成するデバイスのサイズ等の要求仕様に応じて、適宜使う方法を選択することが可能である。
1レイヤーごとに乾燥プロセスを設け、レイヤーごとに材料を代えて機能素子を作成することが可能である。
アライメント精度や作成するデバイスのサイズ等の要求仕様に応じて、適宜使う方法を選択することが可能である。
1レイヤーごとに乾燥プロセスを設け、レイヤーごとに材料を代えて機能素子を作成することが可能である。
このようにすることで、特許文献1や特許文献2に挙げる3次元レジストを使用してRIEでパターニングを実施する場合と比べ、プロセスマージンが広く、安定した形状を得ることが可能になる。
レジストを3次元形状に変形させ、それをもとにRIE加工を実施する場合は、ダイレクトに基板そのものを変形させる本提案のプロセスと比べ間接的な手法である。
このため、RIEのプロセス安定性やレジスト材料の品質安定性、RIEプロセスによる材料変質や表面硬化などの影響を受けやすく、プロセスの再現性を保証することが困難である。
レジストを3次元形状に変形させ、それをもとにRIE加工を実施する場合は、ダイレクトに基板そのものを変形させる本提案のプロセスと比べ間接的な手法である。
このため、RIEのプロセス安定性やレジスト材料の品質安定性、RIEプロセスによる材料変質や表面硬化などの影響を受けやすく、プロセスの再現性を保証することが困難である。
しかしながら、本実施形態では、基板そのものをダイレクトに変形させる直接的な手法によることから、モールドの形状を正確にトレースしたリバース形状を基板上に形成することが容易となる。
特に、基板表面に変形しやすいPMMAやPVNなどのポリマー材料を設けた場合には、120℃前後の低温で基板表面に高精細な形状を転写することが可能になる。
特に、基板表面に変形しやすいPMMAやPVNなどのポリマー材料を設けた場合には、120℃前後の低温で基板表面に高精細な形状を転写することが可能になる。
また、特許文献3での位置情報を検出するプロセスを有するインクジェットを利用した製造方法と比べ、よりスピーディに正確なアライメントを有する電子デバイスを製造することが可能になる。
ゲートライン、ビットラインなどの位置情報を正確に読み取るためには光学的な手段を使い画像認識技術を駆使して形状位置をトレースすることが必要になる。しかしながら、ゴミブツやパターンの欠落などに起因する画像認識エラーが発生するケースもある。
例えば、XGA相当の1024x768ピクセルを調べる場合、各ピクセルの位置を確認する場合786432箇所のチェックが必要になる。
画像認識エラーが生じた場合のプログラムルーチンをうまく作成しておかないと、チェックだけで膨大な時間がかかりタクトアップの制約となる。
位置情報の確認をオフライン作業として、抜き取り式に位置確認をする手法も考えられるが樹脂基板に部分的に別材料が乗っているものを加熱した場合の変形は熱応力のかかりかたが不整である。
特に、樹脂基板においては、サンプルの保持方法やテンションの掛け方による応力の不均一が生じ、場所ごとの誤差が大きい。このため、やはり安定的に正確な位置に次プロセスを進めることが困難になる。
ゲートライン、ビットラインなどの位置情報を正確に読み取るためには光学的な手段を使い画像認識技術を駆使して形状位置をトレースすることが必要になる。しかしながら、ゴミブツやパターンの欠落などに起因する画像認識エラーが発生するケースもある。
例えば、XGA相当の1024x768ピクセルを調べる場合、各ピクセルの位置を確認する場合786432箇所のチェックが必要になる。
画像認識エラーが生じた場合のプログラムルーチンをうまく作成しておかないと、チェックだけで膨大な時間がかかりタクトアップの制約となる。
位置情報の確認をオフライン作業として、抜き取り式に位置確認をする手法も考えられるが樹脂基板に部分的に別材料が乗っているものを加熱した場合の変形は熱応力のかかりかたが不整である。
特に、樹脂基板においては、サンプルの保持方法やテンションの掛け方による応力の不均一が生じ、場所ごとの誤差が大きい。このため、やはり安定的に正確な位置に次プロセスを進めることが困難になる。
しかしながら、本実施形態の方法を用いる場合には、あらかじめ最初のインプリント段階で各レイヤーの位置関係は規定されている。
そのため、各レイヤーごとの乾燥プロセスにおいて、熱収縮による基板変形が生じたとしても相互レイヤー間の位置関係は不変である。
このため、モールド精度を反映した位置合わせが可能である。位置合わせに必要なマージンを減らせることで配線間のオーバーラップによるキャパシタンスが減ることにより、配線における信号遅延が減少しデバイスの性能が向上する。
さらには性能の基板面内でのばらつきを抑制することが可能である。
そのため、各レイヤーごとの乾燥プロセスにおいて、熱収縮による基板変形が生じたとしても相互レイヤー間の位置関係は不変である。
このため、モールド精度を反映した位置合わせが可能である。位置合わせに必要なマージンを減らせることで配線間のオーバーラップによるキャパシタンスが減ることにより、配線における信号遅延が減少しデバイスの性能が向上する。
さらには性能の基板面内でのばらつきを抑制することが可能である。
つぎに、本実施の形態におけるパターン形成方法の説明をする。
図1に、本実施の形態におけるパターン形成方法を説明するためのフローチャートを示す。
本実施の形態におけるパターン形成方法においては、複数のレイヤーによる層構造の機能素子を形成するため、これら複数のレイヤーに対応する多段の凹凸形状を有する3次元モールドを用いる。
そして、まず、第1のプロセスにおいて、上記3次元モールドを基板に押し当て、該3次元モールドにおける多段の凹凸形状の反転した凹凸形状を、基板上に形成する。
その際、上記3次元モールドと接する基板表面近傍の温度をガラス転移点付近まで上昇させて圧力を加える。その後、適切な温度まで冷却させモールドを離型することで、上記モールドにおける多段の凹凸形状の反転した凹凸形状を、基板表面上に転写することが出来る。
図1に、本実施の形態におけるパターン形成方法を説明するためのフローチャートを示す。
本実施の形態におけるパターン形成方法においては、複数のレイヤーによる層構造の機能素子を形成するため、これら複数のレイヤーに対応する多段の凹凸形状を有する3次元モールドを用いる。
そして、まず、第1のプロセスにおいて、上記3次元モールドを基板に押し当て、該3次元モールドにおける多段の凹凸形状の反転した凹凸形状を、基板上に形成する。
その際、上記3次元モールドと接する基板表面近傍の温度をガラス転移点付近まで上昇させて圧力を加える。その後、適切な温度まで冷却させモールドを離型することで、上記モールドにおける多段の凹凸形状の反転した凹凸形状を、基板表面上に転写することが出来る。
次に、第2のプロセスにおいて、上記転写された多段の凹凸形状の基板上の最下層の凹部に、液体利用プロセスにより層を形成する。
液体利用プロセスとしては、インクジェットや、ディスペンスなどの手法を適宜用い、ノズルから層形成材料を上記最下層の凹部に滴下して層を形成する。
また、加熱手段としては基板裏面からのヒーター加熱だけでなく、熱風利用やランプ加熱等も適用することが出来る。
液体利用プロセスとしては、インクジェットや、ディスペンスなどの手法を適宜用い、ノズルから層形成材料を上記最下層の凹部に滴下して層を形成する。
また、加熱手段としては基板裏面からのヒーター加熱だけでなく、熱風利用やランプ加熱等も適用することが出来る。
次に、第3のプロセスにおいて、3次元モールドで形成した凹部の段差数分、上記第2のプロセスを繰り返す。
すなわち、上記3次元モールドで基板上に転写された多段の凹凸形状において、上記第2のプロセスにおいて層を形成した最下層の凹部に次ぐ上層、さらにその上層という順に、上記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返す。
そして、それらの各層の凹部に順次、層を形成する。その際、用いる液体利用プロセスは、インクジェットやディスペンスなどの手法を適宜使用する。
液体材料は、必要とする機能に応じ、絶縁体材料、金属材料、半導体材料など、適宜、異なる材料に切り替えて用いることが出来る。
加熱手段に関しても材料の特性に応じ適宜選択することが可能である。
上記プロセスを必要回数分繰り返すことで、本発明のパターン形成方法が完了する。
その後は、別のプロセスに回すか、素子として完成するか、製造する対象により異なる。
すなわち、上記3次元モールドで基板上に転写された多段の凹凸形状において、上記第2のプロセスにおいて層を形成した最下層の凹部に次ぐ上層、さらにその上層という順に、上記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返す。
そして、それらの各層の凹部に順次、層を形成する。その際、用いる液体利用プロセスは、インクジェットやディスペンスなどの手法を適宜使用する。
液体材料は、必要とする機能に応じ、絶縁体材料、金属材料、半導体材料など、適宜、異なる材料に切り替えて用いることが出来る。
加熱手段に関しても材料の特性に応じ適宜選択することが可能である。
上記プロセスを必要回数分繰り返すことで、本発明のパターン形成方法が完了する。
その後は、別のプロセスに回すか、素子として完成するか、製造する対象により異なる。
本実施の形態におけるパターン形成方法について、基本となるプロセスの骨子を図1に示したが、必要に応じ適宜異なるプロセスを入れても良い。
例えば、第2プロセスから第3のプロセスに移行する途中で、エッチング等の余分な層を取り除くプロセスや、表面状態を上に形成する材料を塗布し易くするために、UVオゾン処理等親水性を増すプロセスを入れても良い。
これらのアレンジは当該業者においては容易に想像できるものである。
例えば、第2プロセスから第3のプロセスに移行する途中で、エッチング等の余分な層を取り除くプロセスや、表面状態を上に形成する材料を塗布し易くするために、UVオゾン処理等親水性を増すプロセスを入れても良い。
これらのアレンジは当該業者においては容易に想像できるものである。
多段の凹凸形状を有する3次元モールドの材質は、シリコンや石英、グラッシーカーボン、Ni合金などが用いられる。
加熱によりモールド形状を基板表面に転写していくこと、及び光インプリントと比べ高い圧力を必要とすることから耐久性がある材料が望ましい。
従って、金型用材料であるNi合金などが望ましいが、それに限定されるものではない。
シリコン基板を利用する場合には、シリコン表面に熱酸化層を形成したものが広く利用される。
しかし、3次元モールドを形成する場合には、RIEによる加工をレイヤー数分繰り返す多段のプロセスが必要になる。
そこで、シリコンのエキタピシャル層を表層に有するSOI基板に対し、さらに熱酸化層を表面に形成したような多層構造の基板を利用することが平坦性の高いモールドを形成する上で有利である。
こうしたプロセスは、半導体リソグラフィ技術の応用により、様々な線幅と段差を有する3次元モールドを作製することが可能になる。
加熱によりモールド形状を基板表面に転写していくこと、及び光インプリントと比べ高い圧力を必要とすることから耐久性がある材料が望ましい。
従って、金型用材料であるNi合金などが望ましいが、それに限定されるものではない。
シリコン基板を利用する場合には、シリコン表面に熱酸化層を形成したものが広く利用される。
しかし、3次元モールドを形成する場合には、RIEによる加工をレイヤー数分繰り返す多段のプロセスが必要になる。
そこで、シリコンのエキタピシャル層を表層に有するSOI基板に対し、さらに熱酸化層を表面に形成したような多層構造の基板を利用することが平坦性の高いモールドを形成する上で有利である。
こうしたプロセスは、半導体リソグラフィ技術の応用により、様々な線幅と段差を有する3次元モールドを作製することが可能になる。
本実施の形態において、モールドに形成されるレイヤーごとの段差は、必要とする構造とプロセス上の制約から決定される。
半導体リソグラフィ技術とそれを応用したMEMS作製技術の進歩により、現代ではアスペクトが10を超えるような深溝構造やSi基板のあなあけ貫通構造も可能である。
しかしながら、3次元モールドとしての使用を想定した場合は、層となる材料中に含まれる分散材料やサイズ材の大きさや、液滴として制御しやすい液量と必要とする塗布面積との兼ね合いから段差が決められる側面もある。
形状として作製可能な段差は1レイヤーあたり1nm〜1mmのレンジにあるが、少なくとも5nm程度の段差がないと液滴の広がりを抑制するストッパーとしての機能が弱い。
制御性の観点から望ましくは、10〜500nm、より望ましくは30〜300nmが良い。
半導体リソグラフィ技術とそれを応用したMEMS作製技術の進歩により、現代ではアスペクトが10を超えるような深溝構造やSi基板のあなあけ貫通構造も可能である。
しかしながら、3次元モールドとしての使用を想定した場合は、層となる材料中に含まれる分散材料やサイズ材の大きさや、液滴として制御しやすい液量と必要とする塗布面積との兼ね合いから段差が決められる側面もある。
形状として作製可能な段差は1レイヤーあたり1nm〜1mmのレンジにあるが、少なくとも5nm程度の段差がないと液滴の広がりを抑制するストッパーとしての機能が弱い。
制御性の観点から望ましくは、10〜500nm、より望ましくは30〜300nmが良い。
3次元モールドで形成するレイヤーの数は、目的とするデバイス構造と、プロセスの適合性、およびモールド作製の技術的ハードルから決められるが、原理的には制約がない。
それらが何段であっても、段差を形成するプロセスを繰り返せば作製することが可能である。
但し、前述の1段あたりの段差とモールドのベース基材の厚みが有限であることから、2段から10段までの段数で通常使うことが出来る。
3次元モールドによって形成されるレイヤーごとの重ね合わせ精度は、モールドの作製段階で決定される。
すなわち、モールド作成時に使用する露光装置の有するアライメント機構の精度に制限される。
それらが何段であっても、段差を形成するプロセスを繰り返せば作製することが可能である。
但し、前述の1段あたりの段差とモールドのベース基材の厚みが有限であることから、2段から10段までの段数で通常使うことが出来る。
3次元モールドによって形成されるレイヤーごとの重ね合わせ精度は、モールドの作製段階で決定される。
すなわち、モールド作成時に使用する露光装置の有するアライメント機構の精度に制限される。
また、モールド上に形成するレイヤーごとの形状は、基板に転写された後の形状として、最下層レイヤーから上層レイヤーに移るに従い、面積が広がっていく形状であることを原則とする。
これは、形状を転写する上で必要なことになる。また、下のレイヤーが上のレイヤーよりはみ出した部分が生じてもよいが、はみ出した部分は、当然ながら下のレイヤーと同じ高さのエリアが広がる形状となる。
これは、形状を転写する上で必要なことになる。また、下のレイヤーが上のレイヤーよりはみ出した部分が生じてもよいが、はみ出した部分は、当然ながら下のレイヤーと同じ高さのエリアが広がる形状となる。
これを具体的に示したものが、図2に例示する3次元モールドの形状を示す模式図である。
図2において、103は3次元モールド上のソース電極を形成する部分、104は3次元モールド上のドレイン電極を形成する部分、105は3次元モールド上の有機半導体層を形成する部分、106は3次元モールド上のゲート絶縁層を形成する部分である。
全体の土台となる110の部分の上に、3次元モールド上のゲート絶縁層を形成する部分106、3次元モールド上の有機半導体層を形成する部分105と徐々に面積が狭いエリアが重なる。
そして、一番上に3次元モールド上のソース電極を形成する部分103及び3次元モールド上のドレイン電極を形成する部分104の部分が形成されている。
上記ソース電極を形成する部分103及びドレイン電極を形成する部分104は、上記有機半導体層を形成する部分105及びゲート絶縁層を形成する部分106より突出した部分を持つ構造となっている。
そして、突出部分は土台となる110の高さまでつらなる構造となっている。
上記図2の3次元モールドは、3レイヤー分を形成することを想定したものである。
上記3次元モールドにおいて、最初に基板と接するのが、ソース電極を形成する部分103及びドレイン電極を形成する部分104のレイヤーを形成するための凹凸形状部である。
次に基板と接するのが、有機半導体層を形成する部分105のレイヤーを形成するための凹凸形状部であり、最後に接するのはゲート絶縁層を形成する部分106のレイヤーを形成するための凹凸形状部である。
110の面で、それ以上のモールドの基板への進入を防ぐストップ部となっている。
図2において、103は3次元モールド上のソース電極を形成する部分、104は3次元モールド上のドレイン電極を形成する部分、105は3次元モールド上の有機半導体層を形成する部分、106は3次元モールド上のゲート絶縁層を形成する部分である。
全体の土台となる110の部分の上に、3次元モールド上のゲート絶縁層を形成する部分106、3次元モールド上の有機半導体層を形成する部分105と徐々に面積が狭いエリアが重なる。
そして、一番上に3次元モールド上のソース電極を形成する部分103及び3次元モールド上のドレイン電極を形成する部分104の部分が形成されている。
上記ソース電極を形成する部分103及びドレイン電極を形成する部分104は、上記有機半導体層を形成する部分105及びゲート絶縁層を形成する部分106より突出した部分を持つ構造となっている。
そして、突出部分は土台となる110の高さまでつらなる構造となっている。
上記図2の3次元モールドは、3レイヤー分を形成することを想定したものである。
上記3次元モールドにおいて、最初に基板と接するのが、ソース電極を形成する部分103及びドレイン電極を形成する部分104のレイヤーを形成するための凹凸形状部である。
次に基板と接するのが、有機半導体層を形成する部分105のレイヤーを形成するための凹凸形状部であり、最後に接するのはゲート絶縁層を形成する部分106のレイヤーを形成するための凹凸形状部である。
110の面で、それ以上のモールドの基板への進入を防ぐストップ部となっている。
図3は、図2に例示する3次元モールドを基板に転写した際に形成される形状の模式図である。
図3において、モールド形状のソース電極を形成する部分103、ドレイン電極を形成する部分104、有機半導体層を形成する部分105、ゲート絶縁層を形成する部分106の部分が、基板上の203、204、205、206の部分にそれぞれ対応している。
すなわち、203は板上に形成された凹部でソース電極を形成する部分、204は基板上に形成された凹部でドレイン電極を形成する部分である。
また、205は基板上に形成された凹部で有機半導体層を形成する部分、206は基板上に形成された凹部でゲート絶縁層を形成する部分である。
従って、この例の場合では、下層がソース電極を形成する部分203、ドレイン電極を形成する部分204、中層が有機半導体層を形成する部分205、上層がゲート絶縁層を形成する部分206となっている。
203、204の部分が205、206にはみ出した部分は、203、204と同じ高さのエリアとなって広がっており穴としてのアスペクトが高い形状となっている。
図3において、モールド形状のソース電極を形成する部分103、ドレイン電極を形成する部分104、有機半導体層を形成する部分105、ゲート絶縁層を形成する部分106の部分が、基板上の203、204、205、206の部分にそれぞれ対応している。
すなわち、203は板上に形成された凹部でソース電極を形成する部分、204は基板上に形成された凹部でドレイン電極を形成する部分である。
また、205は基板上に形成された凹部で有機半導体層を形成する部分、206は基板上に形成された凹部でゲート絶縁層を形成する部分である。
従って、この例の場合では、下層がソース電極を形成する部分203、ドレイン電極を形成する部分204、中層が有機半導体層を形成する部分205、上層がゲート絶縁層を形成する部分206となっている。
203、204の部分が205、206にはみ出した部分は、203、204と同じ高さのエリアとなって広がっており穴としてのアスペクトが高い形状となっている。
上記した例の場合、ソース電極を形成する部分203、ドレイン電極を形成する部分204の幅が非常に狭いとすると、有機半導体層を形成する部分205、ゲート絶縁層を形成する部分206に、はみ出した部分でのアスペクトが異常に高くなる。
そのため、加工を受けた表面の性情によっては、表面張力の影響を受けて、後から滴下する材料の液滴がはみ出した部分にきちんと浸透せず、パターニング不良になる恐れがある。
従って、このような事態を避ける上では、図4に示すように、203、204に相当する部分のレイヤー幅が205の部分においてW1とすると、
それが206の部分の高さにおいてはW2、最表面においてはW3となるよう、つぎのような構造とすることが必要である。
すなわち、W1<W2<W3の関係を満たすような構造とすることが必要である。
そのため、加工を受けた表面の性情によっては、表面張力の影響を受けて、後から滴下する材料の液滴がはみ出した部分にきちんと浸透せず、パターニング不良になる恐れがある。
従って、このような事態を避ける上では、図4に示すように、203、204に相当する部分のレイヤー幅が205の部分においてW1とすると、
それが206の部分の高さにおいてはW2、最表面においてはW3となるよう、つぎのような構造とすることが必要である。
すなわち、W1<W2<W3の関係を満たすような構造とすることが必要である。
また、3次元モールドを使用した後に液体利用プロセスで液滴を滴下していくことから、液滴で形成される層の形状としては、コーヒーのシミのように周囲の層厚が厚くなるリング状の形態となる。
さらに、モールドの側壁形状の制約を受けるが、液滴自体は周囲を丸く曲線でつなぐ形状になって表面自由エネルギを下げる方向に進展する。
従って、あらかじめモールドの形状を曲面で結んだ形状にする方が、形成される層の層厚分布は均一になる。これらのアレンジは当該業者にとって容易に類推できることである。
さらに、モールドの側壁形状の制約を受けるが、液滴自体は周囲を丸く曲線でつなぐ形状になって表面自由エネルギを下げる方向に進展する。
従って、あらかじめモールドの形状を曲面で結んだ形状にする方が、形成される層の層厚分布は均一になる。これらのアレンジは当該業者にとって容易に類推できることである。
さらに、本実施の形態のプロセスが完了した段階では、3次元モールドによって形成された凹部が全て滴下した材料による層が形成されている。
従って、基板表面は上記のような液体利用プロセスに起因する凹凸が多少見受けられるものの、一般的な半導体リソグラフィプロセスで作製されるパターンと比べ凹凸の高さは低くフラットになっている。
そのため、次ステップで露光を行う場合にも、平坦度が高いことから焦点深度が浅くなることがなく、解像度の高い微細パターン形成を実現することが可能である。
従って、基板表面は上記のような液体利用プロセスに起因する凹凸が多少見受けられるものの、一般的な半導体リソグラフィプロセスで作製されるパターンと比べ凹凸の高さは低くフラットになっている。
そのため、次ステップで露光を行う場合にも、平坦度が高いことから焦点深度が浅くなることがなく、解像度の高い微細パターン形成を実現することが可能である。
本実施の形態のプロセスに使用することが出来る基板には、可撓性を有する熱可塑性のポリマー材料が用いられる。
熱可塑性のポリマー材料の例としては、ポリエチレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリイミド、
塩化ビニル、ポリプロピレンメタクリル、アクリロニトリル/スチレン、アクリロニトリル/ブタジエン/スチレン、
ポリアミド、ポリアセタール、ポリカーボネイト、ポリフェニレンサルファイド(PPS)、ポリエーテルエーテルケトン(PEEK)、ポリエーテルサルフォン、等が挙げられる。
基板のガラス転移温度が高いものの方が、液体利用プロセスで滴下する液体材料の乾燥温度を高くすることが可能となる。
また、耐薬品性が高く、線膨張係数が小さい材料であるだけでなく平坦性が高いものが望ましい。
熱可塑性のポリマー材料の例としては、ポリエチレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリイミド、
塩化ビニル、ポリプロピレンメタクリル、アクリロニトリル/スチレン、アクリロニトリル/ブタジエン/スチレン、
ポリアミド、ポリアセタール、ポリカーボネイト、ポリフェニレンサルファイド(PPS)、ポリエーテルエーテルケトン(PEEK)、ポリエーテルサルフォン、等が挙げられる。
基板のガラス転移温度が高いものの方が、液体利用プロセスで滴下する液体材料の乾燥温度を高くすることが可能となる。
また、耐薬品性が高く、線膨張係数が小さい材料であるだけでなく平坦性が高いものが望ましい。
本実施の形態においては、3次元モールドで変形させる対象は均一材料からなる基板だけではなく、モールドと接する基板表面に形成した変形層を含む。変形層の材料としては、基板同様に加熱により変形が可能になる熱可塑性樹脂材料を用いることが望ましい。
ポリメタクリル酸アクリレート(PMMA)やポリイミド、ポリビニルナフタレンなどを用いることが可能である。
変形層の層厚はプロセスの加圧条件や加熱温度、さらには変形により設けたい形状により調整することが可能である。
5nm〜500nm、より望ましくは10nm〜300nmの変形層が作製のしやすさと制御性の観点では望ましい。作製方法としては、スピンコート、バーコート、スリットコートなど各種塗布層の形成技術を用いることが可能である。
ポリメタクリル酸アクリレート(PMMA)やポリイミド、ポリビニルナフタレンなどを用いることが可能である。
変形層の層厚はプロセスの加圧条件や加熱温度、さらには変形により設けたい形状により調整することが可能である。
5nm〜500nm、より望ましくは10nm〜300nmの変形層が作製のしやすさと制御性の観点では望ましい。作製方法としては、スピンコート、バーコート、スリットコートなど各種塗布層の形成技術を用いることが可能である。
3次元モールドで加工した後に、液体利用プロセスで滴下する液体材料としては、導電体、絶縁体、半導体などを形成する各種材料を必要に応じて用いることが出来る。
導電体としては、金属微粒子を含むコロイド溶液として、金や銀、パラジウム、銅などを含有する導電性組成物が知られている。さらには、液体の有機金属化合物、有機金属化合物の溶液や混合液などが知られている。
導電体としては、金属微粒子を含むコロイド溶液として、金や銀、パラジウム、銅などを含有する導電性組成物が知られている。さらには、液体の有機金属化合物、有機金属化合物の溶液や混合液などが知られている。
有機金属化合物の例としては、クロロトリエチルホスフィン金(I)、クロロトリメチルホスフィン金(I)、銀(I)2,4−ペンタンジオナト錯体、ヘキサフルオロペンタンジオナトシクロオクタジェンなどが挙げられる。
導電性高分子材料としては、PEDOT/PSS(ポリエチレンジオキシチオフェン/ポリスチロスルフォネート)水溶液が挙げられる。
導電性高分子材料としては、PEDOT/PSS(ポリエチレンジオキシチオフェン/ポリスチロスルフォネート)水溶液が挙げられる。
絶縁性材料としては、ポリイミド、PMMAなど熱可塑性のポリマーや、アルミニウム、チタン等の金属アルコキシドを用いたゾルゲル材料、スピンオングラス材料などの中で溶液プロセスに適応可能なものを用いることが出来る。
半導体材料としては、例えば、有機半導体であるポリチオフェン、ポリヘキシルチオフェン、ポリアリールアミン、ポリビニルアントラセン、ポリピロール、ポリベンゾチオフェン、
ポリチェニレンビニレン、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリアズレン、ポリカルバゾール、ポリセレノフェン、ナフタセン、
ペンタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、ピレン、ジベンゾピレン、クリセン、ペリレンなどを用いることができる。
さらに、これらの中でポリマーに関してはポリマーと同じ繰返し単位を有するオリゴマーも用いることが出来る。
また、無機半導体であっても溶液プロセスに適応可能なものを用いることが出来る。
半導体材料としては、例えば、有機半導体であるポリチオフェン、ポリヘキシルチオフェン、ポリアリールアミン、ポリビニルアントラセン、ポリピロール、ポリベンゾチオフェン、
ポリチェニレンビニレン、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリアズレン、ポリカルバゾール、ポリセレノフェン、ナフタセン、
ペンタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、ピレン、ジベンゾピレン、クリセン、ペリレンなどを用いることができる。
さらに、これらの中でポリマーに関してはポリマーと同じ繰返し単位を有するオリゴマーも用いることが出来る。
また、無機半導体であっても溶液プロセスに適応可能なものを用いることが出来る。
液体利用プロセスとしてインクジェット技術の利用を想定する場合には、10cP以下の粘度と、30dyn/cm程度の表面張力が好ましい。
粘度が上記値より高い材料は、インクジェットで吐出するのが困難であるばかりでなく、液滴のスピードが上がらないため吐出時間が長くなる。
表面張力が大きい場合には吐出性が悪くなり、基板上での定着性が悪くなる。
また、焼結温度は、基板材料のガラス転移点温度より低いことが望ましい。
また、数レイヤー分を作成する場合には、上の層を焼結させる際の温度が、下のレイヤーの分解温度や溶解温度以下であることが望ましい。
さらには、レイヤー同士の相溶性に配慮した構成としなければならないことは当該業者には容易に類推できることである。
粘度が上記値より高い材料は、インクジェットで吐出するのが困難であるばかりでなく、液滴のスピードが上がらないため吐出時間が長くなる。
表面張力が大きい場合には吐出性が悪くなり、基板上での定着性が悪くなる。
また、焼結温度は、基板材料のガラス転移点温度より低いことが望ましい。
また、数レイヤー分を作成する場合には、上の層を焼結させる際の温度が、下のレイヤーの分解温度や溶解温度以下であることが望ましい。
さらには、レイヤー同士の相溶性に配慮した構成としなければならないことは当該業者には容易に類推できることである。
液体利用プロセスとしてインクジェットを利用して凹部への材料の滴下を実施する場合、一つの凹部に対する滴下方法は、1点ずつドロップを落とす方法だけでなく、つぎのような方法によることが可能である。
すなわち、小ドロップを重ね打つ方法、少しずつ位置をずらせながら打つ方法など各種方法をとることが可能であり、パターンサイズや必要とする形状、材料の性情に合わせ適宜選択することが可能である。
すなわち、小ドロップを重ね打つ方法、少しずつ位置をずらせながら打つ方法など各種方法をとることが可能であり、パターンサイズや必要とする形状、材料の性情に合わせ適宜選択することが可能である。
以上の本実施の形態によれば、複数レイヤー間の位置合わせ誤差が小さい電子デバイスを簡便に製造することが出来る。
また、フォトリソグラフィプロセスをレイヤーごとに繰り返す必要がないためレジストやエッチング液等の薬液消費が発生しない。
また、最終的に層として残す液体材料の使用量もインクジェットやディスペンスといった場所を決めて液体材料を滴下する液体利用プロセスにより必要最小限であることからスピンコートなどと比べて消費量が少ない。従って、少ない環境負荷で電子デバイス向けのパターン形成をすることが出来る。
また、フォトリソグラフィプロセスをレイヤーごとに繰り返す必要がないためレジストやエッチング液等の薬液消費が発生しない。
また、最終的に層として残す液体材料の使用量もインクジェットやディスペンスといった場所を決めて液体材料を滴下する液体利用プロセスにより必要最小限であることからスピンコートなどと比べて消費量が少ない。従って、少ない環境負荷で電子デバイス向けのパターン形成をすることが出来る。
以下に、本発明の実施例について説明する。
[実施例1]
実施例1においては、本発明を適用したパターン形成方法について説明する。図5〜図10に、本実施例のパターン形成方法における各プロセスを説明する図を示す。
これらの各図には、図2及び図3に示した構成と同様の構成には同一の符号を付されているので、共通する部分の説明は省略する。
図5において、101は基板、102は3次元モールドである。
[実施例1]
実施例1においては、本発明を適用したパターン形成方法について説明する。図5〜図10に、本実施例のパターン形成方法における各プロセスを説明する図を示す。
これらの各図には、図2及び図3に示した構成と同様の構成には同一の符号を付されているので、共通する部分の説明は省略する。
図5において、101は基板、102は3次元モールドである。
本実施例の3次元モールド102は、つぎの構成部分を含む。
すなわち、ソース電極を形成する部分103及びドレイン電極を形成する部分104と、有機半導体層を形成する部分105と、ゲート絶縁層を形成する部分106に示すゲート絶縁層を形成する部分、の3層分に対応した凹凸形状部分を含む。
図5に示すパターン形成方法の第1のプロセスにおいて、矢印108の方向に圧力を印加することによって、基板材料を変形させる。
基板として75ミクロン厚のポリイミド基板を使用し、モールドとしては、シリコン基板を利用して作製した4cm角サイズのものを使用した。ナノインプリント装置を使用して、一例として基板温度240℃、圧力100kN、保持時間300秒印加することによって、ポリイミド基板上にモールド形状102を転写する。
次に、パターン形成方法の第2のプロセスにおいて、モールドを基板から離す。図6に、この冷却後にモールドを基板から離した状態を示す。
モールドを矢印208の方向に移動させた後には、基板101上にモールドの形状を反映した凹凸によるソース電極を形成する部分203、ドレイン電極を形成する部分204が下層に形成されている。
また有機半導体層を形成する部分205が中層に、ゲート絶縁層を形成する部分206が上層に形成されている。
これらは。上記した3次元モールドの103、104、105、106の部分にそれぞれ相当する箇所である。
凹凸のサイズはゲート長に相当するソース電極とドレイン電極の間隔と線幅がそれぞれ10μm、70μm、105の部分が、170μmx240μm、106の部分が180μmx250μmの広さとなっている。103、104の部分、105の部分、106の部分の段差が、それぞれ100nm、200nm、500nmとなっている。
すなわち、ソース電極を形成する部分103及びドレイン電極を形成する部分104と、有機半導体層を形成する部分105と、ゲート絶縁層を形成する部分106に示すゲート絶縁層を形成する部分、の3層分に対応した凹凸形状部分を含む。
図5に示すパターン形成方法の第1のプロセスにおいて、矢印108の方向に圧力を印加することによって、基板材料を変形させる。
基板として75ミクロン厚のポリイミド基板を使用し、モールドとしては、シリコン基板を利用して作製した4cm角サイズのものを使用した。ナノインプリント装置を使用して、一例として基板温度240℃、圧力100kN、保持時間300秒印加することによって、ポリイミド基板上にモールド形状102を転写する。
次に、パターン形成方法の第2のプロセスにおいて、モールドを基板から離す。図6に、この冷却後にモールドを基板から離した状態を示す。
モールドを矢印208の方向に移動させた後には、基板101上にモールドの形状を反映した凹凸によるソース電極を形成する部分203、ドレイン電極を形成する部分204が下層に形成されている。
また有機半導体層を形成する部分205が中層に、ゲート絶縁層を形成する部分206が上層に形成されている。
これらは。上記した3次元モールドの103、104、105、106の部分にそれぞれ相当する箇所である。
凹凸のサイズはゲート長に相当するソース電極とドレイン電極の間隔と線幅がそれぞれ10μm、70μm、105の部分が、170μmx240μm、106の部分が180μmx250μmの広さとなっている。103、104の部分、105の部分、106の部分の段差が、それぞれ100nm、200nm、500nmとなっている。
次に、パターン形成方法の第3プロセスにおいて、ソース電極を形成する部分203、ドレイン電極を形成する部分204に、それぞれソース電極、ドレイン電極の各電極層を形成する。
図7に、上記パターン形成方法の第3のプロセスを説明する図を示す。
図7において、300は液体利用プロセスにおけるノズルであり、301は導電材料の滴下を示す。
ここでは、液体利用プロセスを用いてノズル300から導電材料301を滴下して、基板上に形成してあったドレイン電極を形成する部分204の凹部にあたる個所に、ソース電極303、ドレイン電極304の各層を形成する。
ここでは、液体利用プロセスとしてインクジェット装置を用いる。市販されているバブルジェット(登録商標)におけるプリンターのヘッド(最小液滴2pl)を流用し、銀インクを例えば閾値電圧20V、1000kHzの駆動周波数で必要箇所に打ち込む。
1ショットに対し約100μm径の液滴を作製することが可能になり、ソース電極303及びドレイン電極304に相当する凹部を埋める形になる。
その後、基板加熱をホットプレートで行い、銀インク中の溶媒分を飛ばして乾燥させる。
図7に、上記パターン形成方法の第3のプロセスを説明する図を示す。
図7において、300は液体利用プロセスにおけるノズルであり、301は導電材料の滴下を示す。
ここでは、液体利用プロセスを用いてノズル300から導電材料301を滴下して、基板上に形成してあったドレイン電極を形成する部分204の凹部にあたる個所に、ソース電極303、ドレイン電極304の各層を形成する。
ここでは、液体利用プロセスとしてインクジェット装置を用いる。市販されているバブルジェット(登録商標)におけるプリンターのヘッド(最小液滴2pl)を流用し、銀インクを例えば閾値電圧20V、1000kHzの駆動周波数で必要箇所に打ち込む。
1ショットに対し約100μm径の液滴を作製することが可能になり、ソース電極303及びドレイン電極304に相当する凹部を埋める形になる。
その後、基板加熱をホットプレートで行い、銀インク中の溶媒分を飛ばして乾燥させる。
次に、パターン形成方法の第4のプロセスにおいて、有機半導体層を形成する部分205に、有機半導体層305を形成する。
図8に、上記パターン形成方法の第4プロセスを説明する図を示す。
図8において、307は液体利用プロセスにおけるノズルであり、308は半導体材料の滴下を示す。
ここでは、図7に示すプロセスに引き続き、液体利用プロセスを用いて307に示すノズルから半導体材料308を滴下し、基板上に形成してあった有機半導体層を形成する部分205の凹部にあたる箇所に、半導体層305を形成する。
図8に、上記パターン形成方法の第4プロセスを説明する図を示す。
図8において、307は液体利用プロセスにおけるノズルであり、308は半導体材料の滴下を示す。
ここでは、図7に示すプロセスに引き続き、液体利用プロセスを用いて307に示すノズルから半導体材料308を滴下し、基板上に形成してあった有機半導体層を形成する部分205の凹部にあたる箇所に、半導体層305を形成する。
液体利用プロセスとして、インクジェットを利用し、金属配位基となる部位を水素置換したビシクロポルフィリンをクロロベンゼンで1wt%に溶媒希釈したものを一例として20V、1000kHzの駆動周波数で必要箇所に打ち込む。その後、200度10分間の基板加熱を大気中ホットプレートで行い、脱エチレン反応を誘起してポルフィリンをビシクロ体からベンゾ体に変換させる。
次に、パターン形成方法の第5プロセスにおいて、ゲート絶縁層を形成する部分206に、ゲート絶縁層を形成する。
図9に、上記パターン形成方法の第5のプロセスを説明する図を示す。
図9において、309は液体利用プロセスにおけるノズルであり、310は絶縁材料の滴下を示す。
ここでは、図8に引き続き液体利用プロセスを用いて309に示すノズルから絶縁材料310を滴下して基板上に形成してあったゲート絶縁層を形成する部分206にあたる凹部の箇所に、ゲート絶縁層306を形成する。
液体利用プロセスとして、インクジェットを利用し、ポリイミドを溶媒希釈したものを一例として20V、1000kHzの駆動周波数で必要箇所に打ち込む。その後、230度60分間の基板加熱を窒素雰囲気中ホットプレートで行い、ポリイミド中の溶媒分を飛ばして乾燥させる。
なお、図10に、上記とは異なるプロセスで形成するゲート電極207について説明する図を示す。ここでは、シャドーマスクを使った蒸着プロセスを選択する。
例えば、5x10−3Paの真空雰囲気下で、金0.05mgをタングステン製のボートとともに加熱し、層厚70nmのゲート電極207を形成する。
図9に、上記パターン形成方法の第5のプロセスを説明する図を示す。
図9において、309は液体利用プロセスにおけるノズルであり、310は絶縁材料の滴下を示す。
ここでは、図8に引き続き液体利用プロセスを用いて309に示すノズルから絶縁材料310を滴下して基板上に形成してあったゲート絶縁層を形成する部分206にあたる凹部の箇所に、ゲート絶縁層306を形成する。
液体利用プロセスとして、インクジェットを利用し、ポリイミドを溶媒希釈したものを一例として20V、1000kHzの駆動周波数で必要箇所に打ち込む。その後、230度60分間の基板加熱を窒素雰囲気中ホットプレートで行い、ポリイミド中の溶媒分を飛ばして乾燥させる。
なお、図10に、上記とは異なるプロセスで形成するゲート電極207について説明する図を示す。ここでは、シャドーマスクを使った蒸着プロセスを選択する。
例えば、5x10−3Paの真空雰囲気下で、金0.05mgをタングステン製のボートとともに加熱し、層厚70nmのゲート電極207を形成する。
以上の図5〜図10のプロセスを経た有機薄膜トランジスタは、図示しないビアを用いてソース電極およびドレイン電極との接合をとり完成する。
半導体パラメータアナライザを使用してVg−Id、Vg−Igなど静特性の評価を実施することで性能把握をすることが出来る。
半導体パラメータアナライザを使用してVg−Id、Vg−Igなど静特性の評価を実施することで性能把握をすることが出来る。
[実施例2]
実施例2においては、本発明を適用したアンチヒューズ層を利用したライトワンス(Write once)メモリ素子を製造する方法について説明する。
図11〜図15に、本実施例のメモリ素子の製造方法における各プロセスを説明する図を示す。
実施例2においては、本発明を適用したアンチヒューズ層を利用したライトワンス(Write once)メモリ素子を製造する方法について説明する。
図11〜図15に、本実施例のメモリ素子の製造方法における各プロセスを説明する図を示す。
まず、本実施例の第1のプロセスについて説明する。
図11に本実施例の第1プロセスを説明する図を示す。図11において、501は基板、502は第1導電体層、503は絶縁体層である。
本プロセスでは、基板としてプリント基板に用いられるフレキシブル基板材料であるポリイミド・銅の両面積層板を使用する。
ポリイミド、銅の厚さはそれぞれ40μm、10μmであり、銅は片面を全面剥離して使用する。銅による第1導電体層502のパターニングはドライフィルムレジストを使用したフォトリソとウエットエッチで作製している。
次にポリイミドをスピン塗布して絶縁体層503を形成する。
実施例1と同じ材料を用いて、原液と希釈液を7:3の比率で作成したポリイミド溶液を、例えばスピン条件2000rpm 30秒で回転させると500nmの均一層を基板上に作製することが出来る。
加熱は、予備乾燥90℃10分を実施した後、240℃1時間窒素雰囲気中で行い、余分な溶媒分を飛ばして絶縁体層503を焼成する。この絶縁体層503は3次元モールドによる圧力を受けた場合に変形層として機能する。
図11に本実施例の第1プロセスを説明する図を示す。図11において、501は基板、502は第1導電体層、503は絶縁体層である。
本プロセスでは、基板としてプリント基板に用いられるフレキシブル基板材料であるポリイミド・銅の両面積層板を使用する。
ポリイミド、銅の厚さはそれぞれ40μm、10μmであり、銅は片面を全面剥離して使用する。銅による第1導電体層502のパターニングはドライフィルムレジストを使用したフォトリソとウエットエッチで作製している。
次にポリイミドをスピン塗布して絶縁体層503を形成する。
実施例1と同じ材料を用いて、原液と希釈液を7:3の比率で作成したポリイミド溶液を、例えばスピン条件2000rpm 30秒で回転させると500nmの均一層を基板上に作製することが出来る。
加熱は、予備乾燥90℃10分を実施した後、240℃1時間窒素雰囲気中で行い、余分な溶媒分を飛ばして絶縁体層503を焼成する。この絶縁体層503は3次元モールドによる圧力を受けた場合に変形層として機能する。
次に、本実施例の第2のプロセスについて説明する。本プロセスでは、図11のプロセスに続き、基板に対し3次元モールドを押し付ける。
図12に本実施例の第2プロセスを説明する図を示す。図12において、504はアンチヒューズ層を形成する部分、505は第2導電体層を形成する部分、506はベース部、507は3次元モールドである。
3次元モールド507は、アンチヒューズ層を形成する部分504と、第2導電体層を形成する部分505を形成する2層分に対応した凹凸形状部分と、ベース部506を含む。
図12に本実施例の第2プロセスを説明する図を示す。図12において、504はアンチヒューズ層を形成する部分、505は第2導電体層を形成する部分、506はベース部、507は3次元モールドである。
3次元モールド507は、アンチヒューズ層を形成する部分504と、第2導電体層を形成する部分505を形成する2層分に対応した凹凸形状部分と、ベース部506を含む。
図12において、矢印508の方向に圧力を印加することによって、基板材料の変形層である絶縁体層503を変形させる。
モールドとしては、シリコン基板を利用して作製した4cm角サイズのものを使用した。
ナノインプリント装置を使用して、例えば基板温度240℃、圧力100kN、保持時間300秒印加することによって、第1導電体層502の上に3次元モールドの504の部位が対峙するような配置を取りポリイミド基板上にモールド形状507を転写する。
モールドとしては、シリコン基板を利用して作製した4cm角サイズのものを使用した。
ナノインプリント装置を使用して、例えば基板温度240℃、圧力100kN、保持時間300秒印加することによって、第1導電体層502の上に3次元モールドの504の部位が対峙するような配置を取りポリイミド基板上にモールド形状507を転写する。
次に、本実施例の第3のプロセスについて説明する。本プロセスでは、図12のプロセスに続き冷却後にモールドを基板から離型する。
図13に、本実施例の第3プロセスを説明する図を示す。
図13において、604は基板上に形成された凹部でアンチヒューズ層を形成する部分、605は基板上に形成された凹部で第2導電体層を形成する部分、608はモールドを移動させる方向を示す矢印である。
ここで、モールドを矢印608の方向に移動させることにより、基板501上にモールドの形状を反映した凹凸604、605が形成される。
それぞれ3次元モールド507の504、505の部分にそれぞれ相当する箇所である。
凹凸のサイズはアンチヒューズ層を形成する部分の径と段差が一例としてそれぞれ90μm、100nm、第2導電体層を形成する部分が、それぞれ100μm、400nmとなっている。
ナノインプリント加工により第1導電体層502の直上に604の穴が形成された形になっているが、ポリイミドの残層があるため酸素プラズマを利用したアッシングを実施し、第1導電体層の清浄面を出しておく。
図13に、本実施例の第3プロセスを説明する図を示す。
図13において、604は基板上に形成された凹部でアンチヒューズ層を形成する部分、605は基板上に形成された凹部で第2導電体層を形成する部分、608はモールドを移動させる方向を示す矢印である。
ここで、モールドを矢印608の方向に移動させることにより、基板501上にモールドの形状を反映した凹凸604、605が形成される。
それぞれ3次元モールド507の504、505の部分にそれぞれ相当する箇所である。
凹凸のサイズはアンチヒューズ層を形成する部分の径と段差が一例としてそれぞれ90μm、100nm、第2導電体層を形成する部分が、それぞれ100μm、400nmとなっている。
ナノインプリント加工により第1導電体層502の直上に604の穴が形成された形になっているが、ポリイミドの残層があるため酸素プラズマを利用したアッシングを実施し、第1導電体層の清浄面を出しておく。
次に、本実施例の第4のプロセスについて説明する。本プロセスでは、図13のプロセスに続き、基板上に形成してあった凹部のアンチヒューズ層を形成する部分に、アンチヒューズ層を形成する。
図14に、本実施例の第4のプロセスを説明する図を示す。
ここでは、液体利用プロセスを用いて609に示すノズルから導電材料610を滴下して、基板上に形成してあった凹部604の部位にアンチヒューズ層704を形成する。
その際、液体利用プロセスとしてインクジェット装置を用いる。市販されているバブルジェット(登録商標)におけるプリンターのヘッド(最小液滴2pl)を流用し、PEDOT/PSS水溶液を一例として閾値電圧20V、1000kHzの駆動周波数で必要箇所に打ち込む。
1ショットに対し約100μm径の液滴を作製することが可能になり、アンチヒューズ層704に相当する凹部を埋める形になる。
その後、120度30分間の基板加熱をホットプレートで行い、PEDOT/PSS水溶液中の溶媒分を飛ばして乾燥させる。
図14に、本実施例の第4のプロセスを説明する図を示す。
ここでは、液体利用プロセスを用いて609に示すノズルから導電材料610を滴下して、基板上に形成してあった凹部604の部位にアンチヒューズ層704を形成する。
その際、液体利用プロセスとしてインクジェット装置を用いる。市販されているバブルジェット(登録商標)におけるプリンターのヘッド(最小液滴2pl)を流用し、PEDOT/PSS水溶液を一例として閾値電圧20V、1000kHzの駆動周波数で必要箇所に打ち込む。
1ショットに対し約100μm径の液滴を作製することが可能になり、アンチヒューズ層704に相当する凹部を埋める形になる。
その後、120度30分間の基板加熱をホットプレートで行い、PEDOT/PSS水溶液中の溶媒分を飛ばして乾燥させる。
次に、本実施例の第5プロセスについて説明する。本プロセスでは、図14のプロセスに続き、基板上に形成してあった第2導電体層を形成する部分605の凹部に、導電体層を形成する。
図15に、本実施例の第5のプロセスを説明する図を示す。
ここでは、図14に示すプロセスに引き続き、液体利用プロセスを用いて611に示すノズルから導電材料612を滴下して基板上に形成してあった凹部605にあたる箇所に第2導電体層705を形成する。
その際、市販されているバブルジェット(登録商標)におけるプリンターのヘッド(最小液滴2pl)を流用し、銀インクを一例として閾値電圧20V、1000kHzの駆動周波数で必要箇所に打ち込む。
1ショットに対し約100μm径の液滴を作製することが可能になり、第2導電体層705に相当する凹部を埋める形になる。
その後、150度30分間の基板加熱をホットプレートで行い、銀インク中の溶媒分を飛ばして乾燥させる。
図15に、本実施例の第5のプロセスを説明する図を示す。
ここでは、図14に示すプロセスに引き続き、液体利用プロセスを用いて611に示すノズルから導電材料612を滴下して基板上に形成してあった凹部605にあたる箇所に第2導電体層705を形成する。
その際、市販されているバブルジェット(登録商標)におけるプリンターのヘッド(最小液滴2pl)を流用し、銀インクを一例として閾値電圧20V、1000kHzの駆動周波数で必要箇所に打ち込む。
1ショットに対し約100μm径の液滴を作製することが可能になり、第2導電体層705に相当する凹部を埋める形になる。
その後、150度30分間の基板加熱をホットプレートで行い、銀インク中の溶媒分を飛ばして乾燥させる。
図16は、図11〜図15の各プロセスで作製したライトワンスメモリ素子を3行3列分配置した平面図を模式的に表したものである。
第1導電体層801、802、803が縦方向に並ぶのに対し、第2導電体層901、902、903が横方向に垂直に交わる。
これら両者の間に、アンチヒューズ層を配したライトワンスメモリ素子(11、12、13、21、22、23、31、32、33)が、サンドイッチされた単純マトリクス構造となっている。
第1導電体層801、802、803が縦方向に並ぶのに対し、第2導電体層901、902、903が横方向に垂直に交わる。
これら両者の間に、アンチヒューズ層を配したライトワンスメモリ素子(11、12、13、21、22、23、31、32、33)が、サンドイッチされた単純マトリクス構造となっている。
アンチヒューズ層を使ったライトワンスメモリ素子の原理はシンプルである。まず、書き込みは、該当するメモリ素子に読み出しより高い電圧を印加して、メモリ素子を導通破壊しショート状態にする。
例えば、メモリ素子11の信号読み出しの際は、第1導電体層801と第2導電体層901の間に40Vの電位差を設け、メモリ素子を導通破壊しショート状態にする。
次に読み出しは、該当するメモリ素子に電圧を印加し導通を調べる。
例えば、メモリ素子11の信号読み出しの際は、第1導電体層801と第2導電体層901の間に10Vの電位差を設け、抵抗があるか、ショート状態であるかを確認する。抵抗がある場合が“0”、ショート状態の場合は“1”になる。
以上のように、一度しか書き込みは出来ないが、一度書いたメモリ状態は保持できるものがライトワンス(Write once)メモリである。
例えば、メモリ素子11の信号読み出しの際は、第1導電体層801と第2導電体層901の間に40Vの電位差を設け、メモリ素子を導通破壊しショート状態にする。
次に読み出しは、該当するメモリ素子に電圧を印加し導通を調べる。
例えば、メモリ素子11の信号読み出しの際は、第1導電体層801と第2導電体層901の間に10Vの電位差を設け、抵抗があるか、ショート状態であるかを確認する。抵抗がある場合が“0”、ショート状態の場合は“1”になる。
以上のように、一度しか書き込みは出来ないが、一度書いたメモリ状態は保持できるものがライトワンス(Write once)メモリである。
図16は模式図ではあるが、第1導電体層801、802、803の幅と、第2導電体層901、902、903の幅を変えて描いているのは意図的なものである。
すなわち、本発明による3次元モールドを使用した一括プロセスで形成されるライトワンスメモリ素子部(11、12、13、21、22、23、31、32、33)と、第2導電体層901、902、903の間のアライメント精度は高い。このため、高密度での配置が可能である。
この場合、作製した3次元モールドの精度で決定されることから、パターン形成上のマージンを小さくできることを表している。
すなわち、本発明による3次元モールドを使用した一括プロセスで形成されるライトワンスメモリ素子部(11、12、13、21、22、23、31、32、33)と、第2導電体層901、902、903の間のアライメント精度は高い。このため、高密度での配置が可能である。
この場合、作製した3次元モールドの精度で決定されることから、パターン形成上のマージンを小さくできることを表している。
[実施例3]
実施例3においては、実施例1とは異なる形態の3次元モールドの構成例を説明する。
本実施例においては、例えば、複数のレイヤーは、基板表面に近いレイヤーL1と、その次に基板表面に近いレイヤーL2とからなり、レイヤーL2の形状の一部が平面的に見てレイヤーL1よりはみ出している部分を有する構成とする。
そして、前記はみ出している部分はレイヤーL2上にレイヤーL1が積層されており、
前記レイヤーL2の基板表面から最も遠い位置におけるレイヤーL2のはみ出し方向と直交する幅をW3、前記基板表面におけるレイヤーL2がレイヤーL1よりはみ出している部分のはみ出し方向と直交する幅をW4としたとき、
W3<W4の関係を満たすようにする。
図17に、本発明の実施例3における3次元モールドの具体的な構成例を示す。図17において、1103は3次元モールド上のソース電極を形成する部分、1104は3次元モールド上のドレイン電極を形成する部分である。
また、1105は3次元モールド上の有機半導体層を形成する部分、1106は3次元モールド上のゲート絶縁層を形成する部分、1110はモールドの土台となる部分である。
実施例3においては、実施例1とは異なる形態の3次元モールドの構成例を説明する。
本実施例においては、例えば、複数のレイヤーは、基板表面に近いレイヤーL1と、その次に基板表面に近いレイヤーL2とからなり、レイヤーL2の形状の一部が平面的に見てレイヤーL1よりはみ出している部分を有する構成とする。
そして、前記はみ出している部分はレイヤーL2上にレイヤーL1が積層されており、
前記レイヤーL2の基板表面から最も遠い位置におけるレイヤーL2のはみ出し方向と直交する幅をW3、前記基板表面におけるレイヤーL2がレイヤーL1よりはみ出している部分のはみ出し方向と直交する幅をW4としたとき、
W3<W4の関係を満たすようにする。
図17に、本発明の実施例3における3次元モールドの具体的な構成例を示す。図17において、1103は3次元モールド上のソース電極を形成する部分、1104は3次元モールド上のドレイン電極を形成する部分である。
また、1105は3次元モールド上の有機半導体層を形成する部分、1106は3次元モールド上のゲート絶縁層を形成する部分、1110はモールドの土台となる部分である。
本実施例では、実施例1と同じく有機薄膜トランジスタ素子を作成するに当たり、図17に示すように、有機半導体層上と比べ広がっているものを使用する。
すなわち、ソース電極およびドレイン電極に相当する部位に対し、有機半導体層及びゲート絶縁層を形成する領域から外側のはみ出した部位の幅が、有機半導体層上と比べ広がっているものを使用する。
全体の土台となる1110の部分の上に、ゲート絶縁層を形成する部分1106、有機半導体層を形成する部分1105と徐々に面積が狭いエリアが重なる。
そして、一番上にソース電極を形成する部分1103及びドレイン電極を形成する部分1104の部分が形成されている。上記した1103及び1104の部分は、上記した1105及び1106より突出した部分が持つ構造となっており、突出部分は土台となる1110の高さまで連なる構造となっている。
すなわち、ソース電極およびドレイン電極に相当する部位に対し、有機半導体層及びゲート絶縁層を形成する領域から外側のはみ出した部位の幅が、有機半導体層上と比べ広がっているものを使用する。
全体の土台となる1110の部分の上に、ゲート絶縁層を形成する部分1106、有機半導体層を形成する部分1105と徐々に面積が狭いエリアが重なる。
そして、一番上にソース電極を形成する部分1103及びドレイン電極を形成する部分1104の部分が形成されている。上記した1103及び1104の部分は、上記した1105及び1106より突出した部分が持つ構造となっており、突出部分は土台となる1110の高さまで連なる構造となっている。
図17の3次元モールドは、図2と同様にソース電極1103、ドレイン電極1104、有機半導体層1105、ゲート絶縁層1106の3レイヤー分を形成することを想定したものである。
1110の面で、それ以上のモールドの基板への進入を防ぐストップ部となっている。
図2との違いは、ソース電極およびドレイン電極が有機半導体層を形成する部分からはみ出した部分で、図示するように線幅が有機半導体層と接する部分のW4から土台となる部分、すなわちゲート絶縁層の上端の部分のW5まで変化している。
従って、外側の領域においては幅広な形態となっている。
凹凸のサイズはゲート長に相当するソース電極とドレイン電極の間隔と線幅がそれぞれ1μm、5μm、有機半導体層を形成する1105の部分が、170μmx240μm、ゲート絶縁層を形成する1106の部分が180μmx250μmの広さとなっている。
1103、1104の部分、1105の部分、1106の部分の段差が、それぞれ100nm、200nm、500nmとなっている。
また、ソース電極とドレイン電極の部分の幅はW4が5μm、W5が10μmとなっている。
1110の面で、それ以上のモールドの基板への進入を防ぐストップ部となっている。
図2との違いは、ソース電極およびドレイン電極が有機半導体層を形成する部分からはみ出した部分で、図示するように線幅が有機半導体層と接する部分のW4から土台となる部分、すなわちゲート絶縁層の上端の部分のW5まで変化している。
従って、外側の領域においては幅広な形態となっている。
凹凸のサイズはゲート長に相当するソース電極とドレイン電極の間隔と線幅がそれぞれ1μm、5μm、有機半導体層を形成する1105の部分が、170μmx240μm、ゲート絶縁層を形成する1106の部分が180μmx250μmの広さとなっている。
1103、1104の部分、1105の部分、1106の部分の段差が、それぞれ100nm、200nm、500nmとなっている。
また、ソース電極とドレイン電極の部分の幅はW4が5μm、W5が10μmとなっている。
本実施例の3次元モールドによっても、実施例1と同様なプロセスを経ることで、有機薄膜トランジスタ素子を作製することが出来る。
すなわち、第1プロセスとして図17の形状の3次元モールドを基板に対し押し当ててモールドの反転形状の凹凸を形成する。
第2プロセスとして、3次元モールドで形成したソース電極及びドレイン電極に相当するレイヤー、有機半導体層に相当するレイヤー、ゲート絶縁層に相当するレイヤーを順次、インクジェット技術を使って材料を必要箇所に滴下し乾燥させ、層を積層していく。
最終的に実施例1と同じくゲート電極をマスク蒸着を使って金で作製する。
上記のステップを経て作製した有機薄膜トランジスタは半導体パラメータアナライザを使用してVg−Id、Vg−Igなど静特性の評価を実施することで、性能把握をすることが出来る。
すなわち、第1プロセスとして図17の形状の3次元モールドを基板に対し押し当ててモールドの反転形状の凹凸を形成する。
第2プロセスとして、3次元モールドで形成したソース電極及びドレイン電極に相当するレイヤー、有機半導体層に相当するレイヤー、ゲート絶縁層に相当するレイヤーを順次、インクジェット技術を使って材料を必要箇所に滴下し乾燥させ、層を積層していく。
最終的に実施例1と同じくゲート電極をマスク蒸着を使って金で作製する。
上記のステップを経て作製した有機薄膜トランジスタは半導体パラメータアナライザを使用してVg−Id、Vg−Igなど静特性の評価を実施することで、性能把握をすることが出来る。
11:ライトワンスメモリ素子
12:ライトワンスメモリ素子
13:ライトワンスメモリ素子
21:ライトワンスメモリ素子
22:ライトワンスメモリ素子
23:ライトワンスメモリ素子
31:ライトワンスメモリ素子
32:ライトワンスメモリ素子
33:ライトワンスメモリ素子
101:基板
102:3次元モールド(3Dモールド)
103:3次元モールド上のソース電極を形成する部分
104:3次元モールド上のドレイン電極を形成する部分
105:3次元モールド上の有機半導体層を形成する部分
106:3次元モールド上のゲート絶縁層を形成する部分
108:モールドに圧力を印加する方向を示す矢印
110:3次元モールドの土台となる部分
203:板上に形成された凹部でソース電極を形成する部分
204:基板上に形成された凹部でドレイン電極を形成する部分
205:基板上に形成された凹部で有機半導体層を形成する部分
206:基板上に形成された凹部でゲート絶縁層を形成する部分
207:ゲート電極
208:モールドを移動させる方向を示す矢印
300:液体利用プロセスのノズル
301:導電材料の滴
303:ソース電極
304:ドレイン電極
305:有機半導体層
307:液体利用プロセスのノズル
308:半導体材料の滴
309:液体利用プロセスのノズル
310:絶縁材料の滴
501:基板
502:第1導電体層
503:絶縁体層
504:実施例2で使用する3次元モールド上でアンチヒューズ層を形成する部分
505:実施例2で使用する3次元モールド上で第2導電体層を形成する部分
506:実施例2で使用する3次元モールド上のベース部
507:実施例2で使用する3次元モールド
508:モールドに圧力を印加する方向を示す矢印
604:基板上に形成された凹部でアンチヒューズ層を形成する部分
605:基板上に形成された凹部で第2導電体層を形成する部分
608:モールドを移動させる方向を示す矢印
609:液体利用プロセスのノズル
610:導電材料の滴
611:液体利用プロセスのノズル
612:導電材料の滴
704:アンチヒューズ層
705:第2導電体層
801:第1導電体層
802:第1導電体層
803:第1導電体層
901:第2導電体層
902:第2導電体層
903:第2導電体層
1103:実施例3に使用する3次元モールド上のソース電極を形成する部分
1104:実施例3に使用する3次元モールド上のドレイン電極を形成する部分
1105:実施例3に使用する3次元モールド上の有機半導体層を形成する部分
1106:実施例3に使用する3次元モールド上のゲート絶縁層を形成する部分
1110:実施例3に使用するモールドの土台となる部分
12:ライトワンスメモリ素子
13:ライトワンスメモリ素子
21:ライトワンスメモリ素子
22:ライトワンスメモリ素子
23:ライトワンスメモリ素子
31:ライトワンスメモリ素子
32:ライトワンスメモリ素子
33:ライトワンスメモリ素子
101:基板
102:3次元モールド(3Dモールド)
103:3次元モールド上のソース電極を形成する部分
104:3次元モールド上のドレイン電極を形成する部分
105:3次元モールド上の有機半導体層を形成する部分
106:3次元モールド上のゲート絶縁層を形成する部分
108:モールドに圧力を印加する方向を示す矢印
110:3次元モールドの土台となる部分
203:板上に形成された凹部でソース電極を形成する部分
204:基板上に形成された凹部でドレイン電極を形成する部分
205:基板上に形成された凹部で有機半導体層を形成する部分
206:基板上に形成された凹部でゲート絶縁層を形成する部分
207:ゲート電極
208:モールドを移動させる方向を示す矢印
300:液体利用プロセスのノズル
301:導電材料の滴
303:ソース電極
304:ドレイン電極
305:有機半導体層
307:液体利用プロセスのノズル
308:半導体材料の滴
309:液体利用プロセスのノズル
310:絶縁材料の滴
501:基板
502:第1導電体層
503:絶縁体層
504:実施例2で使用する3次元モールド上でアンチヒューズ層を形成する部分
505:実施例2で使用する3次元モールド上で第2導電体層を形成する部分
506:実施例2で使用する3次元モールド上のベース部
507:実施例2で使用する3次元モールド
508:モールドに圧力を印加する方向を示す矢印
604:基板上に形成された凹部でアンチヒューズ層を形成する部分
605:基板上に形成された凹部で第2導電体層を形成する部分
608:モールドを移動させる方向を示す矢印
609:液体利用プロセスのノズル
610:導電材料の滴
611:液体利用プロセスのノズル
612:導電材料の滴
704:アンチヒューズ層
705:第2導電体層
801:第1導電体層
802:第1導電体層
803:第1導電体層
901:第2導電体層
902:第2導電体層
903:第2導電体層
1103:実施例3に使用する3次元モールド上のソース電極を形成する部分
1104:実施例3に使用する3次元モールド上のドレイン電極を形成する部分
1105:実施例3に使用する3次元モールド上の有機半導体層を形成する部分
1106:実施例3に使用する3次元モールド上のゲート絶縁層を形成する部分
1110:実施例3に使用するモールドの土台となる部分
Claims (10)
- 複数のレイヤーによる層構造のパターンを形成するパターン形成方法であって、
前記複数のレイヤーに対応した多段の凹凸形状を有する3次元モールドを用い、該3次元モールドを基板に押し当てることによって、該3次元モールドの反転した多段の凹凸形状を前記基板上に形成する第1のプロセスと、
前記基板上に形成された多段の凹凸形状における一つの凹部に液体利用プロセスによって液体材料を入れて乾燥させることにより、前記複数のレイヤーの内の一つのレイヤーを形成する第2のプロセスと、
前記第2のプロセスを、前記複数のレイヤーにおける前記第2のプロセスで形成された一つのレイヤー分を除いた残りのレイヤー分繰り返し、これら残りのレイヤーを形成する第3のプロセスと、
を有することを特徴とするパターン形成方法。 - 前記液体利用プロセスで使用される液体材料は、上記複数のレイヤーを形成するに際し、前記複数のレイヤーに対しそれぞれ異なる材料に切り換えて用いられることを特徴とする請求項1に記載のパターン形成方法。
- 前記液体利用プロセスが、インクジェットであることを特徴とする請求項1または請求項2に記載のパターン形成方法。
- 前記基板が、可撓性を有する熱可塑性樹脂であることを特徴とする請求項1乃至3のいずれか1項に記載のパターン形成方法。
- 前記基板は、表面に変形層を含むことを特徴とする請求項4に記載のパターン形成方法。
- 前記複数のレイヤーは、基板表面に近いレイヤーL1と、その次に基板表面に近いレイヤーL2とからなり、レイヤーL2の形状の一部が平面的に見てレイヤーL1よりはみ出している部分を有し、
前記はみ出している部分はレイヤーL2上にレイヤーL1が積層されており、
前記レイヤーL2の基板表面から最も遠い位置におけるレイヤーL2のはみ出し方向と直交する幅をW1、前記基板表面におけるレイヤーL2がレイヤーL1よりはみ出している部分のはみ出し方向と直交する幅をW2としたとき、
W1<W2の関係を満たすことを特徴とする請求項1乃至5のいずれか1項に記載のパターン形成方法。 - 請求項1乃至6のいずれか1項に記載のパターン形成方法を用いて電子デバイスを製造することを特徴とする電子デバイスの製造方法。
- 前記電子デバイスが、ソース電極、ドレイン電極、半導体層、ゲート絶縁層、ゲート電極を有する薄膜トランジスタであって、
これらのソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層の3層分に対応した凹凸形状を有する3次元モールドを用い、インプリントにより基板に前記3次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記電極層、前記半導体層、前記ゲート絶縁層を形成することを特徴とする請求項7に記載の電子デバイスの製造方法。 - 前記薄膜トランジスタが、基板表面に近いゲート絶縁層と、その次に基板表面に近い半導体層、半導体層の次に基板表面に近いソース電極及びドレイン電極を形成する電極層からなり、
前記ソース電極及びドレイン電極を形成する電極層の形状の一部が、平面的に見て半導体層よりはみ出している部分を有し、
前記半導体層からソース電極及びドレイン電極を形成する電極層がはみ出した部分には、ソース電極及びドレイン電極を形成する電極層、半導体層、ゲート絶縁層が積層されており、
前記ソース電極及びドレイン電極を形成する電極層の基板表面から最も遠い位置におけるソース電極及びドレイン電極を形成する電極層のはみ出し方向と直交する幅をW3とし、
前記基板表面におけるソース電極及びドレイン電極を形成する電極層の上に位置するゲート絶縁層が半導体層よりはみ出している部分のはみ出し方向と直交する幅をW4としたとき、
W3<W4の関係を満たすことを特徴とする請求項8に記載の電子デバイスの製造方法。 - 前記電子デバイスが、第1導電体層、第2導電体層、アンチヒューズ層、絶縁体層を有するライトワンスメモリ素子であって、
これらのアンチヒューズ層、第2導電体層を形成する2層分に対応した凹凸形状を有する3次元モールドを用い、インプリントにより基板に前記3次元モールドの凹凸形状を一括して転写し、
その後、順次にインクジェットで液体材料を滴下して乾燥させ、前記アンチヒューズ層、前記第2導電体層を形成することを特徴とする請求項7に記載の電子デバイスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007104239A JP2008260198A (ja) | 2007-04-11 | 2007-04-11 | パターン形成方法および電子デバイスの製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2007104239A JP2008260198A (ja) | 2007-04-11 | 2007-04-11 | パターン形成方法および電子デバイスの製造方法 |
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Publication Number | Publication Date |
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JP2008260198A true JP2008260198A (ja) | 2008-10-30 |
Family
ID=39983056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007104239A Pending JP2008260198A (ja) | 2007-04-11 | 2007-04-11 | パターン形成方法および電子デバイスの製造方法 |
Country Status (1)
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JP (1) | JP2008260198A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010258182A (ja) * | 2009-04-24 | 2010-11-11 | Hitachi High-Technologies Corp | 微細構造転写方法及び微細構造転写装置 |
JP2013102132A (ja) * | 2011-10-14 | 2013-05-23 | Canon Inc | インプリント装置、それを用いた物品の製造方法 |
JP2014194960A (ja) * | 2013-03-28 | 2014-10-09 | Dainippon Printing Co Ltd | ナノインプリント用テンプレート、ナノインプリント用テンプレートを用いたパターン形成方法、およびナノインプリント用テンプレートの製造方法 |
JP2015111708A (ja) * | 2011-10-14 | 2015-06-18 | キヤノン株式会社 | インプリント装置、インプリント方法、及びデバイス製造方法 |
-
2007
- 2007-04-11 JP JP2007104239A patent/JP2008260198A/ja active Pending
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JP2013102132A (ja) * | 2011-10-14 | 2013-05-23 | Canon Inc | インプリント装置、それを用いた物品の製造方法 |
JP2015111708A (ja) * | 2011-10-14 | 2015-06-18 | キヤノン株式会社 | インプリント装置、インプリント方法、及びデバイス製造方法 |
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