JP2008258861A - Clock monitoring circuit and rubidium atomic oscillator - Google Patents
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Abstract
Description
本発明は、クロック監視回路及びルビジウム原子発振器に関し、さらに詳しくは、発振
源であるクロックの停止を監視する回路構成に関するものである。
The present invention relates to a clock monitoring circuit and a rubidium atomic oscillator, and more particularly to a circuit configuration for monitoring the stop of a clock that is an oscillation source.
1つの発振源から発振されたクロックを使用する回路においては、全ての回路がクロッ
クに同期して動作する。一方、異なる発振源から発振された複数のクロックを使用する回
路においては、複数のクロックにより動作する夫々の回路が非同期で動作する。従って、
同期回路においては、発振源のクロックが停止したことを検出する場合は、図6のような
、例えば、他のクロックを使用しないワンショット回路51を使用して監視される。即ち
、ワンショット回路51は、クロック(CLK)50がCRの時定数で設定される時間よ
り短い周期で入力されている場合は、出力が発生しない構成となっている。従って、CL
K50が図6(b)にようにa点で停止して、CRの時定数で設定される時間tより長く
停止するとb点で監視出力52にアラーム信号が発生する。
また、従来技術として特許文献1には、監視クロックが、監視クロックと非同期で同一
速度の被監視クロックの断を検出する際、該被監視クロックをn分周して変化点が順次、
ずれたn系列の分周被監視クロックを生成する分周手段と、監視クロックを用いて分周被
監視クロックの変化点の有無を検出し、検出結果から被監視クロックの断を1クロック単
位で検出するクロック断検出手段を有するクロック断検出回路について開示されている。
In the synchronous circuit, when it is detected that the clock of the oscillation source is stopped, for example, a one-
When K50 stops at point a as shown in FIG. 6B and stops longer than time t set by the CR time constant, an alarm signal is generated at the
Further, as a conventional technique, in
Dividing means for generating a shifted n-sequence divided monitored clock and the presence or absence of a change point of the divided monitored clock using the monitoring clock are detected, and disconnection of the monitored clock is detected in units of one clock from the detection result. A clock loss detection circuit having a clock loss detection means for detecting is disclosed.
しかしながら、ワンショット回路を使用した従来のクロック監視回路では、ワンショッ
ト回路の時定数をクロックの周波数により最適な値に設定する必要があり、周波数が変更
するたびに時定数を調整しなければならず、煩わしいといった問題がある。また、ワンシ
ョット回路は消費電流が大きいといった問題がある。
本発明は、かかる課題に鑑み、複数のクロックを計数するために夫々に計数回路を備え
、夫々の計数回路のリセット端子に他のクロックを接続することにより、互いに相手のク
ロックを監視することができるようにして、簡単な回路構成で確実にクロック停止を監視
することができるクロック監視回路を提供することを目的とする。
また、他の目的は、クロック周波数の変更に対して臨機応変に対応可能とすることであ
る。
However, in a conventional clock monitoring circuit using a one-shot circuit, it is necessary to set the time constant of the one-shot circuit to an optimum value according to the clock frequency, and the time constant must be adjusted each time the frequency is changed. However, there is a problem such as annoying. Further, the one-shot circuit has a problem that current consumption is large.
In view of such a problem, the present invention includes a counting circuit for counting a plurality of clocks, and monitors each other's clock by connecting another clock to the reset terminal of each counting circuit. An object of the present invention is to provide a clock monitoring circuit capable of reliably monitoring a clock stop with a simple circuit configuration.
Another object is to make it possible to adapt to changes in the clock frequency.
本発明はかかる課題を解決するために、発振源が異なる少なくとも2つのクロックの一
方を監視クロック、他方を被監視クロックとした場合に、前記被監視クロックが停止した
ことを検出するクロック監視回路であって、前記監視クロックを計数する計数手段と、該
計数手段が所定の計数値に達したことを検出する検出手段と、を備え、前記計数手段をリ
セットするリセット端子に前記被監視クロックを接続することを特徴とする。
本発明の原理は、計数手段を歩進させるクロックを監視クロックとし、その計数手段の
リセット端子に接続するクロックを被監視クロックとし、被監視クロックが正常に入力さ
れていれば、計数手段は被監視クロックの周期で周期的にリセットされるので、計数手段
は監視クロックを所定の計数値以上計数することができない。従って、その状態では、検
出手段はアラーム信号を出力しない。しかし、何らかの原因により被監視クロックが停止
すると、停止している間は計数手段をリセットできないので、監視クロックを計数し続け
、所定の数を計数すると、検出手段からアラームが出力される。このように、本発明のク
ロック監視回路は、監視しようとするクロックを計数手段のリセット端子に接続して被監
視クロックとするものである。これにより、簡単な回路構成で確実にクロック停止を監視
することができると共に、クロック周波数の変更に対して臨機応変に対応することができ
る。
In order to solve such a problem, the present invention provides a clock monitoring circuit for detecting that the monitored clock has stopped when one of at least two clocks having different oscillation sources is used as a monitoring clock and the other as a monitored clock. A counting means for counting the monitoring clock; and a detecting means for detecting that the counting means has reached a predetermined count value, wherein the monitored clock is connected to a reset terminal for resetting the counting means. It is characterized by doing.
The principle of the present invention is that a clock for advancing the counting means is a monitoring clock, a clock connected to the reset terminal of the counting means is a monitored clock, and if the monitored clock is normally input, the counting means is Since it is periodically reset at the period of the monitoring clock, the counting means cannot count the monitoring clock beyond a predetermined count value. Therefore, in this state, the detection means does not output an alarm signal. However, if the monitored clock stops for some reason, the counting means cannot be reset while it is stopped. Therefore, if the monitoring clock is continuously counted and a predetermined number is counted, an alarm is output from the detecting means. As described above, the clock monitoring circuit of the present invention is configured to connect the clock to be monitored to the reset terminal of the counting means to be a monitored clock. As a result, the clock stop can be reliably monitored with a simple circuit configuration, and the change in the clock frequency can be handled flexibly.
また、前記監視クロックが停止したことを検出するために、前記計数手段と前記検出手
段とを少なくとも2つ備え、前記各計数手段により計数される夫々の監視クロックを他の
計数手段のリセット端子に接続して被監視クロックとすることを特徴とする。
2つの異なる発振源から発振されたクロックの双方の停止を監視するのが本発明である
。即ち、本発明のクロック監視回路は、もう1対の計数手段と検出手段を用意し、互いの
監視クロックを自分の計数手段のリセット端子に接続して被監視クロックとするものであ
る。これにより、簡単な回路構成で複数のクロック停止を監視することができると共に、
クロック周波数の変更に対して臨機応変に対応することができる。
Further, in order to detect that the monitoring clock has stopped, at least two of the counting means and the detecting means are provided, and each monitoring clock counted by each counting means is used as a reset terminal of another counting means. The connected clock is used as a monitored clock.
The present invention monitors the stoppage of both clocks oscillated from two different oscillation sources. In other words, the clock monitoring circuit of the present invention prepares another pair of counting means and detecting means, and connects each other's monitoring clock to the reset terminal of its own counting means as the monitored clock. This makes it possible to monitor multiple clock stops with a simple circuit configuration,
It is possible to adapt to the change of the clock frequency in a flexible manner.
また、前記検出手段は、所定の計数値を設定可能としたことを特徴とする。
検出手段から出力するアラーム信号を、どのタイミングで出力するかを予め設定してお
く必要がある。そこで本発明では、例えば、スイッチ或いはタップを検出手段に備えてお
き、それを設定することにより計数値を決定する。これにより、アラーム信号を出すタイ
ミングを任意に設定することができる。
Further, the detection means is characterized in that a predetermined count value can be set.
It is necessary to set in advance at which timing the alarm signal output from the detection means is output. Therefore, in the present invention, for example, a switch or a tap is provided in the detection means, and the count value is determined by setting it. Thereby, the timing which issues an alarm signal can be set arbitrarily.
また、前記検出手段は、該検出手段に接続されている計数手段のリセット端子に接続さ
れた被監視クロックが停止したか否かを、前記計数手段の計数値により判断することを特
徴とする。
本発明のクロック監視回路は、計数手段を歩進させるクロックを監視クロックとし、そ
の計数手段のリセット端子に接続するクロックを被監視クロックとし、何らかの原因によ
り被監視クロックが停止すると、停止している間は計数手段をリセットできないので、監
視クロックを計数し続け、所定の数を計数すると、検出手段からアラームが出力されるよ
うに構成されている。これにより、監視クロックを計数手段のリセット端子に接続するだ
けで回路を構成することができる。
Further, the detecting means determines whether or not the monitored clock connected to the reset terminal of the counting means connected to the detecting means is stopped based on the count value of the counting means.
The clock monitoring circuit according to the present invention uses a clock that advances the counting means as a monitoring clock, uses a clock connected to the reset terminal of the counting means as a monitored clock, and stops when the monitored clock stops for some reason. Since the counting means cannot be reset during this period, the monitoring clock is continuously counted, and an alarm is output from the detecting means when a predetermined number is counted. Thus, the circuit can be configured only by connecting the monitoring clock to the reset terminal of the counting means.
また、前記計数値は、当該計数手段のリセット端子に接続された被監視クロックの1周
期より長くなるように設定されることを特徴とする。
計数値はクロックの数を計数するので、同じ計数値でもクロックの周波数により所定の
計数値に達するまでの時間が異なる。即ち、監視クロックの周波数が高く、被監視クロッ
クの周波数が低い場合、設定した計数値によっては、被監視クロックの周期より短くなる
場合がある。その場合は、正常に被監視クロックが入力されているにも拘わらず、誤って
アラーム信号を出力する虞がある。そこで本発明では、所定の計数値は、当該計数手段の
リセット端子に接続された被監視クロックの周期より長くなるように設定するものである
。これにより、必ず被監視クロックの周期より長く被監視クロックが停止したことを検出
することができる。
Further, the count value is set to be longer than one cycle of the monitored clock connected to the reset terminal of the counting means.
Since the count value counts the number of clocks, the time required to reach a predetermined count value varies depending on the frequency of the clock even with the same count value. That is, when the frequency of the monitoring clock is high and the frequency of the monitored clock is low, depending on the set count value, the period of the monitored clock may be shorter. In that case, there is a possibility that an alarm signal is erroneously output even though the monitored clock is normally input. Therefore, in the present invention, the predetermined count value is set to be longer than the period of the monitored clock connected to the reset terminal of the counting means. As a result, it is possible to detect that the monitored clock has stopped longer than the period of the monitored clock.
また、前記検出手段は、前記計数手段の最終段から出力されるキャリー信号を検出結果
とすることを特徴とする。
計数手段は、例えば、カウンタを使用すると、各ビットは2の階乗で変化する。例えば
、5ビットで構成されたカウンタの場合は、最終段(5ビット目)は、25=32ステッ
プで状態が変化する(キャリー出力)。従って、最終段の状態を検出結果とすることによ
り、監視クロックを32計数したことになる。これにより、検出手段を不要として、回路
構成を単純化することができる。
Further, the detection means is characterized in that a carry signal output from the last stage of the counting means is used as a detection result.
For example, when the counting means uses a counter, each bit changes by a factorial of 2. For example, in the case of a counter composed of 5 bits, the state of the final stage (5th bit) changes in 2 5 = 32 steps (carry output). Therefore, 32 monitoring clocks are counted by using the final stage state as the detection result. Thereby, a detection means is unnecessary and a circuit structure can be simplified.
また、前記検出手段は、前記計数手段の各段から出力されるキャリー信号をデコードし
たデコード信号を検出結果とすることを特徴とする。
計数手段は、例えば、カウンタを使用すると、各ビットは2の階乗で変化する。例えば
、5ビットで構成されたカウンタの場合は、全てのビットが「1」となったときに21+
22+23+24+25=63(状態として64)ステップの監視クロックを計数したことに
なる。従って、デコーダにより、各ビットの論理値を組み合わせると、0〜63までの数
を任意に取り出すことができる。これにより、検出手段の設定値を任意に設定することが
できる。
Further, the detection means is characterized in that a detection result is a decode signal obtained by decoding a carry signal output from each stage of the counting means.
For example, when the counting means uses a counter, each bit changes by a factorial of 2. For example, in the case of a counter composed of 5 bits, 2 1 + when all bits are “1”
This means that the monitoring clocks of 2 2 +2 3 +2 4 +2 5 = 63 (64 as the state) steps are counted. Therefore, the number from 0 to 63 can be arbitrarily extracted by combining the logical values of the respective bits by the decoder. Thereby, the setting value of a detection means can be set arbitrarily.
また、上記に記載のクロック監視回路と、前記監視クロックを発振する発振源と、を備
え、電圧制御水晶発振器の発振出力を前記クロック監視回路の被監視クロックとしたこと
を特徴とする。
ルビジウム原子発振器は、基本的に発振源は電圧制御水晶発振器1つである。従って、
本発明のクロック監視回路を電圧制御水晶発振器の監視用として使用するためには、他の
監視クロックが必要である。そこで本発明では、電圧制御水晶発振器の発振出力をクロッ
ク監視回路の被監視クロックとした場合に、監視クロックの発振源を更に備えるものであ
る。これにより、本発明のクロック監視回路を電圧制御水晶発振器の監視用として使用す
ることができる。
Further, the clock monitoring circuit described above and an oscillation source for oscillating the monitoring clock are provided, and the oscillation output of the voltage controlled crystal oscillator is used as the monitored clock of the clock monitoring circuit.
The rubidium atomic oscillator basically has one voltage controlled crystal oscillator. Therefore,
In order to use the clock monitoring circuit of the present invention for monitoring a voltage controlled crystal oscillator, another monitoring clock is required. Therefore, in the present invention, when the oscillation output of the voltage controlled crystal oscillator is used as a monitored clock of the clock monitoring circuit, a monitoring clock oscillation source is further provided. As a result, the clock monitoring circuit of the present invention can be used for monitoring a voltage controlled crystal oscillator.
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記
載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限
り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
図1は本発明のクロック監視回路の一例を示す図である。このクロック監視回路60は
、異なる発振源から発振された2つのクロックCLK−A、CLK−Bの何れか1つのク
ロックが停止したことを検出するクロック監視回路であって、各発振源から発振された夫
々のクロックCLK−A、CLK−Bを計数するカウンタ(計数手段)A、カウンタ(計
数手段)Bと、各カウンタA、Bが所定の計数値を計数したことを検出する検出回路(検
出手段)A、検出回路(検出手段)Bと、を備え、夫々のカウンタA、Bをリセットする
リセット端子Rには、当該カウンタを歩進させるクロック以外のクロックを接続するもの
である。例えば、カウンタAのリセット端子Rには、CLK−Bを接続し、カウンタBの
リセット端子Rには、CLK−Aを接続する。
Hereinafter, the present invention will be described in detail with reference to embodiments shown in the drawings. However, the components, types, combinations, shapes, relative arrangements, and the like described in this embodiment are merely illustrative examples and not intended to limit the scope of the present invention only unless otherwise specified. .
FIG. 1 is a diagram showing an example of a clock monitoring circuit of the present invention. The
即ち、本実施形態のクロック監視回路60は、夫々のカウンタA、Bを歩進させるクロ
ックCLK−A、CLK−Bを監視クロックとし、夫々のカウンタA、Bのリセット端子
Rに接続するクロックを被監視クロック(この例では、カウンタAの被監視クロックはC
LK−Bであり、カウンタBの被監視クロックはCLK−Aである。)とし、例えば、被
監視クロックCLK−Aが正常に入力されていれば、カウンタBは被監視クロックCLK
−Aの周期で周期的にリセットされるので、カウンタBは監視クロックCLK−Bを所定
の計数値以上計数することができない。
従って、その状態では、検出回路Bはアラーム信号(ALM−A)を出力しない。しか
し、何らかの原因により被監視クロックCLK−Aが停止すると、停止している間はカウ
ンタBをリセットできないので、監視クロックCLK−Bを計数し続け、所定の数を計数
すると、検出回路BからALM−Aが出力される。このように、本実施形態のクロック監
視回路60は、互いのクロックを自分のカウンタのリセット端子に接続して被監視クロッ
クとするものである。これにより、簡単な回路構成で確実にクロック停止を監視すること
ができると共に、クロック周波数の変更に対して臨機応変に対応することができる(詳細
は後述する)。
That is, the
LK-B, and the monitored clock of the counter B is CLK-A. For example, if the monitored clock CLK-A is normally input, the counter B is set to the monitored clock CLK
Since it is periodically reset at a period of -A, the counter B cannot count the monitoring clock CLK-B beyond a predetermined count value.
Therefore, in this state, the detection circuit B does not output an alarm signal (ALM-A). However, if the monitored clock CLK-A stops for some reason, the counter B cannot be reset while the monitored clock CLK-A is stopped. Therefore, if the monitoring clock CLK-B continues to be counted and a predetermined number is counted, the detection circuit B starts the ALM. -A is output. As described above, the
図2は図1のクロック監視回路の動作を説明するタイミングチャートである。縦軸に各
信号名を表し、横軸に時間を表す。図2(a)は監視クロックをCLK−A、被監視クロ
ックをCLK−Bとした場合のタイミングチャートである。図2(b)は監視クロックを
CLK−B、被監視クロックをCLK−Aとした場合のタイミングチャートである。尚、
説明を容易とするために、CLK−Aの各クロックにはa〜lの符号を付し、CLK−B
の各クロックにはA〜Gの符号を付して説明する。また、各カウンタA、BはCLK−A
、Bの立ち上がりで計数を開始し、リセットもCLK−A、Bの立ち上がりで動作するも
のとする。以下、同様とする。また、CLK−AとCLK−Bの周期を異なるようにして
いるが、同じ周期でも構わない。
FIG. 2 is a timing chart for explaining the operation of the clock monitoring circuit of FIG. The vertical axis represents each signal name, and the horizontal axis represents time. FIG. 2A is a timing chart when the monitoring clock is CLK-A and the monitored clock is CLK-B. FIG. 2B is a timing chart when the monitoring clock is CLK-B and the monitored clock is CLK-A. still,
For ease of explanation, each clock of CLK-A is denoted by a to l, and CLK-B
Each of the clocks will be described with reference numerals A to G. Each counter A, B is CLK-A
, B starts counting at the rising edge of B, and reset also operates at the rising edge of CLK-A, B. The same shall apply hereinafter. Further, although the periods of CLK-A and CLK-B are made different, the same period may be used.
まず、図2(a)の場合について説明する。監視クロックCLK−Aは、カウンタAの
INに入力されると共に、カウンタBのリセット端子Rに夫々入力される。また、監視ク
ロックCLK−Bは、カウンタBのINに入力されると共に、カウンタAのリセット端子
Rに夫々入力される。例えば、クロックaの立ち上がりでカウンタAは「1」を計数する
が、次のタイミングでクロックAの立ち上がりでリセットされて「0」になる。次のクロ
ックbの立ち上がりで再びカウンタAは「1」を計数し、クロックcの立ち上がりで「2
」を計数する。しかし、クロックBの立ち上がりでリセットされて「0」になる。次のク
ロックdの立ち上がりで再びカウンタAは「1」を計数し、クロックeの立ち上がりで「
2」を計数する。
しかし、クロックCの立ち上がりでリセットされて「0」になる。次にクロックfの立
ち上がりで再びカウンタAは「1」を計数する。このとき、何らかの原因で被監視クロッ
クCLK−Bが停止すると、カウンタAのリセット端子Rにはリセット信号が供給されな
いため、カウンタAはクロックg〜lまでを計数する。例えば、本実施形態では検出回路
Aの閾値を「5」と設定しておくと、カウンタAが「5」を計数すると、検出回路Aから
ALM−Bを出力する。
First, the case of FIG. 2A will be described. The monitoring clock CLK-A is input to IN of the counter A and input to the reset terminal R of the counter B. The monitoring clock CLK-B is input to the IN of the counter B and also input to the reset terminal R of the counter A. For example, the counter A counts “1” at the rising edge of the clock a, but is reset to “0” at the rising edge of the clock A at the next timing. The counter A again counts “1” at the next rising edge of clock b, and “2” at the rising edge of clock c.
Is counted. However, it is reset to “0” at the rising edge of clock B. Counter A again counts “1” at the next rising edge of clock d, and “
2 "is counted.
However, it is reset to “0” at the rising edge of clock C. Next, the counter A again counts “1” at the rising edge of the clock f. At this time, if the monitored clock CLK-B is stopped for some reason, the reset signal is not supplied to the reset terminal R of the counter A, so the counter A counts the clocks g to l. For example, in this embodiment, if the threshold value of the detection circuit A is set to “5”, when the counter A counts “5”, the detection circuit A outputs ALM-B.
次に、図2(b)の場合について説明する。監視クロックCLK−Aは、カウンタAの
INに入力されると共に、カウンタBのリセット端子Rに夫々入力される。また、監視ク
ロックCLK−Bは、カウンタBのINに入力されると共に、カウンタAのリセット端子
Rに夫々入力される。例えば、クロックaの立ち上がりでカウンタBがリセットされ、次
にクロックAの立ち上がりでカウンタBは「1」を計数するが、次のタイミングでクロッ
クbの立ち上がりでリセットされて「0」になる。また、クロックBが来る前に、クロッ
クcの立ち上がりでリセットされる。
次のクロックBの立ち上がりで再びカウンタBは「1」を計数する。しかし、クロック
dの立ち上がりでリセットされて「0」になる。また、クロックCが来る前に、クロック
eの立ち上がりでリセットされる。次のクロックCの立ち上がりで再びカウンタBは「1
」を計数する。このとき、何らかの原因で被監視クロックCLK−Aが停止すると、カウ
ンタBのリセット端子Rにはリセット信号が供給されないため、カウンタBはクロックC
〜Gまでを計数する。例えば、本実施形態では検出回路Bの閾値を「4」と設定しておく
と、カウンタBが「4」を計数すると、検出回路BからALM−Aを出力する。
Next, the case of FIG. 2B will be described. The monitoring clock CLK-A is input to IN of the counter A and input to the reset terminal R of the counter B. The monitoring clock CLK-B is input to the IN of the counter B and also input to the reset terminal R of the counter A. For example, the counter B is reset at the rising edge of the clock a, and then the counter B counts “1” at the rising edge of the clock A, but is reset to “0” at the rising edge of the clock b at the next timing. Also, before clock B comes, it is reset at the rising edge of clock c.
At the next rise of clock B, counter B again counts “1”. However, it is reset to “0” at the rising edge of the clock d. Also, before the clock C arrives, it is reset at the rising edge of the clock e. At the next rising edge of the clock C, the counter B is again “1”.
Is counted. At this time, if the monitored clock CLK-A stops for some reason, the reset signal is not supplied to the reset terminal R of the counter B.
Count up to ~ G. For example, in this embodiment, if the threshold value of the detection circuit B is set to “4”, when the counter B counts “4”, the detection circuit B outputs ALM-A.
このように、検出回路A、Bは、所定の計数値を設定することができる。即ち、検出回
路A、Bから出力するアラーム信号を、どのタイミングで出力するかを予め設定しておく
必要がある。そこで本実施形態では、例えば、スイッチ或いはタップを検出回路A、Bに
備えておき、それを設定することにより計数値を決定することにより、アラーム信号を出
すタイミングを任意に設定することができる。
また、夫々の検出回路A、Bは、検出回路A、Bに接続されているカウンタA、Bのリ
セット端子Rに接続されたクロックが所定の期間停止したことを検出する構成とした。即
ち、本実施形態のクロック監視回路60は、カウンタA、Bを歩進させるクロックを監視
クロックとし、夫々のカウンタA、Bのリセット端子Rに接続するクロックを被監視クロ
ックとし、何らかの原因により被監視クロックが停止すると、停止している間はカウンタ
をリセットできないので、監視クロックを計数し続け、所定の数を計数すると、検出回路
からアラームが出力されるように構成されている。これにより、監視クロックをカウンタ
のリセット端子Rに接続するだけで回路を構成することができる。
In this way, the detection circuits A and B can set a predetermined count value. That is, it is necessary to set in advance at which timing the alarm signal output from the detection circuits A and B is output. Therefore, in this embodiment, for example, a switch or a tap is provided in the detection circuits A and B, and the count value is determined by setting the switches or taps, whereby the timing for issuing an alarm signal can be arbitrarily set.
Each of the detection circuits A and B is configured to detect that the clock connected to the reset terminals R of the counters A and B connected to the detection circuits A and B has stopped for a predetermined period. That is, the
また、検出回路により設定する計数値は、当該カウンタのリセット端子に接続されたク
ロックの周期より長くなるように設定される。即ち、計数値はクロックの数を計数するの
で、同じ計数値でもクロックの周波数により所定の計数値に達するまでの時間が異なる。
即ち、監視クロックの周波数が高く(CLK−Aの場合)、被監視クロックの周波数が
低い場合(CLK−Bの場合)、設定した計数値によっては、被監視クロックの周期より
短くなる場合がある。例えば、図2(a)の場合、CLK−Aをカウントする設定値を「
2」とした場合、クロックcの時点でALM−Bが出力されてしまい、誤った判断をして
しまう。そこで本実施形態では、設定する計数値は、当該カウンタのリセット端子に接続
されたクロックの周期より長くなるように設定するものである。
図2(a)では、CLK−Aを「5」カウントするようにして、必ず被監視クロックC
LK−Bの周期(CLK−Aの「3」カウント分)より長くするので、被監視クロックC
LK−Bが停止したことを検出することができる。
The count value set by the detection circuit is set to be longer than the cycle of the clock connected to the reset terminal of the counter. That is, since the count value counts the number of clocks, even when the count value is the same, the time required to reach a predetermined count value differs depending on the clock frequency.
That is, when the frequency of the monitoring clock is high (in the case of CLK-A) and the frequency of the monitored clock is low (in the case of CLK-B), depending on the set count value, the cycle of the monitored clock may be shorter. . For example, in the case of FIG. 2A, the set value for counting CLK-A is “
When “2” is selected, ALM-B is output at the time point of clock c, and an erroneous determination is made. Therefore, in the present embodiment, the set count value is set to be longer than the cycle of the clock connected to the reset terminal of the counter.
In FIG. 2A, the monitored clock C is always counted by counting CLK-A by “5”.
Since the period is longer than the period of LK-B (the “3” count of CLK-A), the monitored clock C
It can be detected that LK-B has stopped.
また、計数手段に例えば、本実施形態のようにカウンタを使用すると、各ビットは2の
階乗で変化する。例えば、5ビットで構成されたカウンタの場合は、最終段(5ビット目
)は、25=32ステップで状態が変化する(キャリー出力)。従って、最終段の状態を
検出結果とすることにより、監視クロックを32計数したことになる。これにより、検出
回路を不要として、回路構成を単純化することができる。
また、計数手段に例えば、カウンタを使用すると、各ビットは2の階乗で変化する。例
えば、5ビットで構成されたカウンタの場合は、全てのビットが「1」となったときに2
1+22+23+24+25=63(状態として64)ステップの監視クロックを計数したこ
とになる。従って、デコーダにより、各ビットの論理値を組み合わせると、0〜63まで
の数を任意に取り出すことができる。これにより、検出回路の設定値を任意に設定するこ
とができる。
For example, when a counter is used as the counting means as in the present embodiment, each bit changes by a factorial of 2. For example, in the case of a counter composed of 5 bits, the state of the final stage (5th bit) changes in 2 5 = 32 steps (carry output). Therefore, 32 monitoring clocks are counted by using the final stage state as the detection result. As a result, the detection circuit is not required and the circuit configuration can be simplified.
For example, when a counter is used as the counting means, each bit changes by a factorial of 2. For example, in the case of a counter composed of 5 bits, 2 is displayed when all bits are "1".
That is, 1 +2 2 +2 3 +2 4 +2 5 = 63 (64 as the status) steps of monitoring clocks are counted. Therefore, the number from 0 to 63 can be arbitrarily extracted by combining the logical values of the respective bits by the decoder. Thereby, the set value of the detection circuit can be arbitrarily set.
図3は図2におけるカウンタの計数動作を説明するための図である。縦軸にカウント数
を表し、横軸に各時間におけるカウンタのカウント数である。例えば、カウンタAの場合
は、最初にカウント数「1」を計数してリセットされ、次にカウント数「2」を計数して
リセットされ、次にまたカウント数「2」を計数してリセットされ、次に被監視クロック
が停止することにより、カウント数「5」以上となり、ALM−Bが出力される。カウン
タBも同様にしてカウント数「4」以上となり、ALM−Aが出力される。
FIG. 3 is a diagram for explaining the counting operation of the counter in FIG. The vertical axis represents the count number, and the horizontal axis represents the counter count number at each time. For example, in the case of the counter A, the count number “1” is reset first, then the count number “2” is reset, and then the count number “2” is counted again. Then, when the monitored clock is stopped, the count number becomes “5” or more, and ALM-B is output. Similarly, the counter B becomes equal to or greater than the count number “4”, and ALM-A is output.
図4は本発明のクロック監視回路の他の実施形態を示す図である。本発明のクロック監
視回路は、基本的に2つ以上の異なる発振源から発振されたクロックの中から、自分以外
のクロックの停止を検出するものである。従って、図4のように、クロックがCLK−A
〜CLK−Xまで存在した場合であっても、図のように結線することにより、クロック停
止を検出することができる。尚、図では、順番に手前のカウンタのリセット端子に次のカ
ウンタのクロックを接続しているが、ランダムに結線しても構わない。即ち、各カウンタ
のリセット端子Rに接続したクロックが被監視クロックとなる。
FIG. 4 is a diagram showing another embodiment of the clock monitoring circuit of the present invention. The clock monitoring circuit of the present invention basically detects a stop of a clock other than itself from clocks oscillated from two or more different oscillation sources. Therefore, as shown in FIG.
Even when there are up to CLK-X, the clock stop can be detected by connecting as shown in the figure. In the figure, the clock of the next counter is connected to the reset terminal of the previous counter in order, but may be connected at random. That is, the clock connected to the reset terminal R of each counter becomes the monitored clock.
図5は本発明のクロック監視回路を備えたルビジウム原子発振器の概略構成を示すブロ
ック図である。このルビジウム原子発振器100は、ルビジウムランプ(以下、Rbラン
プと記す)35を点灯するランプ励振部31と、ルビジウムガスセル(以下、Rbガスセ
ルと記す)36中のルビジウムガスを励起するRbランプ35と、ルビジウムガスを充填
したRbガスセル36と、Rbガスセル36中のルビジウム原子の共鳴周波数により励振
するマイクロ波共振器(以下、キャビティと記す)33と、キャビティ33にマイクロ波
を放射する放射用アンテナ34と、Rbガスセル36を透過した光の強度を検出するフォ
トセンサ37と、Amp39に現れる低周波振幅変調信号の位相を弁別する位相弁別器4
0と、マイクロ波の位相を低周波により変調する低周波位相信号発生器41と、電圧制御
水晶発振器43の発振信号をマイクロ波に逓倍する周波数逓倍合成変調部42と、位相弁
別器40の電圧に基づいて所定の周波数を発振する電圧制御水晶発振器43と、を備えて
構成されている。
尚、Rbランプ35、キャビティ33及びフォトセンサ37により構成されるユニット
を光マイクロ波ユニット38と呼ぶ。また、周波数逓倍合成変調部42の出力は放射用ア
ンテナ44に接続されている。尚、ルビジウム原子発振器の動作については公知であるの
で、ここでは説明を省略する。
FIG. 5 is a block diagram showing a schematic configuration of a rubidium atomic oscillator including the clock monitoring circuit of the present invention. The rubidium
0, a low-frequency phase signal generator 41 that modulates the phase of the microwave with a low frequency, a frequency-multiplying / synthesizing
A unit composed of the
以上の構成に更に、最小構成のクロック監視回路47と、発振源45と、を備えること
により、電圧制御水晶発振器43の発振出力をクロック監視回路47の被監視クロック4
4としたものである。即ち、電圧制御水晶発振器43の発振出力はクロック監視回路47
内のカウンタ48のリセット端子Rに接続される。また、発振源45から発振された監視
クロック46はカウンタ48の入力INに接続される。
ルビジウム原子発振器は、基本的に発振源は電圧制御水晶発振器43である。従って、
本発明のクロック監視回路47を電圧制御水晶発振器43のクロック監視用として使用す
るためには、他の監視クロック46が必要である。そこで本実施形態では、電圧制御水晶
発振器43の発振出力をクロック監視回路の被監視クロック44とした場合に、監視クロ
ック46の発振源45を更に備えるものである。これにより、本発明のクロック監視回路
47を電圧制御水晶発振器43の監視用として使用することができる。
In addition to the above configuration, the
4. That is, the oscillation output of the voltage controlled crystal oscillator 43 is the
The counter 48 is connected to the reset terminal R of the counter 48. The
The rubidium atomic oscillator basically has a voltage controlled crystal oscillator 43 as an oscillation source. Therefore,
In order to use the
31 ランプ励振部、33 マイクロ波共振器、34 放射用アンテナ、35 Rbラ
ンプ、36 Rbガスセル、37 フォトセンサ、38 光マイクロ波ユニット、39
Amp、40 位相弁別器、41 低周波位相変調信号発生器、42 周波数逓倍合成変
調部、43 電圧制御水晶発振器、45 発振源、46 監視クロック、47 クロック
監視回路、48 カウンタ、49 検出回路、55 アラーム出力、60 クロック監視
回路、100 ルビジウム原子発振器
31 Lamp Excitation Unit, 33 Microwave Resonator, 34 Radiation Antenna, 35 Rb Lamp, 36 Rb Gas Cell, 37 Photosensor, 38 Optical Microwave Unit, 39
Amp, 40 phase discriminator, 41 low frequency phase modulation signal generator, 42 frequency multiplication and synthesis modulation unit, 43 voltage controlled crystal oscillator, 45 oscillation source, 46 monitoring clock, 47 clock monitoring circuit, 48 counter, 49 detection circuit, 55 Alarm output, 60 clock monitoring circuit, 100 rubidium atomic oscillator
Claims (8)
クとした場合に、前記被監視クロックが停止したことを検出するクロック監視回路であっ
て、
前記監視クロックを計数する計数手段と、該計数手段が所定の計数値に達したことを検
出する検出手段と、を備え、
前記計数手段をリセットするリセット端子に前記被監視クロックを接続することを特徴
とするクロック監視回路。 A clock monitoring circuit for detecting that the monitored clock is stopped when one of at least two clocks having different oscillation sources is a monitoring clock and the other is a monitored clock;
Counting means for counting the monitoring clock; and detection means for detecting that the counting means has reached a predetermined count value;
A clock monitoring circuit, wherein the monitored clock is connected to a reset terminal for resetting the counting means.
少なくとも2つ備え、前記各計数手段により計数される夫々の監視クロックを他の計数手
段のリセット端子に接続して被監視クロックとすることを特徴とする請求項1に記載のク
ロック監視回路。 In order to detect that the monitoring clock has stopped, at least two of the counting means and the detecting means are provided, and the respective monitoring clocks counted by the counting means are connected to reset terminals of other counting means. The clock monitoring circuit according to claim 1, wherein the clock is a monitored clock.
載のクロック監視回路。 The clock monitoring circuit according to claim 1, wherein the detection unit is capable of setting a predetermined count value.
監視クロックが停止したか否かを、前記計数手段の計数値により判断することを特徴とす
る請求項1、2又は3に記載のクロック監視回路。 The detection means determines whether or not the monitored clock connected to the reset terminal of the counting means connected to the detecting means has stopped based on the count value of the counting means. 4. The clock monitoring circuit according to 2 or 3.
長くなるように設定されることを特徴とする請求項1乃至4の何れか一項に記載のクロッ
ク監視回路。 5. The clock monitoring circuit according to claim 1, wherein the count value is set to be longer than one cycle of a monitored clock connected to a reset terminal of the counting means. .
ことを特徴とする請求項1乃至5の何れか一項に記載のクロック監視回路。 6. The clock monitoring circuit according to claim 1, wherein the detection unit uses a carry signal output from the final stage of the counting unit as a detection result.
ード信号を検出結果とすることを特徴とする請求項1乃至5の何れか一項に記載のクロッ
ク監視回路。 6. The clock monitoring circuit according to claim 1, wherein the detection unit uses a decode signal obtained by decoding a carry signal output from each stage of the counting unit as a detection result.
る発振源と、を備え、電圧制御水晶発振器の発振出力を前記クロック監視回路の被監視ク
ロックとしたことを特徴とするルビジウム原子発振器。 A clock monitoring circuit according to any one of claims 1 to 7 and an oscillation source for oscillating the monitoring clock, wherein the oscillation output of the voltage controlled crystal oscillator is used as a monitored clock of the clock monitoring circuit. A rubidium atomic oscillator.
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