JP2008257685A - Image processor, image processing method, and electronic equipment - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an image processor, an image processing method, and electronic equipment, for reducing a memory capacity even when a direction of an image is rotated. <P>SOLUTION: This image processor for supplying image data to a driving part of a display panel includes an encoding part for encoding the image data by block of the plurality of blocks obtained by dividing image data corresponding to one scan line of the input image, a memory for storing an encoded data encoded by the encoding part, and a decoding part for decoding the encoded data from the memory by block, and supplies the decoded data decoded by the decoding part, to the driving part. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、画像処理装置、画像処理方法及び電子機器等に関する。   The present invention relates to an image processing apparatus, an image processing method, an electronic apparatus, and the like.

例えば、携帯電話機の液晶表示装置を例に挙げれば、近年、高精細な表示を行なうために、ディスプレス上の画素数が増大し、１画素当たりの階調数も増大している。携帯電話機の画面については、現在主流のＱＶＧＡ（２４０×３２０ドット）から、ＶＧＡ（４８０×６４０ドット）又はＷＶＧＡ（４８０×８００ドット）への移行が予定される。この場合、ＱＶＧＡのときには１画素当たりの階調値が１６ビット又は１８ビットであったのが、ＶＧＡ又はＷＶＧＡでは１８ビット又は２４ビットへと高階調化される。このような画素数と階調値の増大は、画像データが格納されるメモリの容量の増大に影響する。   For example, taking a liquid crystal display device of a mobile phone as an example, the number of pixels on a display has increased in recent years and the number of gradations per pixel has increased in order to perform high-definition display. Regarding mobile phone screens, a transition from the current mainstream QVGA (240 × 320 dots) to VGA (480 × 640 dots) or WVGA (480 × 800 dots) is scheduled. In this case, the gradation value per pixel is 16 bits or 18 bits in QVGA, but the gradation is increased to 18 bits or 24 bits in VGA or WVGA. Such an increase in the number of pixels and the gradation value affects an increase in the capacity of a memory in which image data is stored.

またメモリの増大は、ＲＡＭ内蔵ドライバＩＣのコスト高に深刻な影響を招く。例えば、ＱＶＧＡからＶＧＡへの変更で、ＲＡＭのメモリ面積は４倍に増大し、ＲＡＭ内蔵ドライバＩＣ（広義には駆動部）の面積も著しく増大する。その場合、ガラス基板上にＣＯＧ（Chip On Grass）実装されるＲＡＭ内蔵ドライバＩＣは、ドライバＩＣ搭載のためだけに液晶表示パネルのガラス基板面積を増大させ、製造基板からのパネルの歩留まり枚数の減少を招く。そればかりか、ガラス基板の短辺を長手軸とする長方形状の従来型ドライバＩＣの形状は維持できなくなる。もはやＣＯＧ実装は無理であり、全面的にＣＯＦ（Chip On Film）に変更しなければならない。   In addition, the increase in the memory has a serious effect on the cost of the driver IC with a built-in RAM. For example, by changing from QVGA to VGA, the memory area of the RAM increases four times, and the area of the driver IC with a built-in RAM (drive unit in a broad sense) also increases significantly. In that case, a driver IC with built-in RAM mounted on a glass substrate by COG (Chip On Grass) increases the glass substrate area of the liquid crystal display panel only for mounting the driver IC, and decreases the number of panel yields from the manufacturing substrate. Invite. In addition, the shape of the rectangular conventional driver IC whose long axis is the short side of the glass substrate cannot be maintained. COG mounting is no longer possible, and it must be completely changed to COF (Chip On Film).

一方、携帯電話機では、画像を供給するベースバンドエンジン（ＬＳＩ）から液晶ドライバＩＣに直接に画像データを送付するのでなく、ベースバンドエンジンでの液晶表示に関するタスクを軽減するために、ベースバンドエンジンと液晶ドライバＩＣとの間に液晶コントロールＩＣを設けるものもある。しかし、画像データ量が多くなれば、液晶コントロールＩＣ内に設けられるメモリ容量も増大してしまう。   On the other hand, a mobile phone does not send image data directly from a baseband engine (LSI) that supplies images to the liquid crystal driver IC, but instead reduces the tasks related to liquid crystal display in the baseband engine. Some have a liquid crystal control IC between them. However, as the amount of image data increases, the memory capacity provided in the liquid crystal control IC also increases.

上述の問題は、液晶表示装置に限らず、画像を受信又は生成する画像出力源となる集積回路と、表示部又はプリンタを駆動する集積回路との間で、高精細な画像データを転送する場合に共通している。
特開平１−１１２３７７号公報 特開２００１−２５７８８８号公報 The above problem is not limited to liquid crystal display devices, but high-definition image data is transferred between an integrated circuit that is an image output source that receives or generates an image and an integrated circuit that drives a display unit or a printer. Is common.
Japanese Patent Laid-Open No. 1-112377 JP 2001-257888 A

近年、携帯電話機に内蔵するカメラにより撮像した画像を液晶表示装置に表示したり、地上デジタル放送を受信した画像を液晶表示装置に表示したりすることが行われる。この場合に、カメラにより撮像した画像や放送で受信した画像の天地方向の向きを９０度、１８０度又は２７０度等の所与の角度だけ回転させて液晶表示装置に表示させる必要がある。   In recent years, an image captured by a camera built in a mobile phone is displayed on a liquid crystal display device, or an image received from a digital terrestrial broadcast is displayed on a liquid crystal display device. In this case, it is necessary to rotate the vertical direction of the image captured by the camera or the image received by broadcasting by a given angle such as 90 degrees, 180 degrees, or 270 degrees and display the image on the liquid crystal display device.

しかしながら、特許文献１及び特許文献２に記載された技術では、圧縮処理後に特定の領域の画素のデータのみを抽出することは困難である。画像を回転させる場合、回転処理後の画像の画像データをメモリに格納するため、回転処理の際に作業エリアが必要となる。特許文献１又は特許文献２に記載された技術では、少なくとも１画面分の画素のデータが格納されるメモリを用意しておかなければならず、やはりメモリ容量を増大させてしまう。   However, with the techniques described in Patent Document 1 and Patent Document 2, it is difficult to extract only pixel data in a specific area after compression processing. When the image is rotated, the image data of the image after the rotation process is stored in the memory, so that a work area is required for the rotation process. In the technique described in Patent Document 1 or Patent Document 2, it is necessary to prepare a memory in which pixel data for at least one screen is stored, which also increases the memory capacity.

本発明の幾つかの態様によれば、画像データ量が増大しても、メモリ容量を削減して小型化できる画像処理装置、画像処理方法及び電子機器を提供できる。   According to some aspects of the present invention, it is possible to provide an image processing apparatus, an image processing method, and an electronic apparatus that can reduce the memory capacity and reduce the size even when the amount of image data increases.

また本発明の他の態様によれば、画像の向きを回転した場合でもメモリ容量を削減できる画像処理装置、画像処理方法及び電子機器を提供できる。   According to another aspect of the present invention, it is possible to provide an image processing apparatus, an image processing method, and an electronic apparatus that can reduce the memory capacity even when the orientation of the image is rotated.

上記課題を解決するために本発明は、
表示パネルの駆動部に画像データを供給するための画像処理装置であって、
入力画像の１走査ライン分の画像データを分割した複数ブロックの１ブロック毎に、前記画像データを符号化して符号化データを生成する符号化部と、
前記符号化部からの前記符号化データが格納されるメモリと、
前記メモリからの前記符号化データを、前記１ブロック毎に復号化して複合化データを生成する復号化部とを含み、
前記復号化部からの前記復号化データを、前記駆動部に供給する画像処理装置に関係する。 In order to solve the above problems, the present invention
An image processing apparatus for supplying image data to a drive unit of a display panel,
An encoding unit that encodes the image data to generate encoded data for each block of a plurality of blocks obtained by dividing image data for one scanning line of an input image;
A memory for storing the encoded data from the encoding unit;
A decoding unit that decodes the encoded data from the memory for each block to generate composite data;
The present invention relates to an image processing apparatus that supplies the decoded data from the decoding unit to the driving unit.

また本発明に係る画像処理装置では、
前記メモリの書き込み領域を特定するライトアドレスを生成するライトアドレス生成回路を含み、
前記ライトアドレスにより特定された書き込み領域のデータが、１ブロック分の前記符号化データにより更新されてもよい。 In the image processing apparatus according to the present invention,
A write address generation circuit for generating a write address for specifying a write area of the memory;
Data in the write area specified by the write address may be updated with the encoded data for one block.

また本発明に係る画像処理装置では、
前記メモリの読み出し領域を特定するリードアドレスを生成するリードアドレス生成回路を含み、
前記リードアドレスにより特定された読み出し領域から、１ブロック分の前記符号化データを読み出すことができる。 In the image processing apparatus according to the present invention,
A read address generation circuit for generating a read address for specifying a read area of the memory;
The encoded data for one block can be read from the read area specified by the read address.

上記のいずれかの発明によれば、１走査ラインを分割した１ブロック毎に、画像データを符号化してメモリに格納し、該メモリから読み出したデータを復号化して駆動部に供給するようにしたので、メモリの容量を削減された低コストな画像処理装置を提供できる。そして、１走査ライン分の画像データに対して符号化する場合に比べて圧縮率を低下させてしまうが、ブロック毎に符号化処理及び復号化処理が完結している。そのため、ある１ブロックのデータを他のデータで置き換えたとしても、他のブロックの復号化処理結果に影響を与えない。従って、符号化された状態でメモリに格納されたデータに対して、ブロック単位で書き込んで更新したり、読み出したりすることが可能となるため、ユーザにとって使い勝手の良い画像処理装置を提供できるようになる。   According to any one of the above inventions, the image data is encoded and stored in the memory for each block obtained by dividing one scanning line, and the data read from the memory is decoded and supplied to the drive unit. Therefore, it is possible to provide a low-cost image processing apparatus with a reduced memory capacity. Although the compression rate is reduced as compared with the case of encoding image data for one scanning line, the encoding process and the decoding process are completed for each block. Therefore, even if data of a certain block is replaced with other data, the decoding processing result of the other block is not affected. Accordingly, since it is possible to write, update, and read data in block units with respect to data stored in the memory in an encoded state, it is possible to provide a user-friendly image processing apparatus. Become.

また本発明に係る画像処理装置では、
前記入力画像の天地方向の向きを基準に所与の角度だけ回転させた画像を生成する回転処理を行う回転処理部を含み、
前記回転処理部が、
各ラインバッファが、前記入力画像の１走査ライン分の画像データが格納される１又は複数のラインバッファを有し、
前記回転処理部により行われた回転処理後の画像の画像データが、前記符号化部に供給されてもよい。 In the image processing apparatus according to the present invention,
A rotation processing unit that performs a rotation process for generating an image rotated by a given angle with respect to the direction of the input image in the vertical direction;
The rotation processing unit is
Each line buffer has one or a plurality of line buffers for storing image data for one scanning line of the input image,
The image data of the image after the rotation processing performed by the rotation processing unit may be supplied to the encoding unit.

本発明によれば、ブロック単位で符号化されるため、画像を回転させる場合で、非常に少ないメモリ容量で回転処理後の画像データをメモリに格納させることができるようになる。   According to the present invention, since encoding is performed in units of blocks, the image data after the rotation process can be stored in the memory with a very small memory capacity when the image is rotated.

また本発明に係る画像処理装置では、
前記各ラインバッファの容量をＬＢビット、前記入力画像の１走査ラインの画素数をＨ画素、１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（ＬＢ／Ｈ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であってもよい。 In the image processing apparatus according to the present invention,
When the capacity of each line buffer is LB bits, the number of pixels of one scanning line of the input image is H pixels, and the number of bits per pixel is P, the data length of the one block is f (LB / H / P) (indicating that the function f is a function for truncating decimal places).

本発明によれば、ラインバッファの容量を最大限活用して、圧縮処理が行われるため、回転処理部が有するラインバッファの容量を最小限に抑えることができる。   According to the present invention, since the compression processing is performed by making the best use of the capacity of the line buffer, the capacity of the line buffer included in the rotation processing unit can be minimized.

また本発明に係る画像処理装置では、
前記符号化部が規定圧縮率Ｗ以上の圧縮率で入力画像の画像データを符号化し、前記メモリのアクセス単位であるビット幅をＢ、前記入力画像の１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（Ｂ／Ｗ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であってもよい。 In the image processing apparatus according to the present invention,
When the encoding unit encodes image data of an input image at a compression rate equal to or higher than a specified compression rate W, the bit width that is an access unit of the memory is B, and the number of bits per pixel of the input image is P In addition, the data length of the one block may be equal to or less than f (B / W / P) (the function f is a function for truncating the decimal part).

本発明によれば、メモリへのアクセス回数を低減できるので、画面サイズが大きくなったとしても圧縮処理を高速化でき、メモリの容量の増大を抑えることができる。   According to the present invention, since the number of accesses to the memory can be reduced, even if the screen size increases, the compression process can be speeded up, and an increase in the memory capacity can be suppressed.

また本発明に係る画像処理装置では、
前記入力画像の画像データのフォーマットに応じて、前記１ブロックのデータ長を異ならせてもよい。 In the image processing apparatus according to the present invention,
The data length of the one block may be varied according to the format of the image data of the input image.

本発明によれば、画像フォーマットにかかわらず、メモリ容量を削減して小型化できる画像処理装置を提供できる。   According to the present invention, it is possible to provide an image processing apparatus capable of reducing the memory capacity and downsizing regardless of the image format.

また本発明は、
表示パネルの駆動部に画像データを供給するための画像処理方法であって、
入力画像の１走査ライン分の画像データを分割した複数ブロックの１ブロック毎に、前記画像データを符号化して符号化データを生成するステップと、
前記符号化データをメモリに格納するステップと、
前記メモリからの前記符号化データを、前記１ブロック毎に復号化して複合化データを生成するステップと、
前記復号化データを、前記駆動部に供給するステップとを含む画像処理方法に関係する。 The present invention also provides
An image processing method for supplying image data to a drive unit of a display panel,
Encoding the image data for each block of a plurality of blocks obtained by dividing the image data for one scanning line of the input image, and generating encoded data;
Storing the encoded data in a memory;
Decoding the encoded data from the memory for each block to generate composite data;
And supplying the decoded data to the driving unit.

また本発明に係る画像処理方法では、
前記メモリの書き込み領域を特定するライトアドレスを生成するステップと、
前記ライトアドレスにより特定された書き込み領域のデータを、１ブロック分の前記符号化データにより更新するステップとを含むことができる。 In the image processing method according to the present invention,
Generating a write address identifying a write area of the memory;
Updating the data in the write area specified by the write address with one block of the encoded data.

また本発明に係る画像処理方法では、
前記メモリの読み出し領域を特定するリードアドレスを生成するステップと、
前記リードアドレスにより特定された読み出し領域から、１ブロック分の前記符号化データを読み出すステップとを含むことができる。 In the image processing method according to the present invention,
Generating a read address that identifies a read area of the memory;
Reading the encoded data for one block from the read area specified by the read address.

また本発明に係る画像処理方法では、
各ラインバッファが前記入力画像の１走査ライン分の画像データが格納される１又は複数のラインバッファを用いて、前記入力画像の天地方向の向きを基準に所与の角度だけ回転させた画像を生成する回転処理を行うステップを含み、
前記回転処理部により行われた回転処理後の画像の画像データに対して符号化を行うことができる。 In the image processing method according to the present invention,
An image obtained by rotating the input image by a given angle on the basis of the vertical direction of the input image using one or a plurality of line buffers in which each line buffer stores image data for one scanning line of the input image. Including performing a rotation process to generate,
The image data of the image after the rotation processing performed by the rotation processing unit can be encoded.

また本発明に係る画像処理方法では、
前記各ラインバッファの容量をＬＢビット、前記入力画像の１走査ラインの画素数をＨ画素、１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（ＬＢ／Ｈ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であってもよい。 In the image processing method according to the present invention,
When the capacity of each line buffer is LB bits, the number of pixels of one scanning line of the input image is H pixels, and the number of bits per pixel is P, the data length of the one block is f (LB / H / P) (indicating that the function f is a function for truncating decimal places).

また本発明に係る画像処理方法では、
前記符号化部が規定圧縮率Ｗ以上の圧縮率で入力画像の画像データを符号化し、前記メモリのアクセス単位であるビット幅をＢ、前記入力画像の１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（Ｂ／Ｗ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であってもよい。 In the image processing method according to the present invention,
When the encoding unit encodes image data of an input image at a compression rate equal to or higher than a specified compression rate W, the bit width that is an access unit of the memory is B, and the number of bits per pixel of the input image is P In addition, the data length of the one block may be equal to or less than f (B / W / P) (the function f is a function for truncating the decimal part).

また本発明に係る画像処理方法では、
前記入力画像の画像データのフォーマットに応じて、前記１ブロックのデータ長を異ならせてもよい。 In the image processing method according to the present invention,
The data length of the one block may be varied according to the format of the image data of the input image.

上記のいずれかの発明によれば、画像データ量が増大しても、メモリ容量を削減して小型化できる画像処理方法を提供できる。また上記のいずれかの発明によれば、画像の向きを回転した場合でもメモリ容量を削減できる画像処理方法を提供できる。   According to any one of the above-described inventions, it is possible to provide an image processing method capable of reducing the memory capacity and reducing the size even when the amount of image data increases. In addition, according to any one of the above-described inventions, it is possible to provide an image processing method capable of reducing the memory capacity even when the image orientation is rotated.

また本発明は、
上記のいずれか記載の画像処理装置と、
前記画像処理装置によって画像データが供給される駆動部と、
前記駆動部によって駆動される表示パネルとを含む電子機器に関係する。 The present invention also provides
Any one of the image processing apparatuses described above;
A drive unit to which image data is supplied by the image processing device;
The present invention relates to an electronic device including a display panel driven by the driving unit.

本発明によれば、画像データ量が増大しても、メモリ容量を削減して小型化できる画像処理装置が適用された電子機器を提供できる。また本発明によれば、画像の向きを回転した場合でもメモリ容量を削減できる画像処理装置が適用された電子機器を提供できる。   According to the present invention, it is possible to provide an electronic apparatus to which an image processing apparatus capable of reducing the memory capacity and reducing the size even when the amount of image data increases is applied. Further, according to the present invention, it is possible to provide an electronic apparatus to which an image processing apparatus that can reduce the memory capacity even when the orientation of the image is rotated is applied.

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.

１． 液晶表示装置
図１に、本実施形態を携帯電話機に適用した場合の構成例を示す。 1. Liquid Crystal Display Device FIG. 1 shows a configuration example when this embodiment is applied to a mobile phone.

図１において、ベースバンドエンジン（ＢＢＥ：広義には画像供給装置）１０は携帯電話機の基本機能を司る中央演算処理装置（Central Processing Unit：ＣＰＵ)を搭載するＬＳＩ（Large Scale Integrated Circuit）であり、インターネット経由で受信した動画や静止画、カメラで撮影した自然画、携帯電話機の操作上で必要なメニュー画面、アイコンなどの文字・図形情報等の各種画像データの出力源である。   In FIG. 1, a baseband engine (BBE: image supply device in a broad sense) 10 is an LSI (Large Scale Integrated Circuit) equipped with a central processing unit (CPU) that controls basic functions of a mobile phone. It is an output source of various image data such as moving images and still images received via the Internet, natural images taken with a camera, menu screens necessary for operation of a mobile phone, character / graphic information such as icons.

図１において、携帯電話機のディスプレイとして液晶表示パネル（広義には表示パネル）２０が設けられている。この液晶表示パネル２０は、２枚のガラス基板３０、３２間に液晶を封入したものである。大きなガラス基板３０は例えばアクティブマトリクス基板であり、各画素にアクティブ素子であるＴＦＴ（Thin Film Transistor）が設けられている。各画素のＴＦＴのドレイン端子に透明画素電極が、ソース端子にデータ線であるソース線が、ゲート端子に走査線であるゲート線がそれぞれ接続されている。このガラス基板３０と対向するガラス基板３２には透明電極が設けられている。ガラス基板３２上には、ガラス基板３０の短辺に沿って、液晶表示パネル２０を駆動する表示ドライバ（広義には駆動部）４０がＣＯＧ実装されている。表示ドライバ４０は、液晶表示パネル２０のゲート線に走査信号を、ソース線にデータ信号を供給して液晶表示パネル２０を表示駆動する。   In FIG. 1, a liquid crystal display panel (display panel in a broad sense) 20 is provided as a display of a mobile phone. In the liquid crystal display panel 20, liquid crystal is sealed between two glass substrates 30 and 32. The large glass substrate 30 is an active matrix substrate, for example, and each pixel is provided with a TFT (Thin Film Transistor) as an active element. A transparent pixel electrode is connected to the drain terminal of the TFT of each pixel, a source line that is a data line is connected to the source terminal, and a gate line that is a scanning line is connected to the gate terminal. A transparent electrode is provided on the glass substrate 32 facing the glass substrate 30. A display driver (driving unit in a broad sense) 40 that drives the liquid crystal display panel 20 is COG-mounted on the glass substrate 32 along the short side of the glass substrate 30. The display driver 40 supplies the scanning signal to the gate line of the liquid crystal display panel 20 and the data signal to the source line to drive the liquid crystal display panel 20 for display.

ベースバンドエンジン１０と表示ドライバ４０との間には、画像処理コントローラ（広義には画像処理装置）５０が設けられている。ベースバンドエンジン１０と画像処理コントローラ５０との間、画像処理コントローラ５０と表示ドライバ４０との間は、複数本のバスラインで接続され、画像データ、水平・垂直同期信号、クロック信号、各種コマンドが転送される。   An image processing controller (an image processing apparatus in a broad sense) 50 is provided between the baseband engine 10 and the display driver 40. A plurality of bus lines are connected between the baseband engine 10 and the image processing controller 50, and between the image processing controller 50 and the display driver 40, and image data, horizontal / vertical synchronization signals, clock signals, and various commands are transmitted. Transferred.

本実施形態では、画像処理コントローラ５０が、ベースバンドエンジン１０からの画像データを一旦蓄積して、回転処理やオーバレイ処理等の画像処理を行った後に、表示ドライバ４０に対して画像処理後の画像のデータを供給する。その際、画像処理コントローラ５０は、圧縮画像データメモリとしてのメモリを有し、ベースバンドエンジン１０からの画像データに対して圧縮処理（符号化）を行って該メモリに格納し、該メモリから伸張処理（復号化）を行って画像データを表示ドライバ４０に出力する。こうすることで、メモリの容量を削減する。   In the present embodiment, the image processing controller 50 temporarily accumulates the image data from the baseband engine 10, performs image processing such as rotation processing and overlay processing, and then performs image processing on the display driver 40. Supply the data. At that time, the image processing controller 50 has a memory as a compressed image data memory, performs compression processing (encoding) on the image data from the baseband engine 10, stores it in the memory, and decompresses it from the memory Processing (decoding) is performed and image data is output to the display driver 40. This reduces the memory capacity.

２． 画像処理コントローラ
図２に、図１の画像処理コントローラ５０の構成例のブロック図を示す。 2. Image Processing Controller FIG. 2 is a block diagram showing a configuration example of the image processing controller 50 shown in FIG.

なお、本実施形態では、図２に示す構成に限定されるものではなく、図２に示す回路ブロックのうち少なくとも１つの回路ブロックが省略された構成であってもよい。   Note that the present embodiment is not limited to the configuration shown in FIG. 2, and may be a configuration in which at least one circuit block is omitted from the circuit blocks shown in FIG.

画像処理コントローラ５０は、符号化部としての圧縮処理部１００、圧縮画像データメモリとしてのメモリ１２０、それぞれが復号化部としての第１及び第２の伸張処理部（第１及び第２の復号化部）１３０、１３２を含む。なお、図２では、第１及び第２の伸張処理部１３０、１３２を含むものとして説明するが、第１及び第２の伸張処理部１３０、１３２の一方のみであってもよい。   The image processing controller 50 includes a compression processing unit 100 as an encoding unit, a memory 120 as a compressed image data memory, and first and second decompression processing units (first and second decoding units) each serving as a decoding unit. Part) 130,132. In FIG. 2, the first and second decompression processing units 130 and 132 are described as being included. However, only one of the first and second decompression processing units 130 and 132 may be included.

圧縮処理部１００は、ベースバンドエンジン１０からの画像データ（入力画像の画像データ）のうち１走査ライン分（１水平走査分）の画像データを分割した複数ブロックの１ブロック毎に、該画像データを符号化する。より具体的には、圧縮処理部１００は、１画面分（１フレーム分）の画像データを規定圧縮率（例えば５０％）以上の圧縮率で圧縮して符号化することを保障する。圧縮処理部１００は、１走査ライン分の画像データを規定圧縮率以上の圧縮率で圧縮して符号化することで、１画面分の画像データの圧縮処理後のデータサイズを保障することが望ましい。ここで、例えば５０％の規定圧縮率以上の圧縮率で圧縮することは、圧縮処理後のデータサイズが圧縮処理前の画像データサイズの５０％以下になることを意味する。また、データサイズを保障するとは、圧縮処理後のデータサイズの最大値が規定圧縮率で符号化されたデータサイズ以下となるように処理が行われることを意味する。   The compression processing unit 100 outputs the image data for each block of a plurality of blocks obtained by dividing the image data for one scanning line (one horizontal scanning) of the image data (image data of the input image) from the baseband engine 10. Is encoded. More specifically, the compression processing unit 100 ensures that image data for one screen (one frame) is compressed and encoded at a compression rate equal to or higher than a specified compression rate (for example, 50%). It is desirable that the compression processing unit 100 guarantees the data size after compression processing of image data for one screen by compressing and encoding image data for one scanning line at a compression rate equal to or higher than a specified compression rate. . Here, for example, compressing at a compression rate equal to or higher than a specified compression rate of 50% means that the data size after the compression processing is 50% or less of the image data size before the compression processing. In addition, ensuring the data size means that the processing is performed so that the maximum value of the data size after the compression processing is equal to or smaller than the data size encoded at the specified compression rate.

図３に、図２の圧縮処理部１００の動作説明図を示す。   FIG. 3 is an operation explanatory diagram of the compression processing unit 100 of FIG.

圧縮処理部１００は、元画像の１走査ライン分の画像データをｎ（ｎは２以上の整数）ブロックに分割する。各ブロックの長さ（ビット長、データ長、データサイズ）は、固定のビット長であってもよいし、任意のビット長であってもよい。また各ブロックの長さは、ベースバンドエンジン１０からの入力画像の画像データのフォーマットに応じて異なってもよい。   The compression processing unit 100 divides image data for one scanning line of the original image into n (n is an integer of 2 or more) blocks. The length of each block (bit length, data length, data size) may be a fixed bit length or an arbitrary bit length. Further, the length of each block may be different depending on the format of the image data of the input image from the baseband engine 10.

そして、圧縮処理部１００は、各ブロック毎に、画像データを圧縮する処理を行って符号化データを生成する。このため、１走査ライン分の画像データに対して圧縮処理する場合に比べて圧縮率を低下させてしまうが、ブロック毎に圧縮処理及び伸張処理が完結している。即ち、ある１ブロックのデータを他のデータで置き換えたとしても、他のブロックの伸張処理結果に影響を与えない。従って、例えば１画面分の画像データを圧縮してメモリ１２０に格納したとしても、ブロック単位で書き込んで更新したり、読み出したりすることが可能となる。この場合、ベースバンドエンジン１０や画像処理コントローラ５０での処理の簡素化を考慮すると、１ブロックのデータ長を８×ｍ（ｍは自然数）画素分のデータサイズであることが望ましい。   Then, the compression processing unit 100 performs processing for compressing the image data for each block to generate encoded data. For this reason, the compression rate is reduced as compared with the case of compressing image data for one scanning line, but the compression processing and expansion processing are completed for each block. That is, even if one block of data is replaced with other data, the expansion processing result of the other block is not affected. Therefore, for example, even if image data for one screen is compressed and stored in the memory 120, it can be written and updated in units of blocks or read out. In this case, in consideration of simplification of processing by the baseband engine 10 and the image processing controller 50, the data length of one block is desirably a data size of 8 × m (m is a natural number) pixels.

なお、本発明では、圧縮処理部１００の圧縮アルゴリズムに限定されるものではないが、以下のように、ＬＳＩ化に適した簡素なアルゴリズムであることが望ましい。   The present invention is not limited to the compression algorithm of the compression processing unit 100, but is preferably a simple algorithm suitable for LSI implementation as follows.

図４（Ａ）、図４（Ｂ）、図４（Ｃ）に、圧縮処理部１００の動作例を示す。   FIG. 4A, FIG. 4B, and FIG. 4C show operation examples of the compression processing unit 100. FIG.

以下では、圧縮処理部１００が、隣接する画素間の差分をＰＣＭ（Pulse Code Modulation)符号化するＤＰＣＭ（Differential Pulse Code Modulation）符号化アルゴリズムを採用するものとする。   In the following, it is assumed that the compression processing unit 100 employs a DPCM (Differential Pulse Code Modulation) encoding algorithm that encodes a difference between adjacent pixels by PCM (Pulse Code Modulation).

図４（Ａ）は、ＲＧＢ８８８フォーマットの画像データに対して、圧縮処理部１００が、４画素単位にＤＰＣＭ符号化処理によって符号化した例を示す。従って、各色成分の画像データが８ビットであり、１画素当たりの画像データが２４ビットである。   FIG. 4A shows an example in which the compression processing unit 100 encodes image data in the RGB888 format by DPCM encoding processing in units of four pixels. Therefore, the image data of each color component is 8 bits, and the image data per pixel is 24 bits.

この場合、圧縮処理部１００は、先頭の第１の画素を圧縮処理せず、そのまま符号化データとして出力する。そして、圧縮処理部１００は、第１の画素の画像データと第２の画素の画像データとの差分を求め、該差分を４ビットのデータに変換する。第３及び第４の画素については、直前の符号化データを伸張したデータとの差分を求め、該差分を４ビットのデータに変換する。このため、第２〜第４の画素の画像データは、それぞれ５０％に圧縮される。即ち、図４（Ａ）の場合、規定圧縮率（最悪圧縮率）が６２．５％（＝（（８＋４×３）×３）／（２４×３））となる。   In this case, the compression processing unit 100 outputs the first pixel as it is as encoded data without performing compression processing. Then, the compression processing unit 100 obtains a difference between the image data of the first pixel and the image data of the second pixel, and converts the difference into 4-bit data. For the third and fourth pixels, a difference from the data obtained by decompressing the immediately preceding encoded data is obtained, and the difference is converted into 4-bit data. For this reason, the image data of the second to fourth pixels are each compressed to 50%. That is, in the case of FIG. 4A, the specified compression rate (worst compression rate) is 62.5% (= ((8 + 4 × 3) × 3) / (24 × 3)).

図４（Ｂ）は、ＹＵＶ４４４フォーマットの画像データに対して、圧縮処理部１００が、４画素単位にＤＰＣＭ符号化処理によって符号化した例を示す。従って、各画素の輝度成分及び色差成分の画像データがそれぞれ８ビットであり、１画素当たりの画像データが２４ビットである。   FIG. 4B shows an example in which the compression processing unit 100 encodes image data in the YUV444 format in units of 4 pixels by DPCM encoding processing. Accordingly, the luminance component and color difference component image data of each pixel is 8 bits, and the image data per pixel is 24 bits.

この場合、圧縮処理部１００は、先頭の第１の画素を圧縮処理せず、そのまま符号化データとして出力する。そして、圧縮処理部１００は、第１の画素の画像データと第２の画素の画像データとの差分を求め、該差分を４ビットのデータに変換する。第３及び第４の画素については、直前の符号化データを伸張したデータとの差分を求め、該差分を４ビットのデータに変換する。このため、第２〜第４の画素の画像データは、それぞれ５０％に圧縮される。即ち、図４（Ｂ）の場合、規定圧縮率（最悪圧縮率）が６２．５％（＝（（８＋４×３）×３）／（２４×３））となる。   In this case, the compression processing unit 100 outputs the first pixel as it is as encoded data without performing compression processing. Then, the compression processing unit 100 obtains a difference between the image data of the first pixel and the image data of the second pixel, and converts the difference into 4-bit data. For the third and fourth pixels, a difference from the data obtained by decompressing the immediately preceding encoded data is obtained, and the difference is converted into 4-bit data. For this reason, the image data of the second to fourth pixels are each compressed to 50%. That is, in the case of FIG. 4B, the specified compression rate (worst compression rate) is 62.5% (= ((8 + 4 × 3) × 3) / (24 × 3)).

図４（Ｃ）は、ＹＵＶ４２２フォーマットの画像データに対して、圧縮処理部１００が、８画素単位にＤＰＣＭ符号化処理によって符号化した例を示す。従って、１画素当たりの画像データが１６ビットである。   FIG. 4C shows an example in which the compression processing unit 100 encodes image data in the YUV422 format by DPCM encoding processing in units of 8 pixels. Therefore, the image data per pixel is 16 bits.

この場合、圧縮処理部１００は、先頭からの２画素である第１及び第２の画素を圧縮処理せず、そのまま符号化データとして出力する。そして、圧縮処理部１００は、第３〜第８の画素の画像データについては、上述の通り直前の伸張処理後の画像データとの差分を求め、該差分を４ビットのデータに変換する。このため、第３〜第８の画素の画像データは、それぞれ５０％に圧縮される。即ち、図４（Ｃ）の場合、規定圧縮率（最悪圧縮率）が６２．５％（＝（１６×２＋４×２×６）／（１６×８））となる。   In this case, the compression processing unit 100 outputs the first and second pixels, which are the two pixels from the top, as encoded data without performing compression processing. The compression processing unit 100 obtains the difference between the image data of the third to eighth pixels and the image data after the previous decompression process as described above, and converts the difference into 4-bit data. For this reason, the image data of the third to eighth pixels are each compressed to 50%. That is, in the case of FIG. 4C, the specified compression rate (worst compression rate) is 62.5% (= (16 × 2 + 4 × 2 × 6) / (16 × 8)).

このように、画像フォーマットに応じてＤＰＣＭ符号化処理の１ブロックのデータ長を異ならせている。そして、上述のようにＤＰＣＭ符号化アルゴリズムを採用することで、ベースバンドエンジン１０からの画像の画像フォーマットが定まれば、圧縮処理後の画像データのサイズの最大値（最悪値）が求められるようになる。このため、予めメモリ１２０に確保すべき領域のサイズが定まり、ユーザにとって使いやすい画像処理コントローラを提供できる。この点、１画面分の圧縮処理が完了しなければ、圧縮処理後のデータサイズが判明しないＪＰＥＧ（Joint Photographic Experts Group）等の高符号化アルゴリズムと異なる。   In this way, the data length of one block of the DPCM encoding process is varied according to the image format. Then, by adopting the DPCM encoding algorithm as described above, if the image format of the image from the baseband engine 10 is determined, the maximum value (worst value) of the size of the image data after compression processing is obtained. become. Therefore, the size of the area to be secured in the memory 120 is determined in advance, and an image processing controller that is easy for the user to use can be provided. This is different from a high encoding algorithm such as JPEG (Joint Photographic Experts Group) in which the data size after the compression process is not known unless the compression process for one screen is completed.

図２に戻って説明を続ける。メモリ１２０には、圧縮処理部１００によってデータサイズが圧縮された符号化データが格納される。   Returning to FIG. 2, the description will be continued. The memory 120 stores encoded data whose data size has been compressed by the compression processing unit 100.

第１及び第２の伸張処理部１３０、１３２は、互いに同期して、又は互いに非同期で、メモリ１２０から符号化データを読み出す。そして、各伸張処理部は、圧縮処理部１００の圧縮処理アルゴリズムに対応した伸張処理アルゴリズムで、上記の圧縮処理単位であるブロック毎に、該符号化データに対して伸張処理を行う。伸張処理後の画像データが、表示ドライバ４０に供給される。   The first and second decompression processing units 130 and 132 read encoded data from the memory 120 in synchronization with each other or asynchronously with each other. Each decompression processing unit performs decompression processing on the encoded data for each block, which is the above-described compression processing unit, using a decompression processing algorithm corresponding to the compression processing algorithm of the compression processing unit 100. The decompressed image data is supplied to the display driver 40.

本実施形態では、このように表示ドライバ４０に供給される画像データに対して、回転処理やオーバレイ処理を行うことができるようになっている。そのため、画像処理コントローラ５０は、図２に示すように、ホストインタフェース（Interface：以下、Ｉ／Ｆと略す）１４０、回転処理部１５０、第１及び第２のフォーマット変換部１６０、１６２、オーバレイ処理部１７０、ドライバＩ／Ｆ１８０、制御レジスタ部１９０を含むことができる。   In the present embodiment, rotation processing and overlay processing can be performed on the image data supplied to the display driver 40 in this way. Therefore, as shown in FIG. 2, the image processing controller 50 includes a host interface (hereinafter abbreviated as I / F) 140, a rotation processing unit 150, first and second format conversion units 160 and 162, and overlay processing. A unit 170, a driver I / F 180, and a control register unit 190 may be included.

ホストＩ／Ｆ１４０は、ベースバンドエンジン１０に接続されたバスラインを介して入出力される信号のインタフェース処理を行う。   The host I / F 140 performs interface processing of signals input / output via a bus line connected to the baseband engine 10.

回転処理部１５０は、ベースバンドエンジン１０から供給された画像の天地方向の向きを、例えば該天地方向の向きを基準に所定の回転角度だけ回転させた画像を生成する回転処理を行う。回転処理部１５０は、複数のラインバッファを有する。各ラインバッファには、ベースバンドエンジン１０からの入力画像の１走査ライン分の画像データが格納される。本実施形態では、上述のように圧縮処理部１００が１走査ラインを分割した１ブロック単位で圧縮処理を行うため、回転処理部１５０は、少ないラインバッファ数で回転処理を実現できる。回転処理部１５０により行われた回転処理後の画像の画像データが、圧縮処理部１００（符号化部）に供給される。   The rotation processing unit 150 performs a rotation process for generating an image in which the orientation of the image supplied from the baseband engine 10 is rotated by a predetermined rotation angle with reference to the orientation of the orientation, for example. The rotation processing unit 150 has a plurality of line buffers. Each line buffer stores image data for one scanning line of an input image from the baseband engine 10. In this embodiment, since the compression processing unit 100 performs compression processing in units of one block obtained by dividing one scan line as described above, the rotation processing unit 150 can implement rotation processing with a small number of line buffers. The image data of the image after the rotation processing performed by the rotation processing unit 150 is supplied to the compression processing unit 100 (encoding unit).

第１のフォーマット変換部１６０は、第１の伸張処理部１３０によって伸張処理された画像データのフォーマットを変換する処理を行う。なお、ベースバンドエンジン１０からの画像データのフォーマットをそのまま表示ドライバ４０に供給する場合は、第１のフォーマット変換部１６０の処理を無効化してもよい。   The first format conversion unit 160 performs processing for converting the format of the image data decompressed by the first decompression processing unit 130. If the image data format from the baseband engine 10 is supplied to the display driver 40 as it is, the processing of the first format conversion unit 160 may be invalidated.

第２のフォーマット変換部１６２は、第２の伸張処理部１３２によって伸張処理された画像データのフォーマットを変換する処理を行う。なお、ベースバンドエンジン１０からの画像データのフォーマットをそのまま表示ドライバ４０に供給する場合は、第２のフォーマット変換部１６２の処理を無効化してもよい。   The second format conversion unit 162 performs processing for converting the format of the image data expanded by the second expansion processing unit 132. Note that when the image data format from the baseband engine 10 is supplied to the display driver 40 as it is, the processing of the second format converter 162 may be invalidated.

オーバレイ処理部１７０は、第１及び第２のフォーマット変換部１６０、１６２からの画像データに対して重ね合わせ処理を行う。なお、図２において、画像処理コントローラ５０は、第２の伸張処理部１３２、第２のフォーマット変換部１６２及びオーバレイ処理部１７０が省略された構成を有していてもよい。   The overlay processing unit 170 performs overlay processing on the image data from the first and second format conversion units 160 and 162. In FIG. 2, the image processing controller 50 may have a configuration in which the second decompression processing unit 132, the second format conversion unit 162, and the overlay processing unit 170 are omitted.

ドライバＩ／Ｆ１８０は、表示ドライバ４０に接続されたバスラインを介して入出力される信号のインタフェース処理を行う。例えば、ドライバＩ／Ｆ１８０は、オーバレイ処理部１７０により行われた重ね合わせ処理後の画像の画像データを、上記のバスラインを介して表示ドライバ４０に出力する処理を行う。   The driver I / F 180 performs interface processing of signals input / output via a bus line connected to the display driver 40. For example, the driver I / F 180 performs a process of outputting the image data of the image after the overlay process performed by the overlay processing unit 170 to the display driver 40 via the bus line.

制御レジスタ部１９０は、複数の制御レジスタを含む。各制御レジスタは、ベースバンドエンジン１０によりアクセス可能に構成されており、各制御レジスタの設定データに応じた制御信号が出力される。各制御信号は、画像処理コントローラ５０の各部に供給され、画像処理コントローラ５０の各部は制御レジスタ部１９０からの制御信号に基づいて制御される。このため、ベースバンドエンジン１０は制御レジスタ部１９０の制御レジスタに設定データを設定することで、画像処理コントローラ５０の各部を制御できる。   The control register unit 190 includes a plurality of control registers. Each control register is configured to be accessible by the baseband engine 10, and a control signal corresponding to the setting data of each control register is output. Each control signal is supplied to each unit of the image processing controller 50, and each unit of the image processing controller 50 is controlled based on a control signal from the control register unit 190. Therefore, the baseband engine 10 can control each unit of the image processing controller 50 by setting setting data in the control register of the control register unit 190.

なお、回転処理部１５０が有する複数のラインバッファの各ラインバッファの容量をＬＢビット、入力画像の１走査ラインの画素数をＨ画素、１画素当たりのビット数をＰとした場合に、圧縮処理の処理単位である１ブロックのデータ長が、ｆ（ＬＢ／Ｈ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下としてもよい。   The compression processing is performed when the capacity of each line buffer of the plurality of line buffers included in the rotation processing unit 150 is LB bits, the number of pixels of one scanning line of the input image is H pixels, and the number of bits per pixel is P. The data length of one block, which is the processing unit, may be equal to or less than f (LB / H / P) (indicating that the function f is a function for truncating the decimal part).

こうすることで、ラインバッファの容量を最大限活用して、圧縮処理が行われるため、回転処理部１５０が有するラインバッファの容量を最小限に抑えることができる。   By doing so, since the compression processing is performed by making the best use of the capacity of the line buffer, the capacity of the line buffer included in the rotation processing unit 150 can be minimized.

更に、圧縮処理部１００が、規定圧縮率Ｗ以上の圧縮率で入力画像の画像データを符号化し、メモリ１２０のアクセス単位であるビット幅をＢ、入力画像の１画素当たりのビット数をＰとした場合に、圧縮処理の処理単位である１ブロックのデータ長が、ｆ（Ｂ／Ｗ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下としてもよい。   Further, the compression processing unit 100 encodes the image data of the input image at a compression rate equal to or higher than the specified compression rate W, the bit width as an access unit of the memory 120 is B, and the number of bits per pixel of the input image is P. In this case, the data length of one block, which is the processing unit of the compression process, may be equal to or less than f (B / W / P) (the function f indicates a function that rounds off the decimal point).

こうすることで、メモリ１２０へのアクセス回数を低減できるので、画面サイズが大きくなったとしても圧縮処理を高速化でき、メモリ１２０の容量の増大を抑えることができる。   By doing so, the number of accesses to the memory 120 can be reduced, so that even if the screen size increases, the compression processing can be speeded up, and an increase in the capacity of the memory 120 can be suppressed.

以下、図２の画像処理コントローラ５０の各部について説明する。   Hereinafter, each unit of the image processing controller 50 in FIG. 2 will be described.

２．１ 制御レジスタ部
図５に、図２の制御レジスタ部の構成の概要を示す。 2.1 Control Register Unit FIG. 5 shows an outline of the configuration of the control register unit shown in FIG.

制御レジスタ部１９０は、動作モード設定レジスタ２００、画像サイズ設定レジスタ２０２、画像フォーマット設定レジスタ２１０、オーバレイ処理設定レジスタ２２０、回転角度設定レジスタ２３０を含む。   The control register unit 190 includes an operation mode setting register 200, an image size setting register 202, an image format setting register 210, an overlay processing setting register 220, and a rotation angle setting register 230.

動作モード設定レジスタ２００には、画像処理コントローラ５０の動作モードを設定するための設定データ（制御データ）が設定され、該設定データに対応した制御信号ＭＯＤＥが出力される。画像処理コントローラ５０は、例えばラインモード（第１の動作モード）又はパーシャルモード（第２の動作モード）で動作できるようになっている。   Setting data (control data) for setting the operation mode of the image processing controller 50 is set in the operation mode setting register 200, and a control signal MODE corresponding to the setting data is output. The image processing controller 50 can operate in, for example, a line mode (first operation mode) or a partial mode (second operation mode).

ラインモードに設定された画像処理コントローラ５０は、圧縮処理部１００において１走査ライン単位で圧縮処理を行うと共に、第１及び第２の伸張処理部１３０、１３２において１走査ライン単位で伸張処理を行う。ラインモードでは、ベースバンドエンジン１０からの画像を回転させる場合には１画面分のバッファが必要となり回転処理には適さないが、１走査ライン分の画像データの圧縮処理後のデータサイズをパーシャルモードよりも小さくできる。   The image processing controller 50 set to the line mode performs compression processing in units of one scanning line in the compression processing unit 100 and performs expansion processing in units of one scanning line in the first and second expansion processing units 130 and 132. . In the line mode, when the image from the baseband engine 10 is rotated, a buffer for one screen is required, which is not suitable for the rotation processing, but the data size after the compression processing of the image data for one scanning line is set to the partial mode. Can be smaller.

また、パーシャルモードに設定された画像処理コントローラ５０は、圧縮処理部１００において１走査ラインを分割した１ブロック単位で圧縮処理を行うと共に、第１及び第２の伸張処理部１３０、１３２において１ブロック単位で伸張処理を行う。パーシャルモードでは、圧縮処理後のデータサイズがラインモードよりも大きくなるが、ベースバンドエンジン１０からの画像を回転させたり、メモリ１２０のデータを必要な部分のみ読み出したり更新したりできるようになる。   The image processing controller 50 set to the partial mode performs compression processing in units of one block obtained by dividing one scanning line in the compression processing unit 100 and one block in the first and second expansion processing units 130 and 132. Perform expansion processing in units. In the partial mode, the data size after the compression processing is larger than that in the line mode, but the image from the baseband engine 10 can be rotated, and only necessary portions of the data in the memory 120 can be read or updated.

画像サイズ設定レジスタ２０２には、ベースバンドエンジン１０からの画像の水平走査方向及び垂直走査方向のサイズに対応した設定データが設定され、該設定データに対応した制御信号ＳＩＺＥが出力される。画像処理コントローラ５０は、画像サイズ設定レジスタ２０２の設定データに基づいて１走査ライン分のデータサイズや走査ライン数を判断できる。   In the image size setting register 202, setting data corresponding to the size of the image from the baseband engine 10 in the horizontal scanning direction and the vertical scanning direction is set, and a control signal SIZE corresponding to the setting data is output. The image processing controller 50 can determine the data size for one scanning line and the number of scanning lines based on the setting data in the image size setting register 202.

画像フォーマット設定レジスタ２１０には、ベースバンドエンジン１０からの画像の画像データのフォーマットに対応した設定データが設定され、該設定データに対応した制御信号ＦＭＴが出力される。画像処理コントローラ５０は、画像フォーマット設定レジスタ２１０により指定された画像フォーマットに応じて、例えば図４（Ａ）〜図４（Ｃ）のように１ブロックのデータサイズを異ならせて圧縮処理を行う。第１及び第２のフォーマット変換部１６０、１６２は、画像フォーマット設定レジスタ２１０により指定された画像フォーマットに応じて、表示ドライバ４０において予め決められたＲＧＢ８８８フォーマットの画像データに変換する。   In the image format setting register 210, setting data corresponding to the image data format of the image from the baseband engine 10 is set, and a control signal FMT corresponding to the setting data is output. The image processing controller 50 performs compression processing by changing the data size of one block, for example, as shown in FIGS. 4A to 4C, according to the image format specified by the image format setting register 210. The first and second format conversion units 160 and 162 convert the image data into RGB888 format predetermined by the display driver 40 in accordance with the image format specified by the image format setting register 210.

オーバレイ処理設定レジスタ２２０は、第１及び第２の透過比率設定レジスタ２２２、２２４を含む。第１の透過比率設定レジスタ２２２には、第１の伸張処理部１３０及び第１のフォーマット変換部１６０により処理された画像データの透過比率に対応した設定データが設定され、該設定データに対応した制御信号ＧＭ１が出力される。第２の透過比率設定レジスタ２２４には、第２の伸張処理部１３２及び第２のフォーマット変換部１６２により処理された画像データの透過比率に対応した設定データが設定され、該設定データに対応した制御信号ＧＭ２が出力される。オーバレイ処理部１７０は、第１及び第２の透過比率設定レジスタ２２２、２２４に設定された透過比率を用いて、第１及び第２のフォーマット変換部１６０、１６２からの画像データに対して重ね合わせ処理を行う。   The overlay processing setting register 220 includes first and second transmission ratio setting registers 222 and 224. The first transmission ratio setting register 222 is set with setting data corresponding to the transmission ratio of the image data processed by the first decompression processing unit 130 and the first format conversion unit 160, and corresponds to the setting data. A control signal GM1 is output. The second transmission ratio setting register 224 is set with setting data corresponding to the transmission ratio of the image data processed by the second decompression processing unit 132 and the second format conversion unit 162, and corresponds to the setting data. A control signal GM2 is output. The overlay processing unit 170 overlays the image data from the first and second format conversion units 160 and 162 using the transmission ratios set in the first and second transmission ratio setting registers 222 and 224. Process.

回転角度設定レジスタ２３０には、ベースバンドエンジン１０からの画像の天地方向を基準に、例えば該画像の中心位置を基準に回転させる角度に対応した設定データが設定され、該設定データに対応した制御信号ＲＯＴが出力される。本実施形態では、回転角度設定レジスタ２３０に、ベースバンドエンジン１０からの画像の天地方向を基準に、該画像の中心位置の回りに左方向に回転角度が０度、９０度、１８０度又は２７０度に対応した設定データが設定されるものとする。回転処理部１５０は、回転角度設定レジスタ２３０に設定された設定データに基づいて回転処理を行う。   In the rotation angle setting register 230, for example, setting data corresponding to an angle of rotation based on the center position of the image is set with reference to the vertical direction of the image from the baseband engine 10, and control corresponding to the setting data is set. A signal ROT is output. In the present embodiment, the rotation angle setting register 230 stores the rotation angle 0 degrees, 90 degrees, 180 degrees, or 270 in the left direction around the center position of the image with reference to the vertical direction of the image from the baseband engine 10. It is assumed that setting data corresponding to the degree is set. The rotation processing unit 150 performs rotation processing based on the setting data set in the rotation angle setting register 230.

２．２ 回転処理部
図６に、図２の回転処理部１５０の構成例のブロック図を示す。 2.2 Rotation Processing Unit FIG. 6 shows a block diagram of a configuration example of the rotation processing unit 150 of FIG.

回転処理部１５０は、ライトＦＩＦＯ（First-In First-Out)３００、ライトアドレス生成回路３１０、リードアドレス生成回路３２０、リードＦＩＦＯ３３０、ラインバッファ制御回路３４０、ラインバッファ部３５０、回転処理制御回路３６０を含む。   The rotation processing unit 150 includes a write FIFO (First-In First-Out) 300, a write address generation circuit 310, a read address generation circuit 320, a read FIFO 330, a line buffer control circuit 340, a line buffer unit 350, and a rotation processing control circuit 360. Including.

ラインバッファ部３５０は、各ラインバッファが、圧縮処理部１００の圧縮処理単位である１ブロックの画素数と同じ数の走査ライン数分の画像データを少なくとも格納できる複数のラインバッファを有する。例えば、ラインバッファ部３５０は、１ブロックが４又は８画素単位の場合には、その最大値である８走査ライン数分のラインバッファを有し、１ブロックが４画素単位で固定の場合には４走査ライン数分のラインバッファを有する。従って、ラインバッファ部３５０は、１画面分の画像データを蓄積する程のラインバッファを備える必要がない。   The line buffer unit 350 includes a plurality of line buffers in which each line buffer can store at least image data corresponding to the number of scanning lines equal to the number of pixels of one block which is a compression processing unit of the compression processing unit 100. For example, when one block is in units of 4 or 8 pixels, the line buffer unit 350 has line buffers corresponding to the maximum number of 8 scanning lines, and when one block is fixed in units of 4 pixels. It has line buffers for four scanning lines. Therefore, the line buffer unit 350 does not need to include a line buffer to store image data for one screen.

ライトＦＩＦＯ３００には、入力画像のラスタスキャン方向で、ホストＩ／Ｆ１４０からの画像データが順番に蓄積される。   In the write FIFO 300, image data from the host I / F 140 is sequentially stored in the raster scan direction of the input image.

ラインバッファ部３５０が有する各ラインバッファのアクセス領域にはそれぞれアドレスが割り当てられており、ライトアドレス生成回路３１０は、ラインバッファ部３５０のうち記憶領域のうちデータを書き込むべき領域のアドレスＷＡを生成する。ライトアドレス生成回路３１０は、ラインバッファ制御回路３４０に対してライト要求ＷＲＲｅｑとライトアドレスＷＡとを出力し、ラインバッファ制御回路３４０からのライト承認ＷＲＡｃｋを受けて、ラインバッファ制御回路３４０によりライト要求ＷＲＲｅｑが受け入れられたことを認識する。   An address is assigned to each line buffer access area of the line buffer unit 350, and the write address generation circuit 310 generates an address WA of the storage area of the line buffer unit 350 where data is to be written. . The write address generation circuit 310 outputs the write request WRReq and the write address WA to the line buffer control circuit 340, receives the write approval WRAck from the line buffer control circuit 340, and the line buffer control circuit 340 causes the write request WRReq. Recognize that is accepted.

リードアドレス生成回路３２０は、ラインバッファ部３５０のうち記憶領域のうちデータを読み出すべき領域のアドレスＲＡを生成する。リードアドレス生成回路３２０は、ラインバッファ制御回路３４０に対してリード要求ＲＤＲｅｑとリードアドレスＲＡとを出力し、ラインバッファ制御回路３４０からのリード承認ＲＤＡｃｋを受けて、ラインバッファ制御回路３４０によりリード要求ＲＤＲｅｑが受け入れられたことを認識する。   The read address generation circuit 320 generates an address RA of an area in the storage area of the line buffer unit 350 from which data is to be read. The read address generation circuit 320 outputs a read request RDReq and a read address RA to the line buffer control circuit 340, receives a read approval RDAck from the line buffer control circuit 340, and receives a read request RDReq from the line buffer control circuit 340. Recognize that is accepted.

ラインバッファ制御回路３４０は、ライトアドレス生成回路３１０からのライト要求ＷＲＲｅｑとリードアドレス生成回路３２０からのリード要求ＲＤＲｅｑとを調停する。調停の結果、ライト要求ＷＲＲｅｑを受け付けたラインバッファ制御回路３４０は、ライトアドレス生成回路３１０に対してライト承認ＷＲＡｃｋを出力する。そして、ラインバッファ制御回路３４０は、ラインバッファ部３５０に対してライト要求ＷＲＱを出力すると共に、ライトアドレス生成回路３１０からのライトアドレスＷＡを用いてラインバッファ部３５０に対してアドレスＡＤ、ライトＦＩＦＯ３００から読み出したデータＷＤをライトデータＷＲＤとしてそれぞれ出力する。また、調停の結果、リード要求ＲＤＲｅｑを受け付けたラインバッファ制御回路３４０は、リードアドレス生成回路３２０に対してリード承認ＲＤＡｃｋを出力する。そして、ラインバッファ制御回路３４０は、ラインバッファ部３５０に対してリード要求ＲＲＱを出力すると共に、リードアドレス生成回路３２０からのリードアドレスＲＡを用いてラインバッファ部３５０に対してアドレスＡＤを出力して、ラインバッファ部３５０からのリードデータＲＲＤを取得する。このリードデータＲＲＤは、データＲＤとしてリードＦＩＦＯ３３０に蓄積された後、順次圧縮処理部１００により読み出される。   The line buffer control circuit 340 arbitrates between the write request WRReq from the write address generation circuit 310 and the read request RDReq from the read address generation circuit 320. As a result of the arbitration, the line buffer control circuit 340 that has received the write request WRReq outputs a write approval WRAck to the write address generation circuit 310. The line buffer control circuit 340 outputs a write request WRQ to the line buffer unit 350 and uses the write address WA from the write address generation circuit 310 to the line buffer unit 350 from the address AD and the write FIFO 300. The read data WD is output as write data WRD. Further, as a result of the arbitration, the line buffer control circuit 340 that has received the read request RDReq outputs a read approval RDAck to the read address generation circuit 320. The line buffer control circuit 340 outputs a read request RRQ to the line buffer unit 350 and outputs an address AD to the line buffer unit 350 using the read address RA from the read address generation circuit 320. Read data RRD from the line buffer unit 350 is acquired. The read data RRD is stored in the read FIFO 330 as data RD and then read out sequentially by the compression processing unit 100.

回転処理制御回路３６０は、制御信号ＦＭＴ、ＳＩＺＥ、ＲＯＴを受けて制御信号を生成する。この制御信号は、図６の回転処理部１５０の各部の制御に用いられる。回転処理制御回路３６０は、制御信号ＦＭＴ、ＳＩＺＥにより、１走査ライン分のデータサイズ、走査ライン数を判別する。そして、制御信号ＲＯＴにより回転すべき角度を判別して、リードアドレス生成回路３２０が、該角度に対応したリードアドレスＲＡを生成する。   The rotation processing control circuit 360 receives the control signals FMT, SIZE, and ROT and generates a control signal. This control signal is used to control each unit of the rotation processing unit 150 in FIG. The rotation processing control circuit 360 determines the data size and the number of scanning lines for one scanning line based on the control signals FMT and SIZE. Then, the rotation angle is determined based on the control signal ROT, and the read address generation circuit 320 generates a read address RA corresponding to the angle.

図７に、図６の回転処理部１５０の動作説明図を示す。   FIG. 7 is an operation explanatory diagram of the rotation processing unit 150 of FIG.

回転処理部１５０は、ベースバンドエンジン１０からの入力画像ＩＭＧ０を元画像として、該元画像の中心位置ＣＴＲを通る回転軸の周りの回転角度に対応した回転処理を行う。   The rotation processing unit 150 uses the input image IMG0 from the baseband engine 10 as an original image, and performs a rotation process corresponding to the rotation angle around the rotation axis passing through the center position CTR of the original image.

制御レジスタ部１９０の回転角度設定レジスタ２３０に設定された設定データが、回転角度９０度に対応した設定データのときに、表示ドライバ４０に供給される画像データにより形成される画像が画像ＩＭＧ１となるようにメモリ１２０に画像データを格納する。回転角度設定レジスタ２３０に設定された設定データが、回転角度１８０度に対応した設定データのときに、表示ドライバ４０に供給される画像データにより形成される画像が画像ＩＭＧ２となるようにメモリ１２０に画像データを格納する。回転角度設定レジスタ２３０に設定された設定データが、回転角度２７０度に対応した設定データのときに、表示ドライバ４０に供給される画像データにより形成される画像が画像ＩＭＧ３となるようにメモリ１２０に画像データを格納する。   When the setting data set in the rotation angle setting register 230 of the control register unit 190 is setting data corresponding to the rotation angle of 90 degrees, an image formed by the image data supplied to the display driver 40 becomes the image IMG1. As described above, the image data is stored in the memory 120. When the setting data set in the rotation angle setting register 230 is setting data corresponding to a rotation angle of 180 degrees, the image formed by the image data supplied to the display driver 40 is stored in the memory 120 so as to become the image IMG2. Stores image data. When the setting data set in the rotation angle setting register 230 is setting data corresponding to the rotation angle of 270 degrees, the image formed by the image data supplied to the display driver 40 is stored in the memory 120 so as to be the image IMG3. Stores image data.

図８（Ａ）、図８（Ｂ）に、回転角度が０度のときの回転処理部１５０の動作説明図を示す。   FIG. 8A and FIG. 8B are diagrams illustrating the operation of the rotation processing unit 150 when the rotation angle is 0 degree.

図８（Ａ）は、図７の入力画像ＩＭＧ０を、画素単位で画像データを並べて表したものである。図８（Ａ）では、入力画像ＩＭＧ０の水平走査方向にＮ（Ｎは２以上の整数）画素が並び、入力画像ＩＭＧ０の垂直走査方向にＭ（Ｍは２以上の整数）画素が並ぶものとする。そして、入力画像ＩＭＧ０の水平走査方向に画素Ｐ１−１、Ｐ１−２、・・・、Ｐ１−Ｎが並び、入力画像ＩＭＧ０の垂直走査方向に、例えば左端については画素Ｐ１−１、Ｐ２−１、・・・、ＰＭ−１が並ぶものとする。 FIG. 8A shows the input image IMG0 of FIG. 7 in which image data is arranged in units of pixels. In FIG. 8A, N (N is an integer of 2 or more) pixels are arranged in the horizontal scanning direction of the input image IMG0, and M (M is an integer of 2 or more) pixels are arranged in the vertical scanning direction of the input image IMG0. To do. Then, the pixel P 1-1 in the horizontal scanning direction of the input image IMG0, P 1-2, ···, P 1-N is aligned in the vertical scanning direction of the input image IMG0, for example for the leftmost pixel P 1-1 , P 2-1 ,..., PM 1 are arranged.

また図８（Ｂ）は、回転角度が０度のときの回転処理後の画像データがメモリ１２０に格納される様子を模式的に表したものである。   FIG. 8B schematically shows how the image data after the rotation process is stored in the memory 120 when the rotation angle is 0 degree.

ここで、圧縮処理部１００が８画素単位で圧縮処理を行うものとする。図８（Ａ）では画素Ｐ１−１〜Ｐ１−８を処理方向ＤＩＲ１で、例えば図４（Ｃ）に示したように圧縮処理を行い、符号化データＣＤ１−１が生成される。同様に、画素Ｐ１−９〜Ｐ１−１６、画素Ｐ１−１７〜Ｐ１−２４、・・・、画素Ｐ１−（Ｎ−７）〜Ｐ１−Ｎ、画素Ｐ２−１〜Ｐ２−８、・・・、画素Ｐ２−（Ｎ−７）〜Ｐ２−Ｎ、・・・、画素ＰＭ−１〜ＰＭ−８、・・・、画素ＰＭ−（Ｎ−７）〜ＰＭ−Ｎを、それぞれ処理方向ＤＩＲ１で圧縮処理を行って、符号化データＣＤ１−２、ＣＤ１−３、・・・、ＣＤ１−Ｋ（Ｋは自然数）、ＣＤ２−１、・・・、ＣＤ２−Ｋ、・・・、ＣＤＬ−１（Ｌは自然数）、・・・、ＣＤＬ−Ｋが生成される。 Here, it is assumed that the compression processing unit 100 performs compression processing in units of 8 pixels. In FIG. 8A, the pixels P 1-1 to P 1-8 are compressed in the processing direction DIR1, for example, as shown in FIG. 4C, to generate encoded data CD 1-1 . Similarly, pixels P 1-9 to P 1-16 , pixels P 1-17 to P 1-24 ,..., Pixels P 1- (N-7) to P 1-N , pixels P 2-1 to P 2-8, ···, pixel P 2- (N-7) ~P 2-N, ···, pixel P M-1 ~P M-8 , ···, pixel P M- (N- 7) the ~P M-N, performs compression processing on each processing direction DIR1, encoded data CD 1-2, CD 1-3, ···, CD 1-K (K is a natural number), CD 2- 1, ···, CD 2-K , ···, CD L-1 (L is a natural number), ..., the CD L-K are generated.

こうして生成された符号化データは、図８（Ｂ）に示す順序ＭＤＲ１で、メモリ１２０に格納されていく。即ち、まず符号化データＣＤ１−１〜ＣＤ１−Ｋが順序ＭＤＲ１でメモリ１２０に格納された後に、符号化データＣＤ２−１〜ＣＤ２−Ｋが順序ＭＤＲ１でメモリ１２０に格納される。ライトアドレス生成回路３１０は、図８（Ｂ）に示す順序で圧縮処理が行われるようにラインバッファ部３５０のライトアドレスを生成する。 The encoded data generated in this way is stored in the memory 120 in the order MDR1 shown in FIG. That is, first encoded data CD 1-1 ~CD 1-K is after being stored in the memory 120 in the order MDR1, the encoded data CD 2-1 ~CD 2-K is stored in the memory 120 in the order MDR1. The write address generation circuit 310 generates the write address of the line buffer unit 350 so that the compression processing is performed in the order shown in FIG.

この結果、第１及び第２の伸張処理部１３０、１３２は、メモリ１２０からの符号化データを、いわゆるラスタスキャンの方向で単純に読み出すだけでよい。即ち、符号化データＣＤ１−１、ＣＤ１−２、・・・、ＣＤ１−Ｋ、ＣＤ２−１、ＣＤ２−２、・・・、ＣＤ２−Ｋ、・・・、ＣＤＬ−１、・・・、ＣＤＬ−Ｋの順番に読み出すようにリードアドレス生成回路３２０がラインバッファ部３５０のリードアドレスを生成し、各符号化データに対して順番に伸張処理を行うことで、回転角度が０度のときの画像ＩＭＧ０の画像データを出力できる。 As a result, the first and second decompression processing units 130 and 132 need only simply read out the encoded data from the memory 120 in the so-called raster scan direction. That is, the encoded data CD 1-1 , CD 1-2 ,..., CD 1-K , CD 2-1 , CD 2-2 ,..., CD 2 -K ,. 1 ,..., Read out in the order of CD L-K , the read address generation circuit 320 generates the read address of the line buffer unit 350, and performs the expansion process on each encoded data in turn, thereby rotating The image data of the image IMG0 when the angle is 0 degree can be output.

図９（Ａ）、図９（Ｂ）に、回転角度が９０度のときの回転処理部１５０の動作説明図を示す。   FIG. 9A and FIG. 9B are diagrams illustrating the operation of the rotation processing unit 150 when the rotation angle is 90 degrees.

図９（Ａ）は、図７の入力画像ＩＭＧ０を、画素単位で画像データを並べて表したものである。図９（Ａ）では、入力画像ＩＭＧ０の水平走査方向にＮ画素が並び、入力画像ＩＭＧ０の垂直走査方向にＭ画素が並ぶものとする。そして、入力画像ＩＭＧ０の水平走査方向に画素Ｐ１−１、Ｐ１−２、・・・、Ｐ１−Ｎが並び、入力画像ＩＭＧ０の垂直走査方向に、例えば左端については画素Ｐ１−１、Ｐ２−１、・・・、ＰＭ−１が並ぶものとする。 FIG. 9A shows the input image IMG0 of FIG. 7 with image data arranged in units of pixels. In FIG. 9A, it is assumed that N pixels are arranged in the horizontal scanning direction of the input image IMG0 and M pixels are arranged in the vertical scanning direction of the input image IMG0. Then, the pixel P 1-1 in the horizontal scanning direction of the input image IMG0, P 1-2, ···, P 1-N is aligned in the vertical scanning direction of the input image IMG0, for example for the leftmost pixel P 1-1 , P 2-1 ,..., PM 1 are arranged.

また図９（Ｂ）は、回転角度が９０度のときの回転処理後の画像データがメモリ１２０に格納される様子を模式的に表したものである。   FIG. 9B schematically shows how the image data after the rotation process is stored in the memory 120 when the rotation angle is 90 degrees.

ここで、圧縮処理部１００が８画素単位で圧縮処理を行うものとする。図９（Ａ）では画素Ｐ１−１〜Ｐ８−１を処理方向ＤＩＲ２で、例えば図４（Ｃ）に示したように圧縮処理を行い、符号化データＣＤ１−１が生成される。同様に、画素Ｐ１−２〜Ｐ８−２、画素Ｐ１−３〜Ｐ８−３、・・・、画素Ｐ１−Ｎ〜Ｐ８−Ｎ、画素Ｐ９−１〜Ｐ１６−１、画素Ｐ９−２〜Ｐ１６−２、・・・、画素Ｐ９−Ｎ〜Ｐ１６−Ｎ、・・・、画素ＰＭ−（Ｎ−７）−１〜ＰＭ−１、・・・、画素Ｐ（Ｍ−７）−Ｎ〜ＰＭ−Ｎを、それぞれ処理方向ＤＩＲ２で圧縮処理を行って、符号化データＣＤ１−２、ＣＤ１−３、・・・、ＣＤ１−Ｋ、ＣＤ２−１、ＣＤ２−２、・・・、ＣＤ２−Ｋ、・・・、ＣＤＬ−１、・・・、ＣＤＬ−Ｋが生成される。 Here, it is assumed that the compression processing unit 100 performs compression processing in units of 8 pixels. In FIG. 9A, the pixels P 1-1 to P 8-1 are compressed in the processing direction DIR2, for example, as shown in FIG. 4C, to generate encoded data CD 1-1 . Similarly, the pixels P 1-2 ~P 8-2, the pixels P 1-3 ~P 8-3, ···, the pixel P 1-N ~P 8-N , the pixel P 9-1 ~P 16-1 , Pixels P 9-2 to P 16-2 ,..., Pixels P 9-N to P 16-N ,..., Pixels P M- (N-7) −1 to P M−1 ,. · the pixel P (M-7) -N ~P M-N, performs compression processing on each processing direction DIR2, encoded data CD 1-2, CD 1-3, ···, CD 1-K , CD 2-1, CD 2-2, ··· , CD 2-K, ···, CD L-1, ···, is CD L-K are generated.

こうして生成された符号化データは、図９（Ｂ）に示す順序ＭＤＲ２で、メモリ１２０に格納されていく。即ち、まず符号化データＣＤ１−１〜ＣＤ１−Ｋが順序ＭＤＲ２でメモリ１２０に格納された後に、符号化データＣＤ２−１〜ＣＤ２−Ｋが順序ＭＤＲ２でメモリ１２０に格納される。ライトアドレス生成回路３１０は、図９（Ｂ）に示す順序で圧縮処理が行われるようにラインバッファ部３５０のライトアドレスを生成する。 The encoded data generated in this way is stored in the memory 120 in the order MDR2 shown in FIG. That is, first encoded data CD 1-1 ~CD 1-K is after being stored in the memory 120 in the order MDR2, encoded data CD 2-1 ~CD 2-K is stored in the memory 120 in the order MDR2. The write address generation circuit 310 generates the write address of the line buffer unit 350 so that the compression processing is performed in the order shown in FIG.

この結果、第１及び第２の伸張処理部１３０、１３２は、メモリ１２０からの符号化データを、いわゆるラスタスキャンの方向で単純に読み出すだけでよい。即ち、符号化データＣＤ１−Ｋ、ＣＤ２−Ｋ、・・・、ＣＤＬ−Ｋ、ＣＤ１−（Ｋ−１）、ＣＤ２−（Ｋ−１）、・・・、ＣＤＬ−（Ｋ−１）、・・・、ＣＤ１−１、・・・、ＣＤＬ−１の順番に読み出すようにリードアドレス生成回路３２０がラインバッファ部３５０のリードアドレスを生成し、各符号化データに対して順番に伸張処理を行うことで、回転角度が９０度のときの画像ＩＭＧ１の画像データを出力できる。 As a result, the first and second decompression processing units 130 and 132 need only simply read out the encoded data from the memory 120 in the so-called raster scan direction. That is, the encoded data CD1 -K , CD2 -K ,..., CDLK , CD1- (K-1) , CD2- (K-1) ,. K-1) ,..., CD 1-1 ,..., CD L-1 so that the read address generation circuit 320 generates the read address of the line buffer unit 350 so that the read data is read in order. On the other hand, by performing expansion processing in order, the image data of the image IMG1 when the rotation angle is 90 degrees can be output.

図１０（Ａ）、図１０（Ｂ）に、回転角度が１８０度のときの回転処理部１５０の動作説明図を示す。   FIGS. 10A and 10B are diagrams illustrating the operation of the rotation processing unit 150 when the rotation angle is 180 degrees.

図１０（Ａ）は、図７の入力画像ＩＭＧ０を、画素単位で画像データを並べて表したものである。図１０（Ａ）では、入力画像ＩＭＧ０の水平走査方向にＮ画素が並び、入力画像ＩＭＧ０の垂直走査方向にＭ画素が並ぶものとする。そして、入力画像ＩＭＧ０の水平走査方向に画素Ｐ１−１、Ｐ１−２、・・・、Ｐ１−Ｎが並び、入力画像ＩＭＧ０の垂直走査方向に、例えば左端については画素Ｐ１−１、Ｐ２−１、・・・、ＰＭ−１が並ぶものとする。 FIG. 10A shows the input image IMG0 of FIG. 7 with image data arranged in units of pixels. In FIG. 10A, it is assumed that N pixels are arranged in the horizontal scanning direction of the input image IMG0 and M pixels are arranged in the vertical scanning direction of the input image IMG0. Then, the pixel P 1-1 in the horizontal scanning direction of the input image IMG0, P 1-2, ···, P 1-N is aligned in the vertical scanning direction of the input image IMG0, for example for the leftmost pixel P 1-1 , P 2-1 ,..., PM 1 are arranged.

また図１０（Ｂ）は、回転角度が１８０度のときの回転処理後の画像データがメモリ１２０に格納される様子を模式的に表したものである。   FIG. 10B schematically shows how the image data after the rotation process is stored in the memory 120 when the rotation angle is 180 degrees.

ここで、圧縮処理部１００が８画素単位で圧縮処理を行うものとする。図１０（Ａ）では画素Ｐ１−８〜Ｐ１−１を処理方向ＤＩＲ３で、例えば図４（Ｃ）に示したように圧縮処理を行い、符号化データＣＤ１−１が生成される。同様に、画素Ｐ１−１６〜Ｐ１−９、・・・、画素Ｐ１−（Ｎ−７）〜Ｐ１−Ｎ、画素Ｐ２−８〜Ｐ２−１、画素Ｐ２−１６〜Ｐ２−９、・・・、画素Ｐ２−（Ｎ−７）〜Ｐ２−Ｎ、・・・、画素ＰＭ−８〜ＰＭ−１、・・・、画素ＰＭ−（Ｎ−７）〜ＰＭ−Ｎを、それぞれ処理方向ＤＩＲ３で圧縮処理を行って、符号化データＣＤ１−２、・・・、ＣＤ１−Ｋ、ＣＤ２−１、ＣＤ２−２、・・・、ＣＤ２−Ｋ、・・・、ＣＤＬ−１、・・・、ＣＤＬ−Ｋが生成される。 Here, it is assumed that the compression processing unit 100 performs compression processing in units of 8 pixels. In FIG. 10A, the pixels P 1-8 to P 1-1 are compressed in the processing direction DIR3 as shown in FIG. 4C, for example, to generate encoded data CD 1-1 . Similarly, pixels P 1-16 to P 1-9 ,..., Pixels P 1- (N-7) to P 1-N , pixels P 2-8 to P 2-1 , pixels P 2-16 to P 2-9, ···, pixel P 2- (N-7) ~P 2-N, ···, pixel P M-8 ~P M-1 , ···, pixel P M- (N- 7) the ~P M-N, performs compression processing on each processing direction DIR3, encoded data CD 1-2, ···, CD 1- K, CD 2-1, CD 2-2, ··· , CD 2-K, ···, CD L-1, ···, is CD L-K are generated.

こうして生成された符号化データは、図１０（Ｂ）に示す順序ＭＤＲ３で、メモリ１２０に格納されていく。即ち、まず符号化データＣＤ１−１〜ＣＤ１−Ｋが順序ＭＤＲ３でメモリ１２０に格納された後に、符号化データＣＤ２−１〜ＣＤ２−Ｋが順序ＭＤＲ３でメモリ１２０に格納される。ライトアドレス生成回路３１０は、図１０（Ｂ）に示す順序で圧縮処理が行われるようにラインバッファ部３５０のライトアドレスを生成する。 The encoded data generated in this way is stored in the memory 120 in the order MDR3 shown in FIG. That is, first encoded data CD 1-1 ~CD 1-K is after being stored in the memory 120 in the order MDR3, encoded data CD 2-1 ~CD 2-K is stored in the memory 120 in the order MDR3. The write address generation circuit 310 generates the write address of the line buffer unit 350 so that the compression processing is performed in the order shown in FIG.

この結果、第１及び第２の伸張処理部１３０、１３２は、メモリ１２０からの符号化データを、いわゆるラスタスキャンの方向で単純に読み出すだけでよい。即ち、符号化データＣＤＬ−Ｋ、ＣＤＬ−（Ｋ−１）、・・・、ＣＤＬ−１、ＣＤ（Ｌ−１）−Ｋ、ＣＤ（Ｌ−１）−（Ｋ−１）、・・・、ＣＤ（Ｌ−１）−１、・・・、ＣＤ１−Ｋ、・・・、ＣＤ１−１の順番に読み出すようにリードアドレス生成回路３２０がラインバッファ部３５０のリードアドレスを生成し、各符号化データに対して順番に伸張処理を行うことで、回転角度が１８０度のときの画像ＩＭＧ２の画像データを出力できる。 As a result, the first and second decompression processing units 130 and 132 need only simply read out the encoded data from the memory 120 in the so-called raster scan direction. That is, the encoded data CDL-K , CDL- (K-1) , ..., CDL-1 , CD (L-1) -K , CD (L-1)-(K-1) , ···, CD (L-1) -1, ···, CD 1-K, ···, the read address generation circuit 320 to read the order of CD 1-1 is a read address of the line buffer section 350 The image data of the image IMG2 when the rotation angle is 180 degrees can be output by generating and performing extension processing on each encoded data in order.

図１１（Ａ）、図１１（Ｂ）に、回転角度が２７０度のときの回転処理部１５０の動作説明図を示す。   FIG. 11A and FIG. 11B are explanatory diagrams of the operation of the rotation processing unit 150 when the rotation angle is 270 degrees.

図１１（Ａ）は、図７の入力画像ＩＭＧ０を、画素単位で画像データを並べて表したものである。図１１（Ａ）では、入力画像ＩＭＧ０の水平走査方向にＮ画素が並び、入力画像ＩＭＧ０の垂直走査方向にＭ画素が並ぶものとする。そして、入力画像ＩＭＧ０の水平走査方向に画素Ｐ１−１、Ｐ１−２、・・・、Ｐ１−Ｎが並び、入力画像ＩＭＧ０の垂直走査方向に、例えば左端については画素Ｐ１−１、Ｐ２−１、・・・、ＰＭ−１が並ぶものとする。 FIG. 11A shows the input image IMG0 of FIG. 7 in which image data are arranged in units of pixels. In FIG. 11A, it is assumed that N pixels are arranged in the horizontal scanning direction of the input image IMG0 and M pixels are arranged in the vertical scanning direction of the input image IMG0. Then, the pixel P 1-1 in the horizontal scanning direction of the input image IMG0, P 1-2, ···, P 1-N is aligned in the vertical scanning direction of the input image IMG0, for example for the leftmost pixel P 1-1 , P 2-1 ,..., PM 1 are arranged.

また図１１（Ｂ）は、回転角度が２７０度のときの回転処理後の画像データがメモリ１２０に格納される様子を模式的に表したものである。   FIG. 11B schematically shows how the image data after the rotation process is stored in the memory 120 when the rotation angle is 270 degrees.

ここで、圧縮処理部１００が８画素単位で圧縮処理を行うものとする。図１１（Ａ）では画素Ｐ１−１〜Ｐ８−１を処理方向ＤＩＲ４で、例えば図４（Ｃ）に示したように圧縮処理を行い、符号化データＣＤ１−１が生成される。同様に、画素Ｐ１−２〜Ｐ８−２、・・・、画素Ｐ１−Ｎ〜Ｐ８−Ｎ、画素Ｐ９−１〜Ｐ１６−１、画素Ｐ９−２〜Ｐ１６−２、・・・、画素Ｐ９−Ｎ〜Ｐ１６−Ｎ、・・・、画素Ｐ（Ｍ−７）−１〜ＰＭ−１、・・・、画素Ｐ（Ｍ−７）−Ｎ〜ＰＭ−Ｎを、それぞれ処理方向ＤＩＲ４で圧縮処理を行って、符号化データＣＤ１−２、・・・、ＣＤ１−Ｋ、ＣＤ２−１、・・・、ＣＤ２−Ｋ、・・・、ＣＤＬ−１、・・・、ＣＤＬ−Ｋが生成される。 Here, it is assumed that the compression processing unit 100 performs compression processing in units of 8 pixels. In FIG. 11A, the pixels P 1-1 to P 8-1 are compressed in the processing direction DIR4 as shown in FIG. 4C, for example, to generate encoded data CD 1-1 . Similarly, pixel P 1-2 to P 8-2, · · ·, pixel P 1-N ~P 8-N , the pixels P 9-1 to P 16-1, the pixels P 9-2 to P 16-2 , ..., pixels P 9-N to P 16-N , ..., pixels P (M-7) -1 to P M-1 , ..., pixels P (M-7) -N to P the M-N, performs compression processing on each processing direction DIR4, encoded data CD 1-2, ···, CD 1- K, CD 2-1, ···, CD 2-K, ··· , CD L-1 ,..., CD L-K are generated.

こうして生成された符号化データは、図１１（Ｂ）に示す順序ＭＤＲ４で、メモリ１２０に格納されていく。即ち、まず符号化データＣＤ１−１〜ＣＤ１−Ｋが順序ＭＤＲ４でメモリ１２０に格納された後に、符号化データＣＤ２−１〜ＣＤ２−Ｋが順序ＭＤＲ４でメモリ１２０に格納され、符号化データＣＤＬ−１〜ＣＤＬ−Ｋが順序ＭＤＲ４でメモリ１２０に格納される。即ち、ライトアドレス生成回路３１０は、図１１（Ｂ）に示す順序で圧縮処理が行われるようにラインバッファ部３５０のライトアドレスを生成する。 The encoded data generated in this way is stored in the memory 120 in the order MDR4 shown in FIG. That is, first after the encoded data CD 1-1 ~CD 1-K is stored in the memory 120 in the order MDR4, encoded data CD 2-1 ~CD 2-K is stored in the memory 120 in the order MDR4, code Data CD L-1 to CD L-K are stored in the memory 120 in the order MDR4. That is, the write address generation circuit 310 generates the write address of the line buffer unit 350 so that the compression processing is performed in the order shown in FIG.

この結果、第１及び第２の伸張処理部１３０、１３２は、メモリ１２０からの符号化データを、いわゆるラスタスキャンの方向で単純に読み出すだけでよい。即ち、符号化データＣＤＬ−１、ＣＤ（Ｌ−１）−１、・・・、ＣＤ１−１、ＣＤＬ−２、ＣＤ（Ｌ−１）−２、・・・、ＣＤ１−２、・・・、ＣＤＬ−Ｋ、・・・、ＣＤ１−Ｋの順番に読み出すようにリードアドレス生成回路３２０がラインバッファ部３５０のリードアドレスを生成し、各符号化データに対して順番に伸張処理を行うことで、回転角度が２７０度のときの画像ＩＭＧ３の画像データを出力できる。 As a result, the first and second decompression processing units 130 and 132 need only simply read out the encoded data from the memory 120 in the so-called raster scan direction. That is, the encoded data CD L-1 , CD (L-1) -1 ,..., CD 1-1 , CD L-2 , CD (L-1) -2 ,. ,..., CD L-K ,..., CD 1-K is read in order, and the read address generation circuit 320 generates the read address of the line buffer unit 350 and sequentially outputs each encoded data. By performing the decompression process, the image data of the image IMG3 when the rotation angle is 270 degrees can be output.

以上のように、本実施形態によれば、回転処理に必要な作業領域に１画面分の画像データを保持する必要がなく、８画素を１ブロックとするブロック単位で圧縮処理を行う場合には最低８走査ライン数分の画像データを保持するラインバッファを用意しておくだけで済む。４画素を１ブロックとするブロック単位で圧縮処理を行う場合には、最低４走査ライン数分の画像データを保持するラインバッファを用意しておくだけで済む。   As described above, according to the present embodiment, it is not necessary to store image data for one screen in a work area necessary for rotation processing, and when compression processing is performed in units of blocks each including 8 pixels. It is only necessary to prepare a line buffer that holds image data for at least eight scanning lines. When compression processing is performed in units of blocks each consisting of four pixels, it is only necessary to prepare a line buffer that holds image data for at least four scanning lines.

なお、本実施形態における回転処理部１５０は、図８（Ａ）〜図８（Ｂ）、図９（Ａ）〜図９（Ｂ）、図１０（Ａ）〜図１０（Ｂ）及び図１１（Ａ）〜図１１（Ｂ）で説明した処理を行うものに限定されるものではない。   Note that the rotation processing unit 150 according to the present embodiment is configured as shown in FIGS. 8A to 8B, FIGS. 9A to 9B, FIGS. 10A to 10B, and FIG. It is not limited to what performs the process demonstrated in (A)-FIG.11 (B).

２．３ 圧縮処理部
図１２に、図２の圧縮処理部１００の構成例のブロック図を示す。 2.3 Compression Processing Unit FIG. 12 is a block diagram showing a configuration example of the compression processing unit 100 in FIG.

図１２では、ベースバンドエンジン１０から入力される画像の画像データのフォーマットがＲＧＢ８８８フォーマットであるものとする。圧縮処理部１００は、ＤＰＣＭ符号化回路４００Ｒ、４００Ｇ、４００Ｂを含む。ＤＰＣＭ符号化回路４００Ｒ、４００Ｇ、４００Ｂは、それぞれ同様の構成を有している。   In FIG. 12, it is assumed that the format of the image data of the image input from the baseband engine 10 is the RGB888 format. The compression processing unit 100 includes DPCM encoding circuits 400R, 400G, and 400B. The DPCM encoding circuits 400R, 400G, and 400B have the same configuration.

画像データのフォーマットがＲＧＢ８８８フォーマットの場合、ホストＩ／Ｆ１４０や回転処理部１５０を介して入力される画像データは、１画素当たり２４ビットである。そのうち、Ｒ成分の８ビットの画像データがＤＰＣＭ符号化回路４００Ｒに入力され、Ｇ成分の８ビットの画像データがＤＰＣＭ符号化回路４００Ｇに入力され、Ｂ成分の８ビットの画像データがＤＰＣＭ符号化回路４００Ｂに入力される。   When the format of the image data is RGB888 format, the image data input via the host I / F 140 or the rotation processing unit 150 is 24 bits per pixel. Among them, R component 8-bit image data is input to the DPCM encoding circuit 400R, G component 8-bit image data is input to the DPCM encoding circuit 400G, and B component 8-bit image data is DPCM encoded. Input to the circuit 400B.

各ＤＰＣＭ符号化回路は、圧縮処理対象の画素については８ビットの画像データを４ビットの符号化データとして出力する。このように圧縮処理部１００は、色成分毎に、画像データを符号化する。また各ＤＰＣＭ符号化回路は、非圧縮処理対象の画素についてはそのまま８ビットの画像データを出力する。   Each DPCM encoding circuit outputs 8-bit image data as 4-bit encoded data for the compression target pixel. Thus, the compression processing unit 100 encodes image data for each color component. Each DPCM encoding circuit outputs 8-bit image data as it is for the non-compression target pixel.

図１３に、図１２のＤＰＣＭ符号化回路４００Ｒの構成例のブロック図を示す。   FIG. 13 is a block diagram showing a configuration example of the DPCM encoding circuit 400R shown in FIG.

図１３ではＤＰＣＭ符号化回路４００Ｒについて説明するが、ＤＰＣＭ符号化回路４００Ｇ、４００Ｂの構成も同様である。   Although the DPCM encoding circuit 400R will be described with reference to FIG. 13, the configuration of the DPCM encoding circuits 400G and 400B is the same.

ＤＰＣＭ符号化回路４００Ｒは、減算器４１０Ｒ、量子化テーブル４２０Ｒ、逆量子化テーブル４３０Ｒ、加算器４４０Ｒ、選択器４５０Ｒ、４５２Ｒ、フリップフロップ４６０Ｒ、画素カウンタ４７０Ｒを含む。   The DPCM encoding circuit 400R includes a subtractor 410R, a quantization table 420R, an inverse quantization table 430R, an adder 440R, selectors 450R and 452R, a flip-flop 460R, and a pixel counter 470R.

減算器４１０Ｒは、入力された８ビットの画像データと、フリップフロップ４６０Ｒに保持された８ビットの画像データとの差分を求め、キャリービット（ボロービット）を含む９ビットの差分データを出力する。この差分データは、量子化テーブル４２０Ｒに供給される。   The subtractor 410R obtains a difference between the input 8-bit image data and the 8-bit image data held in the flip-flop 460R, and outputs 9-bit difference data including carry bits (borrow bits). This difference data is supplied to the quantization table 420R.

図１４（Ａ）に、図１３の量子化テーブル４２０Ｒの構成の概要を示す。   FIG. 14A shows an outline of the configuration of the quantization table 420R in FIG.

量子化テーブル４２０Ｒには、予め９ビットの入力値に対応した４ビットの出力値が登録されている。この出力値は、入力値を量子化した値であり、この量子化した値を４ビットで表したものである。量子化テーブル４２０Ｒは、減算器４１０Ｒからの９ビットの差分データを入力値として、４ビットの出力値である量子化データを出力する。量子化データは、逆量子化テーブル４３０Ｒに供給される。   In the quantization table 420R, a 4-bit output value corresponding to the 9-bit input value is registered in advance. This output value is a value obtained by quantizing the input value, and this quantized value is represented by 4 bits. The quantization table 420R uses the 9-bit difference data from the subtractor 410R as an input value and outputs quantized data that is a 4-bit output value. The quantized data is supplied to the inverse quantization table 430R.

図１４（Ｂ）に、図１３の逆量子化テーブル４３０Ｒの構成の概要を示す。   FIG. 14B shows an outline of the configuration of the inverse quantization table 430R in FIG.

逆量子化テーブル４３０Ｒは、量子化テーブル４２０Ｒに対応するテーブルである。逆量子化テーブル４３０Ｒには、予め４ビットの入力値に対応した９ビットの出力値が登録されている。この出力値は、入力値を逆量子化した値であり、この量子化した値を９ビットで表したものである。より具体的には、逆量子化テーブル４３０Ｒの出力値が量子化テーブル４２０Ｒの入力値となるように両テーブルの値が登録されている。   The inverse quantization table 430R is a table corresponding to the quantization table 420R. In the inverse quantization table 430R, a 9-bit output value corresponding to a 4-bit input value is registered in advance. This output value is a value obtained by inversely quantizing the input value, and this quantized value is represented by 9 bits. More specifically, the values of both tables are registered so that the output value of the inverse quantization table 430R becomes the input value of the quantization table 420R.

逆量子化テーブル４３０Ｒは、量子化テーブル４２０Ｒからの量子化データを入力値として、９ビットの出力値である逆量子化データを出力する。   The inverse quantization table 430R receives the quantized data from the quantization table 420R as an input value and outputs inverse quantized data that is a 9-bit output value.

図１３に戻って説明を続ける。量子化テーブル４２０Ｒからの量子化データは、選択器４５０Ｒにも入力される。選択器４５０Ｒには、回転処理部１５０からの８ビットの画像データと４ビットの量子化データとが入力され、画素カウンタ４７０Ｒによって生成される選択制御信号ＳＥＬに基づいて、いずれか１つのデータを出力する。選択器４５０Ｒの４ビット又は８ビットの出力データが、図４（Ａ）に示す符号化データとなり、メモリ１２０に格納される。   Returning to FIG. The quantized data from the quantization table 420R is also input to the selector 450R. The selector 450R receives 8-bit image data and 4-bit quantized data from the rotation processing unit 150, and selects any one of the data based on the selection control signal SEL generated by the pixel counter 470R. Output. The 4-bit or 8-bit output data of the selector 450R becomes the encoded data shown in FIG. 4A and is stored in the memory 120.

逆量子化データは、加算器４４０Ｒに入力される。加算器４４０Ｒには、９ビットの逆量子化データとフリップフロップ４６０Ｒに保持された８ビットの画像データとが入力される。加算器４４０Ｒは、逆量子化データとフリップフロップ４６０Ｒの画像データとを加算し、８ビットの加算データを選択器４５２Ｒに供給する。   The inversely quantized data is input to the adder 440R. The adder 440R receives the 9-bit dequantized data and the 8-bit image data held in the flip-flop 460R. The adder 440R adds the inversely quantized data and the image data of the flip-flop 460R, and supplies 8-bit addition data to the selector 452R.

選択器４５２Ｒには、加算器４４０Ｒからの８ビットの加算データと、ホストＩ／Ｆ１４０を介して入力される８ビットの画像データとが入力され、画素カウンタ４７０Ｒによって生成される選択制御信号ＳＥＬに基づいて、いずれか１つのデータを出力する。選択器４５２Ｒの選択データは、フリップフロップ４６０Ｒにおいて保持される。フリップフロップ４６０Ｒは、例えばホストＩ／Ｆ１４０を介して入力される画像データの色成分毎にカウントアップされるカウントパルスを用いて、選択データをラッチできる。   The selector 452R receives the 8-bit addition data from the adder 440R and the 8-bit image data input via the host I / F 140, and generates a selection control signal SEL generated by the pixel counter 470R. Based on this, one of the data is output. Selection data of the selector 452R is held in the flip-flop 460R. The flip-flop 460R can latch the selection data using a count pulse that is counted up for each color component of image data input via the host I / F 140, for example.

画素カウンタ４７０Ｒには、該カウントパルス、制御信号ＦＭＴ、ＭＯＤＥが入力される。そして、制御信号ＭＯＤＥによりラインモードが指定されているとき、画素カウンタ４７０Ｒは、１走査ライン単位でＤＰＣＭ符号化が行われるように選択制御信号ＳＥＬを生成する。ラインモードでは、１走査ラインの先頭の第１の画素のみがそのまま出力され、その後の画素については直前の画素との差分が量子化される。一方、制御信号ＭＯＤＥによりパーシャルモードが指定されているとき、画素カウンタ４７０Ｒは、制御信号ＦＭＴにより指定される画像フォーマットに対応して、カウントパルスで規定されるタイミングに従って選択制御信号ＳＥＬを生成する。   The count pulse and control signals FMT and MODE are input to the pixel counter 470R. When the line mode is designated by the control signal MODE, the pixel counter 470R generates the selection control signal SEL so that DPCM encoding is performed in units of one scanning line. In the line mode, only the first pixel at the head of one scanning line is output as it is, and the difference from the previous pixel is quantized for the subsequent pixels. On the other hand, when the partial mode is designated by the control signal MODE, the pixel counter 470R generates the selection control signal SEL according to the timing specified by the count pulse corresponding to the image format designated by the control signal FMT.

図１５に、図１３の画素カウンタ４７０Ｒの動作例のタイミング図を示す。   FIG. 15 shows a timing chart of an operation example of the pixel counter 470R in FIG.

図１５では、制御信号ＭＯＤＥによりパーシャルモードが指定されているときの画素カウンタ４７０Ｒの動作例を示している。   FIG. 15 shows an operation example of the pixel counter 470R when the partial mode is designated by the control signal MODE.

制御信号ＦＭＴによりＲＧＢ８８８フォーマットが指定されたとき、画素カウンタ４７０Ｒは、まず先頭の第１の画素については圧縮処理を行うことなくそのまま出力するように選択制御信号ＳＥＬを生成する。この選択制御信号ＳＥＬにより、各成分未符号化期間を規定できる。このため、選択器４５０Ｒ、４５２Ｒは、外部から入力された８ビットの画像データをそのまま選択出力する。その結果、圧縮処理部１００が出力する符号化データは、入力される８ビットの画像データのまま出力できる。   When the RGB888 format is designated by the control signal FMT, the pixel counter 470R first generates the selection control signal SEL so that the first first pixel is output as it is without performing compression processing. By this selection control signal SEL, each component uncoded period can be defined. Therefore, the selectors 450R and 452R select and output 8-bit image data input from the outside as it is. As a result, the encoded data output by the compression processing unit 100 can be output as input 8-bit image data.

そして、画素カウンタ４７０Ｒは、第１の画素に続く第２〜第４の画素について符号化処理を行うように選択制御信号ＳＥＬを生成する。この選択制御信号ＳＥＬにより、各成分符号化期間を規定できる。このため、選択器４５０Ｒは量子化データを出力し、選択器４５２Ｒは加算データを出力する。従って、隣の画素との差分を量子化したデータが符号化データとして出力される（各成分符号化期間）。   Then, the pixel counter 470R generates the selection control signal SEL so that the second to fourth pixels subsequent to the first pixel are encoded. Each component encoding period can be defined by this selection control signal SEL. Therefore, the selector 450R outputs quantized data, and the selector 452R outputs addition data. Therefore, data obtained by quantizing the difference from the adjacent pixel is output as encoded data (each component encoding period).

これに対して、制御信号ＭＯＤＥによりラインモードが指定されているときは、当該走査ラインの残りの画素について、パーシャルモードの第２〜第４の画素と同様の符号化が行われる。   On the other hand, when the line mode is designated by the control signal MODE, the remaining pixels of the scanning line are encoded in the same manner as the second to fourth pixels in the partial mode.

なお、図１２〜図１５では、ＲＧＢ８８８フォーマットを例に説明したが、画像フォーマットに応じて画素カウンタ４７０Ｒが選択制御信号ＳＥＬのタイミングを変更することで、他の画像フォーマットについても同様に符号化できる。   In FIGS. 12 to 15, the RGB888 format has been described as an example. However, the pixel counter 470 </ b> R can change the timing of the selection control signal SEL in accordance with the image format, and other image formats can be similarly encoded. .

また、圧縮処理部１００の構成は図１２〜図１５に説明したものに限定されるものではない。   Further, the configuration of the compression processing unit 100 is not limited to that described with reference to FIGS.

２．４ 伸張処理部（第１の伸張処理部、第２の伸張処理部）
図１６に、図２の第１の伸張処理部１３０の構成例のブロック図を示す。 2.4 Decompression processing unit (first expansion processing unit, second expansion processing unit)
FIG. 16 is a block diagram showing a configuration example of the first decompression processing unit 130 shown in FIG.

図１６では、第１の伸張処理部１３０について説明するが、第２の伸張処理部１３２についても同様である。図１６についても、画像データのフォーマットがＲＧＢ８８８フォーマットであるものとする。   In FIG. 16, the first decompression processing unit 130 will be described, but the same applies to the second decompression processing unit 132. Also in FIG. 16, it is assumed that the format of the image data is the RGB888 format.

第１の伸張処理部１３０は、ＤＰＣＭ復号化回路５００Ｒ、５００Ｇ、５００Ｂを含む。ＤＰＣＭ復号化回路５００Ｒ、５００Ｇ、５００Ｂは、それぞれ同様の構成を有している。   The first decompression processing unit 130 includes DPCM decoding circuits 500R, 500G, and 500B. The DPCM decoding circuits 500R, 500G, and 500B have the same configuration.

ＤＰＣＭ復号化回路５００Ｒには、先頭の第１の画素のＲ成分の８ビットの画像データが入力された後、第２〜第４の画素のＲ成分の４ビットの符号化データが順次入力される。ＤＰＣＭ復号化回路５００Ｇには、先頭の第１の画素のＧ成分の８ビットの画像データが入力された後、第２〜第４の画素のＧ成分の４ビットの符号化データが順次入力される。ＤＰＣＭ復号化回路５００Ｂには、先頭の第１の画素のＢ成分の８ビットの画像データが入力された後、第２〜第４の画素のＢ成分の４ビットの符号化データが順次入力される。   After the 8-bit image data of the R component of the first first pixel is input to the DPCM decoding circuit 500R, the 4-bit encoded data of the R component of the second to fourth pixels is sequentially input. The The DPCM decoding circuit 500G receives 8-bit image data of the G component of the first first pixel, and then sequentially receives 4-bit encoded data of the G component of the second to fourth pixels. The After the 8-bit image data of the B component of the first first pixel is input to the DPCM decoding circuit 500B, the 4-bit encoded data of the B component of the second to fourth pixels is sequentially input. The

各ＤＰＣＭ復号化回路は、圧縮処理対象の画素については４ビットの符号化データを８ビットの画像データとして出力する。このように第１の伸張処理部１３０は、色成分毎に、画像データを復号化する。また各ＤＰＣＭ復号化回路は、非圧縮処理対象の画素についてはそのまま８ビットの符号化を画像データとして出力する。   Each DPCM decoding circuit outputs 4-bit encoded data as 8-bit image data for the compression target pixel. As described above, the first decompression processing unit 130 decodes the image data for each color component. Each DPCM decoding circuit outputs 8-bit encoding as image data as it is for the non-compression target pixel.

図１７に、図１６のＤＰＣＭ復号化回路５００Ｒの構成例のブロック図を示す。   FIG. 17 shows a block diagram of a configuration example of the DPCM decoding circuit 500R of FIG.

図１７ではＤＰＣＭ復号化回路５００Ｒについて説明するが、ＤＰＣＭ復号化回路５００Ｇ、５００Ｂの構成も同様である。   FIG. 17 illustrates the DPCM decoding circuit 500R, but the configuration of the DPCM decoding circuits 500G and 500B is the same.

ＤＰＣＭ復号化回路５００Ｒは、逆量子化テーブル５１０Ｒ、加算器５２０Ｒ、選択器５３０Ｒ、フリップフロップ５４０Ｒ、画素カウンタ５５０Ｒを含む。   The DPCM decoding circuit 500R includes an inverse quantization table 510R, an adder 520R, a selector 530R, a flip-flop 540R, and a pixel counter 550R.

逆量子化テーブル５１０Ｒは、図１３の逆量子化テーブル４３０Ｒと同様であり、図１４（Ｂ）に示す機能を有することができる。即ち、逆量子化テーブル５１０Ｒは、４ビットの符号化データを９ビットの逆量子化データに変換する。   The inverse quantization table 510R is similar to the inverse quantization table 430R in FIG. 13, and can have the function illustrated in FIG. That is, the inverse quantization table 510R converts 4-bit encoded data into 9-bit inverse quantized data.

加算器５４０Ｒには、逆量子化テーブル５１０Ｒからの逆量子化データとフリップフロップ５４０Ｒに保持された８ビットの画像データとが入力される。加算器５４０Ｒは、逆量子化データとフリップフロップ５４０Ｒの画像データとを加算し、８ビットの加算データとして出力する。加算データは、選択器５３０Ｒに入力される。   The adder 540R receives the dequantized data from the dequantization table 510R and the 8-bit image data held in the flip-flop 540R. The adder 540R adds the inversely quantized data and the image data of the flip-flop 540R, and outputs the result as 8-bit added data. The added data is input to the selector 530R.

選択器５３０Ｒには、非圧縮処理対象の８ビットの画像データと加算データとが入力され、画素カウンタ５５０Ｒにより生成された選択制御信号ＳＥＬ１に基づいていずれか１つのデータが出力される。選択器５３０Ｒの選択データは、フリップフロップ５４０Ｒにおいて保持される。   The selector 530R receives the 8-bit image data to be uncompressed and the addition data, and outputs any one data based on the selection control signal SEL1 generated by the pixel counter 550R. Selection data of the selector 530R is held in the flip-flop 540R.

フリップフロップ５４０Ｒは、メモリ１２０から読み出される画像データの色成分毎にカウントアップされるカウントパルスを用いて、選択データをラッチできる。   The flip-flop 540R can latch the selection data using a count pulse that is counted up for each color component of the image data read from the memory 120.

画素カウンタ５５０Ｒには、該カウントパルス、制御信号ＦＭＴ、ＭＯＤＥが入力される。そして、制御信号ＭＯＤＥによりラインモードが指定されているとき、画素カウンタ４７０Ｒは、１走査ライン単位でＤＰＣＭ復号化が行われるように選択制御信号ＳＥＬ１を生成する。ラインモードでは、１走査ラインの先頭の第１の画素のみがそのまま出力され、その後の画素についてはＤＰＣＭ復号化が行われる。一方、制御信号ＭＯＤＥによりパーシャルモードが指定されているとき、画素カウンタ５５０Ｒは、制御信号ＦＭＴにより指定される画像フォーマットに対応して、カウントパルスで規定されるタイミングに従って選択制御信号ＳＥＬ１を生成する。   The count pulse and control signals FMT and MODE are input to the pixel counter 550R. When the line mode is designated by the control signal MODE, the pixel counter 470R generates the selection control signal SEL1 so that DPCM decoding is performed in units of one scanning line. In the line mode, only the first pixel at the head of one scanning line is output as it is, and DPCM decoding is performed for the subsequent pixels. On the other hand, when the partial mode is designated by the control signal MODE, the pixel counter 550R generates the selection control signal SEL1 according to the timing specified by the count pulse corresponding to the image format designated by the control signal FMT.

ラインモードが指定され、且つ制御信号ＦＭＴによりＲＧＢ８８８フォーマットが指定されたとき、画素カウンタ５５０Ｒは、まず先頭の第１の画素については伸張処理を行うことなくそのまま出力するように選択制御信号ＳＥＬ１を生成する。このため、選択器５３０Ｒは、メモリ１２０から読み出された画像データをそのまま選択出力する。そして、画素カウンタ５５０Ｒは、第１の画素に続く当該走査ラインの残りの画素について復号化処理を行うように選択制御信号ＳＥＬ１を生成する。このため、選択器５３０Ｒは加算データを出力する。この結果、第１の伸張処理部１３０は、ＤＰＣＭ復号化処理された８ビットの画像データを出力できる。   When the line mode is designated and the RGB888 format is designated by the control signal FMT, the pixel counter 550R first generates the selection control signal SEL1 so that the first first pixel is output as it is without performing the decompression process. To do. Therefore, the selector 530R selects and outputs the image data read from the memory 120 as it is. Then, the pixel counter 550R generates the selection control signal SEL1 so as to perform the decoding process on the remaining pixels of the scanning line following the first pixel. For this reason, the selector 530R outputs the addition data. As a result, the first decompression processing unit 130 can output 8-bit image data subjected to DPCM decoding processing.

パーシャルモードが指定され、且つ制御信号ＦＭＴによりＲＧＢ８８８フォーマットが指定されたとき、画素カウンタ５５０Ｒは、まず先頭の第１の画素については伸張処理を行うことなくそのまま出力するように選択制御信号ＳＥＬ１を生成する。このため、選択器５３０Ｒは、メモリ１２０から読み出された画像データをそのまま選択出力する。そして、画素カウンタ５５０Ｒは、第１の画素に続く第２〜第４の画素について復号化処理を行うように選択制御信号ＳＥＬ１を生成する。このため、選択器５３０Ｒは加算データを出力する。この結果、第１の伸張処理部１３０は、ＤＰＣＭ復号化処理された８ビットの画像データを出力できる。   When the partial mode is designated and the RGB888 format is designated by the control signal FMT, the pixel counter 550R first generates the selection control signal SEL1 so as to output the first first pixel as it is without performing the decompression process. To do. Therefore, the selector 530R selects and outputs the image data read from the memory 120 as it is. Then, the pixel counter 550R generates the selection control signal SEL1 so as to perform the decoding process on the second to fourth pixels subsequent to the first pixel. For this reason, the selector 530R outputs the addition data. As a result, the first decompression processing unit 130 can output 8-bit image data subjected to DPCM decoding processing.

図１６及び図１７では、ＲＧＢ８８８フォーマットを例に説明したが、画像フォーマットに応じて画素カウンタ５５０Ｒが選択制御信号ＳＥＬ１のタイミングを変更することで、他の画像フォーマットについても同様に復号化できる。   In FIGS. 16 and 17, the RGB888 format has been described as an example. However, the pixel counter 550 </ b> R changes the timing of the selection control signal SEL <b> 1 according to the image format, so that other image formats can be similarly decoded.

なお、第１の伸張処理部１３０の構成は図１６及び図１７に説明したものに限定されるものではない。   Note that the configuration of the first decompression processing unit 130 is not limited to that described in FIGS. 16 and 17.

２．５ オーバレイ処理部
図２のオーバレイ処理部１７０は、ＲＧＢの色成分毎に、第１及び第２のフォーマット変換部１６０、１６２からの画像データに対して重ね合わせ処理を行う重ね合わせ処理回路を有する。 2.5 Overlay Processing Unit The overlay processing unit 170 in FIG. 2 performs an overlay processing circuit that performs overlay processing on the image data from the first and second format conversion units 160 and 162 for each RGB color component. Have

図１８に、図２のオーバレイ処理部１７０のＲ成分用の重ね合わせ処理回路の構成例のブロック図を示す。図１８ではＲ成分用の重ね合わせ処理回路を示すが、Ｇ成分及びＢ成分についても同様である。   FIG. 18 is a block diagram showing a configuration example of the overlay processing circuit for the R component of the overlay processing unit 170 in FIG. FIG. 18 shows an overlay processing circuit for the R component, but the same applies to the G component and the B component.

オーバレイ処理部１７０のＲ成分用の重ね合わせ処理回路１７０Ｒは、第１及び第２の乗算器６００Ｒ、６１０Ｒと、加算器６２０Ｒとを含む。   The overlay processing circuit 170R for the R component of the overlay processing unit 170 includes first and second multipliers 600R and 610R and an adder 620R.

第１の乗算器６００Ｒには、制御信号ＧＭ１と第１のフォーマット変換部１６０によってフォーマット変換された画像データとが入力される。例えば第１の乗算器６００Ｒは、該画像データに対して、色成分毎に制御信号ＧＭ１により指定される透過比率を乗算して加算器６２０Ｒに出力する。   The first multiplier 600R receives the control signal GM1 and the image data format-converted by the first format converter 160. For example, the first multiplier 600R multiplies the image data by the transmission ratio specified by the control signal GM1 for each color component, and outputs the result to the adder 620R.

第２の乗算器６１０Ｒには、制御信号ＧＭ２と第２のフォーマット変換部１６０によってフォーマット変換された画像データとが入力される。例えば第２の乗算器６１０Ｒは、該画像データに対して、色成分毎に制御信号ＧＭ２により指定される透過比率を乗算して加算器６２０Ｒに出力する。   The second multiplier 610R receives the control signal GM2 and the image data whose format has been converted by the second format converter 160. For example, the second multiplier 610R multiplies the image data by the transmission ratio specified by the control signal GM2 for each color component, and outputs the result to the adder 620R.

加算器６２０Ｒは、第１の乗算器６００Ｒからの乗算データと第２の乗算器６１０Ｒからの乗算データとを色成分毎に加算し、重ね合わせ処理後のデータとして出力する。   The adder 620R adds the multiplication data from the first multiplier 600R and the multiplication data from the second multiplier 610R for each color component, and outputs the result as data after superposition processing.

ここで、第１の乗算器６００Ｒからの乗算データをＭＤ１、第２の乗算器６１０Ｒからの乗算データをＭＤ２、制御信号ＧＭ１により指定される透過比率をｇ１、制御信号ＧＭ２により指定される透過比率をｇ２とすると、加算器６２０Ｒの出力データＯＤは、次式で表される。   Here, the multiplication data from the first multiplier 600R is MD1, the multiplication data from the second multiplier 610R is MD2, the transmission ratio specified by the control signal GM1 is g1, and the transmission ratio specified by the control signal GM2. Is g2, the output data OD of the adder 620R is expressed by the following equation.

ＯＤ（Ｒ）＝ＭＤ１（Ｒ）×ｇ１＋ＭＤ２（Ｒ）×ｇ２ ・・・（１）
ここで、（Ｒ）はＲ成分のデータであることを示す。この重ね合わせ処理後のデータが、ドライバＩ／Ｆ１８０を介して表示ドライバ４０に供給される。従って、Ｇ成分の出力データＯＤ（Ｇ）、Ｂ成分の出力データＯＤ（Ｂ）についても、（１）式と同様である。 OD (R) = MD1 (R) × g1 + MD2 (R) × g2 (1)
Here, (R) indicates R component data. The data after the superimposition processing is supplied to the display driver 40 via the driver I / F 180. Accordingly, the output data OD (G) of the G component and the output data OD (B) of the B component are the same as the equation (1).

３． 電子機器
図１９に、本実施形態における電子機器としての携帯電話機の構成例のブロック図を示す。図１９において、図１と同一部分には同一符号を付し、適宜説明を省略する。 3. Electronic Device FIG. 19 shows a block diagram of a configuration example of a mobile phone as an electronic device in the present embodiment. 19, the same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.

携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、例えばＹＵＶフォーマットで画像処理コントローラ５０（画像処理装置）に供給する。   The mobile phone 900 includes a camera module 910. The camera module 910 includes a CCD camera and supplies image data captured by the CCD camera to the image processing controller 50 (image processing apparatus) in, for example, a YUV format.

携帯電話機９００は、液晶表示パネル２０を含む。液晶表示パネル２０は、表示ドライバ４０（駆動部）によって駆動される。液晶表示パネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。   The mobile phone 900 includes the liquid crystal display panel 20. The liquid crystal display panel 20 is driven by a display driver 40 (drive unit). The liquid crystal display panel 20 includes a plurality of gate lines, a plurality of source lines, and a plurality of pixels.

表示ドライバ４０は、ゲートドライバ４２、ソースドライバ４４及び電源回路４６を含む。ゲートドライバ４２は、液晶表示パネル２０の複数のゲート線を走査する。ソースドライバ４４は、液晶表示パネル２０の複数のソース線を、画像データに基づいて駆動する。電源回路４６は、ゲートドライバ４２、ソースドライバ４４及び液晶表示パネル２０の電圧を生成する。電源回路４６は、ソースドライバ４４及びゲートドライバ４２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また電源回路４６は、液晶表示パネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。   The display driver 40 includes a gate driver 42, a source driver 44, and a power supply circuit 46. The gate driver 42 scans a plurality of gate lines of the liquid crystal display panel 20. The source driver 44 drives a plurality of source lines of the liquid crystal display panel 20 based on image data. The power supply circuit 46 generates voltages for the gate driver 42, the source driver 44, and the liquid crystal display panel 20. The power supply circuit 46 is connected to the source driver 44 and the gate driver 42 and supplies a driving power supply voltage to each driver. The power supply circuit 46 supplies the counter electrode voltage Vcom to the counter electrode of the liquid crystal display panel 20.

画像処理コントローラ５０は、表示ドライバ４０に接続され、ソースドライバ４４に対してＲＧＢフォーマットの画像データを供給する。   The image processing controller 50 is connected to the display driver 40 and supplies RGB format image data to the source driver 44.

ベースバンドエンジン１０は、画像処理コントローラ５０に接続される。ベースバンドエンジン１０は、画像処理コントローラ５０を制御する。またベースバンドエンジン１０は、アンテナ９６０を介して受信された画像データを、変復調部９５０で復調した後、画像処理コントローラ５０に供給できる。画像処理コントローラ５０は、この画像データに基づき、ソースドライバ４４及びゲートドライバ４２により液晶表示パネル２０に表示させる。   The baseband engine 10 is connected to the image processing controller 50. The baseband engine 10 controls the image processing controller 50. Further, the baseband engine 10 can supply the image data received via the antenna 960 to the image processing controller 50 after demodulating the image data by the modem unit 950. The image processing controller 50 causes the source driver 44 and the gate driver 42 to display on the liquid crystal display panel 20 based on the image data.

ベースバンドエンジン１０は、カメラモジュール９１０で生成された画像データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。   The baseband engine 10 can instruct transmission to another communication device via the antenna 960 after the image data generated by the camera module 910 is modulated by the modulation / demodulation unit 950.

ベースバンドエンジン１０は、操作入力部９７０からの操作情報に基づいて画像データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０の表示処理を行う。   The baseband engine 10 performs transmission / reception processing of image data, imaging of the camera module 910, and display processing of the liquid crystal display panel 20 based on operation information from the operation input unit 970.

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。   The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the above-described liquid crystal display panel, but can be applied to driving electroluminescence and plasma display devices.

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。   In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention may be made dependent on another independent claim.

本実施形態における画像処理装置が適用される液晶表示装置の構成の概要を示す図。1 is a diagram illustrating an outline of a configuration of a liquid crystal display device to which an image processing apparatus according to an embodiment is applied. 図１の画像処理コントローラの構成例のブロック図。FIG. 2 is a block diagram of a configuration example of an image processing controller in FIG. 1. 図２の圧縮処理部の動作説明図。Operation | movement explanatory drawing of the compression process part of FIG. 図４（Ａ）、図４（Ｂ）、図４（Ｃ）は画像フォーマットに応じた圧縮処理部の動作説明図。FIGS. 4A, 4B, and 4C are diagrams for explaining the operation of the compression processing unit in accordance with the image format. 図２の制御レジスタ部の構成の概要を示す図。The figure which shows the outline | summary of a structure of the control register part of FIG. 図２の回転処理部の構成例のブロック図。The block diagram of the structural example of the rotation process part of FIG. 図６の回転処理部の動作説明図。Operation | movement explanatory drawing of the rotation process part of FIG. 図８（Ａ）、図８（Ｂ）は回転角度が０度のときの回転処理部の動作説明図。FIG. 8A and FIG. 8B are operation explanatory views of the rotation processing unit when the rotation angle is 0 degree. 図９（Ａ）、図９（Ｂ）は回転角度が９０度のときの回転処理部の動作説明図。FIGS. 9A and 9B are explanatory diagrams of the operation of the rotation processing unit when the rotation angle is 90 degrees. 図１０（Ａ）、図１０（Ｂ）は回転角度が１８０度のときの回転処理部の動作説明図。FIG. 10A and FIG. 10B are operation explanatory views of the rotation processing unit when the rotation angle is 180 degrees. 図１１（Ａ）、図１１（Ｂ）は回転角度が２７０度のときの回転処理部の動作説明図。FIGS. 11A and 11B are explanatory diagrams of the operation of the rotation processing unit when the rotation angle is 270 degrees. 図２の圧縮処理部の構成例のブロック図。The block diagram of the structural example of the compression process part of FIG. 図１２のＤＰＣＭ符号化回路の構成例のブロック図。FIG. 13 is a block diagram of a configuration example of the DPCM encoding circuit in FIG. 12. 図１４（Ａ）は図１３の量子化テーブルの説明図。図１４（Ｂ）は図１３の逆量子化テーブルの説明図。FIG. 14A is an explanatory diagram of the quantization table of FIG. FIG. 14B is an explanatory diagram of the inverse quantization table of FIG. 図１３の画素カウンタの動作例を示すタイミング図。FIG. 14 is a timing diagram illustrating an operation example of the pixel counter in FIG. 13. 図２の第１の伸張処理部の構成例のブロック図。FIG. 3 is a block diagram of a configuration example of a first decompression processing unit in FIG. 2. 図１６のＤＰＣＭ復号化回路の構成例のブロック図。FIG. 17 is a block diagram of a configuration example of the DPCM decoding circuit in FIG. 16. 図２のオーバレイ処理部のＲ成分用の重ね合わせ処理回路の構成例のブロック図。FIG. 3 is a block diagram of a configuration example of an overlay processing circuit for an R component of the overlay processing unit in FIG. 2. 本実施形態における電子機器の構成例のブロック図。1 is a block diagram of a configuration example of an electronic device according to an embodiment.

符号の説明Explanation of symbols

１０ ベースバンドエンジン、 ２０ 液晶表示パネル、 ３０、３２ ガラス基板、
４０ 表示ドライバ、 ４２ ゲートドライバ、 ４４ ソースドライバ、
４６ 電源回路、 ５０ 画像処理コントローラ、 １００ 圧縮処理部、
１２０ メモリ、 １３０ 第１の伸張処理部、 １３２ 第２の伸張処理部、
１４０ ホストＩ／Ｆ、 １５０ 回転処理部、 １６０ 第１のフォーマット変換部、１６２ 第２のフォーマット変換部、 １７０ オーバレイ処理部、
１７０Ｒ 重ね合わせ処理回路、 １８０ ドライバＩ／Ｆ、
１９０ 制御レジスタ部、 ２００ 動作モード設定レジスタ、
２０２ 画像サイズ設定レジスタ、 ２１０ 画像フォーマット設定レジスタ、
２２０ オーバレイ処理設定レジスタ、 ２２２ 第１の透過比率設定レジスタ、
２２４ 第２の透過比率設定レジスタ、 ２３０ 回転角度設定レジスタ、
３００ ライトＦＩＦＯ、 ３１０ ライトアドレス生成回路、
３２０ リードアドレス生成回路、 ３３０ リードＦＩＦＯ、
３４０ ラインバッファ制御回路、 ３５０ ラインバッファ部、
３６０ 回転処理制御回路、 ４００Ｂ、４００Ｇ、４００Ｒ ＤＰＣＭ符号化回路、
４１０Ｒ 減算器、 ４２０Ｒ 量子化テーブル、
４３０Ｒ、５１０Ｒ 逆量子化テーブル、 ４４０Ｒ、５２０Ｒ、６２０Ｒ 加算器、
４５０Ｒ、４５２Ｒ、５３０Ｒ 選択器、 ４６０Ｒ、５４０Ｒ フリップフロップ、
４７０Ｒ、５５０Ｒ 画素カウンタ、
５００Ｂ、５００Ｇ、５００Ｒ ＤＰＣＭ復号化回路、 ６００Ｒ 第１の乗算器、
６１０Ｒ 第２の乗算器、 ９００ 携帯電話機、 ９１０ カメラモジュール、
９５０ 変復調部、 ９６０ アンテナ、 ９７０ 操作入力部 10 baseband engine, 20 liquid crystal display panel, 30, 32 glass substrate,
40 display drivers, 42 gate drivers, 44 source drivers,
46 power circuit, 50 image processing controller, 100 compression processing unit,
120 memory, 130 first decompression processing unit, 132 second decompression processing unit,
140 host I / F, 150 rotation processing unit, 160 first format conversion unit, 162 second format conversion unit, 170 overlay processing unit,
170R superposition processing circuit, 180 driver I / F,
190 control register section, 200 operation mode setting register,
202 Image size setting register, 210 Image format setting register,
220 overlay processing setting register, 222 first transmission ratio setting register,
224 second transmission ratio setting register, 230 rotation angle setting register,
300 write FIFO, 310 write address generation circuit,
320 read address generation circuit, 330 read FIFO,
340 line buffer control circuit, 350 line buffer unit,
360 rotation processing control circuit, 400B, 400G, 400R DPCM encoding circuit,
410R subtractor, 420R quantization table,
430R, 510R inverse quantization table, 440R, 520R, 620R adder,
450R, 452R, 530R selector, 460R, 540R flip-flop,
470R, 550R pixel counter,
500B, 500G, 500R DPCM decoding circuit, 600R first multiplier,
610R second multiplier, 900 mobile phone, 910 camera module,
950 modem unit, 960 antenna, 970 operation input unit

Claims (15)

表示パネルの駆動部に画像データを供給するための画像処理装置であって、
入力画像の１走査ライン分の画像データを分割した複数ブロックの１ブロック毎に、前記画像データを符号化して符号化データを生成する符号化部と、
前記符号化部からの前記符号化データが格納されるメモリと、
前記メモリからの前記符号化データを、前記１ブロック毎に復号化して複合化データを生成する復号化部とを含み、
前記復号化部からの前記復号化データを、前記駆動部に供給することを特徴とする画像処理装置。 An image processing apparatus for supplying image data to a drive unit of a display panel,
An encoding unit that encodes the image data to generate encoded data for each block of a plurality of blocks obtained by dividing image data for one scanning line of an input image;
A memory for storing the encoded data from the encoding unit;
A decoding unit that decodes the encoded data from the memory for each block to generate composite data;
An image processing apparatus, wherein the decoded data from the decoding unit is supplied to the driving unit. 請求項１において、
前記メモリの書き込み領域を特定するライトアドレスを生成するライトアドレス生成回路を含み、
前記ライトアドレスにより特定された書き込み領域のデータが、１ブロック分の前記符号化データにより更新されることを特徴とする画像処理装置。 In claim 1,
A write address generation circuit for generating a write address for specifying a write area of the memory;
An image processing apparatus, wherein data in a writing area specified by the write address is updated with the encoded data for one block. 請求項１又は２において、
前記メモリの読み出し領域を特定するリードアドレスを生成するリードアドレス生成回路を含み、
前記リードアドレスにより特定された読み出し領域から、１ブロック分の前記符号化データを読み出すことを特徴とする画像処理装置。 In claim 1 or 2,
A read address generation circuit for generating a read address for specifying a read area of the memory;
An image processing apparatus, wherein the encoded data for one block is read from a read area specified by the read address. 請求項１乃至３のいずれかにおいて、
前記入力画像の天地方向の向きを基準に所与の角度だけ回転させた画像を生成する回転処理を行う回転処理部を含み、
前記回転処理部が、
各ラインバッファが、前記入力画像の１走査ライン分の画像データが格納される１又は複数のラインバッファを有し、
前記回転処理部により行われた回転処理後の画像の画像データが、前記符号化部に供給されることを特徴とする画像処理装置。 In any one of Claims 1 thru | or 3,
A rotation processing unit that performs a rotation process for generating an image rotated by a given angle with respect to the direction of the input image in the vertical direction;
The rotation processing unit is
Each line buffer has one or a plurality of line buffers for storing image data for one scanning line of the input image,
An image processing apparatus, wherein image data of an image after rotation processing performed by the rotation processing unit is supplied to the encoding unit. 請求項４において、
前記各ラインバッファの容量をＬＢビット、前記入力画像の１走査ラインの画素数をＨ画素、１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（ＬＢ／Ｈ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であることを特徴とする画像処理装置。 In claim 4,
When the capacity of each line buffer is LB bits, the number of pixels of one scanning line of the input image is H pixels, and the number of bits per pixel is P, the data length of the one block is f (LB / H / P) (The function f indicates that the function is a function for truncating decimal places) or less. 請求項１乃至３のいずれかにおいて、
前記符号化部が規定圧縮率Ｗ以上の圧縮率で入力画像の画像データを符号化し、前記メモリのアクセス単位であるビット幅をＢ、前記入力画像の１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（Ｂ／Ｗ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であることを特徴とする画像処理装置。 In any one of Claims 1 thru | or 3,
When the encoding unit encodes image data of an input image at a compression rate equal to or higher than a specified compression rate W, the bit width that is an access unit of the memory is B, and the number of bits per pixel of the input image is P In addition, the data length of the one block is equal to or less than f (B / W / P) (the function f is a function for truncating the decimal part). 請求項１乃至６のいずれかにおいて、
前記入力画像の画像データのフォーマットに応じて、前記１ブロックのデータ長を異ならせることを特徴とする画像処理装置。 In any one of Claims 1 thru | or 6.
An image processing apparatus, wherein the data length of the one block is made different according to a format of image data of the input image. 表示パネルの駆動部に画像データを供給するための画像処理方法であって、
入力画像の１走査ライン分の画像データを分割した複数ブロックの１ブロック毎に、前記画像データを符号化して符号化データを生成するステップと、
前記符号化データをメモリに格納するステップと、
前記メモリからの前記符号化データを、前記１ブロック毎に復号化して復号化データを生成するステップと、
前記復号化データを、前記駆動部に供給するステップとを含むことを特徴とする画像処理方法。 An image processing method for supplying image data to a drive unit of a display panel,
Encoding the image data for each block of a plurality of blocks obtained by dividing the image data for one scanning line of the input image, and generating encoded data;
Storing the encoded data in a memory;
Decoding the encoded data from the memory for each block to generate decoded data;
Supplying the decoded data to the driving unit. 請求項８において、
前記メモリの書き込み領域を特定するライトアドレスを生成するステップと、
前記ライトアドレスにより特定された書き込み領域のデータを、１ブロック分の前記符号化データにより更新するステップとを含むことを特徴とする画像処理方法。 In claim 8,
Generating a write address identifying a write area of the memory;
And updating the data in the write area specified by the write address with the encoded data for one block. 請求項８又は９において、
前記メモリの読み出し領域を特定するリードアドレスを生成するステップと、
前記リードアドレスにより特定された読み出し領域から、１ブロック分の前記符号化データを読み出すステップとを含むことを特徴とする画像処理方法。 In claim 8 or 9,
Generating a read address that identifies a read area of the memory;
And a step of reading out the encoded data for one block from the read area specified by the read address. 請求項８乃至１０のいずれかにおいて、
各ラインバッファが前記入力画像の１走査ライン分の画像データが格納される１又は複数のラインバッファを用いて、前記入力画像の天地方向の向きを基準に所与の角度だけ回転させた画像を生成する回転処理を行うステップを含み、
前記回転処理部により行われた回転処理後の画像の画像データに対して符号化を行うことを特徴とする画像処理方法。 In any one of Claims 8 thru | or 10.
An image obtained by rotating the input image by a given angle on the basis of the vertical direction of the input image using one or a plurality of line buffers in which each line buffer stores image data for one scanning line of the input image. Including performing a rotation process to generate,
An image processing method, comprising: encoding image data of an image after rotation processing performed by the rotation processing unit. 請求項１１において、
前記各ラインバッファの容量をＬＢビット、前記入力画像の１走査ラインの画素数をＨ画素、１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（ＬＢ／Ｈ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であることを特徴とする画像処理方法。 In claim 11,
When the capacity of each line buffer is LB bits, the number of pixels of one scanning line of the input image is H pixels, and the number of bits per pixel is P, the data length of the one block is f (LB / H / P) (The function f indicates that the function is a function for truncating after the decimal point) or less. 請求項８乃至１０のいずれかにおいて、
前記符号化部が規定圧縮率Ｗ以上の圧縮率で入力画像の画像データを符号化し、前記メモリのアクセス単位であるビット幅をＢ、前記入力画像の１画素当たりのビット数をＰとした場合に、前記１ブロックのデータ長が、ｆ（Ｂ／Ｗ／Ｐ）（関数ｆは、小数点以下を切り捨てる関数であることを示す）以下であることを特徴とする画像処理方法。 In any one of Claims 8 thru | or 10.
When the encoding unit encodes image data of an input image at a compression rate equal to or higher than a specified compression rate W, the bit width that is an access unit of the memory is B, and the number of bits per pixel of the input image is P In addition, the data length of the one block is equal to or less than f (B / W / P) (the function f is a function for truncating the decimal part). 請求項８乃至１３のいずれかにおいて、
前記入力画像の画像データのフォーマットに応じて、前記１ブロックのデータ長を異ならせることを特徴とする画像処理方法。 In any one of Claims 8 thru | or 13.
An image processing method, wherein the data length of the one block is made different in accordance with a format of image data of the input image. 請求項１乃至７のいずれか記載の画像処理装置と、
前記画像処理装置によって画像データが供給される駆動部と、
前記駆動部によって駆動される表示パネルとを含むことを特徴とする電子機器。 An image processing apparatus according to any one of claims 1 to 7,
A drive unit to which image data is supplied by the image processing device;
An electronic device comprising: a display panel driven by the driving unit.
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