JP2008245348A - Device and method for controlling booster circuit - Google Patents
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Abstract
Description
本発明は昇圧回路制御装置、及び昇圧回路制御方法に関し、より詳細には、スイッチン
グ素子をオン／オフさせることによって入力より高い電圧を取り出せる昇圧回路を制御す
る昇圧回路制御装置、及び昇圧回路制御方法に関する。
The present invention relates to a booster circuit control device and a booster circuit control method, and more specifically, a booster circuit control device and a booster circuit control method for controlling a booster circuit capable of extracting a voltage higher than an input by turning on / off a switching element. About.
運転者の操舵力を補助する電動パワーステアリングシステムは、運転者がステアリング
ホイールを操作した際に発生する操舵トルクに応じて、アシストモータを使って操舵力を
補助するシステムである。図１は、従来の電動パワーステアリングシステムの要部を概略
的に示したブロック図である。
The electric power steering system that assists the driver's steering force is a system that assists the steering force using an assist motor in accordance with the steering torque generated when the driver operates the steering wheel. FIG. 1 is a block diagram schematically showing a main part of a conventional electric power steering system.
図中１は電動パワーステアリング制御装置を示しており、電動パワーステアリング制御
装置１は図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコン２と、Ｉ／Ｆ（入出力
インターフェース）３と、３相モータ（ブラシレスモータ）のアシストモータ１１を駆動
するモータ駆動回路４と、抵抗Ｒｕ、Ｒｖ、Ｒｗ間に現れた電圧からアシストモータ１１
に流れる電流値を検出するモータ電流検出回路５と、マイコン２を作動させるための定電
圧回路６とを含んで構成されている。
In the figure,
The motor
ステアリング軸に加えられる操舵トルクを検出するトルクセンサ１２、及び車速を検出
する車速センサ１３がＩ／Ｆ３に接続されており、トルクセンサ１２で検出された操舵ト
ルクを示す信号、及び車速センサ１３で検出された車速を示す信号がＩ／Ｆ３を介してマ
イコン２に送信されるようになっている。
A
マイコン２にはモータ電流検出回路５が接続され、アシストモータ１１に流れる電流値
を示す信号を読み込むことができるようになっている。また、マイコン２には定電圧回路
６が接続され、マイコン２へは一定の電圧（例えば、５Ｖの電圧）電源が供給されるよう
になっている。
また、定電圧回路６にはヒューズ回路１４、及びイグニッションスイッチなどのキース
イッチ１５を介してバッテリ１６の電力が供給されるようになっている。
A motor
The constant voltage circuit 6 is supplied with power from the
マイコン２はＲＯＭに格納されたプログラムを実行することによって、目標電流設定部
２１、ＰＩ制御演算部２２、及びＰＷＭ信号生成部２３として機能することができるよう
になっている。目標電流設定部２１はトルクセンサ１２から得られた操舵トルクを示す信
号、及び車速センサ１３から得られた車速を示す信号に基づいて、アシストモータ１１に
流すべき目標電流値Ｉｔを設定するものである。
The
ＰＩ制御演算部２２は、モータ電流検出回路５から得られたアシストモータ１１に流れ
る電流値Ｉｎを示す信号に基づいて、目標電流設定部２１で設定された目標電流値Ｉｔと
電流値Ｉｎとの偏差ΔＩを算出し、目標電流値Ｉｔがアシストモータ１１で実現されるよ
うに、フィードバック制御（比例積分制御）を行い、モータ駆動回路４に与えるべき指令
値を算出するものである。
ＰＷＭ信号生成部２３は、ＰＩ制御演算部２２で算出された指令値に応じたデューティ
比のパルス信号（すなわち、この指令値に応じてパルス幅の変化するＰＷＭ信号）を生成
し、そのパルス信号をモータ駆動回路４へ出力するものである。
Based on a signal indicating the current value In flowing through the
The PWM
モータ駆動回路４はプリドライバ４１、及び６つのＦＥＴ４２ａ〜４２ｃ、４３ａ〜４
３ｃを含んで構成されている。ＦＥＴ４２ａ、４３ａの直列回路、ＦＥＴ４２ｂ、４３ｂ
の直列回路、及びＦＥＴ４２ｃ、４３ｃの直列回路は、バッテリ１６の電源ラインと（抵
抗Ｒｕ、Ｒｖ、Ｒｗを介して）接地ラインとの間に、ＦＥＴ４２ａ〜４２ｃがバッテリ１
６側にＦＥＴ４３ａ〜４３ｃが接地側になるように、並列に接続されている。
The
3c is comprised. Series circuit of FETs 42a and 43a, FETs 42b and 43b
Are connected between the power line of the
The FETs 43a to 43c are connected in parallel to the 6 side so as to be on the ground side.
ＦＥＴ４２ａ、４３ａの直列回路、ＦＥＴ４２ｂ、４３ｂの直列回路、及びＦＥＴ４２
ｃ、４３ｃの直列回路にはそれぞれヒューズ回路１７を介してバッテリ１６からの電圧（
例えば、１２［Ｖ］）が印加されるようになっている。また、ＦＥＴ４２ａ、４３ａ間の
接続点４４ａ、ＦＥＴ４２ｂ、４３ｂ間の接続点４４ｂ、及びＦＥＴ４２ｃ、４３ｃ間の
接続点４４ｃはそれぞれ出力端子となっており、アシストモータ１１に接続されている。
また、プリドライバ４１は、ＰＷＭ信号生成部２３で生成されたＰＷＭ信号のパルス幅
に応じた電圧をアシストモータ１１に印加するように、ＦＥＴ４２ａ〜４２ｃ、４３ａ〜
４３ｃを電子制御するものである。
FET 42a, 43a series circuit, FETs 42b, 43b series circuit, and FET 42
c, 43c are connected to the voltage (battery 16) via the
For example, 12 [V]) is applied. The
In addition, the pre-driver 41 applies the voltage corresponding to the pulse width of the PWM signal generated by the PWM
43c is electronically controlled.
ところで、このような電動パワーステアリングシステムでは、大きなトルクを得るため
に大電流を必要とする。そのため、図２に示したような昇圧回路５０及び昇圧回路制御装
置５１を設けた電動パワーステアリングシステムが提案されている（例えば、下記の特許
文献１〜３参照）。
By the way, such an electric power steering system requires a large current to obtain a large torque. Therefore, an electric power steering system provided with a booster circuit 50 and a
昇圧回路５０は、バッテリ１６（図１）からのバッテリ電圧ＶIN（例えば、１２Ｖ）の
印加点Ｐ１とアシストモータ１１への電圧印加点Ｐ２との間に設けられるものであり、例
えば、図１に示したヒューズ回路１７とモータ駆動回路４（ＦＥＴ４２ａ〜４２ｃ）との
間に設けられるものである。また、昇圧回路５０は、コンデンサＣ１、Ｃ２、コイルＬ、
及びトランジスタＱ１、Ｑ２を含んで構成されている。なお、ダイオードＤ１、Ｄ２はト
ランジスタＱ１、Ｑ２それぞれの寄生ダイオードである。
The booster circuit 50 is provided between the application point P1 of the battery voltage V IN (for example, 12V) from the battery 16 (FIG. 1) and the voltage application point P2 to the
And transistors Q1 and Q2. Diodes D1 and D2 are parasitic diodes of the transistors Q1 and Q2, respectively.
昇圧回路５０においては、印加点Ｐ１と電圧印加点Ｐ２との間にコイルＬ及びトランジ
スタＱ２が接続されている。トランジスタＱ２は、ソースが電圧印加点Ｐ２に接続され、
ドレインがコイルＬの出力側に接続されている。また、トランジスタＱ２のゲートは昇圧
回路制御装置５１に接続されている。
トランジスタＱ１は、ソースが接地され、ドレインがコイルＬとトランジスタＱ２との
間に接続されている。また、トランジスタＱ１のゲートは昇圧回路制御装置５１に接続さ
れている。
In the booster circuit 50, the coil L and the transistor Q2 are connected between the application point P1 and the voltage application point P2. The source of the transistor Q2 is connected to the voltage application point P2,
The drain is connected to the output side of the coil L. The gate of the transistor Q2 is connected to the booster
The transistor Q1 has a source grounded and a drain connected between the coil L and the transistor Q2. The gate of the transistor Q1 is connected to the booster
コンデンサＣ１の一端は印加点Ｐ１とコイルＬとの間に接続され、もう一端は接地され
ている。また、コンデンサＣ２の一端は電圧印加点Ｐ２とトランジスタＱ２との間に接続
され、もう一端は接地されている。なお、このコンデンサＣ２が、コイルＬによる昇圧電
圧を充電する平滑用コンデンサとなる。
One end of the capacitor C1 is connected between the application point P1 and the coil L, and the other end is grounded. One end of the capacitor C2 is connected between the voltage application point P2 and the transistor Q2, and the other end is grounded. The capacitor C2 serves as a smoothing capacitor that charges the boosted voltage from the coil L.
昇圧回路制御装置５１は、図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコンを
含んで構成されている。また、電圧印加点Ｐ２が昇圧回路制御装置５１に接続され、昇圧
回路制御装置５１で電圧印加点Ｐ２に生じる出力電圧ＶOUTを検出することができるよう
になっている。
The booster
昇圧回路制御装置５１は、ＲＯＭに予め記憶された目標昇圧電圧（例えば、３６Ｖ）を
電圧印加点Ｐ２で実現するために、目標出力電圧と実際の出力電圧ＶOUTとの偏差を算出
し、その偏差を縮小すべく（すなわち、フィードバック制御を行うべく）、比例（Ｐ）、
積分（Ｉ）、微分（Ｄ）処理を施して、昇圧回路５０のトランジスタＱ１の制御量を算出
するようになっている。
The booster
Integration (I) and differentiation (D) processing is performed to calculate the control amount of the transistor Q1 of the booster circuit 50.
さらに、昇圧回路制御装置５１は、この制御量に応じて、トランジスタＱ１に対するデ
ューティ比を算出し、このデューティ比に基づいてトランジスタＱ１に対し、デューティ
比駆動信号を出力し、トランジスタＱ１のオン／オフをデューティ制御するようになって
いる。図３は、昇圧回路制御装置５１からトランジスタＱ１のゲートへ出力されるデュー
ティ比駆動信号の波形の一例を示した波形図である。図中ＴONはトランジスタＱ１のオン
時間を示し、Ｔはパルス周期を示している。従って、デューティ比はＴON／Ｔで表される
。
Further, the booster
トランジスタＱ１がオンされると、図４（ａ）に示したように、コイルＬに電流が流れ
て、コイルＬにエネルギーが蓄積されることになる。このとき、コイルＬの入力側が正電
位となり、出力側が負電位となる。トランジスタＱ１のオン抵抗による電圧降下ＶQ1を０
Ｖとすれば、コイルＬの出力側は０Ｖとなって、ダイオードＤ２はオフとなる。
When the transistor Q1 is turned on, a current flows through the coil L and energy is stored in the coil L as shown in FIG. At this time, the input side of the coil L has a positive potential and the output side has a negative potential. Voltage drop V Q1 due to ON resistance of transistor Q1 is 0
If V, the output side of the coil L is 0 V, and the diode D2 is turned off.
トランジスタＱ１がオフされると、図４（ｂ）に示したように、コイルＬの両端に逆起
電力ＶLが発生して、高い電圧が点Ａに発生し、バッテリ１６からコイルＬ及びダイオー
ドＤ２を通過して、コンデンサＣ２へと電流が流れ、コンデンサＣ２にエネルギーが蓄積
されることになる。すなわち、コイルＬに蓄積されたエネルギーがバッテリ１６の入力電
源に乗せて解放され、それがコンデンサＣ２に蓄積されることになる。このとき、コイル
Ｌの出力側が正電位となり、入力側が負電位となる。また、出力電圧ＶOUTは下記の式で
表される。
ＶOUT≒ＶIN＋ＶL−ＶF
ＶOUT ： 出力電圧
ＶIN ： バッテリ電圧
ＶL ： コイルＬにかかる電圧
ＶF ： ダイオードＤ２の順方向電圧
When the transistor Q1 is turned off, as shown in FIG. 4B, a back electromotive force V L is generated at both ends of the coil L, a high voltage is generated at the point A, and the
V OUT ≒ V IN + V L −V F
V OUT : Output voltage V IN : Battery voltage V L : Voltage applied to coil L V F : Forward voltage of diode D2
トランジスタＱ１が再度オンされると、図４（ｃ）に示したように、コイルＬに電流が
流れて、コイルＬにエネルギーが蓄積されることになる。また、コンデンサＣ２からエネ
ルギーが放出されて、コンデンサＣ２からモータ駆動回路４へと電流が流れることになる
。
When the transistor Q1 is turned on again, a current flows through the coil L and energy is stored in the coil L as shown in FIG. Further, energy is released from the capacitor C2, and a current flows from the capacitor C2 to the
昇圧回路制御装置５１（図２）は、上記したように、トランジスタＱ１のオン／オフを
デューティ制御するようになっている。また、昇圧回路制御装置５１は、アシストモータ
１１の回転数が高く、アシストモータ１１が高負荷状態である場合、図５（ａ）に示した
ように、トランジスタＱ１とトランジスタＱ２とを交互にオン／オフするようになってい
る。すなわち、昇圧回路制御装置５１は、アシストモータ１１が高負荷状態である場合、
同期整流方式でトランジスタＱ１、Ｑ２のオン／オフを制御するようになっている。なお
、図中ＩLはコイルＬを流れる電流値であり、トランジスタＱ１がオンされている時、電
流ＩLは徐々に増加し、トランジスタＱ１がオフされている時、電流ＩLは徐々に減少す
ることを示している。
As described above, the booster circuit control device 51 (FIG. 2) performs duty control on / off of the transistor Q1. Further, when the
The transistors Q1 and Q2 are controlled to be turned on / off by a synchronous rectification method. In the figure, IL is a current value flowing through the coil L. When the transistor Q1 is turned on, the current IL is gradually increased, and when the transistor Q1 is turned off, the current IL is gradually decreased. It shows that
これによって、アシストモータ１１が回生状態に入って、出力電圧ＶOUTが大きく上昇
したとしても、トランジスタＱ２のオンによって、回生電流をトランジスタＱ２を介して
バッテリ１６に流して吸収させることができる。その結果、出力電圧ＶOUTが過度に上昇
してコンデンサＣ２が破壊されるといった事態が生じるのを回避することができる。
As a result, even if the
一方、アシストモータ１１の回転数が低く、アシストモータ１１が低負荷状態である場
合、昇圧回路制御装置５１は、図５（ｂ）に示したように、トランジスタＱ１のみをオン
／オフ制御し、トランジスタＱ２はオフのままにしておくようになっている。すなわち、
昇圧回路制御装置５１は、アシストモータ１１が低負荷状態である場合、非同期整流方式
でトランジスタＱ１、Ｑ２のオン／オフを制御するようになっている。
On the other hand, when the rotation speed of the
When the
アシストモータ１１が低負荷状態である場合、モータ駆動回路４へ流れる電流量は少な
いため、デューティ比は小さくなる。そのため、アシストモータ１１が低負荷状態である
場合に、図６に示したように、同期整流方式でトランジスタＱ１、Ｑ２のオン／オフを制
御すると、コイルＬを流れる電流ＩLが減少して０Ａ以下になって、電流ＩLの流れる向
きが変わり、電流がバッテリ１６へ逆流することになる。
すなわち、アシストモータ１１が低負荷状態である場合に、トランジスタＱ１のみをオ
ン／オフ制御し、トランジスタＱ２をオフのままにしておくのは、コンデンサＣ２に蓄積
されたエネルギーがバッテリ１６側に無駄に放出されるのを防ぐためである。
When the
That is, when the
また、電動パワーステアリングシステムでは、より大きな昇圧を実現するために、図７
に示したような、複数の昇圧相を備えたマルチフェーズの昇圧回路６０、及び昇圧回路制
御装置６１を設けた電動パワーステアリングシステムが提案されている。
昇圧回路６０は、上記した昇圧回路５０と同様に、バッテリ１６（図１）からのバッテ
リ電圧ＶIN（例えば、１２Ｖ）の印加点Ｐ１とアシストモータ１１への電圧印加点Ｐ２と
の間に設けられるものであり、例えば、図１に示したヒューズ回路１７とモータ駆動回路
４（ＦＥＴ４２ａ〜４２ｃ）との間に設けられるものである。また、昇圧回路６０は、コ
ンデンサＣ１〜Ｃ３、コイルＬ１、Ｌ２、及びトランジスタＱ１〜Ｑ４を含んで構成され
ている。また、コイルＬ１、及びトランジスタＱ１、Ｑ２で一つの昇圧相Ｕ１が形成され
、コイルＬ２、及びトランジスタＱ３、Ｑ４でもう一つの昇圧相Ｕ２が形成されている。
なお、ダイオードＤ１〜Ｄ４はトランジスタＱ１〜Ｑ４それぞれの寄生ダイオードである
。
Further, in the electric power steering system, in order to realize a larger boost, FIG.
An electric power steering system provided with a multi-phase boost circuit 60 having a plurality of boost phases and a
The booster circuit 60 is provided between the application point P1 of the battery voltage V IN (for example, 12V) from the battery 16 (FIG. 1) and the voltage application point P2 to the assist
Diodes D1 to D4 are parasitic diodes of the transistors Q1 to Q4.
昇圧回路６０においては、印加点Ｐ１と電圧印加点Ｐ２との間に並列に、コイルＬ１及
びトランジスタＱ２とコイルＬ２及びトランジスタＱ４とが接続されている。トランジス
タＱ２、Ｑ４はそれぞれ、ソースが電圧印加点Ｐ２に接続され、ドレインがコイルＬ１、
Ｌ２の出力側に接続されている。また、トランジスタＱ２、Ｑ４のゲートは昇圧回路制御
装置６１に接続されている。
トランジスタＱ１、Ｑ３はそれぞれ、ソースが接地され、ドレインがコイルＬ１、Ｌ２
とトランジスタＱ２、Ｑ４との間に接続されている。また、トランジスタＱ１、Ｑ３のゲ
ートはそれぞれ昇圧回路制御装置６１に接続されている。
In the booster circuit 60, the coil L1, the transistor Q2, the coil L2, and the transistor Q4 are connected in parallel between the application point P1 and the voltage application point P2. Each of the transistors Q2 and Q4 has a source connected to the voltage application point P2, a drain connected to the coil L1,
It is connected to the output side of L2. The gates of the transistors Q2 and Q4 are connected to the
Transistors Q1 and Q3 have their sources grounded and their drains being coils L1 and L2, respectively.
And transistors Q2 and Q4. The gates of the transistors Q1 and Q3 are connected to the booster
コンデンサＣ１の一端は印加点Ｐ１とコイルＬ１、Ｌ２との間に接続され、もう一端は
接地されている。また、コンデンサＣ２、Ｃ３の一端は電圧印加点Ｐ２とトランジスタＱ
２、Ｑ４との間に接続され、もう一端は接地されている。なお、このコンデンサＣ２、Ｃ
３が、コイルＬ１、Ｌ２による昇圧電圧を充電する平滑用コンデンサとなる。
One end of the capacitor C1 is connected between the application point P1 and the coils L1 and L2, and the other end is grounded. One end of each of the capacitors C2 and C3 is connected to the voltage application point P2 and the transistor Q.
2 and Q4, and the other end is grounded. The capacitors C2, C
3 is a smoothing capacitor for charging the boosted voltage by the coils L1 and L2.
昇圧回路制御装置６１は、図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコンを
含んで構成されている。また、電圧印加点Ｐ２が昇圧回路制御装置６１に接続され、昇圧
回路制御装置６１で電圧印加点Ｐ２に生じる出力電圧ＶOUTを検出することができるよう
になっている。
The booster
昇圧回路制御装置６１は、ＲＯＭに予め記憶された目標昇圧電圧（例えば、３６Ｖ）を
電圧印加点Ｐ２で実現するために、目標出力電圧と実際の出力電圧ＶOUTとの偏差を算出
し、その偏差を縮小すべく（すなわち、フィードバック制御を行うべく）、比例（Ｐ）、
積分（Ｉ）、微分（Ｄ）処理を施して、昇圧回路６０のトランジスタＱ１、Ｑ３の制御量
を算出するようになっている。
The booster
Integration (I) and differentiation (D) processing is performed to calculate control amounts of the transistors Q1 and Q3 of the booster circuit 60.
さらに、昇圧回路制御装置６１は、この制御量に応じて、トランジスタＱ１、Ｑ３に対
するデューティ比を算出し、このデューティ比に基づいてトランジスタＱ１、Ｑ３に対し
、デューティ比駆動信号を出力し、トランジスタＱ１、Ｑ３のオン／オフをデューティ制
御するようになっている。
Further, the booster
このように、昇圧回路６０では昇圧相が複数形成されているので、昇圧回路５０よりも
高い昇圧を実現することができる。また、昇圧を実現する場合、各昇圧相それぞれへの負
担を分けることができるので、例えば、ある大きさの昇圧を実現する場合に、昇圧相が１
つの昇圧回路５０（図２）では、トランジスタＱ１のオン／オフを６０％のデューティ比
で制御することになったとしても、昇圧相が２つ形成されている昇圧回路６０では、トラ
ンジスタＱ１、Ｑ３のオン／オフを、それぞれ３０％のデューティ比で制御することにな
る。
As described above, since a plurality of boost phases are formed in the booster circuit 60, a booster higher than that of the booster circuit 50 can be realized. Further, when realizing boosting, the burden on each boosting phase can be divided. For example, when boosting of a certain magnitude is realized, the boosting phase is 1
In one booster circuit 50 (FIG. 2), even if ON / OFF of the transistor Q1 is controlled with a duty ratio of 60%, in the booster circuit 60 in which two boost phases are formed, the transistors Q1, Q3 ON / OFF of each is controlled with a duty ratio of 30%.
それぞれの昇圧相への負担が減り、トランジスタＱ１、Ｑ３に対するデューティ比が小
さくなると、トランジスタＱ１、Ｑ２とを交互にオン／オフしたり、トランジスタＱ３、
Ｑ４を交互にオン／オフするといった、同期整流方式でトランジスタＱ１〜Ｑ４のオン／
オフを制御することができない。それは、デューティ比が小さい時に、同期整流方式でト
ランジスタＱ１〜Ｑ４のオン／オフを制御すると、コイルＬ１、Ｌ２を流れる電流ＩL1、
ＩL2が減少して０Ａ以下になって、電流ＩL1、ＩL2の流れる向きが変わり、電流がバッテ
リ１６へ逆流することになるからである。
そのため、デューティ比が小さい時（すなわち、トランジスタＱ１、Ｑ２をオンする時
間が短い時）には、トランジスタＱ１、Ｑ３についてはオン／オフ制御するが、トランジ
スタＱ２、Ｑ４についてはそのままオフしておく必要がある。
When the burden on each boosted phase is reduced and the duty ratio for the transistors Q1 and Q3 is reduced, the transistors Q1 and Q2 are alternately turned on / off, or the transistors Q3, Q3,
The transistors Q1 to Q4 are turned on / off in a synchronous rectification method such as alternately turning on / off Q4.
Unable to control off. It means that when the duty ratio is small, by controlling the on / off transistor Q1~Q4 with synchronous rectification, the current I L1 flowing through the coil L1, L2,
This is because I L2 decreases to 0 A or less, the direction in which the currents I L1 and I L2 flow changes, and the current flows back to the
Therefore, when the duty ratio is small (that is, when the time for turning on the transistors Q1 and Q2 is short), the transistors Q1 and Q3 are controlled to be turned on / off, but the transistors Q2 and Q4 must be turned off as they are. There is.
ところで、トランジスタＱ１がオフの時に、トランジスタＱ２をオフのままにしておい
たり、トランジスタＱ３がオフの時に、トランジスタＱ４をオフのままにしておくと、コ
ンデンサＣ２、Ｃ３に流れ込む電流はダイオードＤ２、Ｄ４を通過することになる。ここ
で使用されるダイオードとしては、順方向電圧が０．７Ｖ程度のものが多く（特性の良い
もので０．３Ｖ程度）、例えば、ダイオードＤ２、Ｄ３の順方向電圧ＶFが０．７Ｖで、
電流ＩL1、ＩL2がそれぞれ１０Ａであれば、ダイオードＤ２、Ｄ３で１４Ｗ（＝１０Ａ×
０．７Ｖ×２）の電力が消費されることになる。
By the way, if the transistor Q2 is kept off when the transistor Q1 is off, or the transistor Q4 is kept off when the transistor Q3 is off, the currents flowing into the capacitors C2 and C3 are diodes D2 and D4. Will pass. The diodes used herein, (about 0.3V in good characteristics) forward voltage is large and of about 0.7V, for example, the forward voltage V F of the diodes D2, D3 are in 0.7V ,
If the currents I L1 and I L2 are 10 A, the diodes D2 and D3 are 14 W (= 10 A ×
0.7V × 2) is consumed.
一方、トランジスタＱ２、Ｑ４をオンしておけば、コンデンサＣ２、Ｃ３に流れ込む電
流はトランジスタＱ２、Ｑ４を通過することになる。ここで使用されるトランジスタとし
ては、オン抵抗が１０ｍΩ程度のものが多く、例えば、トランジスタＱ２、Ｑ４のオン抵
抗が１０ｍΩで、電流ＩL1、ＩL2がそれぞれ１０Ａであれば、トランジスタＱ２、Ｑ４で
２Ｗ（＝１０Ａ×１０Ａ×１０ｍΩ×２）の電力が消費されることになる。
On the other hand, if the transistors Q2 and Q4 are turned on, the current flowing into the capacitors C2 and C3 passes through the transistors Q2 and Q4. Many of the transistors used here have an on-resistance of about 10 mΩ. For example, if the on-resistances of the transistors Q2 and Q4 are 10 mΩ and the currents I L1 and I L2 are 10 A, respectively, the transistors Q2 and Q4 Electric power of 2 W (= 10 A × 10 A × 10 mΩ × 2) is consumed.
すなわち、コンデンサＣ２、Ｃ３に流れ込む電流を、トランジスタＱ２、Ｑ４ではなく
、ダイオードＤ２、Ｄ４で通過させると、電力の損失が大きくなり、昇圧の効率が低下す
ることになる。また、ダイオードＤ２、Ｄ４での発熱量が大きくなり、昇圧回路６０の温
度が上昇して、昇圧回路６０に不具合が生じるおそれがある。
本発明は上記課題に鑑みなされたものであって、マルチフェーズの昇圧回路内での発熱
を抑えることができ、昇圧の効率についても向上させることのできる昇圧回路制御装置、
及び昇圧回路制御方法を提供することを目的としている。
The present invention has been made in view of the above problems, and is capable of suppressing heat generation in a multi-phase booster circuit and improving boosting efficiency,
It is another object of the present invention to provide a booster circuit control method.
上記目的を達成するために本発明に係る昇圧回路制御装置（１）は、直流電源と負荷と
の間に設けられ、前記直流電源の出力側に接続される昇圧用コイルと、該昇圧用コイルの
出力側に接続された第１のスイッチング素子及び第２のスイッチング素子とを含んで構成
される昇圧相を複数備えると共に、前記第２のスイッチング素子の出力側に接続された平
滑用コンデンサを備えた、マルチフェーズの昇圧回路を制御する昇圧回路制御装置におい
て、前記第１のスイッチング素子のオン／オフを制御することによって、前記昇圧用コイ
ルでのエネルギーの蓄積と放出とを繰り返させ、前記平滑用コンデンサに昇圧電圧を充電
させる制御手段と、前記負荷における負荷状態に基づいて、前記複数の昇圧相のうちの少
なくとも１つの昇圧相を動作させない制限手段とを備えていることを特徴としている。
In order to achieve the above object, a booster circuit control device (1) according to the present invention comprises a booster coil provided between a DC power supply and a load and connected to the output side of the DC power supply, and the booster coil. A plurality of step-up phases including a first switching element and a second switching element connected to the output side of the second switching element, and a smoothing capacitor connected to the output side of the second switching element. In addition, in the booster circuit control device that controls the multiphase booster circuit, the smoothing and discharge of energy in the booster coil are repeated by controlling on / off of the first switching element, and the smoothing Control means for charging the boosting capacitor with the boosting voltage, and operating at least one boosting phase of the plurality of boosting phases based on a load state in the load. It is characterized by and a no limiting means.
上記昇圧回路制御装置（１）によれば、前記第１のスイッチング素子がオフされると、
前記第１のスイッチング素子がオンされている間に前記昇圧用コイルで蓄積されたエネル
ギーが、前記直流電源にのせて解放されて、前記平滑用コンデンサに蓄積されることにな
る。すなわち、前記平滑用コンデンサに昇圧電圧が充電される。
According to the booster circuit control device (1), when the first switching element is turned off,
The energy stored in the boosting coil while the first switching element is turned on is released on the DC power source and stored in the smoothing capacitor. That is, the smoothing capacitor is charged with a boosted voltage.
さらに、上記昇圧回路制御装置（１）によれば、前記負荷（例えば、図１に示したアシ
ストモータ１１）における負荷状態に基づいて、前記複数の昇圧相のうちの少なくとも１
つの昇圧相を動作させない。例えば、前記負荷が低負荷状態にある場合に、前記複数の昇
圧相のうちの少なくとも１つの昇圧相を動作させないようにして、動作する昇圧相への負
担分が小さくならないようにすることができる。
Further, according to the booster circuit control device (1), at least one of the plurality of boost phases based on the load state in the load (for example, the
Do not operate one boost phase. For example, when the load is in a low load state, at least one boosting phase of the plurality of boosting phases is not operated, so that the burden on the operating boosting phase is not reduced. .
昇圧相への負担分の減少を抑えることができれば、前記第１のスイッチング素子及び前
記第２のスイッチング素子のオン／オフを同期整流方式で制御する機会を増やすことがで
きる。すなわち、前記第１のスイッチング素子がオフされた後、前記第２のスイッチング
素子がオンされる機会を増やすことができる。
If the reduction of the burden on the boost phase can be suppressed, the opportunity to control on / off of the first switching element and the second switching element by the synchronous rectification method can be increased. That is, the chance that the second switching element is turned on after the first switching element is turned off can be increased.
前記第１のスイッチング素子がオフされている間に、前記第２のスイッチング素子がオ
ンされると、前記昇圧用コイルから前記平滑用コンデンサへ流れ込む電流は、前記第２の
スイッチング素子を通過することになり、前記第２のスイッチング素子の寄生ダイオード
での発熱及び電力損失を低減することができる。従って、前記昇圧回路内での発熱を抑え
たり、昇圧の効率を向上させることができる。
If the second switching element is turned on while the first switching element is turned off, the current flowing from the boosting coil to the smoothing capacitor passes through the second switching element. Thus, heat generation and power loss in the parasitic diode of the second switching element can be reduced. Accordingly, heat generation in the booster circuit can be suppressed, and boosting efficiency can be improved.
また、本発明に係る昇圧回路制御方法（１）は、直流電源と負荷との間に設けられ、前
記直流電源の出力側に接続される昇圧用コイルと、該昇圧用コイルの出力側に接続された
第１のスイッチング素子及び第２のスイッチング素子とを含んで構成される昇圧相を複数
備えると共に、前記第２のスイッチング素子の出力側に接続された平滑用コンデンサを備
えた、マルチフェーズの昇圧回路を制御する昇圧回路制御方法において、前記第１のスイ
ッチング素子のオン／オフを制御することによって、前記昇圧用コイルでのエネルギーの
蓄積と放出とを繰り返させ、前記平滑用コンデンサに昇圧電圧を充電させる工程を有する
と共に、前記負荷における負荷状態に基づいて、前記複数の昇圧相のうちの少なくとも１
つの昇圧相を動作させないことを特徴としている。
Further, the booster circuit control method (1) according to the present invention is provided between a DC power supply and a load, connected to the output side of the DC power supply, and connected to the output side of the booster coil. A plurality of step-up phases including a first switching element and a second switching element, and a smoothing capacitor connected to the output side of the second switching element. In the step-up circuit control method for controlling the step-up circuit, by controlling on / off of the first switching element, energy storage and release in the step-up coil are repeated, and the step-up voltage is applied to the smoothing capacitor. And charging at least one of the plurality of boost phases based on a load state in the load.
One boosting phase is not operated.
上記昇圧回路制御方法（１）によれば、前記第１のスイッチング素子をオフすることに
よって、前記第１のスイッチング素子をオンしている間に前記昇圧用コイルに蓄積したエ
ネルギーを、前記直流電源にのせて解放して、前記平滑用コンデンサに蓄積する。すなわ
ち、前記平滑用コンデンサに昇圧電圧を充電する。
According to the booster circuit control method (1), by turning off the first switching element, the energy accumulated in the boosting coil while the first switching element is turned on is used as the DC power source. It is released on and stored in the smoothing capacitor. That is, the smoothing capacitor is charged with a boosted voltage.
さらに、上記昇圧回路制御方法（１）によれば、前記負荷（例えば、図１に示したアシ
ストモータ１１）における負荷状態に基づいて、前記複数の昇圧相のうちの少なくとも１
つの昇圧相を動作させない。例えば、前記負荷が低負荷状態にある場合に、前記複数の昇
圧相のうちの少なくとも１つの昇圧相を動作させないようにして、動作する昇圧相への負
担分が小さくならないようにすることができる。
Further, according to the boosting circuit control method (1), at least one of the plurality of boosting phases is based on a load state in the load (for example, the
Do not operate one boost phase. For example, when the load is in a low load state, at least one boosting phase of the plurality of boosting phases is not operated, so that the burden on the operating boosting phase is not reduced. .
昇圧相への負担分の減少を抑えることができれば、前記第１のスイッチング素子及び前
記第２のスイッチング素子のオン／オフを同期整流方式で制御する機会を増やすことがで
きる。すなわち、前記第１のスイッチング素子をオフした後、前記第２のスイッチング素
子をオンする機会を増やすことができる。
If the reduction of the burden on the boost phase can be suppressed, the opportunity to control on / off of the first switching element and the second switching element by the synchronous rectification method can be increased. That is, the opportunity to turn on the second switching element after turning off the first switching element can be increased.
前記第１のスイッチング素子をオフしている間に、前記第２のスイッチング素子をオン
すると、前記昇圧用コイルから前記平滑用コンデンサへ流れ込む電流は、前記第２のスイ
ッチング素子を通過することになり、前記第２のスイッチング素子の寄生ダイオードでの
発熱及び電力損失を低減することができる。従って、前記昇圧回路内での発熱を抑えたり
、昇圧の効率を向上させることができる。
If the second switching element is turned on while the first switching element is turned off, the current flowing from the boosting coil to the smoothing capacitor will pass through the second switching element. The heat generation and power loss in the parasitic diode of the second switching element can be reduced. Accordingly, heat generation in the booster circuit can be suppressed, and boosting efficiency can be improved.
以下、本発明に係る昇圧回路制御装置、及び昇圧回路制御方法の実施の形態を図面に基
づいて説明する。図８は実施の形態（１）に係る昇圧回路制御装置を含んで構成される昇
圧システムの要部を概略的に示したブロック図である。なお、ここでは図１に示した電動
パワーステアリングシステムに昇圧回路制御装置及び昇圧回路を設けた場合について説明
する。
Embodiments of a booster circuit control device and a booster circuit control method according to the present invention will be described below with reference to the drawings. FIG. 8 is a block diagram schematically showing a main part of a boosting system including the boosting circuit control device according to the embodiment (1). Here, a case will be described in which a booster circuit control device and a booster circuit are provided in the electric power steering system shown in FIG.
図中７０は昇圧回路を示しており、昇圧回路７０は、バッテリ１６（図１）からのバッ
テリ電圧ＶIN（例えば、１２Ｖ）の印加点Ｐ１とアシストモータ１１（図１）への電圧印
加点Ｐ２との間に設けられるものであり、例えば、図１に示したヒューズ回路１７とモー
タ駆動回路４（ＦＥＴ４２ａ〜４２ｃ）との間に設けられるものである。また、昇圧回路
７０は、コンデンサＣ１〜Ｃ３、コイルＬ１、Ｌ２、及びトランジスタＱ１〜Ｑ４を含ん
で構成されている。また、コイルＬ１、及びトランジスタＱ１、Ｑ２で一つの昇圧相Ｕ１
が形成され、コイルＬ２、及びトランジスタＱ３、Ｑ４でもう一つの昇圧相Ｕ２が形成さ
れている。なお、ダイオードＤ１〜Ｄ４はトランジスタＱ１〜Ｑ４それぞれの寄生ダイオ
ードである。
In the figure,
Is formed, and another boosting phase U2 is formed by the coil L2 and the transistors Q3 and Q4. Diodes D1 to D4 are parasitic diodes of the transistors Q1 to Q4.
昇圧回路７０においては、印加点Ｐ１と電圧印加点Ｐ２との間に並列に、コイルＬ１及
びトランジスタＱ２とコイルＬ２及びトランジスタＱ４とが接続されている。トランジス
タＱ２、Ｑ４はそれぞれ、ソースが電圧印加点Ｐ２に接続され、ドレインがコイルＬ１、
Ｌ２の出力側に接続されている。また、トランジスタＱ２、Ｑ４のゲートは昇圧回路制御
装置７１に接続されている。
トランジスタＱ１、Ｑ３はそれぞれ、ソースが接地され、ドレインがコイルＬ１、Ｌ２
とトランジスタＱ２、Ｑ４との間に接続されている。また、トランジスタＱ１、Ｑ３のゲ
ートは昇圧回路制御装置７１に接続されている。
In the
It is connected to the output side of L2. The gates of the transistors Q2 and Q4 are connected to the
Transistors Q1 and Q3 have their sources grounded and their drains being coils L1 and L2, respectively.
And transistors Q2 and Q4. The gates of the transistors Q1 and Q3 are connected to the
コンデンサＣ１の一端は印加点Ｐ１とコイルＬ１、Ｌ２との間に接続され、もう一端は
接地されている。また、コンデンサＣ２、Ｃ３の一端は電圧印加点Ｐ２とトランジスタＱ
２、Ｑ４との間に接続され、もう一端は接地されている。なお、このコンデンサＣ２、Ｃ
３が、コイルＬ１、Ｌ２による昇圧電圧を充電する平滑用コンデンサとなる。
One end of the capacitor C1 is connected between the application point P1 and the coils L1 and L2, and the other end is grounded. One end of each of the capacitors C2 and C3 is connected to the voltage application point P2 and the transistor Q.
2 and Q4, and the other end is grounded. The capacitors C2, C
3 is a smoothing capacitor for charging the boosted voltage by the coils L1 and L2.
図９は、昇圧回路７０の要部を摸式的に示した平面図である。図中７０ａは放熱器を示
しており、放熱器７０ａに近い方に、コイルＬ１及びトランジスタＱ１、Ｑ２を含んで構
成される昇圧相Ｕ１が形成され、放熱器７０ａから遠い方に、コイルＬ２及びトランジス
タＱ３、Ｑ４を含んで構成される昇圧相Ｕ２が形成されている。そのため、昇圧相Ｕ１の
方が昇圧相Ｕ２よりも放熱が良くなる。
FIG. 9 is a plan view schematically showing the main part of the
昇圧回路制御装置７１は、図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコンを
含んで構成されている。また、電圧印加点Ｐ２は昇圧回路制御装置７１に接続され、昇圧
回路制御装置７１で電圧印加点Ｐ２に生じる出力電圧ＶOUTを検出することができるよう
になっている。
The booster
昇圧回路制御装置７１は、ＲＯＭに予め記憶された目標昇圧電圧（例えば、３６Ｖ）を
電圧印加点Ｐ２で実現するために、目標出力電圧と実際の出力電圧ＶOUTとの偏差を算出
し、その偏差を縮小すべく（すなわち、フィードバック制御を行うべく）、比例（Ｐ）、
積分（Ｉ）、微分（Ｄ）処理を施して、昇圧回路７０のトランジスタＱ１、Ｑ３の制御量
を算出するようになっている。
The
Integration (I) and differentiation (D) processing is performed to calculate control amounts of the transistors Q1 and Q3 of the
さらに、昇圧回路制御装置７１は、この制御量に応じて、トランジスタＱ１、Ｑ３に対
するデューティ比を算出し、このデューティ比に基づいてトランジスタＱ１、Ｑ３に対し
、デューティ比駆動信号を出力し、トランジスタＱ１、Ｑ３のオン／オフをデューティ制
御するようになっている。
Further, the booster
また、昇圧回路制御装置７１は、アシストモータ１１（図１）の負荷状態に基づいて、
昇圧相Ｕ１、Ｕ２の両方を動作させたり、昇圧相Ｕ１、Ｕ２のうちの一方だけを動作させ
たりするようになっている。また、昇圧相Ｕ１は昇圧相Ｕ２よりも放熱に優れているので
、昇圧回路制御装置７１は、昇圧相Ｕ２よりも昇圧相Ｕ１を優先して動作させるようにな
っている。
Further, the booster
Both the boost phases U1 and U2 are operated, or only one of the boost phases U1 and U2 is operated. Further, since the boost phase U1 is more excellent in heat dissipation than the boost phase U2, the boost
例えば、昇圧回路７０である大きさの昇圧を実現するときに、昇圧相Ｕ１、Ｕ２の両方
を動作させると、トランジスタＱ１、Ｑ３に対するデューティ比がそれぞれ３０％となる
のに対し、昇圧相Ｕ１だけを動作させると、トランジスタＱ１に対するデューティ比は６
０％（＝３０％×２）となる。従って、動作する昇圧相Ｕ１への負担分が小さくならない
ようにすることができ、昇圧相Ｕ１を構成するトランジスタＱ１及びトランジスタＱ２の
オン／オフを同期整流方式で制御する機会を増やすことができる。
For example, when boosting the magnitude of the boosting
0% (= 30% × 2). Accordingly, it is possible to prevent a burden on the operating boost phase U1 from being reduced, and it is possible to increase the chances of controlling on / off of the transistor Q1 and the transistor Q2 constituting the boost phase U1 by the synchronous rectification method.
なお、アシストモータ１１の負荷状態を判定する方法としては、例えば、アシストモー
タ１１の回転数が所定値ｎ以上の場合、アシストモータ１１が高負荷状態にあると判定し
、アシストモータ１１の回転数が所定値ｎ未満の場合、アシストモータ１１が低負荷状態
にあると判定するといった方法や、昇圧回路７０に昇圧相Ｕ２が含まれていない（すなわ
ち、昇圧相Ｕ１だけを動作させる）として、トランジスタＱ１に対するデューティ比を算
出し、そのデューティ比が所定値ｍ以上の場合、アシストモータ１１が高負荷状態にある
と判定し、所定値ｍ未満の場合、アシストモータ１１が低負荷状態にあると判定するとい
った方法が挙げられる。
As a method for determining the load state of the
次に、実施の形態（１）に係る昇圧回路制御装置７１を構成するマイコンの行う処理動
作［１］を図１０に示したフローチャートに基づいて説明する。なお、この処理動作［１
］は所定の周期毎に行われる動作である。まず、昇圧相Ｕ１だけを動作させるとして、目
標昇圧電圧を電圧印加点Ｐ２で実現すべく、トランジスタＱ１に対するデューティ比を算
出し（ステップＳ１）、算出したデューティ比に基づいて、アシストモータ１１が高負荷
状態であるか否かを判断する（ステップＳ２）。例えば、トランジスタＱ１に対するデュ
ーティ比が８０％以上である場合、アシストモータ１１が高負荷状態であると判断する。
Next, the processing operation [1] performed by the microcomputer constituting the booster
] Is an operation performed every predetermined period. First, assuming that only the boost phase U1 is operated, a duty ratio for the transistor Q1 is calculated (step S1) so that the target boost voltage is realized at the voltage application point P2, and the
アシストモータ１１が高負荷状態であり、アシストモータ１１に大電流を流す必要があ
ると判断すれば、昇圧相Ｕ１、Ｕ２の両方を動作させて昇圧を実現するために、昇圧相Ｕ
１、Ｕ２の動作状態を示すモードフラグｆを「０」に設定し（ステップＳ３）、その後、
算出したデューティ比を２分割し、２分割したデューティ比に基づいて、トランジスタＱ
１、Ｑ２のオン／オフ、及びトランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制御
すべく、トランジスタＱ１〜Ｑ４に対し、デューティ比駆動信号を出力する（ステップＳ
４）。なお、昇圧相Ｕ１、Ｕ２の両方を動作させる場合、モードフラグｆは「０」に設定
され、昇圧相Ｕ１だけを動作させる場合、モードフラグｆは「１」に設定され、昇圧相Ｕ
２だけを動作させる場合、モードフラグｆは「２」に設定される。
If it is determined that the
1, the mode flag f indicating the operation state of U2 is set to “0” (step S3);
The calculated duty ratio is divided into two, and based on the divided duty ratio, the transistor Q
1, a duty ratio drive signal is output to the transistors Q1 to Q4 in order to control on / off of Q2 and on / off of the transistors Q3, Q4 by a synchronous rectification method (step S1).
4). When operating both boost phases U1 and U2, the mode flag f is set to “0”. When operating only the boost phase U1, the mode flag f is set to “1” and the boost phase U
When only 2 is operated, the mode flag f is set to “2”.
一方、アシストモータ１１は高負荷状態でないと判断すれば、次にモードフラグｆが「
１」であるか否かを判断する（ステップＳ５）。モードフラグｆが「１」であると判断す
れば、タイマｔが所定時間ｔ１以上であるか否かを判断する（ステップＳ６）。タイマｔ
は動作させる昇圧相が切り替えられた時に０にリセットされるものである。すなわち、タ
イマｔは昇圧相Ｕ１、Ｕ２の一方だけが動作されている時間の計測に利用されるものであ
る。
On the other hand, if it is determined that the
It is determined whether it is “1” (step S5). If it is determined that the mode flag f is “1”, it is determined whether or not the timer t is equal to or longer than the predetermined time t1 (step S6). Timer t
Is reset to 0 when the boost phase to be operated is switched. That is, the timer t is used for measuring the time during which only one of the boost phases U1 and U2 is operating.
タイマｔが所定時間ｔ１以上ではない（すなわち、動作させる昇圧相が昇圧相Ｕ１に切
り替えられてから、所定時間ｔ１を経過していない）と判断すれば、そのまま昇圧相Ｕ１
だけを動作させて昇圧を実現する（ステップＳ７）。具体的には、算出したデューティ比
に基づいて、トランジスタＱ１のオン／オフを制御する。なお、このデューティ比が５０
％以上である場合、トランジスタＱ１、Ｑ２のオン／オフを同期整流方式で制御するのに
対し、デューティ比が５０％未満である場合、トランジスタＱ１、Ｑ２のオン／オフを非
同期整流方式で制御するようになっている。
If it is determined that the timer t is not equal to or greater than the predetermined time t1 (that is, the predetermined time t1 has not elapsed since the boost phase to be operated is switched to the boost phase U1), the boost phase U1
Only the operation is performed to realize boosting (step S7). Specifically, on / off of the transistor Q1 is controlled based on the calculated duty ratio. The duty ratio is 50
If the duty ratio is less than 50%, the on / off of the transistors Q1 and Q2 is controlled by the asynchronous rectification method. It is like that.
一方、タイマｔは所定時間ｔ１以上であると判断すれば、モードフラグｆを「２」に設
定し（ステップＳ８）、タイマｔを０にリセットし（ステップＳ９）、その後、昇圧相Ｕ
２だけを動作させて昇圧を実現する（ステップＳ１０）。具体的には、算出したデューテ
ィ比に基づいて、トランジスタＱ３のオン／オフを制御する。なお、このデューティ比が
５０％以上である場合、トランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制御する
のに対し、デューティ比が５０％未満である場合、トランジスタＱ３、Ｑ４のオン／オフ
を非同期整流方式で制御するようになっている。
On the other hand, if it is determined that the timer t is equal to or longer than the predetermined time t1, the mode flag f is set to “2” (step S8), the timer t is reset to 0 (step S9), and then the boost phase U
Boosting is realized by operating only 2 (step S10). Specifically, on / off of the transistor Q3 is controlled based on the calculated duty ratio. When the duty ratio is 50% or more, the transistors Q3 and Q4 are turned on / off by the synchronous rectification method, whereas when the duty ratio is less than 50%, the transistors Q3 and Q4 are turned on / off. Is controlled by an asynchronous rectification method.
また、ステップＳ５において、モードフラグｆが「１」でないと判断すれば、モードフ
ラグｆが「２」であるか否かを判断する（ステップＳ１１）。モードフラグｆが「２」で
あると判断すれば、タイマｔが所定時間ｔ２以上であるか否かを判断する（ステップＳ１
２）。
If it is determined in step S5 that the mode flag f is not “1”, it is determined whether or not the mode flag f is “2” (step S11). If it is determined that the mode flag f is “2”, it is determined whether or not the timer t is equal to or longer than the predetermined time t2 (step S1).
2).
タイマｔが所定時間ｔ２以上ではない（すなわち、動作させる昇圧相が昇圧相Ｕ２に切
り替えられてから、所定時間ｔ２を経過していない）と判断すれば、そのまま昇圧相Ｕ２
だけを動作させて昇圧を実現する（ステップＳ１３）。
一方、タイマｔは所定時間ｔ２以上であると判断すれば、モードフラグｆを「１」に設
定し（ステップＳ１４）、タイマｔを０にリセットし（ステップＳ１５）、その後、昇圧
相Ｕ１だけを動作させて昇圧を実現する（ステップＳ１６）。なお、動作させる昇圧相を
昇圧相Ｕ２から昇圧相Ｕ１への切り替えのしきい値に用いる所定時間ｔ２については、所
定時間ｔ１よりも短く設定するのが望ましい。それは、昇圧相Ｕ２よりも昇圧相Ｕ１が放
熱に優れているからである。
If it is determined that the timer t is not equal to or greater than the predetermined time t2 (that is, the predetermined time t2 has not elapsed since the boost phase to be operated is switched to the boost phase U2), the boost phase U2 is maintained as it is.
Only the operation is performed to realize boosting (step S13).
On the other hand, if it is determined that the timer t is equal to or longer than the predetermined time t2, the mode flag f is set to “1” (step S14), the timer t is reset to 0 (step S15), and then only the boost phase U1 is changed. The boosting is realized by operating (step S16). It should be noted that the predetermined time t2 used as the threshold value for switching the boost phase to be operated from the boost phase U2 to the boost phase U1 is preferably set shorter than the predetermined time t1. This is because the boost phase U1 is more excellent in heat dissipation than the boost phase U2.
また、ステップＳ１１において、モードフラグｆが「２」でない（すなわち、モードフ
ラグｆが「０」である）と判断すれば、モードフラグｆを「１」に設定し（ステップＳ１
７）、タイマｔを０にリセットし（ステップＳ１８）、その後、昇圧相Ｕ１だけを動作さ
せて昇圧を実現する（ステップＳ１９）。
If it is determined in step S11 that the mode flag f is not “2” (that is, the mode flag f is “0”), the mode flag f is set to “1” (step S1).
7) The timer t is reset to 0 (step S18), and thereafter, only the boosting phase U1 is operated to realize boosting (step S19).
上記実施の形態（１）に係る昇圧回路制御装置によれば、トランジスタＱ１、Ｑ３がオ
ンされている間にコイルＬ１、Ｌ２で蓄積されたエネルギーが、トランジスタＱ１、Ｑ３
がオフされると、バッテリ１６の直流電源にのせて解放されて、コンデンサＣ２、Ｃ３に
蓄積されることになる。すなわち、コンデンサＣ２、Ｃ３に昇圧電圧が充電される。
According to the booster circuit control device according to the first embodiment (1), the energy accumulated in the coils L1 and L2 while the transistors Q1 and Q3 are turned on is converted into the transistors Q1 and Q3.
When is turned off, it is released on the DC power supply of the
また、アシストモータ１１が高負荷状態でない場合、昇圧相Ｕ１、Ｕ２のうちの少なく
とも１つの昇圧相を動作させないので、動作する昇圧相への負担分が小さくならないよう
にすることができる。
昇圧相への負担分の減少を抑えることができれば、トランジスタＱ１、Ｑ２のオン／オ
フやトランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制御する機会を増やすことが
できる。すなわち、トランジスタＱ１がオフされた後、トランジスタＱ２がオンされる機
会や、トランジスタＱ３がオフされた後、トランジスタＱ４がオンされる機会を増やすこ
とができる。
Further, when the
If the reduction of the burden on the boost phase can be suppressed, the opportunity to control the on / off of the transistors Q1 and Q2 and the on / off of the transistors Q3 and Q4 by the synchronous rectification method can be increased. That is, it is possible to increase the chance that the transistor Q2 is turned on after the transistor Q1 is turned off and the opportunity that the transistor Q4 is turned on after the transistor Q3 is turned off.
トランジスタＱ１（Ｑ３）がオフされている間に、トランジスタＱ２（Ｑ４）がオンさ
れると、コイルＬ１（Ｌ２）からコンデンサＣ２、Ｃ３へ流れ込む電流は、トランジスタ
Ｑ２（Ｑ４）を通過することになり、トランジスタＱ２（Ｑ４）の寄生ダイオードＤ２、
Ｄ４での発熱及び電力損失を低減することができる。従って、昇圧回路７０内での発熱を
抑えたり、昇圧の効率を向上させることができる。
If the transistor Q2 (Q4) is turned on while the transistor Q1 (Q3) is turned off, the current flowing from the coil L1 (L2) to the capacitors C2 and C3 passes through the transistor Q2 (Q4). , Parasitic diode D2 of transistor Q2 (Q4),
Heat generation and power loss at D4 can be reduced. Therefore, heat generation in the
また、昇圧相Ｕ２よりも放熱に優れている昇圧相Ｕ１を優先して動作させるので（すな
わち、動作時間が長くなるように制御するので）、昇圧回路７０内の温度上昇を抑制する
ことができる。
さらに、昇圧相Ｕ１の動作時間が所定時間ｔ１以上となれば、動作させる昇圧相が昇圧
相Ｕ１から昇圧相Ｕ２へと切り替えられ、昇圧相Ｕ２の動作時間が所定時間ｔ２以上とな
れば、動作させる昇圧相が昇圧相Ｕ２から昇圧相Ｕ１へと切り替えられる。従って、昇圧
相Ｕ１、Ｕ２の温度が過度に上昇するのを防止することができる。
In addition, since the boost phase U1 that is superior in heat dissipation over the boost phase U2 is operated with priority (that is, the operation time is controlled to be longer), the temperature rise in the
Further, if the operation time of the boost phase U1 is equal to or greater than the predetermined time t1, the boost phase to be operated is switched from the boost phase U1 to the boost phase U2, and if the operation time of the boost phase U2 is equal to or greater than the predetermined time t2, The boost phase to be switched is switched from the boost phase U2 to the boost phase U1. Therefore, it is possible to prevent the temperature of the boost phases U1 and U2 from rising excessively.
図１１は実施の形態（２）に係る昇圧回路制御装置を含んで構成される昇圧システムの
要部を概略的に示したブロック図である。図８に示した昇圧システムと同様の構成部分に
ついては同符号を付している。なお、ここでも図１に示した電動パワーステアリングシス
テムに昇圧回路制御装置及び昇圧回路を設けた場合について説明する。
FIG. 11 is a block diagram schematically showing a main part of a boosting system including the boosting circuit control device according to the embodiment (2). Constituent parts similar to those of the boosting system shown in FIG. Here, the case where the booster circuit control device and the booster circuit are provided in the electric power steering system shown in FIG. 1 will be described.
図中８０は昇圧回路を示しており、昇圧回路８０は、バッテリ１６（図１）からのバッ
テリ電圧ＶIN（例えば、１２Ｖ）の印加点Ｐ１とアシストモータ１１への電圧印加点Ｐ２
との間に設けられるものであり、例えば、図１に示したヒューズ回路１７とモータ駆動回
路４（ＦＥＴ４２ａ〜４２ｃ）との間に設けられるものである。また、昇圧回路８０は、
コンデンサＣ１〜Ｃ３、コイルＬ１、Ｌ２、トランジスタＱ１〜Ｑ４、及び温度センサ８
１を含んで構成されている。また、コイルＬ１、及びトランジスタＱ１、Ｑ２で一つの昇
圧相Ｕ１が形成され、コイルＬ２、及びトランジスタＱ３、Ｑ４でもう一つの昇圧相Ｕ２
が形成されている。なお、温度センサ８１は昇圧相Ｕ１の温度を検出するセンサである。
また、ダイオードＤ１〜Ｄ４はトランジスタＱ１〜Ｑ４それぞれの寄生ダイオードである
。
In the figure,
For example, it is provided between the
Capacitors C1 to C3, coils L1 and L2, transistors Q1 to Q4, and
1 is comprised. The coil L1 and the transistors Q1 and Q2 form one boost phase U1, and the coil L2 and the transistors Q3 and Q4 form another boost phase U2.
Is formed. The
Diodes D1 to D4 are parasitic diodes of the transistors Q1 to Q4, respectively.
昇圧回路８０においては、印加点Ｐ１と電圧印加点Ｐ２との間に並列に、コイルＬ１及
びトランジスタＱ２とコイルＬ２及びトランジスタＱ４とが接続されている。トランジス
タＱ２、Ｑ４はそれぞれ、ソースが電圧印加点Ｐ２に接続され、ドレインがコイルＬ１、
Ｌ２の出力側に接続されている。また、トランジスタＱ２、Ｑ４のゲートは昇圧回路制御
装置８２に接続されている。
トランジスタＱ１、Ｑ３はそれぞれ、ソースが接地され、ドレインがコイルＬ１、Ｌ２
とトランジスタＱ２、Ｑ４との間に接続されている。また、トランジスタＱ１、Ｑ３のゲ
ートは昇圧回路制御装置８２に接続されている。
In the
It is connected to the output side of L2. The gates of the transistors Q2 and Q4 are connected to the
Transistors Q1 and Q3 have their sources grounded and their drains being coils L1 and L2, respectively.
And transistors Q2 and Q4. The gates of the transistors Q1 and Q3 are connected to the
コンデンサＣ１の一端は印加点Ｐ１とコイルＬ１、Ｌ２との間に接続され、もう一端は
接地されている。また、コンデンサＣ２、Ｃ３の一端は電圧印加点Ｐ２とトランジスタＱ
２、Ｑ４との間に接続され、もう一端は接地されている。なお、このコンデンサＣ２、Ｃ
３が、コイルＬ１、Ｌ２による昇圧電圧を充電する平滑用コンデンサとなる。
One end of the capacitor C1 is connected between the application point P1 and the coils L1 and L2, and the other end is grounded. One end of each of the capacitors C2 and C3 is connected to the voltage application point P2 and the transistor Q.
2 and Q4, and the other end is grounded. The capacitors C2, C
3 is a smoothing capacitor for charging the boosted voltage by the coils L1 and L2.
図１２は、昇圧回路８０の要部を摸式的に示した平面図である。図中８０ａは放熱器を
示しており、放熱器８０ａに近い方に、コイルＬ１及びトランジスタＱ１、Ｑ２を含んで
構成される昇圧相Ｕ１が形成され、放熱器８０ａから遠い方に、コイルＬ２及びトランジ
スタＱ３、Ｑ４を含んで構成される昇圧相Ｕ２が形成されている。そのため、昇圧相Ｕ１
の方が昇圧相Ｕ２よりも放熱が良くなる。
FIG. 12 is a plan view schematically showing the main part of the
The heat dissipation is better than that of the boost phase U2.
昇圧回路制御装置８２は、図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコンを
含んで構成されている。また、電圧印加点Ｐ２は昇圧回路制御装置８２に接続され、昇圧
回路制御装置８２で電圧印加点Ｐ２に生じる出力電圧ＶOUTを検出することができるよう
になっている。また、温度センサ８１が昇圧回路制御装置８２に接続され、昇圧回路制御
装置８２で昇圧相Ｕ１の温度を検出することができるようになっている。
The booster
昇圧回路制御装置８２は、ＲＯＭに予め記憶された目標昇圧電圧（例えば、３６Ｖ）を
電圧印加点Ｐ２で実現するために、目標出力電圧と実際の出力電圧ＶOUTとの偏差を算出
し、その偏差を縮小すべく（すなわち、フィードバック制御を行うべく）、比例（Ｐ）、
積分（Ｉ）、微分（Ｄ）処理を施して、昇圧回路８０のトランジスタＱ１、Ｑ３の制御量
を算出するようになっている。
The booster
Integration (I) and differentiation (D) processing is performed to calculate control amounts of the transistors Q1 and Q3 of the
さらに、昇圧回路制御装置８２は、この制御量に応じて、トランジスタＱ１、Ｑ３に対
するデューティ比を算出し、このデューティ比に基づいてトランジスタＱ１、Ｑ３に対し
、デューティ比駆動信号を出力し、トランジスタＱ１、Ｑ３のオン／オフをデューティ制
御するようになっている。
Further, the booster
また、昇圧回路制御装置８２は、アシストモータ１１の負荷状態に基づいて、昇圧相Ｕ
１、Ｕ２の両方を動作させたり、昇圧相Ｕ１、Ｕ２のうちの一方だけを動作させたりする
ようになっている。また、昇圧相Ｕ１は昇圧相Ｕ２よりも放熱に優れているので、昇圧回
路制御装置８２は、昇圧相Ｕ２よりも昇圧相Ｕ１を優先して動作させるようになっている
。
Further, the booster
1 and U2 are operated, or only one of the boost phases U1 and U2 is operated. Further, since the boost phase U1 is more excellent in heat dissipation than the boost phase U2, the boost
次に、実施の形態（２）に係る昇圧回路制御装置７２を構成するマイコンの行う処理動
作［２］を図１３に示したフローチャートに基づいて説明する。なお、この処理動作［２
］は所定の周期毎に行われる動作である。まず、昇圧相Ｕ１だけを動作させるとして、目
標昇圧電圧を電圧印加点Ｐ２で実現すべく、トランジスタＱ１に対するデューティ比を算
出し（ステップＳ２１）、算出したデューティ比に基づいて、アシストモータ１１が高負
荷状態であるか否かを判断する（ステップＳ２２）。例えば、トランジスタＱ１に対する
デューティ比が８０％以上である場合、アシストモータ１１が高負荷状態であると判断す
る。
Next, the processing operation [2] performed by the microcomputer constituting the booster
] Is an operation performed every predetermined period. First, assuming that only the boost phase U1 is operated, a duty ratio with respect to the transistor Q1 is calculated in order to realize the target boost voltage at the voltage application point P2 (step S21). Based on the calculated duty ratio, the
アシストモータ１１が高負荷状態であり、アシストモータ１１に大電流を流す必要があ
ると判断すれば、昇圧相Ｕ１、Ｕ２の両方を動作させて昇圧を実現するために、昇圧相Ｕ
１、Ｕ２の動作状態を示すモードフラグｆを「０」に設定し（ステップＳ２３）、その後
、算出したデューティ比を２分割し、２分割したデューティ比に基づいて、トランジスタ
Ｑ１、Ｑ２のオン／オフ、及びトランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制
御すべく、トランジスタＱ１〜Ｑ４に対し、デューティ比駆動信号を出力する（ステップ
Ｓ２４）。
If it is determined that the
1, the mode flag f indicating the operation state of U2 is set to “0” (step S23). Thereafter, the calculated duty ratio is divided into two, and the transistors Q1 and Q2 are turned on / off based on the two divided duty ratios. A duty ratio drive signal is output to the transistors Q1 to Q4 in order to control the off and on / off of the transistors Q3 and Q4 by the synchronous rectification method (step S24).
一方、アシストモータ１１は高負荷状態でないと判断すれば、次にモードフラグｆが「
１」であるか否かを判断する（ステップＳ２５）。モードフラグｆが「１」であると判断
すれば、温度センサ８１から得られる検出値に基づいて、昇圧相Ｕ１の温度ＴＨが所定値
ＴＨ１以上であるか否かを判断する（ステップＳ２６）。
On the other hand, if it is determined that the
It is determined whether or not “1” (step S25). If it is determined that the mode flag f is “1”, it is determined based on the detected value obtained from the
昇圧相Ｕ１の温度が所定値ＴＨ１以上でないと判断すれば、そのまま昇圧相Ｕ１だけを
動作させて昇圧を実現する（ステップＳ２７）。具体的には、算出したデューティ比に基
づいて、トランジスタＱ１のオン／オフを制御する。なお、このデューティ比が５０％以
上である場合、トランジスタＱ１、Ｑ２のオン／オフを同期整流方式で制御するのに対し
、デューティ比が５０％未満である場合、トランジスタＱ１、Ｑ２のオン／オフを非同期
整流方式で制御するようになっている。
If it is determined that the temperature of the boost phase U1 is not equal to or higher than the predetermined value TH1, only the boost phase U1 is operated as it is to realize boosting (step S27). Specifically, on / off of the transistor Q1 is controlled based on the calculated duty ratio. When the duty ratio is 50% or more, the transistors Q1 and Q2 are turned on / off by the synchronous rectification method, whereas when the duty ratio is less than 50%, the transistors Q1 and Q2 are turned on / off. Is controlled by an asynchronous rectification method.
一方、昇圧相Ｕ１の温度は所定値ＴＨ１以上であり、高温状態であると判断すれば、モ
ードフラグｆを「２」に設定し（ステップＳ２８）、その後、昇圧相Ｕ２だけを動作させ
て昇圧を実現する（ステップＳ２９）。具体的には、算出したデューティ比に基づいて、
トランジスタＱ３のオン／オフを制御する。なお、このデューティ比が５０％以上である
場合、トランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制御するのに対し、デュー
ティ比が５０％未満である場合、トランジスタＱ３、Ｑ４のオン／オフを非同期整流方式
で制御するようになっている。
On the other hand, if it is determined that the temperature of the boost phase U1 is equal to or higher than the predetermined value TH1 and is in a high temperature state, the mode flag f is set to “2” (step S28), and then only the boost phase U2 is operated to boost the voltage. Is realized (step S29). Specifically, based on the calculated duty ratio,
Controls on / off of the transistor Q3. When the duty ratio is 50% or more, the transistors Q3 and Q4 are turned on / off by the synchronous rectification method, whereas when the duty ratio is less than 50%, the transistors Q3 and Q4 are turned on / off. Is controlled by an asynchronous rectification method.
また、ステップＳ２５において、モードフラグｆが「１」でないと判断すれば、温度セ
ンサ８１から得られる検出値に基づいて、昇圧相Ｕ１の温度ＴＨが所定値ＴＨ２（＜ＴＨ
１）以下であるか否かを判断し（ステップＳ３０）、昇圧相Ｕ１の温度は所定値ＴＨ２以
下であり、低温状態であると判断すれば、モードフラグｆを「１」に設定し（ステップＳ
３１）、その後、昇圧相Ｕ１だけを動作させて昇圧を実現する（ステップＳ３２）。
一方、昇圧相Ｕ１の温度は所定値ＴＨ２以下ではない、低温状態でないと判断すれば、
モードフラグｆを「２」に設定し（ステップＳ３３）、その後、昇圧相Ｕ２だけを動作さ
せて昇圧を実現する（ステップＳ３４）。
If it is determined in step S25 that the mode flag f is not “1”, the temperature TH of the boost phase U1 is set to a predetermined value TH2 (<TH based on the detection value obtained from the
1) It is determined whether or not (step S30). If it is determined that the temperature of the boost phase U1 is equal to or lower than the predetermined value TH2 and is in a low temperature state, the mode flag f is set to “1” (step S30). S
31) Thereafter, only the boosting phase U1 is operated to realize boosting (step S32).
On the other hand, if it is determined that the temperature of the boost phase U1 is not lower than the predetermined value TH2 and is not in a low temperature state,
The mode flag f is set to “2” (step S33), and then boosting is realized by operating only the boosting phase U2 (step S34).
上記実施の形態（２）に係る昇圧回路制御装置によれば、昇圧相Ｕ１が高温となれば、
動作させる昇圧相が昇圧相Ｕ１から昇圧相Ｕ２へと切り替えられ、昇圧相Ｕ１が低温とな
れば、動作させる昇圧相が昇圧相Ｕ２から昇圧相Ｕ１へと切り替えられる。従って、昇圧
相Ｕ１の温度が過度に上昇するのを防止することができる。
According to the booster circuit control device according to the above embodiment (2), if the boosting phase U1 becomes high temperature,
The boost phase to be operated is switched from the boost phase U1 to the boost phase U2, and when the boost phase U1 is at a low temperature, the boost phase to be operated is switched from the boost phase U2 to the boost phase U1. Therefore, it is possible to prevent the temperature of the boost phase U1 from rising excessively.
次に、実施の形態（３）に係る昇圧回路制御装置を含んで構成される昇圧システムにつ
いて説明する。但し、この昇圧システムは昇圧回路制御装置を除いて、図１１に示した昇
圧システムと同様の構成であるので、昇圧回路制御装置のみ異なる符号を付し、その他の
構成部分の説明をここでは省略する。
Next, a booster system including the booster circuit control device according to the embodiment (3) will be described. However, since this booster system has the same configuration as that of the booster system shown in FIG. 11 except for the booster circuit control device, only the booster circuit control device is given a different reference numeral, and description of the other components is omitted here. To do.
昇圧回路制御装置８２Ａは、図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコン
を含んで構成されている。また、電圧印加点Ｐ２は昇圧回路制御装置８２Ａに接続され、
昇圧回路制御装置８２Ａで電圧印加点Ｐ２に生じる出力電圧ＶOUTを検出することができ
るようになっている。また、温度センサ８１が昇圧回路制御装置８２Ａに接続され、昇圧
回路制御装置８２Ａで昇圧相Ｕ１の温度を検出することができるようになっている。
The step-up
The
昇圧回路制御装置８２Ａは、ＲＯＭに予め記憶された目標昇圧電圧（例えば、３６Ｖ）
を電圧印加点Ｐ２で実現するために、目標出力電圧と実際の出力電圧ＶOUTとの偏差を算
出し、その偏差を縮小すべく（すなわち、フィードバック制御を行うべく）、比例（Ｐ）
、積分（Ｉ）、微分（Ｄ）処理を施して、昇圧回路８０のトランジスタＱ１、Ｑ３の制御
量を算出するようになっている。
The booster
Is realized at the voltage application point P2, a deviation between the target output voltage and the actual output voltage V OUT is calculated, and the deviation (that is, feedback control) is reduced in proportion (P).
, Integration (I) and differentiation (D) processing is performed to calculate control amounts of the transistors Q1 and Q3 of the
さらに、昇圧回路制御装置８２Ａは、この制御量に応じて、トランジスタＱ１、Ｑ３に
対するデューティ比を算出し、このデューティ比に基づいてトランジスタＱ１、Ｑ３に対
し、デューティ比駆動信号を出力し、トランジスタＱ１、Ｑ３のオン／オフをデューティ
制御するようになっている。
Further, the booster
また、昇圧回路制御装置８２Ａは、アシストモータ１１の負荷状態に基づいて、昇圧相
Ｕ１、Ｕ２の両方を動作させたり、昇圧相Ｕ１、Ｕ２のうちの一方だけを動作させたりす
るようになっている。また、昇圧相Ｕ１は昇圧相Ｕ２よりも放熱に優れているので、昇圧
回路制御装置８２Ａは、昇圧相Ｕ２よりも昇圧相Ｕ１を優先して動作させるようになって
いる。
Further, the booster
次に、実施の形態（３）に係る昇圧回路制御装置８２Ａを構成するマイコンの行う処理
動作［３］を図１４に示したフローチャートに基づいて説明する。なお、この処理動作［
３］は所定の周期毎に行われる動作である。まず、昇圧相Ｕ１だけを動作させるとして、
目標昇圧電圧を電圧印加点Ｐ２で実現すべく、トランジスタＱ１に対するデューティ比を
算出し（ステップＳ４１）、算出したデューティ比に基づいて、アシストモータ１１が高
負荷状態であるか否かを判断する（ステップＳ４２）。例えば、トランジスタＱ１に対す
るデューティ比が８０％以上である場合、アシストモータ１１が高負荷状態であると判断
する。
Next, the processing operation [3] performed by the microcomputer constituting the booster
3] is an operation performed every predetermined period. First, assuming that only the boost phase U1 is operated,
In order to realize the target boost voltage at the voltage application point P2, a duty ratio for the transistor Q1 is calculated (step S41), and it is determined whether the
アシストモータ１１が高負荷状態であり、アシストモータ１１に大電流を流す必要があ
ると判断すれば、昇圧相Ｕ１、Ｕ２の両方を動作させて昇圧を実現するために、昇圧相Ｕ
１、Ｕ２の動作状態を示すモードフラグｆを「０」に設定し（ステップＳ４３）、その後
、算出したデューティ比を２分割し、２分割したデューティ比に基づいて、トランジスタ
Ｑ１、Ｑ２のオン／オフ、及びトランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制
御すべく、トランジスタＱ１〜Ｑ４に対し、デューティ比駆動信号を出力する（ステップ
Ｓ４４）。
If it is determined that the
1, the mode flag f indicating the operation state of U2 is set to “0” (step S43). Thereafter, the calculated duty ratio is divided into two, and the transistors Q1 and Q2 are turned on / off based on the divided duty ratio. A duty ratio drive signal is output to the transistors Q1 to Q4 in order to control the off and on / off of the transistors Q3 and Q4 by the synchronous rectification method (step S44).
一方、アシストモータ１１は高負荷状態でないと判断すれば、次にモードフラグｆが「
１」であるか否かを判断する（ステップＳ４５）。モードフラグｆが「１」であると判断
すれば、温度センサ８１から得られる検出値に基づいて、昇圧相Ｕ１の温度ＴＨが所定値
ＴＨ１以上であるか否かを判断する（ステップＳ４６）。
On the other hand, if it is determined that the
It is determined whether it is “1” (step S45). If it is determined that the mode flag f is “1”, it is determined whether or not the temperature TH of the boost phase U1 is equal to or higher than a predetermined value TH1 based on the detection value obtained from the temperature sensor 81 (step S46).
昇圧相Ｕ１の温度が所定値ＴＨ１以上でないと判断すれば、そのまま昇圧相Ｕ１だけを
動作させて昇圧を実現する（ステップＳ４７）。具体的には、算出したデューティ比に基
づいて、トランジスタＱ１のオン／オフを制御する。なお、このデューティ比が５０％以
上である場合、トランジスタＱ１、Ｑ２のオン／オフを同期整流方式で制御するのに対し
、デューティ比が５０％未満である場合、トランジスタＱ１、Ｑ２のオン／オフを非同期
整流方式で制御するようになっている。
If it is determined that the temperature of the boost phase U1 is not equal to or higher than the predetermined value TH1, only the boost phase U1 is operated as it is to realize boosting (step S47). Specifically, on / off of the transistor Q1 is controlled based on the calculated duty ratio. When the duty ratio is 50% or more, the transistors Q1 and Q2 are turned on / off by the synchronous rectification method, whereas when the duty ratio is less than 50%, the transistors Q1 and Q2 are turned on / off. Is controlled by an asynchronous rectification method.
一方、昇圧相Ｕ１の温度は所定値ＴＨ１以上であり、高温状態であると判断すれば、次
に、タイマｔが所定時間ｔ１以上であるか否かを判断する（ステップＳ４８）。タイマｔ
は動作させる昇圧相が昇圧相Ｕ１に切り替えられた時に０にリセットされるものである。
すなわち、タイマｔは昇圧相Ｕ１だけを動作させている時間の計測に利用されるものであ
る。
On the other hand, if it is determined that the temperature of the boost phase U1 is equal to or higher than the predetermined value TH1 and is in a high temperature state, it is next determined whether or not the timer t is equal to or longer than the predetermined time t1 (step S48). Timer t
Is reset to 0 when the boost phase to be operated is switched to the boost phase U1.
That is, the timer t is used for measuring the time during which only the boost phase U1 is operated.
タイマｔが所定時間ｔ１以上ではない（すなわち、昇圧相Ｕ１の温度ＴＨが所定値ＴＨ
１以上になっていたとしても、単独による動作時間が所定時間ｔ１以上でない）と判断す
れば、そのまま昇圧相Ｕ１だけを動作させて昇圧を実現する（ステップＳ４７）。
一方、タイマｔは所定時間ｔ１以上である（すなわち、昇圧相Ｕ１の温度ＴＨは所定値
ＴＨ１以上であり、なおかつ単独による動作時間が所定時間Ｔ１以上である）と判断すれ
ば、モードフラグｆを「２」に設定し（ステップＳ４９）、その後、昇圧相Ｕ２だけを動
作させて昇圧を実現する（ステップＳ５０）。具体的には、算出したデューティ比に基づ
いて、トランジスタＱ３のオン／オフを制御する。なお、このデューティ比が５０％以上
である場合、トランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制御するのに対し、
デューティ比が５０％未満である場合、トランジスタＱ３、Ｑ４のオン／オフを非同期整
流方式で制御するようになっている。
The timer t is not equal to or greater than the predetermined time t1 (that is, the temperature TH of the boost phase U1 is equal to the predetermined value TH
Even if it is 1 or more, if it is determined that the independent operation time is not longer than the predetermined time t1, the boosting phase U1 is operated as it is to realize boosting (step S47).
On the other hand, if it is determined that the timer t is equal to or greater than the predetermined time t1 (that is, the temperature TH of the boost phase U1 is equal to or greater than the predetermined value TH1 and the independent operation time is equal to or greater than the predetermined time T1), the mode flag f is set. “2” is set (step S49), and then only the boosting phase U2 is operated to realize boosting (step S50). Specifically, on / off of the transistor Q3 is controlled based on the calculated duty ratio. In addition, when this duty ratio is 50% or more, on / off of the transistors Q3 and Q4 is controlled by the synchronous rectification method,
When the duty ratio is less than 50%, on / off of the transistors Q3 and Q4 is controlled by an asynchronous rectification method.
また、ステップＳ４５において、モードフラグｆが「１」でないと判断すれば、温度セ
ンサ８１から得られる検出値に基づいて、昇圧相Ｕ１の温度ＴＨが所定値ＴＨ２（＜ＴＨ
１）以下であるか否かを判断し（ステップＳ５１）、昇圧相Ｕ１の温度は所定値ＴＨ２以
下であり、低温状態であると判断すれば、モードフラグｆを「１」に設定し（ステップＳ
５２）、タイマｔを０にリセットし（ステップＳ５３）、その後、昇圧相Ｕ１だけを動作
させて昇圧を実現する（ステップＳ５４）。
一方、昇圧相Ｕ１の温度は所定値ＴＨ２以下ではない、低温状態でないと判断すれば、
モードフラグｆを「２」に設定し（ステップＳ５５）、その後、昇圧相Ｕ２だけを動作さ
せて昇圧を実現する（ステップＳ５６）。
If it is determined in step S45 that the mode flag f is not “1”, the temperature TH of the boost phase U1 is set to a predetermined value TH2 (<TH based on the detection value obtained from the
1) It is determined whether or not (step S51). If it is determined that the temperature of the boost phase U1 is equal to or lower than a predetermined value TH2 and is in a low temperature state, the mode flag f is set to “1” (step S51). S
52) The timer t is reset to 0 (step S53), and thereafter, only the boosting phase U1 is operated to realize boosting (step S54).
On the other hand, if it is determined that the temperature of the boost phase U1 is not lower than the predetermined value TH2 and is not in a low temperature state,
The mode flag f is set to “2” (step S55), and then boosting is realized by operating only the boosting phase U2 (step S56).
上記実施の形態（３）に係る昇圧回路制御装置によれば、昇圧相Ｕ１が高温となり、な
おかつ動作時間が長くなれば、動作させる昇圧相が昇圧相Ｕ１から昇圧相Ｕ２へと切り替
えられ、昇圧相Ｕ１が低温となれば、動作させる昇圧相が昇圧相Ｕ２から昇圧相Ｕ１へと
切り替えられる。従って、昇圧相Ｕ１の温度が過度に上昇するのを防止することができる
。
According to the booster circuit control device according to the above-described embodiment (3), when the boost phase U1 becomes high temperature and the operation time becomes long, the boost phase to be operated is switched from the boost phase U1 to the boost phase U2, When phase U1 becomes low temperature, the boost phase to be operated is switched from boost phase U2 to boost phase U1. Therefore, it is possible to prevent the temperature of the boost phase U1 from rising excessively.
次に、実施の形態（４）に係る昇圧回路制御装置を含んで構成される昇圧システムにつ
いて説明する。但し、この昇圧システムは昇圧回路制御装置を除いて、図８に示した昇圧
システムと同様の構成であるので、昇圧回路制御装置のみ異なる符号を付し、その他の構
成部分の説明をここでは省略する。
Next, a boosting system including the boosting circuit control device according to the embodiment (4) will be described. However, since this booster system has the same configuration as that of the booster system shown in FIG. 8 except for the booster circuit control device, only the booster circuit control device is given a different reference numeral, and description of other components is omitted here. To do.
昇圧回路制御装置７１Ａは、図示しないＣＰＵ、ＲＯＭ、及びＲＡＭを備えたマイコン
を含んで構成されている。また、電圧印加点Ｐ２は昇圧回路制御装置７１Ａに接続され、
昇圧回路制御装置７１Ａで電圧印加点Ｐ２に生じる出力電圧ＶOUTを検出することができ
るようになっている。
The step-up
The
昇圧回路制御装置７１Ａは、ＲＯＭに予め記憶された目標昇圧電圧（例えば、３６Ｖ）
を電圧印加点Ｐ２で実現するために、目標出力電圧と実際の出力電圧ＶOUTとの偏差を算
出し、その偏差を縮小すべく（すなわち、フィードバック制御を行うべく）、比例（Ｐ）
、積分（Ｉ）、微分（Ｄ）処理を施して、昇圧回路７０のトランジスタＱ１、Ｑ３の制御
量を算出するようになっている。
The booster
Is realized at the voltage application point P2, a deviation between the target output voltage and the actual output voltage V OUT is calculated, and the deviation (that is, feedback control) is reduced in proportion (P).
, Integration (I) and differentiation (D) processes are performed to calculate control amounts of the transistors Q1 and Q3 of the
さらに、昇圧回路制御装置７１Ａは、この制御量に応じて、トランジスタＱ１、Ｑ３に
対するデューティ比を算出し、このデューティ比に基づいてトランジスタＱ１、Ｑ３に対
し、デューティ比駆動信号を出力し、トランジスタＱ１、Ｑ３のオン／オフをデューティ
制御するようになっている。
Further, the booster
また、昇圧回路制御装置７１Ａは、アシストモータ１１の負荷状態に基づいて、昇圧相
Ｕ１、Ｕ２の両方を動作させたり、昇圧相Ｕ１、Ｕ２のうちの一方だけを動作させたりす
るようになっている。また、昇圧相Ｕ１は昇圧相Ｕ２よりも放熱に優れているので、昇圧
回路制御装置７１Ａは、昇圧相Ｕ２よりも昇圧相Ｕ１を優先して動作させるようになって
いる。
Further, the booster
次に、実施の形態（４）に係る昇圧回路制御装置７１Ａを構成するマイコンの行う処理
動作［４］を図１５に示したフローチャートに基づいて説明する。なお、この処理動作［
４］は所定の周期毎に行われる動作である。まず、昇圧相Ｕ１だけを動作させるとして、
目標昇圧電圧を電圧印加点Ｐ２で実現すべく、トランジスタＱ１に対するデューティ比を
算出し（ステップＳ６１）、算出したデューティ比に基づいて、アシストモータ１１が高
負荷状態であるか否かを判断する（ステップＳ６２）。例えば、トランジスタＱ１に対す
るデューティ比が８０％以上である場合、アシストモータ１１が高負荷状態であると判断
する。
Next, the processing operation [4] performed by the microcomputer constituting the booster
4] is an operation performed every predetermined cycle. First, assuming that only the boost phase U1 is operated,
In order to realize the target boost voltage at the voltage application point P2, the duty ratio for the transistor Q1 is calculated (step S61), and it is determined whether the
アシストモータ１１が高負荷状態であり、アシストモータ１１に大電流を流す必要があ
ると判断すれば、昇圧相Ｕ１、Ｕ２の両方を動作させて昇圧を実現するために、昇圧相Ｕ
１、Ｕ２の動作状態を示すモードフラグｆを「０」に設定し（ステップＳ６３）、その後
、算出したデューティ比を２分割し、２分割したデューティ比に基づいて、トランジスタ
Ｑ１、Ｑ２のオン／オフ、及びトランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制
御すべく、トランジスタＱ１〜Ｑ４に対し、デューティ比駆動信号を出力する（ステップ
Ｓ６４）。
If it is determined that the
1, the mode flag f indicating the operation state of U2 is set to “0” (step S63), and then the calculated duty ratio is divided into two, and the transistors Q1 and Q2 are turned on / off based on the two divided duty ratios. A duty ratio drive signal is output to the transistors Q1 to Q4 in order to control the off and on / off of the transistors Q3 and Q4 by the synchronous rectification method (step S64).
一方、アシストモータ１１は高負荷状態でないと判断すれば、次に算出したデューティ
比に基づいて、アシストモータ１１が低負荷状態であるか否かを判断する（ステップＳ６
５）。例えば、トランジスタＱ１に対するデューティ比が８０％未満である場合、アシス
トモータ１１が低負荷状態であると判断する。
On the other hand, if it is determined that the
5). For example, when the duty ratio for the transistor Q1 is less than 80%, it is determined that the
アシストモータ１１が低負荷状態であり、昇圧相Ｕ１、Ｕ２の一方だけを動作させたと
しても、昇圧相Ｕ１、Ｕ２のオン／オフを同期整流方式で制御しないので、昇圧相Ｕ１、
Ｕ２の動作状態を示すモードフラグｆを「０」に設定し（ステップＳ６６）、その後、算
出したデューティ比を２分割し、２分割したデューティ比に基づいて、トランジスタＱ１
、Ｑ２のオン／オフ、及びトランジスタＱ３、Ｑ４のオン／オフを非同期整流方式で制御
すべく、トランジスタＱ１〜Ｑ４に対し、デューティ比駆動信号を出力する（ステップＳ
６７）。
Even if the
The mode flag f indicating the operation state of U2 is set to “0” (step S66), and then the calculated duty ratio is divided into two, and the transistor Q1 is based on the divided duty ratio.
, Q2 and the transistors Q3 and Q4 are controlled by an asynchronous rectification method to output a duty ratio drive signal to the transistors Q1 to Q4 (step S).
67).
一方、アシストモータ１１は低負荷状態でないと判断すれば、次にモードフラグｆが「
１」であるか否かを判断する（ステップＳ６８）。モードフラグｆが「１」であると判断
すれば、タイマｔが所定時間ｔ１以上であるか否かを判断する（ステップＳ６９）。タイ
マｔは動作させる昇圧相が切り替えられた時に０にリセットされるものである。すなわち
、タイマｔは昇圧相Ｕ１、Ｕ２の一方だけが動作されている時間の計測に利用されるもの
である。
On the other hand, if it is determined that the
It is determined whether or not “1” (step S68). If it is determined that the mode flag f is “1”, it is determined whether or not the timer t is equal to or longer than the predetermined time t1 (step S69). The timer t is reset to 0 when the boosting phase to be operated is switched. That is, the timer t is used for measuring the time during which only one of the boost phases U1 and U2 is operating.
タイマｔが所定時間ｔ１以上ではない（すなわち、動作させる昇圧相が昇圧相Ｕ１に切
り替えられてから、所定時間ｔ１を経過していない）と判断すれば、算出したデューティ
比に基づいて、トランジスタＱ１、Ｑ２のオン／オフを同期整流方式で制御すべく、トラ
ンジスタＱ１、Ｑ２に対し、デューティ比駆動信号を出力する（ステップＳ７０）。この
時、トランジスタＱ３、Ｑ４はオフしたままである。
If it is determined that the timer t is not equal to or greater than the predetermined time t1 (that is, the predetermined time t1 has not elapsed since the boosting phase to be operated is switched to the boosting phase U1), the transistor Q1 is based on the calculated duty ratio. , Q2 is output to the transistors Q1 and Q2 in order to control on / off of the Q2 by the synchronous rectification method (step S70). At this time, the transistors Q3 and Q4 remain off.
一方、タイマｔは所定時間ｔ１以上であると判断すれば、モードフラグｆを「２」に設
定し（ステップＳ７１）、タイマｔを０にリセットし（ステップＳ７２）、その後、算出
したデューティ比に基づいて、トランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制
御すべく、トランジスタＱ３、Ｑ４に対し、デューティ比駆動信号を出力する（ステップ
Ｓ７３）。この時、トランジスタＱ１、Ｑ２はオフしたままである。
On the other hand, if it is determined that the timer t is equal to or greater than the predetermined time t1, the mode flag f is set to “2” (step S71), the timer t is reset to 0 (step S72), and then the calculated duty ratio is set. Based on this, a duty ratio drive signal is output to the transistors Q3 and Q4 in order to control the on / off of the transistors Q3 and Q4 by the synchronous rectification method (step S73). At this time, the transistors Q1 and Q2 remain off.
また、ステップＳ６８において、モードフラグｆが「１」でないと判断すれば、モード
フラグｆが「２」であるか否かを判断する（ステップＳ７４）。モードフラグｆが「２」
であると判断すれば、タイマｔが所定時間ｔ２以上であるか否かを判断する（ステップＳ
７５）。
If it is determined in step S68 that the mode flag f is not “1”, it is determined whether or not the mode flag f is “2” (step S74). Mode flag f is “2”
If it is determined that the timer t is equal to or greater than the predetermined time t2, it is determined whether the timer t is equal to or longer than the predetermined time t2 (step S
75).
タイマｔが所定時間ｔ２以上ではない（すなわち、動作させる昇圧相が昇圧相Ｕ２に切
り替えられてから、所定時間ｔ２を経過していない）と判断すれば、そのまま昇圧相Ｕ２
だけを動作させて昇圧を実現する（ステップＳ７６）。
一方、タイマｔは所定時間ｔ２以上であると判断すれば、モードフラグｆを「１」に設
定し（ステップＳ７７）、タイマｔを０にリセットし（ステップＳ７８）、その後、昇圧
相Ｕ１だけを動作させて昇圧を実現する（ステップＳ７９）。なお、動作させる昇圧相を
昇圧相Ｕ２から昇圧相Ｕ１への切り替えのしきい値に用いる所定時間ｔ２については、所
定時間ｔ１よりも短く設定するのが望ましい。それは、昇圧相Ｕ２よりも昇圧相Ｕ１が放
熱に優れているからである。
If it is determined that the timer t is not equal to or greater than the predetermined time t2 (that is, the predetermined time t2 has not elapsed since the boost phase to be operated is switched to the boost phase U2), the boost phase U2 is maintained as it is.
Only the above is operated to realize boosting (step S76).
On the other hand, if it is determined that the timer t is equal to or longer than the predetermined time t2, the mode flag f is set to “1” (step S77), the timer t is reset to 0 (step S78), and then only the boost phase U1 is changed. The voltage is boosted by operating (step S79). It should be noted that the predetermined time t2 used as the threshold value for switching the boost phase to be operated from the boost phase U2 to the boost phase U1 is preferably set shorter than the predetermined time t1. This is because the boost phase U1 is more excellent in heat dissipation than the boost phase U2.
また、ステップＳ７４において、モードフラグｆが「２」でない（すなわち、モードフ
ラグｆが「０」である）と判断すれば、モードフラグｆを「１」に設定し（ステップＳ８
０）、タイマｔを０にリセットし（ステップＳ８１）、その後、昇圧相Ｕ１だけを動作さ
せて昇圧を実現する（ステップＳ８２）。
If it is determined in step S74 that the mode flag f is not “2” (that is, the mode flag f is “0”), the mode flag f is set to “1” (step S8).
0), the timer t is reset to 0 (step S81), and then only the boosting phase U1 is operated to realize boosting (step S82).
上記実施の形態（４）に係る昇圧回路制御装置によれば、アシストモータ１１が高負荷
状態でない場合、昇圧相Ｕ１、Ｕ２のうちの少なくとも１つの昇圧相を動作させないので
、動作する昇圧相への負担分が小さくならないようにすることができる。
昇圧相への負担分の減少を抑えることができれば、トランジスタＱ１、Ｑ２のオン／オ
フやトランジスタＱ３、Ｑ４のオン／オフを同期整流方式で制御する機会を増やすことが
できる。すなわち、トランジスタＱ１がオフされた後、トランジスタＱ２がオンされる機
また、アシストモータ１１が低負荷状態である場合（すなわち、昇圧相Ｕ１、Ｕ２のう
ちのいずれか一方の昇圧相を動作させないようにしても、同期整流方式での制御ができな
い場合）には、昇圧相Ｕ１、Ｕ２の両方の昇圧相を動作させる。これによって、昇圧相Ｕ
１、Ｕ２の一方だけが過度に温度上昇するのを防止することができる。
According to the booster circuit control device according to the above embodiment (4), when the
If the reduction of the burden on the boost phase can be suppressed, the opportunity to control the on / off of the transistors Q1 and Q2 and the on / off of the transistors Q3 and Q4 by the synchronous rectification method can be increased. That is, the transistor Q1 is turned off and then the transistor Q2 is turned on. When the
Only one of
また、ここでは動作時間に基づいて、動作させる昇圧相の切り替えを行う場合について
説明しているが、別の実施の形態に係る昇圧回路制御装置では、昇圧相の温度や、動作時
間と昇圧相の温度との組み合わせなどによって、動作させる昇圧相の切り替えを行うよう
にしても良い。
Further, here, the case where the boosting phase to be operated is switched based on the operating time is described. However, in the boosting circuit control device according to another embodiment, the temperature of the boosting phase, the operating time and the boosting phase are described. The boosting phase to be operated may be switched depending on the combination with the temperature.
なお、ここまで昇圧相を２つ備えた昇圧回路７０、８０を制御する場合について説明し
ているが、本発明はこの場合に限定されるものではなく、昇圧相を３つ以上備えた昇圧回
路に対しても有効であり、別の実施の形態では、例えば、昇圧相Ａ〜Ｃを備えた昇圧回路
を制御する場合、負荷状態に基づいて、昇圧相Ａ〜Ｃのうちの２つ又は１つの昇圧相を動
作させないようにしても良い。
Although the case where the
また、ここまで昇圧回路制御装置を、電動パワーステアリングシステムに装備する昇圧
回路を制御する場合について説明しているが、本発明に係る昇圧回路制御装置は、電動パ
ワーステアリングシステムに装備する昇圧回路の制御に限定されるものではなく、その他
の昇圧回路の制御に対しても有効である。
In the above description, the booster circuit control device has been described for controlling the booster circuit provided in the electric power steering system. However, the booster circuit control device according to the present invention is the same as the booster circuit provided in the electric power steering system. The present invention is not limited to the control, and is effective for the control of other booster circuits.
７０、８０ 昇圧回路
７０ａ、８０ａ 放熱器
７１、７１Ａ、８２、８２Ａ 昇圧回路制御装置
８１ 温度センサ
70, 80
Claims (5)
前記直流電源の出力側に接続される昇圧用コイルと、該昇圧用コイルの出力側に接続さ
れた第１のスイッチング素子及び第２のスイッチング素子とを含んで構成される昇圧相を
複数備えると共に、
前記第２のスイッチング素子の出力側に接続された平滑用コンデンサを備えた、マルチ
フェーズの昇圧回路を制御する昇圧回路制御装置において、
前記第１のスイッチング素子のオン／オフを制御することによって、前記昇圧用コイル
でのエネルギーの蓄積と放出とを繰り返させ、前記平滑用コンデンサに昇圧電圧を充電さ
せる制御手段と、
前記負荷における負荷状態に基づいて、前記複数の昇圧相のうちの少なくとも１つの昇
圧相を動作させない制限手段とを備えていることを特徴とする昇圧回路制御装置。 Provided between the DC power supply and the load,
A plurality of boosting phases including a boosting coil connected to the output side of the DC power supply, and a first switching element and a second switching element connected to the output side of the boosting coil; ,
In a booster circuit control device for controlling a multiphase booster circuit, comprising a smoothing capacitor connected to the output side of the second switching element,
Control means for repeatedly storing and releasing energy in the boosting coil by controlling on / off of the first switching element, and charging the smoothing capacitor with a boosting voltage;
A boosting circuit control device comprising: a limiting unit that does not operate at least one boosting phase among the plurality of boosting phases based on a load state in the load.
り替える切替手段を備えていることを特徴とする請求項１記載の昇圧回路制御装置。 2. The boosting circuit control device according to claim 1, further comprising switching means for switching between a boosting phase to be operated and a boosting phase not to be operated based on a state of the boosting phase being operated.
せる昇圧相と動作させない昇圧相とを切り替える切替手段を備えていることを特徴とする
請求項２記載の昇圧回路制御装置。 The switching means comprises switching means for switching between a boosting phase to be operated and a boosting phase not to be operated based on the temperature and / or operating time of the boosting phase that is operating. Boost circuit control device.
項１〜３のいずれかの項に記載の昇圧回路制御装置。 The booster circuit control device according to any one of claims 1 to 3, wherein the booster phase excellent in heat dissipation is configured to operate with priority.
前記直流電源の出力側に接続される昇圧用コイルと、該昇圧用コイルの出力側に接続さ
れた第１のスイッチング素子及び第２のスイッチング素子とを含んで構成される昇圧相を
複数備えると共に、
前記第２のスイッチング素子の出力側に接続された平滑用コンデンサを備えた、マルチ
フェーズの昇圧回路を制御する昇圧回路制御方法において、
前記第１のスイッチング素子のオン／オフを制御することによって、前記昇圧用コイル
でのエネルギーの蓄積と放出とを繰り返させ、前記平滑用コンデンサに昇圧電圧を充電さ
せる工程を有すると共に、
前記負荷における負荷状態に基づいて、前記複数の昇圧相のうちの少なくとも１つの昇
圧相を動作させないことを特徴とする昇圧回路制御方法。 Provided between the DC power supply and the load,
A plurality of boosting phases including a boosting coil connected to the output side of the DC power supply, and a first switching element and a second switching element connected to the output side of the boosting coil; ,
In a booster circuit control method for controlling a multiphase booster circuit, comprising a smoothing capacitor connected to the output side of the second switching element,
A step of repeatedly storing and releasing energy in the boosting coil by controlling on / off of the first switching element, and charging the smoothing capacitor with a boosted voltage;
A step-up circuit control method, wherein at least one step-up phase of the plurality of step-up phases is not operated based on a load state in the load.
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|---|---|---|---|
| JP2007078197A JP2008245348A (en) | 2007-03-26 | 2007-03-26 | Device and method for controlling booster circuit |
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| Country | Link |
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| JP (1) | JP2008245348A (en) |
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| A621 | Written request for application examination |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101026 |
|
| A977 | Report on retrieval |
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| A02 | Decision of refusal |
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