JP2008243082A - Reference voltage circuit - Google Patents
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Abstract
Description
本発明は、バンドギャップ電圧等の基準電圧を発生させる基準電圧回路に関する。 The present invention relates to a reference voltage circuit that generates a reference voltage such as a band gap voltage.
基準電圧を発生させる基準電圧回路は、電源電圧の発生用として広く用いられている。その基準電圧としてバンドギャップ基準電圧を発生させる基準電圧回路は、ＰＮ接合に掛かる電圧が負の温度特性を持ち、電流密度の異なるＰＮ接合の差電圧が正の温度特性を持つことから、両者を一定の割合で加算して、温度特性の平坦な（温度依存性が小さい）電圧を得るようになっている。そのような基準電圧回路は、標準的なＣＭＯＳプロセスで容易に実現可能ということもあって、広く用いられている。 A reference voltage circuit for generating a reference voltage is widely used for generating a power supply voltage. The reference voltage circuit that generates a bandgap reference voltage as the reference voltage has a negative temperature characteristic for the voltage applied to the PN junction, and a differential voltage for the PN junction with a different current density has a positive temperature characteristic. By adding at a constant rate, a voltage having a flat temperature characteristic (small temperature dependence) is obtained. Such a reference voltage circuit is widely used because it can be easily realized by a standard CMOS process.
図４は、特許文献１に記載の従来の基準電圧回路の回路図である。ここで図４を参照して、その基準電圧回路について具体的に説明する。その図４において、Ｒ２０〜Ｒ２２は抵抗、Ｄ１１及びＤ１２はダイオード、３０は増幅回路、３１は増幅回路３０を構成するオペアンプ回路、Ｍ２０はＰチャネルＭＯＳ ＦＥＴ（以降「ＰＭＯＳトランジスタ」）、及び４０は起動回路、Ｖｒｅｆは発生された基準電圧、をそれぞれ示している。基準電圧Ｖｒｅｆが負荷に印加されることから、抵抗Ｒ２０〜Ｒ２２、ダイオードＤ１１及びＤ１２は出力段を構成している。 FIG. 4 is a circuit diagram of a conventional reference voltage circuit described in Patent Document 1. In FIG. Here, the reference voltage circuit will be described in detail with reference to FIG. In FIG. 4, R20 to R22 are resistors, D11 and D12 are diodes, 30 is an amplifier circuit, 31 is an operational amplifier circuit constituting the amplifier circuit 30, M20 is a P-channel MOS FET (hereinafter “PMOS transistor”), and 40 is The starting circuit, Vref, indicates the generated reference voltage. Since the reference voltage Vref is applied to the load, the resistors R20 to R22 and the diodes D11 and D12 constitute an output stage.
上記増幅回路３０は、抵抗Ｒ２１とダイオードＤ１１のアノード間のノードでの電圧Ｖｐと、抵抗Ｒ２２及びＲ２０間のノードでの電圧Ｖｍとが等しくなるように基準電圧Ｖｒｅｆを調整するものであり、それらの電圧Ｖｐ及びＶｍはそれぞれオペアンプ回路３１の反転入力端子、及び非反転入力端子に印加される。それによりオペアンプ回路３１は、それらの電位差に応じた電圧を出力し、ＰＭＯＳトランジスタＭ２０に印加する。 The amplifier circuit 30 adjusts the reference voltage Vref so that the voltage Vp at the node between the resistor R21 and the anode of the diode D11 is equal to the voltage Vm at the node between the resistors R22 and R20. The voltages Vp and Vm are applied to the inverting input terminal and the non-inverting input terminal of the operational amplifier circuit 31, respectively. Thereby, the operational amplifier circuit 31 outputs a voltage corresponding to the potential difference between them and applies it to the PMOS transistor M20.
ＰＭＯＳトランジスタＭ２０は、そのソースに電源電圧Ｖｄｄが印加され、そのドレインは抵抗Ｒ２１及びＲ２２の一方の端子とそれぞれ接続されている。それにより、オペアンプ回路３１の出力電圧に応じた電流を出力段に供給する。 In the PMOS transistor M20, the power supply voltage Vdd is applied to its source, and its drain is connected to one terminal of each of the resistors R21 and R22. Thereby, a current corresponding to the output voltage of the operational amplifier circuit 31 is supplied to the output stage.
増幅回路３０の利得が十分高ければ電圧ＶｐとＶｍは等しくなるので、抵抗Ｒ２１及びＲ２２をそれぞれ流れる電流Ｉ１及びＩ２は、それらの抵抗Ｒ２１及びＲ２２の抵抗値（以降、その抵抗値は符号により表記する）が等しければ等しくなる。 Since the voltages Vp and Vm are equal if the gain of the amplifier circuit 30 is sufficiently high, the currents I1 and I2 flowing through the resistors R21 and R22, respectively, are resistance values of the resistors R21 and R22 (hereinafter, the resistance values are represented by symbols). Are equal).
このとき、ダイオードＤ１１及びＤ１２の面積が異なれば、ダイオードＤ１１の両端電圧とダイオードＤ１２の両端電圧との間に電圧差ΔＶｄが生じる。基準電圧Ｖｒｅｆは、ダイオードＤ１１での電圧降下分（＝Ｖｐ）に、電圧差ΔＶｄのＲ２２／Ｒ２０倍を加算したもの（＝Ｖｐ＋ΔＶｄ（Ｒ２２／Ｒ２０））となり、抵抗値Ｒ２０及びＲ２２の比を適切に調整することにより、平坦な温度特性を得られるようになっている。
基準電圧回路では、無負荷時にも動作させておく必要があるのが普通である。そのため、低消費電流化が望まれる。図４に示す従来の基準電圧回路の消費電流は、増幅回路３０の構成、特にオペアンプ回路３１に供給するバイアス電流の生成方法に大きく依存する。このため、基準電圧回路の消費電流をより抑える増幅回路３０の構成、特にそのバイアス
電流の生成方法が重要となる。すなわち、バイアス電流以外の電流をできるだけ削減してバイアス電流を生成する必要があるが、特許文献１にはこれについて何ら開示されていない。
Normally, the reference voltage circuit needs to be operated even when there is no load. Therefore, low current consumption is desired. The current consumption of the conventional reference voltage circuit shown in FIG. 4 greatly depends on the configuration of the amplifier circuit 30, particularly the method for generating the bias current supplied to the operational amplifier circuit 31. For this reason, the configuration of the amplifier circuit 30 that further suppresses the current consumption of the reference voltage circuit, particularly the method of generating the bias current is important. That is, it is necessary to reduce the current other than the bias current as much as possible to generate the bias current, but Patent Document 1 does not disclose anything about this.
本発明は、上記状況を鑑み、より消費電流を抑えることが可能な基準電圧回路を提供することを目的とする。 In view of the above situation, an object of the present invention is to provide a reference voltage circuit that can further reduce current consumption.
本発明の第１の態様の基準電圧回路は、基準電圧を発生させることを前提とし、基準電圧を発生させる第１のノードと、第２のノードとの間に２つの電流が流れる経路を有する出力段と、第１の経路上の第３のノードと前記第２の経路上の第４のノードとの間の電位差を増幅した電圧を発生させる差動入力段と、差動入力段が発生させる電圧により動作し、該差動入力段、及び出力段に対して電流を供給する電流源回路と、を具備する。 The reference voltage circuit according to the first aspect of the present invention is based on the premise that a reference voltage is generated, and has a path through which two currents flow between a first node that generates the reference voltage and a second node. An output stage, a differential input stage for generating a voltage obtained by amplifying a potential difference between a third node on the first path and a fourth node on the second path, and a differential input stage are generated A current source circuit that operates with a voltage to be supplied and supplies current to the differential input stage and the output stage.
第２の態様の基準電圧回路は、上記第１の態様における構成に加えて、基準電圧回路を起動するための起動回路、を更に具備し、起動回路は、基準電圧回路の起動時に基準電圧回路に起動電流を供給し、基準電圧回路の起動後に起動電流の供給を停止する。 The reference voltage circuit according to the second aspect further includes an activation circuit for activating the reference voltage circuit in addition to the configuration of the first aspect, and the activation circuit is a reference voltage circuit when the reference voltage circuit is activated. Is supplied with the starting current, and after the reference voltage circuit is started, the supply of the starting current is stopped.
また、上記第２の態様における基準電流が、電流源回路を起動させるものであるとよい。
なお、上記電流源回路は、差動入力段が発生させる電圧を印加する第１のトランジスタ、該第１のトランジスタがオンすることによって動作する、ダイオード接続させた第２のトランジスタ、及び該第２のトランジスタに流れる電流に等しい、もしくは比例する電流を流す複数の他のトランジスタ、を有する構成である、ことが望ましい。
Further, the reference current in the second aspect may be one that activates the current source circuit.
The current source circuit includes a first transistor that applies a voltage generated by the differential input stage, a diode-connected second transistor that operates when the first transistor is turned on, and the second transistor. It is desirable to have a configuration having a plurality of other transistors that pass a current that is equal to or proportional to the current that flows through the other transistors.
本発明では、出力段の２つの経路上のノード間の電位差に応じたフィードバックを行うための差動入力段を用意し、その差動入力段、及び出力段に対して電流を供給する電流源回路を、その差動入力段が出力段の２つの経路上のノード間の電位差に対し発生させる電圧（出力電圧）により動作させる。これにより、基準電圧回路に新たな回路を追加することなく、電源電圧に依存しない定電流を差動入力回路及び出力段に供給することができる。電源電圧に依存しない定電流を生成するための回路を別に設ける必要がないことから、より消費電流を抑えることが可能な基準電圧回路を実現することができる。 In the present invention, a differential input stage for performing feedback according to a potential difference between nodes on two paths of an output stage is prepared, and a current source that supplies current to the differential input stage and the output stage The circuit is operated by a voltage (output voltage) generated by the differential input stage with respect to a potential difference between nodes on the two paths of the output stage. Thus, a constant current that does not depend on the power supply voltage can be supplied to the differential input circuit and the output stage without adding a new circuit to the reference voltage circuit. Since it is not necessary to provide a separate circuit for generating a constant current that does not depend on the power supply voltage, a reference voltage circuit that can further reduce current consumption can be realized.
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明の実施の形態による基準電圧回路（バンドギャップ基準電圧回路）の回路図である。その基準電圧回路は、図１に示すように、カレントミラー回路１、増幅回路２、起動回路３、及び出力段４を備えた構成となっている。図１において、Ｒ０〜Ｒ２及びＲ６は抵抗、Ｄ１及びＤ２はダイオード、Ｃ１及びＣ２はコンデンサ、Ｍ０〜Ｍ１１はトランジスタ、より具体的には例えばＭＯＳ ＦＥＴ（以降「ＭＯＳトランジスタ」。Ｐチャネル及びＮチャネルのものはそれぞれ「ＰＭＯＳトランジスタ」及び「ＮＭＯＳトランジスタ」と表記）、Ｖｄｄは電源電圧、及びＶｒｅｆは発生させた基準電圧、をそれぞれ示している。Ｍ０〜Ｍ１１のなかで、Ｍ１、Ｍ２、及びＭ６〜Ｍ１１はＰＭＯＳトランジスタ、残りはＮＭＯＳトランジスタである。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram of a reference voltage circuit (bandgap reference voltage circuit) according to an embodiment of the present invention. As shown in FIG. 1, the reference voltage circuit includes a current mirror circuit 1, an amplifier circuit 2, an activation circuit 3, and an output stage 4. In FIG. 1, R0 to R2 and R6 are resistors, D1 and D2 are diodes, C1 and C2 are capacitors, M0 to M11 are transistors, and more specifically, for example, MOS FETs (hereinafter “MOS transistors”, P channel and N channel). Are respectively represented as “PMOS transistor” and “NMOS transistor”), Vdd represents a power supply voltage, and Vref represents a generated reference voltage. Among M0 to M11, M1, M2, and M6 to M11 are PMOS transistors, and the rest are NMOS transistors.
上記出力段４は、ノードＡと別のノードであるグランドとの間に、抵抗Ｒ１及びダイオードＤ１、並びに抵抗Ｒ２、Ｒ０及びダイオードＤ２が並列に接続された構成（２つの電流が流れる経路を備えた構成）となっている。抵抗Ｒ１及びダイオードＤ１のアノード間（以降「ノードＢ」）の電圧、並びに抵抗Ｒ２及びＲ０間（以降「ノードＣ」）の電圧が増幅回路２に印加される。 The output stage 4 has a configuration in which a resistor R1 and a diode D1, and resistors R2, R0, and a diode D2 are connected in parallel between a node A and a ground that is another node (including a path through which two currents flow). Configuration). A voltage between the resistor R1 and the anode of the diode D1 (hereinafter “node B”) and a voltage between the resistors R2 and R0 (hereinafter “node C”) are applied to the amplifier circuit 2.
その増幅回路２は、ＭＯＳトランジスタＭ１〜Ｍ４で構成された差動入力段２１を備え、上記ノードＢ及びＣの電圧はそれぞれＰＭＯＳトランジスタＭ１及びＭ２のゲートに印加される。その差動入力段２１は、ＰＭＯＳトランジスタＭ１及びＭ２のソースを接続し、ＮＭＯＳトランジスタＭ３のドレイン、ゲート、及びＮＭＯＳトランジスタＭ４のゲートをＰＭＯＳトランジスタＭ１のドレインと接続し、ＮＭＯＳトランジスタＭ４のドレインをＰＭＯＳトランジスタＭ２のドレインと接続し、ＮＭＯＳトランジスタＭ３及びＭ４のソースをそれぞれグランドと接続した構成となっている。 The amplifier circuit 2 includes a differential input stage 21 composed of MOS transistors M1 to M4, and the voltages of the nodes B and C are applied to the gates of the PMOS transistors M1 and M2, respectively. The differential input stage 21 connects the sources of the PMOS transistors M1 and M2, connects the drain and gate of the NMOS transistor M3, and the gate of the NMOS transistor M4 to the drain of the PMOS transistor M1, and connects the drain of the NMOS transistor M4 to the PMOS. This is connected to the drain of the transistor M2, and the sources of the NMOS transistors M3 and M4 are each connected to the ground.
ＮＭＯＳトランジスタＭ３はダイオード接続されており、そのＮＭＯＳトランジスタＭ３とＭ４はカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ１及びＭ２のゲートにはそれぞれノードＢ及びＣの電圧が印加される。それにより結果として、ＮＭＯＳトランジスタＭ４のドレイン電位はノードＢ及びＣの電位差に応じて変化するようになっている。 The NMOS transistor M3 is diode-connected, and the NMOS transistors M3 and M4 constitute a current mirror circuit. The voltages of nodes B and C are applied to the gates of the PMOS transistors M1 and M2, respectively. As a result, the drain potential of the NMOS transistor M4 changes according to the potential difference between the nodes B and C.
ＮＭＯＳトランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ５のゲートと接続されている。そのＮＭＯＳトランジスタＭ５のドレインはＰＭＯＳトランジスタＭ８のドレイン及びゲートと接続され、ソースはグランドと接続されている。一方のＰＭＯＳトランジスタＭ８のソースには電源電圧Ｖｄｄが印加され、そのゲートは、ＰＭＯＳトランジスタＭ７、及びＭ９〜Ｍ１１のゲートと接続されている。このため、ＰＭＯＳトランジスタＭ７〜Ｍ１１は、ダイオード接続されたＰＭＯＳトランジスタＭ８を流れる電流を、他のＰＭＯＳトランジスタＭ７及びＭ９〜Ｍ１１にコピーする（等しい、もしくは比例する電流を流す）カレントミラー回路１を構成している。ＰＭＯＳトランジスタＭ７〜Ｍ１１のソースにはそれぞれ電源電圧Ｖｄｄが印加される。 The drain of the NMOS transistor M4 is connected to the gate of the NMOS transistor M5. The drain of the NMOS transistor M5 is connected to the drain and gate of the PMOS transistor M8, and the source is connected to the ground. The power supply voltage Vdd is applied to the source of one PMOS transistor M8, and its gate is connected to the gates of the PMOS transistors M7 and M9 to M11. For this reason, the PMOS transistors M7 to M11 constitute a current mirror circuit 1 that copies the current flowing through the diode-connected PMOS transistor M8 to the other PMOS transistors M7 and M9 to M11 (flows equal or proportional current). is doing. A power supply voltage Vdd is applied to the sources of the PMOS transistors M7 to M11.
ＰＭＯＳトランジスタＭ１０のドレインは、出力段４、即ち抵抗Ｒ１及びＲ２と接続されている。ＰＭＯＳトランジスタＭ９のドレインは、ＰＭＯＳトランジスタＭ１及びＭ２のソースと接続されている。それらのトランジスタＭ９及びＭ１０にコピーされるＰＭＯＳトランジスタＭ８の電流は、その電流を決定するＮＭＯＳトランジスタＭ５のゲート電圧を制御する差動入力段２１の出力電圧によって変化する。すなわち、差動入力段２１、ＮＭＯＳトランジスタＭ５、コンデンサＣ１及びＰＭＯＳトランジスタＭ８〜Ｍ１０は、ノードＢ及びＣの電位差をフィードバックして出力段４に供給する電流量を変化させる増幅回路２として機能する。ＮＭＯＳトランジスタＭ５のゲート及びソース（グランド）間に接続されたコンデンサＣ１は位相補償用である。 The drain of the PMOS transistor M10 is connected to the output stage 4, that is, the resistors R1 and R2. The drain of the PMOS transistor M9 is connected to the sources of the PMOS transistors M1 and M2. The current of the PMOS transistor M8 copied to the transistors M9 and M10 varies depending on the output voltage of the differential input stage 21 that controls the gate voltage of the NMOS transistor M5 that determines the current. That is, the differential input stage 21, the NMOS transistor M5, the capacitor C1, and the PMOS transistors M8 to M10 function as an amplifier circuit 2 that feeds back the potential difference between the nodes B and C and changes the amount of current supplied to the output stage 4. A capacitor C1 connected between the gate and source (ground) of the NMOS transistor M5 is for phase compensation.
上記カレントミラー回路１は、ＮＭＯＳトランジスタＭ５によって動作させる（電流値を決める）構成である。ＮＭＯＳトランジスタＭ５は、ＮＭＯＳトランジスタＭ４のドレイン電位に応じて動作する。 The current mirror circuit 1 is configured to operate (determine a current value) by the NMOS transistor M5. The NMOS transistor M5 operates according to the drain potential of the NMOS transistor M4.
通常動作（カレントミラー回路１が動作している場合）においては、増幅回路２の出力電流、即ち抵抗Ｒ１及びＲ２（出力段４）を流れる電流は、ダイオードＤ１、Ｄ２の面積比と抵抗Ｒ０により決定され、電源電圧Ｖｄｄに依存しない。また、抵抗Ｒ０〜Ｒ２の温度係数を調整することにより、温度特性の平坦化が可能となっている。その電流に比例する電流（バイアス電流）が、カレントミラー回路１により、差動入力段２１に供給される。このため、バイアス電流の電源電圧Ｖｄｄ・温度依存性は小さくなっている。また、差動入力段２１に供給されるバイアス電流は、カレントミラー回路１中に、１つのＰＭＯＳトランジスタＭ９を出力段４に電流を供給するＰＭＯＳトランジスタＭ１０と並列に設けるだけの簡単な回路構成で生成することができる。別にバイアス回路を設けてバイアス電流を生成する場合に比べ、本実施の形態は当該バイアス回路の動作に必要な電流が不要なので、より低い消費電流を実現することができる。 In normal operation (when the current mirror circuit 1 is operating), the output current of the amplifier circuit 2, that is, the current flowing through the resistors R1 and R2 (output stage 4), depends on the area ratio of the diodes D1 and D2 and the resistor R0. It is determined and does not depend on the power supply voltage Vdd. Further, the temperature characteristics can be flattened by adjusting the temperature coefficients of the resistors R0 to R2. A current (bias current) proportional to the current is supplied to the differential input stage 21 by the current mirror circuit 1. For this reason, the dependency of the bias current on the power supply voltage Vdd / temperature is small. The bias current supplied to the differential input stage 21 has a simple circuit configuration in which only one PMOS transistor M9 is provided in parallel with the PMOS transistor M10 that supplies current to the output stage 4 in the current mirror circuit 1. Can be generated. Compared to the case where a bias circuit is provided separately to generate a bias current, the present embodiment does not require a current necessary for the operation of the bias circuit, so that a lower current consumption can be realized.
基準電圧回路には、２つの安定点が存在する。その安定点とは、基準電圧Ｖｒｅｆ≒０Ｖ、及びＶｒｅｆ≒１．２Ｖのときである。基準電圧Ｖｒｅｆ≒０Ｖの安定点は電源投入直後の状態であり、増幅回路２が動作しない。そのため、起動回路３が、基準電圧Ｖｒｅｆ≒０Ｖの安定点から、Ｖｒｅｆ≒１．２Ｖの安定点へと移行させるために設けられている（基準電圧回路自体は、その起動回路３を除いた部分である）。その構成は、以下のようになっている。 There are two stable points in the reference voltage circuit. The stable points are when the reference voltages Vref≈0V and Vref≈1.2V. The stable point of the reference voltage Vref≈0V is a state immediately after the power is turned on, and the amplifier circuit 2 does not operate. Therefore, the starting circuit 3 is provided to shift from the stable point of the reference voltage Vref≈0V to the stable point of Vref≈1.2V (the reference voltage circuit itself is a part excluding the starting circuit 3). Is). The configuration is as follows.
上記ＰＭＯＳトランジスタＭ７のドレインには、ＰＭＯＳトランジスタＭ６のゲートおよびＮＭＯＳトランジスタＭ０のドレインが接続され、ＰＭＯＳトランジスタＭ６のソースには電源電圧Ｖｄｄが印加される。ＰＭＯＳトランジスタＭ６のドレインは、抵抗Ｒ６を介してＮＭＯＳトランジスタＭ５のゲートが接続されている。ＮＭＯＳトランジスタＭ０のソースはグランドと接続され、そのドレイン−ソース間にコンデンサＣ２が接続されている。 The gate of the PMOS transistor M6 and the drain of the NMOS transistor M0 are connected to the drain of the PMOS transistor M7, and the power supply voltage Vdd is applied to the source of the PMOS transistor M6. The drain of the PMOS transistor M6 is connected to the gate of the NMOS transistor M5 via the resistor R6. The source of the NMOS transistor M0 is connected to the ground, and a capacitor C2 is connected between its drain and source.
この起動回路３は、ＮＭＯＳトランジスタＭ０のゲートに入力されるＲｅｓｅｔ信号により動作させるようになっている。そのＲｅｓｅｔ信号の入力時の動作について、図２に示すタイミングチャートを参照して具体的に説明する。その図２において、縦軸は電圧、横軸は時間を示している。 The starting circuit 3 is operated by a Reset signal input to the gate of the NMOS transistor M0. The operation when the Reset signal is input will be specifically described with reference to the timing chart shown in FIG. In FIG. 2, the vertical axis represents voltage and the horizontal axis represents time.
そのＲｅｓｅｔ信号は、図２に示すように、基準電圧回路を起動する際に信号レベルがＨ（ＨＩＧＨ）となる信号である。その信号レベルがＨとなることにより、ＮＭＯＳトランジスタＭ０はオンし、それによってＰＭＯＳトランジスタＭ６のゲート電圧レベルがＬ（ＬＯＷ）となってトランジスタＭ６がオンする。そのトランジスタＭ６のオンにより、コンデンサＣ１の充電が行われ、その両端電圧は図２に示すように上昇する。この結果、その両端電圧がＮＭＯＳトランジスタＭ５のしきい電圧Ｖｔｈを越えると、そのトランジスタＭ５がオンし、カレントミラー回路１は動作を開始することになる。ちなみに、電源投入直後のカレントミラー回路１が動作していない状態では、ＮＭＯＳトランジスタＭ４はオフしている。何故ならば、電源投入直後にＮＭＯＳトランジスタＭ４のゲート容量にＭ４をオンさせるだけの電圧を発生させる電荷があったとしても、その電荷はダイオード接続させたＮＭＯＳトランジスタＭ３を通して直ちに放電されてしまうからである。このため、上記のコンデンサＣ１の充電中に、コンデンサＣ１の電荷がＮＭＯＳトランジスタＭ４により放電されてしまうことはない。 As shown in FIG. 2, the Reset signal is a signal whose signal level becomes H (HIGH) when the reference voltage circuit is activated. When the signal level becomes H, the NMOS transistor M0 is turned on, whereby the gate voltage level of the PMOS transistor M6 becomes L (LOW) and the transistor M6 is turned on. When the transistor M6 is turned on, the capacitor C1 is charged, and the voltage across it rises as shown in FIG. As a result, when the voltage at both ends exceeds the threshold voltage Vth of the NMOS transistor M5, the transistor M5 is turned on and the current mirror circuit 1 starts operating. Incidentally, the NMOS transistor M4 is off in a state where the current mirror circuit 1 is not operating immediately after the power is turned on. This is because even if there is a charge that generates a voltage sufficient to turn on M4 in the gate capacitance of the NMOS transistor M4 immediately after the power is turned on, the charge is immediately discharged through the diode-connected NMOS transistor M3. is there. For this reason, the charge of the capacitor C1 is not discharged by the NMOS transistor M4 during the charging of the capacitor C1.
Ｒｅｓｅｔ信号がＨからＬとなると、ＰＭＯＳトランジスタＭ７からの電流によってコンデンサＣ２が充電される。このため図２に示すように、コンデンサＣ２の両端電圧は上昇する。この結果、その両端電圧がＮＭＯＳトランジスタＭ６のしきい電圧Ｖｔｈを越えると、そのトランジスタＭ６はオフし、起動回路３は動作を停止することになる。それにより起動回路３は、それ以降は電流を消費しない状態となる。 When the Reset signal changes from H to L, the capacitor C2 is charged by the current from the PMOS transistor M7. For this reason, as shown in FIG. 2, the voltage across the capacitor C2 rises. As a result, when the voltage between both ends exceeds the threshold voltage Vth of the NMOS transistor M6, the transistor M6 is turned off, and the starting circuit 3 stops its operation. As a result, the starting circuit 3 is in a state in which no current is consumed thereafter.
上記構成の基準電圧回路では、基準電圧Ｖｒｅｆを分圧した電圧とする必要がある場合、例えばノードＡ及びグランド間に負荷抵抗Ｒ１１及びＲ１２等を接続させれば良い。この場合には、負荷抵抗Ｒ１１及びＲ１２を流れる電流も増幅回路２の出力電流に加わるため、これを考慮したうえでＰＭＯＳトランジスタＭ９、Ｍ１０の比を決定する必要がある。この場合の温度特性の平坦化は、負荷抵抗Ｒ１１及びＲ１２と抵抗Ｒ０〜Ｒ２の温度特性を調整することで行うことができる。 In the reference voltage circuit having the above configuration, when it is necessary to use a voltage obtained by dividing the reference voltage Vref, for example, load resistors R11 and R12 may be connected between the node A and the ground. In this case, since the current flowing through the load resistors R11 and R12 is also added to the output current of the amplifier circuit 2, it is necessary to determine the ratio of the PMOS transistors M9 and M10 in consideration of this. In this case, the temperature characteristics can be flattened by adjusting the temperature characteristics of the load resistors R11 and R12 and the resistors R0 to R2.
また、起動回路の実施の形態としては、図１の起動回路３に限定するものではなく、基準電圧の起動時に起動電流を供給でき、起動完了後に起動電流供給を停止するものであればよい。この条件を満たす別の起動回路を適用した、本発明の別の実施形態による基準電
圧回路の回路図を図３に示す。
Further, the embodiment of the starter circuit is not limited to the starter circuit 3 of FIG. 1, and any starter circuit may be used as long as the starter current can be supplied when starting the reference voltage and the starter current supply is stopped after the start is completed. FIG. 3 shows a circuit diagram of a reference voltage circuit according to another embodiment of the present invention to which another start-up circuit satisfying this condition is applied.
図３において、図１と同じ部位には同じ符号を付して詳細な説明は省略する。図３に示す回路は、図１の起動回路３を起動回路３’に置き換えたものである。
起動回路３’は抵抗Ｒ７，ＮＭＯＳトランジスタＭ０’およびダイオードＤ３を備えている。抵抗Ｒ７の一端には電源電圧Ｖｄｄが印加され、他端にはＮＭＯＳトランジスタＭ０’のドレインおよびダイオードＤ３のアノードが接続されている。ＮＭＯＳトランジスタＭ０’のソースはグランドに接続され、ゲートには出力段４より出力される電圧Ｖｒｅｆが入力されている。また、ダイオードＤ３のカソードは増幅回路２のＮＭＯＳトランジスタＭ５のゲートに接続されている。以下、起動回路３’の動作について説明する。
In FIG. 3, the same parts as those in FIG. The circuit shown in FIG. 3 is obtained by replacing the startup circuit 3 of FIG. 1 with a startup circuit 3 ′.
The starting circuit 3 'includes a resistor R7, an NMOS transistor M0', and a diode D3. The power supply voltage Vdd is applied to one end of the resistor R7, and the drain of the NMOS transistor M0 ′ and the anode of the diode D3 are connected to the other end. The source of the NMOS transistor M0 ′ is connected to the ground, and the voltage Vref output from the output stage 4 is input to the gate. The cathode of the diode D3 is connected to the gate of the NMOS transistor M5 of the amplifier circuit 2. Hereinafter, the operation of the activation circuit 3 ′ will be described.
基準電圧回路の起動時は、カレントミラー回路１に電流が流れていないため電圧ＶｒｅｆはＬ（グランド電位）となり、ＮＭＯＳトランジスタＭ０’はオフしている。従い、ＮＭＯＳトランジスタＭ５のゲートおよびコンデンサＣ１には、抵抗Ｒ７およびダイオードＤ３を介して電源電圧Ｖｄｄが印加される。このため、コンデンサＣ１は（Ｖｄｄ−ダイオードＤ３の順方向電圧−コンデンサＣ１の両端電圧）／Ｒ７の電流で充電され、コンデンサＣ１の両端電圧が上昇する。後は図１と同様にカレントミラー回路１が動作を開始し、基準電圧Ｖｒｅｆが立ち上がるとＮＭＯＳトランジスタＭ０’がオンしてダイオードＤ３のアノード電位がグランド電位となる。このため、ダイオードＤ３が逆方向電圧を印加されて遮断状態となるから、起動回路３’が増幅回路２から切り離される。 At the time of starting the reference voltage circuit, since no current flows in the current mirror circuit 1, the voltage Vref becomes L (ground potential), and the NMOS transistor M0 'is off. Accordingly, the power supply voltage Vdd is applied to the gate of the NMOS transistor M5 and the capacitor C1 via the resistor R7 and the diode D3. For this reason, the capacitor C1 is charged with a current of (Vdd−forward voltage of the diode D3−the voltage across the capacitor C1) / R7, and the voltage across the capacitor C1 rises. Thereafter, as in FIG. 1, the current mirror circuit 1 starts its operation, and when the reference voltage Vref rises, the NMOS transistor M0 'is turned on and the anode potential of the diode D3 becomes the ground potential. For this reason, since the diode D3 is applied with the reverse voltage to be cut off, the starting circuit 3 'is disconnected from the amplifier circuit 2.
本実施の形態では、ＮＭＯＳトランジスタＭ０’に出力段４より出力される電圧Ｖｒｅｆを印加すればよいので、図１の回路で必要であったＲｅｓｅｔ信号を新たに生成する必要がない。また、ＮＭＯＳトランジスタＭ０’のオン時に抵抗Ｒ７とＮＭＯＳトランジスタＭ０’に流れる電流は、抵抗Ｒ７の抵抗値を大きくしておけば、最小限に留めることができる。 In this embodiment, it is only necessary to apply the voltage Vref output from the output stage 4 to the NMOS transistor M0 ', so that it is not necessary to newly generate a Reset signal that is necessary in the circuit of FIG. Further, the current flowing through the resistor R7 and the NMOS transistor M0 'when the NMOS transistor M0' is on can be minimized by increasing the resistance value of the resistor R7.
なお、図１または図３に示す本発明の実施形態において、ダイオードＤ１，Ｄ２はダイオード接続したＭＯＳトランジスタやコレクタ・ベース間を短絡させたバイポーラトランジスタに置き換えてもよい。 In the embodiment of the present invention shown in FIG. 1 or FIG. 3, the diodes D1 and D2 may be replaced with diode-connected MOS transistors or bipolar transistors in which the collector and base are short-circuited.
また、本発明の実施の形態は、基準電圧Ｖｒｅｆとしてバンドギャップ電圧を発生させる基準電圧回路に本発明を適用したものであるが、本発明は、２つの電流が流れる経路を備えた出力段の、それら経路上のノード間の電位差に応じたフィードバック制御を行うものであれば、幅広く適用することができる。 In the embodiment of the present invention, the present invention is applied to a reference voltage circuit that generates a bandgap voltage as the reference voltage Vref. However, the present invention is an output stage having two paths through which current flows. As long as the feedback control is performed according to the potential difference between the nodes on these paths, it can be widely applied.
１ カレントミラー回路
２ 増幅回路
３ 起動回路
４ 出力段
２１ 差動入力段
Ｍ０〜Ｍ１１ トランジスタ（ＭＯＳ ＦＥＴ）
Ｒ０〜Ｒ２ 抵抗
DESCRIPTION OF SYMBOLS 1 Current mirror circuit 2 Amplifier circuit 3 Start-up circuit 4 Output stage 21 Differential input stage M0-M11 Transistor (MOS FET)
R0 to R2 resistance
Claims (5)
前記基準電圧を発生させる第１のノードと、第２のノードとの間に２つの電流が流れる第１および第２の経路を有する出力段と、
前記第１の経路上の第３のノードと前記第２の経路上の第４のノードとの間の電位差を増幅した電圧を発生させる差動入力段と、
前記差動入力段が発生させる電圧により動作し、該差動入力段、及び前記出力段に対して電流を供給する電流源回路と、
を具備することを特徴とする基準電圧回路。 In a reference voltage circuit that generates a reference voltage,
An output stage having first and second paths through which two currents flow between a first node for generating the reference voltage and a second node;
A differential input stage for generating a voltage obtained by amplifying a potential difference between a third node on the first path and a fourth node on the second path;
A current source circuit that operates by a voltage generated by the differential input stage and supplies current to the differential input stage and the output stage;
A reference voltage circuit comprising:
前記起動回路は、前記基準電圧回路の起動時に前記基準電圧回路に起動電流を供給し、
前記基準電圧回路の起動後に前記起動電流の供給を停止する、
ことを特徴とする請求項１記載の基準電圧回路。 A startup circuit for starting the reference voltage circuit;
The starting circuit supplies a starting current to the reference voltage circuit when starting the reference voltage circuit,
Stop supplying the starting current after starting the reference voltage circuit;
The reference voltage circuit according to claim 1.
ことを特徴とする請求項３に記載の基準電圧回路。 The reference voltage circuit according to claim 3, wherein the starting current starts the current source circuit.
ことを特徴とする請求項１ないし３のいずれか１項に記載の基準電圧回路。 The current source circuit includes a first transistor that applies a voltage generated by the differential input stage, a diode-connected second transistor that operates when the first transistor is turned on, and the second transistor A plurality of other transistors that pass a current that is equal to or proportional to the current flowing through the transistor,
The reference voltage circuit according to any one of claims 1 to 3, wherein
前記起動回路が、前記複数の他のトランジスタのうちの１つから電流を供給されること、
を特徴とする請求項２または３に記載の基準電圧回路。 The current source circuit includes a first transistor that applies a voltage generated by the differential input stage, a diode-connected second transistor that operates when the first transistor is turned on, and the second transistor A plurality of other transistors that pass a current equal to or proportional to the current flowing through the transistor,
The activation circuit is supplied with current from one of the plurality of other transistors;
The reference voltage circuit according to claim 2, wherein:
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103019290A (en) * | 2012-11-22 | 2013-04-03 | 江苏格立特电子有限公司 | Current source starting circuit |
| JP2013073341A (en) * | 2011-09-27 | 2013-04-22 | Mitsumi Electric Co Ltd | Semiconductor integrated circuit |
| JP2017059056A (en) * | 2015-09-17 | 2017-03-23 | ローム株式会社 | Reference curent source circuit |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338811A (en) * | 1991-05-16 | 1992-11-26 | Toyota Motor Corp | Generating circuit for band gap reference voltage |
| JP2000075947A (en) * | 1998-09-03 | 2000-03-14 | Toshiba Corp | Constant-voltage generating circuit |
| JP2000181554A (en) * | 1998-12-15 | 2000-06-30 | Matsushita Electric Ind Co Ltd | Startup circuit for reference voltage generating circuit |
| JP2002151653A (en) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP2003173674A (en) * | 2001-12-03 | 2003-06-20 | Matsushita Electric Ind Co Ltd | Compensation circuit for voltage detecting level and semiconductor device |
| JP2004318604A (en) * | 2003-04-17 | 2004-11-11 | Sanyo Electric Co Ltd | Startup circuit for band gap type reference voltage circuit |
| JP2006285337A (en) * | 2005-03-31 | 2006-10-19 | Oki Electric Ind Co Ltd | Reference current generating circuit |
-
2007
- 2007-03-28 JP JP2007086003A patent/JP5040397B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04338811A (en) * | 1991-05-16 | 1992-11-26 | Toyota Motor Corp | Generating circuit for band gap reference voltage |
| JP2000075947A (en) * | 1998-09-03 | 2000-03-14 | Toshiba Corp | Constant-voltage generating circuit |
| JP2000181554A (en) * | 1998-12-15 | 2000-06-30 | Matsushita Electric Ind Co Ltd | Startup circuit for reference voltage generating circuit |
| JP2002151653A (en) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | Semiconductor integrated circuit device |
| JP2003173674A (en) * | 2001-12-03 | 2003-06-20 | Matsushita Electric Ind Co Ltd | Compensation circuit for voltage detecting level and semiconductor device |
| JP2004318604A (en) * | 2003-04-17 | 2004-11-11 | Sanyo Electric Co Ltd | Startup circuit for band gap type reference voltage circuit |
| JP2006285337A (en) * | 2005-03-31 | 2006-10-19 | Oki Electric Ind Co Ltd | Reference current generating circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013073341A (en) * | 2011-09-27 | 2013-04-22 | Mitsumi Electric Co Ltd | Semiconductor integrated circuit |
| CN103019290A (en) * | 2012-11-22 | 2013-04-03 | 江苏格立特电子有限公司 | Current source starting circuit |
| JP2017059056A (en) * | 2015-09-17 | 2017-03-23 | ローム株式会社 | Reference curent source circuit |
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| Publication number | Publication date |
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