JP2008235339A

JP2008235339A - Nonvolatile semiconductor storage device

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Publication number: JP2008235339A
Application number: JP2007068712A
Authority: JP
Inventors: Kenji Maruyama; 研二丸山; Shigeo Kodama; 茂夫児玉; Amane Inoue; あまね井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-03-16
Filing date: 2007-03-16
Publication date: 2008-10-02

Abstract

<P>PROBLEM TO BE SOLVED: To enhance reliability and reduce occupied area by eliminating disturbance where a voltage is applied to the other cells during cell selection in a nonvolatile semiconductor storage device. <P>SOLUTION: At least one of an information holding part 2 for storing data in accordance with a polarizing direction of a ferroelectric material film 3 and a selection transistor 6 connected in series to the information holding part 2 is formed in a vertical structure laminated on a semiconductor substrate 1. When the information holding part 2 is constituted with a ferroelectric material capacitor, both information holding part 2 and selection transistor 6 are laminated on the semiconductor substrate 1 to form the vertical structure. When the information holding part 2 is constituted with a ferroelectric material gate transistor, only one of the information holding part 2 and selection transistor 6 is laminated on the semiconductor substrate 1 to constitute the vertical structure, while the other is provided within the semiconductor substrate 1 to form a horizontal structure. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は不揮発性半導体記憶装置に関するものであり、特に、強誘電体膜の分極方向によりデータを記憶するメモリ蓄積部とセル選択トランジスタとを直列接続したメモリセルの占有面積を低減するための構成に特徴のある不揮発性半導体記憶装置に関するものである。 The present invention relates to a nonvolatile semiconductor memory device, and more particularly to a configuration for reducing the occupied area of a memory cell in which a memory storage unit for storing data and a cell selection transistor are connected in series according to the polarization direction of a ferroelectric film. The present invention relates to a nonvolatile semiconductor memory device characterized by the above.

近年、不揮発性メモリとして、強誘電体膜の分極方向によりデータを記憶するＦＥＴ型ＦＲＡＭが注目を集めいているが、このＦＥＴ型ＦＲＡＭの内、ソース領域及びドレイン領域が形成された半導体基板（Ｓ）のチャネル領域の上に、ゲート絶縁膜（Ｉ）、強誘電体膜（Ｆ）、及び電極膜（Ｍ）が積層された構造を有しているＦＥＴは、ＭＦＩＳ型ＦＥＴと呼ばれている。 In recent years, FET type FRAMs that store data according to the polarization direction of a ferroelectric film have attracted attention as nonvolatile memories. Of these FET type FRAMs, a semiconductor substrate (S) in which a source region and a drain region are formed (S The FET having a structure in which the gate insulating film (I), the ferroelectric film (F), and the electrode film (M) are stacked on the channel region of) is called an MFIS type FET. .

このＭＦＩＳ型ＦＥＴにおいては、ゲート絶縁膜を兼ねる強誘電体膜の分極方向によってソース−ドレイン間のオン電流とオフ電流とが数桁異なることを利用して、記憶されたデータが「０」又は「１」であるのか読み出している（例えば、特許文献１乃至特許文献４参照）。 In this MFIS type FET, the stored data is “0” or “0” by utilizing the fact that the on-current and off-current between the source and drain differ by several digits depending on the polarization direction of the ferroelectric film that also serves as the gate insulating film. Whether “1” is read or not is read (for example, see Patent Documents 1 to 4).

このＦＥＴ型ＦＲＡＭはそれ自体にセル選択機能と不揮発性メモリ機能を有するので、一つのＭＩＳトランジスタでデータの保持、書き込み読み出しができるため、小型化に適しているという利点がある。 Since this FET type FRAM itself has a cell selection function and a nonvolatile memory function, data can be held, written and read with a single MIS transistor, and thus has an advantage of being suitable for miniaturization.

一方、１Ｔｒ＋１Ｃ型のＦｅＲＡＭにおいて、集積度を高めるために、基板貼り合わせ技術を用いてＳＯＩ構造の縦型ＦＥＴを構成するとともに、強誘電体キャパシタをその上に積層することも提案されている（例えば、特許文献５参照）。
特開平０６−１９６６４７号公報特開平０８−１２５０４１号公報特開平０９−０８２９０５号公報特開２００６−００５８４３号公報特開２００１−０６８６３３号公報 On the other hand, in the 1Tr + 1C type FeRAM, in order to increase the degree of integration, it is also proposed that a vertical FET having an SOI structure is formed by using a substrate bonding technique and a ferroelectric capacitor is stacked thereon ( For example, see Patent Document 5).
Japanese Patent Laid-Open No. 06-196647 JP 08-125041 A JP 09-082905 A JP 2006-005843 A JP 2001-068633 A

しかし、実際の半導体メモリ装置では集積度を高めるために多数のセルをアレイ化しており、データの書込み及び読出し時に、選択セル及び非選択セルの何れにも所定の電圧を印加する必要がある。
その結果、半導体記憶装置の低消費電力化を図ることが困難になる。 However, in an actual semiconductor memory device, a large number of cells are arrayed in order to increase the degree of integration, and it is necessary to apply a predetermined voltage to both selected cells and non-selected cells at the time of data writing and reading.
As a result, it becomes difficult to reduce the power consumption of the semiconductor memory device.

また、非選択セルにも所定の電圧を印加されるため、非選択セルの記憶データが書き換えられる可能性が高くなり、信頼性に乏しいという問題があり、この事情は上記の特許文献５に記載された１Ｔｒ＋１Ｃ型のＦｅＲＡＭの場合も同様である。 In addition, since a predetermined voltage is applied also to the non-selected cell, there is a high possibility that the stored data of the non-selected cell is rewritten and the reliability is poor. This situation is described in Patent Document 5 described above. The same applies to the 1Tr + 1C type FeRAM.

また、この１Ｔｒ＋１Ｃ型のＦｅＲＡＭの場合には、強誘電体キャパシタが平面構造であるため、多層配線構造の設計自由度が低くなるとともに基板部を有効に使用していないため占有面積の縮小化は必ずしも十分ではなく、且つ、製造工程として基板貼り合わせ技術という特殊な技術を用いる必要がある。 In the case of this 1Tr + 1C type FeRAM, since the ferroelectric capacitor has a planar structure, the degree of freedom in design of the multilayer wiring structure is reduced and the board portion is not used effectively, so the occupied area can be reduced. It is not always sufficient, and it is necessary to use a special technique called a substrate bonding technique as a manufacturing process.

そこで、本発明者は、従来の通常の製造方法によって非選択セルの記憶データが書き換えを防止するために、セル選択用ＦＥＴと強誘電体ゲートＦＥＴを直列に接続した２ＴｒＦＲＡＭを提案している（特願２００６−００５８４６、或いは特願２００６−２２９８９６参照）ので、ここで、図１４を参照して、２ＴｒＦＲＡＭを説明する。 In view of this, the present inventor has proposed a 2TrFRAM in which a cell selection FET and a ferroelectric gate FET are connected in series in order to prevent rewriting of data stored in a non-selected cell by a conventional normal manufacturing method ( (See Japanese Patent Application No. 2006-005846 or Japanese Patent Application No. 2006-229896). Here, the 2TrFRAM will be described with reference to FIG.

図１４参照
図１４は、本発明者の提案による２ＴｒＦＲＡＭの構成説明図であり、上図がシンボル図であり、下図が概念的要部断面斜視図である。
図から明らかなように、ｎチャネル型ＦＥＴからなるセル選択用トランジスタとｐチャネル型ＦＥＴからなるＭＦＩＳ素子が直列接続された構成となっている。 See FIG.
FIG. 14 is a diagram illustrating the configuration of the 2TrFRAM proposed by the present inventor. The upper diagram is a symbol diagram, and the lower diagram is a conceptual cross-sectional perspective view of the main part.
As is apparent from the figure, a cell selection transistor made of an n-channel FET and an MFIS element made of a p-channel FET are connected in series.

この場合の、セル選択用トランジスタは、ｐ型シリコン基板１０１にゲート絶縁膜１０２を介して設けたワード線を兼ねる多結晶シリコンゲート電極１０３とその両側に設けたｎ⁺型ドレイン領域１０４及びｎ⁺型ソース領域１０５から構成されている。
なお、原理的構成の説明であるため、サイドウォールやエクステンション領域は説明を省略している。 In this case, the cell selection transistor includes a polycrystalline silicon gate electrode 103 serving also as a word line provided on a p-type silicon substrate 101 via a gate insulating film 102, n ⁺ -type drain regions 104 and n ⁺ provided on both sides thereof. It consists of a mold source region 105.
In addition, since it is description of a fundamental structure, description of a side wall and an extension area | region is abbreviate | omitted.

一方、データ蓄積部であるＭＦＩＳ素子は、ｐ型シリコン基板１０１に設けたｎ型ウエル領域１１１に、ＨｆＯ₂等のＨｉｇｈ−ｋ膜からなる絶縁膜１１２を介して積層したＳＢＴ等からなる強誘電体膜１１３、Ｐｔゲート電極１１４と、ゲート構造の両側に設けられたｐ⁺型ドレイン領域１１５及びｐ⁺型ソース領域１１６から構成されており、両者は、接続電極１０６を介して直列接続されている。 On the other hand, the MFIS element serving as a data storage unit is a ferroelectric made of SBT or the like laminated on an n-type well region 111 provided on a p-type silicon substrate 101 via an insulating film 112 made of a high-k film such as HfO _2. The body film 113, the Pt gate electrode 114, and the p ⁺ -type drain region 115 and the p ⁺ -type source region 116 provided on both sides of the gate structure are connected in series via the connection electrode 106. Yes.

ｎ⁺型ドレイン領域１０４はＢＬ（ビット線）に接続され、多結晶シリコンゲート電極１０３はＷＬ（ワード線）に接続され、Ｐｔゲート電極はＤＬ（ドライブ線）に接続され、ｐ⁺型ソース領域１１６はＰＬ（プレート線）に接続される。
この場合、強誘電体膜１１３には、Ｐｔゲート電極１１４との間に、ｎ⁺型ソース領域１０５からｎ型ウエル領域１１１を介して電圧が印加されて分極方向が決定されることになる。 The n ⁺ type drain region 104 is connected to BL (bit line), the polysilicon gate electrode 103 is connected to WL (word line), the Pt gate electrode is connected to DL (drive line), and the p ⁺ type source region 116 is connected to PL (plate line).
In this case, a voltage is applied to the ferroelectric film 113 between the n ⁺ type source region 105 and the n type well region 111 between the Pt gate electrode 114 and the polarization direction is determined.

このように２Ｔｒ構成にすると、セル選択時に他のセルに電圧がかかるディスターブがなくなり、高信頼性のメモリが得られる。
しかし、２Ｔｒ構成にすると、信頼性は高まるものの、１Ｔｒ型のＦＥＴ型ＦＲＡＭ比べると面積が２倍になるという新たな問題が発生する。 When the 2Tr configuration is used as described above, there is no disturbance in which voltage is applied to other cells when a cell is selected, and a highly reliable memory can be obtained.
However, when the 2Tr configuration is adopted, the reliability increases, but a new problem that the area is doubled as compared with the 1Tr type FET FRAM occurs.

また、付随的問題としては、ＭＦＩＳ素子がｐチャネル型ＦＥＴであるので、メモリ素子としての動作速度が、ｐチャネル型ＦＥＴのＭＦＩＳ素子により規制されてしまい、高速化の妨げになる。
この問題を解決するためには、二重ウエル構造を形成してＭＦＩＳ素子をｎチャネル型ＦＥＴにすれば良いが、そうすると、製造工程が複雑化するととに、集積度がさらに低下するという問題がある。 Further, as an incidental problem, since the MFIS element is a p-channel FET, the operation speed as a memory element is restricted by the MFIS element of the p-channel FET, which hinders speeding up.
In order to solve this problem, it is sufficient to form a double well structure and make the MFIS element an n-channel FET. However, in this case, the manufacturing process becomes complicated and the degree of integration further decreases. is there.

したがって、本発明は、セル選択時に他のセルに電圧がかかるディスターブをなくして信頼性を高めるとともに、占有面積を低減することを目的とする。 Therefore, an object of the present invention is to improve the reliability by eliminating the disturbance in which a voltage is applied to other cells when a cell is selected, and to reduce the occupied area.

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記課題を解決するために、不揮発性半導体記憶装置において、強誘電体膜３の分極方向によってデータを記憶する情報保持部２と情報保持部２に直列に接続された選択用トランジスタ６の少なくとも一方を半導体基板１上に積層した縦型構造にするとともに、情報保持部２が強誘電体キャパシタから構成される場合には、情報保持部２と選択用トランジスタ６の両方を半導体基板１上に積層した縦型構造にし、情報保持部２が強誘電体ゲートトランジスタで構成される場合には、情報保持部２と選択用トランジスタ６の一方のみを半導体基板１上に積層した縦型構造にし、他方を半導体基板１内に横型構造で設けることを特徴とする。 FIG. 1 is a block diagram showing the principle of the present invention, and means for solving the problems in the present invention will be described with reference to FIG.
To solve the above problem, in a nonvolatile semiconductor memory device, an information holding unit 2 for storing data according to the polarization direction of the ferroelectric film 3 and a selection transistor 6 connected in series to the information holding unit 2 When the information holding unit 2 is composed of a ferroelectric capacitor, the information holding unit 2 and the selection transistor 6 are both connected to the semiconductor substrate 1. In the case where the vertical structure is stacked on top and the information holding unit 2 is composed of a ferroelectric gate transistor, only one of the information holding unit 2 and the selection transistor 6 is stacked on the semiconductor substrate 1. The other is provided in the semiconductor substrate 1 in a lateral structure.

このように、強誘電体ゲートトランジスタと選択用トランジスタ６からなる２Ｔｒ構造の一方のＴｒのみを縦型とすることにより、セル選択時に他のセルに電圧がかかるディスターブをなくして信頼性の向上と占有面積の低減を両立することができる。 In this way, by making only one Tr of the 2Tr structure composed of the ferroelectric gate transistor and the selection transistor 6 vertical, the disturbance in which voltage is applied to the other cells at the time of cell selection is eliminated, and reliability is improved. It is possible to simultaneously reduce the occupied area.

また、１Ｔｒ＋１Ｃ型の場合には、両方を縦型構造とすることによって、従来の縦型構造を利用した１Ｔｒ＋１Ｃ型不揮発性半導体記憶装置に比べて占有面積の縮小化が可能になるとともに、Ｔｒの表面を強誘電体膜３が覆うことがないので、多層配線構造の設計自由度が高まる。 Further, in the case of the 1Tr + 1C type, by making both vertical structures, the occupied area can be reduced as compared with the 1Tr + 1C type nonvolatile semiconductor memory device using the conventional vertical structure, and the Tr Since the ferroelectric film 3 does not cover the surface, the degree of freedom in designing the multilayer wiring structure is increased.

２Ｔｒ構造の場合、選択用トランジスタ６を半導体基板１に設けた場合には、強誘電体ゲートトランジスタのチャネル領域５が選択用トランジスタ６のソース領域７と重なるように積層すれば良く、占有面積は選択用トランジスタ６の面積とほぼ等しくなる。 In the case of the 2Tr structure, when the selection transistor 6 is provided on the semiconductor substrate 1, the ferroelectric gate transistor may be laminated so that the channel region 5 of the ferroelectric gate transistor overlaps the source region 7 of the selection transistor 6. The area of the selection transistor 6 is almost equal.

この場合、強誘電体ゲートトランジスタのチャネル領域５と選択用トランジスタ６のソース領域７が、ソース領域７の表面に設けた導電体層８を介して同電位にすることが望ましく、それによって、強誘電体ゲートトランジスタ及び選択用トランジスタ６を共にｎチャネル型とすることができ、動作速度を高めることができる。 In this case, it is desirable that the channel region 5 of the ferroelectric gate transistor and the source region 7 of the selection transistor 6 have the same potential via the conductor layer 8 provided on the surface of the source region 7, thereby increasing the strength. Both the dielectric gate transistor and the selection transistor 6 can be n-channel type, and the operation speed can be increased.

また、強誘電体ゲートトランジスタのゲート電極４は、選択用トランジスタ６のゲート電極９側に設けることが望ましく、それによって、逆に設ける場合に比べて占有面積の縮小が容易になる。 Further, the gate electrode 4 of the ferroelectric gate transistor is preferably provided on the side of the gate electrode 9 of the selection transistor 6, which makes it easier to reduce the occupied area compared to the case where it is provided in reverse.

また、２Ｔｒ構造の場合、強誘電体ゲートトランジスタを半導体基板１に設けたウエル領域に設けた場合には、選択用トランジスタ６のソース領域７がウエル領域と重なるように積層すれば良く、専有面積は、従来のＦＥＴ型ＦＲＡＭと同等になる。 In the case of the 2Tr structure, when the ferroelectric gate transistor is provided in the well region provided in the semiconductor substrate 1, the source region 7 of the selection transistor 6 may be stacked so as to overlap the well region. Is equivalent to a conventional FET type FRAM.

この場合、選択用トランジスタ６のソース領域７と強誘電体ゲートトランジスタのウエル領域が、強誘電体ゲートトランジスタのドレイン領域の表面から延在する導電体層８を介して同電位にすることが望ましく、それによって、強誘電体ゲートトランジスタ及び選択用トランジスタ６を共にｎチャネル型とすることができ、動作速度を高めることができる。 In this case, it is desirable that the source region 7 of the selection transistor 6 and the well region of the ferroelectric gate transistor have the same potential via the conductor layer 8 extending from the surface of the drain region of the ferroelectric gate transistor. Thereby, both the ferroelectric gate transistor and the selection transistor 6 can be n-channel type, and the operation speed can be increased.

この場合も、選択用トランジスタ６のゲート電極９は、の強誘電体ゲートトランジスタのゲート電極４側に設けることが望ましく、それによって、逆に設ける場合に比べて占有面積の縮小が容易になる。 Also in this case, it is desirable to provide the gate electrode 9 of the selection transistor 6 on the side of the gate electrode 4 of the ferroelectric gate transistor, so that the occupation area can be easily reduced as compared with the case where it is provided in reverse.

また、情報保持部２を半導体基板１上に積層した縦型構造の強誘電体キャパシタから構成した場合には、選択用トランジスタ６も半導体基板１上に積層した縦型構造で構成して、強誘電体キャパシタと選択用トランジスタ６のソース領域７を半導体基板１に設けた拡散配線層によって接続すれば良く、半導体基板１を用いることによって配線層の設計自由度が高まる。 When the information holding unit 2 is composed of a ferroelectric capacitor having a vertical structure laminated on the semiconductor substrate 1, the selection transistor 6 is also composed of a vertical structure laminated on the semiconductor substrate 1, and is strongly The dielectric capacitor and the source region 7 of the selection transistor 6 may be connected by the diffusion wiring layer provided on the semiconductor substrate 1, and the use of the semiconductor substrate 1 increases the degree of freedom in designing the wiring layer.

本発明によれば、強誘電体メモリにおけるセル選択時に他のセルに電圧がかかるディスターブをなくして信頼性の向上と占有面積の低減を両立することができ、大容量の高信頼性のＦＲＡＭの実現が可能になる。 According to the present invention, a disturbance in which voltage is applied to other cells when a cell is selected in a ferroelectric memory can be eliminated, and both improvement in reliability and reduction in occupied area can be achieved. Realization is possible.

本発明は、不揮発性半導体記憶装置を、強誘電体膜の分極方向によってデータを記憶する強誘電体キャパシタ或いはＭＦＩＳ型ＦＥＴ等の強誘電体ゲートトランジスタのいずれかからなる情報保持部と情報保持部に直列に接続された選択用トランジスタとによって構成するとともに、情報保持部が強誘電体キャパシタから構成される場合には、情報保持部と選択用トランジスタの両方を半導体基板上に積層した縦型構造にし、情報保持部が強誘電体ゲートトランジスタで構成される場合には、情報保持部と選択用トランジスタの一方のみを半導体基板上に積層した縦型構造にし、他方を半導体基板内に横型構造で設けたものである。 The present invention relates to an information holding unit and an information holding unit comprising a nonvolatile semiconductor memory device, either a ferroelectric capacitor for storing data according to the polarization direction of a ferroelectric film, or a ferroelectric gate transistor such as an MFIS type FET. When the information holding unit is composed of a ferroelectric capacitor, a vertical structure in which both the information holding unit and the selection transistor are stacked on a semiconductor substrate. When the information holding unit is composed of a ferroelectric gate transistor, only one of the information holding unit and the selection transistor is stacked on the semiconductor substrate, and the other is formed in the horizontal structure in the semiconductor substrate. It is provided.

ここで、図２乃至図５を参照して本発明の実施例１の不揮発性半導体記憶装置を説明するが、まず、図２乃至図４を参照して本発明の実施例１の不揮発性半導体記憶装置の製造工程を説明する。
図２参照
まず、ｐ型シリコン基板１１上にゲート絶縁膜１２を介して、例えば、多結晶シリコンからなるゲート電極１３を設けるとともに、ゲート電極１３に自己整合するｎ⁺型ソース領域１４及びｎ⁺型ドレイン領域１５を形成する。 Here, the nonvolatile semiconductor memory device according to the first embodiment of the present invention will be described with reference to FIGS. 2 to 5. First, the nonvolatile semiconductor memory according to the first embodiment of the present invention will be described with reference to FIGS. A manufacturing process of the memory device will be described.
See Figure 2
First, a gate electrode 13 made of, for example, polycrystalline silicon is provided on a p-type silicon substrate 11 via a gate insulating film 12, and an n ⁺ -type source region 14 and an n ⁺ -type drain region self-aligned with the gate electrode 13 are provided. 15 is formed.

次いで、全面にＳｉＯ₂膜を設けたのち、ｎ⁺型ソース領域１４上のゲート電極よりにのみ残存させることによって、後述する縦型ＦＥＴからなるＭＦＩＳ型ＦＥＴのドレイン領域と分離するための素子分離膜１６とする。 Next, after providing a SiO ₂ film on the entire surface, it is left only from the gate electrode on the n ⁺ -type source region 14, thereby separating the element from the drain region of an MFIS type FET composed of a vertical FET described later. The film 16 is used.

次いで、厚さが、例えば、１０ｎｍのＴｉ膜１７と厚さが、例えば、９０ｎｍのＰｔ膜１８を順次堆積させたのち、パターニングして、少なくともｎ⁺型ソース領域１４の表面の一部を覆うように残存させて接続電極１９とする。 Next, a Ti film 17 having a thickness of, for example, 10 nm and a Pt film 18 having a thickness of, for example, 90 nm are sequentially deposited and then patterned to cover at least a part of the surface of the n ⁺ -type source region 14. Thus, the connection electrode 19 is left.

次いで、ＣＶＤ法を用いて厚さが、例えば、５００ｎｍのｎ⁺型多結晶シリコン層２０、厚さが、例えば、２００ｎｍのｐ^-型多結晶シリコン層２１、及び厚さが、例えば、５００ｎｍのｎ⁺型多結晶シリコン層２２を順次堆積させる。 Next, an n ⁺ type polycrystalline silicon layer 20 having a thickness of, for example, 500 nm, a p ⁻ type polycrystalline silicon layer 21 having a thickness of, for example, 200 nm, and a thickness of, for example, 500 nm using a CVD method. An n ⁺ type polycrystalline silicon layer 22 is sequentially deposited.

次いで、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、ｎ⁺型ソース領域１４を覆う接続電極１９のソース端側を除去する幅が、例えば、３００ｎｍの開口部２３を形成する。 Next, by performing dry etching using a predetermined mask (not shown), an opening 23 having a width of, for example, 300 nm for removing the source end side of the connection electrode 19 covering the n ⁺ type source region 14 is formed. To do.

図３参照
次いで、再び、ＣＶＤ法を用いてｐ^-型多結晶シリコン層を堆積させたのち、不要部を除去して表面を平坦化することによって、ｐ^-型チャネル領域２４とする。 See Figure 3
Next, a p ⁻ type polycrystalline silicon layer is deposited again using the CVD method, and then the unnecessary portion is removed and the surface is flattened to form the p ⁻ type channel region 24.

次いで、再び、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、ＭＦＩＳ型ＦＥＴの形成領域以外の領域に堆積したｎ⁺型多結晶シリコン層２２乃至ｎ⁺型多結晶シリコン層２０を除去する。 Next, the n ⁺ -type polycrystalline silicon layers 22 to n ⁺ -type polycrystalline silicon layers deposited in regions other than the MFIS FET formation region are again etched by using a predetermined mask (not shown). 20 is removed.

次いで、全面にＳｉＯ₂膜を堆積させたのち、平坦化することによって層間絶縁膜２５とする。 Next, after depositing a SiO ₂ film on the entire surface, the interlayer insulating film 25 is formed by planarization.

図４参照
次いで、残存するｎ⁺型多結晶シリコン層２２乃至ｎ⁺型多結晶シリコン層２０のゲート電極１３よりの部分を除去するとともに、ゲート電極１３よりのｎ⁺型ソース領域１４が露出しない程度に層間絶縁膜２５を除去して、幅が、例えば、３００ｎｍの開口部２６を形成する。
この時、残存したｎ⁺型多結晶シリコン膜２０がｎ⁺型ドレイン領域２７となり、ｎ⁺型多結晶シリコン膜２２がｎ⁺型ソース領域２８となる。 See Figure 4
Next, portions of the remaining n ⁺ -type polycrystalline silicon layer 22 to n ⁺ -type polycrystalline silicon layer 20 from the gate electrode 13 are removed, and the n ⁺ -type source region 14 from the gate electrode 13 is not exposed. The insulating film 25 is removed, and an opening 26 having a width of, for example, 300 nm is formed.
At this time, the remaining n ⁺ -type polycrystalline silicon film 20 becomes the n ⁺ -type drain region 27 and the n ⁺ -type polycrystalline silicon film 22 becomes the n ⁺ -type source region 28.

次いで、ＣＶＤ法を用いて開口部２６の内面にＩ膜として例えばＨｆＯ₂膜からなるとともに、厚さが、例えば、４ｎｍのゲート絶縁膜２９を堆積させ、引き続いて、ＣＶＤ法を用いてＨｆＯ₂膜上にＦ膜として例えば、ＳＢＴ膜からなるとともに、厚さが、例えば、１００ｎｍの強誘電体膜３０を堆積させる。 Then, together comprising, for example, HfO ₂ film as I film on the inner surface of the opening 26 by a CVD method, a thickness of, for example, by depositing a gate insulating film 29 of 4 nm, and subsequently, HfO ₂ by CVD On the film, for example, an SBT film is formed as an F film, and a ferroelectric film 30 having a thickness of, for example, 100 nm is deposited.

次いで、スパッタ法を用いて開口部２６を完全に埋め込むように、例えば、Ｐｔ膜を堆積させたのち平坦化することによって、ゲート電極３１を形成する。 Next, the gate electrode 31 is formed by, for example, depositing and flattening a Pt film so as to completely bury the opening 26 using a sputtering method.

以降は、通常多層配線構造を形成工程と同様に、層間絶縁膜を形成、接続ビアの形成、絶縁膜の形成、及び、配線の形成工程を必要とするだけ繰り返すことによって、ｎ⁺型ソース領域２８、ゲート電極３１、ゲート電極１３、及び、ｎ⁺型ドレイン領域１５に対する接続ビア／配線を形成する。 Thereafter, the n ⁺ type source region is formed by repeating the steps of forming the interlayer insulating film, forming the connection via, forming the insulating film, and forming the wiring as many times as necessary, as in the process of forming the normal multilayer wiring structure. 28, connection vias / wirings for the gate electrode 31, the gate electrode 13, and the n ⁺ -type drain region 15 are formed.

図５参照
図５は、本発明の実施例１の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図であり、上図がシンボル図であり、下図は概略的断面図である。
なお、図においては、図示を簡単にするためには、接続ビア／配線３３〜３６を同一の層準位に設けている。 See Figure 5
FIG. 5 is an explanatory diagram of a 2Tr nonvolatile semiconductor memory device according to the first embodiment of the present invention. The upper diagram is a symbol diagram, and the lower diagram is a schematic sectional view.
In the figure, in order to simplify the illustration, the connection via / wirings 33 to 36 are provided in the same layer level.

図から明らかなように、ＭＦＩＳ型ＦＥＴのｐ^-型チャネル領域２４は接続電極１９を介して選択トランジスタのｎ⁺型ソース領域１４と同電位になっているので、ＭＦＩＳ型ＦＥＴをｎチャネル型ＦＥＴとしても強誘電体膜３０への電圧の印加が可能になる。 As is apparent from the figure, since the p ⁻ type channel region 24 of the MFIS type FET is at the same potential as the n ⁺ type source region 14 of the selection transistor through the connection electrode 19, the MFIS type FET is changed to the n channel type FET. However, it is possible to apply a voltage to the ferroelectric film 30.

このように、本発明の実施例１においては、セル選択時のディスターブ防止のために２Ｔｒ構成にした不揮発性半導体記憶装置を構成するＭＦＩＳ型ＦＥＴを縦型としてセル選択用トランジスタに重なるように積層しているので、占有面積を従来の２Ｔｒ構成の不揮発性半導体記憶装置の約半分に縮小することができる。 As described above, in the first embodiment of the present invention, the MFIS FET constituting the non-volatile semiconductor memory device having the 2Tr configuration for preventing disturbance at the time of cell selection is stacked vertically so as to overlap the cell selection transistor. Therefore, the occupation area can be reduced to about half that of a conventional non-volatile semiconductor memory device having a 2Tr configuration.

また、ＭＦＩＳ型ＦＥＴを縦型を縦型とすることによって、ＭＦＩＳ型ＦＥＴのｐ^-型チャネル領域を接続電極を介して選択トランジスタのｎ⁺型ソース領域と同電位にすることが可能になり、それによって、ＭＦＩＳ型ＦＥＴもｎチャネル型にすることができるので、従来の２Ｔｒ構成の不揮発性半導体記憶装置に比べて動作速度を高速にすることができる。 Further, by changing the vertical type of the MFIS type FET, the p ⁻ type channel region of the MFIS type FET can be set to the same potential as the n ⁺ type source region of the selection transistor through the connection electrode. As a result, the MFIS type FET can also be an n-channel type, so that the operation speed can be increased as compared with the conventional nonvolatile semiconductor memory device having a 2Tr configuration.

次に、図６乃至図９を参照して本発明の実施例２の不揮発性半導体記憶装置を説明するが、まず、図６乃至図８を参照して本発明の実施例２の不揮発性半導体記憶装置の製造工程を説明する。
図６参照
まず、ｎ型シリコン基板４１にｐ型ウエル領域４２を形成したのち、ｐ型ウエル領域４２上に厚さが、例えば、４ｎｍのＨｆＯ₂膜からなるゲート絶縁膜４３を設け、次いで、ＳＢＴ膜からなる強誘電体膜４４を設けたのち、Ｐｔゲート電極４５を設け、このゲート構造体の両側にゲート構造体と自己整合するｎ⁺型ソース領域４６及びｎ⁺型ドレイン領域４７を形成することによって、ＭＦＩＳ型ＦＥＴを構成する。 Next, the nonvolatile semiconductor memory device according to the second embodiment of the present invention will be described with reference to FIGS. 6 to 9. First, the nonvolatile semiconductor memory according to the second embodiment of the present invention will be described with reference to FIGS. A manufacturing process of the memory device will be described.
See FIG.
First, after forming a p-type well region 42 on an n-type silicon substrate 41, a gate insulating film 43 made of an HfO ₂ film having a thickness of, for example, 4 nm is provided on the p-type well region 42, and then from an SBT film. After providing the ferroelectric film 44, a Pt gate electrode 45 is provided, and an n ⁺ -type source region 46 and an n ⁺ -type drain region 47 that are self-aligned with the gate structure are formed on both sides of the gate structure. , MFIS type FET is configured.

次いで、全面にＳｉＯ₂膜を設けたのち、ｎ⁺型ソース領域４６上のゲート電極よりにのみ残存させることによって、後述する縦型ＦＥＴからなるセル選択トランジスタのソース領域と分離するための素子分離膜４８とする。 Next, after providing a SiO ₂ film on the entire surface, it is left only from the gate electrode on the n ⁺ -type source region 46, thereby separating the element from the source region of a cell selection transistor composed of a vertical FET described later. The film 48 is used.

次いで、厚さが、例えば、１０ｎｍのＴｉ膜４９と厚さが、例えば、９０ｎｍのＰｔ膜５０を順次堆積させたのち、パターニングして、少なくともｎ⁺型ドレイン領域４７の端部及びｐ型ウエル領域４２の表面を覆うように残存させて接続電極５１とする。 Next, a Ti film 49 having a thickness of, for example, 10 nm and a Pt film 50 having a thickness of, for example, 90 nm are sequentially deposited, followed by patterning, and at least the end of the n ⁺ -type drain region 47 and the p-type well. The connection electrode 51 is left so as to cover the surface of the region 42.

次いで、ＣＶＤ法を用いて厚さが、例えば、５００ｎｍのｎ⁺型多結晶シリコン層５２、厚さが、例えば、２００ｎｍのｐ^-型多結晶シリコン層５３、及び厚さが、例えば、５００ｎｍのｎ⁺型多結晶シリコン層５４を順次堆積させる。 Next, an n ⁺ type polycrystalline silicon layer 52 having a thickness of, for example, 500 nm, a p ⁻ type polycrystalline silicon layer 53 having a thickness of, for example, 200 nm, and a thickness of, for example, 500 nm using a CVD method. An n ⁺ type polycrystalline silicon layer 54 is sequentially deposited.

次いで、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、接続電極５１を投影的に覆うようにｎ⁺型ソース領域５５／ｐ^-型チャネル領域５６／ｎ⁺型ドレイン領域５７からなる積層構造を残存させる。 Next, by dry etching using a predetermined mask (not shown), the n ⁺ type source region 55 / p ⁻ type channel region 56 / n ⁺ type drain region 57 so as to projectly cover the connection electrode 51. The laminated structure consisting of

図７参照
次いで、全面にＳｉＯ₂膜を堆積させたのち、平坦化することによって層間絶縁膜５８とする。
次いで、素子分離膜４８上の層間絶縁膜５８を除去して、幅が、例えば、３００ｎｍの開口部５９を形成する。 See FIG.
Next, after depositing a SiO ₂ film on the entire surface, the interlayer insulating film 58 is formed by planarization.
Next, the interlayer insulating film 58 on the element isolation film 48 is removed, and an opening 59 having a width of, for example, 300 nm is formed.

次いで、ＣＶＤ法を用いて開口部５９の内面にＳｉＯ₂膜を堆積させてゲート絶縁膜６０とする。 Next, a SiO ₂ film is deposited on the inner surface of the opening 59 using the CVD method to form the gate insulating film 60.

図８参照
次いで、ＣＶＤ法を用いて開口部５９を完全に埋め込むように、例えば、多結晶シリコン膜を堆積させたのち平坦化することによって、ゲート電極６１を形成する。 See FIG.
Next, the gate electrode 61 is formed by, for example, depositing a polycrystalline silicon film and then planarizing it so as to completely fill the opening 59 using the CVD method.

以降は、通常多層配線構造を形成工程と同様に、層間絶縁膜６２を形成、接続ビアの形成、絶縁膜の形成、及び、配線の形成工程を必要とするだけ繰り返すことによって、ｎ⁺型ドレイン領域５７、ゲート電極６１、Ｐｔゲート電極４５、及び、ｎ⁺型ソース領域４６に対する接続ビア／配線６３〜６６を形成する。 Thereafter, the n ⁺ -type drain is formed by repeating the steps of forming the interlayer insulating film 62, forming the connection via, forming the insulating film, and forming the wiring as many times as necessary in the same process as the formation process of the normal multilayer wiring structure. Connection via / wirings 63 to 66 for the region 57, the gate electrode 61, the Pt gate electrode 45, and the n ⁺ type source region 46 are formed.

図９参照
図９は、本発明の実施例２の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図であり、上図がシンボル図であり、下図は概略的断面図である。
なお、図においては、図示を簡単にするために、接続ビア／配線６３〜６６を同一の層準位に設けている。 See FIG.
FIG. 9 is a configuration explanatory diagram of a 2Tr nonvolatile semiconductor memory device according to the second embodiment of the present invention, in which the upper diagram is a symbol diagram and the lower diagram is a schematic cross-sectional view.
In the figure, in order to simplify the illustration, connection via / wirings 63 to 66 are provided at the same layer level.

図から明らかなように、ＭＦＩＳ型ＦＥＴのｐ型チャネル領域はｐ型ウエル領域４２を介して接続電極５１によって選択トランジスタのｎ⁺型ソース領域５５と同電位になっているので、ＭＦＩＳ型ＦＥＴをｎチャネル型ＦＥＴとしても強誘電体膜３０への電圧の印加が可能になる。 As is apparent from the figure, the p-type channel region of the MFIS FET is at the same potential as the n ⁺ -type source region 55 of the selection transistor by the connection electrode 51 through the p-type well region 42. A voltage can be applied to the ferroelectric film 30 as an n-channel FET.

このように、本発明の実施例２においては、セル選択時のディスターブ防止のために２Ｔｒ構成にした不揮発性半導体記憶装置を構成するセル選択トランジスタを縦型としてＭＦＩＳ型ＦＥＴに重なるように積層しているので、占有面積を従来の１Ｔｒ構成の不揮発性半導体記憶装置と同じにすることができる。 As described above, in the second embodiment of the present invention, the cell selection transistor constituting the non-volatile semiconductor memory device having the 2Tr configuration for preventing disturbance at the time of cell selection is stacked vertically so as to overlap the MFIS FET. Therefore, the occupied area can be made the same as that of the conventional nonvolatile semiconductor memory device having the 1Tr configuration.

また、セル選択トランジスタを縦型を縦型とすることによって、ＭＦＩＳ型ＦＥＴのｐ^-型チャネル領域をｐ型ウエル領域及び接続電極を介して選択トランジスタのｎ⁺型ソース領域と同電位にすることが可能になり、それによって、ＭＦＩＳ型ＦＥＴもｎチャネル型にすることができるので、従来の２Ｔｒ構成の不揮発性半導体記憶装置に比べて動作速度を高速にすることができる。 Further, by making the cell selection transistor vertical type, the p ⁻ type channel region of the MFIS type FET is set to the same potential as the n ⁺ type source region of the selection transistor through the p type well region and the connection electrode. As a result, the MFIS FET can also be made to be an n-channel type, so that the operation speed can be increased as compared with the conventional 2Tr nonvolatile semiconductor memory device.

また、この実施例２においては、ＭＦＩＳ型ＦＥＴは通常の横型であるので、強誘電体膜を制御性良く形成することができ、ＭＦＩＳ型ＦＥＴの特性がより安定する。 In Example 2, since the MFIS type FET is a normal lateral type, the ferroelectric film can be formed with good controllability, and the characteristics of the MFIS type FET are more stable.

次に、図１０乃至図１３を参照して本発明の実施例３の不揮発性半導体記憶装置を説明するが、まず、図１０乃至図１２を参照して本発明の実施例３の不揮発性半導体記憶装置の製造工程を説明する。
図１０参照
まず、ｐ型シリコン基板７１にｎ⁺型拡散配線層７２を形成したのち、全面に、ＳｉＯ₂膜を設けたのち、ｎ⁺型拡散配線層７２の中央部を覆うようにパターニングして素子分離膜７３とする。 Next, the nonvolatile semiconductor memory device according to the third embodiment of the present invention will be described with reference to FIGS. 10 to 13. First, the nonvolatile semiconductor memory according to the third embodiment of the present invention will be described with reference to FIGS. A manufacturing process of the memory device will be described.
See FIG.
First, after forming an n ⁺ -type diffusion wiring layer 72 on a p-type silicon substrate 71, an SiO ₂ film is formed on the entire surface, and then patterned so as to cover the central portion of the n ⁺ -type diffusion wiring layer 72, thereby isolating elements. The film 73 is used.

次いで、厚さが、例えば、１０ｎｍのＴｉ膜７４と厚さが、例えば、９０ｎｍのＰｔ膜７５を順次堆積させたのち、パターニングして、ｎ⁺型拡散配線層７２の一方の露出端を覆うように形成して接続電極７６とする。 Next, a Ti film 74 having a thickness of, for example, 10 nm and a Pt film 75 having a thickness of, for example, 90 nm are sequentially deposited and then patterned to cover one exposed end of the n ⁺ -type diffusion wiring layer 72. Thus, the connection electrode 76 is formed.

次いで、ＣＶＤ法を用いて厚さが、例えば、５００ｎｍのｎ⁺型多結晶シリコン層７７、厚さが、例えば、２００ｎｍのｐ^-型多結晶シリコン層７８、及び厚さが、例えば、５００ｎｍのｎ⁺型多結晶シリコン層７９を順次堆積させる。 Next, an n ⁺ type polycrystalline silicon layer 77 having a thickness of, for example, 500 nm, a p ⁻ type polycrystalline silicon layer 78 having a thickness of, for example, 200 nm, and a thickness of, for example, 500 nm using the CVD method. An n ⁺ type polycrystalline silicon layer 79 is sequentially deposited.

次いで、所定のマスク（図示は省略）を用いてドライ・エッチングすることによって、ｎ⁺型拡散配線層７２の他方の露出端部を覆うようにパターニングしてｎ⁺型ソース領域８０／ｐ^-型チャネル領域８１／ｎ⁺型ドレイン領域８２からなる積層構造を形成したのち、全面にＳｉＯ₂膜を堆積させたのち、平坦化することによって層間絶縁膜８３とする。 Next, the n ⁺ type source region 80 / p ⁻ type is patterned by covering the other exposed end of the n ⁺ type diffusion wiring layer 72 by dry etching using a predetermined mask (not shown). After forming a laminated structure including the channel region 81 / n ⁺ -type drain region 82, an SiO ₂ film is deposited on the entire surface, and then planarized to form the interlayer insulating film 83.

図１１参照
次いで、素子分離膜７３上の層間絶縁膜８３を除去して、幅が、例えば、３００ｎｍの開口部８４を形成したのち、ＣＶＤ法を用いて開口部８４の内面にＳｉＯ₂膜を堆積させてゲート絶縁膜８５とし、次いで、ＣＶＤ法を用いて開口部８４を完全に埋め込むように、例えば、多結晶シリコン膜を堆積させたのち平坦化することによって、ゲート電極８６を形成する。 See FIG.
Next, the interlayer insulating film 83 on the element isolation film 73 is removed to form an opening 84 having a width of, for example, 300 nm, and then a SiO ₂ film is deposited on the inner surface of the opening 84 using a CVD method. A gate electrode 86 is formed by depositing and then flattening, for example, a polycrystalline silicon film so that the gate insulating film 85 is formed, and then the opening 84 is completely filled using the CVD method.

次いで、接続電極７６上の層間絶縁膜８３を除去して、幅が、例えば、３００ｎｍの開口部８７を形成する。 Next, the interlayer insulating film 83 on the connection electrode 76 is removed, and an opening 87 having a width of, for example, 300 nm is formed.

図１２参照
次いで、スパッタ法を用いて開口部８７の内面にＰｔ下部電極８８を形成したのち、ＣＶＤ法を用いて例えば、ＳＢＴ膜からなるとともに、厚さが、例えば、８０ｎｍの強誘電体膜８９を堆積させる。
次いで、スパッタ法を用いて開口部８７を完全に埋め込むように、例えば、Ｐｔ膜を堆積させたのち平坦化することによって、Ｐｔ上部電極９０を形成する。 See FIG.
Next, after forming a Pt lower electrode 88 on the inner surface of the opening 87 by sputtering, a ferroelectric film 89 made of, for example, an SBT film and having a thickness of, for example, 80 nm is deposited by CVD. Let
Next, a Pt upper electrode 90 is formed by, for example, depositing and flattening a Pt film so as to completely fill the opening 87 by using a sputtering method.

以降は、通常多層配線構造を形成工程と同様に、層間絶縁膜の形成、接続ビアの形成、絶縁膜の形成、及び、配線の形成工程を必要とするだけ繰り返すことによって、ｎ⁺型ドレイン領域８２、ゲート電極８６及びＰｔ上部電極９０に対する接続ビア／配線９２〜９４を形成する。 Thereafter, the n ⁺ -type drain region is formed by repeating the formation of the interlayer insulating film, the formation of the connection via, the formation of the insulating film, and the formation of the wiring as many times as necessary in the normal multilayer wiring structure as in the forming process. 82, connection vias / wirings 92 to 94 for the gate electrode 86 and the Pt upper electrode 90 are formed.

図１３参照
図１３は、本発明の実施例３の１Ｔｒ＋１Ｃ構成の不揮発性半導体記憶装置の構成説明図であり、上図がシンボル図であり、下図は概略的断面図である。
なお、図においては、図示を簡単にするために、接続ビア／配線９２〜９４を同一の層準位に設けている。 See FIG.
FIG. 13 is a configuration explanatory diagram of a non-volatile semiconductor memory device having a 1Tr + 1C configuration according to Embodiment 3 of the present invention, in which the upper diagram is a symbol diagram and the lower diagram is a schematic cross-sectional view.
In the figure, in order to simplify the illustration, connection via / wirings 92 to 94 are provided in the same layer level.

このように、本発明の実施例３においては、強誘電体キャパシタとセル選択トランジスタの両方を縦型としているので、占有面積が縮小され、特に、縦型強誘電体キャパシタをシリンダー形状にしているので、小さい専有面積で大きな容量を得ることができる。 As described above, in Example 3 of the present invention, both the ferroelectric capacitor and the cell selection transistor are of the vertical type, so that the occupied area is reduced. In particular, the vertical type ferroelectric capacitor has a cylindrical shape. Therefore, a large capacity can be obtained with a small exclusive area.

また、本発明の実施例３においては、半導体基板側に拡散配線層を形成しているので、多層配線構造を形成する際の設計自由度が高まることになる。 In Example 3 of the present invention, since the diffusion wiring layer is formed on the semiconductor substrate side, the degree of freedom in design when forming the multilayer wiring structure is increased.

以上、本発明の各実施例を説明してきたが、本発明は各実施例に記載された構成・条件等に限られるものではなく各種の変更が可能であり、例えば、上記の導電型は一例であり、ＭＦＩＳ型ＦＥＴとセル選択トランジスタの一方をｎチャネル型とし、他方をｐチャネル型としても良いし、或いは、両方をｐチャネル型にしても良いものである。
いずれの場合にも、接続電極によってＭＦＩＳ型ＦＥＴのチャネル領域或いはウエル領域とセル選択トランジスタのソース領域とが電気的に同電位になっているので、問題はない。 The embodiments of the present invention have been described above. However, the present invention is not limited to the configurations and conditions described in the embodiments, and various modifications can be made. For example, the conductivity type is an example. One of the MFIS type FET and the cell selection transistor may be an n-channel type and the other may be a p-channel type, or both may be a p-channel type.
In any case, there is no problem because the channel region or well region of the MFIS FET and the source region of the cell selection transistor are electrically at the same potential due to the connection electrode.

また、各構成要素の成膜方法として、スパッタ法やＣＶＤ法を用いているが、この成膜方法に関しては、公知の各種の成膜方法に置き換え可能であり、実施例に記載した成膜方法に限られるものではない。 In addition, although a sputtering method or a CVD method is used as a film forming method for each component, the film forming method can be replaced with various known film forming methods, and the film forming methods described in the examples. It is not limited to.

また、上記の実施例１及び２においては、Ｉ層としてＨｆＯ₂を用いているが、ＨｆＯ₂に限られるものではなく、Ａｌ₂Ｏ₃、ＺｒＯ₂、Ｔａ₂Ｏ₃、ＬａＯ、ＰｒＯ、ＧｄＯ、ＤｙＯ、ＳｃＯ等の各種の２元化合物のＨｉｇｈ−ｋ膜、或いは、ＨｆＳｉＯＮ，ＨｆＳｉＯ，ＨｆＡｌＯＮ等の各種の多元化合物のＨｉｇｈ−ｋ膜、或いは、これらにＢｉ、Ｎｂ、Ｖ、Ｃｒ、Ｍｎ、Ｗ、Ｍｏ、Ｒｅ、Ｙを添加したＨｉｇｈ−ｋ膜を用いても良いものである。 In Examples 1 and 2, HfO ₂ is used as the I layer, but is not limited to HfO ₂ , and is not limited to Al ₂ O ₃ , ZrO ₂ , Ta ₂ O ₃ , LaO, PrO, GdO. High-k films of various binary compounds such as DyO and ScO, or High-k films of various multi-component compounds such as HfSiON, HfSiO, and HfAlON, or Bi, Nb, V, Cr, Mn, A High-k film to which W, Mo, Re, or Y is added may be used.

また、上記の各実施例においては、強誘電体膜としてＳＢＴ膜を用いているが、ＳＢＴ膜に限られるものではなく、ＢＬＴ膜、ＰＺＴ膜、ＢＦＯ膜、ＬｕＦｅＯ₃膜等の公知の強誘電体キャパシタに用いられている他の強誘電体膜を用いても良いものである。 In each of the above-described embodiments, the SBT film is used as the ferroelectric film. However, the ferroelectric film is not limited to the SBT film, and known ferroelectrics such as a BLT film, a PZT film, a BFO film, and a LuFeO ₃ film are used. Other ferroelectric films used for the body capacitor may be used.

また、上記の各実施例においては、強誘電体膜に接する電極としてＰｔを用いているがＰｔに限られるものではなく、Ｉｒ或いはＲｕを用いても良いものであり、さらには、導電性酸化物であるＩｒＯ₂、ＲｕＯ₂、ＳｒＲｕＯ₃、ＲｅＯ₂を用いても良いものである。 In each of the above embodiments, Pt is used as an electrode in contact with the ferroelectric film. However, the present invention is not limited to Pt, and Ir or Ru may be used. IrO ₂ , RuO ₂ , SrRuO ₃ , and ReO ₂ which are materials may be used.

ここで、再び、図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１）強誘電体膜３の分極方向によってデータを記憶する情報保持部２と前記情報保持部２に直列に接続された選択用トランジスタ６の少なくとも一方を半導体基板１上に積層した縦型構造にするとともに、前記情報保持部２が強誘電体キャパシタから構成される場合には、前記情報保持部２と選択用トランジスタ６の両方を前記半導体基板１上に積層した縦型構造にし、前記情報保持部２が強誘電体ゲートトランジスタで構成される場合には、前記情報保持部２と選択用トランジスタ６の一方のみを前記半導体基板１上に積層した縦型構造にし、他方を前記半導体基板１内に横型構造で設けることを特徴とする不揮発性半導体記憶装置。
（付記２）上記選択用トランジスタ６を上記半導体基板１に設けるとともに、前記強誘電体ゲートトランジスタのチャネル領域５が前記選択用トランジスタ６のソース領域７と重なるように積層したことを特徴とする付記１記載の不揮発性半導体記憶装置。
（付記３）上記強誘電体ゲートトランジスタのチャネル領域５と上記選択用トランジスタ６のソース領域７が、前記ソース領域７の表面に設けた導電体層８を介して同電位になっていることを特徴とする付記２記載の不揮発性半導体記憶装置。
（付記４）上記強誘電体ゲートトランジスタ及び上記選択用トランジスタ６がｎチャネル型であることを特徴とする付記３記載の不揮発性半導体記憶装置。
（付記５）上記強誘電体ゲートトランジスタのゲート電極４が、上記の選択用トランジスタ６のゲート電極９側に設けられていることを特徴とする付記２乃至４のいずれか１に記載の不揮発性半導体記憶装置。
（付記６）上記強誘電体ゲートトランジスタを上記半導体基板１に設けたウエル領域に設けるとともに、前記選択用トランジスタ６のソース領域７が前記ウエル領域と重なるように積層したことを特徴とする付記１記載の不揮発性半導体記憶装置。
（付記７）上記選択用トランジスタ６のソース領域７と上記強誘電体ゲートトランジスタのウエル領域が、前記強誘電体ゲートトランジスタのドレイン領域の表面から延在する導電体層８を介して同電位になっていることを特徴とする付記６記載の不揮発性半導体記憶装置。
（付記８）上記強誘電体ゲートトランジスタ及び上記選択用トランジスタ６がｎチャネル型であることを特徴とする付記７記載の不揮発性半導体記憶装置。
（付記９）上記選択用トランジスタ６のゲート電極９が、上記強誘電体ゲートトランジスタのゲート電極４側に設けられていることを特徴とする付記６乃至８のいずれか１に記載の不揮発性半導体記憶装置。
（付記１０）上記情報保持部２が上記半導体基板１上に積層した縦型構造の強誘電体キャパシタから構成されるとともに、上記選択用トランジスタ６も前記半導体基板１上に積層した縦型構造で構成され、前記強誘電体キャパシタと前記選択用トランジスタ６のソース領域７を前記半導体基板１に設けた拡散配線層によって接続したことを特徴とする付記１記載の半導体記憶装置。 Here, the detailed features of the present invention will be described again with reference to FIG.
Again see Figure 1
(Supplementary Note 1) A vertical type in which at least one of an information holding unit 2 for storing data according to the polarization direction of the ferroelectric film 3 and a selection transistor 6 connected in series to the information holding unit 2 is stacked on the semiconductor substrate 1. When the information holding unit 2 is composed of a ferroelectric capacitor, the vertical structure in which both the information holding unit 2 and the selection transistor 6 are stacked on the semiconductor substrate 1 is used. When the information holding unit 2 is composed of a ferroelectric gate transistor, only one of the information holding unit 2 and the selection transistor 6 is stacked on the semiconductor substrate 1, and the other is set on the semiconductor substrate. A non-volatile semiconductor memory device comprising a horizontal structure in 1.
(Supplementary note 2) The selection transistor 6 is provided on the semiconductor substrate 1, and the channel region 5 of the ferroelectric gate transistor is stacked so as to overlap the source region 7 of the selection transistor 6. 1. The nonvolatile semiconductor memory device according to 1.
(Supplementary Note 3) The channel region 5 of the ferroelectric gate transistor and the source region 7 of the selection transistor 6 are at the same potential via the conductor layer 8 provided on the surface of the source region 7. The nonvolatile semiconductor memory device according to appendix 2, which is characterized by
(Supplementary note 4) The nonvolatile semiconductor memory device according to supplementary note 3, wherein the ferroelectric gate transistor and the selection transistor 6 are n-channel type.
(Supplementary Note 5) The nonvolatile electrode according to any one of Supplementary Notes 2 to 4, wherein the gate electrode 4 of the ferroelectric gate transistor is provided on the gate electrode 9 side of the selection transistor 6. Semiconductor memory device.
(Supplementary Note 6) The ferroelectric gate transistor is provided in a well region provided in the semiconductor substrate 1, and the source region 7 of the selection transistor 6 is stacked so as to overlap the well region. The nonvolatile semiconductor memory device described.
(Supplementary Note 7) The source region 7 of the selection transistor 6 and the well region of the ferroelectric gate transistor have the same potential via the conductor layer 8 extending from the surface of the drain region of the ferroelectric gate transistor. The nonvolatile semiconductor memory device according to appendix 6, wherein:
(Supplementary note 8) The nonvolatile semiconductor memory device according to supplementary note 7, wherein the ferroelectric gate transistor and the selection transistor 6 are n-channel type.
(Supplementary note 9) The nonvolatile semiconductor according to any one of supplementary notes 6 to 8, wherein the gate electrode 9 of the selection transistor 6 is provided on the gate electrode 4 side of the ferroelectric gate transistor. Storage device.
(Supplementary Note 10) The information holding unit 2 is composed of a ferroelectric capacitor having a vertical structure laminated on the semiconductor substrate 1, and the selection transistor 6 also has a vertical structure laminated on the semiconductor substrate 1. 2. The semiconductor memory device according to claim 1, wherein the ferroelectric capacitor and the source region 7 of the selection transistor 6 are connected by a diffusion wiring layer provided on the semiconductor substrate 1.

本発明の原理的構成の説明図である。It is explanatory drawing of the fundamental structure of this invention. 本発明の実施例１の不揮発性半導体記憶装置の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the non-volatile semiconductor memory device of Example 1 of this invention. 本発明の実施例１の不揮発性半導体記憶装置の図２以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process until the middle of FIG. 2 and subsequent figures of the non-volatile semiconductor memory device of Example 1 of this invention. 本発明の実施例１の不揮発性半導体記憶装置の図３以降の製造工程の説明図である。FIG. 4 is an explanatory diagram of the manufacturing process of FIG. 3 and subsequent drawings of the nonvolatile semiconductor memory device according to Example 1 of the invention. 本発明の実施例１の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図である。1 is a configuration explanatory diagram of a non-volatile semiconductor memory device having a 2Tr configuration according to a first embodiment of the present invention. 本発明の実施例２の不揮発性半導体記憶装置の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the non-volatile semiconductor memory device of Example 2 of this invention. 本発明の実施例２の不揮発性半導体記憶装置の図６以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 6 of the non-volatile semiconductor memory device of Example 2 of this invention. 本発明の実施例２の不揮発性半導体記憶装置の図７以降の製造工程の説明図である。FIG. 8 is an explanatory diagram of the manufacturing process of FIG. 7 and subsequent drawings of the nonvolatile semiconductor memory device according to Example 2 of the invention. 本発明の実施例２の２Ｔｒ構成の不揮発性半導体記憶装置の構成説明図である。FIG. 6 is a configuration explanatory diagram of a 2Tr configuration nonvolatile semiconductor memory device according to a second embodiment of the present invention. 本発明の実施例３の不揮発性半導体記憶装置の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the non-volatile semiconductor memory device of Example 3 of this invention. 本発明の実施例３の不揮発性半導体記憶装置の図１０以降の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle after FIG. 10 of the non-volatile semiconductor memory device of Example 3 of this invention. 本発明の実施例３の不揮発性半導体記憶装置の図１１以降の製造工程の説明図である。FIG. 11 is an explanatory diagram of the manufacturing process of FIG. 11 and subsequent drawings of the nonvolatile semiconductor memory device according to Example 3 of the invention. 本発明の実施例３の１Ｔｒ＋１Ｃ構成の不揮発性半導体記憶装置の構成説明図である。FIG. 6 is a configuration explanatory diagram of a nonvolatile semiconductor memory device having a 1Tr + 1C configuration according to a third embodiment of the present invention. 本発明者の提案による２ＴｒＦＲＡＭの構成説明図である。It is a structure explanatory drawing of 2TrFRAM by a proposal of this inventor.

符号の説明Explanation of symbols

１半導体基板
２情報保持部
３強誘電体膜
４ゲート電極
５チャネル領域
６選択用トランジスタ
７ソース領域
８導電体層
９ゲート電極
１１ｐ型シリコン基板
１２ゲート絶縁膜
１３ゲート電極
１４ｎ⁺型ソース領域
１５ｎ⁺型ドレイン領域
１６素子分離膜
１７Ｔｉ膜
１８Ｐｔ膜
１９接続電極
２０ｎ⁺型多結晶シリコン層
２１ｐ^-型多結晶シリコン層
２２ｎ⁺型多結晶シリコン層
２３開口部
２４ｐ^-型チャネル領域
２５層間絶縁膜
２６開口部
２７ｎ⁺型ドレイン領域
２８ｎ⁺型ソース領域
２９ゲート絶縁膜
３０強誘電体膜
３１ゲート電極
３２層間絶縁膜
３３〜３６接続ビア／配線
４１ｎ型シリコン基板
４２ｐ型ウエル領域
４３ゲート絶縁膜
４４強誘電体膜
４５Ｐｔゲート電極
４６ｎ⁺型ソース領域
４７ｎ⁺型ドレイン領域
４８素子分離膜
４９Ｔｉ膜
５０Ｐｔ膜
５１接続電極
５２ｎ⁺型多結晶シリコン層
５３ｐ^-型多結晶シリコン層
５４ｎ⁺型多結晶シリコン層
５５ｎ⁺型ソース領域
５６ｐ^-型チャネル領域
５７ｎ⁺型ドレイン領域
５８層間絶縁膜
５９開口部
６０ゲート絶縁膜
６１ゲート電極
６２層間絶縁膜
６３〜６６接続ビア／配線
７１ｐ型シリコン基板
７２ｎ⁺型拡散配線層
７３素子分離膜
７４Ｔｉ膜
７５Ｐｔ膜
７６接続電極
７７ｎ⁺型多結晶シリコン層
７８ｐ^-型多結晶シリコン層
７９ｎ⁺型多結晶シリコン層
８０ｎ⁺型ソース領域
８１ｐ^-型チャネル領域
８２ｎ⁺型ドレイン領域
８３層間絶縁膜
８４開口部
８５ゲート絶縁膜
８６ゲート電極
８７開口部
８８Ｐｔ下部電極
８９強誘電体膜
９０Ｐｔ上部電極
９１層間絶縁膜
９２〜９４接続ビア／配線
１０１ｐ型シリコン基板
１０２ゲート絶縁膜
１０３多結晶シリコンゲート電極
１０４ｎ⁺型ドレイン領域
１０５ｎ⁺型ソース領域
１０６接続電極
１１１ｎ型ウエル領域
１１２絶縁膜
１１３強誘電体膜
１１４Ｐｔゲート電極
１１５ｐ⁺型ドレイン領域
１１６ｐ⁺型ソース領域 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Information holding part 3 Ferroelectric film 4 Gate electrode 5 Channel region 6 Selection transistor 7 Source region 8 Conductor layer 9 Gate electrode 11 P-type silicon substrate 12 Gate insulating film 13 Gate electrode 14 n ⁺ type source region 15 n ⁺ -type drain region 16 isolation layer 17 Ti layer 18 Pt layer 19 connecting electrodes 20 n ⁺ -type polycrystalline silicon layer 21 p ^- -type polycrystalline silicon layer 22 n ⁺ -type polycrystalline silicon layer 23 openings 24 p ^- -type Channel region 25 Interlayer insulating film 26 Opening 27 n ⁺ type drain region 28 n ⁺ type source region 29 Gate insulating film 30 Ferroelectric film 31 Gate electrode 32 Interlayer insulating films 33 to 36 Connection via / wiring 41 n-type silicon substrate 42 p-type well region 43 a gate insulating film 44 ferroelectric film 45 Pt gate electrode 46 n ⁺ -type source region 47 n ⁺ -type drain region 48 containing Separation membrane 49 Ti film 50 Pt film 51 connecting electrodes 52 n ⁺ -type polycrystalline silicon layer 53 p ^- -type polycrystalline silicon layer 54 n ⁺ -type polycrystalline silicon layer 55 n ⁺ -type source region 56 p ^- -type channel region 57 n ⁺ Type drain region 58 Interlayer insulating film 59 Opening 60 Gate insulating film 61 Gate electrode 62 Interlayer insulating films 63-66 Connection via / wiring 71 p type silicon substrate 72 n ⁺ type diffusion wiring layer 73 Element isolation film 74 Ti film 75 Pt film 76 connection electrode 77 n ⁺ type polycrystalline silicon layer 78 p ⁻ type polycrystalline silicon layer 79 n ⁺ type polycrystalline silicon layer 80 n ⁺ type source region 81 p ⁻ type channel region 82 n ⁺ type drain region 83 interlayer insulating film 84 Opening 85 Gate insulating film 86 Gate electrode 87 Opening 88 Pt lower electrode 89 Ferroelectric film 90 Pt upper electrode 91 Interlayer insulating films 92 to 94 Connection via / wiring 01 p-type silicon substrate 102 a gate insulating film 103 polysilicon gate electrode 104 n ⁺ -type drain region 105 n ⁺ -type source region 106 connection electrode 111 n-type well region 112 insulating film 113 ferroelectric film 114 Pt gate electrode 115 p ⁺ Type drain region 116 p ⁺ type source region

Claims

強誘電体膜の分極方向によってデータを記憶する情報保持部と前記情報保持部に直列に接続された選択用トランジスタの少なくとも一方を半導体基板上に積層した縦型構造にするとともに、前記情報保持部が強誘電体キャパシタから構成される場合には、前記情報保持部と選択用トランジスタの両方を前記半導体基板上に積層した縦型構造にし、前記情報保持部が強誘電体ゲートトランジスタで構成される場合には、前記情報保持部と選択用トランジスタの一方のみを前記半導体基板上に積層した縦型構造にし、他方を前記半導体基板内に横型構造で設けることを特徴とする不揮発性半導体記憶装置。 The information holding unit has a vertical structure in which at least one of an information holding unit for storing data according to the polarization direction of the ferroelectric film and a selection transistor connected in series to the information holding unit is stacked on a semiconductor substrate. Is composed of a ferroelectric capacitor, it has a vertical structure in which both the information holding part and the selection transistor are stacked on the semiconductor substrate, and the information holding part is constituted by a ferroelectric gate transistor. In this case, the nonvolatile semiconductor memory device is characterized in that only one of the information holding unit and the selection transistor is stacked in a vertical structure on the semiconductor substrate, and the other is provided in the semiconductor substrate in a horizontal structure.

上記選択用トランジスタを上記半導体基板に設けるとともに、前記強誘電体ゲートトランジスタのチャネル領域が前記選択用トランジスタのソース領域と重なるように積層したことを特徴とする請求項１記載の不揮発性半導体記憶装置。 2. The nonvolatile semiconductor memory device according to claim 1, wherein the selection transistor is provided on the semiconductor substrate, and is stacked so that a channel region of the ferroelectric gate transistor overlaps a source region of the selection transistor. .

上記強誘電体ゲートトランジスタのチャネル領域と上記選択用トランジスタのソース領域が、前記ソース領域の表面に設けた導電体層を介して同電位になっていることを特徴とする請求項２記載の不揮発性半導体記憶装置。 3. The nonvolatile memory according to claim 2, wherein the channel region of the ferroelectric gate transistor and the source region of the selection transistor are at the same potential via a conductor layer provided on the surface of the source region. Semiconductor memory device.

上記強誘電体ゲートトランジスタを上記半導体基板に設けたウエル領域に設けるとともに、前記選択用トランジスタソース領域が前記ウエル領域と重なるように積層したことを特徴とする請求項１記載の不揮発性半導体記憶装置。 2. The nonvolatile semiconductor memory device according to claim 1, wherein the ferroelectric gate transistor is provided in a well region provided in the semiconductor substrate, and is stacked so that the selection transistor source region overlaps the well region. .

上記選択用トランジスタのソース領域と上記強誘電体ゲートトランジスタのウエル領域が、前記強誘電体ゲートトランジスタのドレイン領域の表面から延在する導電体層を介して同電位になっていることを特徴とする請求項４記載の不揮発性半導体記憶装置。 The source region of the selection transistor and the well region of the ferroelectric gate transistor are at the same potential via a conductor layer extending from the surface of the drain region of the ferroelectric gate transistor. The nonvolatile semiconductor memory device according to claim 4.