JP2008227712A - 可変ゲイン増幅回路 - Google Patents
可変ゲイン増幅回路 Download PDFInfo
- Publication number
- JP2008227712A JP2008227712A JP2007060213A JP2007060213A JP2008227712A JP 2008227712 A JP2008227712 A JP 2008227712A JP 2007060213 A JP2007060213 A JP 2007060213A JP 2007060213 A JP2007060213 A JP 2007060213A JP 2008227712 A JP2008227712 A JP 2008227712A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- circuit
- amplifier
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
【解決手段】スイッチS1〜Snのいずれか1つをオンさせて導通状態にすることにより、抵抗Ra、Rb及びR1〜Rnが入力抵抗Riと帰還抵抗Rfの役割を果たし、例えば、スイッチS1をオンさせると、抵抗Ra及びRbの直列回路が入力抵抗Riをなし、抵抗R1〜Rnの直列回路が帰還抵抗Rfをなすようにすると共に、出力誤差補正回路3から流れる電流iから抵抗Rbで発生する補正電圧i×rbが加わり、Vref+(i×rb)が差動増幅器2の入力電圧になるようにした。
【選択図】図1
Description
図6及び図7は、従来の可変ゲイン増幅回路の例を示した回路図であり、図6では、帰還抵抗を可変にすることによりゲインを調整しており、図7では、入力抵抗を可変にすることによりゲインを調整している。図6及び図7では、各抵抗に直列に接続されるスイッチの切り換えでゲインが設定されており、例えば、入力抵抗又は帰還抵抗において、サイズの異なる各抵抗を配列して、それぞれの抵抗に直列に接続されたスイッチの選択でゲインの値を設定していた。
非反転入力端に所定の基準電圧が入力され、出力端が前記出力端子に接続された差動増幅器と、
前記入力端子と前記出力端子との間に直列に接続された複数の抵抗からなる抵抗回路と、
該抵抗回路における各抵抗の接続部の1つを前記差動増幅器の反転入力端に接続するためのスイッチ回路と、
前記出力端子から出力される出力電圧が前記基準電圧になるように、前記差動増幅器の反転入力端に補正電圧を入力する出力誤差補正回路と、
を備え、
前記スイッチ回路は、前記抵抗回路を使用して前記差動増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記差動増幅器の反転入力端に接続された該入力抵抗を構成する抵抗に電流を流すことによって前記補正電圧を生成するものである。
1対の出力端が前記第1出力端子及び第2出力端子に対応して接続された差動入出力増幅器と、
前記第1入力端子と前記第1出力端子との間に直列に接続された複数の抵抗からなる第1抵抗回路と、
該第1抵抗回路における各抵抗の接続部の1つを前記差動入出力増幅器の非反転入力端に接続するための第1スイッチ回路と、
前記第2入力端子と前記第2出力端子との間に直列に接続された複数の抵抗からなる第2抵抗回路と、
該第2抵抗回路における各抵抗の接続部の1つを前記差動入出力増幅器の反転入力端に接続するための第2スイッチ回路と、
前記第1入力端子及び第2入力端子に同じ電圧が入力された場合に、前記第1出力端子及び第2出力端子から出力される各出力電圧が同じ電圧になるように、前記差動入出力増幅器の各入力端の少なくとも一方に補正電圧を入力する出力誤差補正回路と、
を備え、
前記第1スイッチ回路は前記第1抵抗回路から、前記第2スイッチ回路は前記第2抵抗回路から、それぞれ前記差動入出力増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記差動入出力増幅器の反転入力端に接続された入力抵抗を構成する抵抗と、前記差動入出力増幅器の非反転入力端に接続された入力抵抗を構成する抵抗の少なくとも一方に電流を流すことによって前記補正電圧を生成するものである。
出力端が前記出力端子に接続された、ゲイン固定の反転増幅回路をなす反転増幅回路部と、
前記入力端子と該反転増幅回路部の入力端との間に直列に接続される、それぞれゲイン可変の反転増幅回路をなす各可変ゲイン増幅回路部と、
前記各可変ゲイン増幅回路部のいずれか1つの出力端を選択的に前記増幅回路部の入力端に接続する接続回路部と、
を備え、
前記各可変ゲイン増幅回路部は、
非反転入力端に所定の基準電圧が入力され、出力端が、構成する可変ゲイン増幅回路部の出力端をなす第1差動増幅器と、
該第1差動増幅器の出力端と該第1差動増幅器が構成する可変ゲイン増幅回路部の入力端との間に直列に接続された複数の抵抗からなる第1抵抗回路と、
該第1抵抗回路における各抵抗の接続部の1つを前記第1差動増幅器の反転入力端に接続するためのスイッチ回路と、
を備え、
前記増幅回路部は、
非反転入力端に所定の基準電圧が入力され、出力端が該増幅回路部の出力端をなす第2差動増幅器と、
該第2差動増幅器の出力端と前記増幅回路部の入力端との間に直列に接続された複数の抵抗からなり、該各抵抗の所定の接続部が前記第2差動増幅器の反転入力端に接続された第2抵抗回路と、
前記出力端子から出力される出力電圧が前記基準電圧になるように、前記第2差動増幅器の反転入力端に補正電圧を入力する出力誤差補正回路と、
を備え、
前記スイッチ回路は、前記第1抵抗回路を使用して前記第1差動増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記第2差動増幅器の反転入力端に接続された入力抵抗を構成する抵抗に電流を流すことによって前記補正電圧を生成するものである。
1対の各出力端が前記第1出力端子及び第2出力端子に対応して接続された、ゲイン固定の差動入出力増幅回路をなす増幅回路部と、
前記第1入力端子及び第2入力端子と該増幅回路部の各入力端との間に直列に接続される、それぞれゲイン可変の差動入出力増幅回路をなす各可変ゲイン増幅回路部と、
前記各可変ゲイン増幅回路部のいずれか1つの1対の各出力端を、選択的に前記増幅回路部の1対の各入力端に対応して接続する接続回路部と、
を備え、
前記各可変ゲイン増幅回路部は、
1対の第1出力端及び第2出力端が、構成する可変ゲイン増幅回路部の1対の出力端をなす第1差動入出力増幅器と、
該第1差動入出力増幅器の第1出力端と該第1出力端に対応する該第1差動入出力増幅器の第1入力端との間に直列に接続された複数の抵抗からなる第1抵抗回路と、
該第1抵抗回路における各抵抗の接続部の1つを前記第1差動入出力増幅器の第1入力端に接続するための第1スイッチ回路と、
前記第1差動入出力増幅器の第2出力端と該第2出力端に対応する前記第1差動入出力増幅器の第2入力端との間に直列に接続された複数の抵抗からなる第2抵抗回路と、
該第2抵抗回路における各抵抗の接続部の1つを前記第1差動入出力増幅器の第2入力端に接続するための第2スイッチ回路と、
をそれぞれ備え、
前記増幅回路部は、
1対の第1出力端及び第2出力端が前記第1出力端子及び第2出力端子に対応して接続された第2差動入出力増幅器と、
該第2差動入出力増幅器の第1出力端と該第1出力端に対応する前記増幅回路部の入力端との間に直列に接続された複数の抵抗からなり、該各抵抗の所定の接続部を前記第2差動入出力増幅器における第1出力端に対応する第1入力端に接続された第3抵抗回路と、
前記第2差動入出力増幅器の第2出力端と該第2出力端に対応する前記増幅回路部の入力端との間に直列に接続された複数の抵抗からなり、該各抵抗の所定の接続部を前記第2差動入出力増幅器における第2出力端に対応する第2入力端に接続された第4抵抗回路と、
前記第1入力端子及び第2入力端子に同じ電圧が入力された場合に、前記第1出力端子及び第2出力端子から出力される各出力電圧が同じ電圧になるように、前記第2差動入出力増幅器の各入力端の少なくとも一方に補正電圧を入力する出力誤差補正回路と、
を備え、
前記第1スイッチ回路は前記第1抵抗回路から、前記第2スイッチ回路は前記第2抵抗回路から、それぞれ前記第1差動入出力増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記第2差動入出力増幅器の一方の入力端に接続された入力抵抗を構成する抵抗と、前記第2差動入出力増幅器の他方の入力端に接続された入力抵抗を構成する抵抗の少なくとも一方に電流を流すことによって前記補正電圧を生成するものである。
第1の実施の形態.
図1は、本発明の第1の実施の形態における可変ゲイン増幅回路の回路例を示した図である。
図1において、可変ゲイン増幅回路1は、入力端子INに入力された入力電圧Vinを増幅して出力端子OUTから出力電圧Voutとして出力する。
可変ゲイン増幅回路1は、差動増幅器2、出力誤差補正回路3、抵抗Ra,Rb,R1〜Rn(nは正の整数)及びスイッチS1〜Snで構成されている。なお、抵抗Ra,Rb,R1〜Rnは抵抗回路をなし、スイッチS1〜Snはスイッチ回路をなす。
図2において、出力誤差補正回路3は、コンパレータ11、デジタル信号処理回路12及びD/Aコンバータ13で構成されている。
コンパレータ11の非反転入力端には出力電圧Voutが、コンパレータ11の反転入力端には基準電圧Vrefがそれぞれ入力されており、出力電圧Voutは、コンパレータ11によって基準電圧Vrefと電圧比較され、該電圧比較結果を示す信号が生成されてデジタル信号処理回路12に入力される。デジタル信号処理回路12は、論理回路、例えば外部からのクロックCLKに同期したラッチ回路で構成されている。コンパレータ11の出力信号は、該ラッチ回路で所定の信号処理が行われてD/Aコンバータ13に出力され、D/Aコンバータ13でアナログ値に変換されて接続部Taに出力される。
例えば、テスト動作時に、入力端子INに入力された電圧が増幅率1で出力端子OUTから出力されるように可変ゲイン増幅回路1のゲインが設定されている場合、入力端子INに基準電圧Vrefを入力し、コンパレータ11で出力端子OUTの電圧と基準電圧Vrefとの電圧比較を行い、該比較結果に応じた補正電流iがD/Aコンバータ13から出力される。このときのD/Aコンバータ13から出力される補正電流iの設定値がデジタル信号処理回路12で記憶され、通常動作時においても設定された補正電流iがD/Aコンバータ13から出力される。
前記第1の実施の形態における差動増幅器2を差動入出力回路で構成するようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図3は、本発明の第2の実施の形態における可変ゲイン増幅回路の回路例を示した図である。
図3において、可変ゲイン増幅回路1aは、1対の差動入力端子IN,INBに入力された差動入力電圧を増幅して1対の差動出力端子OUT,OUTBから差動出力電圧Vout,VoutBとしてそれぞれ出力する。
可変ゲイン増幅回路1aは、差動入出力増幅器2a、出力誤差補正回路3a、抵抗RAa,RAb,RA1〜RAn(nは正の整数),RBa,RBb,RB1〜RBn及びスイッチSA1〜SAn,SB1〜SBnで構成されている。なお、抵抗RAa,RAb,RA1〜RAnは第1抵抗回路を、抵抗RBa,RBb,RB1〜RBnは第2抵抗回路を、スイッチSA1〜SAnは第1スイッチ回路を、スイッチSB1〜SBnは第2スイッチ回路をそれぞれなす。
すなわち、差動入出力増幅器2aの反転出力端から出力される信号のゲインは、−rAn/(rAa+rAb+rA1+…+rAn−1)から、−(rA1+…+rAn)/(rAa+rAb)の範囲内で、スイッチSA1〜SAnの切り換えによって設定することができ、常にすべての抵抗を使用することから図10及び図11で示した従来例よりもチップ面積を縮小させることができる。
図4において、出力誤差補正回路3aは、コンパレータ21、デジタル信号処理回路22及びD/Aコンバータ23で構成されている。
コンパレータ21の非反転入力端には出力端子OUTから出力された出力電圧Voutが、コンパレータ21の反転入力端には出力端子OUTBから出力された出力電圧VoutBがそれぞれ入力されており、コンパレータ21は、出力電圧Voutと出力電圧VoutBとの電圧比較を行い、該比較結果を示す信号を生成してデジタル信号処理回路22に出力する。デジタル信号処理回路22は、論理回路、例えば外部からのクロックCLKに同期したラッチ回路で構成されている。コンパレータ21の出力信号は、該ラッチ回路で所定の信号処理が行われてD/Aコンバータ23に出力され、D/Aコンバータ23でアナログ値に変換されて接続部Ta及びTbに対応して出力される。
例えば、テスト動作時に、入力端子IN及びINBに入力された電圧が増幅率1で出力端子OUT及びOUTBからそれぞれ出力されるように可変ゲイン増幅回路1aのゲインが設定されている場合、入力端子IN及びINBにそれぞれ基準電圧Vrefを入力し、コンパレータ21で出力電圧VoutとVoutBとの電圧比較を行い、出力電圧VoutとVoutBが等しくなるように該比較結果に応じた補正電流iA及び/又はiBがD/Aコンバータ23から出力される。このときのD/Aコンバータ23から出力される補正電流iA及びiBの設定値がデジタル信号処理回路22で記憶され、通常動作時においても設定された補正電流iA及びiBがD/Aコンバータ23から出力される。
なお、図4では、コンパレータ21は差動出力で構成されているが、デジタル信号処理回路22の構成によっては、コンパレータ21の片側の出力のみを使用するようにしてもよい。
図3のような入力抵抗と帰還抵抗の構成をなす可変ゲイン増幅回路を多段接続して1つの可変ゲイン増幅回路を形成するようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図5は、本発明の第3の実施の形態における可変ゲイン増幅回路の回路例を示した図である。なお、図5では、可変ゲイン増幅回路を3段接続した場合を例にして示しており、図3と同じもの又は同様のものは同じ符号で示している。
図5において、可変ゲイン増幅回路1bは、1対の差動入力端子IN,INBに入力された差動入力電圧を増幅して1対の差動出力端子OUT,OUTBから差動出力電圧としてそれぞれ出力する。
可変ゲイン増幅回路1bは、可変ゲイン増幅回路31〜33、増幅回路34、コンデンサC31〜C36及びスイッチSt1A,St1B,St2A,St2B,St3A,St3Bで構成されている。
2 差動増幅器
2a,41〜44 差動入出力増幅器
3,3a,45 出力誤差補正回路
11,21 コンパレータ
12,22 デジタル信号処理回路
13,23 D/Aコンバータ
34 増幅回路
Ra,Rb,R1〜Rn,RAa,RAb,RA1〜RAn,RBa,RBb,RB1〜RBn 抵抗
RAi1〜RAi3,RAa,RAb,RBi1〜RBi3,RBa,RBb 入力抵抗
RAf1〜RAf3,RBf1〜RBf3,RAc,RBc 帰還抵抗
S1〜Sn,SA1〜SAn,SB1〜SBn,St1A,St1B,St2A,St2B,St3A,St3B スイッチ
C31〜C36 コンデンサ
Claims (5)
- 入力端子に入力された入力信号を増幅して出力端子から出力する、ゲイン可変の反転増幅回路をなす可変ゲイン増幅回路において、
非反転入力端に所定の基準電圧が入力され、出力端が前記出力端子に接続された差動増幅器と、
前記入力端子と前記出力端子との間に直列に接続された複数の抵抗からなる抵抗回路と、
該抵抗回路における各抵抗の接続部の1つを前記差動増幅器の反転入力端に接続するためのスイッチ回路と、
前記出力端子から出力される出力電圧が前記基準電圧になるように、前記差動増幅器の反転入力端に補正電圧を入力する出力誤差補正回路と、
を備え、
前記スイッチ回路は、前記抵抗回路を使用して前記差動増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記差動増幅器の反転入力端に接続された該入力抵抗を構成する抵抗に電流を流すことによって前記補正電圧を生成することを特徴とする可変ゲイン増幅回路。 - 1対の第1入力端子及び第2入力端子に入力された差動入力信号をそれぞれ増幅して対応する第1出力端子及び第2出力端子から出力する、ゲイン可変の反転増幅回路をなす可変ゲイン増幅回路において、
1対の出力端が前記第1出力端子及び第2出力端子に対応して接続された差動入出力増幅器と、
前記第1入力端子と前記第1出力端子との間に直列に接続された複数の抵抗からなる第1抵抗回路と、
該第1抵抗回路における各抵抗の接続部の1つを前記差動入出力増幅器の非反転入力端に接続するための第1スイッチ回路と、
前記第2入力端子と前記第2出力端子との間に直列に接続された複数の抵抗からなる第2抵抗回路と、
該第2抵抗回路における各抵抗の接続部の1つを前記差動入出力増幅器の反転入力端に接続するための第2スイッチ回路と、
前記第1入力端子及び第2入力端子に同じ電圧が入力された場合に、前記第1出力端子及び第2出力端子から出力される各出力電圧が同じ電圧になるように、前記差動入出力増幅器の各入力端の少なくとも一方に補正電圧を入力する出力誤差補正回路と、
を備え、
前記第1スイッチ回路は前記第1抵抗回路から、前記第2スイッチ回路は前記第2抵抗回路から、それぞれ前記差動入出力増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記差動入出力増幅器の反転入力端に接続された入力抵抗を構成する抵抗と、前記差動入出力増幅器の非反転入力端に接続された入力抵抗を構成する抵抗の少なくとも一方に電流を流すことによって前記補正電圧を生成することを特徴とする可変ゲイン増幅回路。 - 入力端子に入力された入力信号を増幅して出力端子から出力する、ゲイン可変の反転増幅回路をなす可変ゲイン増幅回路において、
出力端が前記出力端子に接続された、ゲイン固定の反転増幅回路をなす反転増幅回路部と、
前記入力端子と該反転増幅回路部の入力端との間に直列に接続される、それぞれゲイン可変の反転増幅回路をなす各可変ゲイン増幅回路部と、
前記各可変ゲイン増幅回路部のいずれか1つの出力端を選択的に前記増幅回路部の入力端に接続する接続回路部と、
を備え、
前記各可変ゲイン増幅回路部は、
非反転入力端に所定の基準電圧が入力され、出力端が、構成する可変ゲイン増幅回路部の出力端をなす第1差動増幅器と、
該第1差動増幅器の出力端と該第1差動増幅器が構成する可変ゲイン増幅回路部の入力端との間に直列に接続された複数の抵抗からなる第1抵抗回路と、
該第1抵抗回路における各抵抗の接続部の1つを前記第1差動増幅器の反転入力端に接続するためのスイッチ回路と、
を備え、
前記増幅回路部は、
非反転入力端に所定の基準電圧が入力され、出力端が該増幅回路部の出力端をなす第2差動増幅器と、
該第2差動増幅器の出力端と前記増幅回路部の入力端との間に直列に接続された複数の抵抗からなり、該各抵抗の所定の接続部が前記第2差動増幅器の反転入力端に接続された第2抵抗回路と、
前記出力端子から出力される出力電圧が前記基準電圧になるように、前記第2差動増幅器の反転入力端に補正電圧を入力する出力誤差補正回路と、
を備え、
前記スイッチ回路は、前記第1抵抗回路を使用して前記第1差動増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記第2差動増幅器の反転入力端に接続された入力抵抗を構成する抵抗に電流を流すことによって前記補正電圧を生成することを特徴とする可変ゲイン増幅回路。 - 1対の第1入力端子及び第2入力端子に入力された差動入力信号をそれぞれ増幅して対応する第1出力端子及び第2出力端子から出力する、ゲイン可変の反転増幅回路をなす可変ゲイン増幅回路において、
1対の各出力端が前記第1出力端子及び第2出力端子に対応して接続された、ゲイン固定の差動入出力増幅回路をなす増幅回路部と、
前記第1入力端子及び第2入力端子と該増幅回路部の各入力端との間に直列に接続される、それぞれゲイン可変の差動入出力増幅回路をなす各可変ゲイン増幅回路部と、
前記各可変ゲイン増幅回路部のいずれか1つの1対の各出力端を、選択的に前記増幅回路部の1対の各入力端に対応して接続する接続回路部と、
を備え、
前記各可変ゲイン増幅回路部は、
1対の第1出力端及び第2出力端が、構成する可変ゲイン増幅回路部の1対の出力端をなす第1差動入出力増幅器と、
該第1差動入出力増幅器の第1出力端と該第1出力端に対応する該第1差動入出力増幅器の第1入力端との間に直列に接続された複数の抵抗からなる第1抵抗回路と、
該第1抵抗回路における各抵抗の接続部の1つを前記第1差動入出力増幅器の第1入力端に接続するための第1スイッチ回路と、
前記第1差動入出力増幅器の第2出力端と該第2出力端に対応する前記第1差動入出力増幅器の第2入力端との間に直列に接続された複数の抵抗からなる第2抵抗回路と、
該第2抵抗回路における各抵抗の接続部の1つを前記第1差動入出力増幅器の第2入力端に接続するための第2スイッチ回路と、
をそれぞれ備え、
前記増幅回路部は、
1対の第1出力端及び第2出力端が前記第1出力端子及び第2出力端子に対応して接続された第2差動入出力増幅器と、
該第2差動入出力増幅器の第1出力端と該第1出力端に対応する前記増幅回路部の入力端との間に直列に接続された複数の抵抗からなり、該各抵抗の所定の接続部を前記第2差動入出力増幅器における第1出力端に対応する第1入力端に接続された第3抵抗回路と、
前記第2差動入出力増幅器の第2出力端と該第2出力端に対応する前記増幅回路部の入力端との間に直列に接続された複数の抵抗からなり、該各抵抗の所定の接続部を前記第2差動入出力増幅器における第2出力端に対応する第2入力端に接続された第4抵抗回路と、
前記第1入力端子及び第2入力端子に同じ電圧が入力された場合に、前記第1出力端子及び第2出力端子から出力される各出力電圧が同じ電圧になるように、前記第2差動入出力増幅器の各入力端の少なくとも一方に補正電圧を入力する出力誤差補正回路と、
を備え、
前記第1スイッチ回路は前記第1抵抗回路から、前記第2スイッチ回路は前記第2抵抗回路から、それぞれ前記第1差動入出力増幅器に対する入力抵抗と帰還抵抗を形成し、前記出力誤差補正回路は、前記第2差動入出力増幅器の一方の入力端に接続された入力抵抗を構成する抵抗と、前記第2差動入出力増幅器の他方の入力端に接続された入力抵抗を構成する抵抗の少なくとも一方に電流を流すことによって前記補正電圧を生成することを特徴とする可変ゲイン増幅回路。 - 前記各可変ゲイン増幅回路部の出力端は、結合容量を介して対応する前記可変ゲイン増幅回路部又は前記増幅回路部の入力端に接続されることを特徴とする請求項3又は4記載の可変ゲイン増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007060213A JP2008227712A (ja) | 2007-03-09 | 2007-03-09 | 可変ゲイン増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007060213A JP2008227712A (ja) | 2007-03-09 | 2007-03-09 | 可変ゲイン増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008227712A true JP2008227712A (ja) | 2008-09-25 |
Family
ID=39845824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007060213A Pending JP2008227712A (ja) | 2007-03-09 | 2007-03-09 | 可変ゲイン増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008227712A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015154488A (ja) * | 2014-02-14 | 2015-08-24 | アナログ デバイシス グローバル | オフセット補償を備えた増幅器 |
JP2018050238A (ja) * | 2016-09-23 | 2018-03-29 | ルネサスエレクトロニクス株式会社 | 可変利得増幅器、方法、および受信装置 |
DE102015101741B4 (de) * | 2014-02-14 | 2021-02-11 | Analog Devices Global | Verstärker mit Offset-Kompensation |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5690612A (en) * | 1979-12-25 | 1981-07-22 | Iwatsu Electric Co Ltd | Gain control system of light signal observation device |
JPH04225610A (ja) * | 1990-12-27 | 1992-08-14 | Hitachi Ltd | 加算増幅回路 |
JPH06216772A (ja) * | 1993-01-14 | 1994-08-05 | Hitachi Ltd | A/d変換器、及び完全差動演算増幅回路 |
JP2003218727A (ja) * | 2002-01-18 | 2003-07-31 | Hitachi Ltd | ダイレクトコンバージョン受信装置 |
JP2003273673A (ja) * | 2002-03-18 | 2003-09-26 | Matsushita Electric Ind Co Ltd | 可変利得アンプのオフセットコントロール装置 |
-
2007
- 2007-03-09 JP JP2007060213A patent/JP2008227712A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5690612A (en) * | 1979-12-25 | 1981-07-22 | Iwatsu Electric Co Ltd | Gain control system of light signal observation device |
JPH04225610A (ja) * | 1990-12-27 | 1992-08-14 | Hitachi Ltd | 加算増幅回路 |
JPH06216772A (ja) * | 1993-01-14 | 1994-08-05 | Hitachi Ltd | A/d変換器、及び完全差動演算増幅回路 |
JP2003218727A (ja) * | 2002-01-18 | 2003-07-31 | Hitachi Ltd | ダイレクトコンバージョン受信装置 |
JP2003273673A (ja) * | 2002-03-18 | 2003-09-26 | Matsushita Electric Ind Co Ltd | 可変利得アンプのオフセットコントロール装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015154488A (ja) * | 2014-02-14 | 2015-08-24 | アナログ デバイシス グローバル | オフセット補償を備えた増幅器 |
US9385673B2 (en) | 2014-02-14 | 2016-07-05 | Analog Devices Global | Amplifier with offset compensation |
DE102015101741B4 (de) * | 2014-02-14 | 2021-02-11 | Analog Devices Global | Verstärker mit Offset-Kompensation |
JP2018050238A (ja) * | 2016-09-23 | 2018-03-29 | ルネサスエレクトロニクス株式会社 | 可変利得増幅器、方法、および受信装置 |
CN107872205A (zh) * | 2016-09-23 | 2018-04-03 | 瑞萨电子株式会社 | 可变增益放大器、校正方法和接收装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7679447B2 (en) | Variable gain amplifier circuit and filter circuit | |
US9263995B2 (en) | Multi-mode OPAMP-based circuit | |
JP4274204B2 (ja) | D級増幅器 | |
JP2007528682A (ja) | ハイリニア可変利得増幅器 | |
US9225351B2 (en) | Current amplifier circuit, integrator, and ad converter | |
US9112465B2 (en) | Digital calibration of programmable gain amplifiers | |
JP2011091572A (ja) | 可変利得増幅回路 | |
JP2011124647A (ja) | 可変利得増幅器 | |
JP4652863B2 (ja) | フィルタ回路のq補正 | |
JP4580950B2 (ja) | 半導体集積回路 | |
JP2008227712A (ja) | 可変ゲイン増幅回路 | |
US8098096B2 (en) | Device and method for generating an output signal | |
WO2009009420A2 (en) | Low glitch offset correction circuit for auto-zero sensor amplifiers and method | |
JP2010220195A (ja) | カレントコンベアベースの計器増幅器 | |
US7358813B2 (en) | Differential operational amplifier | |
JP2011151705A (ja) | 差動増幅回路 | |
CN107786185B (zh) | 相位内插器 | |
JP2009060376A (ja) | 増幅回路、これを用いたサンプルホールド回路及びこれを用いたアナログ−デジタル変換器 | |
US20170054425A1 (en) | Common-mode compensation technique for programmable gain amplifiers | |
JP5320503B2 (ja) | 増幅回路 | |
CN107276544B (zh) | 可编程的放大器电路 | |
JP5799462B2 (ja) | 低歪み可変利得増幅器(vga) | |
TWI632776B (zh) | 相位內插器 | |
JP2012169820A (ja) | プリアンプ回路、及びマイクロフォン | |
JP6847249B2 (ja) | 演算増幅回路およびad変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110307 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110511 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110913 |