JP2008224913A

JP2008224913A - Image display device and image display method

Info

Publication number: JP2008224913A
Application number: JP2007061174A
Authority: JP
Inventors: Hiroshi Tsukamoto; 拓塚本
Original assignee: AstroDesign Inc
Current assignee: AstroDesign Inc
Priority date: 2007-03-12
Filing date: 2007-03-12
Publication date: 2008-09-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide an image display device capable of displaying an interlaced video signal in a fixed pixel device such as an FPD, and an image display method. <P>SOLUTION: The image display device displays lines by interlacing every other line in field display, an interlaced line is processed by known intra-field interpolation, and then each pixel value is multiplied by a fixed coefficient (0<α<1) to display an image without distinguishing a moving image/still image, so that a highly efficient image having no frame delay and balanced in average luminance (power efficiency)/flickering/vertical resolution can be displayed. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＦＰＤ（ＦｌａｔＰａｎｅｌＤｉｓｐｌａｙ）等の固定画素デバイスにおけるインターレース映像表示装置とその方法に関するものである。 The present invention relates to an interlaced video display apparatus and method for a fixed pixel device such as an FPD (Flat Panel Display).

従来のＦＰＤ等の固定画素デバイスにおけるインターレース映像信号表示時は、Ｉ／Ｐ変換によりインターレース映像信号をプログレッシブ映像信号に変換後、表示デバイスの画素数に合わせてスケーリングして表示していた。 When displaying an interlaced video signal in a conventional fixed pixel device such as an FPD, the interlaced video signal is converted into a progressive video signal by I / P conversion, and then scaled according to the number of pixels of the display device.

特許３７１７９１７号公報Japanese Patent No. 3717917

しかしながら、Ｉ／Ｐ変換は失われた情報を推定によって復元する操作であり、様々な困難を伴う。例えばＩ／Ｐ変換には隣接するフィールドの情報を必要とする事から、フィールド或いはフレームディレイが発生する事が多い。またＩ／Ｐ変換では動画と静止画とで処理方式を変える必要があり、Ｉ／Ｐ変換が破綻した場合は視覚上の弊害も大きいという問題があった。 However, I / P conversion is an operation for restoring lost information by estimation, and involves various difficulties. For example, since I / P conversion requires information on adjacent fields, field or frame delay often occurs. In addition, in the I / P conversion, it is necessary to change the processing method between a moving image and a still image, and there is a problem that when the I / P conversion fails, there is a great visual problem.

本発明は、上記問題点を解決し、固定画素デバイスにおいてインターレース映像信号を表示可能な映像表示装置及び映像表示方法を提供することを課題としている。 An object of the present invention is to solve the above problems and to provide a video display device and a video display method capable of displaying an interlaced video signal in a fixed pixel device.

上記問題を解決する為に、本発明の映像表示装置は、フィールド表示において１ラインおきに飛び越し表示し、飛び越されたラインは公知のフィールド内補間をしてから各画素値に０＜α＜１なる固定係数αを乗じて表示する事を特徴としている。 In order to solve the above problem, the video display apparatus of the present invention performs interlaced display every other line in the field display, and the interlaced lines are subjected to known intra-field interpolation, and then 0 <α < It is characterized by being displayed by being multiplied by a fixed coefficient α of 1.

本発明によれば、フィールド表示において１ラインおきに飛び越し表示し、飛び越されたラインは公知のフィールド内補間をしてから各画素値に固定係数αを乗じて表示するので、従来のＩ／Ｐ変換に相当する操作を観察者である人に委ねる事になり、表示上の破綻を防止出来る。また固定係数αの値により平均輝度（電力効率）／ちらつき／垂直解像感においてバランスのとれた効率の良い映像表示が可能である。 According to the present invention, every other line is interlaced and displayed in the field display, and the interlaced lines are displayed by performing a known intra-field interpolation and then multiplying each pixel value by a fixed coefficient α. The operation corresponding to the P conversion is entrusted to a person who is an observer, and display failure can be prevented. In addition, the value of the fixed coefficient α enables efficient video display balanced in average luminance (power efficiency) / flicker / vertical resolution.

更にフレームディレイが無く、動画／静止画とも同一の処理方法で処理出来るので、従来のＩ／Ｐ変換方式に比べて回路規模が縮小出来るという効果がある。 Further, there is no frame delay, and both moving and still images can be processed by the same processing method, so that the circuit scale can be reduced as compared with the conventional I / P conversion method.

以下、図面を参照して、本発明について説明する。図１は本発明を実施する際の機能ブロック図である。また、図２はこのブロック各部の入出力映像画面を表す。 Hereinafter, the present invention will be described with reference to the drawings. FIG. 1 is a functional block diagram for carrying out the present invention. FIG. 2 shows an input / output video screen of each part of the block.

図１において、1は倍速変換回路、２はフィールド内補間回路、３は定数乗算器、４はスイッチ回路である。倍速変換回路に入力されるインターレース入力信号１０１は通常のインターレース映像信号であり、水平周期はｔ_iである。倍速変換回路ではこの信号を水平周期ｔ_i／2に変換する。従って、倍速変換インターレース信号１０２は水平周期ｔ_iの半分で走査を終え、後の半周期はブランクとなる。 In FIG. 1, 1 is a double speed conversion circuit, 2 is an intra-field interpolation circuit, 3 is a constant multiplier, and 4 is a switch circuit. The interlace input signal 101 input to the double speed conversion circuit is a normal interlace video signal, and the horizontal period is t _i . The double speed conversion circuit converts this signal into a horizontal period t _i / 2. Therefore, the double speed conversion interlace signal 102 finishes scanning in half of the horizontal period t _i , and the subsequent half period is blank.

フィールド内補間回路２では、インターレース信号の飛び越した部分を周辺の画素情報によって補間するが、このやり方については一次補間、ナイキストフィルタによる補間等、既に種々の方法が取られている。ここでは、それら従来のやり方に従う。 The inter-field interpolation circuit 2 interpolates the interlaced signal skipped portion with surrounding pixel information, and various methods such as linear interpolation and interpolation using a Nyquist filter have already been adopted. Here we follow those traditional ways.

乗算器３では、補間された信号に一定数（０＜α＜１）を掛算する。乗算はＲ，Ｇ，Ｂ、またはＹ，Ｐｂ，Ｐｒ各信号成分に対して行われる。 The multiplier 3 multiplies the interpolated signal by a certain number (0 <α <1). Multiplication is performed on each signal component of R, G, B, or Y, Pb, Pr.

スイッチ回路４はインターレース入力信号１０１の水平周期の内の前半、すなわち、倍速変換器出力が元の信号を走査している期間は倍速変換器出力を、また周期後半の倍速変換器出力がブランクの期間はフィールド内補間回路の出力を出力するように切り替えを行う。その結果、スイッチ回路の出力は跳び越した走査部分を補間した、順次走査出力信号１０５となる。 The switch circuit 4 outputs the double speed converter output during the first half of the horizontal period of the interlaced input signal 101, that is, the period during which the double speed converter output is scanning the original signal, and the double speed converter output in the second half of the period is blank. During the period, switching is performed so that the output of the intra-field interpolation circuit is output. As a result, the output of the switch circuit is a sequential scanning output signal 105 obtained by interpolating the skipped scanning portion.

図２において、入力信号は水平周期ｔ_iのインターレース信号で、１０１に示すように飛び越し表示される。１０２は倍速変換後のインターレース信号であり、１０１に比して２倍の速度で走査される。１０３はフィールド内補間された信号で、１０２の白（空白）の部分を補間する。１０４は１０３の信号に定数αを乗じたもので、輝度、コントラスト共に低減している。１０５は１０２と１０４の信号を交互に挿入補間したものである。 In FIG. 2, the input signal is an interlace signal with a horizontal period t _i and is displayed interlaced as indicated by 101. Reference numeral 102 denotes an interlace signal after double speed conversion, which is scanned at a speed twice that of 101. Reference numeral 103 denotes an intra-field interpolated signal, which interpolates the white (blank) portion of 102. Reference numeral 104 denotes a signal obtained by multiplying the signal 103 by a constant α, which reduces both luminance and contrast. 105 is obtained by alternately inserting and interpolating the signals 102 and 104.

これらの図では偶数ラインのフィールドで説明したが、次のフィールドでは奇数ラインの信号が入力され、同様の動作によって偶数ラインを補間によって作り出す。 In these figures, the even line field has been described. However, in the next field, an odd line signal is input, and an even line is generated by interpolation in the same operation.

この様に、偶数フィールドでは偶数ラインの元信号と奇数ラインの輝度の落ちた補間信号による順次走査信号が、また奇数フィールドでは奇数ラインの元信号と偶数ラインの輝度の落ちた補間信号による順次走査信号が得られる。 In this way, in the even field, the sequential scanning signal is generated by the original signal of the even line and the interpolation signal in which the luminance of the odd line is decreased, and in the odd field, the sequential scanning is performed by the original signal of the odd line and the interpolation signal in which the luminance of the even line is decreased. A signal is obtained.

本発明の機能ブロック図である。It is a functional block diagram of the present invention. 各機能ブロックの入出力映像画面である。It is an input / output video screen of each functional block.

符号の説明Explanation of symbols

１倍速変換回路
２フィールド内補間回路
３定数乗算器
４スイッチ回路
１０１インターレース入力信号
１０２倍速変換インターレース信号
１０３フィールド内補間インターレース信号
１０４定数を乗じたフィールド内補間インターレース信号
１０５順次走査出力信号 DESCRIPTION OF SYMBOLS 1 Double speed conversion circuit 2 Intra-field interpolation circuit 3 Constant multiplier 4 Switch circuit 101 Interlace input signal 102 Double speed conversion interlace signal 103 Intra-field interpolation interlace signal 104 Intra-field interpolation interlace signal 105 multiplied by constants Sequential scanning output signal

Claims

固定画素デバイスにおけるインターレース映像表示装置であって、
インターレース入力映像信号を倍速変換する倍速変換回路と、
前記倍速変換回路から出力される倍速変換インターレース映像信号をフィールド内補間するフィールド内補間回路と、
前記フィールド内補間回路から出力されるフィールド内補間インターレース映像信号の各画素値に０＜α＜１なる固定係数αを乗じる定数乗算器と、
前記定数乗算器から出力される定数を乗じたフィールド内補間インターレース映像信号と前記倍速変換インターレース映像信号とを切り替えて順次走査映像信号を出力するスイッチ回路よりなる事を特徴とするインターレース映像表示装置。 An interlaced video display device in a fixed pixel device,
A double speed conversion circuit for double speed conversion of interlaced input video signals;
An intra-field interpolation circuit for inter-field interpolation of the double-speed conversion interlaced video signal output from the double-speed conversion circuit;
A constant multiplier that multiplies each pixel value of the inter-field interpolated interlaced video signal output from the intra-field interpolation circuit by a fixed coefficient α of 0 <α <1;
An interlaced video display device comprising a switch circuit that switches between an inter-field interlaced video signal multiplied by a constant output from the constant multiplier and the double-speed converted interlaced video signal and sequentially outputs a scanned video signal.

前記固定係数αが約０．５である事を特徴とする請求項１に記載のインターレース映像表示装置。 2. The interlaced video display device according to claim 1, wherein the fixed coefficient α is about 0.5.

固定画素デバイスにおけるインターレース映像表示方法であって、
インターレース入力映像信号を倍速変換する倍速変換ステップと、
前記倍速変換ステップから出力される倍速変換インターレース映像信号をフィールド内補間するフィールド内補間ステップと、
前記フィールド内補間ステップから出力されるフィールド内補間インターレース映像信号の各画素値に０＜α＜１なる固定係数αを乗じる定数乗算ステップと、
前記定数乗算ステップから出力される定数を乗じたフィールド内補間インターレース映像信号と前記倍速変換インターレース映像信号とを切り替えて順次走査映像信号を出力するスイッチングステップよりなる事を特徴とするインターレース映像表示方法。 An interlaced video display method in a fixed pixel device,
A double speed conversion step for converting the interlaced input video signal at a double speed;
Intra-field interpolation step for inter-field interpolation of the double-speed conversion interlaced video signal output from the double-speed conversion step;
A constant multiplication step of multiplying each pixel value of the intra-field interpolation interlaced video signal output from the intra-field interpolation step by a fixed coefficient α of 0 <α <1;
An interlaced video display method comprising a switching step of switching between an inter-field interlaced video signal multiplied by a constant output from the constant multiplication step and the double-speed conversion interlaced video signal and outputting a sequentially scanned video signal.

前記固定係数αが約０．５である事を特徴とする請求項３に記載のインターレース映像表示方法。 4. The interlaced video display method according to claim 3, wherein the fixed coefficient α is about 0.5.