JP2008218725A

JP2008218725A - Semiconductor device and manufacturing method thereof

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Publication number: JP2008218725A
Application number: JP2007054331A
Authority: JP
Inventors: Masashi Kitazawa; 雅志北澤; Takashi Kuroi; 隆黒井
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-03-05
Filing date: 2007-03-05
Publication date: 2008-09-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device, comprising an SiGe layer in a source/drain region, wherein a conventional process is not complicated, with a stress applied to a channel region with good controllabiliy. <P>SOLUTION: The semiconductor device comprises a gate structure 10 which comprises a laminate consisting of a gate insulating film 11 and a gate electrode 12 formed at a specified position on the surface of a silicon substrate 1, as well as a side wall spacer 13 formed on both sides in line width direction of the laminate. It also comprises a source/drain region 21 formed on the surface of the silicon substrate 1, on both sides in the line width direction of the gate structure 10. An SiGe layer 31 is formed from the surface of the silicon substrate 1 down to the region that is shallower than the depth of the source/drain region 21. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、歪構造を有する半導体装置とその製造方法に関するものである。 The present invention relates to a semiconductor device having a strained structure and a method for manufacturing the same.

従来、電界効果型トランジスタの電流駆動能力を向上させるために、そのチャネル領域にストレスを加える技術が用いられている。この技術の一例として、Ｐ型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）のソース／ドレイン領域にＳｉＧｅ層を形成する手法が知られている。ここで、Ｓｉよりも格子定数の大きいＳｉＧｅ層をソース／ドレイン領域に形成することで、ＰＭＯＳトランジスタのチャネル領域には、チャネル方向（ソース／ドレイン方向）に圧縮応力が加えられる。チャネル方向の圧縮応力は、ホール（正孔）の移動度を増大させるために、その結果として、ＰＭＯＳトランジスタの電流駆動能力が増加する。 Conventionally, in order to improve the current drive capability of a field effect transistor, a technique for applying stress to the channel region has been used. As an example of this technique, a method of forming a SiGe layer in a source / drain region of a P-type field effect transistor (hereinafter referred to as a PMOS transistor) is known. Here, by forming a SiGe layer having a lattice constant larger than that of Si in the source / drain region, compressive stress is applied to the channel region of the PMOS transistor in the channel direction (source / drain direction). The compressive stress in the channel direction increases the hole mobility, and as a result, the current driving capability of the PMOS transistor increases.

このようなＳｉＧｅ層をソース／ドレイン領域に有するＰＭＯＳトランジスタの製造方法の従来例を説明する。図１３−１〜図１３−２は、半導体装置の製造方法の従来例を模式的に説明するための断面図である。まず、Ｓｉ基板１０１上の所定の位置に、ゲート絶縁膜１１１、ゲート電極１１２およびサイドウォール膜１１３からなるゲート構造１１０を形成する。ついで、ゲート構造１１０の線幅方向両側のＳｉ基板１０１表面の所定の領域（すなわち、ソース／ドレイン領域となる領域）をエッチングによってリセスする（図１３−１）。ついで、リセスした領域１５０にＳｉＧｅ層１５１をエピタキシャル成長させる（図１３−２）。このようにして、ソース／ドレイン領域にＳｉＧｅ層を有するＰＭＯＳトランジスタが得られる（たとえば、特許文献１参照）。 A conventional example of a method for manufacturing a PMOS transistor having such a SiGe layer in the source / drain region will be described. 13A to 13B are cross-sectional views for schematically explaining a conventional example of a method for manufacturing a semiconductor device. First, the gate structure 110 including the gate insulating film 111, the gate electrode 112, and the sidewall film 113 is formed at a predetermined position on the Si substrate 101. Next, a predetermined region (that is, a region to be a source / drain region) on the surface of the Si substrate 101 on both sides in the line width direction of the gate structure 110 is recessed by etching (FIG. 13-1). Next, the SiGe layer 151 is epitaxially grown in the recessed region 150 (FIG. 13-2). In this way, a PMOS transistor having a SiGe layer in the source / drain region is obtained (see, for example, Patent Document 1).

米国特許第６８６１３１８号明細書US Pat. No. 6,861,318

ところで、現在では、半導体装置の製造において、ＰＭＯＳトランジスタのみをＳｉ基板上に形成することはほとんどなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのように、同一のＳｉ基板上にＰＭＯＳトランジスタとＮ型電界効果型トランジスタとが作り込まれていることが一般的である。そのため、上記従来の技術によって、ソース／ドレイン領域にＳｉＧｅ層を有するＰＭＯＳトランジスタを形成する場合には、ＰＭＯＳトランジスタ以外の領域を酸化膜などでマスクをした後に、上述したようにＰＭＯＳトランジスタを形成する領域のみＳｉ基板をエッチングし、そこに選択的にＳｉＧｅ層をエピタキシャル成長させる必要がある。また、その後にマスクを除去する必要がある。このように、従来の方法では、多数の工程を必要としていた。また、従来の方法によるチャネル領域へのストレスのかかり方は、エピタキシャル成長前のリセス形状に大きく依存するので、ストレスの制御には精密な形状制御が必要になっていた。そして、これらのように、ソース／ドレイン領域にＳｉＧｅ層を有するＰＭＯＳトランジスタを形成するには、その製造方法やストレスの制御が複雑であるという問題点があった。 By the way, at present, in the manufacture of a semiconductor device, only a PMOS transistor is hardly formed on a Si substrate, and a PMOS transistor and an N-type electric field are formed on the same Si substrate like a CMOS (Complementary Metal Oxide Semiconductor) transistor. In general, an effect transistor is built in. Therefore, when forming a PMOS transistor having a SiGe layer in the source / drain region by the conventional technique, the PMOS transistor is formed as described above after masking the region other than the PMOS transistor with an oxide film or the like. It is necessary to etch the Si substrate only in the region and selectively epitaxially grow the SiGe layer there. Further, it is necessary to remove the mask after that. Thus, the conventional method requires a large number of steps. In addition, since the stress applied to the channel region by the conventional method largely depends on the recess shape before epitaxial growth, precise shape control is required for stress control. As described above, in order to form a PMOS transistor having a SiGe layer in the source / drain region, there is a problem that a manufacturing method and stress control are complicated.

この発明は、上記に鑑みてなされたもので、ソース／ドレイン領域にＳｉＧｅ層を有する半導体装置を、従来の工程よりも複雑にすることなく、しかもチャネル領域にストレスを制御性よく与えることができる半導体装置とその製造方法を得ることを目的とする。 The present invention has been made in view of the above, and a semiconductor device having a SiGe layer in a source / drain region can be given stress to the channel region with good controllability without making it more complicated than the conventional process. An object of the present invention is to obtain a semiconductor device and a manufacturing method thereof.

上記目的を達成するため、この発明の一実施の形態による半導体装置は、シリコン基板上に形成されたＰＭＯＳトランジスタにおいて、そのソース／ドレイン領域の表面近傍にクラスタ注入法によって形成したＳｉＧｅ層が形成されることを特徴とする。 In order to achieve the above object, in a semiconductor device according to an embodiment of the present invention, a SiGe layer formed by a cluster implantation method is formed in the vicinity of the surface of a source / drain region in a PMOS transistor formed on a silicon substrate. It is characterized by that.

この発明の一実施の形態によれば、Ｓｉ基板表面のソース／ドレイン領域の浅い領域にＳｉＧｅ層を制御性よく形成することができるので、ゲート絶縁膜直下のチャネル領域にのみ効果的に圧縮応力を加えることができるという効果を有する。 According to one embodiment of the present invention, since the SiGe layer can be formed with good controllability in the shallow region of the source / drain region on the surface of the Si substrate, the compressive stress is effectively applied only to the channel region directly under the gate insulating film. It has the effect that can be added.

以下に添付図面を参照して、この発明にかかる半導体装置とその製造方法の好適な実施の形態を詳細に説明するが、最初にこの発明の半導体装置の概要について説明し、その後に具体的な実施の形態について説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。 Exemplary embodiments of a semiconductor device and a manufacturing method thereof according to the present invention will be described below in detail with reference to the accompanying drawings. First, an outline of the semiconductor device of the present invention will be described, and then a specific example will be described. Embodiments will be described. Note that the present invention is not limited to these embodiments. The cross-sectional views of the semiconductor devices used in the following embodiments are schematic, and the relationship between the thickness and width of the layers, the ratio of the thicknesses of the layers, and the like are different from the actual ones.

図１は、この発明にかかる半導体装置の構造を模式的に示す断面図である。この半導体装置は、ＰＭＯＳトランジスタであり、Ｓｉ（シリコン）基板１上の所定の位置に形成されたゲート絶縁膜１１とゲート電極１２の積層体、およびこの積層体の線幅方向両側側面に形成されたサイドウォールスペーサ１３からなるゲート構造１０と、このゲート構造１０の線幅方向両側のＳｉ基板１表面に形成されたＳｉＧｅ層３１を含むソース／ドレイン領域２１と、を備える。ここで、ソース／ドレイン領域２１のＳｉＧｅ層３１は、Ｓｉ基板１の浅い領域に、Ｓｉに対して組成比で約２０％となるまでクラスタ注入されたＧｅによって形成される。 FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to the present invention. This semiconductor device is a PMOS transistor, and is formed on a stacked body of a gate insulating film 11 and a gate electrode 12 formed at a predetermined position on a Si (silicon) substrate 1, and on both side surfaces in the line width direction of the stacked body. And a source / drain region 21 including a SiGe layer 31 formed on the surface of the Si substrate 1 on both sides in the line width direction of the gate structure 10. Here, the SiGe layer 31 of the source / drain region 21 is formed of Ge that is cluster-implanted in a shallow region of the Si substrate 1 until the composition ratio is about 20% with respect to Si.

図２は、Ｓｉ基板にクラスタ注入したＧｅ原子の深さ方向のプロファイルを示す図である。この図で、横軸はＳｉ基板表面からの深さを示しており、縦軸は注入されるＧｅ濃度（任意単位）を示している。この図２に示されるように、Ｇｅ原子の分布は、基板表面の浅い領域（基板近傍）に局在化している。これは、後述する実施の形態で説明するように、クラスタ注入法を用いることによって、Ｓｉ基板１表面の浅い領域にも効果的にＧｅを導入することができることによる。そのため、ゲート絶縁膜１１直下のチャネル領域のみに効果的に（制御性よく）圧縮応力を加えることが可能となる。 FIG. 2 is a diagram showing a profile in the depth direction of Ge atoms cluster-implanted in the Si substrate. In this figure, the horizontal axis indicates the depth from the surface of the Si substrate, and the vertical axis indicates the Ge concentration (arbitrary unit) to be implanted. As shown in FIG. 2, the distribution of Ge atoms is localized in a shallow region (near the substrate) on the substrate surface. This is because Ge can be effectively introduced into a shallow region on the surface of the Si substrate 1 by using the cluster implantation method, as will be described in an embodiment described later. Therefore, it is possible to effectively apply compressive stress only to the channel region directly under the gate insulating film 11 (with good controllability).

このように、この発明では、クラスタ注入を用いてＳｉ基板１表面の浅い領域に制御性よくＧｅを導入することで、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を加えることを特徴としている。なお、Ｇｅの導入箇所は、ゲート絶縁膜１１の下のチャネル領域の圧縮応力を印加したい深さとすればよいので、注入エネルギを変えることによって、深さを変えたりすることも可能である。以下では、その態様について説明する。 As described above, the present invention is characterized in that compressive stress is applied to the channel region of the PMOS transistor by introducing Ge with good controllability into a shallow region on the surface of the Si substrate 1 using cluster implantation. Note that the Ge introduction location may be a depth at which the compressive stress in the channel region under the gate insulating film 11 is desired to be applied, so that the depth can be changed by changing the implantation energy. Below, the aspect is demonstrated.

実施の形態１．
図３は、この発明にかかる半導体装置の実施の形態１の構造を模式的に示す断面図である。たとえば、Ｐ型Ｓｉ基板１上の所定の位置に形成された素子分離絶縁膜２で素子分離されたＮ型ウェル３に、ＰＭＯＳトランジスタが形成される。このＮ型ウェル３には、ゲート絶縁膜１１と、ゲート電極１２と、ゲート絶縁膜１１とゲート電極１２の線幅方向の両側側面に形成されるサイドウォールスペーサ１３と、を有するゲート構造１０が形成されている。ゲート絶縁膜１１としては、電気的な容量膜厚が０．５〜２ｎｍ程度の酸窒化膜やＨｉｇｈ−ｋ膜などが用いられる。また、ゲート電極１２としては、Ｐ型の不純物イオンを添加したポリシリコンや、ＴｉＳｉ、Ｐｔなどの金属からなる。 Embodiment 1 FIG.
FIG. 3 is a sectional view schematically showing the structure of the semiconductor device according to the first embodiment of the present invention. For example, a PMOS transistor is formed in an N-type well 3 that is element-isolated by an element isolation insulating film 2 formed at a predetermined position on a P-type Si substrate 1. The N-type well 3 has a gate structure 10 having a gate insulating film 11, a gate electrode 12, and sidewall spacers 13 formed on both side surfaces of the gate insulating film 11 and the gate electrode 12 in the line width direction. Is formed. As the gate insulating film 11, an oxynitride film or a High-k film having an electrical capacitance film thickness of about 0.5 to 2 nm is used. The gate electrode 12 is made of polysilicon added with P-type impurity ions, or a metal such as TiSi or Pt.

このゲート構造１０を挟んだＳｉ基板１の上層部には、Ｐ型不純物が高濃度に拡散されたＰ型不純物高濃度拡散層からなるソース／ドレイン領域２１が形成され、さらにそのチャネル領域側の端部には、Ｐ型不純物低濃度拡散領域からなるエクステンション部２２が形成されている。つまり、ＬＤＤ構造を有するＰＭＯＳトランジスタとなっている。さらに、ソース／ドレイン領域２１とゲート電極１２の上部には、配線抵抗を低減するために、ＮｉＳｉなどのシリサイド膜４１が形成されている。 A source / drain region 21 composed of a P-type impurity high-concentration diffusion layer in which a P-type impurity is diffused at a high concentration is formed on the upper layer portion of the Si substrate 1 with the gate structure 10 interposed therebetween. At the end, an extension portion 22 made of a P-type impurity low concentration diffusion region is formed. That is, the PMOS transistor has an LDD structure. Further, a silicide film 41 such as NiSi is formed on the source / drain regions 21 and the gate electrode 12 in order to reduce wiring resistance.

ここで、ソース／ドレイン領域２１の上部（基板面に近い部分）には、ＳｉＧｅ層３１が形成されていることを特徴とする。なお、このＳｉＧｅ層３１は、後述するように、イオン注入によって、ソース／ドレイン領域２１の表面近傍にＧｅを注入して活性化することによって形成される。また、ＳｉＧｅはＳｉに比べて格子定数が大きいため、ＳｉＧｅ層３１に隣接するチャネル領域には、チャネル方向に圧縮応力が加えられる。この圧縮応力によって、チャネル領域におけるホールの移動度が増加し、結果として高い駆動電流能力を持ったＰＭＯＳトランジスタが得られる。 Here, an SiGe layer 31 is formed on the source / drain region 21 (portion close to the substrate surface). As will be described later, the SiGe layer 31 is formed by implanting Ge near the surface of the source / drain region 21 and activating it by ion implantation. Since SiGe has a larger lattice constant than Si, a compressive stress is applied to the channel region adjacent to the SiGe layer 31 in the channel direction. This compressive stress increases the mobility of holes in the channel region, resulting in a PMOS transistor with high drive current capability.

つぎに、このような構造を有する半導体装置の製造方法について説明する。図４−１〜図４−４は、この発明にかかる半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である。なお、通常は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを同一Ｓｉ基板上に作りこむＣＭＯＳデバイスの製造方法となるが、この実施の形態１の対象が、ＰＭＯＳトランジスタに適用されるものであるので、以下では、ＰＭＯＳトランジスタの製造に関わる部分のみ説明する。 Next, a method for manufacturing a semiconductor device having such a structure will be described. FIGS. 4-1 to 4-4 are cross-sectional views schematically showing an example of the procedure of the first embodiment of the semiconductor device manufacturing method according to the present invention. Normally, a method for manufacturing a CMOS device in which a PMOS transistor and an NMOS transistor are formed on the same Si substrate is used. However, since the object of the first embodiment is applied to a PMOS transistor, Only the portion related to the manufacture of the PMOS transistor will be described.

まず、たとえばＰ型のＳｉ基板１上のＭＯＳトランジスタを形成する領域を局所的に露出させるように所定のパターンの素子分離絶縁膜２をＳＴＩ（Shallow Trench Isolation）法などによって形成し、Ｓｉ基板１のＰＭＯＳトランジスタを形成する領域（以下、ＰＭＯＳトランジスタ形成領域という）にイオン注入によってＮ型ウェル３を形成する。ついで、このＳｉ基板１上の全面にゲート絶縁膜の基となる酸窒化膜やＨｉｇｈ−ｋ膜などの第１の絶縁膜を厚さ０．５〜２ｎｍで堆積し、続けてＰ型のポリシリコンやＴｉＳｉ、Ｐｔなどの金属からなる電極材料膜を５０〜２００ｎｍ程度の厚さで堆積する。その後、電極材料膜と第１の絶縁膜を所定の形状にエッチングして、ゲート絶縁膜１１とゲート電極１２とからなる積層体を形成する（図４−１）。 First, for example, an element isolation insulating film 2 having a predetermined pattern is formed by an STI (Shallow Trench Isolation) method or the like so as to locally expose a region for forming a MOS transistor on a P-type Si substrate 1. An N-type well 3 is formed by ion implantation in a region for forming a PMOS transistor (hereinafter referred to as a PMOS transistor formation region). Next, a first insulating film such as an oxynitride film or a High-k film as a base of the gate insulating film is deposited on the entire surface of the Si substrate 1 to a thickness of 0.5 to 2 nm. An electrode material film made of a metal such as silicon, TiSi, or Pt is deposited to a thickness of about 50 to 200 nm. Thereafter, the electrode material film and the first insulating film are etched into a predetermined shape to form a stacked body including the gate insulating film 11 and the gate electrode 12 (FIG. 4A).

ついで、ＰＭＯＳトランジスタ形成領域以外をレジストなどでマスクし、ＰＭＯＳトランジスタ形成領域の積層体をマスクとして、イオン注入によって、Ｓｉ基板１の表面の浅い領域にアクセプタとなる不純物を低濃度で導入した拡散層からなるエクステンション部２２を形成する（図４−２）。なお、このエクステンション部２２の形成時に、エクステンション部２２のゲート構造１０側端部や後に形成するソース／ドレイン領域２１のゲート構造１０側端部の深い領域にハロー層を形成してもよい。その後、Ｓｉ基板１上の全面に、所定の厚さのシリコン窒化膜などからなる第２の絶縁膜を堆積させ、積層体の線幅方向両側部分にのみ第２の絶縁膜が残るように異方性エッチングを行って、サイドウォールスペーサ１３を形成する（図４−３）。これにより、素子分離絶縁膜２で区画された所定の位置にゲート構造１０が形成される。 Next, a diffusion layer in which impurities other than the PMOS transistor formation region are masked with a resist or the like, and an impurity serving as an acceptor is introduced at a low concentration into a shallow region of the surface of the Si substrate 1 by ion implantation using the stacked body of the PMOS transistor formation region as a mask. The extension part 22 made of is formed (FIG. 4-2). When the extension portion 22 is formed, a halo layer may be formed in a deep region of the end portion of the extension portion 22 on the gate structure 10 side or a source / drain region 21 to be formed later on the end of the gate structure 10 side. Thereafter, a second insulating film made of a silicon nitride film or the like having a predetermined thickness is deposited on the entire surface of the Si substrate 1, and the second insulating film is left only on both side portions in the line width direction of the stacked body. Isotropic etching is performed to form sidewall spacers 13 (FIG. 4-3). Thereby, the gate structure 10 is formed at a predetermined position partitioned by the element isolation insulating film 2.

ついで、ＰＭＯＳトランジスタ形成領域以外をレジストなどでマスクし、ＰＭＯＳトランジスタ形成領域のゲート構造１０をマスクとして、クラスタ注入によって、ＧｅとＢをＳｉ基板１のソース／ドレイン領域２１となる部分に導入する。Ｇｅは、ＳｉＧｅ層３１を形成するために導入するものであり、Ｂはソース／ドレイン領域２１を形成するために導入するものである。このとき、ＢはＧｅの注入層を覆うようにやや深い領域に導入する。また、Ｇｅは、Ｓｉに対して組成比で２０％程度までとなるように、導入される。一例としては、Ｇｅは５〜５０ｎｍの深さに１×１０¹³〜１×１０¹⁶ｃｍ^-2の注入量で導入され、Ｂは５０〜２００ｎｍの深さに１×１０¹⁴〜１×１０¹⁶ｃｍ^-2の注入量で導入される。このとき導入されるＧｅの注入プロファイルは、図２に示されるものと同様のプロファイルとなる。導入後、熱処理を行うことで、ソース／ドレイン領域２１と、このソース／ドレイン領域２１の基板表面付近にＳｉＧｅ層３１が形成される。熱処理としては、４００〜７００℃のＮ₂雰囲気で数十分〜数時間の低温アニールや、９００〜１，３００℃で数十秒の高温アニールなどを行うことができる。 Next, the region other than the PMOS transistor formation region is masked with a resist or the like, and Ge and B are introduced into the source / drain region 21 of the Si substrate 1 by cluster implantation using the gate structure 10 of the PMOS transistor formation region as a mask. Ge is introduced to form the SiGe layer 31, and B is introduced to form the source / drain region 21. At this time, B is introduced into a slightly deep region so as to cover the Ge injection layer. Ge is introduced so that the composition ratio is up to about 20% with respect to Si. As an example, Ge is introduced at a depth of 5 to 50 nm with an implantation amount of 1 × 10 ¹³ to 1 × 10 ¹⁶ cm ⁻² , and B is 1 × 10 ¹⁴ to 1 × 10 ¹⁶ at a depth of 50 to 200 nm. Introduced at a dose of cm ⁻² . The Ge implantation profile introduced at this time is the same as that shown in FIG. After the introduction, heat treatment is performed to form the source / drain region 21 and the SiGe layer 31 in the vicinity of the substrate surface of the source / drain region 21. As the heat treatment, low-temperature annealing for several tens of minutes to several hours in a N ₂ atmosphere at 400 to 700 ° C., high-temperature annealing at 900 to 1,300 ° C. for several tens of seconds, or the like can be performed.

ここで、クラスタ注入とは、注入種となるＧｅやＢなどの原子と、Ａｒなどの他の原子を含めて、原子数が数個〜数千個のクラスタを生成し、そのクラスタをＳｉ基板に注入する技術である・通常のイオン注入と比べ、巨大クラスタを用いると、原子１つ当りの実効的な加速電圧を低くすることができるので、非常に浅い領域に極めて高濃度の注入を、高いスループットで実現することができる。 Here, the cluster implantation is to generate a cluster having several to several thousands atoms including atoms such as Ge and B as implantation seeds and other atoms such as Ar, and the clusters are formed on the Si substrate. Compared with normal ion implantation, the effective acceleration voltage per atom can be lowered when using a large cluster, so that a very high concentration implantation can be performed in a very shallow region. It can be realized with high throughput.

一般的に、浅い領域にイオン注入を行う場合、通常のイオン注入機では、スループットが極端に低下する。低い加速電圧ではビームの生成が困難になるためで、この結果、浅い領域に高濃度のイオン注入を行う場合、量産製品の製造への適用が困難なほどのスループットしか得られない場合があった。これに対して、クラスタ注入は、上述したように非常に浅い領域への高濃度のイオン注入に対して、スループットの点で優れている。 In general, when ion implantation is performed in a shallow region, the throughput is extremely reduced in a normal ion implanter. This is because it is difficult to generate a beam at a low acceleration voltage. As a result, when high-concentration ion implantation is performed in a shallow region, only a throughput that is difficult to apply to the production of mass-produced products may be obtained. . On the other hand, cluster implantation is superior in terms of throughput over high concentration ion implantation in a very shallow region as described above.

また、通常のイオン注入では、イオン固有の質量が注入深さＲｐ（Projection Range）に影響する。つまり、同じエネルギでイオン注入を行っても、質量数の小さいイオンは一般的にＲｐが深く注入され、質量数の大きなイオンは一般的にＲｐが浅く注入される。これに対して、クラスタ注入では、個々のイオンより質量数が巨大なクラスタを生成して注入することで、注入種となるイオンに質量差がある場合も、同様のＲｐで注入することが可能となる。これは、たとえばＢとＧｅの質量はそれぞれ１１と７３であるが、質量数４０のＡｒ原子１，０００個とクラスタをそれぞれ作った場合、両者の質量数はそれぞれ４０，０１１と４０，０７３となり、ほぼ同等な質量数となるためである。 Further, in normal ion implantation, the ion-specific mass affects the implantation depth Rp (Projection Range). That is, even when ion implantation is performed with the same energy, Rp is generally deeply implanted for ions having a small mass number, and Rp is generally implanted shallowly for ions having a large mass number. On the other hand, in cluster implantation, a cluster having a larger mass number than individual ions is generated and implanted, so that even when there is a mass difference between ions serving as implantation species, the same Rp can be implanted. It becomes. For example, the masses of B and Ge are 11 and 73, respectively. However, when a cluster is formed with 1,000 Ar atoms having a mass number of 40, the mass numbers of both are 40,011 and 40,073, respectively. This is because the mass numbers are almost equal.

この性質を用いると、任意の質量のイオンを任意の深さに注入することができる。これによって、図４−４に示されるような基板表面付近に局在したＳｉＧｅ層３１、それよりも深い領域にＢ層（ソース／ドレイン領域２１）を形成することが可能となる。 When this property is used, ions of any mass can be implanted at any depth. This makes it possible to form the SiGe layer 31 localized near the substrate surface as shown in FIG. 4-4 and the B layer (source / drain region 21) in a deeper region.

なお、この実施の形態でＳｉＧｅ層３１を含むようにソース／ドレイン領域２１を形成するのは、以下の理由による。ＳｉＧｅ層３１はＳｉ基板１と格子定数が違うため、Ｓｉ基板１との界面では格子のミスフィットが発生する。そのような領域で、ソース／ドレイン領域２１とＳｉ基板１との間にｐｎ接合を形成すると、リーク電流が増大してしまうという問題がある。そのため、ＳｉＧｅ層３１は、深いｐｎ接合よりも浅い部分にのみ形成するようにすることで、リーク電流を減らし、デバイスの消費電力を低減することができる。 In this embodiment, the source / drain region 21 is formed so as to include the SiGe layer 31 for the following reason. Since the SiGe layer 31 has a lattice constant different from that of the Si substrate 1, lattice misfit occurs at the interface with the Si substrate 1. If a pn junction is formed between the source / drain region 21 and the Si substrate 1 in such a region, there is a problem that the leakage current increases. Therefore, by forming the SiGe layer 31 only in a portion shallower than the deep pn junction, the leakage current can be reduced and the power consumption of the device can be reduced.

図４−４でソース／ドレイン領域２１の形成後は、通常のＣＭＯＳデバイスの製造方法にしたがって、ソース／ドレイン領域２１とゲート電極１２の上面にシリサイド膜４１を形成して、図３に示される構造の半導体装置が得られる。なお、その後、層間絶縁膜の堆積や配線の形成などの工程を経て、ＣＭＯＳデバイスが作成される。 After the source / drain region 21 is formed in FIG. 4-4, a silicide film 41 is formed on the upper surfaces of the source / drain region 21 and the gate electrode 12 in accordance with a normal CMOS device manufacturing method, as shown in FIG. A semiconductor device having a structure is obtained. Thereafter, a CMOS device is formed through processes such as deposition of an interlayer insulating film and formation of wiring.

この実施の形態１によれば、チャネル領域近辺にのみＳｉＧｅ層３１を形成したので、効果的にチャネル領域に圧縮応力を印加することができ、高い電流駆動力を得ることができるという効果を有する。また、ソース／ドレイン領域２１とＳｉ基板１との間にｐｎ接合が形成されるが、ＳｉＧｅ層３１をこのｐｎ接合よりも浅い部分にのみ形成したので、接合リーク電流の増加を防止することができるという効果も有する。 According to the first embodiment, since the SiGe layer 31 is formed only in the vicinity of the channel region, it is possible to effectively apply a compressive stress to the channel region and to obtain a high current driving force. . In addition, a pn junction is formed between the source / drain region 21 and the Si substrate 1. However, since the SiGe layer 31 is formed only in a portion shallower than the pn junction, an increase in junction leakage current can be prevented. It also has the effect of being able to.

また、従来のように、ＰＭＯＳトランジスタのソース／ドレイン領域の形成部分のＳｉ基板１表面をリセスしてそこにＳｉＧｅ層を形成する場合に比して、製造工程が簡略化され、さらに工程数を削減することができるという効果も有する。また、従来のように、チャネル領域への圧縮応力の印加具合が、リセス形状に大きく依存することがなく、制御性よくチャネル領域に圧縮応力を印加することができるという効果も有する。 Further, the manufacturing process is simplified and the number of processes is further reduced as compared with the conventional case where the SiGe layer is formed on the surface of the Si substrate 1 where the source / drain regions of the PMOS transistor are formed by recessing. There is also an effect that it can be reduced. Further, unlike the prior art, the degree of compressive stress applied to the channel region does not depend greatly on the recess shape, and the compressive stress can be applied to the channel region with good controllability.

実施の形態２．
実施の形態１の図４−４では、ソース／ドレイン領域の基板表面付近にのみＳｉＧｅ層を形成するようにしていたが、Ｇｅの注入を、エネルギを変化させながら、同じ注入量の多段階で行うようにしてもよい。 Embodiment 2. FIG.
In FIG. 4-4 of the first embodiment, the SiGe layer is formed only in the vicinity of the substrate surface of the source / drain region, but the Ge implantation is performed in multiple stages with the same implantation amount while changing the energy. You may make it perform.

図５は、この発明にかかる半導体装置の実施の形態２の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３よりもさらに深い領域にまでＳｉＧｅ層３１を形成していることを特徴とする。この図５では、ＳｉＧｅ層３１は、クラスタ注入によって、３段にわたってＳｉＧｅ層３１−１〜３１−３を形成している場合が示されている。図６は、図５のＧｅの注入プロファイルの一例を示す図である。この図６では、各段において注入されるＧｅ原子の濃度は同一となるようにしている。なお、実施の形態１と同一の構成要素には同一の符号を付して、その説明を省略している。 FIG. 5 is a sectional view schematically showing the structure of the semiconductor device according to the second embodiment of the present invention. This semiconductor device is characterized in that the SiGe layer 31 is formed in a deeper region than FIG. 3 of the first embodiment. FIG. 5 shows a case where the SiGe layer 31 has SiGe layers 31-1 to 31-3 formed over three stages by cluster implantation. FIG. 6 is a diagram showing an example of the Ge implantation profile of FIG. In FIG. 6, the concentration of Ge atoms implanted at each stage is made the same. In addition, the same code | symbol is attached | subjected to the component same as Embodiment 1, and the description is abbreviate | omitted.

このような構造の半導体装置の製造方法は、実施の形態１の図４−４で、Ｓｉ基板１に注入エネルギを変えたクラスタ注入を多段階（３段階）行うことによって、形成することができる。たとえば、２０ｎｍ、６０ｎｍ、１００ｎｍの深さにＧｅ原子がピークを持つようにエネルギを変えて３段階の注入を行う。その後、Ｂはそれを覆うように１５０〜２００ｎｍの深さに注入する。なお、その他の製造方法は、実施の形態１で説明したものと同じであるので、その説明を省略する。 The manufacturing method of the semiconductor device having such a structure can be formed by performing multi-stage (three-stage) cluster implantation with different implantation energy in the Si substrate 1 in FIGS. 4-4 of the first embodiment. . For example, the energy is changed so that Ge atoms have peaks at depths of 20 nm, 60 nm, and 100 nm, and three-stage implantation is performed. Thereafter, B is implanted to a depth of 150 to 200 nm so as to cover it. Since other manufacturing methods are the same as those described in the first embodiment, description thereof is omitted.

この実施の形態２によれば、同じ注入量で多段階でＧｅの注入を行うようにしたので、チャネル領域の深い部分まで一様な応力を加えることができるという効果を有する。また、ＰＭＯＳトランジスタのチャネル構造によっては、基板表面より深い領域までチャネル領域としてキャリアが輸送されるので、そのようなデバイスでは深い部分まで応力が加えられる構造とした方がよい。そして、この実施の形態２によれば、そのようなデバイスでも、電流駆動力の一層の増加を期待することができるという効果も有する。 According to the second embodiment, since Ge is implanted in multiple stages with the same implantation amount, there is an effect that uniform stress can be applied to a deep portion of the channel region. Also, depending on the channel structure of the PMOS transistor, carriers are transported as a channel region to a region deeper than the substrate surface. Therefore, in such a device, a structure in which stress is applied to a deep portion is better. According to the second embodiment, even such a device can be expected to further increase the current driving force.

実施の形態３．
実施の形態２では、多段注入におけるどの深さ（段）においても同じ注入量で注入を行っていたが、各段での注入量を変えてもよい。図７〜図８は、多段注入における注入プロファイルの一例を示す図である。図７では、基板表面付近のＧｅ濃度が一番高く、深い領域になるにしたがってＧｅ濃度が低くなるように注入している例を示している。この一例として、基板表面付近から深い方へ向かって、１×１０¹⁶ｃｍ^-2、１×１０¹⁵ｃｍ^-2、１×１０¹⁴ｃｍ^-2の注入量でＧｅを注入している。また、図８では、基板表面からやや深い部分で、最もＧｅ濃度が高くなるような構造を例示している。この一例として、基板表面付近から深い方へ向かって、１×１０¹⁵ｃｍ^-2、１×１０¹⁶ｃｍ^-2、１×１０¹⁵ｃｍ^-2の注入量でＧｅを注入している。 Embodiment 3 FIG.
In the second embodiment, the injection is performed at the same injection amount at any depth (stage) in the multi-stage injection, but the injection amount at each stage may be changed. 7-8 is a figure which shows an example of the injection | pouring profile in multistage injection | pouring. FIG. 7 shows an example in which implantation is performed such that the Ge concentration near the substrate surface is the highest and the Ge concentration is lowered as the region becomes deeper. As an example of this, Ge is implanted at a dose of 1 × 10 ¹⁶ cm ⁻² , 1 × 10 ¹⁵ cm ⁻² , and 1 × 10 ¹⁴ cm ⁻² from the vicinity of the substrate surface toward the deeper side. Further, FIG. 8 illustrates a structure in which the Ge concentration is highest at a portion slightly deeper from the substrate surface. As an example of this, Ge is implanted at an implantation amount of 1 × 10 ¹⁵ cm ⁻² , 1 × 10 ¹⁶ cm ⁻² , and 1 × 10 ¹⁵ cm ⁻² from the vicinity of the substrate surface toward the deeper side.

この実施の形態３では、特定のチャネル構造を有するＰＭＯＳトランジスタでも、最適なチャネル領域の深さ方向の位置で圧縮応力を加えることができるという効果を有する。 The third embodiment has an effect that even a PMOS transistor having a specific channel structure can apply a compressive stress at an optimum position in the depth direction of the channel region.

実施の形態４．
図９は、この発明にかかる半導体装置の実施の形態４の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３において、Ｓｉ基板１のソース／ドレイン領域２１上に、エピタキシャルに成長したＧｅ層３２をさらに有することを特徴とする。このように、ＳｉやＳｉＧｅよりも格子定数の大きなＧｅ層３２をソース／ドレイン領域２１上に形成することによって、ゲート構造１０下のチャネル領域により大きな圧縮応力が印加される。なお、その他の構成については、実施の形態１と同様であるので、その説明を省略する。 Embodiment 4 FIG.
FIG. 9 is a cross-sectional view schematically showing the structure of the semiconductor device according to the fourth embodiment of the present invention. In FIG. 3 of the first embodiment, this semiconductor device further includes a Ge layer 32 epitaxially grown on the source / drain region 21 of the Si substrate 1. Thus, by forming the Ge layer 32 having a lattice constant larger than that of Si or SiGe on the source / drain region 21, a larger compressive stress is applied to the channel region under the gate structure 10. Since other configurations are the same as those in the first embodiment, the description thereof is omitted.

このような構造の半導体装置の製造方法は、実施の形態１の図４−４でＳｉ基板１にクラスタ注入によってＧｅを導入し、ＳｉＧｅ層３１を形成した後に、クラスタサイズや注入エネルギを調整して、ＧｅがＳｉ基板１に注入されないような条件で、Ｓｉ基板１上にＧｅを堆積させる。たとえば、５０〜１００ｎｍの厚さのＧｅ層３２がソース／ドレイン領域２１上に形成される。なお、その他の製造手順は、実施の形態１と同様であるので、その説明を省略する。 In the manufacturing method of the semiconductor device having such a structure, after introducing Ge into the Si substrate 1 by cluster implantation in FIG. 4-4 of the first embodiment and forming the SiGe layer 31, the cluster size and implantation energy are adjusted. Then, Ge is deposited on the Si substrate 1 under the condition that Ge is not implanted into the Si substrate 1. For example, a Ge layer 32 having a thickness of 50 to 100 nm is formed on the source / drain region 21. Since other manufacturing procedures are the same as those in the first embodiment, description thereof is omitted.

なお、上述した説明では、実施の形態１の構造にＧｅ層３２を形成した場合を説明したが、実施の形態２〜３の構造にＧｅ層を形成するようにしてもよい。また、上述した説明では、Ｇｅ層３２をクラスタ注入法によって形成しているが、ＰＶＤ（Physical Vapor Deposition）法やＣＶＤ（Chemical Vapor Deposition）法によって形成してもよい。 In the above description, the case where the Ge layer 32 is formed in the structure of the first embodiment has been described. However, the Ge layer may be formed in the structure of the second to third embodiments. In the above description, the Ge layer 32 is formed by the cluster implantation method, but may be formed by a PVD (Physical Vapor Deposition) method or a CVD (Chemical Vapor Deposition) method.

この実施の形態４によれば、Ｓｉ基板１のソース／ドレイン領域２１上にＳｉやＳｉＧｅよりも格子定数の大きなＧｅ層３２を堆積させたので、一層大きな圧縮応力をチャネル領域に加えることができる。その結果、ＰＭＯＳトランジスタで一層大きな電流の増幅が得られるという効果を有する。 According to the fourth embodiment, since the Ge layer 32 having a lattice constant larger than that of Si or SiGe is deposited on the source / drain region 21 of the Si substrate 1, a larger compressive stress can be applied to the channel region. . As a result, the PMOS transistor has an effect that a larger current amplification can be obtained.

実施の形態５．
図１０は、この発明にかかる半導体装置の実施の形態５の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３において、ＰＭＯＳトランジスタを形成したＳｉ基板１上に圧縮応力性の絶縁膜３３を有することを特徴とする。なお、その他の構成については、実施の形態１と同様であるので、その説明を省略する。 Embodiment 5. FIG.
FIG. 10 is a sectional view schematically showing the structure of the semiconductor device according to the fifth embodiment of the present invention. This semiconductor device is characterized in that, in FIG. 3 of the first embodiment, a compressive stress insulating film 33 is provided on the Si substrate 1 on which the PMOS transistor is formed. Since other configurations are the same as those in the first embodiment, the description thereof is omitted.

このような構造の半導体装置の製造方法は、実施の形態１の図４−４でソース／ドレイン領域２１とＳｉＧｅ層を形成し、ゲート電極１２上とソース／ドレイン領域２１上にシリサイド膜４１を形成した後に、圧縮応力性の絶縁膜３３を堆積させればよい。たとえば、実施の形態４と同様に、堆積成分の強いクラスタ注入を用いて圧縮応力性の絶縁膜３３を形成することができる。一例として、２０〜１００ｎｍのＳｉＮ膜を堆積することで、圧縮応力をゲート構造１０下のチャネル領域に印加することができる。なお、ＳｉＮ膜は、堆積条件でチャネル領域に圧縮応力を印加したり、引張応力を印加したりすることができるので、圧縮応力を印加することができる堆積条件とする必要がある。また、その他の製造手順は、実施の形態１と同様であるので、その説明を省略する。 In the manufacturing method of the semiconductor device having such a structure, the source / drain region 21 and the SiGe layer are formed in FIG. 4-4 of the first embodiment, and the silicide film 41 is formed on the gate electrode 12 and the source / drain region 21. After the formation, a compressive stress insulating film 33 may be deposited. For example, as in the fourth embodiment, the compressive stress insulating film 33 can be formed using cluster injection with a strong deposition component. As an example, a compressive stress can be applied to the channel region under the gate structure 10 by depositing a 20-100 nm SiN film. In addition, since the compressive stress can be applied to the channel region under the deposition condition, or the tensile stress can be applied to the SiN film, it is necessary to set the deposition condition so that the compressive stress can be applied. Other manufacturing procedures are the same as those in the first embodiment, and thus the description thereof is omitted.

なお、上述した説明では、実施の形態１の構造に圧縮応力性の絶縁膜３３を形成した場合を説明したが、実施の形態２〜４の構造に圧縮応力性の絶縁膜３３を形成するようにしてもよい。また、この圧縮応力性の絶縁膜３３を、ＰＶＤ法やＣＶＤ法などの方法で形成してもよい。 In the above description, the case where the compressive stress insulating film 33 is formed in the structure of the first embodiment has been described. However, the compressive stress insulating film 33 is formed in the structures of the second to fourth embodiments. It may be. The compressive stress insulating film 33 may be formed by a method such as a PVD method or a CVD method.

この実施の形態５によれば、実施の形態１〜４の効果に加え、ゲート電極１２上に堆積された圧縮応力性の絶縁膜３３によって、チャネル領域に一層大きな圧縮応力を加えることができる。その結果、さらに大きな電流の増幅が得られるという効果を有する。 According to the fifth embodiment, in addition to the effects of the first to fourth embodiments, a larger compressive stress can be applied to the channel region by the compressive stress insulating film 33 deposited on the gate electrode 12. As a result, there is an effect that a larger current amplification can be obtained.

実施の形態６．
図１１は、この発明にかかる半導体装置の実施の形態６の構造を模式的に示す断面図である。この半導体装置は、実施の形態１の図３において、ＳｉＧｅ層３１をエクステンション部２２に形成したことを特徴とする。ＰＭＯＳトランジスタの短チャネル効果を抑制するために、エクステンション部２２はＳｉ基板１表面付近の浅い領域に形成する必要がある。そのため、たとえばＳｉＧｅ層３１を基板表面から５〜１０ｎｍ深さに形成し、Ｂによるエクステンション部２２を１０〜２０ｎｍの深さに形成する。また、エクステンション部２２にＳｉＧｅ層３１を形成することで、ＳｉＧｅ層３１の形成される位置が、実施の形態１の図３の場合に比して、サイドウォールスペーサ１３の分だけチャネル領域側に移ることになる。この分、圧縮応力をチャネル領域に印加することが可能となる。なお、その他の構成については、実施の形態１と同様であるので、その説明を省略する。 Embodiment 6 FIG.
FIG. 11 is a sectional view schematically showing the structure of the semiconductor device according to the sixth embodiment of the present invention. This semiconductor device is characterized in that the SiGe layer 31 is formed in the extension portion 22 in FIG. 3 of the first embodiment. In order to suppress the short channel effect of the PMOS transistor, the extension portion 22 needs to be formed in a shallow region near the surface of the Si substrate 1. Therefore, for example, the SiGe layer 31 is formed to a depth of 5 to 10 nm from the substrate surface, and the extension portion 22 made of B is formed to a depth of 10 to 20 nm. Further, by forming the SiGe layer 31 in the extension portion 22, the position where the SiGe layer 31 is formed is closer to the channel region side by the side wall spacer 13 than in the case of FIG. 3 of the first embodiment. Will move. Accordingly, compressive stress can be applied to the channel region. Since other configurations are the same as those in the first embodiment, the description thereof is omitted.

このような構造の半導体装置の製造方法は、実施の形態１の図４−２で、所定の形状にパターニングしたゲート絶縁膜１１とゲート電極１２との積層体をマスクとして、クラスタ注入によって、まずＧｅをたとえば５〜１０ｎｍの深さに導入し、ついでＢをたとえば１０〜２０ｎｍの深さに導入し、その後に熱処理を行うことによって形成することができる。なお、その他の製造手順は、実施の形態１と基本的に同様であるが、図４−４においてＧｅのクラスタ注入は行われず、ＢなどのＰ型不純物のクラスタ注入に変わる点が異なる。 The manufacturing method of the semiconductor device having such a structure is as shown in FIG. 4B of the first embodiment. First, by cluster injection using the stacked body of the gate insulating film 11 and the gate electrode 12 patterned in a predetermined shape as a mask. For example, Ge can be formed by introducing Ge to a depth of 5 to 10 nm, then introducing B to a depth of 10 to 20 nm, and then performing a heat treatment. The other manufacturing procedures are basically the same as those in the first embodiment, except that Ge cluster implantation is not performed in FIG. 4-4, but is changed to cluster implantation of P-type impurities such as B.

この実施の形態６によれば、エクステンション部２２にＳｉＧｅ層３１を形成するようにしたので、一層チャネル領域に近い領域から応力を印加することができるため、効果的に電流の増幅効果を得ることができるという効果を有する。 According to the sixth embodiment, since the SiGe layer 31 is formed in the extension portion 22, stress can be applied from a region closer to the channel region, so that a current amplification effect can be obtained effectively. Has the effect of being able to.

実施の形態７．
実施の形態６と実施の形態２〜３とを組み合わせることで、ソース／ドレイン領域とエクステンション部の両方にＳｉＧｅ層を形成してもよい。図１２は、この発明にかかる半導体装置の実施の形態７の構造の一例を模式的に示す断面図である。この半導体装置は、実施の形態６の図１１において、ソース／ドレイン領域２１に多段注入を行って、ソース／ドレイン領域２１の深い位置にまでＳｉＧｅ層３１−２，３１−３を形成した場合を示している。この図１２では、エクステンション部２２とソース／ドレイン領域２１にクラスタ注入によって３段のＳｉＧｅ層３１−１〜３１−３が形成される場合が例示されている。 Embodiment 7 FIG.
The SiGe layer may be formed in both the source / drain region and the extension portion by combining the sixth embodiment and the second to third embodiments. FIG. 12 is a sectional view schematically showing an example of the structure of the semiconductor device according to the seventh embodiment of the present invention. In this semiconductor device, the case where the SiGe layers 31-2 and 31-3 are formed deeply in the source / drain region 21 by performing multistage implantation in the source / drain region 21 in FIG. Show. FIG. 12 illustrates the case where three stages of SiGe layers 31-1 to 31-3 are formed in the extension portion 22 and the source / drain regions 21 by cluster implantation.

このような構造の半導体装置の製造方法は、実施の形態６で示したように、所定の形状にパターニングしたゲート絶縁膜１１とゲート電極１２との積層体をマスクとして、クラスタ注入によって、Ｇｅをたとえば５〜１０ｎｍの深さに導入し、ついでＢをたとえば１０〜２０ｎｍの深さに導入し、エクステンション部２２にＳｉＧｅ層３１−１を形成する。ついで、実施の形態１の図４−４で、サイドウォールスペーサ１３を形成した後に、ソース／ドレイン領域２１のエクステンション部２２に形成したＳｉＧｅ層３１−１よりも深い領域にＧｅが注入されるように、注入エネルギを変えて、Ｇｅの導入を多段階で行う。エクステンション部２２とソース／ドレイン領域２１にＧｅを注入するときのプロファイルは、実施の形態２の図６に示されるように、各段で同じ注入量となるようにしてもよいし、実施の形態３の図７〜図８に例示されるようにＰＭＯＳトランジスタのチャネル構造に合わせて各段で注入量が異なるように変化させるようにしてもよい。その他の製造方法は、実施の形態１で説明したものと同様であるので、その説明を省略する。 In the method of manufacturing the semiconductor device having such a structure, as shown in the sixth embodiment, Ge is formed by cluster implantation using the stacked body of the gate insulating film 11 and the gate electrode 12 patterned in a predetermined shape as a mask. For example, the SiGe layer 31-1 is formed in the extension portion 22 by introducing B to a depth of 5 to 10 nm and then introducing B to a depth of 10 to 20 nm, for example. Next, in FIG. 4-4 of the first embodiment, Ge is implanted into a region deeper than the SiGe layer 31-1 formed in the extension portion 22 of the source / drain region 21 after the sidewall spacer 13 is formed. In addition, Ge is introduced in multiple stages by changing the implantation energy. As shown in FIG. 6 of the second embodiment, the profile when Ge is implanted into the extension portion 22 and the source / drain region 21 may be the same implantation amount at each stage. As shown in FIG. 7 to FIG. 8, the implantation amount may be changed so as to be different at each stage according to the channel structure of the PMOS transistor. Since other manufacturing methods are the same as those described in the first embodiment, the description thereof is omitted.

この実施の形態７によれば、ソース／ドレイン領域２１とエクステンション部２２の両方にＳｉＧｅ層３１−１〜３１−３を形成するようにしたので、チャネル領域にかかる圧縮応力を大きくし、一層多くの電流の増幅効果を得ることができるという効果を有する。 According to the seventh embodiment, since the SiGe layers 31-1 to 31-3 are formed in both the source / drain region 21 and the extension portion 22, the compressive stress applied to the channel region is increased, and more The effect of amplifying the current can be obtained.

なお、上述したエクステンション部２２にＳｉＧｅ層３１を形成した実施の形態６，７においても、実施の形態４で示したように、ソース／ドレイン領域２１上にＧｅ層３２をエピタキシャルに形成させるようにしてもよいし、実施の形態５で示したように、ゲート構造１０とソース／ドレイン領域２１上に圧縮応力性の絶縁膜３３を形成してもよい。このようにすることで、さらに大きな圧縮応力をゲート構造１０下のチャネル領域に印加することができ、高い電流駆動力が得られるという効果を有する。 In the sixth and seventh embodiments in which the SiGe layer 31 is formed in the extension portion 22 described above, the Ge layer 32 is formed epitaxially on the source / drain region 21 as shown in the fourth embodiment. Alternatively, as shown in the fifth embodiment, the compressive stress insulating film 33 may be formed on the gate structure 10 and the source / drain regions 21. By doing so, it is possible to apply a larger compressive stress to the channel region under the gate structure 10 and to obtain a high current driving force.

以上のように、この発明にかかる半導体装置は、電流駆動力を向上させる半導体装置に有用である。 As described above, the semiconductor device according to the present invention is useful for a semiconductor device that improves current driving capability.

この発明による半導体装置の構造を模式的に示す断面図である。1 is a cross-sectional view schematically showing the structure of a semiconductor device according to the present invention. Ｓｉ基板にクラスタ注入したＧｅ原子の深さ方向のプロファイルを示す図である。It is a figure which shows the profile of the depth direction of the Ge atom cluster-implanted to Si substrate. この発明による半導体装置の実施の形態１の構造を模式的に示す断面図である。1 is a cross sectional view schematically showing a structure of a first embodiment of a semiconductor device according to the present invention. この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１）。It is sectional drawing which shows typically an example of the procedure of Embodiment 1 of the manufacturing method of the semiconductor device by this invention (the 1). この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その２）。It is sectional drawing which shows typically an example of the procedure of Embodiment 1 of the manufacturing method of the semiconductor device by this invention (the 2). この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その３）。FIG. 6 is a sectional view schematically showing an example of a procedure of the first embodiment of the semiconductor device manufacturing method according to the present invention (No. 3). この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その４）。It is sectional drawing which shows typically an example of the procedure of Embodiment 1 of the manufacturing method of the semiconductor device by this invention (the 4). この発明による半導体装置の実施の形態２の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of Embodiment 2 of the semiconductor device by this invention. 図５のＧｅの注入プロファイルの一例を示す図である。It is a figure which shows an example of the implantation profile of Ge of FIG. 多段注入における注入プロファイルの一例を示す図である。It is a figure which shows an example of the injection | pouring profile in multistage injection | pouring. 多段注入における注入プロファイルの一例を示す図である。It is a figure which shows an example of the injection | pouring profile in multistage injection | pouring. この発明による半導体装置の実施の形態４の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of Embodiment 4 of the semiconductor device by this invention. この発明による半導体装置の実施の形態５の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of Embodiment 5 of the semiconductor device by this invention. この発明による半導体装置の実施の形態６の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of Embodiment 6 of the semiconductor device by this invention. この発明による半導体装置の実施の形態７の構造の一例を模式的に示す断面図である。It is sectional drawing which shows typically an example of the structure of Embodiment 7 of the semiconductor device by this invention. 半導体装置の製造方法の従来例を模式的に説明するための断面図である（その１）。It is sectional drawing for demonstrating the conventional example of the manufacturing method of a semiconductor device typically (the 1). 半導体装置の製造方法の従来例を模式的に説明するための断面図である（その２）。It is sectional drawing for demonstrating the conventional example of the manufacturing method of a semiconductor device typically (the 2).

符号の説明Explanation of symbols

１Ｓｉ基板
２素子分離絶縁膜
３Ｎ型ウェル
１０ゲート構造
１１ゲート絶縁膜
１２ゲート電極
１３サイドウォールスペーサ
２１ソース／ドレイン領域
２２エクステンション部
３１，３１−１〜３１−３ＳｉＧｅ層
３２Ｇｅ層
３３圧縮応力性の絶縁膜
４１シリサイド膜 DESCRIPTION OF SYMBOLS 1 Si substrate 2 Element isolation insulating film 3 N-type well 10 Gate structure 11 Gate insulating film 12 Gate electrode 13 Side wall spacer 21 Source / drain region 22 Extension part 31, 31-1 to 31-3 SiGe layer 32 Ge layer 33 Compression Stress insulating film 41 Silicide film

Claims

シリコン基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極の積層体と、この積層体の線幅方向両側に形成されるサイドウォールスペーサと、を含むゲート構造と、
前記ゲート構造の線幅方向両側の前記シリコン基板表面に形成されるソース／ドレイン領域と、
を備え、
前記シリコン基板の表面から前記ソース／ドレイン領域の深さよりも浅い領域にＳｉＧｅ層が形成されることを特徴とする半導体装置。 A gate structure including a stacked body of a gate insulating film and a gate electrode formed at a predetermined position on the surface of the silicon substrate, and sidewall spacers formed on both sides of the stacked body in the line width direction;
Source / drain regions formed on the silicon substrate surface on both sides of the gate structure in the line width direction;
With
A semiconductor device, wherein a SiGe layer is formed in a region shallower than a depth of the source / drain region from the surface of the silicon substrate.

前記ＳｉＧｅ層は、前記シリコン基板の表面近傍に形成されることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the SiGe layer is formed near a surface of the silicon substrate.

前記ＳｉＧｅ層は、深さによってＧｅの濃度が異なることを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the SiGe layer has a different Ge concentration depending on a depth.

シリコン基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極の積層体と、この積層体の線幅方向両側に形成されるサイドウォールスペーサと、を含むゲート構造と、
前記ゲート絶縁膜と前記ゲート電極の積層体の線幅方向両側の前記シリコン基板表面の近傍に低濃度不純物拡散層によって形成されるエクステンション部と、
前記ゲート構造の線幅方向両側の前記シリコン基板表面の前記エクステンション部よりも深い領域に、高濃度不純物拡散層によって形成されるソース／ドレイン領域と、
を備え、
前記エクステンション部にＳｉＧｅ層が形成されることを特徴とする半導体装置。 A gate structure including a stacked body of a gate insulating film and a gate electrode formed at a predetermined position on the surface of the silicon substrate, and sidewall spacers formed on both sides of the stacked body in the line width direction;
An extension portion formed by a low-concentration impurity diffusion layer in the vicinity of the silicon substrate surface on both sides in the line width direction of the stacked body of the gate insulating film and the gate electrode;
A source / drain region formed by a high-concentration impurity diffusion layer in a region deeper than the extension portion on the surface of the silicon substrate on both sides in the line width direction of the gate structure;
With
A semiconductor device, wherein a SiGe layer is formed on the extension portion.

前記ＳｉＧｅ層は、前記エクステンション部よりも深く、前記ソース／ドレイン領域の深さよりも浅い領域にさらに形成されることを特徴とする請求項４に記載の半導体装置。 5. The semiconductor device according to claim 4, wherein the SiGe layer is further formed in a region deeper than the extension portion and shallower than the depth of the source / drain region.

前記ＳｉＧｅ層は、深さによってＧｅの濃度が異なることを特徴とする請求項５に記載の半導体装置。 The semiconductor device according to claim 5, wherein the SiGe layer has a different Ge concentration depending on a depth.

前記ソース／ドレイン領域上に前記ＳｉＧｅ層に対してエピタキシャル成長したＧｅ層がさらに形成されることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。 The semiconductor device according to claim 1, wherein a Ge layer epitaxially grown on the SiGe layer is further formed on the source / drain region.

前記ゲート構造と前記ソース／ドレイン領域上に圧縮応力性の絶縁膜がさらに形成されることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。 7. The semiconductor device according to claim 1, further comprising a compressive stress insulating film formed on the gate structure and the source / drain regions.

シリコン基板の表面の所定の位置にゲート絶縁膜とゲート電極との積層体を形成し、この積層体の線幅方向両側側面にサイドウォールスペーサを形成して、ゲート構造を形成するゲート構造形成工程と、
前記ゲート構造をマスクとして、前記シリコン基板表面から所定の深さまでＧｅをクラスタ注入法によって導入し、前記Ｇｅを導入した領域よりも深く、前記Ｇｅを導入した領域を含むようにＰ型不純物をクラスタ注入法によって導入するイオン導入工程と、
熱処理を行ってＳｉＧｅ層とソース／ドレイン領域を形成する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。 A gate structure forming step of forming a gate structure by forming a stacked body of a gate insulating film and a gate electrode at a predetermined position on the surface of a silicon substrate, and forming sidewall spacers on both side surfaces in the line width direction of the stacked body When,
Using the gate structure as a mask, Ge is introduced from the surface of the silicon substrate to a predetermined depth by a cluster implantation method, and P-type impurities are clustered so as to include the Ge-introduced region deeper than the Ge-introduced region. An ion introduction step to be introduced by an implantation method;
A heat treatment step of performing a heat treatment to form a SiGe layer and source / drain regions;
A method for manufacturing a semiconductor device, comprising:

前記イオン導入工程では、Ｇｅを前記シリコン基板の表面近傍にのみ導入することを特徴とする請求項９に記載の半導体装置の製造方法。 10. The method of manufacturing a semiconductor device according to claim 9, wherein in the ion introduction step, Ge is introduced only near the surface of the silicon substrate.

前記イオン導入工程では、注入エネルギを変化させてＧｅを前記シリコン基板表面から所定の深さまで複数段にわたって多段注入することを特徴とする請求項９に記載の半導体装置の製造方法。 10. The method of manufacturing a semiconductor device according to claim 9, wherein, in the ion introduction step, Ge is implanted in a plurality of stages from the surface of the silicon substrate to a predetermined depth by changing implantation energy.

前記イオン導入工程で、同一の注入濃度で各段にＧｅを導入することを特徴とする請求項１１に記載の半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 11, wherein Ge is introduced into each stage at the same implantation concentration in the ion introduction step.

前記イオン導入工程で、異なる注入濃度で各段にＧｅを導入することを特徴とする請求項１１に記載の半導体装置の製造方法。 12. The method of manufacturing a semiconductor device according to claim 11, wherein Ge is introduced into each stage at different implantation concentrations in the ion introduction step.

シリコン基板の表面の所定の位置にゲート絶縁膜とゲート電極との積層体を形成するゲート電極形成工程と、
前記積層体をマスクとして、前記シリコン基板表面近傍にクラスタ注入法によってＧｅを導入し、クラスタ注入法によって導入された前記Ｇｅよりも深い前記シリコン基板表面の浅い領域にＰ型不純物を導入する第１のイオン導入工程と、
前記積層体の線幅方向両側側面にサイドウォールを形成するサイドウォール形成工程と、
前記ゲート絶縁膜と前記ゲート電極と前記サイドウォールとを含むゲート構造をマスクとして、前記シリコン基板表面から前記エクステンション部よりも深い領域にＰ型不純物を導入する第２のイオン導入工程と、
熱処理を行って前記エクステンション部、ＳｉＧｅ層およびソース／ドレイン領域を形成する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。 A gate electrode forming step of forming a stacked body of a gate insulating film and a gate electrode at a predetermined position on the surface of the silicon substrate;
First, Ge is introduced into the vicinity of the silicon substrate surface by the cluster implantation method using the stacked body as a mask, and a P-type impurity is introduced into a shallow region of the silicon substrate surface deeper than the Ge introduced by the cluster implantation method. The ion introduction process of
A sidewall forming step of forming sidewalls on both side surfaces in the line width direction of the laminate;
Using a gate structure including the gate insulating film, the gate electrode, and the sidewall as a mask, a second ion introduction step of introducing a P-type impurity into a region deeper than the extension portion from the silicon substrate surface;
A heat treatment step of performing heat treatment to form the extension portion, the SiGe layer, and the source / drain regions;
A method for manufacturing a semiconductor device, comprising:

前記第２のイオン導入工程では、前記エクステンション部よりも深く、前記ソース／ドレイン領域の深さよりも浅い領域に、クラスタ注入法によってＧｅを導入することを特徴とする請求項１４に記載の半導体装置の製造方法。 15. The semiconductor device according to claim 14, wherein in the second ion introduction step, Ge is introduced into a region deeper than the extension portion and shallower than the depth of the source / drain region by a cluster implantation method. Manufacturing method.

前記第１および第２のイオン導入工程では、注入エネルギを変化させてＧｅを前記シリコン基板表面から所定の深さまで複数段にわたって多段注入することを特徴とする請求項１５に記載の半導体装置の製造方法。 16. The method of manufacturing a semiconductor device according to claim 15, wherein in the first and second ion introduction steps, Ge is implanted in a plurality of stages from the surface of the silicon substrate to a predetermined depth by changing implantation energy. Method.

前記第１および第２のイオン導入工程で、同一の注入濃度で各段にＧｅを導入することを特徴とする請求項１６に記載の半導体装置の製造方法。 17. The method of manufacturing a semiconductor device according to claim 16, wherein Ge is introduced into each stage at the same implantation concentration in the first and second ion introduction steps.

前記第１および第２のイオン導入工程で、異なる注入濃度で各段にＧｅを導入することを特徴とする請求項１６に記載の半導体装置の製造方法。 17. The method of manufacturing a semiconductor device according to claim 16, wherein Ge is introduced into each stage at different implantation concentrations in the first and second ion introduction steps.

前記ソース／ドレイン領域のＳｉＧｅ層上にＧｅ層をエピタキシャル成長させるＧｅ層形成工程をさらに含むことを特徴とする請求項９〜１８のいずれか１つに記載の半導体装置の製造方法。 19. The method of manufacturing a semiconductor device according to claim 9, further comprising a Ge layer forming step of epitaxially growing a Ge layer on the SiGe layer in the source / drain region.

前記ゲート構造とソース／ドレイン領域上に、圧縮応力性の絶縁膜を形成させる絶縁膜形成工程をさらに含むことを特徴とする請求項９〜１８のいずれか１つに記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 9, further comprising an insulating film forming step of forming a compressive stress insulating film on the gate structure and the source / drain regions. .