JP2008218648A - Photographing device, and camera - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a photographing device wherein its area utilizing efficiency is so improved on its conductor substrate as to enlarge the occupying dimensions of its transistor regions, and also to provide a camera. <P>SOLUTION: In the photographing device, each transistor region TRGN1 formed out of a resetting transistor and each transistor region TRGN2 formed out of a selecting transistor and an amplifying transistor are provided. Further, each share block BLK10 wherein a plurality of photoelectric converting portions 111 share these transistor regions TRGN1, TRGN2 is formed. Moreover, the plurality of share blocks BLK10 are so arranged alternately that the sum (L1+L2) of gate-length-direction occupying dimensions of transistor regions TRGN1, TRGN2 is made constant. The plurality of share blocks BLK10 are so formed that their disposals of the transistor regions TRGN1, TRGN2 which have different gate-length-direction dimensions are made different from each other. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサなどの撮像素子を備えた撮像装置およびカメラに関するものである。   The present invention relates to an imaging apparatus and a camera including an imaging element such as a charge coupled device (CCD) and a complementary metal oxide semiconductor (CMOS) sensor.

ＣＭＯＳを利用したＣＭＯＳ撮像装置は、カメラ等の撮像素子として使われ、ＣＣＤ撮像装置では困難な一部読み出し等の機能を有し、撮像装置の低消費電力化や小型化に有利である。   A CMOS image pickup device using CMOS is used as an image pickup element such as a camera, and has a function such as partial reading, which is difficult with a CCD image pickup device, and is advantageous for low power consumption and miniaturization of the image pickup device.

近年のＣＭＯＳ撮像装置の多画素化に伴い、画素の微細化が要求されている。しかしながら、ＣＭＯＳ撮像装置は画素回路内にフォトダイオード、転送トランジスタ、リセットトランジスタ、増幅トランジスタやセレクトトランジスタ等の多くの駆動素子を有するため、画素寸法の縮小が難しい。   With the recent increase in the number of pixels in CMOS imaging devices, there is a demand for pixel miniaturization. However, since the CMOS imaging device has many drive elements such as a photodiode, a transfer transistor, a reset transistor, an amplification transistor, and a select transistor in the pixel circuit, it is difficult to reduce the pixel size.

画素の微細化に関する解決策の一つに、画素内のトランジスタを共有し、１画素あたりのトランジスタ数を低減させ、画素寸法を縮小させる方法がある（たとえば、特許文献１を参照）。たとえば、複数のフォトダイオードに対して転送トランジスタがそれぞれ配置され、これら複数のフォトダイオードと転送トランジスタに対してセレクトトランジスタ、リセットトランジスタおよび増幅トランジスタが共有される構成をとる。
トランジスタを共有しない場合には、一般的に１画素あたり４個のトランジスタを有するのに対し、４画素で３個のトランジスタを共有すれば、トランジスタ数を１画素あたり１．７５個に低減できる。なお、トランジスタの駆動方法等により、セレクトトランジスタを有しない構成もある。（たとえば、特許文献２を参照）。 As one of solutions for pixel miniaturization, there is a method in which transistors in a pixel are shared, the number of transistors per pixel is reduced, and the pixel size is reduced (see, for example, Patent Document 1). For example, a transfer transistor is arranged for each of a plurality of photodiodes, and a select transistor, a reset transistor, and an amplification transistor are shared by the plurality of photodiodes and the transfer transistors.
In the case where the transistors are not shared, the number of transistors can be reduced to 1.75 per pixel by sharing three transistors with four pixels, while the number of transistors is generally four. Note that there is a configuration in which a select transistor is not provided depending on a transistor driving method or the like. (For example, see Patent Document 2).

特開２００１−２９８１７７号公報JP 2001-298177 A 特開２００６−５４２７６号公報JP 2006-54276 A

以上に述べた解決策は、複数の構成要素を共有するため構成要素数が低減されるが、各構成要素の形状、大きさ等によって各画素内のレイアウトは不均一となる。   In the solution described above, the number of components is reduced because a plurality of components are shared, but the layout in each pixel becomes non-uniform depending on the shape, size, etc. of each component.

次に、レイアウトの不均一性について説明する。   Next, the layout non-uniformity will be described.

図１は、複数の構成要素を共有した場合のレイアウトの不均一性を説明するための図である。
図１に示すレイアウトでは、電荷電圧変換部２に対して対角方向に隣接する２個の光電変換部１が電荷電圧変換部２を共有し、これら光電変換部１がゲート長方向の幅がそれぞれ異なるトランジスタ領域３ａ（ゲート長方向の幅Ｌ３ａ）とトランジスタ領域３ｂ（ゲート長方向の幅Ｌ３ｂ）を共有するように配線４によって接続されている。ここで言うトランジスタ領域とは、画素を構成するトランジスタで形成される回路であり、たとえば、トランジスタ領域３ａはリセットトランジスタで、トランジスタ領域３ｂは増幅トランジスタおよびセレクトトランジスタで形成されている。 FIG. 1 is a diagram for explaining non-uniform layout when a plurality of components are shared.
In the layout shown in FIG. 1, two photoelectric conversion units 1 diagonally adjacent to the charge voltage conversion unit 2 share the charge voltage conversion unit 2, and these photoelectric conversion units 1 have a width in the gate length direction. The transistor regions 3a (the width L3a in the gate length direction) and the transistor regions 3b (the width L3b in the gate length direction) that are different from each other are connected by the wiring 4. The transistor region referred to here is a circuit formed by transistors constituting a pixel. For example, the transistor region 3a is a reset transistor, and the transistor region 3b is formed by an amplifying transistor and a select transistor.

画素を微細化した時、画素内のトランジスタがすべて配置されると、トランジスタのゲート長方向の幅Ｌが１画素の一辺の幅よりも長くなる。このような理由により、図１に示す配置レイアウトでは、トランジスタ領域が分割されて配置されている。
図１に示すような配置レイアウトの場合、共有するトランジスタの組み合わせによってトランジスタ領域の占有寸法が異なる。トランジスタ領域３ａより占有寸法の大きいトランジスタ領域３ｂは、配置レイアウト上互いに干渉しやすく、このような干渉を防ぐためのトランジスタの配置は困難である。また、トランジスタ領域の占有寸法は、雑音特性に影響しやすく、占有寸法は大きいほど雑音特性がよい。 When a pixel is miniaturized, when all the transistors in the pixel are arranged, the width L in the gate length direction of the transistor becomes longer than the width of one side of one pixel. For this reason, the transistor region is divided and arranged in the arrangement layout shown in FIG.
In the case of the layout shown in FIG. 1, the occupied size of the transistor region differs depending on the combination of the shared transistors. The transistor regions 3b having larger occupying dimensions than the transistor region 3a are likely to interfere with each other in terms of the layout, and it is difficult to dispose transistors to prevent such interference. In addition, the occupied size of the transistor region easily affects the noise characteristics, and the larger the occupied size, the better the noise characteristics.

この占有寸法と雑音特性との関係について、次式を用いて説明する。   The relationship between this occupied dimension and noise characteristics will be described using the following equation.

（数１）
〈Ｖｎ ２〉∝ １／（ＷＬ） …（１） (Equation 1)
<V n 2 > ∝ 1 / (WL) (1)

（１）式は、電荷電圧変換部の電圧を増幅する増幅トランジスタについての１／ｆ雑音量の一般式であり、電圧の雑音分散Ｖｎにおける２乗の平均値〈Ｖｎ ２〉が、増幅トランジスタの幅Ｗとゲート長Ｌの積によるゲート面積ＷＬに反比例することを示している。 The expression (1) is a general expression of the 1 / f noise amount for the amplification transistor that amplifies the voltage of the charge-voltage conversion unit, and the average value <V n 2 > of the square in the noise variance V n of the voltage is amplified. It shows that the gate area WL is inversely proportional to the product of the width W of the transistor and the gate length L.

したがって、（１）式によれば、トランジスタ領域の占有寸法、たとえば増幅トランジスタのゲート面積ＷＬが大きいほど１／ｆ雑音量は減少し、ランダム雑音の影響を受けにくい。   Therefore, according to the equation (1), as the occupied size of the transistor region, for example, the gate area WL of the amplification transistor is larger, the 1 / f noise amount is reduced and is not easily affected by random noise.

しかしながら、多画素化に伴って画素を縮小化する場合にはトランジスタ領域の占有寸法を縮小化する必要がある。この場合、特に増幅トランジスタの雑音特性は悪化し、また、ゲート界面における電荷のトラップ等によるランダム雑音も増加する。さらには、構成要素の寸法は、構成要素の配置レイアウトにも影響を与える。   However, when the pixels are reduced as the number of pixels is increased, it is necessary to reduce the occupied size of the transistor region. In this case, the noise characteristics of the amplification transistor are particularly deteriorated, and random noise due to charge trapping at the gate interface also increases. Furthermore, the dimensions of the components also affect the layout of the components.

構成要素の寸法により配置レイアウトが制限される場合には、製造プロセスの改善が制限要因の解消に有効な手段である。しかし、この制限要因解消のためには微細プロセスへの移行が必要とされる。それは、設備投資が前提であり、製造工程数が増加するという問題が発生する。さらに、ＣＣＤやＣＭＯＳ撮像装置では、画素部は画素部周辺の回路と異なる構造を有する場合が多く、開発コストが増加するという問題もある。   When the arrangement layout is limited by the dimensions of the constituent elements, improvement of the manufacturing process is an effective means for eliminating the limiting factor. However, in order to eliminate this limiting factor, it is necessary to shift to a fine process. This is premised on capital investment, and the number of manufacturing processes increases. Further, in a CCD or CMOS imaging device, the pixel portion often has a different structure from the circuit around the pixel portion, and there is a problem that the development cost increases.

制限要因を解消するための別の手段として、前に述べた構成要素を共有して画素数を増加させる手段がある。しかしながら、この手段では、前述のレイアウトの不均一性が増すのに加え、離れた画素同士を配線するため配線のレイアウトが混雑し、さらには増幅トランジスタ入力部の浮遊ノード容量が増大して変換効率低下に繋がる。   As another means for eliminating the limiting factor, there is a means for increasing the number of pixels by sharing the components described above. However, with this means, in addition to increasing the non-uniformity of the layout described above, the layout of the wiring is congested due to the wiring of the distant pixels, and the floating node capacitance of the input portion of the amplification transistor is increased, thereby increasing the conversion efficiency. It leads to decline.

したがって、構成要素の配置レイアウトを最適化することで、半導体基板上の面積利用率を上げ、可能な限りトランジスタ領域の占有寸法を大きくとる必要がある。   Therefore, by optimizing the arrangement layout of the components, it is necessary to increase the area utilization rate on the semiconductor substrate and to make the occupied area of the transistor region as large as possible.

本発明は、半導体基板上の面積利用効率を上げ、トランジスタ領域の占有寸法を大きくとることが可能な撮像装置およびカメラを提供することにある。   It is an object of the present invention to provide an imaging device and a camera that can increase the area utilization efficiency on a semiconductor substrate and increase the occupied size of a transistor region.

本発明の第１の観点の撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、交互に配列されている。   An imaging apparatus according to a first aspect of the present invention is configured to share a plurality of photoelectric conversion units that convert incident light into signal charges and the photoelectric conversion units, and to use the signal charges obtained by the photoelectric conversion units as voltages. A plurality of shared blocks including a plurality of transistors for conversion and output, wherein the shared block is divided and wired in a transistor arrangement region in the shared block, and occupies dimensions in the plurality of transistors A plurality of shared blocks arranged at different positions are alternately arranged.

好適には、対角方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。   Preferably, the plurality of photoelectric conversion units arranged so as to be adjacent to each other in the diagonal direction share the plurality of transistors.

好適には、配線方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。   Preferably, the plurality of photoelectric conversion units arranged so as to be adjacent to each other in the wiring direction share the plurality of transistors.

好適には、上記複数のトランジスタは、上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む。   Preferably, the plurality of transistors include at least a reset transistor that resets the voltage of the charge-voltage conversion unit and an amplification transistor that amplifies the voltage of the charge-voltage conversion unit.

本発明の第２の観点の撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記複数の共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている。   An image pickup apparatus according to a second aspect of the present invention includes a plurality of photoelectric conversion units that convert incident light into signal charges, and the signal conversion units that are shared by the photoelectric conversion units and obtained by the photoelectric conversion units. A plurality of shared blocks including a plurality of transistors for conversion and output, wherein the plurality of shared blocks are divided and wired in a transistor arrangement region in the shared block, and The columns are arranged so as to be shifted in the wiring direction for each column so that the size of the occupied dimension matches between the columns.

好適には、対角方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。   Preferably, the plurality of photoelectric conversion units arranged so as to be adjacent to each other in the diagonal direction share the plurality of transistors.

好適には、配線方向に隣接するように配置された上記複数の光電変換部は、上記複数のトランジスタを共有する。   Preferably, the plurality of photoelectric conversion units arranged so as to be adjacent to each other in the wiring direction share the plurality of transistors.

好適には、上記複数のトランジスタは、上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む。   Preferably, the plurality of transistors include at least a reset transistor that resets the voltage of the charge-voltage conversion unit and an amplification transistor that amplifies the voltage of the charge-voltage conversion unit.

本発明の第３の観点のカメラは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、上記撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、交互に配列されている。   A camera according to a third aspect of the present invention includes an imaging device and an optical system that guides incident light to an imaging area of the imaging device, and the imaging device converts a plurality of incident lights into signal charges. A plurality of shared blocks including: a photoelectric conversion unit; and a plurality of transistors that are shared by the photoelectric conversion units and that convert the signal charge obtained by the photoelectric conversion unit into a voltage and output the voltage. In the shared block, the transistor arrangement region in the shared block is divided and wired, and the plurality of shared blocks arranged at different positions of the occupied dimensions in the plurality of transistors are alternately arranged. ing.

本発明の第４の観点のカメラは、撮像装置と、上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、上記撮像装置は、入射光を信号電荷に変換する複数の光電変換部と、上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、上記複数の共有ブロックは、当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている。   A camera according to a fourth aspect of the present invention includes an imaging device and an optical system that guides incident light to an imaging area of the imaging device, and the imaging device converts a plurality of incident lights into signal charges. A plurality of shared blocks including: a photoelectric conversion unit; and a plurality of transistors that are shared by the photoelectric conversion units and that convert the signal charge obtained by the photoelectric conversion unit into a voltage and output the voltage. The plurality of shared blocks are shifted in the wiring direction for each column so that the transistor arrangement region in the shared block is divided and wired, and the size of the occupied dimensions of the plurality of transistors matches between the columns. It is arranged.

本発明によれば、複数の光電変換部と複数のトランジスタで構成された共有ブロックにおいて、光電変換部を複数のトランジスタで共有し、複数のトランジスタにける占有寸法の大小が相違う位置に配置された複数の共有ブロックが交互に配列されている。   According to the present invention, in a shared block composed of a plurality of photoelectric conversion units and a plurality of transistors, the photoelectric conversion unit is shared by the plurality of transistors, and the occupied dimensions of the plurality of transistors are arranged at different positions. A plurality of shared blocks are alternately arranged.

本発明によれば、半導体基板上の面積利用効率を上げ、トランジスタ領域の占有寸法を大きくとることができる。   According to the present invention, the area utilization efficiency on the semiconductor substrate can be increased, and the occupied size of the transistor region can be increased.

以下、本発明の実施形態を図面に関連づけて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図２は、本発明の実施形態に係る撮像装置の要部の一構成例を示すブロック図である。   FIG. 2 is a block diagram illustrating a configuration example of a main part of the imaging apparatus according to the embodiment of the present invention.

図２に示す撮像装置１０は、画素回路（ＰＩＸＥＬ）１１、画素アレイ部（本発明の撮像エリアに対応）１２、水平スキャン回路（ＨＳＣＮ）１３、アナログデジタル変換器（ＡＤ）１３１、垂直スキャン回路（ＶＳＣＮ）１４、アナログフロントエンド部１５、出力バッファ１６、およびタイミングジェネレータ（ＴＧ）１７によって構成されている。   2 includes a pixel circuit (PIXEL) 11, a pixel array unit (corresponding to the imaging area of the present invention) 12, a horizontal scan circuit (HSCN) 13, an analog-digital converter (AD) 131, and a vertical scan circuit. (VSCN) 14, analog front end unit 15, output buffer 16, and timing generator (TG) 17.

画素アレイ部１２は、たとえば光電変換部を含む画素回路１１が所定の配列形態をもってマトリクス状に配列されており、垂直スキャン回路１４と画素配列の各行（ロウ）にリセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬがそれぞれ接続され、画素配列の各行（カラム）に垂直信号線ＶＳＧＮＬが配置されている。画素アレイ部１２の各画素回路１１は、垂直スキャン回路１４によって制御される。また、画素回路１１が有する光電変換部（図示していない）は、入射光をその光量に応じて電気信号に変換し、この電気信号を垂直信号線ＶＳＧＮＬを介して水平スキャン回路１３に出力する。   In the pixel array unit 12, for example, pixel circuits 11 including a photoelectric conversion unit are arranged in a matrix with a predetermined arrangement form, and a reset line RSTL and a transfer selection line TRFL are arranged in each row (row) of the vertical scan circuit 14 and the pixel arrangement. And the select line SELL are connected to each other, and the vertical signal line VSGNL is arranged in each row (column) of the pixel array. Each pixel circuit 11 of the pixel array unit 12 is controlled by a vertical scan circuit 14. A photoelectric conversion unit (not shown) included in the pixel circuit 11 converts incident light into an electrical signal according to the amount of light, and outputs the electrical signal to the horizontal scan circuit 13 via the vertical signal line VSGNL. .

垂直スキャン回路１４は、画素アレイ部１２の各画素回路１１とリセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬで接続され、また、垂直スキャン回路１４の外部に配置されているタイミングジェネレータ１７と接続されている。垂直スキャン回路１４は、タイミングジェネレータ１７からの所定のクロックに同期して、リセット線ＲＳＴＬ、転送選択線ＴＲＦＬ、およびセレクト線ＳＥＬＬに、リセット信号、転送信号、およびセレクト信号をそれぞれ伝搬させ、画素回路１１を制御する。   The vertical scan circuit 14 is connected to each pixel circuit 11 of the pixel array unit 12 by a reset line RSTL, a transfer selection line TRFL, and a select line SELL, and a timing generator 17 disposed outside the vertical scan circuit 14. It is connected. The vertical scan circuit 14 propagates a reset signal, a transfer signal, and a select signal to the reset line RSTL, the transfer selection line TRFL, and the select line SELL in synchronization with a predetermined clock from the timing generator 17, respectively. 11 is controlled.

また、水平スキャン回路１３は、その内部に各垂直信号線ＶＳＧＮＬに接続されたアナログデジタル変換器（単にＡＤ変換器と記す）１３１を有し、アナログフロントエンド部１５と水平信号線ＨＳＣＮＬで接続され、また、タイミングジェネレータ１７と接続されている。水平スキャン回路１３は、タイミングジェネレータ１７からの所定のクロックに同期して、入力された電気信号をＡＤ変換器１３１にてデジタル信号に変換し、水平信号線ＨＳＣＮＬを介してアナログフロントエンド部１５に出力する。なお、撮像装置の構成によっては、ＡＤ変換器１３１の代わりに増幅器を用いることができる。   The horizontal scan circuit 13 has an analog-to-digital converter (simply referred to as an AD converter) 131 connected to each vertical signal line VSGNL inside, and is connected to the analog front end unit 15 by the horizontal signal line HSCNL. In addition, the timing generator 17 is connected. The horizontal scan circuit 13 converts the input electric signal into a digital signal by the AD converter 131 in synchronization with a predetermined clock from the timing generator 17, and sends it to the analog front end unit 15 via the horizontal signal line HSCNL. Output. Note that an amplifier can be used instead of the AD converter 131 depending on the configuration of the imaging apparatus.

アナログフロントエンド部１５は、入力側が水平スキャン回路１３と水平信号線ＨＳＣＮＬで接続され、出力側が出力バッファ１６と接続されている。また、アナログフロントエンド部１５は、タイミングジェネレータ１７と接続されている。このアナログフロントエンド部１５は、タイミングジェネレータ１７からの所定のクロックに同期して、水平スキャン回路１３から入力されたデジタル信号の信号レベル等を調整して出力バッファ１６に出力する。なお、撮像装置の構成により、アナログフロントエンド部１５の代わりに、増幅器もしくはアナログデジタル変換器等が用いることができる。   The analog front end unit 15 has an input side connected to the horizontal scan circuit 13 and a horizontal signal line HSCNL, and an output side connected to the output buffer 16. The analog front end unit 15 is connected to the timing generator 17. The analog front end unit 15 adjusts the signal level of the digital signal input from the horizontal scan circuit 13 in synchronization with a predetermined clock from the timing generator 17 and outputs the adjusted signal level to the output buffer 16. Depending on the configuration of the imaging apparatus, an amplifier or an analog-digital converter can be used instead of the analog front end unit 15.

出力バッファ１６は、入力側がアナログフロントエンド部１５に、出力側がたとえば、信号処理回路にそれぞれ接続されている。この出力バッファ１６は、入力されたデジタル信号を信号処理回路に出力する。   The output buffer 16 has an input side connected to the analog front end unit 15 and an output side connected to, for example, a signal processing circuit. The output buffer 16 outputs the input digital signal to the signal processing circuit.

なお、タイミングジェネレータ１７は、所定のクロックを生成し、水平スキャン回路１３、垂直スキャン回路１４、およびアナログフロントエンド部１５を制御する。 The timing generator 17 generates a predetermined clock and controls the horizontal scan circuit 13, the vertical scan circuit 14, and the analog front end unit 15.

次に、本実施形態に係る撮像装置の一構成例について回路図を用いて説明する。なお、以降の説明において、ＣＭＯＳ撮像装置を一例として示す。   Next, a configuration example of the imaging apparatus according to the present embodiment will be described using a circuit diagram. In the following description, a CMOS imaging device is shown as an example.

図３は、本実施形態に係る撮像装置の一構成例を示す等価回路図である。   FIG. 3 is an equivalent circuit diagram illustrating a configuration example of the imaging apparatus according to the present embodiment.

本実施形態に係る撮像装置１０の画素アレイ部１２は、図３に示すように共有ブロックＢＬＫ１０を有し、共有ブロックＢＬＫ１０は、光電変換部（ＰＤ）１１１と、転送トランジスタ（ＴＴＲ）１１２から構成される４つの画素回路１１と、リセットトランジスタ（ＲＴＲ）１２１、増幅トランジスタ（ＡＴＲ）１２２、セレクトトランジスタ（ＳＴＲ）１２３、およびノードＮＤ１２１で構成されている。以後、このような構成を共有ブロックと呼ぶ。なお、光電変換部１１１には、たとえばフォトダイオードが用いられる（図３では光電変換部１１１にフォトダイオードの記号を用いており、以後フォトダイオードとして説明を行う）。   The pixel array unit 12 of the imaging apparatus 10 according to the present embodiment includes a shared block BLK10 as illustrated in FIG. 3, and the shared block BLK10 includes a photoelectric conversion unit (PD) 111 and a transfer transistor (TTR) 112. The pixel circuit 11 includes a reset transistor (RTR) 121, an amplification transistor (ATR) 122, a select transistor (STR) 123, and a node ND121. Hereinafter, such a configuration is referred to as a shared block. Note that, for example, a photodiode is used for the photoelectric conversion unit 111 (in FIG. 3, a photodiode symbol is used for the photoelectric conversion unit 111, which will be described as a photodiode hereinafter).

図３に示すように、画素回路１１の光電変換部（フォトダイオード）１１１は、アノードが接地され、カソードが転送トランジスタ１１２のソースに接続されている。そして、転送トランジスタ１１２は、ソースが光電変換部１１１のカソードに、ドレインが共通にノードＮＤ１２１に、ゲートが転送選択線ＴＲＦＬにそれぞれ接続されている。   As shown in FIG. 3, the photoelectric conversion unit (photodiode) 111 of the pixel circuit 11 has an anode grounded and a cathode connected to the source of the transfer transistor 112. The transfer transistor 112 has a source connected to the cathode of the photoelectric conversion unit 111, a drain commonly connected to the node ND121, and a gate connected to the transfer selection line TRFL.

そして、リセットトランジスタ１２１は、ソースがノードＮＤ１２１に、ドレインが電源電位ＶＤＤに、ゲートがリセット線ＲＳＴＬにそれぞれ接続されている。また、増幅トランジスタ１２２とセレクトトランジスタ１２３は、ソース・ドレイン間で直列に接続されている。増幅トランジスタ１２２はドレインが電源電位ＶＤＤに、ゲートがノードＮＤ１２１にそれぞれ接続されている。また、セレクトトランジスタ１２３は、ソースが垂直信号線ＶＳＧＮＬに、ゲートがセレクト線ＳＥＬＬにそれぞれ接続されている。   The reset transistor 121 has a source connected to the node ND121, a drain connected to the power supply potential VDD, and a gate connected to the reset line RSTL. The amplification transistor 122 and the select transistor 123 are connected in series between the source and the drain. The amplifying transistor 122 has a drain connected to the power supply potential VDD and a gate connected to the node ND121. The select transistor 123 has a source connected to the vertical signal line VSGNL and a gate connected to the select line SELL.

上記に述べた構成例において、光電変換部１１１は、入射光の光量に応じた信号電荷を光電変換により発生させ蓄積する。
また、リセット線ＲＳＴＬの状態が、たとえばローレベルからハイレベルに切り替わると、リセットトランジスタ１２１はオン（導通状態）に切り替わり、ノードＮＤ１２１の電位は電源電位ＶＤＤにリセットされる。
また、転送選択線ＴＲＦＬの状態がハイレベルに切り替わると、転送トランジスタ１１２はオンに切り替わり、光電変換部１１１に蓄積された信号電荷はノードＮＤ１２１に転送される。
増幅トランジスタ１２２は、転送トランジスタ１１２がオンに切り替わっている期間、ノードＮＤ１２１の電位を増幅する。
また、セレクト線ＳＥＬＬの状態がハイレベルに切り替わると、セレクトトランジスタ１２３はオンに切り替わり、信号電荷は垂直信号線ＶＳＧＮＬに出力される。 In the configuration example described above, the photoelectric conversion unit 111 generates and accumulates signal charges according to the amount of incident light by photoelectric conversion.
When the state of the reset line RSTL is switched from, for example, a low level to a high level, the reset transistor 121 is turned on (conductive state), and the potential of the node ND121 is reset to the power supply potential VDD.
Further, when the state of the transfer selection line TRFL is switched to a high level, the transfer transistor 112 is turned on, and the signal charge accumulated in the photoelectric conversion unit 111 is transferred to the node ND121.
The amplification transistor 122 amplifies the potential of the node ND121 while the transfer transistor 112 is turned on.
Further, when the state of the select line SELL is switched to a high level, the select transistor 123 is turned on, and the signal charge is output to the vertical signal line VSGNL.

以上説明したように、各画素回路１１における転送トランジスタ１１２のドレインが共通にノードＮＤ１２１に接続され、４組の画素回路１１がリセットトランジスタ１２１、増幅トランジスタ１２２、およびセレクトトランジスタ１２３を共有している。   As described above, the drains of the transfer transistors 112 in the pixel circuits 11 are commonly connected to the node ND121, and the four sets of pixel circuits 11 share the reset transistor 121, the amplification transistor 122, and the select transistor 123.

このような構成の撮像装置を採用することで、本実施形態は画素回路中の素子数や配線数を低減させ、画素の微細化や撮像装置の高速化を行っている。   By adopting the imaging apparatus having such a configuration, the present embodiment reduces the number of elements and the number of wirings in the pixel circuit, miniaturizes the pixels, and speeds up the imaging apparatus.

（第１の配置レイアウト例）
次に、図３で説明した等価回路の各構成要素が半導体基板上にレイアウトされた第１の配置レイアウト例について説明する。 (First arrangement layout example)
Next, a first arrangement layout example in which each component of the equivalent circuit described in FIG. 3 is laid out on a semiconductor substrate will be described.

図４は、本実施形態に係る第１の配置レイアウト例を示す図である。   FIG. 4 is a diagram illustrating a first arrangement layout example according to the present embodiment.

本実施形態に係る撮像装置は、図３で説明した構成の等価回路が半導体基板上にレイアウトされている。
具体的には、共有ブロックＢＬＫ１０は、光電変換部１１１、転送トランジスタ１１２、電荷電圧変換部ＦＤ１２１、配線ＳＧＮＬ、トランジスタ領域ＴＲＧＮ１、およびＴＲＧＮ２で構成されている。また、転送トランジスタ１１２は転送ゲート１１２１を有する。このトランジスタ領域ＴＲＧＮ１は、リセットトランジスタ１２１で形成され、そのゲート長方向の幅はＬ１である。なお、リセットトランジスタ１２１は、そのソース１２１２とリセットゲート１２１１を有する。さらに、トランジスタ領域ＴＲＧＮ２は、増幅トランジスタ１２２およびセレクトトランジスタ１２３で形成され、そのゲート長方向の幅はＬ２である。なお、増幅トランジスタ１２２は増幅ゲート１２２１を、セレクトトランジスタ１２３はセレクトゲート１２３１を有する。 In the imaging apparatus according to the present embodiment, the equivalent circuit having the configuration described in FIG. 3 is laid out on a semiconductor substrate.
Specifically, the shared block BLK10 includes a photoelectric conversion unit 111, a transfer transistor 112, a charge / voltage conversion unit FD121, a wiring SGNL, and transistor regions TRGN1 and TRGN2. The transfer transistor 112 has a transfer gate 1121. This transistor region TRGN1 is formed of a reset transistor 121, and its width in the gate length direction is L1. Note that the reset transistor 121 has a source 1212 and a reset gate 1211. Further, the transistor region TRGN2 is formed by the amplification transistor 122 and the select transistor 123, and the width in the gate length direction is L2. Note that the amplification transistor 122 has an amplification gate 1221, and the select transistor 123 has a select gate 1231.

本実施形態に係る第１の配置レイアウトでは、光電変換部１１１と転送トランジスタ１１２から構成される２つの画素回路１１が電荷電圧変換部ＦＤ１２１を共有し、２つの光電変換部１１１が電荷電圧変換部ＦＤ１２１を挟んで対角方向に配置されている。さらに、単一の共有ブロックＢＬＫ１０内において、２つの電荷電圧変換部ＦＤ１２１は、その電極ＦＤ１２１Ｅと増幅ゲート１２２１のゲート電極１２２１Ｅおよびリセットトランジスタ１２１のソース電極１２１２Ｅが、分散配置されているトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２を共有するように配線ＳＧＮＬでそれぞれ接続されている。したがって、単一の共有ブロックＢＬＫ１０は、４つの光電変換部１１１を有する。   In the first arrangement layout according to this embodiment, the two pixel circuits 11 including the photoelectric conversion unit 111 and the transfer transistor 112 share the charge-voltage conversion unit FD121, and the two photoelectric conversion units 111 include the charge-voltage conversion unit. They are arranged diagonally across the FD 121. Further, in the single shared block BLK10, the two charge-voltage conversion units FD121 include transistor regions TRGN1 in which the electrodes FD121E, the gate electrodes 1221E of the amplification gates 1221 and the source electrodes 1212E of the reset transistors 121 are arranged in a distributed manner. The wirings SGNL are connected so as to share TRGN2. Therefore, the single shared block BLK10 has four photoelectric conversion units 111.

また、図４に示すように、本第１の配置レイアウトでは、複数の共有ブロックＢＬＫ１０が交互に配列され、ゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が相違うように配置されている。このとき、トランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の占有寸法の合計（Ｌ１＋Ｌ２）は一定である。   Further, as shown in FIG. 4, in the first arrangement layout, a plurality of shared blocks BLK10 are alternately arranged, and transistor regions TRGN1 and TRGN2 having different widths in the gate length direction are arranged differently. At this time, the total occupied size (L1 + L2) of the transistor regions TRGN1 and TRGN2 in the gate length direction is constant.

次に、本実施形態に採用した撮像装置１０の動作について、タイミングチャートを用いて説明する。なお、説明を簡単にするために、図３に示す画素回路の内、単一の画素回路１１について説明する。   Next, the operation of the imaging apparatus 10 employed in the present embodiment will be described using a timing chart. In order to simplify the description, a single pixel circuit 11 among the pixel circuits shown in FIG. 3 will be described.

図５は、本実施形態に係る等価回路の動作を説明するためのタイミングチャートである。   FIG. 5 is a timing chart for explaining the operation of the equivalent circuit according to the present embodiment.

図５（ａ）は、セレクト線ＳＥＬＬに伝搬されるセレクト信号ＳＥＬのタイミングチャートで、図５（ｂ）は、リセット線ＲＳＴＬに伝搬されるリセット信号ＲＳＴのタイミングチャートで、図５（ｃ）は、転送選択線ＴＲＦＬに伝搬される転送選択信号ＴＲＦのタイミングチャートである。   FIG. 5A is a timing chart of the select signal SEL propagated to the select line SELL, FIG. 5B is a timing chart of the reset signal RST propagated to the reset line RSTL, and FIG. 4 is a timing chart of a transfer selection signal TRF propagated to a transfer selection line TRFL.

時刻ｔ１において、入射光が光電変換部１１１に入射される。この時、転送トランジスタ１１２、リセットトランジスタ１２１およびセレクトトランジスタ１２３は、オフ（非導通状態）である。   At time t1, incident light enters the photoelectric conversion unit 111. At this time, the transfer transistor 112, the reset transistor 121, and the select transistor 123 are off (non-conducting state).

時刻ｔ１から時刻ｔ２において、光電変換部１１１は、入射光を光電効果によって信号電荷に変換する。そして、リセットトランジスタ１２１がオンに切り替わる時刻ｔ２まで、光電変換部１１１は、信号電荷を蓄積する。この時刻ｔ１から時刻ｔ２までの期間が信号電荷の蓄積時間である。   From time t1 to time t2, the photoelectric conversion unit 111 converts incident light into signal charges by the photoelectric effect. Then, the photoelectric conversion unit 111 accumulates signal charges until time t2 when the reset transistor 121 is turned on. The period from time t1 to time t2 is the signal charge accumulation time.

時刻ｔ２において、垂直スキャン回路１４からハイレベルのセレクト信号ＳＥＬがセレクト線ＳＥＬＬに伝搬され、セレクトトランジスタ１２３はオンに切り替わる。時刻ｔ２から時刻ｔ１０まで、セレクトトランジスタ１２３はオンの状態が保持される。   At time t2, the high level select signal SEL is transmitted from the vertical scan circuit 14 to the select line SELL, and the select transistor 123 is turned on. From time t2 to time t10, the select transistor 123 is kept on.

また、時刻ｔ２において、ノードＮＤ１２１の電圧リセットが行われる。リセットトランジスタ１２１は、垂直スキャン回路１４からハイレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝搬され、オンに切り替わり、ノードＮＤ１２１の電位を電源電位ＶＤＤにリセットする。   At time t2, the voltage of the node ND121 is reset. In the reset transistor 121, the high level reset signal RST is propagated from the vertical scan circuit 14 to the reset line RSTL and is turned on, and the potential of the node ND 121 is reset to the power supply potential VDD.

時刻ｔ３において、垂直スキャン回路１４からローレベルのリセット信号ＲＳＴがリセット線ＲＳＴＬに伝搬され、リセットトランジスタ１２１がオフに切り替わり、ノードＮＤ１２１の電圧リセットが完了する。   At time t3, the low level reset signal RST is propagated from the vertical scan circuit 14 to the reset line RSTL, the reset transistor 121 is turned off, and the voltage reset of the node ND121 is completed.

時刻ｔ４から時刻ｔ５において、ノードＮＤ１２１の電位は基準信号として読み出しされる。この基準信号の読み出し期間をＲｅａｄ１とする。   From time t4 to time t5, the potential of the node ND121 is read as a reference signal. The reading period of this reference signal is Read1.

時刻ｔ６において、垂直スキャン回路１４からハイレベルの転送選択信号ＴＲＦが転送選択線ＴＲＦＬに伝搬され、転送トランジスタ１１２は、オンに切り替わり、光電変換部１１１に蓄積された信号電荷をノードＮＤ１２１に転送する。
また、転送トランジスタ１１２は、時刻ｔ６から時刻ｔ７まで、オンの状態が保持される。 At time t6, the high-level transfer selection signal TRF is propagated from the vertical scan circuit 14 to the transfer selection line TRFL, and the transfer transistor 112 is turned on to transfer the signal charge accumulated in the photoelectric conversion unit 111 to the node ND121. .
Further, the transfer transistor 112 is kept on from time t6 to time t7.

時刻ｔ７において、垂直スキャン回路１４からローレベルの転送選択信号ＴＲＦが転送選択線ＴＲＦＬに伝搬され、転送トランジスタ１１２はオフに切り替わる。   At time t7, the low-level transfer selection signal TRF is propagated from the vertical scan circuit 14 to the transfer selection line TRFL, and the transfer transistor 112 is turned off.

時刻ｔ８から時刻ｔ９において、ノードＮＤ１２１の電圧と読み出し期間Ｒｅａｄ１で読み出しされた基準信号の電圧との差分は、ノードＮＤ１２１から転送された信号電荷による信号として読み出しされる。この信号読み出し期間をＲｅａｄ２とする。また、この信号読み出し時において、増幅トランジスタ１２２は、オンに切り替わり、ノードＮＤ１２１の電位を増幅し、増幅された電圧信号を信号出力端子２１１ｂを介して垂直信号線ＶＳＧＮＬに出力する。   From time t8 to time t9, the difference between the voltage of the node ND121 and the voltage of the reference signal read in the reading period Read1 is read as a signal based on the signal charge transferred from the node ND121. This signal readout period is referred to as Read2. At the time of this signal reading, the amplification transistor 122 is turned on, amplifies the potential of the node ND121, and outputs the amplified voltage signal to the vertical signal line VSGNL via the signal output terminal 211b.

時刻ｔ１０において、垂直スキャン回路１４からローレベルのセレクト信号ＳＥＬがセレクト線ＳＥＬＬに伝搬され、セレクトトランジスタ１２３がオフに切り替わり、水平スキャン回路１３への電圧信号の出力が終了する。   At time t10, the low level select signal SEL is propagated from the vertical scan circuit 14 to the select line SELL, the select transistor 123 is turned off, and the output of the voltage signal to the horizontal scan circuit 13 is completed.

本実施形態では、このようなレイアウトを採用することにより、光電変換部１１１等周辺の空き領域が低減し、半導体基板表面を効率よく使用できる。そのため、本実施形態では、トランジスタ領域等の構成要素の使用領域を縮小させる必要がない。また、本実施形態では、トランジスタのゲート長を大きくとることができるため、同一プロセス世代での最小画素寸法が小さくできる。さらに、本実施形態では、増幅トランジスタのゲート長を大きくとることができるためゲート面積を大きくでき、ランダムな雑音を低減できる。   In this embodiment, by adopting such a layout, the empty area around the photoelectric conversion unit 111 and the like is reduced, and the semiconductor substrate surface can be used efficiently. Therefore, in this embodiment, it is not necessary to reduce the use area of the component such as the transistor area. In this embodiment, since the gate length of the transistor can be increased, the minimum pixel size in the same process generation can be reduced. Furthermore, in this embodiment, since the gate length of the amplification transistor can be increased, the gate area can be increased and random noise can be reduced.

（第２の配置レイアウト例）
次に、図３で説明した等価回路の各構成要素が半導体基板上にレイアウトされた第２の配置レイアウト例について説明する。 (Second arrangement layout example)
Next, a second layout example in which each component of the equivalent circuit described in FIG. 3 is laid out on a semiconductor substrate will be described.

図６は、本実施形態に係る第２の配置レイアウト例を示す図である。   FIG. 6 is a diagram illustrating a second arrangement layout example according to the present embodiment.

本配置レイアウト例は、図６に示すように、第１の配置レイアウト例と同様の構成の共有ブロックＢＬＫ１０を有している。さらに、複数の共有ブロックＢＬＫ１０が交互に配列され、ゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が相違うように配置されているが、光電変換部１１１の配置形態が異なる。   As shown in FIG. 6, the present arrangement layout example includes a shared block BLK10 having the same configuration as that of the first arrangement layout example. Furthermore, although the plurality of shared blocks BLK10 are alternately arranged and the transistor regions TRGN1 and TRGN2 having different widths in the gate length direction are arranged differently, the arrangement form of the photoelectric conversion units 111 is different.

具体的には、図６に示すように、２つの光電変換部１１１が電荷電圧変換部ＦＤ１２１を挟んで配線ＳＧＮＬ方向に対して垂直に配置されている。
図６に示すように、本第２の配置レイアウトは、共有ブロックＢＬＫ１０がゲート長方向の幅が異なるトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２が隣あうように組合わさるようにレイアウトされている。このとき、トランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の占有寸法の合計（Ｌ１＋Ｌ２）は一定である。 Specifically, as illustrated in FIG. 6, the two photoelectric conversion units 111 are arranged perpendicular to the wiring SGNL direction with the charge-voltage conversion unit FD121 interposed therebetween.
As shown in FIG. 6, the second layout layout is such that the shared block BLK10 is combined so that the transistor regions TRGN1 and TRGN2 having different widths in the gate length direction are adjacent to each other. At this time, the total occupied size (L1 + L2) of the transistor regions TRGN1 and TRGN2 in the gate length direction is constant.

本配置レイアウト例においても、半導体基板表面を効率よく使用でき、トランジスタのゲート長を大きくとることができるため、本実施形態に係る第１の配置レイアウト例と同様の効果を得ることができる。   Also in this arrangement layout example, since the surface of the semiconductor substrate can be used efficiently and the gate length of the transistor can be increased, the same effect as in the first arrangement layout example according to the present embodiment can be obtained.

（第３の配置レイアウト例）
次に、図３で説明した等価回路の各構成要素が半導体基板上にレイアウトされた第３の配置レイアウト例について説明する。 (Third arrangement layout example)
Next, a third arrangement layout example in which each component of the equivalent circuit described in FIG. 3 is laid out on a semiconductor substrate will be described.

図７は、本実施形態に係る第３の配置レイアウト例を示す図である。   FIG. 7 is a diagram showing a third arrangement layout example according to the present embodiment.

本配置レイアウト例は、図７に示すように、光電変換部１１１の配置形態が第１の配置レイアウト例と同様の共有ブロックＢＬＫ１０を有するが、複数の共有ブロックＢＬＫ１０による配置形態が異なる。   In this arrangement layout example, as shown in FIG. 7, the arrangement form of the photoelectric conversion units 111 has the same shared block BLK10 as in the first arrangement layout example, but the arrangement form by the plurality of shared blocks BLK10 is different.

具体的には、図７に示すように、共有ブロックＢＬＫ１０が列毎にずれて配置されている。本配置レイアウト例では、共有ブロックＢＬＫ１０を列毎にずらし、同一列のトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の幅の合計（Ｌ１＋Ｌ２＋…）が一定となるように配置されている。   Specifically, as shown in FIG. 7, the shared blocks BLK10 are arranged so as to be shifted for each column. In this arrangement layout example, the shared block BLK10 is shifted for each column, and the total (L1 + L2 +...) Width in the gate length direction of the transistor regions TRGN1 and TRGN2 of the same column is arranged to be constant.

ところが、図７のように共有ブロックＢＬＫ１０が列毎にずれてレイアウトされるため、隣接する列間では共有ブロックＢＬＫ１０の属する行が異なる。   However, since the shared block BLK10 is laid out by shifting for each column as shown in FIG. 7, the row to which the shared block BLK10 belongs is different between adjacent columns.

次に、共有ブロックＢＬＫ１０の属する行のずれについて、図８を参照しながら説明する。   Next, the shift of the row to which the shared block BLK10 belongs will be described with reference to FIG.

図８は、共有ブロックＢＬＫ１０の属する行のずれを説明するための図である。 FIG. 8 is a diagram for explaining a shift of a row to which the shared block BLK10 belongs.

図８において、共有ブロックＢＬＫ１０のＶＳＬは光電変換部１１１を、ＴＲＦ１〜ＴＲＦ４はそれぞれ第１〜第４の転送ゲート１１２１を、ＲＳＴはリセットゲート１２１１を、ＳＥＬはセレクトゲート１２３１をそれぞれ示している。
図８に示す単一の共有ブロックＢＬＫ１０において、電荷電圧変換部ＦＤ１２１を共有する２つの光電変換部１１１が配線ＳＧＮＬで接続されている。したがって、単一の共有ブロックＢＬＫ１０は、４つの光電変換部１１１を有する。
このような構成の共有ブロックＢＬＫ１０が、列毎にずれて、同一列のトランジスタ領域ＴＲＧＮ１およびＴＲＧＮ２のゲート長方向の幅の合計が一定となるようにレイアウトされている。 In FIG. 8, VSL of the shared block BLK10 indicates the photoelectric conversion unit 111, TRF1 to TRF4 indicate the first to fourth transfer gates 1121, RST indicates the reset gate 1211, and SEL indicates the select gate 1231, respectively.
In the single shared block BLK10 shown in FIG. 8, two photoelectric conversion units 111 sharing the charge-voltage conversion unit FD121 are connected by a wiring SGNL. Therefore, the single shared block BLK10 has four photoelectric conversion units 111.
The shared block BLK10 having such a configuration is laid out such that the sum of the widths in the gate length direction of the transistor regions TRGN1 and TRGN2 in the same column is constant for each column.

具体的には、同一行にあるリセットゲート１２１１がリセット線ＲＳＴＬで共通に接続され、同一行にあるセレクトゲート１２３１がセレクト線ＳＥＬＬで共通に接続されている。ただし、リセットゲート１２１１およびセレクトゲート１２３１は、列によって異なるリセット線ＲＳＴＬおよびセレクト線ＳＥＬＬにそれぞれ接続されている。たとえば、図７のように、リセット線ＲＳＴＬあるいはセレクト線ＳＥＬＬの配置を行とすると、ｉ行ｊ列とｉ行（ｊ＋２）列のリセットゲート１２１１およびセレクトゲート１２３１が共通に接続され、（ｉ＋１）行（ｊ＋１）列と（ｉ＋１）行（ｊ＋３）列のリセットゲート１２１１およびセレクトゲート１２３１が共通に接続されている。
また、同一行にある第１の転送ゲート１１２１（ＴＲＦ１）と第３の転送ゲート１１２１（ＴＲＦ３）が転送選択線ＴＲＦＬで共通に接続され、同一行にある第２の転送ゲート１１２１（ＴＲＦ２）と第４の転送ゲート１１２１（ＴＲＦ４）が転送選択線ＴＲＦＬで共通に接続されている。 Specifically, reset gates 1211 in the same row are commonly connected by a reset line RSTL, and select gates 1231 in the same row are commonly connected by a select line SELL. However, the reset gate 1211 and the select gate 1231 are respectively connected to a reset line RSTL and a select line SELL that differ depending on the column. For example, as shown in FIG. 7, when the reset line RSTL or the select line SELL is arranged in a row, the reset gate 1211 and the select gate 1231 in the i row and j column and the i row (j + 2) column are connected in common, and (i + 1) The reset gate 1211 and the select gate 1231 in the row (j + 1) column and the (i + 1) row (j + 3) column are connected in common.
Further, the first transfer gate 1121 (TRF1) and the third transfer gate 1121 (TRF3) in the same row are connected in common by the transfer selection line TRFL, and the second transfer gate 1121 (TRF2) in the same row is connected. The fourth transfer gate 1121 (TRF4) is commonly connected by the transfer selection line TRFL.

図８に示すように、同一行方向の第１〜第４の転送ゲート１１２１は、共通に転送選択線ＴＲＦＬで接続されているため、行毎に第１〜第４の転送トランジスタ１１２を制御可能である。しかし、各列のリセットゲート１２１１およびセレクトゲート１２３１は、１行分ずれて異なるリセット線ＲＳＴＬおよびセレクト線ＳＥＬＬにそれぞれ接続されている。したがって、垂直スキャン回路１４（図２を参照）は、リセットトランジスタ１２１およびセレクトトランジスタ１２３をそれぞれ制御するリセット信号およびセレクト信号を、列に応じて行を一行分ずらしてリセット線ＲＳＴＬおよびセレクト線ＳＥＬＬに伝搬させる。   As shown in FIG. 8, since the first to fourth transfer gates 1121 in the same row direction are commonly connected by a transfer selection line TRFL, the first to fourth transfer transistors 112 can be controlled for each row. It is. However, the reset gate 1211 and the select gate 1231 in each column are connected to different reset lines RSTL and select lines SELL, respectively, shifted by one row. Accordingly, the vertical scan circuit 14 (see FIG. 2) shifts the reset signal and the select signal for controlling the reset transistor 121 and the select transistor 123 to the reset line RSTL and the select line SELL by shifting the row by one row according to the column. Propagate.

本配置レイアウト例においても、半導体基板表面を効率よく使用でき、トランジスタのゲート長を大きくとることができるため、本実施形態に係る第１、第２の配置レイアウト例と同様の効果を得ることができる。   Also in this arrangement layout example, since the surface of the semiconductor substrate can be used efficiently and the gate length of the transistor can be increased, the same effects as those in the first and second arrangement layout examples according to this embodiment can be obtained. it can.

なお、本配置レイアウト例で採用した光電変換部１１１の配置形態は、第１の配置レイアウトと同様であるが、第２の配置レイアウトと同様の配置形態を採用してもよい。
この場合においても、本実施形態に係る第１、第２あるいは第３の配置レイアウト例と同様の効果を得ることができる。 The arrangement form of the photoelectric conversion units 111 employed in this arrangement layout example is the same as the first arrangement layout, but the same arrangement form as the second arrangement layout may be adopted.
Even in this case, the same effects as those of the first, second, or third arrangement layout examples according to the present embodiment can be obtained.

次に、本発明の実施形態に係るカメラについて説明する。図９は、本発明の実施形態に係るカメラの構成の概略を示すブロック図である。   Next, a camera according to an embodiment of the present invention will be described. FIG. 9 is a block diagram showing an outline of the configuration of the camera according to the embodiment of the present invention.

本カメラ２０は、撮像装置１０と、この撮像装置１０の画素アレイ部１２に入射光を導く光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２１と、撮像装置１０の出力信号を処理する信号処理回路２２などを有する構成となっている。   The camera 20 includes an imaging device 10, an optical system that guides incident light to the pixel array unit 12 of the imaging device 10, for example, a lens 21 that forms incident light (image light) on an imaging surface, and the imaging device 10. The signal processing circuit 22 for processing the output signal is included.

このカメラ２０において、撮像装置１０は、上記実施形態に係る撮像装置が用いられている。信号処理回路２２は、撮像装置１０の出力バッファ１６からの出力信号Ｖｏｕｔに対して種々の信号処理を施して映像信号を出力する。   In the camera 20, the imaging device 10 according to the above embodiment is used as the imaging device 10. The signal processing circuit 22 performs various signal processing on the output signal Vout from the output buffer 16 of the imaging apparatus 10 and outputs a video signal.

本カメラ２０によれば、先述した実施形態に係る撮像装置１０を採用することで、多画素化に対応した高品質の撮像画像を得ることができる。   According to the camera 20, by using the imaging device 10 according to the above-described embodiment, a high-quality captured image corresponding to the increase in the number of pixels can be obtained.

なお、本発明の撮像装置１０は、１チップとして形成された撮像装置であっても、複数のチップの集合体として形成されたモジュールタイプの撮像装置であってもよい。複数のチップの集合体として形成された撮像装置である場合には、撮像を行うセンサチップ、デジタル信号処理を行う信号処理チップなどに分かれて形成され、さらに光学系を含むことがある。   The imaging device 10 of the present invention may be an imaging device formed as a single chip or a module type imaging device formed as an aggregate of a plurality of chips. In the case of an imaging device formed as an aggregate of a plurality of chips, the imaging device may be divided into a sensor chip that performs imaging, a signal processing chip that performs digital signal processing, and the like, and may further include an optical system.

以上説明したように、本実施形態は、リセットトランジスタで形成されるトランジスタ領域と、セレクトトランジスタおよび増幅トランジスタで形成されるトランジスタ領域を有し、さらに複数の光電変換部でこれらのトランジスタ領域を共有する共有ブロックを形成する。この共有ブロックは、トランジスタ領域におけるゲート長方向の占有寸法の合計が一定となるように、各トランジスタ領域が隣あって組合わさるようにレイアウトされている。   As described above, this embodiment has a transistor region formed of a reset transistor, a transistor region formed of a select transistor and an amplification transistor, and a plurality of photoelectric conversion units share these transistor regions. Form a shared block. The shared block is laid out so that the transistor regions are adjacent to each other so that the total occupied dimension in the gate length direction in the transistor region is constant.

そのため、光電変換部等周辺の空き領域が低減し、半導体基板表面を効率よく使用できる。さらには、増幅トランジスタのゲート長を大きくとることができるため、ゲート面積が大きくなり、増幅トランジスタが雑音の影響を受けにくくなる利点がある。   For this reason, the empty area around the photoelectric conversion portion or the like is reduced, and the semiconductor substrate surface can be used efficiently. Furthermore, since the gate length of the amplification transistor can be increased, there is an advantage that the gate area is increased and the amplification transistor is less susceptible to noise.

なお、本実施形態では、リセットトランジスタで形成されるトランジスタ領域と、セレクトトランジスタおよび増幅トランジスタで形成されるトランジスタ領域を有する。共有要素が複数の箇所に配置されるレイアウトであれば、トランジスタ領域を形成する構成要素の組み合わせは限定されない。また、本実施形態で採用した構成要素のトランジスタはｎチャネル型、ｐチャネル型のいずれでもよい。   In the present embodiment, a transistor region formed by a reset transistor and a transistor region formed by a select transistor and an amplification transistor are provided. A combination of components forming the transistor region is not limited as long as the shared elements are arranged in a plurality of locations. In addition, the transistors of the constituent elements employed in this embodiment may be either n-channel type or p-channel type.

複数の構成要素を共有した場合のレイアウト不均一性を説明するための図である。It is a figure for demonstrating the layout nonuniformity at the time of sharing a some component. 本発明の実施形態に係る撮像装置の要部の一構成例を示すブロック図である。It is a block diagram which shows one structural example of the principal part of the imaging device which concerns on embodiment of this invention. 本実施形態に係る撮像装置の一構成例を示す等価回路図である。1 is an equivalent circuit diagram illustrating a configuration example of an imaging apparatus according to the present embodiment. 本実施形態に係る第１の配置レイアウト例を示す図である。It is a figure which shows the 1st arrangement layout example which concerns on this embodiment. 本実施形態に係る等価回路の動作を説明するためのタイミングチャートである。5 is a timing chart for explaining the operation of the equivalent circuit according to the present embodiment. 本実施形態に係る第２の配置レイアウト例を示す図である。It is a figure which shows the 2nd arrangement layout example which concerns on this embodiment. 本実施形態に係る第３の配置レイアウト例を示す図である。It is a figure which shows the 3rd arrangement layout example which concerns on this embodiment. 本実施形態に係る共有ブロックＢＬＫ１０の属する行のずれを説明するための図である。It is a figure for demonstrating the shift | offset | difference of the row to which the shared block BLK10 which concerns on this embodiment belongs. 本発明の実施形態に係るカメラの構成の概略を示すブロック図である。It is a block diagram which shows the outline of a structure of the camera which concerns on embodiment of this invention.

符号の説明Explanation of symbols

１１…画素回路（ＰＩＸＥＬ）、１２…画素アレイ部、１３…水平スキャン回路（ＨＳＣＮ）、１３１…ＡＤ変換器、１４…垂直スキャン回路（ＶＳＣＮ）、１５…アナログフロントエンド部、１６…出力バッファ、１７…タイミングジェネレータ（ＴＧ）、ＢＬＫ１０…共有ブロック、１１１…光電変換部（ＰＤ）、１１２…転送トランジスタ（ＴＴＲ）、１２１…リセットトランジスタ（ＲＴＲ）、１２２…増幅トランジスタ（ＡＴＲ）、１２３…セレクトトランジスタ（ＳＴＲ）、ＦＤ１２１…電荷電圧変換部、ＴＲＧＮ１、ＴＲＧＮ２…トランジスタ領域、１１２１…転送ゲート、１２１２…リセットトランジスタのソース、１２１１…リセットゲート、１２２１…増幅ゲート、１２３１…セレクトゲート、Ｌ１、Ｌ２…ゲート長方向の幅、配線ＳＧＮＬ、ＲＳＴＬ…リセット線、ＲＳＴＬ…転送選択線、ＳＥＬＬ…セレクト線、ＶＳＧＮＬ…垂直信号線、ＨＳＣＮＬ…水平信号線。   DESCRIPTION OF SYMBOLS 11 ... Pixel circuit (PIXEL), 12 ... Pixel array part, 13 ... Horizontal scan circuit (HSCN), 131 ... AD converter, 14 ... Vertical scan circuit (VSCN), 15 ... Analog front end part, 16 ... Output buffer, DESCRIPTION OF SYMBOLS 17 ... Timing generator (TG), BLK10 ... Shared block, 111 ... Photoelectric conversion part (PD), 112 ... Transfer transistor (TTR), 121 ... Reset transistor (RTR), 122 ... Amplification transistor (ATR), 123 ... Select transistor (STR), FD121 ... charge voltage converter, TRGN1, TRGN2 ... transistor region, 1121 ... transfer gate, 1212 ... source of reset transistor, 1211 ... reset gate, 1221 ... amplification gate, 1231 ... select gate, L1, L2 ... gate Ogata Width, wiring SGNL, RSTL ... reset line, RSTL ... transfer selection line, SELL ... select lines, VSGNL ... vertical signal lines, HSCNL ... horizontal signal line.

Claims (10)

入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、
上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、
交互に配列されている
撮像装置。 A plurality of photoelectric conversion units for converting incident light into signal charges;
A plurality of shared blocks including a plurality of transistors that are shared by the photoelectric conversion units and that convert the signal charge obtained by the photoelectric conversion units into a voltage and output the voltage,
The above shared block
The transistor arrangement region in the shared block is divided and wired,
The plurality of shared blocks arranged at positions where the sizes of occupied dimensions in the plurality of transistors are different from each other,
Imaging devices arranged alternately. 対角方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項１記載の撮像装置。 The plurality of photoelectric conversion units arranged so as to be diagonally adjacent to each other,
The imaging device according to claim 1, wherein the plurality of transistors are shared. 配線方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項１記載の撮像装置。 The plurality of photoelectric conversion units arranged so as to be adjacent in the wiring direction,
The imaging device according to claim 1, wherein the plurality of transistors are shared. 上記複数のトランジスタは、
上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、
上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む
請求項１記載の撮像装置。 The plurality of transistors include:
A reset transistor for resetting the voltage of the charge-voltage converter,
The imaging device according to claim 1, further comprising: an amplification transistor that amplifies the voltage of the charge-voltage conversion unit. 入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記複数の共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている
撮像装置。 A plurality of photoelectric conversion units for converting incident light into signal charges;
A plurality of shared blocks including a plurality of transistors that are shared by the photoelectric conversion units and that convert the signal charge obtained by the photoelectric conversion units into a voltage and output the voltage,
The multiple shared blocks are
An image pickup apparatus in which a transistor arrangement region in the shared block is divided and wired, and is shifted in the wiring direction for each column so that the size of the occupied dimensions of the plurality of transistors matches between the columns. 対角方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項５記載の撮像装置。 The plurality of photoelectric conversion units arranged so as to be diagonally adjacent to each other,
The imaging device according to claim 5, wherein the plurality of transistors are shared. 配線方向に隣接するように配置された上記複数の光電変換部は、
上記複数のトランジスタを共有する
請求項５記載の撮像装置。 The plurality of photoelectric conversion units arranged so as to be adjacent in the wiring direction,
The imaging device according to claim 5, wherein the plurality of transistors are shared. 上記複数のトランジスタは、
上記電荷電圧変換部の上記電圧をリセットするリセットトランジスタと、
上記電荷電圧変換部の上記電圧を増幅する増幅トランジスタと、を少なくとも含む
請求項５記載の撮像装置。 The plurality of transistors include:
A reset transistor for resetting the voltage of the charge-voltage converter,
The imaging device according to claim 5, comprising at least an amplification transistor that amplifies the voltage of the charge-voltage conversion unit. 撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、
上記撮像装置は、
入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、
上記複数のトランジスタにおける占有寸法の大小が相違う位置に配置されている複数の共有ブロックは、
交互に配列されている
カメラ。 An imaging device;
An optical system that guides incident light to an imaging area of the imaging device,
The imaging apparatus is
A plurality of photoelectric conversion units for converting incident light into signal charges;
A plurality of shared blocks including a plurality of transistors that are shared by the photoelectric conversion units and that convert the signal charge obtained by the photoelectric conversion units into a voltage and output the voltage,
The above shared block
The transistor arrangement region in the shared block is divided and wired,
The plurality of shared blocks arranged at positions where the sizes of occupied dimensions in the plurality of transistors are different from each other,
Cameras arranged alternately. 撮像装置と、
上記撮像装置の撮像エリアに対して入射光を導く光学系と、を有し、
上記撮像装置は、
入射光を信号電荷に変換する複数の光電変換部と、
上記各光電変換部で共有され、当該光電変換部で得られた上記信号電荷を電圧に変換して出力するための複数のトランジスタと、を含む複数の共有ブロックを有し、
上記複数の共有ブロックは、
当該共有ブロック内におけるトランジスタ配置領域が分割され、かつ配線され、上記複数のトランジスタの占有寸法の大小が列間で合致するように、列毎に配線方向にずらして配列されている
カメラ。 An imaging device;
An optical system that guides incident light to an imaging area of the imaging device,
The imaging apparatus is
A plurality of photoelectric conversion units for converting incident light into signal charges;
A plurality of shared blocks including a plurality of transistors that are shared by the photoelectric conversion units and that convert the signal charge obtained by the photoelectric conversion units into a voltage and output the voltage,
The multiple shared blocks are
A camera in which transistor arrangement regions in the shared block are divided and wired, and are arranged so as to be shifted in the wiring direction for each column so that the size of the occupied dimensions of the plurality of transistors matches between the columns.
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