JP2008211204A - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress variation in TFT by forming a channel region or a TFT forming region using a single crystal aggregation (domain) by controlling the position and size of the crystal. <P>SOLUTION: For an amorphous silicon film, laser irradiation is executed in the vicinity of a channel forming region or a TFT forming region including the channel forming region and a source/drain region, the TFT forming region is isolated, a metal element (represented by Ni) for promoting crystallization is added and heat processing is executed, thereby making it possible to arbitrarily define the position of the crystal aggregation (domain). Arbitrary control of the position of crystal aggregation (domain) enables suppression of variation in the TFT. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置の作製方法に関する。特に本発明は、非晶質構造を有する半導体膜を結晶化させる技術に関する。   The present invention relates to a method for manufacturing a semiconductor device having a circuit including thin film transistors (hereinafter referred to as TFTs). In particular, the present invention relates to a technique for crystallizing a semiconductor film having an amorphous structure.

近年、絶縁表面を有する基板上に形成された半導体薄膜をＴＦＴの活性層（ソース、ドレイン領域及びチャネル形成領域を含む半導体領域を指していう）を形成し、このＴＦＴを応用して大面積集積回路を有する半導体装置の開発が進んでいる。   In recent years, a semiconductor thin film formed on a substrate having an insulating surface is used to form a TFT active layer (referring to a semiconductor region including a source region, a drain region, and a channel formation region), and a large area integrated circuit using this TFT. Development of a semiconductor device having the above has progressed.

ＴＦＴの代表的な応用例は、画素電極をマトリクス上に配置して、画素電極の各々に接続するスイッチング素子への適用であり、これはアクティブマトリックス型液晶表示装置とも呼ばれ注目を集めている。   A typical application example of a TFT is application to a switching element in which pixel electrodes are arranged on a matrix and connected to each of the pixel electrodes. This is also called an active matrix type liquid crystal display device and attracts attention. .

アクティブマトリクス型液晶表示装置は、当初非晶質シリコン膜（アモルファスシリコン膜）を用いてＴＦＴが形成されてきたが、より高性能を求めるために結晶質シリコン膜（ポリシリコン膜）を活性層にしたＴＦＴ（以下ポリシリコンＴＦＴとも記す）を作製することが試みられている。このポリシリコンＴＦＴは、電界効果移動度が高いことから、いろいろな機能を備えた回路を形成することも可能である。   In the active matrix liquid crystal display device, TFTs are initially formed using an amorphous silicon film (amorphous silicon film). In order to obtain higher performance, a crystalline silicon film (polysilicon film) is used as an active layer. Attempts have been made to produce such TFTs (hereinafter also referred to as polysilicon TFTs). Since this polysilicon TFT has high field effect mobility, it is also possible to form circuits having various functions.

ポリシリコンＴＦＴを用いたアクティブマトリクス型液晶表示装置に搭載される液晶モジュールには、機能ブロックごとに画像表示を行う画素部や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素部を制御するための駆動回路部が一枚の基板上に形成することも可能である。   A liquid crystal module mounted on an active matrix liquid crystal display device using a polysilicon TFT includes a pixel portion for displaying an image for each functional block, a shift register circuit based on a CMOS circuit, a level shifter circuit, a buffer circuit, a sampling circuit A driver circuit portion for controlling a pixel portion such as a circuit can be formed over one substrate.

特性の良いポリシリコンＴＦＴを得る為には、高品質の結晶質シリコン膜を作製する技術が必要であり、代表的にはエキシマレーザーを用いた結晶化技術が広く知られている。   In order to obtain a polysilicon TFT having good characteristics, a technique for producing a high-quality crystalline silicon film is necessary, and typically, a crystallization technique using an excimer laser is widely known.

一方、結晶質シリコン膜をガラス基板上に得る他の技術として特開平８−７８３２９号公報記載の技術が開示されている。同公報記載の技術は非晶質シリコン膜に対して結晶化を助長する金属元素（代表的にはＮｉ）を選択的に添加し、加熱処理を行うことで添加領域を起点として広がる結晶質シリコン膜を形成するものであり、得られる結晶粒のサイズは非常に大きい。   On the other hand, as another technique for obtaining a crystalline silicon film on a glass substrate, a technique described in JP-A-8-78329 is disclosed. The technology described in the publication discloses a crystalline silicon that expands from an added region as a starting point by selectively adding a metal element (typically Ni) that promotes crystallization to an amorphous silicon film and performing a heat treatment. A film is formed, and the size of the obtained crystal grains is very large.

上記公報技術は、金属元素を用いないで結晶化を行う場合と比べて金属元素の作用により非晶質シリコン膜の結晶化温度を５０〜１００℃程度下げることが可能であり、結晶化に要する時間も金属元素を用いないで結晶化を行う場合に比べ１／５〜１／１０に低減することができ、生産性に置いても優れたものである。   In the above publication technique, the crystallization temperature of the amorphous silicon film can be lowered by about 50 to 100 ° C. by the action of the metal element as compared with the case of performing crystallization without using the metal element, which is necessary for crystallization. The time can be reduced to 1/5 to 1/10 as compared with the case of performing crystallization without using a metal element, which is excellent in terms of productivity.

上記公報（特開平８−７８３２９号公報）の技術により得られる結晶質シリコン膜は、柱状の結晶の集合（ドメインとも呼ぶ）が多数形成され、一つの結晶の集合（ドメイン）における全ての結晶は同じ結晶配向を有しており、その結晶の集合（ドメイン）のサイズは約２００μm〜３００μmもの大きさを有した独特の結晶構造を持っている。また、隣り合う結晶の集合（ドメイン）とは、配向が異なっており各集合間に境界を有している。この一つの結晶の集合の内にチャネル形成領域を配置してＴＦＴを形成すれば、単結晶と同程度の電気特性が得られると予想される。   The crystalline silicon film obtained by the technique of the above publication (JP-A-8-78329) has a large number of columnar crystal aggregates (also referred to as domains), and all crystals in one crystal aggregate (domain) are They have the same crystal orientation and have a unique crystal structure with a crystal group (domain) size of about 200 μm to 300 μm. In addition, the orientation is different from the set (domain) of adjacent crystals, and there is a boundary between each set. If a TFT is formed by disposing a channel formation region in this set of crystals, it is expected that electrical characteristics comparable to those of a single crystal can be obtained.

しかし、上記公報の技術を含む従来の技術では、結晶の集合の位置を精密に制御することが不可能であり、それぞれのＴＦＴの配置に合わせて、チャネル形成領域を一つの結晶の集合で形成することは困難であった。即ち、画素部と駆動回路部を形成する全てのＴＦＴに対して、結晶の集合の位置とチャネル形成領域の位置を合致させることは殆ど不可能である。   However, in the conventional techniques including the technique of the above publication, it is impossible to precisely control the position of the crystal group, and the channel formation region is formed by one crystal group according to the arrangement of each TFT. It was difficult to do. That is, it is almost impossible to match the position of the crystal assembly and the position of the channel formation region for all TFTs forming the pixel portion and the drive circuit portion.

上記公報（特開平８−７８３２９号公報）の技術により得られる結晶質シリコン膜は、結晶化を助長する金属元素（代表的にはＮｉ）を含んでいる。金属元素が結晶質シリコン膜中に多量に存在していることはその半導体を用いた装置の信頼性や電気的安定性を阻害するものであり望ましくない。非晶質シリコン膜の結晶化後に、ゲッタリングという手法を用いて金属元素を速やかに除去するか、電気特性に影響しない程度にまで低減することが望ましい。また、結晶成長のメカニズムから考えると、結晶の集合（ドメイン）の境界に大部分の金属元素が集まっている。   A crystalline silicon film obtained by the technique of the above publication (Japanese Patent Laid-Open No. 8-78329) contains a metal element (typically Ni) that promotes crystallization. The presence of a large amount of metal element in the crystalline silicon film is undesirable because it impedes the reliability and electrical stability of the device using the semiconductor. After the amorphous silicon film is crystallized, it is desirable to remove the metal element promptly by using a method called gettering or to reduce it to an extent that does not affect the electrical characteristics. Considering the crystal growth mechanism, most of the metal elements are gathered at the boundary of the crystal group (domain).

従って、その結晶質シリコン膜をＴＦＴの活性層に用いた場合、電気特性が高い長所を有する反面、隣り合う結晶の集合（異なる配向を有する結晶の集合）との境界の存在の有無、或いは、形成される結晶の集合のサイズの違いにより各々のＴＦＴ特性に若干の差、すなわちばらつきが生じてしまう。   Therefore, when the crystalline silicon film is used as an active layer of a TFT, it has an advantage of high electrical characteristics, but on the other hand, the presence or absence of a boundary with a set of adjacent crystals (a set of crystals having different orientations), or Due to the difference in the size of the aggregate of crystals to be formed, a slight difference, that is, variation occurs in each TFT characteristic.

画素部に配置されたＴＦＴに電気的特性のばらつきがあれば、各画素電極に印可する電圧のばらつきが生じ、そのため透過光量のばらつきも生じ、それが表示ムラとなって観察者の目に映ることになる。現在の時点では、このばらつきは許容範囲内であり、問題ない程度であるが、今後、画素サイズの微細化がさらに進み、より高詳細な画像が求められた場合、このばらつきが非常に重大な問題になってくる。   If there is a variation in electrical characteristics of the TFTs arranged in the pixel portion, a variation in the voltage applied to each pixel electrode will occur, and thus a variation in the amount of transmitted light will also occur, which will become display unevenness and will be seen by the viewer's eyes. It will be. At the present time, this variation is within an acceptable range and is not a problem, but if the pixel size is further miniaturized and more detailed images are required in the future, this variation is very significant. It becomes a problem.

将来、さらにデザインルールの縮小とともにチャネル形成領域のサイズ（チャネル長、チャネル幅）が微細化するため、どうしても結晶の集合の境界をチャネル形成領域に有するＴＦＴも形成され、そのＴＦＴ特性（移動度、Ｓ値、オン電流値、オフ電流値等）は境界のないチャネル形成領域を有するＴＦＴと比べて差が生じ、それが表示のばらつきの原因となる。   In the future, the size of the channel formation region (channel length, channel width) will be further miniaturized as the design rule is further reduced, so that a TFT having the boundary of a set of crystals in the channel formation region is inevitably formed, and its TFT characteristics (mobility, S values, on-current values, off-current values, and the like) are different from those of TFTs having a channel formation region without a boundary, which causes display variations.

また、現在の時点では、ガラス基板の歪み点以下、即ち約６００℃以下のプロセス温度で均一な粒径を有する結晶質シリコン膜を形成する試みは幾つか提案されているものの、最適といえる手段は見いだされていない。   At the present time, although several attempts have been made to form a crystalline silicon film having a uniform grain size at a process temperature below the strain point of the glass substrate, that is, about 600 ° C. Is not found.

従来、均一性の高い結晶質シリコン膜を得ることと、高い移動度を得ることを両立させることは困難であった。加えて、６００℃以下のプロセスで作製することも困難であった。   Conventionally, it has been difficult to achieve both a highly uniform crystalline silicon film and a high mobility. In addition, it was also difficult to produce by a process of 600 ° C. or lower.

本発明は上記問題点を鑑みてなされたものであり、結晶の位置と大きさを制御することにより、チャネル領域或いはＴＦＴ形成領域を一つの結晶の集合（ドメイン）で形成し、ＴＦＴのばらつきを抑えることを目的とする。   The present invention has been made in view of the above problems, and by controlling the position and size of the crystal, a channel region or a TFT formation region is formed by a single crystal group (domain), and variations in TFTs are reduced. The purpose is to suppress.

上記問題点を解決するために、本発明は、非晶質シリコン膜に対して、チャネル形成領域或いはチャネル形成領域やソース及びドレイン領域等も含むＴＦＴ形成領域の周囲を選択的にレーザー照射を行い、各ＴＦＴ形成領域を孤立させて、結晶化を助長する金属元素（代表的にはＮｉ）を添加し、加熱処理を行うことにより、結晶の集合（ドメイン）の位置を任意に定める事を可能とするものである。結晶の集合（ドメイン）の位置を任意に制御することにより、ＴＦＴのばらつきを抑えることが可能となる。   In order to solve the above problems, the present invention selectively irradiates an amorphous silicon film around a channel formation region or a TFT formation region including a channel formation region, a source region, a drain region, and the like. It is possible to arbitrarily determine the position of crystal aggregates (domains) by isolating each TFT formation region, adding a metal element (typically Ni) that promotes crystallization, and performing heat treatment. It is what. By arbitrarily controlling the position of the crystal aggregate (domain), it is possible to suppress variations in TFTs.

また、結晶の集合（ドメイン）の境界をＴＦＴ形成領域の外側に選択的に位置させることが可能である。結晶化を助長する金属元素（代表的にはＮｉ）は結晶核発生場所を起点として広がる性質を持っているので、結晶の集合（ドメイン）の境界をＴＦＴ形成領域の外側に選択的に位置させることにより、結晶質シリコン膜中のＴＦＴ領域の内の金属元素濃度を下げることが可能である。   In addition, it is possible to selectively locate the boundaries of crystal aggregates (domains) outside the TFT formation region. Since the metal element (typically Ni) that promotes crystallization has a property of spreading from the crystal nucleus generation site, the boundary of the crystal assembly (domain) is selectively positioned outside the TFT formation region. As a result, the metal element concentration in the TFT region in the crystalline silicon film can be lowered.

非晶質シリコン膜にチャネル形成領域或いはＴＦＴ形成領域の周囲を選択的にレーザー光を照射する。照射エネルギーは０．１ｍＷ〜１．０ｍＷ／μm2、スキャン速度は０．１ｍ／ｓｅｃ．〜１．０ｍ／ｓｅｃ．であることを特徴とする。照射幅は１μm〜数１０μmであることを特徴とする。照射領域はＴＦＴ形成領域として用いないので必要最小限に小さいことが望ましい。なお、前記光はエキシマレーザー光またはＹＡＧレーザー光またはＹＶＯ4レーザー光であることを特徴とする。 The amorphous silicon film is selectively irradiated with laser light around the channel formation region or the TFT formation region. The irradiation energy is 0.1 mW to 1.0 mW / μm 2 , and the scanning speed is 0.1 m / sec. -1.0 m / sec. It is characterized by being. The irradiation width is 1 μm to several tens of μm. Since the irradiation region is not used as a TFT formation region, it is desirable that the irradiation region be as small as possible. The light is excimer laser light, YAG laser light, or YVO 4 laser light.

また、本発明によれば、非晶質シリコン膜に対して結晶化させる領域が限定される為に結晶化を助長する金属元素（代表的にはＮｉ）の添加濃度を下げることが可能である。この結晶化を助長する金属元素は、結晶核発生場所を起点として広がる性質を持っているが、一部は結晶の集合（ドメイン）の内に残るので、より少ない金属元素の添加で結晶化することが望ましい。   Further, according to the present invention, since the region to be crystallized with respect to the amorphous silicon film is limited, it is possible to reduce the concentration of the metal element (typically Ni) that promotes crystallization. . The metal element that promotes crystallization has the property of spreading from the crystal nucleus generation site, but part of it remains in the crystal aggregate (domain), so it is crystallized by adding less metal element. It is desirable.

また、上記作製方法において、適用される金属元素は、結晶化を助長する金属元素であることを特徴としている。本発明において適用される結晶化を助長する金属元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種である。   In the above manufacturing method, a metal element to be applied is a metal element that promotes crystallization. The metal element that promotes crystallization applied in the present invention is one or more selected from Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu, and Au.

選択的にレーザー照射した領域は、結晶質シリコン膜となっており、結晶化を助長する金属元素（代表的にはＮｉ）を添加し加熱処理を行っても結晶核発生場所とはならない。そのため、非晶質シリコン膜の内のチャネル形成領域或いはＴＦＴ形成領域からのみ結晶核発生を生じさせることが可能である。また、その結晶の集合（ドメイン）のサイズは約２００μm〜３００μmもの大きさを有しているため、一つのチャネル形成領域或いはＴＦＴ形成領域を一つの結晶の集合（ドメイン）により形成することが可能である。   The region selectively irradiated with laser is a crystalline silicon film, and even if a metal element (typically Ni) that promotes crystallization is added and heat treatment is performed, it does not become a crystal nucleus generation site. Therefore, it is possible to generate crystal nuclei only from the channel formation region or the TFT formation region in the amorphous silicon film. In addition, since the size of the crystal group (domain) is about 200 μm to 300 μm, one channel forming region or TFT forming region can be formed by one crystal group (domain). It is.

結晶の集合（ドメイン）の境界をＴＦＴ形成領域の外側に選択的に位置させることにより、結晶質シリコン膜中のＴＦＴ領域の内の金属元素濃度を下げることが可能であるが、ＴＦＴ形成領域内の金属元素濃度をさらに下げたければゲッタリングを行えばよい。非晶質シリコン膜に対して、各ＴＦＴ形成領域を孤立させる手法としては、ＴＦＴ形成領域の外側の非晶質シリコンを除去することにより孤立させる方法もあるが、この場合には、シリコン除去領域はゲッタリング領域の一部にすることはできない。しかし、本発明を用いれば、各ＴＦＴ形成領域は、レーザー照射をおこない結晶質シリコン膜にすることにより孤立化させているため、孤立化させた領域もゲッタリング領域として用いることが可能であり、より広範囲な領域をゲッタリング領域として用いることが可能である。ゲッタリング領域が広い方が、ゲッタリング能力が高いため、本発明はゲッタリングを行う場合にはさらに有効な手法である。   It is possible to lower the concentration of metal elements in the TFT region in the crystalline silicon film by selectively locating the boundary of the crystal group (domain) outside the TFT formation region. If the metal element concentration is further reduced, gettering may be performed. As a method for isolating each TFT formation region from the amorphous silicon film, there is a method of isolating by removing amorphous silicon outside the TFT formation region. Cannot be part of the gettering region. However, according to the present invention, each TFT formation region is isolated by performing laser irradiation to form a crystalline silicon film, so that the isolated region can also be used as a gettering region. A wider area can be used as the gettering area. A wider gettering region has a higher gettering capability, and therefore the present invention is a more effective method for performing gettering.

なお、本発明でいう非晶質シリコン膜とは、狭義の意味で、完全な非晶質構造を有するものだけではなく、微細な結晶粒子が含まれた状態、又はいわゆる微結晶シリコン膜、局所的に結晶構造を含むシリコン膜を含む。その他に非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜などを適用することもできる。また、本発明においていう半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気化学装置、自発光装置、半導体回路および電子機器を含んでいる。   Note that the amorphous silicon film referred to in the present invention means, in a narrow sense, not only a film having a completely amorphous structure but also a state in which fine crystal particles are contained, or a so-called microcrystalline silicon film, local In particular, a silicon film including a crystal structure is included. In addition, an amorphous silicon germanium film, an amorphous silicon carbide film, or the like can be applied. The semiconductor device in the present invention refers to all devices that can function by utilizing semiconductor characteristics, and includes electrochemical devices, self-luminous devices, semiconductor circuits, and electronic devices.

本発明により、チャネル領域或いはＴＦＴ形成領域を一つの結晶の集合（ドメイン）で形成でき、ばらつきの非常に少ない半導体装置を得ることができる。   According to the present invention, a channel region or a TFT formation region can be formed by a single crystal group (domain), and a semiconductor device with very little variation can be obtained.

本発明の実施の形態を図面を用いて詳細に説明する。本発明では第１の段階として非晶質半導体膜を選択的に光を照射し選択的に結晶質半導体膜１０２を形成する。非晶質半導体膜１０３は非照射領域である。非照射領域の長さＬはＴＦＴの形成領域に依存するが、結晶の集合（ドメイン）のサイズは約２００μm〜３００μmであるので、Ｌ≦２００μmであればよい。なお、１０１は絶縁性基板である。（図１（Ａ））。   Embodiments of the present invention will be described in detail with reference to the drawings. In the present invention, as a first step, the amorphous semiconductor film is selectively irradiated with light to selectively form the crystalline semiconductor film 102. The amorphous semiconductor film 103 is a non-irradiated region. Although the length L of the non-irradiation region depends on the TFT formation region, the size of the crystal aggregate (domain) is about 200 μm to 300 μm, and therefore L ≦ 200 μm may be satisfied. Reference numeral 101 denotes an insulating substrate. (FIG. 1 (A)).

照射位置は図３の領域２０１のようにＴＦＴ形成領域２０２、チャネル形成領域２０３、ＬＤＤ形成領域２０４を外すように照射してもよく、チャネル領域２０３及びＬＤＤ形成領域２０４のみを外すように照射してもよい。（図２）。   The irradiation position may be such that the TFT formation region 202, the channel formation region 203, and the LDD formation region 204 are removed as in the region 201 of FIG. 3, or only the channel region 203 and the LDD formation region 204 are removed. May be. (FIG. 2).

次に半導体膜１０２及び１０３を希フッ酸で洗浄後、オゾン水により表面に酸化膜（図示しない）を形成する。次いで、金属元素を添加し薄い金属膜１０５を形成する。（図１（Ｂ））   Next, after cleaning the semiconductor films 102 and 103 with dilute hydrofluoric acid, an oxide film (not shown) is formed on the surface with ozone water. Next, a metal element is added to form a thin metal film 105. (Fig. 1 (B))

次に熱処理を行って結晶化させ結晶質半導体膜１０６を形成する。（図１（Ｃ））   Next, heat treatment is performed for crystallization to form a crystalline semiconductor film 106. (Figure 1 (C))

次に得られた結晶質半導体膜１０６をパターニングして半導体層１０７を形成する。この際、図３のレーザー照射領域３０１を含まないようにしてもよい。含まないようにすることによりＴＦＴ形成領域３０２、チャネル形成領域３０３、ＬＤＤ形成領域３０４の内の金属元素濃度を下げることが可能である。別にレーザー照射領域２０１にチャネル形成領域３０３、ＬＤＤ形成領域３０５を含まなければ、他のＴＦＴ形成領域３０２は含まれてもかまわない。前記手法により、ＴＦＴ形成領域の内或いはチャネル形成領域を結晶の集合（ドメイン）のみで形成することができる。   Next, the obtained crystalline semiconductor film 106 is patterned to form a semiconductor layer 107. At this time, the laser irradiation region 301 in FIG. 3 may not be included. By not including the metal element concentration in the TFT formation region 302, the channel formation region 303, and the LDD formation region 304 can be reduced. If the laser irradiation region 201 does not include the channel formation region 303 and the LDD formation region 305, another TFT formation region 302 may be included. By the above-described method, the TFT formation region or the channel formation region can be formed only by a set of crystals (domain).

なお、非晶質半導体膜は、減圧熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で得られる半導体材料、例えば、シリコンまたはシリコンゲルマニウム（SiXGe1-X（X=0.0001〜0.02））合金を用いることが可能である。 The amorphous semiconductor film is made of a semiconductor material obtained by a low pressure thermal CVD method, a plasma CVD method, a sputtering method, or the like, for example, silicon or silicon germanium (Si X Ge 1-X (X = 0.0001 to 0.02)) alloy. It is possible to use.

また、レーザー光により選択的に結晶質シリコンを形成した後に添加する結晶成長を助長させる金属元素は、必要であれば、結晶化後にゲッタリングを行い結晶質半導体膜中から除去または低減させる。結晶成長を助長する金属元素の添加方法としては、金属元素を含む溶液を添加する方法でもよいし、スパッタ法やＣＶＤ法で薄い膜を形成する方法でもよい。ゲッタリングの手段としては、希ガス（代表的にはアルゴン）を有した非晶質シリコン膜（ゲッタリングサイト）を酸化膜を介して結晶質シリコン膜上に堆積し、熱処理を行って結晶質シリコン膜中の金属元素（代表的にはニッケル）をゲッタリングサイトに移動させて、結晶質シリコン膜中から除去または低減する方法、若しくは結晶質シリコンの一部にリンまたは希ガスを添加してゲッタリングサイトを形成し、熱処理を行って被ゲッタリング領域から金属元素（代表的にはニッケル）をゲッタリングサイトに移動させてゲッタリングを行う方法を用いればよい。   Further, a metal element that promotes crystal growth added after crystalline silicon is selectively formed by laser light is removed or reduced from the crystalline semiconductor film by performing gettering after crystallization, if necessary. As a method of adding a metal element that promotes crystal growth, a method of adding a solution containing a metal element may be used, or a method of forming a thin film by a sputtering method or a CVD method may be used. As a method of gettering, an amorphous silicon film (gettering site) containing a rare gas (typically argon) is deposited on a crystalline silicon film through an oxide film, and heat treatment is performed to form a crystalline material. A method in which a metal element (typically nickel) in a silicon film is moved to a gettering site and removed or reduced from the crystalline silicon film, or phosphorus or a rare gas is added to part of the crystalline silicon. A method of performing gettering by forming a gettering site, performing heat treatment, and moving a metal element (typically nickel) from the gettering region to the gettering site may be used.

また、各ＴＦＴ形成領域は、レーザー照射をおこない結晶質シリコン膜にすることにより孤立化させているため、孤立化させた領域もゲッタリング領域として用いることが可能である。そのため、各ＴＦＴ形成領域をパターンを切って孤立させる場合に比べて、より広範囲な領域をゲッタリング領域として用いることが可能である。   In addition, since each TFT formation region is isolated by laser irradiation to form a crystalline silicon film, the isolated region can also be used as a gettering region. Therefore, it is possible to use a wider area as a gettering area than in the case where each TFT formation area is isolated by cutting a pattern.

また、レーザー光としては、パルス発振型または連続発振型のエキシマレーザーやＹＡＧレーザーの第２高調波または第３高調波、ＹＶＯ4レーザーの第２高調波を用いることができる。レーザー光の照射される領域の形状は、線状であっても短形であってもよい。 As the laser light, a pulse oscillation type or continuous oscillation type excimer laser, a second harmonic or a third harmonic of a YAG laser, or a second harmonic of a YVO 4 laser can be used. The shape of the region irradiated with laser light may be linear or short.

本発明によりチャネル形成領域或いはＴＦＴ形成領域の内を結晶の集合（ドメイン）のみの結晶質半導体薄膜が得られ、均一な電気的特性を得ることができる。   According to the present invention, a crystalline semiconductor thin film having only a crystal group (domain) in a channel formation region or a TFT formation region can be obtained, and uniform electrical characteristics can be obtained.

また、結晶の集合（ドメイン）の境界をＴＦＴ形成領域の外側に選択的に位置させることにより、結晶質シリコン膜中のＴＦＴ領域の内の金属元素濃度を下げることが可能である。   Further, by selectively positioning the boundary of the crystal group (domain) outside the TFT formation region, the metal element concentration in the TFT region in the crystalline silicon film can be lowered.

本実施例は、石英基板上に非晶質半導体薄膜を形成し、選択的にレーザー照射を行い選択的に孤立した非晶質半導体薄膜を形成し、結晶化を助長する金属膜を非晶質半導体膜に導入し、加熱処理により孤立させた非晶質半導体薄膜を結晶化させ、結果として、結晶の集合（ドメイン）の位置を任意に制御することにより、ＴＦＴのばらつきを抑える技術に関する。   In this embodiment, an amorphous semiconductor thin film is formed on a quartz substrate, selectively irradiated with laser to form an isolated amorphous semiconductor thin film, and a metal film for promoting crystallization is amorphous. The present invention relates to a technique for suppressing variation in TFTs by crystallizing an amorphous semiconductor thin film introduced into a semiconductor film and isolated by heat treatment and, as a result, arbitrarily controlling the position of a crystal group (domain).

図１に本実施例に示す結晶質半導体膜の作製工程を示す。まず、減圧熱ＣＶＤ法で厚さ５０ｎｍの非晶質シリコン膜を石英基板１０１に成膜する。次に、レーザー光を選択的に非晶質シリコン１０２に照射する。また、未照射の非晶質シリコン１０３が後にＴＦＴ形成領域に用いられる。ここで、Ｌ（１０４）を非晶質シリコンの長さとすると、Ｌ≦２００μｍである。ここでは、連続発振型ＹＡＧレーザーの第２高調波（５３２ｎｍ）を用いる。（図１（Ａ））   FIG. 1 shows a manufacturing process of a crystalline semiconductor film shown in this embodiment. First, an amorphous silicon film having a thickness of 50 nm is formed on the quartz substrate 101 by low pressure thermal CVD. Next, the amorphous silicon 102 is selectively irradiated with laser light. Further, non-irradiated amorphous silicon 103 is used later in the TFT formation region. Here, when L (104) is the length of amorphous silicon, L ≦ 200 μm. Here, the second harmonic (532 nm) of a continuous wave YAG laser is used. (Fig. 1 (A))

次に、表面自然酸化膜（図示しない）を希フッ酸で洗浄した後、オゾン水により非晶質シリコン膜１０３及びレーザー照射して結晶化した結晶質シリコン膜１０２の表面に酸化膜を形成する。次にニッケルを含む溶液（５ｐｐｍ）をスピンコートして薄い金属膜１０５を形成する。（図１（Ｂ））   Next, after cleaning the surface natural oxide film (not shown) with dilute hydrofluoric acid, an oxide film is formed on the surface of the amorphous silicon film 103 and the crystalline silicon film 102 crystallized by laser irradiation with ozone water. . Next, a thin metal film 105 is formed by spin-coating a solution containing nickel (5 ppm). (Fig. 1 (B))

次に、加熱処理で結晶化を行い、結晶質半導体膜１０６を形成する。（図１（Ｃ））ここでは、４５０℃、１時間の熱処理の後、６００℃、１２時間の熱処理を行う。このようにして得られる結晶構造をした半導体膜１０６は一つの結晶の集合（ドメイン）により形成される。   Next, crystallization is performed by heat treatment, so that the crystalline semiconductor film 106 is formed. Here, after heat treatment at 450 ° C. for 1 hour, heat treatment at 600 ° C. for 12 hours is performed. The semiconductor film 106 having a crystal structure obtained in this manner is formed by one crystal group (domain).

次に、半導体膜１０７をパターニングして半導体層１０７を形成する。（図１（Ｄ））   Next, the semiconductor layer 107 is formed by patterning the semiconductor film 107. (Figure 1 (D))

次に、半導体層１０７の表面をフッ酸を含むエッチャントで洗浄した後、ゲート絶縁膜１０８となる珪素を主成分とする絶縁膜を形成する。この表面洗浄とゲート絶縁膜の成膜は、大気に触れさせずに連続的に行うことが望ましい。   Next, after the surface of the semiconductor layer 107 is washed with an etchant containing hydrofluoric acid, an insulating film containing silicon as a main component and serving as the gate insulating film 108 is formed. The surface cleaning and the formation of the gate insulating film are desirably performed continuously without exposure to the atmosphere.

次に、ゲート絶縁膜表面を洗浄した後、ゲート電極１０９を形成し、半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここでは燐を適宜添加して、ソース領域１１０及びドレイン領域１１１を形成する。添加した後、不純物元素を活性化するために加熱処理、強光の照射、或いはレーザー光の照射を行う。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。   Next, after cleaning the surface of the gate insulating film, the gate electrode 109 is formed, and an impurity element imparting n-type conductivity (P, As, or the like), here phosphorus, is added as appropriate to the source region 110 and the drain region. 111 is formed. After the addition, heat treatment, intense light irradiation, or laser light irradiation is performed to activate the impurity element. Simultaneously with activation, plasma damage to the gate insulating film and plasma damage to the interface between the gate insulating film and the semiconductor layer can be recovered.

以降の工程は、層間絶縁膜１１３を形成し、水素化を行って、ソース領域、ドレイン領域に達するコンタクトホールを形成し、ソース電極１１４、ドレイン電極１１５を形成してＴＦＴを完成させる。（図１（Ｇ））   In the subsequent steps, the interlayer insulating film 113 is formed, hydrogenation is performed, contact holes reaching the source region and the drain region are formed, and the source electrode 114 and the drain electrode 115 are formed to complete the TFT. (Fig. 1 (G))

このようにして得られるＴＦＴは、チャネル領域１１２が結晶の集合（ドメイン）のみで粒界がなく、基板上に形成されたＴＦＴ間のばらつきが小さい。   In the TFT obtained in this way, the channel region 112 is only a group of crystals (domain) and there is no grain boundary, and variation between TFTs formed on the substrate is small.

また、本発明は図１の構造に限定されず、必要があればチャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。さらにゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造としてもよい。   In addition, the present invention is not limited to the structure shown in FIG. 1. If necessary, a lightly doped drain (LDD) structure having an LDD region between a channel formation region and a drain region (or source region) may be used. Good. In this structure, a region to which an impurity element is added at a low concentration is provided between a channel formation region and a source region or a drain region formed by adding an impurity element at a high concentration, and this region is referred to as an LDD region. I'm calling. Further, a so-called GOLD (Gate-drain Overlapped LDD) structure in which an LDD region is disposed so as to overlap with a gate electrode through a gate insulating film may be employed.

また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。   Although an n-channel TFT has been described here, it goes without saying that a p-channel TFT can be formed by using a p-type impurity element instead of an n-type impurity element.

また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。   Although the top gate type TFT has been described as an example here, the present invention can be applied regardless of the TFT structure. For example, it can be applied to a bottom gate type (reverse stagger type) TFT or a forward stagger type TFT. Is possible.

本実施例は、結晶化を助長する金属膜を非晶質半導体膜に導入し、加熱処理により孤立させた非晶質半導体薄膜を結晶化させ、結晶化させた半導体膜から金属元素を除去或いは低減するゲッタリング処理を行い、結果として、結晶の集合（ドメイン）の位置を任意に制御することにより、ＴＦＴのばらつきを抑える技術に関する。   In this embodiment, a metal film for promoting crystallization is introduced into an amorphous semiconductor film, an amorphous semiconductor thin film isolated by heat treatment is crystallized, and a metal element is removed from the crystallized semiconductor film or The present invention relates to a technique for suppressing variations in TFTs by performing a gettering process to be reduced and, as a result, arbitrarily controlling the position of a crystal group (domain).

図２に本実施例に示す結晶質半導体膜の作製工程を示す。まず、減圧熱ＣＶＤ法で厚さ５０ｎｍの非晶質シリコン膜を石英基板２０１に成膜する。次に、レーザー光を選択的に非晶質シリコン２０２に照射する。また、未照射の非晶質シリコン２０３が後にＴＦＴ形成領域に用いられる。ここで、Ｌ（２０４）を非晶質シリコンの長さとすると、Ｌ≦２００μmである。ここでは、連続発振ＹＡＧレーザーの第２高調波（５３２ｎｍ）を用いる。（図２（Ａ））   FIG. 2 shows a manufacturing process of the crystalline semiconductor film shown in this embodiment. First, an amorphous silicon film having a thickness of 50 nm is formed on the quartz substrate 201 by low pressure thermal CVD. Next, the amorphous silicon 202 is selectively irradiated with laser light. Further, unirradiated amorphous silicon 203 is used later for the TFT formation region. Here, when L (204) is the length of amorphous silicon, L ≦ 200 μm. Here, the second harmonic (532 nm) of a continuous wave YAG laser is used. (Fig. 2 (A))

次に、表面自然酸化膜（図示しない）を希フッ酸で洗浄した後、オゾン水により非晶質シリコン膜２０３及びレーザー照射して結晶化した結晶質シリコン膜２０２の表面に酸化膜を形成する。次にニッケルを含む溶液（５ｐｐｍ）をスピンコートして薄い金属膜２０５を形成する。（図２（Ｂ））   Next, after cleaning the surface natural oxide film (not shown) with dilute hydrofluoric acid, an oxide film is formed on the surface of the amorphous silicon film 203 and the crystalline silicon film 202 crystallized by laser irradiation with ozone water. . Next, a thin metal film 205 is formed by spin coating a solution containing nickel (5 ppm). (Fig. 2 (B))

次に、加熱処理で結晶化を行い、結晶構造を有する半導体膜２０６を形成する。（図２（Ｃ））ここでは、４５０℃、１時間の熱処理の後、６００℃、１２時間の熱処理を行う。このようにして得られる結晶構造をした半導体膜２０６は一つの結晶の集合（ドメイン）により形成される。   Next, crystallization is performed by heat treatment, so that the semiconductor film 206 having a crystal structure is formed. Here, after heat treatment at 450 ° C. for 1 hour, heat treatment at 600 ° C. for 12 hours is performed. The semiconductor film 206 having a crystal structure obtained in this way is formed by one crystal group (domain).

次に、減圧熱ＣＶＤ法で厚さ２００nmの酸化シリコン膜を成膜する。パターニングを行い、マスク酸化シリコン膜２０７を形成し、アルゴンをドーピングする。（図２（Ｄ））   Next, a silicon oxide film having a thickness of 200 nm is formed by low pressure thermal CVD. Patterning is performed to form a mask silicon oxide film 207 and doping with argon. (Fig. 2 (D))

次に、加熱処理を行いＴＦＴの活性層をとする領域２０６からニッケルをゲッタリング領域２０８に偏析させる。ここでは、６００℃、１２時間の熱処理を行う。（図２（Ｅ））   Next, heat treatment is performed so that nickel is segregated into the gettering region 208 from the region 206 that serves as an active layer of the TFT. Here, heat treatment is performed at 600 ° C. for 12 hours. (Figure 2 (E))

次に、マスク酸化シリコン膜を除去し、パターニングをして半導体膜２０９を形成する。（図１（Ｆ））   Next, the mask silicon oxide film is removed and patterned to form a semiconductor film 209. (Fig. 1 (F))

次に、半導体層２０９の表面をフッ酸を含むエッチャントで洗浄した後、ゲート絶縁膜２１０となる珪素を主成分とする絶縁膜を形成する。この表面洗浄とゲート絶縁膜の成膜は、大気に触れさせずに連続的に行うことが望ましい。   Next, after cleaning the surface of the semiconductor layer 209 with an etchant containing hydrofluoric acid, an insulating film containing silicon as a main component and serving as the gate insulating film 210 is formed. The surface cleaning and the formation of the gate insulating film are desirably performed continuously without exposure to the atmosphere.

次に、ゲート絶縁膜表面を洗浄した後、ゲート電極２１１を形成し、半導体にｎ型を付与する不純物元素（Ｐ、Ａｓ等）、ここでは燐を適宜添加して、ソース領域２１２及びドレイン領域２１３を形成する。添加した後、不純物元素を活性化するために加熱処理、強光の照射、或いはレーザー光の照射を行う。また、活性化と同時にゲート絶縁膜へのプラズマダメージやゲート絶縁膜と半導体層との界面へのプラズマダメージを回復することができる。   Next, after cleaning the surface of the gate insulating film, a gate electrode 211 is formed, and an impurity element imparting n-type conductivity (P, As, or the like), here phosphorus, is added as appropriate to the source region 212 and the drain region. 213 is formed. After the addition, heat treatment, intense light irradiation, or laser light irradiation is performed to activate the impurity element. Simultaneously with activation, plasma damage to the gate insulating film and plasma damage to the interface between the gate insulating film and the semiconductor layer can be recovered.

以降の工程は、層間絶縁膜２１５を形成し、水素化を行って、ソース領域、ドレイン領域に達するコンタクトホールを形成し、ソース電極２１６、ドレイン電極２１７を形成してＴＦＴを完成させる。（図２（Ｇ））   In the subsequent steps, an interlayer insulating film 215 is formed, hydrogenation is performed, contact holes reaching the source region and the drain region are formed, and the source electrode 216 and the drain electrode 217 are formed to complete the TFT. (Fig. 2 (G))

このようにして得られるＴＦＴは、チャネル領域２１４が結晶の集合（ドメイン）のみで粒界がなく、基板上に形成されたＴＦＴ間のばらつきが小さい。   In the TFT obtained in this way, the channel region 214 is only a collection (domain) of crystals, there is no grain boundary, and variation between TFTs formed on the substrate is small.

また、本発明は図２の構造に限定されず、必要があればチャネル形成領域とドレイン領域（またはソース領域）との間にＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造としてもよい。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。さらにゲート絶縁膜を介してＬＤＤ領域をゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造としてもよい。   Further, the present invention is not limited to the structure of FIG. 2, and if necessary, a lightly doped drain (LDD) structure having an LDD region between a channel formation region and a drain region (or source region) may be used. Good. In this structure, a region to which an impurity element is added at a low concentration is provided between a channel formation region and a source region or a drain region formed by adding an impurity element at a high concentration, and this region is referred to as an LDD region. I'm calling. Further, a so-called GOLD (Gate-drain Overlapped LDD) structure in which an LDD region is disposed so as to overlap with a gate electrode through a gate insulating film may be employed.

また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。   Although an n-channel TFT has been described here, it goes without saying that a p-channel TFT can be formed by using a p-type impurity element instead of an n-type impurity element.

また、ここではトップゲート型ＴＦＴを例として説明したが、ＴＦＴ構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型（逆スタガ型）ＴＦＴや順スタガ型ＴＦＴに適用することが可能である。   Although the top gate type TFT has been described as an example here, the present invention can be applied regardless of the TFT structure. For example, it can be applied to a bottom gate type (reverse stagger type) TFT or a forward stagger type TFT. Is possible.

ここでは、画素部を有するアクティブマトリクス基板を用いた液晶表示装置を作製する方法について図４〜図８を用いて説明する。   Here, a method for manufacturing a liquid crystal display device using an active matrix substrate having a pixel portion will be described with reference to FIGS.

ＴＦＴをスイッチング素子として用いるアクティブマトリクス型液晶表示装置は、画素電極がマトリクス状に配置された基板（アクティブマトリクス基板）と、対向電極が形成された対向基板とを液晶層を介して対向配置した構造となっている。両基板間はスペーサ等を介して所定の間隔に制御され、画素部の外周部にシール材を用いることで液晶層を封入している。   An active matrix liquid crystal display device using TFT as a switching element has a structure in which a substrate (active matrix substrate) in which pixel electrodes are arranged in a matrix and an opposite substrate on which a counter electrode is formed are opposed to each other with a liquid crystal layer interposed therebetween. It has become. The distance between the two substrates is controlled to a predetermined interval via a spacer or the like, and a liquid crystal layer is sealed by using a sealing material on the outer periphery of the pixel portion.

以下にアクティブマトリクス基板の作製例を示す。   An example of manufacturing an active matrix substrate is shown below.

まず、絶縁表面を有する基板４０１上に導電膜を形成し、パターニングを施すことにより走査線４０２を形成する。（図４（Ａ））この走査線４０２は後に形成される活性層を光から保護する遮光層としても機能する。ここでは基板４０１として石英基板を用い、走査線４０２としてポリシリコン膜（膜厚７５ｎｍ）とタングステンシリサイド（Ｗ−Ｓｉ）膜（膜厚１５０ｎｍ）の積層構造を用いる。また、ポリシリコン膜はタングステンシリサイドの耐熱性を向上させるために用いている。   First, a conductive film is formed over the substrate 401 having an insulating surface, and the scanning lines 402 are formed by patterning. (FIG. 4A) This scanning line 402 also functions as a light shielding layer for protecting an active layer formed later from light. Here, a quartz substrate is used as the substrate 401, and a stacked structure of a polysilicon film (film thickness: 75 nm) and a tungsten silicide (W-Si) film (film thickness: 150 nm) is used as the scanning line 402. The polysilicon film is used for improving the heat resistance of tungsten silicide.

次いで、走査線４０２を覆う絶縁膜４０３ａ、４０３ｂを膜厚１００〜１０００ｎｍ（代表的には３００〜６００ｎｍ）で形成する。（図４（Ｂ））ここではＣＶＤ法を用いた膜厚１００ｎｍの酸化シリコン膜とＬＰＣＶＤ法を用いた膜厚４８０ｎｍの酸化シリコン膜を積層させる。   Next, insulating films 403a and 403b that cover the scanning lines 402 are formed to a thickness of 100 to 1000 nm (typically 300 to 600 nm). Here, a silicon oxide film having a thickness of 100 nm using the CVD method and a silicon oxide film having a thickness of 480 nm using the LPCVD method are stacked.

また、絶縁膜４０３ｂを形成した後、絶縁膜表面を化学的及び機械的に研磨する処理（代表的にはＣＭＰ技術）等）により平坦化してもよい。例えば、絶縁膜表面の最大高さ（Ｒmax）が０．５μｍ以下、好ましくは０．３μｍ以下となるようにする。   Alternatively, after the insulating film 403b is formed, the surface of the insulating film may be planarized by a chemical and mechanical polishing process (typically, a CMP technique). For example, the maximum height (Rmax) of the insulating film surface is set to 0.5 μm or less, preferably 0.3 μm or less.

次に、非晶質半導体膜を膜厚１０〜１００ｎｍで形成する。ここでは膜厚５０ｎｍの非晶質シリコン膜を減圧熱ＣＶＤ法を用いて形成する。減圧熱ＣＶＤ法では基板の両面に成膜されるため、基板表面側にレジスト膜を形成した後、裏面側の非晶質シリコン膜をＳＦ6とＨｅの混合ガスを用いて除去する。裏面側の膜を除去した後は、レジスト膜を除去し、さらに酸化珪素膜を除去する。 Next, an amorphous semiconductor film is formed with a thickness of 10 to 100 nm. Here, an amorphous silicon film with a thickness of 50 nm is formed by using a low pressure thermal CVD method. Since the film is formed on both sides of the substrate in the low pressure thermal CVD method, after forming a resist film on the surface side of the substrate, the amorphous silicon film on the back side is removed using a mixed gas of SF 6 and He. After removing the film on the back side, the resist film is removed, and further the silicon oxide film is removed.

次に、この非晶質半導体膜を結晶化させる。本実施例では、非晶質シリコン膜に対して選択的にレーザー光（連続発振ＹＡＧレーザー、０．１ｍＷ／μm2、スキャン速度０．5ｍ／ｓｅｃ）を照射する。次に、結晶化を助長する金属元素を全面に添加し、加熱処理を行うことでＴＦＴ形成領域を一つの結晶の集合（ドメイン）のみの結晶質シリコン膜が得られる。ここではオゾンを含む溶液で非晶質シリコン膜の表面に酸化膜を形成した後、結晶化を助長する金属元素としてニッケルを用い、ニッケルを５ｐｐｍ含有する溶液を塗布する。 Next, this amorphous semiconductor film is crystallized. In this embodiment, the amorphous silicon film is selectively irradiated with laser light (continuous oscillation YAG laser, 0.1 mW / μm 2 , scan speed 0.5 m / sec). Next, a metal element for promoting crystallization is added to the entire surface, and heat treatment is performed to obtain a crystalline silicon film having only one crystal group (domain) as a TFT formation region. Here, after forming an oxide film on the surface of the amorphous silicon film with a solution containing ozone, nickel is used as a metal element for promoting crystallization, and a solution containing 5 ppm of nickel is applied.

次に、脱水素化のための熱処理（４５０℃、１時間）の後、結晶化のための熱処理（６００℃、１２時間）を行う。ＴＦＴ形成領域を一つの結晶の集合（ドメイン）のみの結晶質シリコン膜が得られる。   Next, after heat treatment for dehydrogenation (450 ° C., 1 hour), heat treatment for crystallization (600 ° C., 12 hours) is performed. A crystalline silicon film having only one crystal group (domain) as a TFT formation region can be obtained.

この後、ＴＦＴの活性層とする領域からＮｉをゲッタリングする工程を加えてもよい。その場合には、ＴＦＴの活性層とする領域をマスク（酸化シリコン膜）で覆い、結晶質シリコン膜の一部に燐（Ｐ）またはアルゴン（Ａｒ）を添加し、熱処理（窒素雰囲気下で６００℃、１２時間）を行えばよい。   Thereafter, a step of gettering Ni from a region to be an active layer of the TFT may be added. In that case, a region serving as an active layer of the TFT is covered with a mask (silicon oxide film), phosphorus (P) or argon (Ar) is added to part of the crystalline silicon film, and heat treatment (600 in a nitrogen atmosphere) is performed. C., 12 hours).

次に、パターニングを行い結晶構造を有するシリコン膜の不要な部分を除去して、半導体層４０４を形成する。（図４（Ｃ１））なお、半導体層４０４を形成した後の画素上面図を図４（Ｃ２）に示す。図４（Ｃ２）において、点線Ａ−Ａ’で切断した断面図が図４（Ｃ１）に相当する。   Next, patterning is performed to remove unnecessary portions of the silicon film having a crystal structure, so that a semiconductor layer 404 is formed. Note that FIG. 4C2 is a top view of the pixel after the semiconductor layer 404 is formed. In FIG. 4C2, a cross-sectional view taken along dotted line A-A ′ corresponds to FIG.

次に、ＬＰＣＶＤ法でゲート絶縁膜となる酸化シリコン膜４０５を３０nm成膜する。次に、保持容量を形成するため、マスク４０６を形成する。（図５（Ａ））   Next, a silicon oxide film 405 to be a gate insulating film is formed to 30 nm by LPCVD. Next, a mask 406 is formed to form a storage capacitor. (Fig. 5 (A))

次に、保持容量を形成する領域４０７の上の酸化シリコン膜４０５を除去する。保持容量とする領域４０７にリンをドーピングする。（図５（Ｂ））   Next, the silicon oxide film 405 over the region 407 where the storage capacitor is formed is removed. The region 407 serving as a storage capacitor is doped with phosphorus. (Fig. 5 (B))

次に、マスク４０６を除去し、ＬＰＣＶＤ法でゲート絶縁膜となる酸化シリコン膜を５０nm成膜する。最終的なゲート絶縁膜４０８ａの膜厚は８０ｎｍとなる。なお、保持容量とする領域上の絶縁膜は他の領域より薄い絶縁膜４０８ｂとなる。（図５（Ｃ１））ここでの画素上面図を図５（Ｃ２）に示す。図５（Ｃ２）において、点線Ｂ−Ｂ’で切断した断面図が図５（Ｃ１）に相当する。また、図５中の鎖線内で示した領域は、薄い絶縁膜４０８ｂが形成されている部分である。   Next, the mask 406 is removed, and a 50 nm thick silicon oxide film is formed as a gate insulating film by LPCVD. The final film thickness of the gate insulating film 408a is 80 nm. Note that the insulating film over the region serving as the storage capacitor is an insulating film 408b thinner than the other regions. (FIG. 5C1) A top view of the pixel here is shown in FIG. 5C2. In FIG. 5C2, a cross-sectional view taken along dotted line B-B ′ corresponds to FIG. In addition, a region indicated by a chain line in FIG. 5 is a portion where a thin insulating film 408b is formed.

次に、ＴＦＴのチャネル領域となる領域にｐ型またはｎ型の不純物元素を低濃度に添加するチャネルドープ工程を全面または選択的に行う。このチャネルドープ工程は、ＴＦＴしきい値電圧を制御するための工程である。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。もちろん、質量分離を行うイオンインプランテーション法を用いてもよい。 Next, a channel doping process for adding a p-type or n-type impurity element at a low concentration to a region to be a channel region of the TFT is performed entirely or selectively. This channel doping process is a process for controlling the TFT threshold voltage. Here, boron is added by an ion doping method in which diborane (B 2 H 6 ) is plasma-excited without mass separation. Of course, an ion implantation method that performs mass separation may be used.

次に、絶縁膜４０８ａ、及び絶縁膜４０８ａ、４０８ｂ上にマスク４０９を形成し、走査線４０２に達するコンタクトホールを形成する。（図６（Ａ））そして、コンタクトホールの形成後、マスクを除去する。   Next, a mask 409 is formed over the insulating film 408a and the insulating films 408a and 408b, and a contact hole reaching the scanning line 402 is formed. (FIG. 6A) Then, after the contact hole is formed, the mask is removed.

次に、導電膜を形成し、パターニングを行ってゲート電極４１０および容量配線４１１を形成する。（図６（Ｂ））ここでは、リンがドープされたシリコン膜（膜厚１５０ｎｍ）とタングステンシリサイド（膜厚１５０ｎｍ）との積層構造を用いる。なお、保持容量は、絶縁膜４０８ｂを誘電体とし、容量配線４１１と半導体層の一部４０６とで構成されている。   Next, a conductive film is formed and patterned to form the gate electrode 410 and the capacitor wiring 411. Here, a stacked structure of a silicon film doped with phosphorus (film thickness 150 nm) and tungsten silicide (film thickness 150 nm) is used. Note that the storage capacitor includes a capacitor wiring 411 and a part 406 of the semiconductor layer, with the insulating film 408b as a dielectric.

次に、ゲート電極４１０および容量配線４１１をマスクとして自己整合的にリンを低濃度に添加する。（図６（Ｃ１））ここでの画素上面図を図６（Ｃ２）に示す。図６（Ｃ２）において、点線Ｃ−Ｃ’で切断した断面図が図６（Ｃ１）に相当する。この低濃度に添加された領域のリンの濃度が、１×１０16〜５×１０18ａｔｏｍｓ／ｃｍ3、代表的には３×１０17〜３×１０18ａｔｏｍｓ／ｃｍ3となるように調整する。 Next, phosphorus is added at a low concentration in a self-aligning manner using the gate electrode 410 and the capacitor wiring 411 as a mask. (FIG. 6C1) A top view of the pixel here is shown in FIG. 6C2. In FIG. 6C2, a cross-sectional view taken along dotted line CC ′ corresponds to FIG. The concentration of phosphorus in this low concentration region is adjusted so as to be 1 × 10 16 to 5 × 10 18 atoms / cm 3 , typically 3 × 10 17 to 3 × 10 18 atoms / cm 3. To do.

次に、マスク４１２を形成してリンを高濃度に添加し、ソース領域またはドレイン領域となる高濃度不純物領域４１３を形成する。（図７（Ａ））この高濃度不純物領域のリンの濃度が１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3（代表的には２×１０20〜５×１０20ａｔｏｍｓ／ｃｍ3）となるように調整する。なお、半導体層４０４のうち、ゲート電極４１０と重なる領域はチャネル形成領域４１４となり、マスク４１２で覆われた領域は低濃度不純物領域４１５となりＬＤＤ領域として機能する。そして、不純物元素の添加後、マスク４１２を除去する。 Next, a mask 412 is formed, phosphorus is added at a high concentration, and a high concentration impurity region 413 to be a source region or a drain region is formed. (FIG. 7A) The phosphorus concentration in this high concentration impurity region is 1 × 10 20 to 1 × 10 21 atoms / cm 3 (typically 2 × 10 20 to 5 × 10 20 atoms / cm 3 ). Adjust so that Note that in the semiconductor layer 404, a region overlapping with the gate electrode 410 becomes a channel formation region 414, and a region covered with the mask 412 becomes a low-concentration impurity region 415 and functions as an LDD region. Then, after the impurity element is added, the mask 412 is removed.

次に、ここでは図示しないが、画素と同一基板上に形成される駆動回路に用いるｐチャネル型ＴＦＴを形成するために、マスクでｎチャネル型ＴＦＴとなる領域を覆い、ボロンを添加してソース領域またはドレイン領域を形成する。   Next, although not shown here, in order to form a p-channel TFT used for a driver circuit formed over the same substrate as the pixel, a region that becomes an n-channel TFT is covered with a mask, and boron is added to form a source. A region or a drain region is formed.

次に、マスク４１２を除去した後、ゲート電極４１０および容量配線４１１を覆うパッシベーション膜４１６を形成する。このパッシベーション膜は、ゲート電極の酸化を防ぐとともに、後の平坦化の工程でエッチングストッパーとして機能する。ここでは、酸化シリコン膜を７０ｎｍの膜厚で形成する。次に、半導体層にそれぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するための熱処理工程を行う。ここでは９５０℃、３０分の加熱処理を行う。   Next, after the mask 412 is removed, a passivation film 416 that covers the gate electrode 410 and the capacitor wiring 411 is formed. This passivation film prevents oxidation of the gate electrode and functions as an etching stopper in the subsequent planarization process. Here, a silicon oxide film is formed with a thickness of 70 nm. Next, a heat treatment step for activating the n-type or p-type impurity element added to the semiconductor layer at each concentration is performed. Here, heat treatment is performed at 950 ° C. for 30 minutes.

次に、有機樹脂材料またはシリコン材料からなる層間絶縁膜４１７を形成する。ここでは膜厚１μｍの酸化窒化珪素膜を用い、エッチバックを行って平坦化を行う。次に、半導体層に達するコンタクトホールを形成した後、電極４１８及びソース配線４１９を形成する。本実施例では電極４１８及びソース配線４１９を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造の積層膜とする。（図７（Ｂ１））なお、図７（Ｂ２）において点線Ｄ−Ｄ’で切断した断面図が図７（Ｂ１）に相当する。   Next, an interlayer insulating film 417 made of an organic resin material or a silicon material is formed. Here, a silicon oxynitride film having a thickness of 1 μm is used, and planarization is performed by etch back. Next, after a contact hole reaching the semiconductor layer is formed, an electrode 418 and a source wiring 419 are formed. In this embodiment, the electrode 418 and the source wiring 419 are a laminated film having a three-layer structure in which a Ti film is formed with a thickness of 100 nm, an aluminum film containing Ti is formed with a thickness of 300 nm, and a Ti film is formed with a thickness of 150 nm. Note that a cross-sectional view taken along dotted line D-D ′ in FIG. 7B2 corresponds to FIG. 7B1.

次に、水素化処理をおこなった後、酸化窒化珪素膜（膜厚５００ｎｍ）とＢＣＢ（膜厚１μｍ）と（膜厚３００ｎｍ）との積層からなる層間絶縁膜４２０を形成する。（図８（Ａ１））次いで、層間絶縁膜４２０上に遮光性を有する導電膜（膜厚１００ｎｍ）を成膜し、パターニングを行って遮光層４２１を形成する。
次に、膜厚１５０ｎｍの酸化窒化珪素膜からなる層間絶縁膜４２２を形成する。
次に、電極４１８に達するコンタクトホール形成する。次に、１００ｎｍの透明導電膜（ここでは酸化インジウム・スズ（ＩＴＯ）膜）を形成した後、パターニングして画素電極４２３、４２４を形成する。図８（Ａ２）において、点線Ｅ−Ｅ’で切断した断面図が図８（Ａ１）に相当する。 Next, after performing a hydrogenation process, an interlayer insulating film 420 formed of a stack of a silicon oxynitride film (film thickness 500 nm), BCB (film thickness 1 μm), and film thickness 300 nm is formed. (FIG. 8A1) Next, a light-shielding conductive film (thickness: 100 nm) is formed over the interlayer insulating film 420 and patterned to form the light-shielding layer 421.
Next, an interlayer insulating film 422 made of a silicon oxynitride film with a thickness of 150 nm is formed.
Next, a contact hole reaching the electrode 418 is formed. Next, after forming a 100 nm transparent conductive film (here, indium tin oxide (ITO) film), patterning is performed to form pixel electrodes 423 and 424. In FIG. 8A2, a cross-sectional view taken along dotted line EE ′ corresponds to FIG.

こうして画素部には、表示領域（画素サイズ２６μｍ×２６μｍ）の面積（開口率７６．５％）を確保しつつ、ｎチャネル型ＴＦＴでなる画素ＴＦＴが形成され、十分な保持容量（５１．５ｆＦ）を得ることができる。   Thus, in the pixel portion, a pixel TFT composed of an n-channel TFT is formed while ensuring an area (aperture ratio 76.5%) of a display region (pixel size 26 μm × 26 μm), and a sufficient storage capacitor (51.5 fF) ) Can be obtained.

なお、本実施例は一例であって本実施例の工程に限定されないことはいうまでもない。例えば、各導電膜としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素、または前記元素を組み合わせた合金膜（代表的には、Ｍｏ―Ｗ合金、Ｍｏ―Ｔａ合金）を用いることができる。また、各絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸化窒化シリコン膜や有機樹脂材料（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等）膜を用いることができる。   Needless to say, the present embodiment is an example and is not limited to the steps of the present embodiment. For example, as each conductive film, an element selected from tantalum (Ta), titanium (Ti), molybdenum (Mo), tungsten (W), chromium (Cr), silicon (Si), or an alloy in which the elements are combined A film (typically, a Mo—W alloy or a Mo—Ta alloy) can be used. As each insulating film, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or an organic resin material (polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like) film can be used.

また、本実施例では、画素電極に透明導電膜を用いて透過型表示装置用のアクティブマトリクス基板を作製する例を示したが、画素電極に反射性を有する材料膜を用いて反射型表示装置用のアクティブマトリクス基板を作製してもよい。   Further, in this embodiment, an example of manufacturing an active matrix substrate for a transmissive display device using a transparent conductive film for a pixel electrode has been shown. However, a reflective display device using a reflective material film for a pixel electrode. An active matrix substrate may be manufactured.

実施例３では、トップゲート型ＴＦＴを例に説明したが、本発明は図９に示すボトムゲート型ＴＦＴにも適用することができる。   In the third embodiment, the top gate type TFT has been described as an example. However, the present invention can also be applied to the bottom gate type TFT shown in FIG.

図９（Ａ）は、画素部の画素の一つを拡大した上面図であり、図９（Ａ）において、点線Ａ−Ａ'で切断した部分が、図９（Ｂ）の画素部の断面構造に相当する。   FIG. 9A is an enlarged top view of one of the pixels in the pixel portion. In FIG. 9A, a portion cut along a dotted line AA ′ is a cross section of the pixel portion in FIG. 9B. Corresponds to the structure.

図９に示す画素部において、画素ＴＦＴ部はＮチャネル型ＴＦＴで形成されている。基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂが設けられている。また、第２絶縁膜上には、活性層としてソース領域またはドレイン領域５４〜５６と、チャネル形成領域５７、５８と、前記ソース領域またはドレイン領域とチャネル形成領域の間にＬＤＤ領域５９、６０が形成される。また、チャネル形成領域５７、５８は絶縁層６１、６２で保護される。絶縁層６１、６２及び活性層を覆う第１の層間絶縁膜６３にコンタクトホールを形成した後、ソース領域５４に接続する配線６４が形成され、ドレイン領域５６に配線６５が接続され、さらにその上にパッシベーション膜６６が形成される。そして、その上に第２の層間絶縁膜６７が形成される。さらに、その上に第３の層間絶縁膜６８が形成され、ＩＴＯ、ＳｎＯ2等の透明導電膜からなる画素電極６９が配線６５と接続される。また、７０は画素電極６９と隣接する画素電極である。 In the pixel portion shown in FIG. 9, the pixel TFT portion is formed of an N-channel TFT. A gate electrode 52 is formed on a substrate 51, and a first insulating film 53a made of silicon nitride and a second insulating film 53b made of silicon oxide are provided thereon. On the second insulating film, source or drain regions 54 to 56 as active layers, channel forming regions 57 and 58, and LDD regions 59 and 60 are provided between the source or drain region and the channel forming region. It is formed. The channel formation regions 57 and 58 are protected by insulating layers 61 and 62. After a contact hole is formed in the first interlayer insulating film 63 covering the insulating layers 61 and 62 and the active layer, a wiring 64 connected to the source region 54 is formed, a wiring 65 is connected to the drain region 56, and further thereon Then, a passivation film 66 is formed. Then, a second interlayer insulating film 67 is formed thereon. Further, a third interlayer insulating film 68 is formed thereon, and a pixel electrode 69 made of a transparent conductive film such as ITO or SnO 2 is connected to the wiring 65. Reference numeral 70 denotes a pixel electrode adjacent to the pixel electrode 69.

本実施例では、活性層を上記実施の形態に従って形成する。まず、基板上５１にゲート電極５２が形成され、その上に窒化珪素からなる第１絶縁膜５３ａ、酸化珪素からなる第２絶縁膜５３ｂを順次形成した後、非晶質シリコン膜を形成する。次に非晶質シリコン膜に対して選択的にレーザー光（ＣＷ ＹＡＧレーザー、0.1ｍＷ〜１．０ｍＷ、スキャン速度０．5m／ｓｅｃ．）を照射する。次に、結晶化を助長する金属元素を全面に添加し、加熱処理を行うことでＴＦＴ形成領域を一つの結晶の集合（ドメイン）のみの結晶質シリコン膜が得られる。次に、ゲッタリングによりニッケルを除去または低減した後、パターニングを行って活性層を形成する。   In this example, the active layer is formed according to the above embodiment. First, a gate electrode 52 is formed on a substrate 51, a first insulating film 53a made of silicon nitride and a second insulating film 53b made of silicon oxide are sequentially formed thereon, and then an amorphous silicon film is formed. Next, the amorphous silicon film is selectively irradiated with laser light (CW YAG laser, 0.1 mW to 1.0 mW, scan speed 0.5 m / sec.). Next, a metal element for promoting crystallization is added to the entire surface, and heat treatment is performed to obtain a crystalline silicon film having only one crystal group (domain) as a TFT formation region. Next, after removing or reducing nickel by gettering, patterning is performed to form an active layer.

本実施例では一例としてチャネルストップ型のボトムゲート型のＴＦＴの例を示したが特に限定されない。   In this embodiment, an example of a channel stop type bottom gate type TFT is shown as an example, but it is not particularly limited.

なお、本実施例では、画素部の画素ＴＦＴのゲート配線をダブルゲート構造としているが、オフ電流のバラツキを低減するために、トリプルゲート構造等のマルチゲート構造としても構わない。また、開口率を向上させるためにシングルゲート構造としてもよい。   In this embodiment, the gate wiring of the pixel TFT in the pixel portion has a double gate structure. However, a multi-gate structure such as a triple gate structure may be used in order to reduce variation in off current. Further, a single gate structure may be used in order to improve the aperture ratio.

また、画素部の容量部は、第１絶縁膜及び第２絶縁膜を誘電体として、容量配線７１と、ドレイン領域５６とで形成されている。   Further, the capacitor portion of the pixel portion is formed by the capacitor wiring 71 and the drain region 56 using the first insulating film and the second insulating film as a dielectric.

なお、図９で示した画素部はあくまで一例に過ぎず、特に上記構成に限定されないことはいうまでもない。   Note that the pixel portion illustrated in FIG. 9 is merely an example, and it is needless to say that the pixel portion is not particularly limited to the above configuration.

本実施例では、実施例３のアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図１０を用いる。   In this example, a process of manufacturing an active matrix liquid crystal display device from the active matrix substrate of Example 3 will be described below. FIG. 10 is used for the description.

まず、上記実施例３に従い、図８の状態のアクティブマトリクス基板を得た後、図８のアクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成する。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。   First, after obtaining the active matrix substrate in the state of FIG. 8 according to the third embodiment, an alignment film is formed on the active matrix substrate of FIG. 8 and a rubbing process is performed. In this embodiment, before the alignment film is formed, a columnar spacer for maintaining the substrate interval is formed at a desired position by patterning an organic resin film such as an acrylic resin film. Further, instead of the columnar spacers, spherical spacers may be scattered over the entire surface of the substrate.

次に、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設ける。このカラーフィルタと遮光層とを覆う平坦化膜を設ける。次に、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施する。   Next, a counter substrate is prepared. The counter substrate is provided with a color filter in which a colored layer and a light shielding layer are arranged corresponding to each pixel. Further, a light shielding layer is also provided in the drive circuit portion. A planarizing film is provided to cover the color filter and the light shielding layer. Next, a counter electrode made of a transparent conductive film is formed on the planarizing film in the pixel portion, an alignment film is formed on the entire surface of the counter substrate, and a rubbing process is performed.

そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにしてアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設ける。そして、公知の技術を用いてＦＰＣを貼りつける。   Then, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are bonded together with a sealant. A filler is mixed in the sealing material, and two substrates are bonded to each other with a uniform interval by the filler and the columnar spacer. Thereafter, a liquid crystal material is injected between both substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used as the liquid crystal material. In this way, an active matrix liquid crystal display device is completed. If necessary, the active matrix substrate or the counter substrate is divided into a desired shape. Furthermore, a polarizing plate or the like is appropriately provided using a known technique. Then, the FPC is pasted using a known technique.

こうして得られる液晶モジュールの構成を図１０の上面図を用いて説明する。   The structure of the liquid crystal module thus obtained will be described with reference to the top view of FIG.

アクティブマトリクス基板８０１の中央には、画素部８０４が配置されている。画素部８０４の上側には、ソース信号線を駆動するためのソース信号線駆動回路８０２が配置されている。画素部８０４の左右には、ゲート信号線を駆動するためのゲート信号線駆動回路８０３が配置されている。本実施例に示した例では、ゲート信号線駆動回路８０３は画素部に対して左右対称配置としているが、これは片側のみの配置でも良く、液晶モジュールの基板サイズ等を考慮して、設計者が適宜選択すれば良い。ただし、回路の動作信頼性や駆動効率等を考えると、図１７に示した左右対称配置が望ましい。   A pixel portion 804 is disposed at the center of the active matrix substrate 801. A source signal line driver circuit 802 for driving the source signal line is disposed above the pixel portion 804. On the left and right sides of the pixel portion 804, gate signal line driving circuits 803 for driving the gate signal lines are arranged. In the example shown in this embodiment, the gate signal line driver circuit 803 is symmetrically arranged with respect to the pixel portion, but this may be arranged only on one side, and the designer may consider the substrate size of the liquid crystal module and the like. May be appropriately selected. However, considering the operation reliability and drive efficiency of the circuit, the symmetrical arrangement shown in FIG. 17 is desirable.

各駆動回路への信号の入力は、フレキシブルプリント基板（Flexible Print Circuit：ＦＰＣ）８０５から行われる。ＦＰＣ８０５は、基板８０１の所定の場所まで配置された配線に達するように、層間絶縁膜および樹脂膜にコンタクトホールを開口し、接続電極８０９を形成した後、異方性導電膜等を介して圧着される。本実施例においては、接続電極はＩＴＯを用いて形成する。   Input of signals to each drive circuit is performed from a flexible printed circuit (FPC) 805. The FPC 805 opens contact holes in the interlayer insulating film and the resin film so as to reach the wiring arranged up to a predetermined place on the substrate 801, forms a connection electrode 809, and then performs pressure bonding via an anisotropic conductive film or the like. Is done. In this embodiment, the connection electrode is formed using ITO.

駆動回路、画素部の周辺には、基板外周に沿ってシール剤８０７が塗布され、あらかじめアクティブマトリクス基板上に形成されたスペーサ８１０によって一定のギャップ（基板８０１と対向基板８０６との間隔）を保った状態で、対向基板８０６が貼り付けられる。その後、シール剤８０７が塗布されていない部分より液晶素子が注入され、封止剤８０８によって密閉される。以上の工程により、液晶モジュールが完成する。   A sealant 807 is applied around the periphery of the driving circuit and the pixel portion along the outer periphery of the substrate, and a predetermined gap (a space between the substrate 801 and the counter substrate 806) is maintained by a spacer 810 formed in advance on the active matrix substrate. In this state, the counter substrate 806 is attached. Thereafter, a liquid crystal element is injected from a portion where the sealant 807 is not applied and sealed with the sealant 808. The liquid crystal module is completed through the above steps.

また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。   Although an example in which all the drive circuits are formed on the substrate is shown here, several ICs may be used as part of the drive circuit.

また、本実施例は実施例３に代えて実施例４で得られたアクティブマトリクス基板に適用することもできる。   In addition, this embodiment can be applied to the active matrix substrate obtained in the fourth embodiment instead of the third embodiment.

本実施例では、ＥＬ（Electro Luminescence）素子を備えた発光表示装置を作製する例を以下に示す。   In this example, an example of manufacturing a light-emitting display device including an EL (Electro Luminescence) element is described below.

絶縁表面を有する基板（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部、ソース側駆動回路、及びゲート側駆動回路を形成する。これらの画素部や駆動回路は、上記実施例１または実施例２に従えば得ることができる。また、画素部および駆動回路部はシール材で覆われ、そのシール材は保護膜で覆われている。さらに、接着材を用いてカバー材で封止されている。熱や外力などによる変形に耐えるためカバー材は基板と同じ材質のもの、例えばガラス基板を用いることが望ましく、サンドブラスト法などにより凹部形状（深さ３〜１０μｍ）に加工する。さらに加工して乾燥剤が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、多面取りでＥＬモジュールを製造する場合、基板とカバー材とを貼り合わせた後、ＣＯ2レーザー等を用いて端面が一致するように分断してもよい。 A pixel portion, a source side driver circuit, and a gate side driver circuit are formed over a substrate having an insulating surface (eg, a glass substrate, a crystallized glass substrate, or a plastic substrate). These pixel portions and driving circuits can be obtained according to the first embodiment or the second embodiment. Further, the pixel portion and the drive circuit portion are covered with a sealing material, and the sealing material is covered with a protective film. Furthermore, it is sealed with a cover material using an adhesive. In order to withstand deformation due to heat, external force, etc., the cover material is preferably the same material as the substrate, for example, a glass substrate, and is processed into a concave shape (depth of 3 to 10 μm) by sandblasting or the like. Further, it is desirable to form a recess (depth: 50 to 200 μm) where the desiccant can be placed by processing. In addition, when an EL module is manufactured by multi-chamfering, the substrate and the cover material may be bonded together, and then divided using a CO 2 laser or the like so that the end faces coincide.

次に、断面構造について以下に説明する。基板上に絶縁膜が設けられ、絶縁膜の上方には画素部、ゲート側駆動回路が形成されており、画素部は電流制御用ＴＦＴとそのドレインに電気的に接続された画素電極を含む複数の画素により形成される。また、ゲート側駆動回路はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを組み合わせたＣＭＯＳ回路を用いて形成される。これらのＴＦＴは、上記実施例１または実施例２に従って作製すればよい。   Next, the cross-sectional structure will be described below. An insulating film is provided on the substrate, and a pixel portion and a gate side driving circuit are formed above the insulating film. The pixel portion includes a plurality of pixel electrodes electrically connected to the current control TFT and its drain. Formed by the pixels. The gate side driving circuit is formed using a CMOS circuit in which an n-channel TFT and a p-channel TFT are combined. These TFTs may be manufactured according to Example 1 or Example 2 described above.

画素電極はＥＬ素子の陽極として機能する。また、画素電極の両端にはバンクが形成され、画素電極上にはＥＬ層およびＥＬ素子の陰極が形成される。   The pixel electrode functions as an anode of the EL element. Further, banks are formed at both ends of the pixel electrode, and an EL layer and a cathode of the EL element are formed on the pixel electrode.

ＥＬ層としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。
また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。 As the EL layer, an EL layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light-emitting layer, a charge transport layer, or a charge injection layer. For example, a low molecular organic EL material or a high molecular organic EL material may be used.
In addition, a thin film made of a light emitting material (singlet compound) that emits light (fluorescence) by singlet excitation or a thin film made of a light emitting material (phosphorescence) that emits light (phosphorescence) by triplet excitation can be used as the EL layer. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. As these organic EL materials and inorganic materials, known materials can be used.

陰極は全画素に共通の配線としても機能し、接続配線を経由してＦＰＣに電気的に接続されている。さらに、画素部及びゲート側駆動回路に含まれる素子は全て陰極、シール材及び保護膜で覆われている。   The cathode also functions as a wiring common to all pixels, and is electrically connected to the FPC via a connection wiring. Further, all elements included in the pixel portion and the gate side driving circuit are covered with a cathode, a sealing material, and a protective film.

なお、シール材としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材はできるだけ水分や酸素を透過しない材料であることが望ましい。   In addition, as a sealing material, it is preferable to use a material that is as transparent or translucent to visible light as possible. The sealing material is desirably a material that does not transmit moisture and oxygen as much as possible.

また、シール材を用いて発光素子を完全に覆った後、すくなくともＤＬＣ膜等からなる保護膜をシール材の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置でマスキングテープとして用いるテフロン（登録商標）等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。   In addition, after completely covering the light emitting element with the sealing material, it is preferable to provide a protective film made of at least a DLC film or the like on the surface (exposed surface) of the sealing material. Further, a protective film may be provided on the entire surface including the back surface of the substrate. Here, it is necessary to pay attention so that a protective film is not formed on the portion where the external input terminal (FPC) is provided. The protective film may be prevented from being formed using a mask, or the protective film may not be formed by covering the external input terminal portion with a tape such as Teflon (registered trademark) used as a masking tape in a CVD apparatus. Also good.

以上のような構造でＥＬ素子をシール材及び保護膜で封入することにより、ＥＬ素子を外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置を得ることができる。   By sealing the EL element with a sealing material and a protective film with the above structure, the EL element can be completely shut off from the outside, and a substance that promotes deterioration due to oxidation of the EL layer such as moisture and oxygen from the outside Intrusion can be prevented. Therefore, a highly reliable light-emitting device can be obtained.

また、画素電極を陰極とし、ＥＬ層と陽極を積層して上記構成とは逆方向に発光する構成としてもよい。   Alternatively, the pixel electrode may be a cathode, and an EL layer and an anode may be stacked to emit light in a direction opposite to the above structure.

本発明を実施して形成されたＴＦＴは様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）に用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。   TFTs formed by implementing the present invention can be used in various modules (active matrix liquid crystal modules, active matrix EL modules, active matrix EC modules). That is, the present invention can be implemented in all electronic devices in which they are incorporated in the display portion.

その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１〜図１２に示す。   Such electronic devices include video cameras, digital cameras, head mounted displays (goggles type displays), car navigation systems, projectors, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.), etc. Can be mentioned. Examples of these are shown in FIGS.

図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を表示部２００３に適用することができる。   FIG. 11A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a keyboard 2004, and the like. The present invention can be applied to the display portion 2003.

図１１（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２に適用することができる。   FIG. 11B shows a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106, and the like. The present invention can be applied to the display portion 2102.

図１１（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５に適用できる。   FIG. 11C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, a display unit 2205, and the like. The present invention can be applied to the display portion 2205.

図１１（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。本発明は表示部２３０２に適用することができる。   FIG. 11D shows a goggle type display, which includes a main body 2301, a display portion 2302, an arm portion 2303, and the like. The present invention can be applied to the display portion 2302.

図１１（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
本発明は表示部２４０２に適用することができる。 FIG. 11E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display portion 2402, a speaker portion 2403, a recording medium 2404, an operation switch 2405, and the like. This player uses a DVD (Digital Versatile Disc), CD, or the like as a recording medium, and can perform music appreciation, movie appreciation, games, and the Internet.
The present invention can be applied to the display portion 2402.

図１１（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本発明を表示部２５０２に適用することができる。   FIG. 11F illustrates a digital camera, which includes a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown), and the like. The present invention can be applied to the display portion 2502.

図１２（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。本発明は投射装置２６０１の一部を構成する液晶モジュール２８０８に適用することができる。   FIG. 12A illustrates a front projector, which includes a projection device 2601, a screen 2602, and the like. The present invention can be applied to a liquid crystal module 2808 that constitutes a part of the projection device 2601.

図１２（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する液晶モジュール２８０８に適用することができる。   FIG. 12B illustrates a rear projector, which includes a main body 2701, a projection device 2702, a mirror 2703, a screen 2704, and the like. The present invention can be applied to the liquid crystal module 2808 that constitutes a part of the projection device 2702.

なお、図１２（Ｃ）は、図１２（Ａ）及び図１２（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶モジュール２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１２（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。   FIG. 12C is a diagram showing an example of the structure of the projection devices 2601 and 2702 in FIGS. 12A and 12B. The projection devices 2601 and 2702 include a light source optical system 2801, mirrors 2802 and 2804 to 2806, a dichroic mirror 2803, a prism 2807, a liquid crystal module 2808, a retardation plate 2809, and a projection optical system 2810. Projection optical system 2810 includes an optical system including a projection lens. Although the present embodiment shows a three-plate type example, it is not particularly limited, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the optical path indicated by an arrow in FIG. Good.

また、図１２（Ｄ）は、図１２（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１２（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。   FIG. 12D illustrates an example of the structure of the light source optical system 2801 in FIG. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815, and a condenser lens 2816. Note that the light source optical system illustrated in FIG. 12D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the light source optical system.

ただし、図１２に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びＥＬモジュールでの適用例は図示していない。   However, the projector shown in FIG. 12 shows a case where a transmissive electro-optical device is used, and an application example in a reflective electro-optical device and an EL module is not shown.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施の形態、または実施例１乃至６のうち、いずれか一とどのような組み合わせからなる構成を用いても実現することができる。   As described above, the applicable range of the present invention is so wide that the present invention can be applied to methods for manufacturing electronic devices in various fields. Further, the electronic device of this example can be realized by using any one of the embodiments or any combination of Examples 1 to 6 and any combination.

実施例１で示す本発明の半導体装置の作製工程を示す図。4A to 4D illustrate a manufacturing process of a semiconductor device of the present invention described in Embodiment 1. 実施例２で示す本発明の半導体装置の作製工程を示す図。9A and 9B illustrate a manufacturing process of a semiconductor device of the present invention described in Embodiment 2. FIGS. 本発明の半導体装置の作製工程においてレーザー照射領域を説明する図。4A and 4B illustrate a laser irradiation region in a manufacturing process of a semiconductor device of the present invention. 実施例３で示すアクティブマトリクス型表示装置の作製工程を示す図。8A and 8B illustrate a manufacturing process of an active matrix display device shown in Embodiment 3. 実施例３で示すアクティブマトリクス型表示装置の作製工程を示す図。8A and 8B illustrate a manufacturing process of an active matrix display device shown in Embodiment 3. 実施例３で示すアクティブマトリクス型表示装置の作製工程を示す図。8A and 8B illustrate a manufacturing process of an active matrix display device shown in Embodiment 3. 実施例３で示すアクティブマトリクス型表示装置の作製工程を示す図。8A and 8B illustrate a manufacturing process of an active matrix display device shown in Embodiment 3. 実施例３で示すアクティブマトリクス型表示装置の作製工程を示す図。8A and 8B illustrate a manufacturing process of an active matrix display device shown in Embodiment 3. 実施例４で示すアクティブマトリクス型表示装置の作製工程を示す図。10A and 10B illustrate a manufacturing process of an active matrix display device shown in Example 4; 実施例５で示す液晶モジュールを示す図。FIG. 10 shows a liquid crystal module shown in Embodiment 5. 実施例７で示す電子機器を示す図。FIG. 10 shows an electronic device shown in Embodiment 7. 実施例７で示す電子機器を示す図。FIG. 10 shows an electronic device shown in Embodiment 7.

Claims (7)

非晶質半導体膜を形成し、
前記非晶質半導体膜に選択的にレーザー光を照射して非晶質半導体膜全体を囲むように第１の結晶化領域を形成し、
前記第１の結晶化領域及び前記非晶質半導体膜に結晶化を助長する金属元素を添加し、
前記第１の結晶化領域及び前記非晶質半導体膜を加熱し、前記非晶質半導体膜を結晶化して第２の結晶化領域を形成し、
前記第２の結晶化領域に薄膜トランジスタのチャネル形成領域が設けられるように、前記第２の結晶化領域を島状の半導体層にすることを特徴とする半導体装置の作製方法。 Forming an amorphous semiconductor film;
Forming a first crystallized region so as to surround the entire amorphous semiconductor film by selectively irradiating the amorphous semiconductor film with laser light;
Adding a metal element that promotes crystallization to the first crystallization region and the amorphous semiconductor film;
Heating the first crystallized region and the amorphous semiconductor film to crystallize the amorphous semiconductor film to form a second crystallized region;
A method for manufacturing a semiconductor device, wherein the second crystallization region is formed into an island-shaped semiconductor layer so that a channel formation region of a thin film transistor is provided in the second crystallization region. 非晶質半導体膜を形成し、
前記非晶質半導体膜に選択的にレーザー光を照射して非晶質半導体膜の周囲を全て第１の結晶化領域にし、
前記第１の結晶化領域及び前記非晶質半導体膜に結晶化を助長する金属元素を添加し、
前記第１の結晶化領域及び前記非晶質半導体膜を加熱し、前記非晶質半導体膜を結晶化して第２の結晶化領域を形成し、
前記第２の結晶化領域に薄膜トランジスタのチャネル形成領域が設けられるように、前記第２の結晶化領域を島状の半導体層にすることを特徴とする半導体装置の作製方法。 Forming an amorphous semiconductor film;
The amorphous semiconductor film is selectively irradiated with a laser beam to make the entire periphery of the amorphous semiconductor film a first crystallized region,
Adding a metal element that promotes crystallization to the first crystallization region and the amorphous semiconductor film;
Heating the first crystallized region and the amorphous semiconductor film to crystallize the amorphous semiconductor film to form a second crystallized region;
A method for manufacturing a semiconductor device, wherein the second crystallization region is formed into an island-shaped semiconductor layer so that a channel formation region of a thin film transistor is provided in the second crystallization region. 請求項１または２において、前記第２の結晶化領域を形成した後、前記第１の結晶化領域及び前記第２の結晶化領域の一部にリンまたは希ガスを添加し、
前記第１の結晶化領域及び前記第２の結晶化領域を加熱し、前記リンまたは希ガスを添加した領域に前記金属元素をゲッタリングすることをし、
前記第２の結晶化領域に薄膜トランジスタのチャネル形成領域が設けられるように、前記第２の結晶化領域を島状の半導体層にすることを特徴とする半導体装置の作製方法。 In Claim 1 or 2, after forming the second crystallization region, phosphorus or a rare gas is added to a part of the first crystallization region and the second crystallization region,
Heating the first crystallization region and the second crystallization region, and gettering the metal element in the region to which the phosphorus or rare gas is added,
A method for manufacturing a semiconductor device, wherein the second crystallization region is formed into an island-shaped semiconductor layer so that a channel formation region of a thin film transistor is provided in the second crystallization region. 請求項３において、前記第１の結晶化領域のみに前記リンまたは希ガスを添加し、前記金属元素をゲッタリングすることを特徴とする半導体装置の作製方法。   4. The method for manufacturing a semiconductor device according to claim 3, wherein the phosphorus or rare gas is added only to the first crystallized region to getter the metal element. 請求項１乃至３のいずれか一において、前記第２の結晶化領域に薄膜トランジスタのチャネル形成領域及びＬＤＤ領域が設けられるように、前記第２の結晶化領域を島状の半導体層にすることを特徴とする半導体装置の作製方法。   4. The method according to claim 1, wherein the second crystallized region is an island-shaped semiconductor layer so that a channel formation region and an LDD region of a thin film transistor are provided in the second crystallized region. A method for manufacturing a semiconductor device. 請求項１乃至５のいずれか一において、前記レーザー光はエキシマレーザー発振装置、ＹＡＧレーザー発振装置、またはＹＶＯ４レーザー発振装置を光源とすることを特徴とする半導体装置の作製方法。   6. The method for manufacturing a semiconductor device according to claim 1, wherein the laser light uses an excimer laser oscillation device, a YAG laser oscillation device, or a YVO4 laser oscillation device as a light source. 請求項１乃至６のいずれか一において、前記金属元素としてはＦｅ、Ｎｉ、Ｃｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種が用いられることを特徴とする半導体装置の作製方法。   7. The metal element according to claim 1, wherein the metal element is one or more selected from Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu, and Au. A method for manufacturing a semiconductor device.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59195871A (en) * 1983-04-20 1984-11-07 Mitsubishi Electric Corp Manufacture of metal oxide semiconductor field-effect transistor
JPS6457615A (en) * 1987-08-28 1989-03-03 Nippon Telegraph & Telephone Manufacture of thin film type semiconductor device
JPH06216044A (en) * 1993-01-20 1994-08-05 Nec Corp Manufacture of semiconductor thin film
JPH10270363A (en) * 1997-03-27 1998-10-09 Semiconductor Energy Lab Co Ltd Manufacture of semiconductor devices
JP2000277746A (en) * 2000-01-01 2000-10-06 Semiconductor Energy Lab Co Ltd Manufacture of semiconductor circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59195871A (en) * 1983-04-20 1984-11-07 Mitsubishi Electric Corp Manufacture of metal oxide semiconductor field-effect transistor
JPS6457615A (en) * 1987-08-28 1989-03-03 Nippon Telegraph & Telephone Manufacture of thin film type semiconductor device
JPH06216044A (en) * 1993-01-20 1994-08-05 Nec Corp Manufacture of semiconductor thin film
JPH10270363A (en) * 1997-03-27 1998-10-09 Semiconductor Energy Lab Co Ltd Manufacture of semiconductor devices
JP2000277746A (en) * 2000-01-01 2000-10-06 Semiconductor Energy Lab Co Ltd Manufacture of semiconductor circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543757A (en) * 2012-02-16 2012-07-04 张家港意发功率半导体有限公司 Low-temperature process for improving performance of channel field effect tube

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