JP2008211185A - 記憶素子及び半導体装置 - Google Patents

Abstract

【課題】歩留まりが高く、簡便かつ安価に記憶素子を提供する。
【解決手段】記憶素子を少なくとも第１の導電層１１０と、第２の導電層１１２と、第１の導電層１１０と第２の導電層１１２に挟持されたメモリ層１１１とを有する構成とする。メモリ層１１１は、有機薄膜１１３で被覆された導電性材料よりなるナノ粒子１１４から構成されており、液滴吐出法を用いて形成する。具体的には、有機薄膜で被覆された導電性材料よりなるナノ粒子１１４が溶媒に分散された組成物を液滴として吐出（噴出）し、乾燥することで該溶媒を気化させ、メモリ層１１１を形成する。記憶素子への書き込みは、電圧の印加により導電性材料よりなるナノ粒子１１４の融着により形成される導電部を介して第１の導電層１１０と第２の導電層１１２とが電気的に接続させることにより行う。
【選択図】図１

Description

本発明は、記憶素子及び当該記憶素子を有する半導体装置に関する。

近年、絶縁表面上に複数の回路が集積され、様々な機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、アンテナで受信した電波を電気エネルギーに変換して動作するデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）とも呼ぶ）と呼ばれ、既に一部の市場に導入されている。

現在実用化されているこれらの半導体装置の多くは、シリコン等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも呼ばれる）とアンテナとを有する。そして、当該ＩＣチップは記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。しかし、シリコン基板は高価であるにもかかわらず、これら半導体装置は低コストで作製することが要求されている。これは無線チップのような小型半導体装置が半ば使い捨て商品としての需要が期待されているからである。そこで、近年、制御回路や記憶回路等に有機化合物を用いた有機薄膜トランジスタ（以下、「有機ＴＦＴ」ともいう。）や有機メモリ等の開発が盛んに行われている（例えば特許文献１参照）。
特開２００２−２６２７７号公報

有機メモリの記憶部分としてはたらく記憶素子は、一対の電極間に有機化合物層を設けることで形成され、そのデータの書き込みには電圧の印加による電気的特性、例えば抵抗値などの変化を利用する。このような有機化合物層は蒸着法を用いて形成されることが多い。

蒸着法を用いて形成した場合、気化した有機化合物のうちの一部しか使用しないため材料の利用効率が悪い。そのうえ、使用されない材料までを気化しているため製造工程におけるエネルギー消費量が大きいといった問題が挙げられる。

また、メタルマスクを用いた蒸着法によって有機メモリを作製する場合、メタルマスクにおけるアライメントの位置合わせ工程が必要となる。このため、アライメントの位置あわせの不具合から製品の歩留まりが低下してしまう。

そこで、本発明では歩留まりが高く、簡便かつ安価に記憶素子を提供することを課題とする。また、前記記憶素子を備えた半導体装置を提供することを課題とする。

本発明では、記憶素子を少なくとも第１の導電層と、第２の導電層と、第１の導電層と第２の導電層に挟持されたメモリ層とを有する構成とする。前記メモリ層は、有機薄膜で被覆された導電性材料よりなるナノ粒子から構成されており、湿式法を用いて形成することができる。代表的には、液滴吐出法や印刷法等があり、なかでも液滴吐出法を用いて形成することが好ましい。例えば、有機薄膜で被覆された導電性材料よりなるナノ粒子が溶媒に分散された組成物を液滴として吐出（噴出）し、乾燥することで該溶媒を気化させ、メモリ層を形成する。よって、材料の利用効率を高め、簡便に記憶素子を形成することができる。さらに、歩留まりも上がるため安価に記憶素子を提供することが可能となる。

なお、ナノ粒子を被覆する有機薄膜は、吐出される組成物（吐出材料ともいう）中でナノ粒子の凝集を防ぎ、かつ粒子を安定に分散させる機能を有する分散剤に相当し、例えばナノ粒子が有する導電性材料と配位結合を形成することが可能な物質や界面活性剤等より構成されている。また、吐出材料には、導電性ナノ粒子、分散剤、溶媒の他、ナノ粒子の作製時に用いられる物質（例えば、還元剤）、バインダー、可塑剤、シランカップリング剤等が含まれる場合もある。そのため、ナノ粒子を被覆する有機薄膜は、少なくとも分散剤、例えばナノ粒子が有する導電性材料と配位結合を形成することが可能な物質や界面活性剤等から構成されており、さらにナノ粒子の作製時に用いられる物質、バインダー、可塑剤、シランカップリング剤等を有していても良い。

このような記憶素子に対し電圧を印加することで、記憶素子の電気的特性を変化させ、データの書き込みを行う。電気的特性には例えば抵抗値があり、書き込んだ際には対となる第１の導電層と第２の導電層とが導電性材料よりなるナノ粒子の融着により形成される導電部を介して電気的に接続される、つまり第１の導電層と第２の導電層とが短絡（ショートともいう）することにより生じる抵抗値の変化を利用して書き込みを行う。

なお、書き込み前の記憶素子における第１の導電層は、有機薄膜からなる絶縁膜とナノ粒子の導電性材料である導電層とを交互に複数介して第２の導電層と接続されている。つまり、第１の導電層と第２の導電層とは、多段に連結された複数の容量素子を介して接続された構成でもあると言える。そのため、電圧の印加による書き込みは前記容量素子を破壊することで行ったとも表現することができる。なお、この場合、前記絶縁層は少なくとも前記第３の導電層より一層多く設けられた構成となっている。

また、本明細書において書き込み電圧は、第１の導電層と第２の導電層との間に電圧を印加することにより記憶素子の電気的特性を変化させる電圧であれば特に限定されない。この記憶素子の電気的特性を大幅に変化させるために要する印加電圧の最小値を、本明細書においては書き込み電圧とする。また、読み取り電圧とは、未書き込み素子と書き込み済み素子との電気的特性の差を読み取るために用いる印加電圧であり、記憶素子の電気的特性を変化させない程度の電圧であれば特に限定されない。

また、第１の導電層及び第２の導電層を電極と記載することもある。

本発明の一は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持されたメモリ層とを有し、前記メモリ層は、有機薄膜で被覆された導電性材料よりなるナノ粒子から構成された部分（第２の部分ともよぶ）と、前記ナノ粒子が融着して形成された導電部（第１の部分ともよぶ）とを有し、前記第１の導電層と前記第２の導電層は前記導電部を介して電気的に接続されている記憶素子である。

上記構成において、メモリ層と第１の導電層及び第２の導電層の少なくとも一方との間に絶縁層もしくは半導体層が設けられていても良い。

なお、メモリ層は例えば液滴吐出法を用いて形成されている。また、絶縁層及び半導体層においても、液滴吐出法を用いて形成しても良い。その場合、絶縁層には絶縁性有機化合物を用いて形成することが好ましい。

また、本発明の一は上記記憶素子がマトリックス状に複数配置されていることを特徴とする半導体装置であっても良い。なお、その複数の記憶素子の各々は、薄膜トランジスタに接続されていても良い。

本発明により、簡便に歩留り良く、性能及び信頼性に優れた記憶素子及び記憶素子を備えた半導体装置を作製することができる。そのため、性能及び信頼性に優れた記憶素子及び半導体装置を安価に提供することが可能となる。

本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間においても共通して用いる場合がある。

（実施の形態１）
本発明の記憶素子の一構成例を図１を用いて説明する。図１に示す記憶素子は、第１の導電層１１０と、第２の導電層１１２と、第１の導電層１１０と第２の導電層１１２に挟持されたメモリ層１１１とを有し、メモリ層１１１は有機薄膜１１３で被覆された導電性材料よりなるナノ粒子１１４から構成されている。そのため、第２の導電層１１２は、有機薄膜１１３からなる絶縁膜と導電性材料からなるナノ粒子１１４とが交互に配置された領域を介して前記第１の導電層１１０上に設けられている。つまり、第１の導電層１１０は、有機薄膜１１３からなる絶縁膜とナノ粒子１１４の導電性材料である導電層を交互に複数介して第２の導電層１１２と接続されている。よって、第１の導電層と第２の導電層とは、多段に連結された容量素子を介して接続されているとも表現することができる。

まず、本発明の記憶素子の動作機構について図２を用いて説明する。書き込みを行う前の記憶素子の断面図を図２（Ａ）に、書き込みを行った後の記憶素子の上面図及び断面図をそれぞれ図２（Ｂ）、図２（Ｃ）に示す。電圧を印加する前、即ち書き込みを行う前のメモリ層１１１は、有機薄膜１１３で被覆された導電性材料よりなるナノ粒子１１４から構成されている。そのため、メモリ層１１１は導電性を有さず、記憶素子の抵抗値は高い。このような記憶素子の第１の導電層１１０と第２の導電層１１２との間に電圧を印加すると、メモリ層１１１に微電流が流れ、ジュール熱が発生する。このジュール熱により有機薄膜１１３が分解され、導電性材料よりなるナノ粒子１１４同士が接触し融着する。よって、メモリ層１１１は低抵抗化され、図２（Ｃ）に示すように最終的には融着により形成された導電部１２０を介して第１の導電層１１０と第２の導電層１１２とが電気的に接続され、記憶素子はショートした状態となる。以上のように、電圧印加前後での記憶素子の抵抗値が変化する。

上記の動作機構より、電圧の印加による記憶素子の抵抗値の変化を利用して、データの書き込みを行う。

なお、書き込み後のメモリ層１１１に形成された導電部１２０の形状は、柱状、錐状もしくは球状となる。もちろん、前述のように表現された形状に限られるものではなく、導電部１２０が第１の導電層１１０と第２の導電層１１２とを電気的に接続する機能を有するものであれば良い。また、その断面は導電性材料よりなるナノ粒子の融着により形成されているため左右対称とは限らず、いびつな形状となっている場合もある。例えば、ナノ粒子の融着量によっては、図３（Ａ）に示すような導電部１２０であっても良い。

また、導電部１２０はメモリ層１１１内に少なくとも１つは形成され、その場所は特に限定されない。また、メモリ層１１１には、図３（Ｂ）に示すように第１の導電層１１０と第２の導電層１１２とを電気的に接続するに至らないまでも、第１の導電層１１０と電気的に接続された導電部１２１を有していても良い。もちろん、導電部１２１も導電性材料よりなるナノ粒子の融着により形成されたものであり、メモリ層１１１が有する導電部１２１の形状及び数量は特に限定されるものではない。

また、書き込み後の第２の導電層１１２に変形は生じず、第１の導電層１１０と第２の導電層１１２の間には書き込み後においても一定の距離が保たれている。そのため、例えば第２の導電層１１２上に他の層を設けた場合などには前記他の層の膜剥がれ等を懸念する必要もなくなる。

図４に書き込み前後のメモリ層１１１の上面図の一例を示す。なお、図４における上面図はメモリ層１１１の膜厚方向における１／２の箇所での切断面であり、図４（Ａ）が書き込み前のメモリ層１１１であり、図４（Ｂ）が書き込み後のメモリ層１１１である。なお、図４に限らず、メモリ層１１１は図中においてナノ粒子１１４と有機薄膜１１３とを略して示す場合がある。

次に、各層に用いることが可能な材料について説明する。本発明の記憶素子における第１の導電層１１０と第２の導電層１１２には、単層または積層構造からなる導電性の高い金属、合金、化合物等を用いることができる。

例えば、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属、または金属材料の窒化物（例えば、窒化チタン、窒化タングステン、窒化モリブデン）の他、周期表の１族または２族に属する金属、即ちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、及びこれらのいずれかを含む合金（たとえば、Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）等が挙げられる。また、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属及びこれらを含む合金等を用いてもよい。また、透明導電膜として用いられるインジウム錫酸化物（以下、ＩＴＯと表記する）、珪素を含有したインジウム錫酸化物、２〜２０［ｗｔ％］の酸化亜鉛（ＺｎＯ）を含む酸化インジウム（略称：ＩＺＯ）等を用いることもできる。

なお、第１の導電層１１０は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、スピンコート法等を用いて形成される。

第２の導電層１１２は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、スピンコート法を用いて形成することができる。

メモリ層１１１は、有機薄膜で被覆された導電性材料よりなるナノ粒子から構成されている。このメモリ層１１１は、液滴吐出法を用いて形成される。液滴吐出法とは所定の物質を含む液滴を細孔から吐出してパターンを形成する方法であり、ここでは溶媒に有機薄膜で被覆された導電性材料よりなるナノ粒子が分散された組成物を液滴として吐出（噴出）し、乾燥することで該溶媒を気化させ、メモリ層１１１を形成する。メモリ層１１１の膜厚は特に限定されないが、１ｎｍ以上２５０ｎｍ以下が好ましい。ただし、膜厚を厚くしすぎると、電圧を印加した際、記憶素子によって挙動が異なる可能性があるため、これを考慮にいれたうえで適宜設定する必要がある。なお、本発明の記憶素子において、メモリ層１１１の薄膜化に伴い書き込み電圧を低減することができる。

ナノ粒子を形成する導電性材料には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、チタン（Ｔｉ）、インジウム（Ｉｎ）等から選択された金属元素又はこれらの元素を主成分とする合金材料が用いられる。また、カドミウム（Ｃｄ）、亜鉛（Ｚｎ）の金属硫化物、ゲルマニウム（Ｇｅ）、ケイ素（Ｓｉ）、ジルコニウム（Ｚｒ）、バリウム（Ｂａ）や上述の金属元素などの酸化物、ハロゲン化物の一種又は複数種が混合されていてもよい。その他、導電性材料に、透明導電膜として用いられるＩＴＯ、珪素を含有したインジウム錫酸化物、ＩＺＯ等を用いることもできる。

なお、導電性材料に２種以上の元素もしくは化合物が用いられる場合、その混合状態については特に限定されず、例えばこれらの各々が均一に存在しても、コア部にいずれか一が偏在していても良い。

ナノ粒子の粒径は、１ｎｍ以上２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下が良く、吐出材料に含まれるナノ粒子の粒径は均一であるほうが好ましい。

なお、ナノ粒子は、気相法、液相法、固相法のいずれを用いて形成されたものであっても良く、その作製方法は特に限定されない。

なお、ナノ粒子を構成する導電性材料によっては電圧を印加した際、粒子間にボイドが発生することがある。これは、導電性材料の結晶成長が非常に速く進行したためであり、記憶素子への印加電圧を低く設定することやナノ粒子に合金材料を用いることでこのようなボイドの発生を抑制することができる。よって、より信頼性の高い記憶素子を得ることができる。

ナノ粒子を被覆する有機薄膜は、溶媒中においてナノ粒子の凝集を防ぎ、粒子を安定に分散させる機能を有する分散剤に相当する。そのため、有機薄膜を形成する化合物は、導電性材料が有する金属元素と配位結合を形成することが可能な物質や界面活性剤等により構成されている。ここで、金属元素と配位結合を形成する物質としては、アミノ基、チオール基（−ＳＨ）、スルファンジイル基（−Ｓ−）、ヒドロキシ基（−ＯＨ）、オキシ基（−Ｏ−）、カルボキシル基（−ＣＯＯＨ）、シアノ基（−ＣＮ）等の窒素、硫黄、酸素原子などが有する孤立電子対を有する物質が挙げられる。例えば、エタノールアミン等のヒドロキシアミン類、ポリエチレンイミンやポリビニルピロリドン等のアミン系化合物、ポリビニルアルコール等のアルコール類、アルカンチオール類、ジチオール類、エチレングリコール、ジエチレングリコールやポリエチレングリコール等のグリコール類、ポリアクリル酸やカルボキシメチルセルロース等を用いることができる。また、界面活性剤としては、例えば、ビス（２−エチルヘキシル）スルホコハク酸やドデシルベンゼンスルホン酸ナトリウム等のアニオン性界面活性剤、ポリアルキルグリコールのアルキルエステルやアルキルフェニルエーテル等の非イオン性界面活性剤、フッ素系界面活性剤、ポリエチレンイミンとポリエチレンオキサイドとを有する共重合体等を用いることができる。なお、分散剤はナノ粒子に対し３０ｗｔ％以上とした場合には吐出材料の粘度が高くなるため、１．０ｗｔ％以上３０ｗｔ％以下が好ましい。

上記のような有機薄膜で被覆された導電性材料よりなるナノ粒子は溶媒に分散されて吐出される。溶媒には、水または有機溶媒を用いることができ、有機溶媒は水溶性有機溶媒であっても、非水溶性有機溶媒であっても良い。例えば、水溶性有機溶媒にはメタノール、エタノール、プロパノール、ブチルアルコール、グリセリン、ジプロピレングリコール、エチレングレコール等のアルコール、アセトン、メチルエチルケトン等のケトン、エチレングリコールモノメチルエーテル、エチレングリコールモノエチルエーテル、エチレングリコールモノブチルエーテル、ジエチレングリコールモノブチルエーテル等のグリコールエーテル、２−ピロリドン、Ｎ−メチルピロリドン等の水溶性含窒素有機化合物や酢酸エチル等が挙げられる。また、非水溶性有機溶媒には、オクタン、ノナン、デカン等のアルカン、シクロアルカン、トルエン、キシレン、ベンゼン、ジクロロベンゼン等の芳香族等が挙げられる。もちろん、これら溶媒は必ずしも一種で使用する必要はなく、溶媒同士において相分離が生じなければ複数種を混合して用いることも可能である。

次に液滴吐出法に用いる液滴吐出装置の一態様を図５に示す。液滴吐出手段２０３の個々のヘッド２０５、ヘッド２１２は制御手段２０７に接続され、それをコンピュータ２１０で制御することにより予めプログラミングされたパターンに描画することができる。描画するタイミングは、例えば、記憶素子が設けられる基板２００上に形成されたマーカー２１１を基準に行えば良い。あるいは、基板２００の縁を基準としても良い。この基準を撮像手段２０４により検出し、画像処理手段２０９にてデジタル信号に変換したものをコンピュータ２１０で認識して制御信号を発生させて制御手段２０７に送る。撮像手段２０４としては、電荷結合素子（ＣＣＤ）や相補型金属酸化物半導体を利用したイメージセンサなどを用いることができる。基板２００上に形成されるべきパターンの情報は記憶媒体２０８に格納されたものであり、この情報をもとにして制御手段２０７に制御信号を送り、液滴吐出手段２０３の個々のヘッド２０５、ヘッド２１２を個別に制御する。吐出する材料は、材料供給源２１３、材料供給源２１４より配管を通してヘッド２０５、ヘッド２１２にそれぞれ供給される。

ヘッド２０５内部は、点線２０６が示すように液状の材料を充填する空間と、吐出口であるノズルを有する構造となっている。ここでは図示していないが、ヘッド２１２もヘッド２０５と同様の内部構造を有する。例えば、ヘッド２０５とヘッド２１２におけるノズルのサイズを異ならせると、異なる材料を異なる幅で同時に描画することができる。もちろん、同じ材料を異なる幅で同時に描画することも可能である。

また、大型基板を用いる場合、ヘッド２０５、ヘッド２１２を図中の矢印の方向に自在に走査し、描画する領域を自由に設定することができる。そのため、同じパターンを一枚の基板に複数描画することもできる。また、ステージを動かし、描画する領域を自由に設定しても良い。もちろん、ヘッド及びステージを同時に動かしても良い。

なお、吐出する材料の粘度は２０ｍＰａ・ｓ以下が好適であり、これはノズルから材料を円滑に吐出できるようにするためである。また、吐出する材料の表面張力は、４０ｍＮ／ｍ以下が好ましい。ただし、用いる溶媒や用途等に合わせて、吐出材料の粘度等は適宜調整するとよい。例えば、金や銀のナノ粒子が溶媒に分散された吐出材料の粘度は５ｍＰａ・ｓ以上２０ｍＰａ・ｓ以下に設定するとよい。

このような液滴吐出装置を用いて、溶媒に有機薄膜で被覆された導電性材料よりなるナノ粒子が分散された吐出材料を所望の位置に吐出し、その後溶媒を気化するために乾燥する。乾燥条件は用いた溶媒により異なるが、例えば、溶媒にプロパノールを用いた場合には１００度で５分間ほど行えば良い。なお、吐出時に第１の導電層１１０が設けられた基板を加熱して、乾燥に要する時間を短縮しても良い。

なお、吐出材料には、導電性材料、分散剤、溶媒の他にナノ粒子の作製時に用いられる物質、バインダー、可塑剤、シランカップリング剤等が含まれる場合もある。バインダーには、熱硬化性樹脂が用いられ、例えば、ポリイミド、アクリル、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、フラン樹脂、ジアリルフタレート樹脂等の有機樹脂が挙げられる。なお、バインダーは熱硬化性樹脂の収縮力によりナノ粒子同士の不均一な融着箇所が発生することを抑制することができる。また、このような樹脂により、吐出材料の粘度を調節することも可能である。

よって、メモリ層１１１を構成するナノ粒子を被覆する有機薄膜は、分散剤の他、溶媒、ナノ粒子の作製時に用いられる物質（例えば、還元剤）、バインダー、可塑剤、シランカップリング剤等が含まれる場合もある。さらに、溶媒が有機薄膜中に残留している場合もある。以上のように、メモリ層１１１を構成する有機薄膜は、少なくともナノ粒子が有する金属元素と配位結合を形成することが可能な物質や界面活性剤等から構成されており、さらにナノ粒子の作製時に用いられる物質、バインダー、可塑剤、シランカップリング剤等を有していても良い。

なお、上記では液滴吐出法を用いてメモリ層１１１を形成する場合について述べたが、吐出材料を高粘度化することにより、スクリーン印刷をはじめとする印刷法を用いて形成しても良い。印刷法であっても、蒸着法等と比べ材料の利用効率を高め、簡便にメモリ層１１１を形成することができる。ただし、これらに限られるものではなく、他の湿式法を用いて形成することも可能である。

また、第１の導電層１１０及び第２の導電層１１２についても、液滴吐出法を用いて形成しても良い。

以上のようにして、本発明の記憶素子を簡便に歩留り良く作製することができる。また、本発明の記憶素子は、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。よって、性能及び信頼性に優れた記憶素子を安価に作製することが可能となる。

なお、本発明の記憶素子に印加する電圧は、第２の導電層１１２に比べ第１の導電層１１０により高い電圧をかけてもよいし、第１の導電層１１０に比べ第２の導電層１１２により高い電圧をかけてもよい。

また、記憶素子の構成は図１に限らず、図６に示す構成であっても良い。図６（Ａ）に示す記憶素子は、第１の導電層１１０と、層３００と、メモリ層１１１と、第２の導電層１１２とを有し、層３００及びメモリ層１１１は第１の導電層１１０と第２の導電層１１２に挟持された構成であり、メモリ層１１１は、層３００上に接して形成されている。なお、層３００の膜厚は特に限定されないが、０．１ｎｍ以上５０ｎｍ以下が好ましい。

層３００は絶縁層であり、絶縁性を有する無機化合物または有機化合物を用いて形成することができる。例えば無機化合物としては、酸化リチウム（Ｌｉ_２Ｏ）、酸化ナトリウム（Ｎａ_２Ｏ）、酸化カリウム（Ｋ_２Ｏ）、酸化ルビジウム（Ｒｂ_２Ｏ）、酸化ベリリウム（ＢｅＯ）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、酸化ストロンチウム（ＳｒＯ）、酸化バリウム（ＢａＯ）等の酸化物、フッ化リチウム（ＬｉＦ）、フッ化ナトリウム（ＮａＦ）、フッ化カリウム（ＫＦ）、フッ化ルビジウム（ＲｂＦ）、フッ化ベリリウム（ＢｅＦ_２）、フッ化マグネシウム（ＭｇＦ_２）、フッ化カルシウム（ＣａＦ_２）、フッ化ストロンチウム（ＳｒＦ_２）、フッ化バリウム（ＢａＦ_２）等のフッ化物や、その他絶縁性を有する窒化物、塩化物、臭化物、ヨウ化物、炭酸塩、硫酸塩若しくは硝酸塩等が挙げられる。また、絶縁性を有する有機化合物としては、ポリイミド、アクリルポリマー、ポリアミド、ベンゾシクロブテン系樹脂、ポリエステル、ノボラック樹脂、メラミン樹脂、フェノール樹脂、エポキシ樹脂、シリコーン樹脂、フラン樹脂、ジアリルフタレート樹脂等を用いることができる。また、ケイ素と酸素との結合で主鎖が構成される、いわゆるシロキサン系の材料を用いてもよい。

図６（Ａ）に示すように絶縁層を設けることで、読み取り電圧を印加した際に未書き込み素子に流れてしまうリーク電流をより小さくすることができる。よって、読み取り時における消費電力を低減することが可能となる。

なお、本発明の記憶素子における書き込み電圧は、上述のようにメモリ層１１１を薄くすることで低減することができる。しかしながら、薄膜化すると書き込み電圧を低減することは可能なものの、薄膜化しすぎると読み取り時におけるリーク電流が増えてしまう。このような場合に、絶縁層を設けることは特に効果的である。

この絶縁層は、蒸着法、スパッタ法、ＣＶＤ法、印刷法、スピンコート法、ゾルゲル法または液滴吐出法等を用いて形成することができる。なかでも、絶縁性を有する有機化合物を用いて液滴吐出法により形成することが好ましい。この場合、絶縁層は前記有機化合物もしくはその反応物質を有機溶媒に溶解させた組成物を所望の位置に吐出し、溶媒を除去することにより形成される。そのため、メモリ層１１１を形成するために用いられる組成物の溶媒に、絶縁層を形成するために用いた有機溶媒と相分離が生じる溶媒を選択することで、絶縁層を形成する際に有機溶媒が除去しきれていなくともメモリ層１１１を形成するための組成物を吐出することができる。よって、絶縁層を形成するために溶媒を除去するための乾燥工程を別途設ける必要はなく、例えば絶縁層の形成時に第１の導電層１１０が設けられた基板を加熱する程度で足りる。また、後の工程のメモリ層１１１を形成する際に施す乾燥と兼ねて行うことも可能である。さらに、絶縁性を有する有機化合物を用いて液滴吐出法により形成された絶縁層は密度が低く嵩高いため、他の方法もしくは他の絶縁性材料を用いて形成された絶縁層に比べ、層３００を設けることによる書き込み電圧の上昇をほとんど招くことなく、読み取り時における未書き込み素子に流れるリーク電流を低減することができる。

また、層３００は半導体層であっても良く、酸化モリブデン、酸化スズ、酸化ビスマス、シリコン膜、酸化バナジウム、酸化ニッケル、酸化亜鉛、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、酸化インジウム、リン化インジウム、窒化インジウム、硫化カドミウム、テルル化カドミウム、チタン酸ストロンチウム膜などの無機半導体を用いて形成することができる。

半導体層においても液滴吐出法や印刷法を用いて形成することができる。また、他の形成方法として、蒸着法、電子ビーム、スパッタリング法、ＣＶＤ法、スピンコート法、ゾルゲル法等を用いても良い。

また、記憶素子の構成は図６（Ａ）に限らず、図６（Ｂ）のように層３００は第２の導電層１１２に接して設けられていても良い。また、図６（Ｃ）に示すように、層３００を第１の導電層１１０及び第２の導電層１１２に接するように２層設けても良い。

以上のように、第１の導電層及び第２の導電層の少なくとも一方に接してさらに絶縁層もしくは半導体層を設けることにより、読み取り時における未書き込み素子に流れるリーク電流を低減することができる。よって、消費電力を低減することも可能となる。

（実施の形態２）
本実施形態では、本発明の記憶素子を有する半導体装置、代表的には記憶装置について図面を用いて説明する。ここでは、記憶装置の構成がパッシブマトリクス型の場合に関して示す。

本実施形態で示す半導体装置の一構成例を図７（Ａ）に示す。半導体装置４００は、記憶素子４０１がマトリクス状に設けられたメモリセルアレイ４１１、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５を有する。なお、ここで示す半導体装置４００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ４１２、４１３、セレクタ４１４、読み出し／書き込み回路４１５、インターフェイス等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

記憶素子４０１は、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第１の導電層と、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第２の導電層と、第１の導電層と第２の導電層に挟持されたメモリ層とを有する。

メモリセルアレイ４１１の上面図と断面図の一例に関して図８に示す。なお、図８（Ａ）はメモリセルアレイ４１１の一部の上面図を示している。

メモリセルアレイ４１１には、記憶素子４０１がマトリクス状に設けられている。記憶素子４０１は、基板上に、第１の方向（Ａ−Ｂ）に延びた第１の導電層５１０と、第１の方向と垂直な第２の方向（Ｃ−Ｄ）に延びたメモリ層及び第２の導電層５１２とを有する。なお、複数設けられたメモリ層及び第２の導電層５１２の各々の間には第２の方向に延びた隔壁（絶縁層）５２０が設けられており、この、隔壁（絶縁層）５２０により第１の方向（Ａ−Ｂ）に隣接する記憶素子を分離している。なお、記憶素子４０１に用いられる各々の層は、実施の形態１で示した物質を用いて形成することができる。図８（Ａ）では、隔壁（絶縁層）５２０及び第２の導電層５１２を覆うように設けられた保護膜として機能する絶縁層が省略されている。

なお、本実施形態における第１の導電層５１０は、実施の形態１における第１の導電層１１０に相当し、メモリ層は、メモリ層１１１に相当する。また、第２の導電層５１２は実施の形態１における第２の導電層１１２に相当する。実施の形態１と同様のものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

図８（Ａ）におけるＡ−Ｂ間の断面構造の一例を図８（Ｂ）に、Ｃ−Ｄ間の断面構造の一例を図８（Ｃ）に示す。記憶素子４０１が設けられた基板５２１には、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブル）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、フィルム（ポリプロピレン、ポリエステル、ポリフッ化ビニル、ポリ塩化ビニルなどからなる）を用いることもできる。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子４０１を設けてもよいし、上記基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子４０１を設けてもよい。また、記憶素子４０１と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けてもよい。この場合、記憶素子４０１と薄膜トランジスタまたは電界効果トランジスタは別工程で作製し、その後、導電性フィルムや異方性導電接着剤等を用いて貼り合わせることによって設けることができる。

図８（Ｂ）及び図８（Ｃ）では、まず基板５２１上に第１の導電層１１０を、蒸着法、スパッタ法、ＣＶＤ法、印刷法、電解メッキ法、無電解メッキ法、液滴吐出法等を用いて形成する。次に、隔壁（絶縁層）５２０を、スパッタ法、ＣＶＤ法、印刷法、液滴吐出法、スピンコート法、蒸着法等を用いて形成する。なお、隔壁（絶縁層）５２０には、酸化珪素、窒化珪素、酸化窒化珪素等の無機絶縁性材料、アクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド、芳香族ポリアミド、ポリベンゾイミダゾールなどの耐熱性高分子、又はシロキサン樹脂を用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いても良いし、またベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物等を用いてもよい。また、Ａ−Ｂ間の断面即ち図８（Ｂ）に示す隔壁（絶縁層）５２０の断面において、隔壁（絶縁層）５２０の側面は、第１の導電層１１０の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。このような形状とすることで、液滴吐出法を用いてメモリ層１１１を形成する際、吐出材料が所望の位置より不要に広がることを防ぐことができる。次に、第１の導電層１１０上に前述したようにメモリ層１１１を液滴吐出法を用いて形成する。さらに、メモリ層１１１上に第２の導電層１１２を、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成する。そして、隔壁（絶縁層）５２０及び第２の導電層１１２を覆うように保護膜として機能する絶縁層５２２を設ける。なお、保護膜には、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができ、水分や酸素等の侵入を防ぐことができる。

また、Ｃ−Ｄ間の断面即ち図８（Ｃ）に示す第１の導電層１１０の断面において、第１の導電層１１０の側面は、基板５２１の表面に対し概略垂直、もしくは１０度以上９０度未満の傾斜を有することが好ましい。また、第１の導電層１１０は曲率半径が連続的に変化する形状であっても良い。なお、概略垂直とは９０°（±１°）をいう。このような形状とすることで、第１の導電層１１０上に積層するメモリ層１１１及び第２の導電層１１２等のカバレッジを良好なものとすることができる。

なお、メモリ層１１１を形成するための吐出材料は、液状であるため被形成領域の表面状態に大きく影響を受ける。そのため、隔壁（絶縁層）５２０にぬれ性を制御する処理を施しても良い。固体表面のぬれ性は、表面の化学的性質及び物理的な表面形状（表面粗さ）に影響をうける。本発明において表面のぬれ性を制御する処理とは、液状の吐出材料の付着領域に該吐出材料に対してぬれ性の異なる領域を形成することである。なお、ぬれ性の異なる領域とは、吐出材料に対しぬれ性に差を有する、即ち吐出材料の接触角が異なる領域である。吐出材料の接触角が大きい領域は、よりぬれ性が低い領域（以下、低ぬれ性領域ともいう）であり、接触角が小さい領域はぬれ性の高い領域（以下、高ぬれ性領域ともいう）である。接触角が大きいと液状の吐出材料は領域表面上で広がらず、接触角が小さいと吐出材料は広がる。このように、ぬれ性が異なる領域では、表面エネルギーも異なり、ぬれ性が低い領域における表面エネルギーは小さく、ぬれ性の高い領域表面における表面エネルギーは大きい。

なお、ぬれ性の違いは両領域の相対的な関係であり、ここではメモリ層１１１の被形成領域である隔壁（絶縁層）５２０上に低ぬれ性領域を形成することで、所望の形成領域とぬれ性の異なる領域を形成することができる。選択的に低ぬれ性領域を形成する方法としては、マスク層を形成し、そのマスク層を用いて、選択的に低ぬれ性物質からなる層を形成する方法、選択的にぬれ性を低める表面処理方法などを用いて形成することができる。

例えば、表面のぬれ性を変化させ制御する方法として、光照射のエネルギーによって表面の物質を分解し、領域表面を改質し、ぬれ性を変化させる方法がある。ぬれ性が低い物質として、フッ化炭素基（フッ化炭素鎖）を含む物質、あるいはシランカップリング剤を含む物質を用いることができる。シランカップリング剤は単分子膜を形成することができるため、改質を効率よく行え、短時間でぬれ性を変化させることができる。また、シランカップリング剤は、フッ化炭素鎖を有するもののみでなく、アルキル基を有するものも基板に配列させることで低ぬれ性を示すため用いることができる。また、ぬれ性が低い物質としてチタネートカップリング剤、アルミネートカップリング剤を用いてもよい。

液状の吐出材料はぬれ性の高い方へ移動するため、より正確な位置へのパターン形成が可能となる。また、材料の利用効率を向上させることができる。

また、図９（Ａ）のＣ−Ｄ間の断面構造に示されるように、記憶素子４０１において第１の導電層１１０と基板５２１との間に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキー・バリア型、ＰＩＮ型、ＰＮ型のダイオードの他、ダイオード接続されているトランジスタ等があげられる。ここでは、第３の導電層６１２及び半導体層６１３で構成されるダイオード６１１を第１の導電層１１０の下に接して設けている。なお、各記憶素子に対応するダイオード６１１は、層間絶縁膜６１４により分離されている。また、整流性を有する素子は第２の導電層１１２と接してメモリ層１１１と反対側に設けてもよい。

また、第２の方向（Ｃ−Ｄ）において隣接する記憶素子間への電界の影響が懸念される場合は、図９（Ｂ）に示すように各記憶素子の第１の導電層１１０の間に隔壁（絶縁層）６２１を設けてもよい。これにより、隣接する記憶素子間への電界の影響を防止するだけでなく、第１の導電層１１０を覆ってメモリ層１１１を設ける際に第１の導電層１１０の段差により生じるメモリ層１１１の段切れを防止することができる。

なお、図９（Ｂ）に示す隔壁（絶縁層）６２１の断面において、隔壁（絶縁層）６２１の側面は、第１の導電層１１０の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。このように隔壁（絶縁層）６２１を設けた後、第１の導電層１１０および隔壁（絶縁層）６２１を覆うようにメモリ層１１１及び第２の導電層１１２を形成する。また、上記構成に限らず、図９（Ｃ）に示すように第１の導電層１１０上のみにメモリ層１１１を形成しても良い。この場合、隔壁（絶縁層）６２１上に対しぬれ性を制御する処理を施し、低ぬれ性領域を形成することが好ましい。

次に、記憶素子へのデータの書き込み動作について説明する。ここでは、電気的作用、代表的には電圧の印加によりデータの書き込みを行う場合について図７を用いて説明する。なお、書き込みは記憶素子の電気的特性を変化させることで行うが、記憶素子の初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

記憶素子４０１にデータ「１」を書き込む場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択する。具体的には、デコーダ４１３によって、記憶素子４０１に接続されるワード線Ｗ３に所定の電位Ｖ２を印加する。また、デコーダ４１２とセレクタ４１４によって、記憶素子４０１に接続されるビット線Ｂ３を読み出し／書き込み回路４１５に接続する。そして、読み出し／書き込み回路４１５からビット線Ｂ３へ書き込み電位Ｖ１を出力する。こうして、当該記憶素子４０１を構成する第１の導電層と第２の導電層の間に電圧Ｖｗ（Ｖｗ＝Ｖ１−Ｖ２）を印加する。電圧Ｖｗを適切に選ぶことで、当該導電層間に設けられたメモリ層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比べて、大幅に小さくなるように変化させるとよく、例えば第１の導電層と第２の導電層を短絡（ショート）させれば良い。電圧Ｖｗは、例えば５Ｖ以上かつ１５Ｖ以下、あるいは−１５Ｖ以上かつ−５Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続される記憶素子にデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。また、非選択のワード線には、第２の導電層と同程度の電位を印加するとよい。

一方、記憶素子４０１にデータ「０」を書き込む場合は、記憶素子４０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０１を選択するが、読み出し／書き込み回路４１５からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、記憶素子４０１を構成する第１の導電層と第２の導電層の間に、記憶素子４０１の電気的特性を変化させない程度の電圧（例えば−５以上５Ｖ以下）を印加すればよい。

続いて、記憶素子からデータの読み出しを行う際の動作について図７（Ｂ）を用いて説明する。データの読み出しは、第１の導電層と第２の導電層の間の電気的特性が、データ「０」を有する記憶素子とデータ「１」を有する記憶素子とで異なることを利用して行う。例えば、データ「０」を有する記憶素子を構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単に記憶素子の電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有する記憶素子の電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路４１５は、読み出し部分の構成として、例えば図７（Ｂ）に示す抵抗素子４５０と差動増幅器４５１を有する回路を用いることができる。抵抗素子４５０は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。また、抵抗素子４５０の代わりに図７（Ｃ）に示すように、トランジスタ４５２を用いても良いし、差動増幅器４５１の代わりにクロックトインバータ４５３を用いることも可能である。クロックトインバータ４５３には、読み出しを行うときにＨｉｇｈ、行わないときにＬｏｗとなる、信号φ又はその反転信号が入力される。もちろん、回路構成は図７（Ｂ）及び（Ｃ）に限定されない。

記憶素子４０２からデータの読み出しを行う場合、まず、デコーダ４１２、４１３およびセレクタ４１４によって記憶素子４０２を選択する。具体的には、デコーダ４１３によって、記憶素子４０２に接続されるワード線Ｗｙに所定の電位Ｖｙを印加する。また、デコーダ４１２とセレクタ４１４によって記憶素子４０２に接続されるビット線Ｂｘを、読み出し／書き込み回路４１５の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｙとＶ０が抵抗素子４５０（抵抗値Ｒｒ）と記憶素子４０２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、記憶素子４０２がデータ「０」を有する場合の端子Ｐの電位Ｖｐ０は、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、記憶素子４０２がデータ「１」を有する場合の端子Ｐの電位Ｖｐ１には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図７（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図７（Ｃ）ではクロックトインバータ４５３の変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。

例えば、差動増幅器４５１をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、記憶素子のデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、記憶素子のデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、記憶素子の読み出しを行うことができる。

上記の方法では、メモリ層の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して電圧値で読み取っている。もちろん、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、記憶素子の電気的特性がデータ「０」と「１」とでしきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又は記憶素子アレイを設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又は記憶素子アレイを設けてもよい。

本実施形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、簡便に歩留り良く作製することができる本発明の記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

なお、本実施形態は、他の実施の形態と適宜組み合わせることができる。そのため、本実施形態で示した半導体装置が有する記憶素子には、例えばメモリ層と第１の導電層及び第２の導電層の少なくとも一方との間に絶縁層もしくは半導体層が設けられていても良い。

（実施の形態３）
本実施形態では、本発明の記憶素子を有する半導体装置について図１０を用いて説明する。なお、具体的にはアクティブマトリクス型の記憶装置について説明する。

本実施形態で示す半導体装置の一構成例を図１０（Ａ）に示す。半導体装置７００は、メモリセル７０１がマトリクス状に設けられたメモリセルアレイ７１１、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５を有する。なお、ここで示す半導体装置７００の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよい。

なお、デコーダ７１２、７１３、セレクタ７１４、読み出し／書き込み回路７１５、インターフェイス等は、記憶素子と同様に基板上に形成しても良いし、ＩＣチップとして外付けしても良い。

メモリセル７０１は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される第１の配線と、ワード線Ｗｙ（１≦ｙ≦ｎ）に接続される第２の配線と、薄膜トランジスタ７２１と、記憶素子７２２とを有する。記憶素子７２２は、一対の導電層の間にメモリ層が挟持された構造を有する。

次に、上記構成を有するメモリセルアレイ７１１の上面図と断面図の一例に関して図１１を用いて説明する。なお、図１１（Ａ）はメモリセルアレイ７１１の一部の上面図を示している。

メモリセルアレイ７１１は、複数のメモリセル７０１がマトリクス状に設けられている。又、メモリセル７０１は、絶縁表面を有する基板上にスイッチング素子として機能する薄膜トランジスタ７２１および当該薄膜トランジスタ７２１に接続された記憶素子が設けられている。

図１１（Ａ）におけるＡ−Ｂ間の断面構造の一例を図１１（Ｂ）に示す。なお、図１１（Ａ）では、第１の導電層１１０上に設けられている、隔壁（絶縁層）８２２、メモリ層１１１、第２の導電層１１２、絶縁層５２２が省略されている。

メモリセル７０１は、薄膜トランジスタ７２１と、記憶素子８０１と、絶縁層８２１と、第１の導電層１１０の一部を覆う隔壁（絶縁層）８２２とを有する。なお、記憶素子８０１を覆って保護膜として機能する絶縁層５２２が設けられている。絶縁表面を有する基板５２１上に形成された薄膜トランジスタ７２１に接続された記憶素子８０１は、絶縁層８２１上に形成された第１の導電層１１０と、メモリ層１１１と、第２の導電層１１２とを有する。メモリ層１１１は、上述したように有機薄膜で被覆された導電性材料よりなるナノ粒子により構成されている。また、薄膜トランジスタ７２１は、スイッチとして機能するものであれば特に限定されず、薄膜トランジスタである必要は特にない。

薄膜トランジスタ７２１の一態様について、図１２を用いて説明する。図１２（Ａ）はトップゲート型の薄膜トランジスタを適用する一例を示している。基板５２１上に下地膜として絶縁層９０１が設けられ、絶縁層９０１上に薄膜トランジスタ９１０が設けられている。薄膜トランジスタ９１０は、絶縁層９０１上に半導体層９０２及びゲート絶縁層として機能することができる絶縁層９０３が形成され、さらに半導体層９０２上には絶縁層９０３を介してゲート電極９０４が形成されている。なお、薄膜トランジスタ９１０上には保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。また、半導体層のソース領域及びドレイン領域それぞれに接続する配線９０７が形成される。

絶縁層９０１には、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜等の絶縁膜を用い、これら絶縁膜を単層又は２以上の複数層で形成する。なお、絶縁層９０１は、スパッタ法、ＣＶＤ法等を用いて形成すればよい。

半導体層９０２は、アモルファスシリコン等の非晶質半導体、セミアモルファス半導体、微結晶半導体等の他、ポリシリコン等の結晶性半導体膜を用いても良い。

特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。

レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ^２／Ｖ・ｓｅｃ以上を実現することができる。

上記結晶化工程を、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いる場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。

また、加熱温度にたえうる基板を用いて、ガラス基板の耐熱温度以上の加熱により結晶化工程を行い、半導体層９０２を形成してもよい。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を７００度以上で加熱して半導体層９０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。この場合、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。

ゲート電極９０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第１層と金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した所謂ハット形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、絶縁層９０３やその下層の半導体層９０２に拡散することを防ぐことができる。

なお、ゲート電極９０４の側面には、サイドウォール（側壁スペーサ）９０８を形成しても良い。サイドウォールは、ＣＶＤ法により絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成できる。

半導体層９０２、絶縁層９０３、ゲート電極９０４などを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。なお、図１２（Ａ）では、サイドウォールが重畳する半導体層において、低濃度不純物領域９０９が形成されるＬＤＤ構造の薄膜トランジスタを示している。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することも可能である。

絶縁層８２１は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む塗布膜を形成しておいて、２００〜４００度での熱処理により形成可能な絶縁層を用いることができる。絶縁層８２１に、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を用いることで、その層上に形成する配線の断線を防止することができる。また、このような方法により形成された絶縁層は、多層配線を形成する際にも有効に利用することができる。

絶縁層８２１の上に形成される配線９０７は、ゲート電極９０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層８２１と同様に機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線９０７はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。

図１２（Ｂ）は、ボトムゲート型の薄膜トランジスタを適用する一例を示している。絶縁性基板５２１上に絶縁層９０１が形成され、その上に薄膜トランジスタ９２０が設けられている。薄膜トランジスタ９２０には、ゲート電極９０４、ゲート絶縁層として機能する絶縁層９０３及び半導体層９０２が設けられ、さらにその上にはチャネル保護層９２１、保護層として機能する絶縁層９０５及び層間絶縁層として機能する絶縁層８２１が設けられている。さらにその上層には、保護層として機能する絶縁層を形成しても良い。半導体層のソース領域及びドレイン領域それぞれに接続された配線９０７は、絶縁層９０５の層上若しくは絶縁層８２１の層上に形成することができる。なお、ボトムゲート型の薄膜トランジスタの場合は、絶縁層９０１が形成されなくともよい。

また、基板５２１が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、薄膜トランジスタの半導体層に、有機半導体を用いて形成することが好ましい。

ここで、半導体層に有機半導体を用いる薄膜トランジスタの構造について、図１２（Ｃ）、（Ｄ）を参照して説明する。図１２（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９３１が設けられている。有機半導体トランジスタ９３１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。なお、半導体層は、ゲート絶縁膜として機能する絶縁層９３３と配線９０７に接する。

ゲート電極９３２は、ゲート電極９０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥・焼成してゲート電極９３２を形成することができる。また、可撓性を有する基板上に、微粒子を含むペーストを印刷法により印刷し、乾燥・焼成してゲート電極９３２を形成することができる。微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。

ゲート絶縁膜として機能する絶縁層９３３は、絶縁層９０３と同様の材料及び手法により形成することができる。但し、有機溶媒中に溶解する絶縁膜材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。

有機半導体トランジスタの半導体層９３４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層９３４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。

また、有機半導体トランジスタの半導体層の形成方法としては、蒸着法、塗布法、スピンコーティング法、バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法又は液滴吐出法を用いることができる。厚さは１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。

図１２（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。可撓性を有する基板９３０上に有機半導体トランジスタ９４１が設けられている。有機半導体トランジスタ９４１は、ゲート電極９３２、ゲート絶縁膜として機能する絶縁層９３３、ゲート電極９３２及び絶縁層９３３が重畳する場所に設けられた半導体層９３４とを有し、半導体層９３４には配線９０７が接続されている。また、半導体層９３４に接続された配線９０７は、ゲート絶縁膜として機能する絶縁層及び半導体層に接する。

薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。なお、配線９０７を本発明の記憶素子における第１の導電層として利用しても良いし、配線９０７に本発明の記憶素子を接続しても良い。

また、単結晶基板やＳＯＩ基板を用いてトランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層８３１を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。

例えば、基板に単結晶半導体を用いた場合、図１１（Ｃ）に示すように単結晶半導体基板８３０を用いて設けられた電界効果トランジスタ８３２に記憶素子８０１が接続されていている。また、電界効果トランジスタ８３２に接続された配線を覆うように絶縁層８３３を設け、当該絶縁層８３３上に記憶素子８０１を設けている。

このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なため高速な動作が可能なトランジスタを提供することができる。また、トランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。

なお、記憶素子８０１は、絶縁層８３３上に形成される第１の導電層１１０と、メモリ層１１１と、第２の導電層１１２とを有し、メモリ層１１１は第１の導電層１１０と第２の導電層１１２に挟持された構成である。

このように、絶縁層８３３を設けて記憶素子８０１を形成することによって第１の導電層１１０を自由に配置することができる。つまり、図１１（Ｂ）の構成では、トランジスタに接続された配線を避けた領域に記憶素子を設ける必要があったが、絶縁層８３３を設けることによって、例えば、図１１（Ｃ）のようにトランジスタ８３２の上方にも記憶素子８０１を形成することが可能となる。その結果、記憶回路をより高集積化することが可能となる。もちろん、電界効果トランジスタ８３２が有する配線９０７を記憶素子が有する第１の導電層としても良い。

なお、図１１（Ｂ）、（Ｃ）に示す構成において、メモリ層１１１を第１の方向（Ａ−Ｂ）に対し連続して設けた例を示しているが、各メモリセルのみにこれらのメモリ層１１１を設けてもよい。このような構成とすることで、さらに材料の利用効率を向上させることが可能となる。

また、基板上に剥離層を設け、剥離層上にトランジスタを有する層１０３０及び記憶素子８０１を形成した後、トランジスタを有する層１０３０及び記憶素子８０１を剥離層を利用して基板から剥離し、図１３に示すように接着層１０３２を用いてトランジスタを有する層１０３０及び記憶素子８０１を前記基板と異なる基板１０３１と貼り合わせても良い。剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ_３等のフッ化ガス、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。

また、基板１０３１としては、実施の形態２で示した基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

次に、記憶装置、即ち半導体装置７００へのデータの書き込み動作について図１０（Ａ）を用いて説明する。実施の形態２と同様、ここでは電気的作用、代表的には電圧印加によりデータの書き込みを行うときの動作について説明する。なお、書き込みはメモリセルの電気的特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気的特性を変化させた状態をデータ「１」とする。

ｘ行かつｙ列目のメモリセル７０１にデータを書き込む場合について説明する。メモリセル７０１にデータ「１」を書き込む場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択する。具体的には、デコーダ７１３によって、メモリセル７０１に接続されるワード線Ｗｙに所定の電位Ｖ２２を印加する。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０１に接続されるビット線Ｂｘを読み出し／書き込み回路７１５に接続する。そして、読み出し／書き込み回路７１５からビット線Ｂｘへ書き込み電位Ｖ２１を出力する。

こうして、メモリセルを構成する薄膜トランジスタ７２１をオン状態とし、記憶素子７２２に、共通電極及びビット線を電気的に接続し、おおむねＶｗ（Ｖｗ＝Ｖｃｏｍ−Ｖ２１）の電圧を印加する。Ｖｃｏｍとは、記憶素子７２２における共通電極、即ち第２の導電層の電位である。電圧Ｖｗを適切に選ぶことで、当該電極層の間に設けられたメモリ層を物理的もしくは電気的変化させ、データ「１」の書き込みを行う。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比較して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電圧Ｖｗは例えば５Ｖ以上かつ１５Ｖ以下、あるいは−１５Ｖ以上かつ−５Ｖ以下とすればよい。

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位やＶｃｏｍと同程度の電位を印加するとよい。

一方、メモリセル７０１にデータ「０」を書き込む場合は、メモリセル７０１には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０１を選択するが、読み出し／書き込み回路７１５からビット線Ｂｘへの出力電位をＶｃｏｍと同程度とするか、メモリセルの薄膜トランジスタ７２１をオフ状態とする電位とする。その結果、記憶素子７２２には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気的特性が変化せず、データ「０」書き込みが実現される。

次に、電気的作用により、データの読み出しを行う際の動作について図１０（Ｂ）を用いて説明する。データの読み出しは、記憶素子７２２の電気的特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路７１５は、読み出し部分の構成として、例えば図１０（Ｂ）に示す抵抗素子７５０と差動増幅器７５１を用いた回路を考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。抵抗素子７５０の代わりに、図１０（Ｃ）に示すようにトランジスタ７５２を用いても良いし、差動増幅器７５１の代わりにクロックトインバータ７５３を用いることも可能である。もちろん、回路構成は図１０（Ｂ）及び（Ｃ）に限定されない。

ｘ行ｙ列目メモリセル７０２からデータの読み出しを行う場合、まず、デコーダ７１２、７１３およびセレクタ７１４によってメモリセル７０２を選択する。具体的には、デコーダ７１３によって、メモリセル７０２に接続されるワード線Ｗｙに所定の電位Ｖ２４を印加し、薄膜トランジスタ７２１をオン状態にする。また、デコーダ７１２とセレクタ７１４によって、メモリセル７０２に接続されるビット線Ｂｘを読み出し／書き込み回路７１５の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子７５０（抵抗値Ｒｒ）と記憶素子７２２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル７０２がデータ「０」を有する場合の端子Ｐの電位Ｖｐ０には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル７０２がデータ「１」を有する場合の端子Ｐの電位Ｖｐ１には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図１０（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図１０（Ｃ）では、クロックトインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔがデータ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。

例えば、差動増幅器７５１をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、薄膜トランジスタ７２１のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。

上記の方法によると、記憶素子７２２の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。もちろん、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気的特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子又は記憶素子アレイを設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成しその上に記憶素子又は記憶素子アレイを設けてもよい。

本実施形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、簡便に歩留り良く作製することができる本発明の記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

なお、本実施形態は、他の実施の形態と適宜組み合わせることができる。そのため、本実施形態で示した半導体装置が有する記憶素子には、例えばメモリ層と第１の導電層及び第２の導電層の少なくとも一方との間に絶縁層もしくは半導体層が設けられていても良い。

（実施の形態４）
本実施の形態では、上記実施の形態で示す記憶装置を有する半導体装置の一構成例に関して図面を用いて説明する。

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。

本実施形態で示す半導体装置の構成について、図１４を参照して説明する。図１４（Ａ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８を有する。

また、図１４（Ｂ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８の他、中央処理ユニット１を有しても良い。

また、図１４（Ｃ）に示すように、本発明の半導体装置２０は、非接触でデータを交信する機能を有し、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、他の回路を制御する制御回路１４、インターフェイス回路１５、記憶回路１６、バス１７、アンテナ１８、中央処理ユニット１の他、検出素子３、検出回路４からなる検出部２を有しても良い。

電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置２０の内部の各回路に供給する各種クロック信号を生成する回路である。データ復調／変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。制御回路１４は、記憶回路１６を制御する機能を有する。アンテナ１８は、電磁界或いは電波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の要素を追加した構成であってもよい。

記憶回路１６は、実施の形態１に示す記憶素子から選択される１つ又は複数の記憶素子を有する。本発明の記憶素子を用いることにより、簡便に歩留まり良く記憶回路を作製することができる。

また、記憶素子へのデータの書き込みの機会は一度だけではなく、データの追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。よって、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

また、検出部２は、温度、圧力、流量、光、磁気、音波、加速度、湿度、気体成分、液体成分、その他の特性を物理的又は化学的手段により検出することができる。なお、検出部２は、物理量または化学量を検出する検出素子３と当該検出素子３で検出された物理量または化学量を電気信号等の適切な信号に変換する検出回路４とを有している。検出素子３としては、抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード等で形成することができる。なお、検出部２は複数設けてもよく、この場合、複数の物理量または化学量を同時に検出することが可能である。

ここでいう物理量とは、温度、圧力、流量、光、磁気、音波、加速度、湿度等を指し、化学量とは、ガス等の気体成分やイオン等の液体成分等の化学物質等を指す。化学量としては、他にも、血液、汗、尿等に含まれる特定の生体物質（例えば、血液中に含まれる血糖値等）等の有機化合物も含まれる。特に、化学量を検出しようとする場合には、必然的にある特定の物質を選択的に検出することになるため、あらかじめ検出素子３に検出したい物質と選択的に反応する物質を設けておく。例えば、生体物質の検出を行う場合には、検出素子３に検出させたい生体物質と選択的に反応する酵素、抗体または微生物細胞等を高分子等に固定化して設けておくことが好ましい。

次に、複数の素子および記憶素子が設けられた基板上に、アンテナを設けた半導体装置の一構成例を図１５に示す。なお、図１５は記憶回路１６とアンテナ１８の部分断面図である。

図１５（Ａ）はパッシブマトリクス型で構成される記憶回路を有する半導体装置を示している。半導体装置は、基板１３５０上にトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５２及びアンテナとして機能する導電層１３５３とを有する。

なお、ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られず記憶素子部１３５２またはアンテナとして機能する導電層１３５３を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

記憶素子部１３５２は複数の記憶素子１３５２ａ、１３５２ｂを有する。記憶素子１３５２ａは、絶縁層１２５２上に設けられた第１の導電層１１０と、第１の導電層１１０上に設けられたメモリ層１１１ａ及び第２の導電層１１２ａとを有する。また、記憶素子１３５２ｂは、絶縁層１２５２上に設けられた第１の導電層１１０と、第１の導電層１１０上に設けられたメモリ層１１１ｂ及び第２の導電層１１２ｂとを有する。なお、個々の記憶素子１３５２ａ、１３５２ｂは隔壁（絶縁層）１３７４により分離されている。

記憶素子部１３５２における第１の導電層１１０は、トランジスタ１３０１に接続された配線に接続されており、記憶素子部１３５２は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。また、第２の導電層１１２ａ、１１２ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層５２２が形成されている。

なお、アンテナとして機能する導電層１３５３は導電層１３６０上に設けられている。導電層１３６０は、記憶素子部１３５２における第１の導電層１１０と同一工程にて形成された配線１３１０を介してトランジスタ１３００と接続されている。また、アンテナとして機能する導電層は第２の導電層１１２ａ、１１２ｂと同一の層で形成してもよい。

アンテナとして機能する導電層１３５３は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。

例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを所望の領域に選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。

トランジスタを有する層１３５１に含まれるトランジスタ１３００、１３０１は、実施の形態３で示したトランジスタ等を適宜選択し、用いることができる。

また、基板上に剥離層を設け、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５２及びアンテナとして機能する導電層１３５３を剥離し、基板上に接着層を用いて貼り付けてもよい。基板としては、実施の形態２の基板５２１で示した可撓性基板、フィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。

図１５（Ｂ）にアクティブマトリクス型の記憶回路を有する半導体装置の一例を示す。なお、図１５（Ｂ）については、図１５（Ａ）と異なる部分に関して説明する。

図１５（Ｂ）に示す半導体装置は、基板１３５０上にトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３とを有する。なお、ここではトランジスタを有する層１３５１の上方に記憶素子部１３５６及びアンテナとして機能する導電層１３５３を有する場合を示しているが、この構成に限られずトランジスタ１３０１を有する層１３５１の上方や下方に有してもよいし、記憶素子部１３５６やアンテナとして機能する導電層１３５３を、トランジスタを有する層１３５１の下方や同一の層に有しても可能である。

記憶素子部１３５６は、記憶素子１３５６ａ、１３５６ｂを有する。記憶素子１３５６ａは、絶縁層１２５２上に形成された第１の導電層１１０ａと、第１の導電層１１０ａ上に設けられたメモリ層１１１及び第２の導電層１１２とを有する。記憶素子１３５６ｂは、絶縁層１２５２上に形成された第１の導電層１１０ｂと、第１の導電層１１０ｂ上に設けられたメモリ層１１１及び第２の導電層１１２とを有する。なお、記憶素子１３５６ａ、１３５６ｂは隔壁（絶縁層）１３７４により分離されており、記憶素子部１３５６は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。また、記憶素子を構成する第１の導電層の各々には、トランジスタに接続された配線が接続されている。すなわち、記憶素子はそれぞれ一つのトランジスタに接続されている。なお、図１５（Ｂ）に示す断面方向においても、メモリ層１１１は各記憶素子で分離されていても良い。

また、基板上に剥離層を設け、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５６及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１、記憶素子部１３５６及びアンテナとして機能する導電層１３５３を剥離し、基板上に接着層を用いて貼り付けてもよい。

次に、トランジスタを有する層、アンテナに接続される端子部及び記憶素子を有する第１の基板と、当該端子部に接続されるアンテナが形成された第２の基板とを有する半導体装置の一構成例に関して図１６を用いて説明する。なお、図１６に関し図１５と異なる部分に関して説明を行う。

図１６（Ａ）はパッシブマトリクス型の記憶装置を有する半導体装置を示している。半導体装置は、基板１３５０上に形成されたトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５２と、アンテナに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有する。導電層１３５７と接続端子となる導電層１３６０とは、樹脂１３７５中に含まれる導電性粒子１３５９により電気的に接続されている。なお、トランジスタを有する層１３５１と記憶素子部１３５２等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてアンテナとして機能する導電層１３５７と接続端子となる導電層１３６０とを接続してもよい。ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５２を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

図１６（Ｂ）はアクティブマトリクス型の記憶装置が設けられた半導体装置を示している。半導体装置は、基板１３５０上に形成されたトランジスタ１３００、１３０１を有する層１３５１と、トランジスタを有する層１３５１の上方に形成される記憶素子部１３５６と、トランジスタに接続する端子部と、アンテナとして機能する導電層１３５７が形成された基板１３６５とを有する。導電層１３５７と接続端子となる導電層１３６０とは、樹脂１３７５中に含まれる導電性粒子１３５９により接続されている。なお、トランジスタを有する層１３５１と記憶素子部１３５６等を有する基板と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とは、接着性を有する樹脂１３７５により貼り合わされている。

また、銀ペースト、銅ペースト、カーボンペースト等の導電性接着剤や半田接合を行う方法を用いてトランジスタを有する層１３５１と記憶素子部１３５６等を有する基板１３５０と、アンテナとして機能する導電層１３５７が設けられた基板１３６５とを貼り合わせてもよい。ここではトランジスタを有する層１３５１の上方に記憶素子部１３５２を設けた場合を示しているが、この構成に限られず記憶素子部１３５６を、トランジスタを有する層１３５１の下方や同一の層に有してもよい。

また、基板上に剥離層を形成し、前記剥離層上にトランジスタを有する層１３５１、記憶素子部１３５２もしくは記憶素子部１３５６を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１３５１及び記憶素子部１３５２、１３５６を剥離し、基板上に接着層を用いて貼り付けてもよい。

さらには、記憶素子部１３５２、１３５６を、アンテナとして機能する導電層１３５７が設けられた基板１３６５に設けてもよい。すなわち、トランジスタを有する層が形成される第１の基板と、記憶素子部及びアンテナとして機能する導電層が形成される第２の基板とを、導電性粒子を含む樹脂により貼り合わせてもよい。また、図１５（Ａ）及び（Ｂ）に示す半導体装置と同様に、トランジスタに接続するセンサを設けてもよい。

本実施形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）が可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、簡便に歩留り良く作製することができる本発明の記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

なお、本実施形態は、他の実施の形態と適宜組み合わせることができる。そのため、本実施形態で示した半導体装置が有する記憶素子には、例えばメモリ層と第１の導電層及び第２の導電層の少なくとも一方との間に絶縁層もしくは半導体層が設けられていても良い。

（実施の形態５）
本実施の形態では、本発明の記憶素子を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１７（Ａ）に、図１７（Ａ）における線Ｘ−Ｙの断面図を図１７（Ｂ）に示す。

図１７（Ａ）に示すように、基板１４００上に記憶素子を有する記憶素子部１４０４、回路部１４２１、アンテナ１４３１が形成されている。図１７（Ａ）及び（Ｂ）は、作成工程途中であり、作製条件に耐えうる基板１４００上に記憶素子部、回路部、及びアンテナを形成した状態である。材料及び作製工程は上記実施の形態と同様に適宜選択し、作製すればよい。

基板１４００上に剥離層１４５２、絶縁層１４５３を介して記憶素子部１４０４にはトランジスタ１４４１、回路部１４２１にはトランジスタ１４４２が設けられている。トランジスタ１４４１及びトランジスタ１４４２上には絶縁層１４６１、絶縁層１４５４、絶縁層１４５５が形成されており、絶縁層１４５５上には記憶素子１４４３が形成されている。

記憶素子１４４３は、絶縁層１４５５上に設けられた第１の導電層１１０ｄと、メモリ層１１１と、第２の導電層１１２とを有し、メモリ層１１１は第１の導電層１１０ｄと第２の導電層１１２に挟持されている。なお、記憶素子１４４３は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。図１７では省略されているが、隔壁として機能する絶縁層１４６０ｂ等により多数設けられた記憶素子１４４３は個々に隔てられている。

第１の導電層１１０ｄはトランジスタ１４４１の配線層と接続されている。一方、第２の導電層１１２は、配線層１４５６ａに積層された導電層１４５７ｃと接続されている。また、絶縁層１４５５上には導電層と図１７（Ａ）で示すアンテナ１４３１が積層して設けられている。図１７（Ｂ）において、前記導電層は、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆであり、導電層１４５７ａとアンテナ１４３１ａ、導電層１４５７ｂとアンテナ１４３１ｂ、及び導電層１４５７ｆとアンテナ１４３１ｄとがそれぞれ積層された構成となっている。なお、導電層１４５７ｅとアンテナ１４３１ｃについては、絶縁層１４５５に形成された配線層１４５６ｂに達する開口部において形成されており、導電層１４５７ｅと配線層１４５６ｂとが接続されている。このようにして、アンテナと記憶素子部１４０４及び回路部１４２１とを電気的に接続されている。また、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及び１４３１ｄ下にそれぞれ形成されている導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、導電層１４５７ｆは、絶縁層１４５５とアンテナとの密着性を向上させる効果も有する。本実施の形態では、絶縁層１４５５にポリイミド膜、導電層１４５７ａ、導電層１４５７ｂ、導電層１４５７ｅ、及び導電層１４５７ｆにチタン膜、アンテナ１４３１ａ、アンテナ１４３１ｂ、アンテナ１４３１ｃ、及びアンテナ１４３１ｄにアルミニウム膜をそれぞれ用いている。

なお、第１の導電層１１０ｄとトランジスタ１４４１、導電層１４５７ｃと配線層１４５６ａ及び導電層１４５７ｅと配線層１４５６ｂとがそれぞれ接続するために絶縁層１４５５に開口（コンタクトホールとも言う）を形成している。開口を大きくし、導電層同士の接触面積を増加した方がより低抵抗となるため、本実施の形態では、第１の導電層１１０ｄとトランジスタ１４４１とが接続する開口が一番小さく、その次が導電層１４５７ｃと配線層１４５６ａとが接続する開口、導電層１４５７ｅと配線層１４５６ｂとが接続する開口が一番大きいというように順に開口を大きく設定している。本実施の形態では、第１の導電層１１０ｄとトランジスタ１４４１とが接続する開口を５μｍ×５μｍ、導電層１４５７ｃと配線層１４５６ａとが接続する開口を５０μｍ×５０μｍ、導電層１４５７ｅと配線層１４５６ｂとが接続する開口を５００μｍ×５００μｍとしている。

本実施の形態では、絶縁層１４６０ａからアンテナ１４３１ｂまでの距離ａを５００μｍ以上、第２の導電層１１２の端部から絶縁層１４６０ａの端部までの距離ｂを２５０μｍ以上、第２の導電層１１２の端部から絶縁層１４６０ｃの端部までの距離ｃを５００μｍ以上、絶縁層１４６０ｃの端部からアンテナ１４３１ｃまでの距離ｄを２５０μｍ以上としている。なお、回路部１４２１は部分的に絶縁層１４６０ｃが形成されており、トランジスタ１４４２も絶縁層１４６０ｃに覆われていない領域と覆われている領域がある。

以上のような半導体装置を用いることで、外部入力部から電源電圧や信号を記憶素子部１４０４に直接入力することで、記憶素子部１４０４にデータ（情報に相当する）を書き込む、もしくは記憶素子部１４０４からデータを読み出すことが可能となる。

また、アンテナは、記憶素子部に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。例えば、アンテナ部と記憶素子部が重なる構成であると、アンテナが交信する際に信号に載っているノイズや電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能である。

また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。

図１８（Ａ）乃至（Ｄ）に、基板１５０１上に形成されたアンテナとして機能する導電層１５０２及び記憶素子部１５０３を有するチップ状の半導体装置の例を示す。なお、半導体装置には記憶素子の他、集積回路等を搭載していても良い。

半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ（図１８（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１８（Ｂ）参照））またはリボン型の形状（図１８（Ｃ）及び（Ｄ）参照）等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。

また、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成することが好ましい。

また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。

また、アンテナを設ける場合には、１枚の基板上にトランジスタ等の半導体素子とアンテナとして機能する導電層を直接作り込んで設けてもよいし、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。

本実施形態で示した半導体装置は、データの書き込みが一度だけではなく、追加（追記）することが可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。また、簡便に歩留り良く作製することができる本発明の記憶素子を有するため、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

なお、本実施形態は、他の実施の形態と適宜組み合わせることができる。例えば、本実施形態で示した半導体装置が有する記憶素子には、メモリ層と第１の導電層及び第２の導電層の少なくとも一方との間に絶縁層もしくは半導体層が設けられていても良い。

（実施の形態６）
本発明により無線チップとして機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１９（Ａ）参照）、包装用容器類（包装紙やボトル等、図１９（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１９（Ｂ）参照）、乗物類（自転車等、図１９（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１９（Ｅ）、図１９（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

本発明の半導体装置１６１０は、本発明の記憶素子を有し、プリント基板に実装する、表面に貼る、あるいは基板に埋め込むことにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置１６１０は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置１６１０を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。

次に、本発明の半導体装置を実装した電子機器の一態様について図２０を用いて説明する。ここで例示する電子機器は携帯電話機であり、筐体１７００、１７０６、パネル１７０１、ハウジング１７０２、プリント配線基板１７０３、操作ボタン１７０４、バッテリ１７０５を有する。パネル１７０１はハウジング１７０２に脱着自在に組み込まれ、ハウジング１７０２はプリント配線基板１７０３に嵌着される。ハウジング１７０２はパネル１７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板１７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の記憶素子を有する半導体装置を用いることができる。プリント配線基板１７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。

パネル１７０１は、接続フィルム１７０８を介して、プリント配線基板１７０３と接続される。上記のパネル１７０１、ハウジング１７０２、プリント配線基板１７０３は、操作ボタン１７０４やバッテリ１７０５と共に、筐体１７００、１７０６の内部に収納される。パネル１７０１が含む画素領域１７０９は、筐体１７００に設けられた開口窓から視認できるように配置されている。

上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体１７００、１７０６内部の限られた空間を有効に利用することができる。なお、筐体１７００、１７０６は、携帯電話機の外観形状を一例として示したものであり、本実施形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。

なお、本発明の記憶素子は、第１の導電層と、メモリ層と、第２の導電層とを有し、メモリ層は第１の導電層と第２の導電層に挟持されている。なお、メモリ層は有機薄膜で被覆された導電性材料よりなるナノ粒子から構成され、液滴吐出法を用いて形成する。そのため、本発明の記憶素子は、簡便に歩留り良く作製することができる。

また、このような記憶素子を有する半導体装置は、データの書き込みが一度だけではなく、追加（追記）することが可能である。一方、書き込みを一度行った記憶素子に対しデータを消去することは不可能なため、書き換えによる偽造を防止することができる。よって、性能及び信頼性に優れた半導体装置を安価に作製することが可能である。

なお、本実施形態は、他の実施の形態と適宜組み合わせることができる。例えば、本実施形態で示した半導体装置が有する記憶素子には、メモリ層と第１の導電層及び第２の導電層の少なくとも一方との間に絶縁層もしくは半導体層が設けられていても良い。

本発明の記憶素子の一構成例について説明する図。 本発明の記憶素子の動作機構について説明する図。 書き込み後の記憶素子の一構成例を示す図。 書き込み前後のメモリ層の上面図の一例を示す図。 液滴吐出装置の一態様を示す図。 本発明の記憶素子の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置が有するメモリセルについて説明する図。 本発明の記憶素子の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置が有するメモリセルについて説明する図。 薄膜トランジスタの一態様について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置の一構成例について説明する図。 本発明の半導体装置の断面の一部を説明する図。 本発明の半導体装置の断面の一部を説明する図。 本発明の半導体装置について説明する図。 本発明のチップ状の半導体装置について説明する図。 本発明の半導体装置を搭載した物品について説明する図。 本発明の半導体装置を搭載した携帯電話について説明する図。

符号の説明

１１０ 第１の導電層
１１１ メモリ層
１１２ 第２の導電層
１１３ 有機薄膜
１１４ ナノ粒子
１２０ 導電部
１２１ 導電部
３００ 層
４００ 半導体装置
４０１ 記憶素子
４０２ 記憶素子
４１１ メモリセルアレイ
４１２ デコーダ
４１３ デコーダ
４１４ セレクタ
４１５ 読み出し／書き込み回路
４５０ 抵抗素子
４５１ 差動増幅器
４５２ トランジスタ
４５３ クロックトインバータ
５１０ 第１の導電層
５１２ 第２の導電層
５２０ 隔壁（絶縁層）
５２１ 基板
５２２ 絶縁層
６１１ ダイオード
６１２ 導電層
６１３ 半導体層
６１４ 層間絶縁膜
６２１ 隔壁（絶縁層）

Claims (21)

1. 第１の導電層と、第２の導電層と、複数の導電性材料よりなるナノ粒子と絶縁膜とを有し、
   前記第２の導電層は、前記絶縁膜と前記ナノ粒子とが交互に配置された領域を介して前記第１の導電層上に設けられていることを特徴とする記憶素子。
2. 請求項１において、
   電圧の印加により前記ナノ粒子が互いに融着して形成された、前記第１の導電層と前記第２の導電層とを電気的に接続する導電部を有することを特徴とする記憶素子。
3. 第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持されたメモリ層とを有し、
   前記メモリ層は、有機薄膜で被覆された導電性材料よりなるナノ粒子から構成された部分と、前記ナノ粒子が融着して形成された導電部とを有し、
   前記第１の導電層と前記第２の導電層は前記導電部を介して電気的に接続されていることを特徴とする記憶素子。
4. 請求項３において、
   前記ナノ粒子から構成された部分は、液滴吐出法を用いて形成されていることを特徴する記憶素子。
5. 請求項３または請求項４において、
   前記ナノ粒子の粒径は１ｎｍ以上２００ｎｍ以下であることを特徴とする記憶素子。
6. 請求項３乃至請求項５のいずれか一項において、
   前記有機薄膜は、少なくとも前記導電性材料と配位結合を形成することが可能な物質もしくは界面活性剤より構成されていることを特徴とする記憶素子。
7. 請求項６において、
   前記有機薄膜には、さらに還元剤、樹脂、可塑剤が含まれていることを特徴とする記憶素子。
8. 請求項３乃至請求項７のいずれか一項において、
   前記導電部は、前記第１の導電層と前記第２の導電層間に電圧を印加することにより形成されることを特徴とする記憶素子。
9. 請求項３乃至請求項８のいずれか一において、
   前記導電部は、前記メモリ層につき１つであることを特徴とする記憶素子。
10. 請求項３乃至請求項９のいずれか一項において、
    前記第１の導電層と前記第２の導電層の間には、一定の距離が保持されていることを特徴とする記憶素子。
11. 請求項２乃至請求項１０のいずれか一項において、
    前記導電部の形状は、柱状、錐状もしくは球状であることを特徴する記憶素子。
12. 請求項１乃至請求項１１のいずれか一項において、
    前記第１の導電層に接して絶縁層が設けられていることを特徴とする記憶素子。
13. 請求項１乃至請求項１２のいずれか一項において、
    前記第２の導電層と接して絶縁層が設けられていることを特徴とする記憶素子。
14. 請求項１２または請求項１３において、
    前記絶縁層は液滴吐出法を用いて形成されることを特徴とする記憶素子。
15. 請求項１乃至請求項１１のいずれか一項において、
    前記第１の導電層と接して半導体層が設けられていることを特徴とする記憶素子。
16. 請求項１乃至請求項１１及び請求項１５のいずれか一項において、
    前記第２の導電層と接して半導体層が設けられていることを特徴とする記憶素子。
17. 請求項１５または請求項１６において、
    前記半導体層は液滴吐出法を用いて形成されることを特徴とする記憶素子。
18. マトリクス状に配置された複数の記憶素子を有し、
    前記複数の記憶素子の各々は、第１の導電層と、第２の導電層と、前記第１の導電層と前記第２の導電層に挟持されたメモリ層とを有し、
    前記メモリ層は、有機薄膜で被覆された導電性材料よりなるナノ粒子から構成され、
    前記複数の記憶素子のうち少なくとも一のメモリ層は、前記第１の導電層と前記第２の導電層を電気的に接続する導電部を有することを特徴とする半導体装置。
19. 請求項１８において、
    前記導電部は、前記メモリ層が有する一部のナノ粒子が互いに融着して形成されたことを特徴とする半導体装置。
20. 請求項１８または請求項１９において、
    前記複数の記憶素子の各々は、薄膜トランジスタに電気的に接続されていることを特徴とする半導体装置。
21. 請求項２０において、
    前記薄膜トランジスタはガラス基板もしくは可撓性基板上に設けられていることを特徴とする半導体装置。

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