JP2008205403A - 集積回路 - Google Patents
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Abstract
【解決手段】誘電体層2内のパッド電極6を構成する導体層5のパターン直下において、各導体層4a〜4eには、スパイラルインダクタを構成する配線が形成されており、各配線が配線に沿って形成されたビアホール10b〜10eで互いに接続されることにより、一つのインダクタ素子9が構成されており、インダクタ素子9の両端はそれぞれビアホール10aと10fとによって、導体層3及び導体層5にそれぞれ接続されている。
【選択図】図1
Description
そのため、必要な配線に加えて、ダミーメタルと呼ばれる浮遊導体が付加することで配線層内のメタルの割合を一定割合を保つようにしている。
図4(a)は、上面透視図であり、(b)は(a)中の一点鎖線A−A’における断面図であり、(c)はパッド部の等価回路である。
導電性のシリコン基板1による損失を低減するため、シリコン基板1上部には、導体層3により遮蔽用のグランド面が形成されている。なお、グランド面は、全面を導体層3とするだけでなく、格子状の配線により構成される場合もある。
また、特許文献2には、図6に示す構成が示されている(ただし、特許文献2にはパッド電極ではなく受動素子の場合が記載)。図6(a)は、断面図であり、(b)は、パッド部の等価回路である。この構成では、誘電体層2内部のパッド電極6の直下に導体層4が形成されている。導体層3、4は、ビアホール8及び導体層5に形成されたインダクタ素子9を介して接続されている。
また、特許文献2に開示される構成では、インダクタ素子9を形成するための領域が付加的に必要であるという問題があった。
本発明を好適に実施した第1の実施形態について説明する。図1に、本実施形態にかかる集積回路の構成を示す。図1(a)は、パッド電極構造の上面透視図であり(b)は、(a)中の一点鎖線B−B’における断面図である。
誘電体層2内のパッド電極6を構成する導体層5のパターン直下において、各導電体層4a〜4eには、スパイラルインダクタを構成する配線が形成されている。さらに、各配線が、配線に沿って形成されたビアホール10b〜10eで互いに接続されることにより、一つのインダクタ素子9が構成されている。インダクタ素子9の両端は、それぞれ、ビアホール10a、10fによって、導体層3と導体層5とに接続されている。導体層3と導体層5との間の容量と、インダクタ素子9とが図5に示した公知構造と同様に並列共振することによって、容量の影響が除去される。
本発明を好適に実施した第2の実施形態について説明する。
図2に本実施形態に係る集積回路の構成を示す。図2(a)は、パッド電極構造の上面透視図であり、(b)は(a)中一点鎖線C−C’における断面図であり(c)はパッド部の等価回路である。
計算は、誘電体層2の比誘電率を4.4、層厚を4.5μm、パッド電極層を2μm、各内層導体層厚を0.3μm、各導体層間を0.5μmとして行った。
本実施形態に係る集積回路では、60GHz帯の反射特性が大きく改善されていることが確認できる。
インダクタ素子をさらに分割(3個、4個、又はそれ以上に)することでより広帯域に亘って反射特性を向上させることが可能である。
本発明を好適に実施した第3の実施形態について説明する。
図3に、本実施形態に係る集積回路の構成を示す。図3(a)は、パッド電極構造の上面透視図であり、(b)は(a)中の一点鎖線D−D’における断面図である。
パッド電極6部において、導体層4d、4eに形成されたダミーメタル7とビアホール10eとから構成された複数の柱状導体11が、ビアホール10fによって導体層5と接続されている。また、導体層4a〜4cには、スパイラルインダクタを構成する配線が形成される。さらに、各配線が、配線に沿って形成されたビアホール10b、10cで互いに接続されることにより、一つのインダクタ素子9が構成されている。インダクタ素子9の両端は、それぞれ、ビアホール10aと10dとによって、導体層3と柱状導体11とに接続されている。
例えば、上記各実施形態においては、スパイラルインダクタの例を示したが、インダクタ素子として、所望のインダクタンスが得られるような長さを持つ配線やメアンダラインを使用しても構わない。
また、本発明は配線7層のCMOSプロセスで作製したICのみならず、すくなくとも3層の多層配線を使用した他のICやセラミック基板などにおいても、パッド容量の影響を除去するために適用可能である。
このように、本発明は様々な変形が可能である。
2 誘電体層
3、4a、4b、4c、4d、4e、5 導体層
6 パッド電極
7 ダミーメタル
8、10a、10b、10c、10d、10e、10f ビアホール
9、9a、9b インダクタ
11 柱状導体
Claims (10)
- 第1の誘電体層の一方の面に形成された第1の導体層と、他方の面に形成された第2の導体層とを有する集積回路であって、
前記第1の誘電体層の内部には、前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する第3の導体層が形成されており、
前記第1のインダクタ素子の両端のそれぞれが、第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって、前記第1から第3の各導体層の間で形成される容量と、前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。 - 第1の誘電体層の一方の面に形成された第1の導体層と、他方の面に形成された第2の導体層とを有する集積回路であって、
前記第1の誘電体層の内部には、前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する第3の導体層と、前記第1の導体層と前記第3の導体層との間に複数の第1のビアホールによって前記電極パターンと接続された少なくとも1層の第4の導体層とが形成されており、
前記第1のインダクタ素子の両端のそれぞれが、第2及び第3のビアホールによって前記第2の導体層と前記第4の導体層とに接続されることによって、前記第1から第4の各導体層の間で形成される容量と、前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。 - 第1の誘電体層の一方の面に形成された第1の導体層と、他方の面に形成された第2の導体層とを有する集積回路であって、
前記第1の誘電体層の内部には、前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する複数の第3の導体層が形成されており、
前記第3の導体層の各層に形成された前記第1のインダクタ素子同士が、第1のビアホールで直列に接続されることによって第2のインダクタ素子を構成しており、
前記第2のインダクタ素子の両端のそれぞれが、第2及び第3のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって、前記第1から第3の各導体層の間で形成される容量と、前記第2のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。 - 第1の誘電体層の一方の面に形成された第1の導体層と、他方の面に形成された第2の導体層とを有する集積回路であって、
前記第1の誘電体層の内部には、前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を形成する複数の第3の導体層が形成されており、
前記第3の導体層の各層に形成された前記第1のインダクタンス素子同士が、第1のビアホールで直列に接続されることによって、第2のインダクタ素子を構成しており、
前記第1の導体層と前記第3の導体層との間に、複数の第2のビアホールによって前記電極パターンと接続された第4の導体層が少なくとも1層形成されており、
前記第2のインダクタ素子の両端のそれぞれが、第3及び第4のビアホールによって前記第2の導体層と前記第4の導体層とに接続されることによって、前記第1から第4の各導体層の間に形成される容量と、前記第2のインダクタ素子とが並列共振回路を構成していることを特徴とする集積回路。 - 前記第1のインダクタ素子は、スパイラルインダクタであることを特徴とする請求項1から4のいずれか1項記載の集積回路。
- 第1の誘電体層の一方の面に形成された第1の導体層と、他方の面に形成された第2の導体層とを有する集積回路であって、
前記第1の誘電体層の内部には、前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する複数の第3の導体層が形成されており、
前記第1のインダクタ素子は、前記第3の導体層の導体を第3のビアホールで並列に接続することによって構成されており、
前記第1のインダクタ素子の両端のそれぞれが、第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって、前記第1から第3の各導体層の間で形成される容量と、前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。 - 第1の誘電体層の一方の面に形成された第1の導体層と、他方の面に形成された第2の導体層とを有する集積回路であって、
前記第1の誘電体層の内部には、前記第1の導体層に形成された信号入出力用電極パターンの直下に第1のインダクタ素子を構成する複数の第3の導体層が形成されており、
前記第1のインダクタ素子は、前記第3の導体層の導体を第3のビアホールで2層以上並列に接続することによって複数構成された2以上の第2のインダクタンス素子を、第4のビアホールで直列に接続することによって構成されており、
前記第1のインダクタ素子の両端のそれぞれが、第1及び第2のビアホールによって前記電極パターンと前記第2の導体層とに接続されることによって、前記第1から第3の各導体層の間で形成される容量と、前記第1のインダクタ素子とが並列共振回路を形成していることを特徴とする集積回路。 - 前記第3の導体層の導体は、スパイラルインダクタであることを特徴とする請求項6又は7記載の集積回路。
- 前記第1の誘電体層の前記第2の導体層が形成された表面に、前記第2の導体層に接して第2の誘電体層が形成されていることを特徴とする請求項1から8のいずれか1項記載の集積回路。
- 前記第2の誘電体層がシリコンで形成されていることを特徴とする請求項9記載の集積回路。
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