JP2008205330A5

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Publication number: JP2008205330A5
Application number: JP2007041683A
Authority: JP
Filing date: 2007-02-22
Publication date: 2010-04-02
Anticipated expiration: 2027-02-22

Claims

絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
前記メモリセルアレイは、第１のゲート電極層、第１のソース領域及び第１のドレイン領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
前記駆動回路部は、第２のゲート電極層、第２のソース領域及び第２のドレイン領域を含み前記第１の半導体層より膜厚の薄い第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有することを特徴とする半導体装置。 A memory including a memory cell array and a driver circuit portion provided over a substrate having an insulating surface;
The memory cell array includes a first gate electrode layer, a first semiconductor layer including a first source region and a first drain region, and a first thin film transistor including a first gate insulating layer,
The drive circuit section includes a second gate electrode layer, a second source region, and a second drain region, a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, and a second gate insulating layer A semiconductor device comprising: a second thin film transistor including:

絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
前記メモリセルアレイは、第１のゲート電極層、第１のソース領域及び第１のドレイン領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
前記駆動回路部は、第２のゲート電極層、第２のソース領域及び第２のドレイン領域を含み前記第１の半導体層より膜厚の薄い第２の半導体層、並びに前記第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有することを特徴とする半導体装置。 A memory including a memory cell array and a driver circuit portion provided over a substrate having an insulating surface;
The memory cell array includes a first gate electrode layer, a first semiconductor layer including a first source region and a first drain region, and a first thin film transistor including a first gate insulating layer,
The drive circuit section includes a second gate electrode layer, a second source region, a second drain region, a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, and the first gate insulation. A semiconductor device including a second thin film transistor including a second gate insulating layer having a thickness smaller than that of the layer.

絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
前記メモリセルアレイは、第１のゲート電極層、第１のソース領域及び第１のドレイン領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
前記駆動回路部は、第２のゲート電極層、第２のソース領域及び第２のドレイン領域を含み前記第１の半導体層より膜厚の薄い第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、
前記第１のゲート電極層及び前記第２のゲート電極層の側面にサイドウォール構造の絶縁層が設けられていることを特徴とする半導体装置。 A memory including a memory cell array and a driver circuit portion provided over a substrate having an insulating surface;
The memory cell array includes a first gate electrode layer, a first semiconductor layer including a first source region and a first drain region, and a first thin film transistor including a first gate insulating layer,
The drive circuit section includes a second gate electrode layer, a second source region, and a second drain region, a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, and a second gate insulating layer A second thin film transistor comprising:
A semiconductor device, wherein an insulating layer having a sidewall structure is provided on side surfaces of the first gate electrode layer and the second gate electrode layer.

絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
前記メモリセルアレイは、第１のゲート電極層、第１のソース領域及び第１のドレイン領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
前記駆動回路部は、第２のゲート電極層、第２のソース領域及び第２のドレイン領域を含み前記第１の半導体層より膜厚の薄い第２の半導体層、並びに前記第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、
前記第１のゲート電極層及び前記第２のゲート電極層の側面にサイドウォール構造の絶縁層が設けられていることを特徴とする半導体装置。 A memory including a memory cell array and a driver circuit portion provided over a substrate having an insulating surface;
The memory cell array includes a first gate electrode layer, a first semiconductor layer including a first source region and a first drain region, and a first thin film transistor including a first gate insulating layer,
The drive circuit section includes a second gate electrode layer, a second source region, a second drain region, a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, and the first gate insulation. A second thin film transistor including a second gate insulating layer that is thinner than the layer;
A semiconductor device, wherein an insulating layer having a sidewall structure is provided on side surfaces of the first gate electrode layer and the second gate electrode layer.

絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
前記メモリセルアレイは、第１のゲート電極層、第１のソース領域及び第１のドレイン領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
前記駆動回路部は、第２のゲート電極層、第２のソース領域及び第２のドレイン領域を含み前記第１の半導体層より膜厚の薄い第２の半導体層、並びに第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、
前記第１のゲート電極層及び前記第２のゲート電極層の側面にサイドウォール構造の絶縁層と、
前記第１のソース領域、前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域の表面にシリサイドとが設けられていることを特徴とする半導体装置。 A memory including a memory cell array and a driver circuit portion provided over a substrate having an insulating surface;
The memory cell array includes a first gate electrode layer, a first semiconductor layer including a first source region and a first drain region, and a first thin film transistor including a first gate insulating layer,
The drive circuit section includes a second gate electrode layer, a second source region, and a second drain region, a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, and a second gate insulating layer A second thin film transistor comprising:
An insulating layer having a sidewall structure on side surfaces of the first gate electrode layer and the second gate electrode layer;
A semiconductor device, wherein silicide is provided on surfaces of the first source region, the first drain region, the second source region, and the second drain region.

絶縁表面を有する基板上に設けられたメモリセルアレイ及び駆動回路部を含むメモリを有し、
前記メモリセルアレイは、第１のゲート電極層、第１のソース領域及び第１のドレイン領域を含む第１の半導体層、並びに第１のゲート絶縁層を含む第１の薄膜トランジスタを有し、
前記駆動回路部は、第２のゲート電極層、第２のソース領域及び第２のドレイン領域を含み前記第１の半導体層より膜厚の薄い第２の半導体層、並びに前記第１のゲート絶縁層より膜厚の薄い第２のゲート絶縁層を含む第２の薄膜トランジスタを有し、
前記第１のゲート電極層及び前記第２のゲート電極層の側面にサイドウォール構造の絶縁層と、
前記第１のソース領域、前記第１のドレイン領域、前記第２のソース領域、及び前記第２のドレイン領域の表面にシリサイドとが設けられていることを特徴とする半導体装置。 A memory including a memory cell array and a driver circuit portion provided over a substrate having an insulating surface;
The memory cell array includes a first gate electrode layer, a first semiconductor layer including a first source region and a first drain region, and a first thin film transistor including a first gate insulating layer,
The drive circuit section includes a second gate electrode layer, a second source region, a second drain region, a second semiconductor layer having a thickness smaller than that of the first semiconductor layer, and the first gate insulation. A second thin film transistor including a second gate insulating layer that is thinner than the layer;
An insulating layer having a sidewall structure on side surfaces of the first gate electrode layer and the second gate electrode layer;
A semiconductor device, wherein silicide is provided on surfaces of the first source region, the first drain region, the second source region, and the second drain region.

請求項１乃至６のいずれか一項において、前記第１の半導体層及び前記第２の半導体層は側面にサイドウォール構造の絶縁層を有することを特徴とする半導体装置。 7. The semiconductor device according to claim 1, wherein each of the first semiconductor layer and the second semiconductor layer includes an insulating layer having a sidewall structure on a side surface.

請求項１乃至７のいずれか一項において、前記メモリは昇圧回路を有し、
前記昇圧回路は、第３のゲート電極層、第３のソース領域及び第３のドレイン領域を含み前記第２の半導体層より膜厚の厚い第３の半導体層、並びに第３のゲート絶縁層を含む第３の薄膜トランジスタを有することを特徴とする半導体装置。 The memory according to any one of claims 1 to 7, wherein the memory includes a booster circuit.
The booster circuit includes a third gate electrode layer, a third source region, a third drain region, a third semiconductor layer that is thicker than the second semiconductor layer, and a third gate insulating layer. A semiconductor device comprising a third thin film transistor including the semiconductor device.

請求項１乃至７のいずれか一項において、前記絶縁表面を有する基板上に電源回路を有し、
前記電源回路は、第３のゲート電極層、第３のソース領域及び第３のドレイン領域を含み前記第２の半導体層より膜厚の厚い第３の半導体層、並びに第３のゲート絶縁層を含む第３の薄膜トランジスタを有することを特徴とする半導体装置。 In any 1 paragraph of Claims 1 thru / or 7, It has a power circuit on a substrate which has the insulating surface,
The power supply circuit includes a third gate electrode layer, a third source region, a third drain region, a third semiconductor layer having a thickness greater than that of the second semiconductor layer, and a third gate insulating layer. A semiconductor device comprising a third thin film transistor including the semiconductor device.

請求項１乃至９のいずれか一項において、前記絶縁表面を有する基板上に、ｐ型を付与する不純物元素が添加された絶縁層を有し、前記第１の薄膜トランジスタおよび前記第２の薄膜トランジスタは前記ｐ型を付与する不純物元素が添加された絶縁層上に設けられていることを特徴とする半導体装置。10. The semiconductor device according to claim 1, further comprising: an insulating layer to which an impurity element imparting p-type conductivity is added over the substrate having the insulating surface, wherein the first thin film transistor and the second thin film transistor include: A semiconductor device, wherein the semiconductor device is provided over an insulating layer to which the impurity element imparting p-type conductivity is added.