JP2008205323A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素電界効果型トランジスタにおけるオン抵抗を低減するための技術に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique for reducing on-resistance in a silicon carbide field effect transistor.
次世代の高耐圧低損失スイッチング素子として、炭化珪素を用いた縦型電界効果型トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）が期待されている。本素子は、従来から用いられている珪素によるトランジスタに比べて損失の少ない素子となることが物理的性質から示されているが、その改善効果はまだ十分ではない。とりわけ、導通時の損失となるオン抵抗を低減することが重要である。オン抵抗の成分としては、炭化珪素中を流れた電流を外部に出力するための炭化珪素／金属間での抵抗（コンタクト抵抗）、コンタクト部とチャネル部とを接続するソース領域の抵抗（ソース抵抗）、ＭＯＳ界面に形成されたチャネル領域の抵抗（チャネル抵抗）、隣接ウェル間に形成されるＪＦＥＴ領域の抵抗（ＪＦＥＴ抵抗）、高耐圧を保持するためのドリフト層の抵抗（ドリフト抵抗）、および、炭化珪素基板の抵抗が挙げられる。 As a next generation high withstand voltage low loss switching element, a vertical field effect transistor (SiC-MOSFET) using silicon carbide is expected. Although it has been shown from the physical properties that this element is an element with less loss compared to a silicon transistor that has been used conventionally, the improvement effect is not yet sufficient. In particular, it is important to reduce the on-resistance that becomes a loss during conduction. The on-resistance component includes silicon carbide / metal resistance (contact resistance) for outputting a current flowing in silicon carbide to the outside, and resistance of the source region (source resistance) connecting the contact portion and the channel portion. ), Resistance of the channel region formed at the MOS interface (channel resistance), resistance of the JFET region formed between adjacent wells (JFET resistance), resistance of the drift layer for maintaining a high breakdown voltage (drift resistance), and And the resistance of a silicon carbide substrate.
まず、コンタクト抵抗の低減に着目すると、そのためには、金属種や熱処理温度、炭化珪素基板中のコンタクト領域の不純物濃度などの最適化によるところが大きい。一方、例えば特許文献１に示されているように、コンタクト領域に熱処理によって凹凸構造（バンチングステップ）を形成しておくことで、低コンタクト抵抗を図る手法も提示されている。 First, when attention is focused on reducing the contact resistance, this is largely due to optimization of the metal species, the heat treatment temperature, the impurity concentration of the contact region in the silicon carbide substrate, and the like. On the other hand, for example, as shown in Patent Document 1, a technique for reducing contact resistance by forming a concavo-convex structure (bunching step) in a contact region by heat treatment is also proposed.
また、チャネル抵抗の低減に着目すると、そのためには、ＭＯＳ界面の高品質化（平滑化）による実効移動度の増加とともに、チャネル長の低減が効果的である。しかしながら、炭化珪素中に形成されるアクセプタ及びドナーのエネルギー準位が浅い、一般的に用いられるアルミニュームや窒素やリンなどの不純物の熱拡散係数は非常に小さく、それらの活性化アニールも１５００℃もの高温で行う必要があるため、シリコンプロセスで用いられている手法（二重拡散法やゲート電極を用いた自己整合的手法）が適用できない。すなわち、このような炭化珪素の特徴を考慮に入れた微細チャネル形成方法が望まれている。 Focusing on the reduction of channel resistance, for this purpose, it is effective to reduce the channel length as well as increase the effective mobility by improving the quality (smoothing) of the MOS interface. However, the acceptor and donor energy levels formed in silicon carbide are shallow, the thermal diffusion coefficients of commonly used impurities such as aluminum, nitrogen and phosphorus are very small, and their activation annealing is also performed at 1500 ° C. Since it needs to be performed at a high temperature, methods used in the silicon process (double diffusion method or self-aligned method using a gate electrode) cannot be applied. That is, there is a demand for a method for forming a fine channel that takes into account such characteristics of silicon carbide.
一方、不純物の活性化アニールによってバンチングステップが生じることでＭＯＳ界面が荒れることが知られている。特許文献１や特許文献２には、活性化アニール後に平滑な炭化珪素表面を得るためには、グラファイトなどの炭化物／有機物によって表面を覆った状態で熱処理を行うことが効果的であることが提示されている。 On the other hand, it is known that a MOS interface is roughened by a bunching step caused by impurity activation annealing. Patent Document 1 and Patent Document 2 show that in order to obtain a smooth silicon carbide surface after activation annealing, it is effective to perform a heat treatment with the surface covered with a carbide / organic material such as graphite. Has been.
しかし、従来例の手法によれば、高温での活性化アニール後に平滑な炭化珪素表面を部分的に得ることは可能であるが、チャネル長を決定するような効果はなく、素子のチャネル抵抗を低減するためには不十分である。すなわち、寸法制御されたチャネル領域に対して、平滑なＭＯＳ界面を適切に寸法制御し形成することが望まれている。また、コンタクト抵抗やソース抵抗についても、より低減することも望まれている。 However, according to the conventional method, a smooth silicon carbide surface can be partially obtained after activation annealing at a high temperature, but there is no effect of determining the channel length, and the channel resistance of the device is reduced. Insufficient to reduce. That is, it is desired that a smooth MOS interface be appropriately dimensionally controlled and formed with respect to a dimension-controlled channel region. It is also desired to further reduce contact resistance and source resistance.
本発明は以上の問題点に鑑みてなされたものであり、オン抵抗を低減できる半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor device capable of reducing on-resistance and a method for manufacturing the same.
本発明に係る半導体装置の製造方法は、第１導電型不純物を含む炭化珪素からなるエピタキシャル結晶成長層が表面の全面に配置され第１導電型不純物を含む炭化珪素からなる基板を用意する工程と、前記エピタキシャル結晶成長層内において表面付近の一部の領域に第２導電型不純物注入マスクにより第２導電型不純物を注入することにより第２導電型領域を形成する第２導電型領域形成工程と、前記第２導電型領域内において表面付近の一部の領域に前記第２導電型不純物注入マスクを含む第１導電型不純物注入マスクにより第１導電型不純物を注入することにより第１導電型領域を形成する第１導電型領域形成工程と、前記第１乃至第２導電型領域を含む前記エピタキシャル結晶成長層表面の一部の領域を保護膜で保護しつつ熱処理を施すことにより前記第１乃至第２導電型不純物を活性化させる熱処理工程と、前記一部の領域を含む所定領域上にゲート電極を形成する工程とを備える。 A method of manufacturing a semiconductor device according to the present invention includes a step of preparing a substrate made of silicon carbide containing a first conductivity type impurity, wherein an epitaxial crystal growth layer made of silicon carbide containing a first conductivity type impurity is disposed on the entire surface. A second conductivity type region forming step of forming a second conductivity type region by implanting a second conductivity type impurity into a partial region near the surface in the epitaxial crystal growth layer using a second conductivity type impurity implantation mask; The first conductivity type region is implanted by injecting the first conductivity type impurity into the partial region near the surface in the second conductivity type region using the first conductivity type impurity implantation mask including the second conductivity type impurity implantation mask. Forming a first conductivity type region, and heat-treating while protecting a partial region of the epitaxial crystal growth layer surface including the first and second conductivity type regions with a protective film. Comprising a heat treatment step of activating the first or second conductivity type impurities by Succoth, and forming a gate electrode on a predetermined region including the partial region.
本発明に係る半導体装置の製造方法は、不純物を活性化させる熱処理工程において、エピタキシャル結晶成長層表面の一部の領域を保護膜で保護しつつ熱処理を施す。従って、チャネルが形成されるチャネル領域の表面を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップを形成することができる。従って、チャネル抵抗及びコンタクト抵抗を同時に低減すなわちオン抵抗を低減することができる。 In the semiconductor device manufacturing method according to the present invention, in the heat treatment step for activating the impurities, the heat treatment is performed while protecting a partial region of the surface of the epitaxial crystal growth layer with a protective film. Therefore, the bunching step can be formed in the region where the contact with the metal is formed while keeping the surface of the channel region where the channel is formed smooth. Accordingly, the channel resistance and the contact resistance can be simultaneously reduced, that is, the on-resistance can be reduced.
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置としてのＳｉＣ−ＭＯＳＦＥＴ（縦型電界効果型トランジスタ）の構造を示す断面図である。
<Embodiment 1>
1 is a cross-sectional view showing a structure of a SiC-MOSFET (vertical field effect transistor) as a silicon carbide semiconductor device according to the first embodiment.
図１において、基板１は、第１導電型不純物を含む炭化珪素からなる。基板１の表面の全面には、第１導電型不純物を含む炭化珪素からなるエピタキシャル結晶成長層２が配置されている。エピタキシャル結晶成長層２内においては、表面付近の一部の領域に第２導電型領域３が配置されている。第２導電型領域３内においては、表面付近の一部の領域に第１導電型領域４が配置されている。エピタキシャル結晶成長層２の一部の領域上には、ゲート絶縁膜６を介してゲート電極７が配置されている。 In FIG. 1, a substrate 1 is made of silicon carbide containing a first conductivity type impurity. An epitaxial crystal growth layer 2 made of silicon carbide containing a first conductivity type impurity is disposed on the entire surface of the substrate 1. In the epitaxial crystal growth layer 2, the second conductivity type region 3 is arranged in a partial region near the surface. In the second conductivity type region 3, the first conductivity type region 4 is arranged in a partial region near the surface. A gate electrode 7 is disposed on a partial region of the epitaxial crystal growth layer 2 via a gate insulating film 6.
エピタキシャル結晶成長層２において、ゲート電極７が配置されている領域の一部は、表面にバンチングステップ（図の凹凸部分）が形成されない平滑な第１領域となっている。また、エピタキシャル結晶成長層２において、第１領域以外は、表面にバンチングステップが形成された第２領域となっている。 In the epitaxial crystal growth layer 2, a part of the region where the gate electrode 7 is disposed is a smooth first region where a bunching step (uneven portion in the figure) is not formed on the surface. In addition, in the epitaxial crystal growth layer 2, except for the first region, a bunching step is formed on the surface.
図１において、第２導電型領域３のうち第１導電型領域４が配置されない領域には、表面付近にチャネルが形成される（チャネル領域）が、このチャネル領域は、表面にバンチングステップが形成されない平滑な第１領域である。従って、チャネル抵抗を低減することができる。 In FIG. 1, a channel is formed in the vicinity of the surface of the second conductivity type region 3 where the first conductivity type region 4 is not disposed (channel region). A bunching step is formed on the surface of the channel region. This is a smooth first region that is not performed. Accordingly, channel resistance can be reduced.
また、図１に示されるように、ゲート電極７が配置されておらず且つ表面にバンチングステップが形成された第２領域において、第１導電型領域４は、合金層５を介して配線金属９と接触している。従って、コンタクト抵抗やソース抵抗を低減することができる。 Further, as shown in FIG. 1, in the second region where the gate electrode 7 is not disposed and the bunching step is formed on the surface, the first conductivity type region 4 is connected to the wiring metal 9 via the alloy layer 5. In contact with. Therefore, contact resistance and source resistance can be reduced.
図２〜７は、図１のＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。 2 to 7 are cross-sectional views showing a method for manufacturing the SiC-MOSFET of FIG.
まず、図２を参照して、第１導電型不純物を含む炭化珪素からなる基板１を用意する。基板１はｃ軸方向に対して８°以下に傾斜された面方位を持つことが望ましい。基板１には、表面側に第１導電型のエピタキシャル結晶成長層２が、不純物濃度１×１０13〜１×１０17ｃｍ-3の範囲かつ厚み５〜２００μｍの範囲で形成されている。 First, referring to FIG. 2, substrate 1 made of silicon carbide containing a first conductivity type impurity is prepared. The substrate 1 preferably has a plane orientation inclined at 8 ° or less with respect to the c-axis direction. An epitaxial crystal growth layer 2 of the first conductivity type is formed on the substrate 1 on the surface side in an impurity concentration range of 1 × 10 13 to 1 × 10 17 cm −3 and a thickness of 5 to 200 μm.
次に、図３を参照して、エピタキシャル結晶成長層２上において、酸化珪素や窒化珪素などを材料とするインナーマスク１０を形成する。このインナーマスク１０は、材料の堆積と写真製版とエッチングとを順次行うことにより形成される。そして、基板１表面側から不純物をイオン注入することによって、エピタキシャル結晶成長層２内に部分的に第２導電型領域３を形成する。第２導電型領域３の深さは、エピタキシャル結晶成長層２の深さを超えないように、例えば０．３〜２．０μｍの範囲で定められる。また、第２導電型領域３の不純物濃度は、エピタキシャル結晶成長層２の不純物濃度を超えて１×１０16〜１×１０19ｃｍ-3程度の範囲で定められることが望ましい。 Next, referring to FIG. 3, an inner mask 10 made of silicon oxide, silicon nitride or the like is formed on the epitaxial crystal growth layer 2. The inner mask 10 is formed by sequentially performing material deposition, photolithography and etching. Then, the second conductivity type region 3 is partially formed in the epitaxial crystal growth layer 2 by ion-implanting impurities from the surface side of the substrate 1. The depth of the second conductivity type region 3 is determined in the range of, for example, 0.3 to 2.0 μm so as not to exceed the depth of the epitaxial crystal growth layer 2. The impurity concentration of the second conductivity type region 3 is preferably determined in the range of about 1 × 10 16 to 1 × 10 19 cm −3 exceeding the impurity concentration of the epitaxial crystal growth layer 2.
次に、図４を参照して、インナーマスク１０の両側壁に、炭素を含有する材料からなるサイドウォール１１を形成する。このサイドウォール１１は、例えばフォトレジストなどの有機塗料をスピン塗布後、ベークし、反応性イオンエッチングなどの異方性エッチングを行うことによって形成されてもよく（第１のサイドウォール形成方法）、あるいは、ダイヤモンドライクカーボンやアモルファスカーボンなどを気相成長させてから、異方性エッチングを行うことによって形成されてもよい（第２のサイドウォール形成方法）。このようにして形成したサイドウォール１１とインナーマスク１０とを複合マスクとして不純物をイオン注入することで、第１導電型領域４が形成される。この第１導電型領域４の深さは、第２導電型領域３の深さを超えないように定められる。また、第１導電型領域４の不純物濃度は、第２導電型領域３の不純物濃度を超えて１×１０18〜１×１０21ｃｍ-3程度の範囲で定められることが望ましい。 Next, referring to FIG. 4, sidewalls 11 made of a material containing carbon are formed on both side walls of inner mask 10. The sidewall 11 may be formed, for example, by spin coating an organic paint such as a photoresist and then baking and performing anisotropic etching such as reactive ion etching (first sidewall forming method), Alternatively, it may be formed by performing vapor phase growth of diamond-like carbon, amorphous carbon or the like and then performing anisotropic etching (second sidewall formation method). The first conductivity type region 4 is formed by ion-implanting impurities using the side wall 11 and the inner mask 10 formed in this way as a composite mask. The depth of the first conductivity type region 4 is determined so as not to exceed the depth of the second conductivity type region 3. The impurity concentration of the first conductivity type region 4 is preferably determined in the range of about 1 × 10 18 to 1 × 10 21 cm −3 exceeding the impurity concentration of the second conductivity type region 3.
すなわち、本実施の形態においては、インナーマスク１０が第２導電型不純物注入マスクとして機能し、サイドウォール１１とインナーマスク１０との複合マスクが第１導電型不純物注入マスクとして機能する。 That is, in the present embodiment, the inner mask 10 functions as a second conductivity type impurity implantation mask, and the composite mask of the sidewall 11 and the inner mask 10 functions as a first conductivity type impurity implantation mask.
このようなサイドウォール１１を用いた自己整合的な手法によって、第１導電型領域４と第２導電型領域３とのギャップに相当するチャネル長（チャネル領域の長さ）が、ほぼサイドウォール１１の幅、すなわち、堆積した炭素を含有する材料の膜厚によって決定される。従って、本手法によって、１μｍ以下の微細なチャネル長が形成される。 By such a self-aligned method using the sidewall 11, the channel length (channel region length) corresponding to the gap between the first conductivity type region 4 and the second conductivity type region 3 is substantially equal to the sidewall 11. , Ie, the thickness of the material containing the deposited carbon. Therefore, a fine channel length of 1 μm or less is formed by this method.
次に、図５を参照して、インナーマスク１０を湿式エッチングなどによって除去する。そして、熱処理によりサイドウォール１１を凝縮させる。例えば、サイドウォール１１を有機膜の塗布とベークによって形成した場合には、例えばアルゴンや窒素などの不活性ガス雰囲気で６００〜８００℃程度の温度で１０〜６０分程度熱処理すればよい。これにより、サイドウォール１１から、より強度が高いグラファイトマスク１２が形成される。 Next, referring to FIG. 5, inner mask 10 is removed by wet etching or the like. Then, the sidewall 11 is condensed by heat treatment. For example, when the sidewall 11 is formed by applying an organic film and baking, it may be heat-treated for about 10 to 60 minutes at a temperature of about 600 to 800 ° C. in an inert gas atmosphere such as argon or nitrogen. Thereby, the graphite mask 12 having higher strength is formed from the sidewall 11.
なお、図示は省略するが、図５のプロセス前、好ましくは図３のプロセス後に、チャネル領域以外の領域において、素子終端部やフィールドストッパー、ウェルコンタクト等を形成するために不純物のイオン注入等を行っておくことが望ましい。 Although illustration is omitted, before the process of FIG. 5, preferably after the process of FIG. 3, impurity ion implantation or the like is performed to form an element termination portion, a field stopper, a well contact, or the like in a region other than the channel region. It is desirable to go.
次に、図６を参照して、アルゴンや窒素などの不活性ガス雰囲気で１５００〜２０００℃程度の温度で１〜６０分程度の熱処理を行うことにより、注入された不純物を電気的に活性化させる（活性化アニール）が、この熱処理と同時に、炭化珪素表面に変化が生じる。すなわち、グラファイトマスク１２で覆われていなかった炭化珪素表面には表面荒さで１０〜１００ｎｍ程度のバンチングステップが形成される。一方、グラファイトマスク１２で覆われていた炭化珪素表面の表面荒さは数ｎｍ以下で平滑なままである。なお、グラファイトマスク１２で覆われていた炭化珪素領域は、ＭＯＳＦＥＴのチャネルが形成される領域（チャネル領域）である。すなわち、グラファイトマスク１２を保護膜として熱処理を行うことにより、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつチャネル領域以外の領域の表面にバンチングステップが形成された構造が得られる。 Next, referring to FIG. 6, the implanted impurities are electrically activated by performing a heat treatment for about 1 to 60 minutes at a temperature of about 1500 to 2000 ° C. in an inert gas atmosphere such as argon or nitrogen. (Activation annealing) causes a change in the surface of the silicon carbide simultaneously with the heat treatment. That is, a bunching step having a surface roughness of about 10 to 100 nm is formed on the surface of silicon carbide not covered with the graphite mask 12. On the other hand, the surface roughness of the silicon carbide surface covered with the graphite mask 12 remains smooth at several nm or less. Note that the silicon carbide region covered with the graphite mask 12 is a region where the channel of the MOSFET is formed (channel region). That is, by performing heat treatment using the graphite mask 12 as a protective film, a structure in which a bunching step is formed on the surface of the region other than the channel region while keeping the surface of the channel region (MOS interface) smooth.
以降は、従来の手法と同様に、図７を参照して、酸素雰囲気での熱処理や酸素プラズマ処理によってグラファイトマスク１２を除去し、ゲート絶縁膜６、ゲート電極７、合金層５を順次形成した後に、図１を参照して、層間絶縁膜８および配線金属９を順次形成する。これにより、図１に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。 Thereafter, as in the conventional method, referring to FIG. 7, the graphite mask 12 is removed by heat treatment or oxygen plasma treatment in an oxygen atmosphere, and the gate insulating film 6, the gate electrode 7, and the alloy layer 5 are sequentially formed. Thereafter, referring to FIG. 1, an interlayer insulating film 8 and a wiring metal 9 are sequentially formed. Thereby, the SiC-MOSFET shown in FIG. 1 is formed.
このように、本実施の形態に係る半導体装置およびその製造方法によれば、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。従って、良好なＭＯＳ界面を得ると同時に、低コンタクト抵抗を得ることができる。また、チャネル長は自己整合的に微細に制御されているため、チャネル抵抗及びコンタクト抵抗が同時に低減された、すなわちオン抵抗が低減されたＭＯＳＦＥＴを製造できる。 As described above, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the bunching step is formed in the region where the contact with the metal is formed while keeping the surface (MOS interface) of the channel region smooth. The Therefore, a good MOS interface can be obtained and at the same time a low contact resistance can be obtained. Further, since the channel length is finely controlled in a self-aligned manner, a MOSFET in which the channel resistance and the contact resistance are simultaneously reduced, that is, the on-resistance is reduced can be manufactured.
＜実施の形態２＞
図８〜１１は、実施の形態２に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
<Embodiment 2>
8 to 11 are cross-sectional views showing a method for manufacturing the SiC-MOSFET according to the second embodiment.
まず、実施の形態１と同様に、図２に対応する工程を実施する。 First, similarly to the first embodiment, the process corresponding to FIG. 2 is performed.
次に、図８を参照して、エピタキシャル結晶成長層２上において、炭素を含有する材料からなるインナーマスク１０ａを形成する。このインナーマスク１０ａは、例えばフォトレジストなどの有機塗料をスピン塗布後、ベークし、写真製版によってパターニングさせることにより形成されてもよく、あるいは、ダイヤモンドライクカーボンやアモルファスカーボンなどを気相成長させてから、写真製版および異方性エッチングを行うことによって形成されてもよい。そして、図３と同様に、基板１表面側から不純物をイオン注入することによって、エピタキシャル結晶成長層２内に部分的に第２導電型領域３を形成する。 Next, referring to FIG. 8, an inner mask 10 a made of a material containing carbon is formed on the epitaxial crystal growth layer 2. The inner mask 10a may be formed, for example, by spin-coating an organic paint such as a photoresist and then baking and patterning by photolithography, or after vapor-phase growth of diamond-like carbon, amorphous carbon, or the like. It may be formed by photolithography and anisotropic etching. Then, as in FIG. 3, the second conductivity type region 3 is partially formed in the epitaxial crystal growth layer 2 by ion implantation of impurities from the surface side of the substrate 1.
以降は、図９を参照して、図４と同様に、サイドウォール１１の形成および第１導電型領域４の形成を順次行う。 Thereafter, referring to FIG. 9, similarly to FIG. 4, formation of the sidewall 11 and formation of the first conductivity type region 4 are sequentially performed.
なお、本実施の形態においては、図５に対応する工程は実施しないものとする。従って、インナーマスク１０ａは除去されない。また、サイドウォール１１の強度を高める必要性が低減するので、熱処理によりサイドウォール１１を凝縮させる必要はないが、あるいは、図５と同様の条件で、熱処理によりサイドウォール１１をグラファイト化させてもよい。 In the present embodiment, the process corresponding to FIG. 5 is not performed. Therefore, the inner mask 10a is not removed. Further, since the necessity of increasing the strength of the sidewall 11 is reduced, it is not necessary to condense the sidewall 11 by heat treatment, or even if the sidewall 11 is graphitized by heat treatment under the same conditions as in FIG. Good.
次に、図１０を参照して、図６と同様に、アルゴンや窒素などの不活性ガス雰囲気で１５００〜２０００℃程度の温度で１〜６０分程度の熱処理を行うことにより、注入された不純物を電気的に活性化させる（活性化アニール）が、この熱処理と同時に、炭化珪素表面に変化が生じる。すなわち、インナーマスク１０ａおよびサイドウォール１１で覆われていなかった炭化珪素表面には表面荒さで１０〜１００ｎｍ程度のバンチングステップが形成される。一方、インナーマスク１０ａおよびサイドウォール１１で覆われていた炭化珪素表面の表面荒さは数ｎｍ以下で平滑なままである。なお、サイドウォール１１で覆われていた炭化珪素領域は、ＭＯＳＦＥＴのチャネルが形成される領域（チャネル領域）であり、インナーマスク１０ａで覆われていた炭化珪素領域は、ＪＦＥＴ（Junction Field Effect Transistor）領域１３（電流制御領域）である。すなわち、インナーマスク１０ａおよびサイドウォール１１を保護膜として熱処理を行うことにより、チャネル領域およびＪＦＥＴ領域１３の表面を平滑に保ちつつチャネル領域およびＪＦＥＴ領域１３以外の領域の表面にバンチングステップが形成された構造が得られる（言い換えれば、チャネル領域のみならずＪＦＥＴ領域１３も第１領域となる）。 Next, referring to FIG. 10, as in FIG. 6, an implanted impurity is obtained by performing a heat treatment for about 1 to 60 minutes at a temperature of about 1500 to 2000 ° C. in an inert gas atmosphere such as argon or nitrogen. Is activated (activation annealing), and simultaneously with this heat treatment, a change occurs on the silicon carbide surface. That is, a bunching step having a surface roughness of about 10 to 100 nm is formed on the surface of the silicon carbide not covered with the inner mask 10a and the sidewall 11. On the other hand, the surface roughness of the silicon carbide surface covered with inner mask 10a and sidewall 11 remains smooth at a few nanometers or less. The silicon carbide region covered with the sidewall 11 is a region where the channel of the MOSFET is formed (channel region), and the silicon carbide region covered with the inner mask 10a is a JFET (Junction Field Effect Transistor). Region 13 (current control region). That is, by performing heat treatment using the inner mask 10a and the sidewall 11 as a protective film, a bunching step was formed on the surface of the region other than the channel region and the JFET region 13 while keeping the surface of the channel region and the JFET region 13 smooth. A structure is obtained (in other words, not only the channel region but also the JFET region 13 becomes the first region).
以降は、実施の形態１と同様に、図１１を参照して、酸素雰囲気での熱処理や酸素プラズマ処理によってインナーマスク１０ａおよびサイドウォール１１を除去し、ゲート絶縁膜６、ゲート電極７、合金層５、層間絶縁膜８および配線金属９を順次形成する。 Thereafter, as in the first embodiment, referring to FIG. 11, inner mask 10a and sidewall 11 are removed by heat treatment or oxygen plasma treatment in an oxygen atmosphere, and gate insulating film 6, gate electrode 7, alloy layer are removed. 5, the interlayer insulating film 8 and the wiring metal 9 are formed sequentially.
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。従って、実施の形態１と同様の効果を奏する。 Thus, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the contact with the metal is formed while keeping the surface (MOS interface) of the channel region smooth as in the first embodiment. A bunching step is formed in the region. Therefore, the same effects as those of the first embodiment are obtained.
また、チャネル領域の表面（ＭＯＳ界面）に加えて、ＪＦＥＴ領域１３の表面を平滑に保つことができる。 In addition to the surface of the channel region (MOS interface), the surface of the JFET region 13 can be kept smooth.
＜実施の形態３＞
図１２は、実施の形態３に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
<Embodiment 3>
FIG. 12 is a cross-sectional view showing the method of manufacturing the SiC-MOSFET according to the third embodiment.
まず、実施の形態１と同様に、図２〜４に対応する工程を実施する。但し、本実施の形態においては、サイドウォール１１は、第１のサイドウォール形成方法によって、フォトレジストなどの有機塗料から形成されるものとする。 First, similarly to the first embodiment, the steps corresponding to FIGS. However, in the present embodiment, the sidewall 11 is formed from an organic paint such as a photoresist by the first sidewall formation method.
次に、実施の形態１と同様に、図５に対応する工程のうち、インナーマスク１０の除去までを行う（サイドウォール１１のグラファイト化は行わない）。 Next, in the same manner as in the first embodiment, the steps up to the removal of the inner mask 10 are performed in the steps corresponding to FIG. 5 (the side walls 11 are not graphitized).
次に、図１２を参照して、例えばアルゴンや窒素などの不活性ガス雰囲気で１００〜４００℃程度の温度で１〜６０分程度の熱処理を行うことにより、サイドウォール１１を構成するフォトレジストなどの有機塗料をリフローさせる。これにより、隣接したサイドウォール１１同士が連結されてなるレジスト複合マスク１４が形成される。図１３〜１４は、この実験結果を示す上面図である。幅２μｍにパターニングされたフォトレジストは、図１３に示す１１０℃の熱処理では寸法変動がほとんどないが、図１４に示す１２０℃の熱処理では、パターニングされたレジストがリフローし、線幅が２．７μｍ程度にまで広がっている。温度や処理時間、さらにはレジスト材料すなわち有機塗料をそれぞれ変えることで、リフローの程度を増加や減少させることができるので、図１２に示す構造が容易に作製可能である。なお、ここで、図５と同様の条件で、レジスト複合マスク１４をグラファイト化させてもよい。 Next, referring to FIG. 12, for example, a photoresist constituting the sidewall 11 by performing a heat treatment for about 1 to 60 minutes at a temperature of about 100 to 400 ° C. in an inert gas atmosphere such as argon or nitrogen. Reflow the organic paint. Thereby, the resist composite mask 14 formed by connecting the adjacent sidewalls 11 is formed. 13 to 14 are top views showing the results of this experiment. The photoresist patterned to a width of 2 μm has almost no dimensional variation in the heat treatment at 110 ° C. shown in FIG. 13, but the patterned resist reflows in the heat treatment at 120 ° C. shown in FIG. 14 and the line width is 2.7 μm. It spreads to the extent. Since the degree of reflow can be increased or decreased by changing the temperature, processing time, and further the resist material, that is, the organic paint, the structure shown in FIG. 12 can be easily manufactured. Here, the resist composite mask 14 may be graphitized under the same conditions as in FIG.
以降は、実施の形態１〜２と同様に、活性化アニール（レジスト複合マスク１４を保護膜とした熱処理）と、レジスト複合マスク１４の除去と、ゲート絶縁膜６、ゲート電極７、合金層５、層間絶縁膜８、および配線金属９の形成とを順次行う。これにより、実施の形態２と同様に、図１１に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。 Thereafter, as in the first and second embodiments, activation annealing (heat treatment using the resist composite mask 14 as a protective film), removal of the resist composite mask 14, the gate insulating film 6, the gate electrode 7, and the alloy layer 5 are performed. Then, the interlayer insulating film 8 and the wiring metal 9 are sequentially formed. Thereby, the SiC-MOSFET shown in FIG. 11 is formed as in the second embodiment.
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。また、リフローされたレジスト複合マスク１４を用いることにより、チャネル領域の表面（ＭＯＳ界面）に加えて、ＪＦＥＴ領域１３の表面を平滑に保つことができる。従って、実施の形態２と同様の効果を奏する。 Thus, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the contact with the metal is formed while keeping the surface (MOS interface) of the channel region smooth as in the first embodiment. A bunching step is formed in the region. Further, by using the reflowed resist composite mask 14, in addition to the surface of the channel region (MOS interface), the surface of the JFET region 13 can be kept smooth. Therefore, the same effects as those of the second embodiment are obtained.
＜実施の形態４＞
図１５〜１７は、実施の形態４に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
<Embodiment 4>
15-17 is sectional drawing which shows the manufacturing method of SiC-MOSFET which concerns on Embodiment 4. FIGS.
まず、実施の形態３と同様に、活性化アニールまでの工程を実施する。すなわち、レジスト複合マスク１４に覆われていない領域にバンチングステップが形成された構造が得られる。 First, similarly to the third embodiment, steps up to activation annealing are performed. That is, a structure in which a bunching step is formed in a region not covered with the resist composite mask 14 is obtained.
次に、図１５を参照して、レジスト複合マスク１４をマスクにして炭化珪素表面を１〜５０ｎｍ程度の範囲でエッチングを行った後、ＮｉやＴｉやＡｌやそれらの複合膜などの金属膜１５を堆積する。 Next, referring to FIG. 15, the silicon carbide surface is etched in the range of about 1 to 50 nm using resist composite mask 14 as a mask, and then metal film 15 such as Ni, Ti, Al, or a composite film thereof. To deposit.
次に、図１６を参照して、アルゴンや窒素などの不活性ガス雰囲気で７００〜１１００℃程度の温度で１０秒〜６０分程度の熱処理を行う。これにより、レジスト複合マスク１４に覆われていない領域において、炭化珪素と金属膜１５との間で固相反応が発生し、シリサイドが形成される。 Next, referring to FIG. 16, heat treatment is performed at a temperature of about 700 to 1100 ° C. for about 10 seconds to 60 minutes in an inert gas atmosphere such as argon or nitrogen. As a result, a solid phase reaction occurs between silicon carbide and the metal film 15 in a region not covered with the resist composite mask 14 to form silicide.
そして、シリサイド上に残留した未反応の金属膜とレジスト複合マスク１４上に残留した金属膜とを塩酸や硝酸や硫酸やリン酸やフッ酸や過酸化水素などの原液もしくはそれらの複合液でエッチングすることで、第１導電型領域４上（の大部分）に自己整合的にシリサイド層１６が形成される。 Then, the unreacted metal film remaining on the silicide and the metal film remaining on the resist composite mask 14 are etched with a stock solution such as hydrochloric acid, nitric acid, sulfuric acid, phosphoric acid, hydrofluoric acid, hydrogen peroxide, or a composite solution thereof. Thus, the silicide layer 16 is formed in a self-aligned manner on (a large part of) the first conductivity type region 4.
そして、酸素プラズマ処理によってレジスト複合マスク１４を除去し、化学的気相成長法などの堆積法によってゲート絶縁膜６を形成する。 Then, the resist composite mask 14 is removed by oxygen plasma treatment, and the gate insulating film 6 is formed by a deposition method such as chemical vapor deposition.
以降は、実施の形態１〜３と同様に、ゲート電極７、層間絶縁膜８、および配線金属９を順次形成する。これにより、図１７に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。 Thereafter, similarly to the first to third embodiments, the gate electrode 7, the interlayer insulating film 8, and the wiring metal 9 are sequentially formed. Thereby, the SiC-MOSFET shown in FIG. 17 is formed.
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。また、実施の形態２〜３と同様に、リフローされたレジスト複合マスク１４を用いることにより、チャネル領域の表面（ＭＯＳ界面）に加えて、ＪＦＥＴ領域１３の表面を平滑に保つことができる。 Thus, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the contact with the metal is formed while keeping the surface (MOS interface) of the channel region smooth as in the first embodiment. A bunching step is formed in the region. Similarly to the second to third embodiments, by using the reflowed resist composite mask 14, the surface of the JFET region 13 can be kept smooth in addition to the surface of the channel region (MOS interface).
また、ＭＯＳＦＥＴのソース領域となる第１導電型領域４の大部分が、シート抵抗の低いシリサイド層１６で覆われるので、ソース抵抗も低減される。すなわち、チャネル抵抗、コンタクト抵抗、およびソース抵抗を同時に低減できるので、実施の形態１〜３に比べて、オン抵抗がより一層低減されたＭＯＳＦＥＴを製造できるという効果を奏する。 In addition, since most of the first conductivity type region 4 serving as the source region of the MOSFET is covered with the silicide layer 16 having a low sheet resistance, the source resistance is also reduced. That is, since channel resistance, contact resistance, and source resistance can be reduced at the same time, it is possible to manufacture a MOSFET having a further reduced on-resistance as compared with the first to third embodiments.
＜実施の形態５＞
図１８〜２０は、実施の形態５に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。
<Embodiment 5>
18 to 20 are cross-sectional views showing a method for manufacturing the SiC-MOSFET according to the fifth embodiment.
まず、実施の形態１と同様に、図２〜６に対応する工程を実施する。これにより、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつチャネル領域以外の領域の表面にバンチングステップが形成された構造が得られる。 First, similarly to the first embodiment, the steps corresponding to FIGS. As a result, a structure is obtained in which the bunching step is formed on the surface of the region other than the channel region while keeping the surface of the channel region (MOS interface) smooth.
次に、図１８を参照して、グラファイトマスク１２をマスクにして炭化珪素表面を１〜５０ｎｍ程度の範囲でエッチングを行った後、ＮｉやＴｉやＡｌやそれらの複合膜などの金属膜１５を堆積する。 Next, referring to FIG. 18, after etching the silicon carbide surface in the range of about 1 to 50 nm using graphite mask 12 as a mask, metal film 15 such as Ni, Ti, Al, or a composite film thereof is formed. accumulate.
次に、図１９を参照して、アルゴンや窒素などの不活性ガス雰囲気で７００〜１１００℃程度の温度で１０秒〜６０分程度の熱処理を行う。これにより、グラファイトマスク１２に覆われていない領域において、炭化珪素と金属膜１５との間で固相反応が発生し、シリサイドが形成される。 Next, referring to FIG. 19, heat treatment is performed at a temperature of about 700 to 1100 ° C. for about 10 seconds to about 60 minutes in an inert gas atmosphere such as argon or nitrogen. As a result, a solid phase reaction occurs between the silicon carbide and the metal film 15 in a region not covered with the graphite mask 12, and silicide is formed.
そして、シリサイド上に残留した未反応の金属膜とグラファイトマスク１２上に残留した金属膜とを塩酸や硝酸や硫酸やリン酸やフッ酸や過酸化水素などの原液もしくはそれらの複合液でエッチングすることで、第１導電型領域４上（の大部分）とＪＦＥＴ領域１３上とに自己整合的にシリサイド層１６が形成される。 Then, the unreacted metal film remaining on the silicide and the metal film remaining on the graphite mask 12 are etched with a stock solution such as hydrochloric acid, nitric acid, sulfuric acid, phosphoric acid, hydrofluoric acid, hydrogen peroxide, or a composite solution thereof. As a result, the silicide layer 16 is formed in a self-aligned manner on the first conductivity type region 4 (most) and on the JFET region 13.
そして、酸素プラズマ処理によってグラファイトマスク１２を除去し、化学的気相成長法などの堆積法によってゲート絶縁膜６を形成する。 Then, the graphite mask 12 is removed by oxygen plasma treatment, and the gate insulating film 6 is formed by a deposition method such as chemical vapor deposition.
以降は、実施の形態４と同様に、ゲート電極７、層間絶縁膜８、および配線金属９を順次形成する。これにより、図２０に示されるＳｉＣ−ＭＯＳＦＥＴが形成される。 Thereafter, similarly to the fourth embodiment, the gate electrode 7, the interlayer insulating film 8, and the wiring metal 9 are sequentially formed. Thereby, the SiC-MOSFET shown in FIG. 20 is formed.
このように、本実施の形態に係る半導体装置およびその製造方法によれば、実施の形態１と同様に、チャネル領域の表面（ＭＯＳ界面）を平滑に保ちつつ、金属とのコンタクトが形成される領域にはバンチングステップが形成される。従って、実施の形態１と同様の効果を奏する。 Thus, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the contact with the metal is formed while keeping the surface (MOS interface) of the channel region smooth as in the first embodiment. A bunching step is formed in the region. Therefore, the same effects as those of the first embodiment are obtained.
また、ＭＯＳＦＥＴのソース領域となる第１導電型領域４の大部分が、シート抵抗の低いシリサイド層１６で覆われるので、ソース抵抗も低減される。さらに、ＪＦＥＴ領域１３もシリサイド層１６で覆われるので、ＪＦＥＴ抵抗も低減される。すなわち、チャネル抵抗、コンタクト抵抗、ソース抵抗、およびＪＦＥＴ抵抗を同時に低減できるので、実施の形態４に比べて、オン抵抗がより一層低減されたＭＯＳＦＥＴを製造できるという効果を奏する。 In addition, since most of the first conductivity type region 4 serving as the source region of the MOSFET is covered with the silicide layer 16 having a low sheet resistance, the source resistance is also reduced. Furthermore, since the JFET region 13 is also covered with the silicide layer 16, the JFET resistance is also reduced. That is, since the channel resistance, contact resistance, source resistance, and JFET resistance can be reduced at the same time, it is possible to manufacture a MOSFET having a further reduced on-resistance as compared with the fourth embodiment.
＜実施の形態６＞
図２１〜２３は、実施の形態６に係るＳｉＣ−ＭＯＳＦＥＴの製造方法を示す断面図である。本実施の形態においては、実施の形態１（〜５）において図示および説明を省略している素子終端部の形成について説明する。実施の形態１で上述したように、この素子終端部の形成は、図５のプロセス前、好ましくは図３のプロセス後に行われることが好ましい。
<Embodiment 6>
21 to 23 are cross-sectional views showing a method for manufacturing the SiC-MOSFET according to the sixth embodiment. In the present embodiment, formation of an element termination portion that is not shown and described in the first to fifth embodiments will be described. As described above in the first embodiment, this element termination is preferably formed before the process shown in FIG. 5, and preferably after the process shown in FIG.
まず、図２１を参照して、炭素を含有する材料、好ましくはフォトレジストなどの有機塗料により、所望のパターンを有する注入マスク１７を形成する。そして、基板１表面側から不純物をイオン注入することによって、エピタキシャル結晶成長層２内に部分的にガードリング１８を形成する。 First, referring to FIG. 21, implantation mask 17 having a desired pattern is formed using a carbon-containing material, preferably an organic paint such as a photoresist. Then, a guard ring 18 is partially formed in the epitaxial crystal growth layer 2 by implanting impurities from the surface side of the substrate 1.
次に、図２２を参照して、図１２と同様の条件で熱処理を行うことにより、炭素を含有する材料をリフローさせる。これにより、近隣の注入マスク１７同士が結合し、ガードリング１８の表面を含む領域を覆う構造となる。そして、図５等と同様の条件で、注入マスク１７を凝縮させることにより、グラファイト層１９を形成する。 Next, referring to FIG. 22, a material containing carbon is reflowed by performing heat treatment under the same conditions as in FIG. As a result, the neighboring implantation masks 17 are coupled to each other and a structure covering the region including the surface of the guard ring 18 is formed. Then, the graphite layer 19 is formed by condensing the implantation mask 17 under the same conditions as in FIG.
次に、図２３を参照して、活性化アニールとグラファイト層１９の除去と順次行う。活性化アニール時には、ガードリング１８はグラファイト層１９で覆われているので、表面が荒れることはない。 Next, referring to FIG. 23, activation annealing and removal of the graphite layer 19 are sequentially performed. At the time of activation annealing, the guard ring 18 is covered with the graphite layer 19, so that the surface is not roughened.
このように、本実施の形態に係る半導体装置およびその製造方法によれば、ガードリング１８形成用に注入マスク１７として用いた材料を、活性化アニール時の保護層として流用する。従って、実施の形態１〜５の効果に加えて、平滑性に優れたガードリング１８を自己整合的に形成できるという効果を奏する。 Thus, according to the semiconductor device and the manufacturing method thereof according to the present embodiment, the material used as the implantation mask 17 for forming the guard ring 18 is used as a protective layer during activation annealing. Therefore, in addition to the effects of the first to fifth embodiments, the guard ring 18 having excellent smoothness can be formed in a self-aligning manner.
１ 基板、２ エピタキシャル結晶成長層、３ 第２導電型領域、４ 第１導電型領域、５ 合金層、６ ゲート絶縁膜、７ ゲート電極、８ 層間絶縁膜、９ 配線金属、１０，１０ａ インナーマスク、１１ サイドウォール、１２ グラファイトマスク、１３ ＪＦＥＴ領域、１４ レジスト複合マスク、１５ 金属膜、１６ シリサイド層、１７ 注入マスク、１８ ガードリング、１９ グラファイト層。 DESCRIPTION OF SYMBOLS 1 Board | substrate, 2 Epitaxial crystal growth layer, 3 2nd conductivity type area | region, 4 1st conductivity type area | region, 5 Alloy layer, 6 Gate insulating film, 7 Gate electrode, 8 Interlayer insulating film, 9 Wiring metal 10, 10a Inner mask , 11 Side wall, 12 Graphite mask, 13 JFET region, 14 Resist composite mask, 15 Metal film, 16 Silicide layer, 17 Implant mask, 18 Guard ring, 19 Graphite layer.
Claims (10)
前記エピタキシャル結晶成長層内において表面付近の一部の領域に第２導電型不純物注入マスクにより第２導電型不純物を注入することにより第２導電型領域を形成する第２導電型領域形成工程と、
前記第２導電型領域内において表面付近の一部の領域に前記第２導電型不純物注入マスクを含む第１導電型不純物注入マスクにより第１導電型不純物を注入することにより第１導電型領域を形成する第１導電型領域形成工程と、
前記第１乃至第２導電型領域を含む前記エピタキシャル結晶成長層表面の一部の領域を保護膜で保護しつつ熱処理を施すことにより前記第１乃至第２導電型不純物を活性化させる熱処理工程と、
前記一部の領域を含む所定領域上にゲート電極を形成する工程と
を備える半導体装置の製造方法。 Preparing an epitaxial crystal growth layer made of silicon carbide containing a first conductivity type impurity over the entire surface and preparing a substrate made of silicon carbide containing a first conductivity type impurity;
A second conductivity type region forming step of forming a second conductivity type region by implanting a second conductivity type impurity into a partial region near the surface in the epitaxial crystal growth layer using a second conductivity type impurity implantation mask;
The first conductivity type region is implanted by injecting the first conductivity type impurity into the partial region near the surface in the second conductivity type region using the first conductivity type impurity implantation mask including the second conductivity type impurity implantation mask. A first conductivity type region forming step to be formed;
A heat treatment step of activating the first to second conductivity type impurities by performing heat treatment while protecting a partial region of the surface of the epitaxial crystal growth layer including the first to second conductivity type regions with a protective film; ,
Forming a gate electrode on a predetermined region including the partial region.
前記第１導電型領域形成工程においては、前記第２導電型領域のうち前記第１導電型領域が形成されない領域に自己整合的にチャネル領域が形成される
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1,
In the first conductivity type region forming step, a channel region is formed in a self-aligned manner in a region of the second conductivity type region where the first conductivity type region is not formed.
前記第１導電型領域形成工程においては、前記第２導電型不純物注入マスクの両側面に炭素を含むサイドウォールが形成されることにより前記第１導電型不純物注入マスクが形成され、
前記第１導電型領域形成工程の後かつ前記熱処理工程の前に、前記第１導電型不純物注入マスクから前記第２導電型不純物注入マスクを選択的に除去し前記サイドウォールを熱処理でグラファイト化させることにより前記保護膜を形成する工程をさらに備える
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1 or 2,
In the first conductivity type region forming step, the first conductivity type impurity implantation mask is formed by forming sidewalls containing carbon on both side surfaces of the second conductivity type impurity implantation mask,
After the first conductivity type region forming step and before the heat treatment step, the second conductivity type impurity implantation mask is selectively removed from the first conductivity type impurity implantation mask, and the sidewall is graphitized by heat treatment. The manufacturing method of the semiconductor device further provided with the process of forming the said protective film by this.
前記第１導電型領域形成工程においては、前記第２導電型不純物注入マスクの両側面にサイドウォールが形成されることにより前記第１導電型不純物注入マスクが形成され、
前記熱処理工程においては、前記第１導電型不純物注入マスクが前記保護膜として用いられる
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1 or 2,
In the first conductivity type region forming step, the first conductivity type impurity implantation mask is formed by forming sidewalls on both side surfaces of the second conductivity type impurity implantation mask,
In the heat treatment step, a method of manufacturing a semiconductor device in which the first conductivity type impurity implantation mask is used as the protective film.
前記第１導電型領域形成工程においては、前記第２導電型不純物注入マスクの両側面に炭素を含むサイドウォールが形成されることにより前記第１導電型不純物注入マスクが形成され、
前記第１導電型領域形成工程の後かつ前記熱処理工程の前に、前記第１導電型不純物注入マスクから前記第２導電型不純物注入マスクを選択的に除去し前記サイドウォールを熱処理でリフローし互いに結合させることにより前記保護膜を形成する工程をさらに備える
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 1 or 2,
In the first conductivity type region forming step, the first conductivity type impurity implantation mask is formed by forming sidewalls containing carbon on both side surfaces of the second conductivity type impurity implantation mask,
After the first conductivity type region forming step and before the heat treatment step, the second conductivity type impurity implantation mask is selectively removed from the first conductivity type impurity implantation mask, and the sidewalls are reflowed by heat treatment, and are mutually flown. A method for manufacturing a semiconductor device, further comprising the step of forming the protective film by bonding.
前記熱処理工程の後に、前記エピタキシャル結晶成長層において、前記保護膜が形成されていない領域にシリサイド層を形成する工程をさらに備える
半導体装置の製造方法。 A method of manufacturing a semiconductor device according to claim 3 or 5,
A method of manufacturing a semiconductor device, further comprising a step of forming a silicide layer in a region where the protective film is not formed in the epitaxial crystal growth layer after the heat treatment step.
第１導電型不純物を含む炭化珪素からなり前記基板の表面の全面に配置されたエピタキシャル結晶成長層と、
前記エピタキシャル結晶成長層内において表面付近の一部の領域に配置された第２導電型領域と、
前記第２導電型領域内において表面付近の一部の領域に配置された第１導電型領域と、
前記第１乃至第２導電型領域を含む前記エピタキシャル結晶成長層表面の所定領域上に配置されたゲート電極と
を備え、
前記エピタキシャル結晶成長層において、前記ゲート電極が配置されている前記所定領域の一部又は全部である第１領域は、当該第１領域外である第２領域に比較して、表面が平滑である
半導体装置。 A substrate made of silicon carbide containing a first conductivity type impurity;
An epitaxial crystal growth layer made of silicon carbide containing a first conductivity type impurity and disposed on the entire surface of the substrate;
A second conductivity type region disposed in a partial region near the surface in the epitaxial crystal growth layer;
A first conductivity type region disposed in a partial region near the surface in the second conductivity type region;
A gate electrode disposed on a predetermined region of the surface of the epitaxial crystal growth layer including the first to second conductivity type regions;
In the epitaxial crystal growth layer, the first region, which is a part or all of the predetermined region where the gate electrode is disposed, has a smoother surface than the second region outside the first region. Semiconductor device.
前記第１領域は、チャネル領域を含む
半導体装置。 The semiconductor device according to claim 7,
The semiconductor device in which the first region includes a channel region.
前記第１領域は、電流制御領域をさらに含む
半導体装置。 The semiconductor device according to claim 8,
The semiconductor device further includes a current control region in the first region.
前記エピタキシャル結晶成長層は、前記第１領域に含まれない電流制御領域を有し、
前記電界緩和領域上に配置されたシリサイド層
をさらに備える
半導体装置。 The semiconductor device according to claim 8,
The epitaxial crystal growth layer has a current control region not included in the first region,
A semiconductor device further comprising a silicide layer disposed on the electric field relaxation region.
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