JP2008204340A

JP2008204340A - Working/change verification method in layout processing, verification device and program

Info

Publication number: JP2008204340A
Application number: JP2007042137A
Authority: JP
Inventors: Atsushi Tsuchiya; 篤土屋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-02-22
Filing date: 2007-02-22
Publication date: 2008-09-04

Abstract

<P>PROBLEM TO BE SOLVED: To achieve a verification device for easily determining whether or not the change of a netlist satisfies timing constraints and design constraints in the layout processing of a semiconductor device. <P>SOLUTION: This working/change verification device 63 in working and changing an input netlist 10 including the logic information of a semiconductor device in layout processing is provided with a confirmation processing part for confirming that timing constraint conditions and design constraint conditions 64 included in the logical information are satisfied even after working and change; and an output part for, when those constraint conditions are not satisfied, outputting the information of the unsatisfied portion. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体集積回路の設計方法、設計装置及びプログラムに関し、特に半導体装置の論理情報を含む入力ネットリストに基づいてレイアウト処理を行う場合に入力ネットリストを加工及び変更する必要が生じるが、入力ネットリストを加工及び変更した場合の加工・変更検証方法、検証装置及びプログラムに関する。 The present invention relates to a semiconductor integrated circuit design method, design apparatus, and program, and in particular, when layout processing is performed based on an input net list including logic information of the semiconductor device, it is necessary to process and change the input net list. The present invention relates to a processing / change verification method, a verification apparatus, and a program when an input netlist is processed and changed.

これまで、大規模半導体集積回路（ＬＳＩ）の設計は、所定の設計ルールに基づいてＬＳＩの論理設計を行い、論理設計が所定の設計ルールを満たしていることを確認してネットリストが生成される。次に、ネットリストに基づいてレイアウト処理を行う。 Until now, large-scale semiconductor integrated circuits (LSIs) have been designed based on a predetermined design rule, and an LSI is logically designed, and a netlist is generated after confirming that the logical design satisfies the predetermined design rule. The Next, layout processing is performed based on the net list.

図１は、レイアウト処理の流れを示すフローチャートである。図１に示すように、レイアウト処理１１は、入力される入力ネットリスト１０を受けてインスタンス（回路要素）を配置する配置処理１２と、配置されたインスタンスに対して動作タイミングを最適化するタイミング最適化処理１３と、クロックが供給されるインスタンスへのクロック供給経路を生成するクロック生成処理１４と、電源配線及び信号配線を決定する配線処理１５と、決定したレイアウトを最終的に検証する検証処理１６と、を有する。検証処理１６で、仕様を満たしていると判定されるとレイアウト処理が完了し、マスクレイアウトデータとして製造部門に渡される。製造部門でも、最大の歩留まりが得られるように、マスクレイアウトデータを補正するが、本発明には直接関係しない。 FIG. 1 is a flowchart showing the flow of layout processing. As shown in FIG. 1, the layout process 11 receives an input netlist 10 that is input and places an instance (circuit element), and timing optimization that optimizes the operation timing for the placed instance. Processing 13, clock generation processing 14 for generating a clock supply path to an instance to which a clock is supplied, wiring processing 15 for determining power supply wiring and signal wiring, and verification processing 16 for finally verifying the determined layout And having. If it is determined in the verification process 16 that the specification is satisfied, the layout process is completed and passed to the manufacturing department as mask layout data. Even in the manufacturing department, the mask layout data is corrected so as to obtain the maximum yield, but this is not directly related to the present invention.

入力ネットリスト１０は、論理設計データであるが、論理設計データだけでなく、タイミング制約やデザイン（設計）制約と呼ばれるレイアウト（物理）設計を行う場合の様々な制約を含んでいる。この制約は、例えば、使用してはいけないインスタンスや、部分的なクロックの分岐、ポートの個数、等価なピン間の交換制約などである。 The input netlist 10 is logical design data, but includes not only the logical design data but also various constraints when performing layout (physical) design called timing constraints and design (design) constraints. This restriction includes, for example, an instance that should not be used, partial clock branching, the number of ports, an equivalent exchange restriction between pins, and the like.

レイアウト処理１１に含まれる各処理では、ＣＡＤツールで自動設計が行われるが、論理設計に基づいて配置・配線を行っただけでは物理的な仕様を満たすことができないのが現状である。そこで、入力ネットリストを様々な形で加工及び変更しながら、物理的な仕様を満たすように処理を進める。この加工及び変更は、ＣＡＤツールを使用して、自動修正、タイミング最適化、クロック・ツリー・シンセシス（ＣＴＳ）を行うと共に、マニュアル（人手）で修正を行う。ＣＡＤツールでの修正及びマニュアル修正では、インスタンスの追加、修正及び削除、ネット（配線）の追加、修正及び削除、ポートの追加、修正及び削除が行われる。更に、マニュアル修正では、複数のインスタンスとネットとポートをまとめた単位であるモジュールの追加、修正及び削除が行われる。 In each process included in the layout process 11, automatic design is performed by a CAD tool. However, the physical specifications cannot be satisfied only by performing placement and wiring based on logical design. Therefore, processing is performed to satisfy the physical specifications while processing and changing the input netlist in various forms. This processing and change are performed by manual (manual) as well as automatic correction, timing optimization, clock tree synthesis (CTS) using a CAD tool. In the correction by the CAD tool and the manual correction, an instance is added, corrected and deleted, a net (wiring) is added, corrected and deleted, and a port is added, corrected and deleted. Further, in manual correction, addition, correction, and deletion of a module, which is a unit in which a plurality of instances, nets, and ports are combined, are performed.

上記のようなレイアウト処理における加工・変更処理では、論理設計が変更されると回路動作が異なることになるので論理設計を変更しないことが必要であり、ＣＡＤツールの形式検証ツールにより加工・変更処理後でも論理的に等価であることの確認が行われる。しかし、論理的に等価であるように変更しても、変更した内容がタイミング制約やデザイン（設計）制約を満たした上で等価であるとは限らない。以下、このような等価性の判定が困難な例を説明する。 In the processing / change processing in the layout processing as described above, the circuit operation differs when the logical design is changed. Therefore, it is necessary not to change the logical design, and the processing / change processing is performed by the CAD tool format verification tool. Later, it is confirmed that it is logically equivalent. However, even if it is changed so as to be logically equivalent, the changed content does not always become equivalent after satisfying the timing constraint and the design (design) constraint. Hereinafter, an example in which it is difficult to determine such equivalence will be described.

図２は、タイミング制約に関する等価性の判定が困難な事例の１つを説明する図である。図２の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック源であるＰＬＬ回路２１から出力されるクロックは、クロック信号配線２２を介してクロック・ゲーティング・セル（ここではＡＮＤゲート）２３に供給される。クロック信号配線２２は、途中で分岐などが行われる場合がある。クロック・ゲーティング・セル２３から出力されたゲーティング後のクロックはクロック信号配線２４を介して複数のフリップ・フロップ（ＦＦ）２５Ａ−２５Ｎに供給される。セル２３から出力されたクロックには、例えばＣＬＫ１との名称が与えられ、ＦＦ２５Ａ−２５Ｎには同じクロックＣＬＫ１が供給されるとの設計データになっている。 FIG. 2 is a diagram illustrating one example where it is difficult to determine equivalence regarding timing constraints. FIG. 2A shows a layout generated from an input netlist, in which a clock output from a PLL circuit 21 which is a clock source is supplied to a clock gating cell (here). Then, an AND gate) 23 is supplied. The clock signal wiring 22 may be branched on the way. The clock after gating output from the clock gating cell 23 is supplied to a plurality of flip-flops (FF) 25A-25N via the clock signal wiring 24. The clock output from the cell 23 is given the name CLK1, for example, and the design data indicates that the same clock CLK1 is supplied to the FFs 25A-25N.

図２の（Ａ）のようなレイアウトでは物理制約を満たすことができないので、図２の（Ｂ）に示すように変更を行ったとする。変更されたレイアウトでは、クロック・ゲーティング・セル２３の代わりに２個の同種のクロック・ゲーティング・セル２３と２３Ｂを配置する。すなわち、セル２３はそのまま残し、セル２３Ｂが追加されたことになる。セル２３と２３Ｂにクロックを供給するため、クロック信号配線２２をクロック信号配線２２と２２Ｂに分岐する。ＦＦ２５Ａ−２５ＮもＦＦ２５Ａ−２５ＭとＦＦ２５Ｂ−２５Ｎの２組に分け、セル２３から配線２４を介してＦＦ２５Ａ−２５Ｍにクロックを供給し、セル２３Ｂから配線２４Ｂを介してＦＦ２５Ｂ−２５Ｎにクロックを供給する。図２の（Ｂ）の回路は、論理的には図２の（Ａ）の回路と等価であるが、ＦＦ２５Ｂ−２５Ｎにはセル２３から出力されたクロックＣＬＫ１が供給されず、セル２３から出力されたクロックが供給されるため、タイミング制約的に等価であるか判定できないという事態が生じる。もちろん論理的にも物理的にも問題を生じない場合があるが、判定できないことが問題である。 Since the physical constraints cannot be satisfied with the layout as shown in FIG. 2A, it is assumed that the change is made as shown in FIG. In the modified layout, two similar types of clock gating cells 23 and 23B are arranged instead of the clock gating cell 23. That is, the cell 23 is left as it is, and the cell 23B is added. In order to supply a clock to the cells 23 and 23B, the clock signal wiring 22 is branched to the clock signal wirings 22 and 22B. FF25A-25N is also divided into two sets of FF25A-25M and FF25B-25N, and a clock is supplied from cell 23 to FF25A-25M via wiring 24, and a clock is supplied from cell 23B to FF25B-25N via wiring 24B. . The circuit shown in FIG. 2B is logically equivalent to the circuit shown in FIG. 2A, but the clock CLK1 output from the cell 23 is not supplied to the FF 25B-25N, and the output from the cell 23 is output. Since the generated clock is supplied, there arises a situation in which it is not possible to determine whether they are equivalent in terms of timing. Of course, there may be no logical or physical problem, but the problem is that it cannot be determined.

図３は、タイミング制約に関する等価性の判定が困難な別の事例を説明する図であり、図２の事例の逆の事例である。図３の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック源であるＰＬＬ回路２１から出力されるクロックは、クロック信号配線２２を介してクロック・ゲーティング・セル（ここではＡＮＤゲート）２３に供給されると共に、クロック信号配線２２から分岐したクロック信号配線２２Ｂを介してクロック・ゲーティング・セル（ここではＡＮＤゲート）２３Ｂに供給される。セル２３から出力されたゲーティング後のクロックはクロック信号配線２４を介して複数のＦＦ２５Ａ−２５Ｍに供給される。セル２３Ｂから出力されたゲーティング後のクロックはクロック信号配線２４Ｂを介して複数のＦＦ２５Ｂ−２５Ｎに供給される。セル２３から出力されたクロックにはＣＬＫ１との名称が与えられ、ＦＦ２５Ａ−２５Ｍには同じクロックＣＬＫ１が供給され、セル２３Ｂから出力されたクロックにはＣＬＫ２との名称が与えられ、ＦＦ２５Ｂ−２５Ｎには同じクロックＣＬＫ２が供給されるとの設計データになっている。 FIG. 3 is a diagram for explaining another example in which it is difficult to determine equivalence regarding the timing constraint, and is a case opposite to the case of FIG. FIG. 3A shows a layout generated from an input netlist, in which a clock output from a PLL circuit 21 serving as a clock source is supplied to a clock gating cell (here). In this case, the signal is supplied to an AND gate 23 and to a clock gating cell (here, an AND gate) 23B via a clock signal wiring 22B branched from the clock signal wiring 22. The gated clock output from the cell 23 is supplied to the plurality of FFs 25A-25M via the clock signal wiring 24. The clock after gating output from the cell 23B is supplied to the plurality of FFs 25B-25N via the clock signal wiring 24B. The clock output from the cell 23 is given the name CLK1, the same clock CLK1 is supplied to the FF 25A-25M, the clock output from the cell 23B is given the name CLK2, and the FF 25B-25N is given a name. The design data indicates that the same clock CLK2 is supplied.

図３の（Ａ）のようなレイアウトで、セル２３とセル２３Ｂを統合して、それに応じて配線も変更して図３の（Ｂ）の回路に変更したとする。論理的には図３の（Ａ）の回路と図３の（Ｂ）の回路は等価であるが、ＦＦ２５Ｂ−２５ＮにはクロックＣＬＫ２が供給されず、クロックＣＬＫ１が供給されるため、タイミング制約的に等価であるか判定できないという事態が生じる。 Assume that the cell 23 and the cell 23B are integrated in the layout as shown in FIG. 3A, the wiring is changed accordingly, and the circuit shown in FIG. 3B is changed. Although the circuit of FIG. 3A and the circuit of FIG. 3B are logically equivalent, the clock CLK2 is not supplied to the FF 25B-25N, but the clock CLK1 is supplied. There arises a situation where it is not possible to determine whether or not they are equivalent.

図４は、タイミング制約に関する等価性の判定が困難な別の事例を説明する図である。図４の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック源であるＰＬＬ回路２１から出力されるクロックは、クロック信号配線２６を介してモジュール２７のポート２９に供給される。モジュール２７は、内部に例えば２個のモジュール２８Ａと２８Ｂを有し、ポート２９からモジュール２８Ａと２８Ｂのポート３１Ａと３１Ｂに、途中で３０Ａと３０Ｂに分岐するクロック配線３０を介してクロックが供給される。モジュール２８Ａ内では、ポート３１Ａから複数のＦＦ３３Ａ−３３Ｍにクロック配線３２Ａを介してクロックが供給され、モジュール２８Ｂ内では、ポート３１Ｂから複数のＦＦ３３Ｂ−３３Ｎにクロック配線３２Ｂを介してクロックが供給される。ポート２９から出力されたクロックにはＣＬＫ３との名称が与えられ、モジュール２８Ａと２８Ｂ内のＦＦにＣＬＫ３が供給されるとの設計データになっている。 FIG. 4 is a diagram for explaining another example in which it is difficult to determine equivalence regarding timing constraints. 4A shows a layout generated from the input netlist, in which the clock output from the PLL circuit 21 that is the clock source is supplied to the port 29 of the module 27 via the clock signal wiring 26. FIG. The The module 27 includes, for example, two modules 28A and 28B, and a clock is supplied from the port 29 to the ports 31A and 31B of the modules 28A and 28B via the clock wiring 30 that branches to 30A and 30B on the way. The In the module 28A, a clock is supplied from the port 31A to the plurality of FFs 33A-33M via the clock wiring 32A, and in the module 28B, a clock is supplied from the port 31B to the plurality of FFs 33B-33N via the clock wiring 32B. . The clock output from the port 29 is given the name CLK3, and the design data indicates that CLK3 is supplied to the FFs in the modules 28A and 28B.

図４の（Ａ）のようなレイアウトでは物理制約を満たすことができないので、図４の（Ｂ）に示すように、モジュール２７にクロック用ポート２９Ｂを追加し、更にモジュール２８Ａと２８Ｂのそれぞれでクロック用ポート３１ＡＢと３１ＢＢを追加し、クロック配線にバッファ３４、３４Ａ、３４Ｂ、３５ＡＡ、３５ＡＢ、３５ＢＡ、３５ＢＢ、３６ＡＡ、３６ＡＢ、３６ＢＡ、３６ＢＢを追加し、モジュール２８Ａと２８Ｂ内のＦＦをそれぞれ２つの組に分けて異なるバッファからクロックが供給されるようにする。 The layout shown in FIG. 4A cannot satisfy the physical constraints. Therefore, as shown in FIG. 4B, a clock port 29B is added to the module 27, and each of the modules 28A and 28B is added. Clock ports 31AB and 31BB are added, buffers 34, 34A, 34B, 35AA, 35AB, 35BA, 35BB, 36AA, 36AB, 36BA, and 36BB are added to the clock wiring, and two FFs in modules 28A and 28B are added. The clocks are supplied from different buffers in groups.

論理的には図４の（Ａ）の回路と図４の（Ｂ）の回路は等価であるが、ＦＦ２５Ａ−２５ＮにはクロックＣＬＫ３が供給されないので、タイミング制約的に等価であるか判定できないという事態が生じる。 Although the circuit of FIG. 4A is logically equivalent to the circuit of FIG. 4B, the clock CLK3 is not supplied to the FFs 25A-25N, so it cannot be determined whether they are equivalent in terms of timing constraints. Things happen.

図５は、図４の（Ａ）の回路を変更した別の事例を示し、この事例は論理的にもタイミング制約的にも等価であると判定される。図５に示すように、クロック配線２６に２個のバッファ３４、３４Ａが設けられ、モジュール２７のポート２９からのクロック配線３０は４本に分岐され、分岐された各配線にそれぞれバッファ３５ＡＡ、３５ＡＢ、３５ＢＡ、３５ＢＢが設けられる。モジュール２８Ａ、２８Ｂでは、それぞれポート３１ＡＢ、３１ＢＢが追加され、バッファ３５ＡＡ、３５ＡＢ、３５ＢＡ、３５ＢＢからポート３１ＡＡ、３１ＡＢ、３１ＢＡ、３１ＢＢにクロックが供給される。更に、モジュール２８Ａ、２８Ｂでは、ポート３１ＡＡ、３１ＡＢ、３１ＢＡ、３１ＢＢからのクロック配線にバッファ３６ＡＡ、３６ＡＢ、３６ＢＡ、３６ＢＢが設けられ、それぞれ２組に分けられたＦＦにクロックが供給される。 FIG. 5 shows another case where the circuit of FIG. 4A is changed, and this case is determined to be equivalent in terms of both logic and timing. As shown in FIG. 5, the clock wiring 26 is provided with two buffers 34 and 34A, the clock wiring 30 from the port 29 of the module 27 is branched into four, and the buffers 35AA and 35AB are respectively connected to the branched wirings. , 35BA, and 35BB are provided. In the modules 28A and 28B, ports 31AB and 31BB are respectively added, and clocks are supplied from the buffers 35AA, 35AB, 35BA, and 35BB to the ports 31AA, 31AB, 31BA, and 31BB. Further, in the modules 28A and 28B, buffers 36AA, 36AB, 36BA, and 36BB are provided in the clock wiring from the ports 31AA, 31AB, 31BA, and 31BB, and clocks are supplied to the FFs divided into two sets.

図５のレイアウト回路では、バッファやポートが増加しているが、タイミング制約としては問題なく、修正の前後でも、ＣＬＫ３が供給されるモジュール２８Ａと２８Ｂ内のＦＦの個数及び論理極性は変化しておらず、論理的にもタイミング制約的にも等価であると判定される。 In the layout circuit of FIG. 5, the number of buffers and ports are increased, but there is no problem as a timing constraint, and the number and logic polarity of the FFs in the modules 28A and 28B to which CLK3 is supplied change before and after the correction. It is determined that they are equivalent both logically and in terms of timing constraints.

図６は、タイミング制約に関する等価性の判定が困難な別の事例を説明する図である。図６の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック・ゲーティング・セル（ここではＮＡＮＤゲート）３８のＡ入力（ピン）にＦＦ３７Ａからの出力が、Ｂ入力（ピン）にＦＦ３７Ｂの出力が供給される。ここで、ＦＦ３７Ａからの出力がＡピンに供給されるとの設計データになっている。 FIG. 6 is a diagram for explaining another example in which it is difficult to determine equivalence regarding timing constraints. 6A shows a layout generated from an input netlist, in which the output from the FF 37A is connected to the B input (pin) of the clock gating cell (NAND gate in this case) 38. The output of the FF 37B is supplied to the pin). Here, the design data indicates that the output from the FF 37A is supplied to the A pin.

図７は、ＮＡＮＤゲートの回路図である。ＡピンとＢピンは論理的には等価であるが、ＡピンとＢピンで伝播遅延に差があることが知られている。そこで、ＦＦ３７Ａからの出力がＡピンに供給されるとして設計され、そのような設計制約が設けられている。 FIG. 7 is a circuit diagram of the NAND gate. Although the A pin and the B pin are logically equivalent, it is known that there is a difference in propagation delay between the A pin and the B pin. Therefore, it is designed that the output from the FF 37A is supplied to the A pin, and such a design constraint is provided.

図６のＮＡＮＤゲート３８のＡピンにタイミング制約が設定されているとする。ここで、タイミングを改善するために、図６の（Ｂ）に示すように、ＮＡＮＤゲート３８のＡピンにＦＦ３７Ｂからの出力が、ＢピンにＦＦ３７Ｂの出力が供給されるように変更が行われた。このように、タイミング制約を無視して、ＮＡＮＤゲートのピンスワップを実施すると、タイミング制約の意味が変化してしまい、タイミング制約的に等価であるか判定できないという事態が生じる。 Assume that a timing constraint is set on the A pin of the NAND gate 38 of FIG. Here, in order to improve the timing, as shown in FIG. 6B, the output from the FF 37B is supplied to the A pin of the NAND gate 38 and the output of the FF 37B is supplied to the B pin. It was. As described above, if the NAND gate pin swap is performed while ignoring the timing constraint, the meaning of the timing constraint changes, and it may not be possible to determine whether the timing constraints are equivalent.

図８は、デザイン制約に関する等価性の判定が困難な事例の１つを説明する図である。図８の（Ａ）は、入力ネットリストから生成したレイアウトであり、モジュール３９内のＦＦ４１の出力がポート４３に出力され、ポート４３からの出力は、モジュール４０のポート４４に入力され、その後分岐して内部のＦＦ４５Ａ、４５Ｂにデータとして入力される。モジュール４０のポート４４には、変更不可のデザイン制約が設けられている。 FIG. 8 is a diagram illustrating one example where it is difficult to determine equivalence regarding design constraints. FIG. 8A shows a layout generated from the input netlist. The output of the FF 41 in the module 39 is output to the port 43, the output from the port 43 is input to the port 44 of the module 40, and then branches. Then, it is input as data to the internal FFs 45A and 45B. The port 44 of the module 40 has a design constraint that cannot be changed.

図８の（Ａ）の構成を、図８の（Ｂ）に示すように、モジュール４０にポート４４Ｂを追加し、ポート４３からの出力は分岐してポート４４、４４Ｂに入力され、ポート４４の入力がＦＦ４５Ａにデータとして入力され、ポート４４Ｂの入力がＦＦ４５Ｂにデータとして入力されるように変更した例である。図８の（Ａ）と図８の（Ｂ）は、論理的には等価であるが、変更不可のデザイン制約が設けられているポート４４に関連して、ポートを増加させており、デザイン制約に違反するように変更されている。 8A, the port 44B is added to the module 40 as shown in FIG. 8B, and the output from the port 43 is branched and input to the ports 44 and 44B. In this example, the input is input to the FF 45A as data and the input of the port 44B is input to the FF 45B as data. 8A and 8B are logically equivalent, but the number of ports is increased in relation to the port 44 provided with a design constraint that cannot be changed. Has been changed to violate.

図９は、図８の（Ａ）の構成を変更した他の例を示す。この例では、図８の（Ａ）の構成において、モジュール３９内でＦＦ４１の出力がポート４３に出力される信号配線の途中にバッファ４６を設け、モジュール４０内でポート４４からの入力が分岐した後、ＦＦ４５Ｂに入力される方の信号配線の途中にバッファ４７を設けるように変更されている。図９の構成では、変更不可のデザイン制約が設けられているポート４４に関連しては変更が行われておらず、データの経路にバッファを設けても問題ないので、デザイン制約について問題はない。 FIG. 9 shows another example in which the configuration of FIG. In this example, in the configuration of FIG. 8A, a buffer 46 is provided in the middle of the signal wiring in which the output of the FF 41 is output to the port 43 in the module 39, and the input from the port 44 is branched in the module 40. Thereafter, the buffer 47 is changed in the middle of the signal wiring input to the FF 45B. In the configuration of FIG. 9, no change is made in relation to the port 44 provided with a design constraint that cannot be changed, and there is no problem with providing a buffer in the data path, so there is no problem with the design constraint. .

図１０は、デザイン制約に関する等価性の判定が困難な他の事例を説明する図である。図１０の（Ａ）は、入力ネットリストから生成したレイアウトであり、モジュール４８内に更にモジュール４９が設けられている。モジュール４８のポート５０Ａ、５０Ｂ及びモジュール４９のポート５１Ａ、５１Ｂを介して入力された２つのデータはＡＮＤゲート５２に入力し、ＡＮＤゲート５２の出力がモジュール４９のポート５３及びモジュール４８のポート５４を介して出力される。ここで、モジュール４９には変更不可のデザイン制約が設けられている。 FIG. 10 is a diagram for explaining another example in which it is difficult to determine equivalence regarding design constraints. FIG. 10A shows a layout generated from the input netlist, and a module 49 is further provided in the module 48. Two data inputted through the ports 50A and 50B of the module 48 and the ports 51A and 51B of the module 49 are inputted to the AND gate 52, and the output of the AND gate 52 is connected to the port 53 of the module 49 and the port 54 of the module 48. Is output via. Here, the module 49 is provided with design restrictions that cannot be changed.

図１０の（Ａ）の構成で、ＡＮＤゲート５２の出力とポート５３の間にバッファ５５を設けるように変更した。この変更は、論理的には等価であるが、変更不可のデザイン制約が設けられているモジュール４９内部にバッファ５５を追加しているため、デザイン制約違反である。 In the configuration of FIG. 10A, the buffer 55 is changed between the output of the AND gate 52 and the port 53. This change is logically equivalent, but is a design constraint violation because the buffer 55 is added inside the module 49 provided with a design constraint that cannot be changed.

以上説明した論理的には等価であるが、タイミング制約及びデザイン制約からは等価性の判定が困難な事例をまとめると、以下のようになる。 The cases described above that are logically equivalent but difficult to determine equivalence from the timing constraints and design constraints are summarized as follows.

（タイミング制約関連）
（１）所定の名称のクロックが入力されない。（図２、図３、図４）
（２）タイミングの異なるインスタンスのピンが変化している（ピンスワップ）（図６）
（デザイン制約関連）
（３）変更不可制約のオブジェクト（インスタンス、ポート、配線）と同等のオブジェクトが増加している。（図８）
（４）変更不可制約のオブジェクト（インスタンス、ポート、配線）が削除されている（同等のオブジェクトにまとめられている）。 (Related to timing constraints)
(1) A clock with a predetermined name is not input. (Fig. 2, Fig. 3, Fig. 4)
(2) The pin of the instance with different timing has changed (pin swap) (FIG. 6)
(Design constraints related)
(3) The number of objects equivalent to non-changeable objects (instances, ports, wirings) is increasing. (Fig. 8)
(4) Objects (instances, ports, wirings) that cannot be changed are deleted (collected into equivalent objects).

（５）移動禁止制約のインスタンスが移動されている。 (5) The instance of the movement prohibition constraint has been moved.

（６）使用禁止制約のセル（インスタンス）が追加されている。 (6) A cell (instance) of a use prohibition constraint is added.

（７）変更不可制約の配線にバッファが追加されている。 (7) A buffer is added to the unchangeable restriction wiring.

（８）変更不可制約のモジュールが変更されている。（図１０） (8) The module of the restriction that cannot be changed has been changed. (Fig. 10)

特開平１１−５４６２８号公報Japanese Patent Laid-Open No. 11-54628 特開２０００−２１９８８号JP 2000-21988

レイアウト処理において、仕様を満たすように変更を行うと、上記のような事例の発生が避けられないが、これまでのＣＡＤツールではこのような事例の発生を検証することができなかった。そのため、仕様を満たすための変更で、逆に仕様を満たせなくなるという事態が生じるという問題があった。 If the layout process is changed so as to satisfy the specifications, the occurrence of the case as described above is unavoidable, but conventional CAD tools have not been able to verify the occurrence of such a case. For this reason, there has been a problem that a change to satisfy the specification may cause a situation in which the specification cannot be satisfied.

本発明は、このような問題点を解決して、レイアウト処理で論理的に等価であるように変更した構成が、タイミング制約条件及びデザイン制約条件を満たすように変更されているかを検証可能にし、レイアウト処理のオペレータが、変更した構成で問題が発生する可能性があるかを容易に判定可能にすることを目的とする。 The present invention solves such problems and makes it possible to verify whether the configuration changed to be logically equivalent in the layout process is changed so as to satisfy the timing constraint condition and the design constraint condition. It is an object of the present invention to make it possible for a layout processing operator to easily determine whether there is a possibility of a problem occurring in the changed configuration.

上記目的を実現するため、本発明のレイアウト処理を行う場合の加工・変更検証方法及び装置は、論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理を行い、満たされていない場合に、満たされない部分の情報を出力する、ことを特徴とする。 In order to achieve the above object, the processing / change verification method and apparatus for performing layout processing according to the present invention confirms that the timing constraint condition and the design constraint condition included in the logical information are satisfied after the processing / change. A confirmation process for confirming is performed, and when the condition is not satisfied, the information of the unsatisfied part is output.

論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを、どのように確認するかについては、以下に具体的に説明される。 How to confirm that the timing constraint condition and the design constraint condition included in the logical information are satisfied after the processing / change will be specifically described below.

本発明によれば、半導体装置の論理情報を含む入力ネットリストを加工及び変更しながらレイアウト処理を行う場合に、これまで検証できなかったことが検証可能になる。従って、オペレータが、変更した構成で問題が発生する可能性がある部分に注目して、例えば、デザイン制約を修正する、ネットリスト自体を修正する、などの対処を、オペレータ自身が判断して行えるようになる。 According to the present invention, when layout processing is performed while processing and changing an input net list including logic information of a semiconductor device, it is possible to verify that verification has not been possible so far. Accordingly, the operator can determine the part where the problem may occur in the changed configuration, and can take measures such as correcting the design constraint, correcting the net list itself, etc. by the operator himself / herself. It becomes like this.

本発明は、ＬＳＩレイアウト処理ＣＡＤ装置の形で実現され、ＣＡＤ装置を利用しての本発明の検証方法、本発明の方法を実行できるようにしたＣＡＤ装置、すなわち検証装置や、本発明の検証方法を行うようにＣＡＤ装置にインストールされるプログラムを対象とする。従って、本発明の検証装置は、コンピュータの内部に、レイアウト処理において半導体装置の論理情報を含む入力ネットリストを加工及び変更した場合の加工・変更検証装置として実現され、機能的には、論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理部と、満たされていない場合に、満たされない部分の情報を出力する出力部と、を備える形で実現される。 The present invention is realized in the form of an LSI layout processing CAD device. The verification method of the present invention using the CAD device, the CAD device that enables the method of the present invention to be executed, that is, the verification device, and the verification of the present invention. Targeted is a program installed in a CAD device to perform the method. Therefore, the verification apparatus of the present invention is realized as a processing / change verification apparatus when processing and changing an input netlist including logical information of a semiconductor device in layout processing in a computer. A confirmation processing unit for confirming that the timing constraint condition and the design constraint condition included in are satisfied even after processing / change, and an output unit that outputs information on a portion that is not satisfied when it is not satisfied. Realized in the form of provision.

図１１は、本発明の検証装置の位置づけを説明する図である。論理的には所望の動作を行うことが検証済みのＬＳＩの設計データが提供され、それに基づいてレイアウト処理が行われ、レイアウトが決定される。ＣＡＤ装置による通常のレイアウト処理だけでは、物理的な仕様を満たすことが難しく、物理的な仕様を満たすように入力ネットリストの加工・変更が行われる。ここでは、加工・変更が行われる前のＬＳＩの設計データをＧｏｌｄｅｎデータベース６１と称し、加工・変更が行われた後のＬＳＩの設計データをＲｅｖｉｓｅｄデータベース６２と称する。本発明の検証装置６３は、Ｇｏｌｄｅｎデータベース６１とＲｅｖｉｓｅｄデータベース６２を比較して、Ｒｅｖｉｓｅｄデータベース６２がデザイン制限６４を満たしているかを検証し、満たさない時にはオペレータにフィードバックする情報６５を生成し、満たせば完了する（６６）。 FIG. 11 is a diagram for explaining the positioning of the verification device of the present invention. Logically, LSI design data that has been verified to perform a desired operation is provided, layout processing is performed based on the LSI design data, and a layout is determined. It is difficult to satisfy physical specifications only with normal layout processing by a CAD device, and the input netlist is processed and changed so as to satisfy physical specifications. Here, the LSI design data before processing / change is referred to as a Golden database 61, and the LSI design data after processing / change is referred to as a Revised database 62. The verification device 63 of the present invention compares the Golden database 61 and the Revised database 62 to verify whether the Revised database 62 satisfies the design restriction 64, and if not, generates information 65 to be fed back to the operator. Completion (66).

ＬＳＩの設計データには、ネットリスト情報（Ｖｅｒｉｌｏｇなど）、物理情報（ＤＥＦなど）及び各種属性（例えばクロック）が含まれる。 LSI design data includes netlist information (such as Verilog), physical information (such as DEF), and various attributes (such as a clock).

デザイン制限６４は、タイミング制約（いわゆるＳＤＣファイルで表現される制約）と、デザイン制約と、で構成される。デザイン制約には、変更不可制約、使用不可制約、物理情報保持制約（配置移動禁止、配線経路変更禁止）が含まれる。 The design restriction 64 includes timing constraints (constraints expressed by so-called SDC files) and design constraints. The design constraint includes an unchangeable constraint, an unusable constraint, and a physical information retention constraint (placement movement prohibition, wiring path change prohibition).

オペレータにフィードバックする情報６５には、例えば、問題のある箇所、問題箇所のデザイン制約変更方法、問題箇所のデータベース（ネットリスト）変更方法などが含まれる。オペレータは、フィードバックされた情報６５に基づいて必要な処理を行う。この処理では、たとえ変更されていても問題を生じないことが確認されれば、そのまま変更されたネットリストを有効とし、もし問題を生じるのであれば、物理的な仕様を満たす他の変更方法を検討し、必要に応じて、デザイン制約やネットリスト自体の変更を検討する。 The information 65 fed back to the operator includes, for example, a problem location, a design constraint change method for the problem location, a database (net list) change method for the problem location, and the like. The operator performs necessary processing based on the fed back information 65. In this process, if it is confirmed that there is no problem even if it is changed, the changed netlist is validated as it is. If a problem occurs, another change method that satisfies the physical specifications is used. Review and, if necessary, consider changes in design constraints and the netlist itself.

図１２は、本発明の検証装置の使用方法を説明する図である。入力ネットリスト１０に基づいてレイアウト処理１１が行われるが、レイアウト処理１１は、図１に示したように、配置処理１２、タイミング最適化処理１３、クロック生成処理１４、配線処理１５、検証処理１６の順に行われ、処理１２−１６のそれぞれでネットリストの変更が行われる。そこで、配置処理１２が終了した時には、入力ネットリスト１０と配置処理１２において変更されたＲｅｖｉｓｅｄネットリストとの間で、本発明の検証装置６３を使用して検証が行われ、検証結果がオペレータにフィードバックされる。これに基づいて、オペレータは上記のような必要な処理を行なう。検証の終了したＲｅｖｉｓｅｄネットリストは、次の処理のＧｏｌｄｅｎネットリストになる。この場合は、配置処理１２により変更され、検証が終了したＲｅｖｉｓｅｄネットリストが、次のタイミング最適化処理のＧｏｌｄｅｎネットリストになる。以下同様に、タイミング最適化処理１３、クロック生成処理１４、配線処理１５、検証処理１６で変更されたネットリストについて、前の処理で検証が終了したネットリストをＧｏｌｄｅｎネットリストとして本発明の検証が行われる。 FIG. 12 is a diagram for explaining how to use the verification apparatus of the present invention. A layout process 11 is performed based on the input netlist 10. The layout process 11 includes an arrangement process 12, a timing optimization process 13, a clock generation process 14, a wiring process 15, and a verification process 16 as shown in FIG. The netlist is changed in each of the processes 12-16. Therefore, when the placement process 12 is completed, verification is performed between the input netlist 10 and the Revised netlist changed in the placement process 12 using the verification device 63 of the present invention, and the verification result is sent to the operator. Feedback. Based on this, the operator performs the necessary processing as described above. The verified netlist that has been verified becomes the golden netlist for the next process. In this case, the Revised netlist that has been changed by the placement process 12 and has been verified becomes the Golden netlist for the next timing optimization process. Similarly, for the netlist changed in the timing optimization process 13, the clock generation process 14, the wiring process 15, and the verification process 16, the netlist that has been verified in the previous process is used as the Golden netlist for verification of the present invention. Done.

図１３は、本発明の検証装置の既存の論理等価性検証装置との連携を説明する図である。従来からデザインルール制限が守られているかを検証するために、論理等価性検証装置６７が一部活用されている。本発明の検証装置６３は、後述するファンインコーン・ファンアウトコーンの論理等価性検証を自動的に行うために、論理等価性検証装置６７を随時利用する。本発明の検証装置６３は、ＧｏｌｄｅｎネットリストとＲｅｖｉｓｅｄネットリスト、及び論理等価性検証を行いたいファンインコーン・ファンアウトコーンに関する情報を、論理等価性検証装置６７に送る。論理等価性検証装置６７は、この情報に基づいて論理等価性を検証し、検証結果を本発明の検証装置６３に送る。 FIG. 13 is a diagram for explaining the cooperation of the verification apparatus of the present invention with an existing logical equivalence verification apparatus. Conventionally, in order to verify whether the design rule restrictions are observed, a logical equivalence verification device 67 is partially used. The verification device 63 of the present invention uses the logical equivalence verification device 67 as needed to automatically perform the logical equivalence verification of the fan-in cone / fan-out cone described later. The verification device 63 of the present invention sends the Golden netlist and the Revised netlist and information on the fan-in cone and fan-out cone to be subjected to logical equivalence verification to the logical equivalence verification device 67. The logical equivalence verification device 67 verifies the logical equivalence based on this information, and sends the verification result to the verification device 63 of the present invention.

次に、具体的にどのように検証を行うかについて説明する。 Next, how the verification is performed will be described in detail.

（検証１）
検証１では、Ｇｏｌｄｅｎネットリストでデザイン制約及びタイミング制約が付されているオブジェクトが、Ｒｅｖｉｓｅｄネットリストでもそのまま変更なしに存在するか判定する。オブジェクトとしては、インスタンス（回路要素）、インスタンスピン（例えば、ゲートの入力ピン、出力ピン）、モジュール、ネット、ポートがある。ここで、そのまま変更なしに存在するとは、Ｇｏｌｄｅｎネットリスト内のオブジェクトが削除されておらず、Ｇｏｌｄｅｎネットリスト内では１個であったオブジェクトが、２個以上に増加していないことである。言い換えれば、デザイン制約及びタイミング制約が付されているあるオブジェクトの個数が増減しないことである。 (Verification 1)
In the verification 1, it is determined whether the object to which the design constraint and the timing constraint are attached in the Golden netlist exists without change in the Revised netlist. Objects include instances (circuit elements), instance pins (eg, gate input pins and output pins), modules, nets, and ports. Here, the fact that there is no change is that the object in the Golden netlist has not been deleted, and the number of objects that were one in the Golden netlist has not increased to two or more. In other words, the number of objects with design constraints and timing constraints is not increased or decreased.

この判定により、前述の等価性の判定が困難な事例のうち事例（３）及び（４）、例えば図２から図４、図８に示した例が発見できる。 By this determination, cases (3) and (4), for example, the examples shown in FIGS. 2 to 4 and FIG. 8, can be found out of the cases where it is difficult to determine the equivalence described above.

（検証２）
検証２では、使用不可制約が付されているセルが、Ｒｅｖｉｓｅｄネットリストに存在しないか判定する。この判定により、前述の等価性の判定が困難な事例のうち事例（６）が発見できる。 (Verification 2)
In verification 2, it is determined whether or not a cell to which an unusable restriction is attached exists in the Revised netlist. By this determination, it is possible to find the case (6) among the cases where it is difficult to determine the equivalence described above.

（検証３）
検証３では、デザイン制約及びタイミング制約が付されているオブジェクトについて、オブジェクトの種別に応じて所定の検証が行われる。具体的には、オブジェクトがインスタンスの場合には、
（検証３−１）インスタンスで使用しているセル名が比較される。 (Verification 3)
In the verification 3, predetermined verification is performed on the object to which the design constraint and the timing constraint are attached according to the type of the object. Specifically, if the object is an instance,
(Verification 3-1) The cell names used in the instances are compared.

（検証３−２）インスタンスに付随する物理情報が比較される。 (Verification 3-2) The physical information accompanying the instance is compared.

検証３−１及び３−２により、前述の等価性の判定が困難な事例のうち事例（３）及び（４）が発見できる。 By the verifications 3-1 and 3-2, the cases (3) and (4) can be found out of the cases where the equivalence determination is difficult.

ネットの場合には、
（検証３−３）ネットに接続しているインスタンスが一致しているか判定され、
（検証３−４）ネットに接続しているインスタンスに変更不可制約が付けられている場合に、変更不可制約が満たされているか判定される。 In the case of the net,
(Verification 3-3) It is determined whether the instances connected to the net match,
(Verification 3-4) When the non-changeable constraint is attached to the instance connected to the net, it is determined whether the non-changeable constraint is satisfied.

検証３−３及び３−４により、前述の等価性の判定が困難な事例のうち事例（３）、（４）及び（７）が発見できる。 By the verifications 3-3 and 3-4, the cases (3), (4), and (7) can be found among the cases where it is difficult to determine the equivalence described above.

インスタンスピンの場合には、
（検証３−５）対象インスタンスピンのファンインコーンの論理等価性を満たすか判定され、
（検証３−６）対象インスタンスピンのファンアウトコーンの論理等価性を満たすか判定される。 For instance pins,
(Verification 3-5) It is determined whether the logical equivalence of the fan-in cone of the target instance pin is satisfied,
(Verification 3-6) It is determined whether the logical equivalence of the fan-out cone of the target instance pin is satisfied.

図１４は、図２に示した事例で、インスタンスピンのファンインコーン及びファンアウトコーンの論理等価性が満たされるか判定する方法を説明する図であり、（Ａ）が修正前を、（Ｂ）が修正後を示す。ＡＮＤゲート２３の出力ピンが比較対象ピンである。修正前には、図１４の（Ａ）に示すように、ＡＮＤゲート２３の一方の入力ピンから、順序セルであるクロックを出力するＰＬＬ２１まで上流に遡る。同様に、ＡＮＤゲート２３の他方の入力ピンから他の順序セルまで遡ることができ、合わせてファンインコーンが求まる。一方、ＡＮＤゲート２３の出力ピンは、複数のＦＦ２５Ａ−２５Ｎのクロックピンに接続されており、ファンアウトコーンが求まる。 FIG. 14 is a diagram for explaining a method for determining whether the logical equivalence of the fan-in cone and the fan-out cone of the instance pin is satisfied in the case shown in FIG. ) Indicates after correction. The output pin of the AND gate 23 is a comparison target pin. Before the correction, as shown in FIG. 14A, the process goes upstream from one input pin of the AND gate 23 to the PLL 21 that outputs a clock that is an ordered cell. Similarly, it is possible to trace back from the other input pin of the AND gate 23 to another order cell, and a fan-in cone is obtained together. On the other hand, the output pin of the AND gate 23 is connected to the clock pins of the plurality of FFs 25A-25N, and the fan-out cone is obtained.

図１４の（Ｂ）に示すように、修正後のＡＮＤゲート２３の出力ピンについてファンインコーンを求めると、修正前と同じである。しかし、ファンアウトコーンは、ＦＦの個数が減少しており、異なる。そのため、修正前と修正後でファンインコーン及びファンアウトコーンを比較すると、ファンインコーンは一致するが、ファンアウトコーンは不一致で、等価でないと判定されることになる。 As shown in FIG. 14B, when the fan-in cone is obtained for the output pin of the AND gate 23 after correction, it is the same as before correction. However, fan-out cones are different because the number of FFs is reduced. Therefore, when the fan-in cone and the fan-out cone are compared before and after the correction, it is determined that the fan-in cones match but the fan-out cones do not match and are not equivalent.

検証３−５及び３−６により、前述の等価性の判定が困難な事例のうち事例（２）、（３）及び（４）、例えば図２、図３、図５、図６に示した例が発見できる。 Cases (2), (3), and (4) among the cases where it is difficult to determine equivalence by the verifications 3-5 and 3-6, for example, shown in FIG. 2, FIG. 3, FIG. 5, and FIG. An example can be found.

また、検証３−５及び３−６は、図１３で説明した論理等価性検証装置６７と連携して行われる。 The verifications 3-5 and 3-6 are performed in cooperation with the logical equivalence verification device 67 described with reference to FIG.

ポートの場合には、
（検証３−７）対象ポートのファンインコーンの論理等価性を満たすか判定され、
（検証３−８）対象ポートのファンアウトコーンの論理等価性を満たすか判定される。 In the case of ports
(Verification 3-7) It is determined whether the logical equivalence of the fan-in cone of the target port is satisfied,
(Verification 3-8) It is determined whether the logical equivalence of the fan-out cone of the target port is satisfied.

図１５は、図８に示した事例で、インスタンスピンのファンインコーン及びファンアウトコーンの論理等価性が満たされるか判定する方法を説明する図であり、（Ａ）が修正前を、（Ｂ）が修正後を示す。モジュール４０のポート４４が比較対象ピンである。修正前には、図１５の（Ａ）に示すように、ポート４４から、モジュール３９のポート４３を介して、順序セルであるクロックを出力するＰＬＬ４１まで上流に遡り、ファンインコーンが求まる。一方、ポート４４は、複数のＦＦ４５Ａと４５Ｂのクロックピンに接続されており、ファンアウトコーンが求まる。 FIG. 15 is a diagram for explaining a method for determining whether the logical equivalence of the fan-in cone and the fan-out cone of the instance pin is satisfied in the example shown in FIG. ) Indicates after correction. The port 44 of the module 40 is a comparison target pin. Before the correction, as shown in FIG. 15A, the fan in cone is obtained by going upstream from the port 44 to the PLL 41 that outputs the clock that is the ordered cell via the port 43 of the module 39. On the other hand, the port 44 is connected to the clock pins of the plurality of FFs 45A and 45B, and a fan-out cone is obtained.

図１４の（Ｂ）に示すように、修正後のポート４４についてファンインコーンを求めると、修正前と同じである。しかし、ファンアウトコーンは、ＦＦの個数が減少しており、異なる。そのため、修正前と修正後でファンインコーン及びファンアウトコーンを比較すると、ファンインコーンは一致するが、ファンアウトコーンは不一致で、等価でないと判定されることになる。 As shown in FIG. 14B, when the fan-in cone is obtained for the corrected port 44, it is the same as before the correction. However, fan-out cones are different because the number of FFs is reduced. Therefore, when the fan-in cone and the fan-out cone are compared before and after the correction, it is determined that the fan-in cones match but the fan-out cones do not match and are not equivalent.

検証３−７及び３−８により、前述の等価性の判定が困難な事例のうち事例（３）及び（４）、例えば図２から図４、図８に示した例が発見できる。 From the verifications 3-7 and 3-8, cases (3) and (4), for example, the examples shown in FIGS. 2 to 4 and FIG.

また、検証３−７及び３−８も、図１３で説明した論理等価性検証装置６７と連携して行われる。 The verifications 3-7 and 3-8 are also performed in cooperation with the logical equivalence verification device 67 described with reference to FIG.

モジュールの場合には、
（検証３−９）変更不可制約が付けられているモジュール内部の全オブジェクト（インスタンス、ネット、ポート、インスタンスピン、子モジュール）に対して、変更不可制約が満たされているか判定される。 For modules,
(Verification 3-9) It is determined whether the non-changeable constraint is satisfied for all the objects (instance, net, port, instance pin, child module) in the module to which the non-changeable constraint is attached.

検証３−９により、前述の等価性の判定が困難な事例のうち事例（９）、図１０に示した事例が発見できる。 By the verification 3-9, it is possible to find the case (9) and the case shown in FIG.

（検証４）
検証４では、物理情報を持つオブジェクトに対し、Ｇｏｌｄｅｎ及びＲｅｖｉｓｅｄデータベースの（物理情報）値が一致するか判定する。この判定により、前述の等価性の判定が困難な事例のうち事例（５）が発見できる。 (Verification 4)
In verification 4, it is determined whether the (physical information) values in the Golden and Revised databases match the object having physical information. By this determination, it is possible to find the case (5) among the cases where it is difficult to determine the equivalence described above.

本発明は、ネットリストに基づいてレイアウト処理を行う時に、仕様を満たすようにネットリストを加工・変更する場合であれば、本発明を適用可能である。 The present invention can be applied to the case where the netlist is processed / changed so as to satisfy the specifications when layout processing is performed based on the netlist.

図１はレイアウト処理の流れを示す。FIG. 1 shows the flow of layout processing. 図２は等価性判定が困難な事例（その１）を示す。FIG. 2 shows a case (part 1) where it is difficult to determine equivalence. 図３は等価性判定が困難な事例（その２）を示す。FIG. 3 shows a case (part 2) where it is difficult to determine equivalence. 図４は等価性判定が困難な事例（その３）を示す。FIG. 4 shows a case (part 3) where it is difficult to determine equivalence. 図５は、図４の例で、等価性であると判定される事例を示す。FIG. 5 shows an example in which it is determined to be equivalent in the example of FIG. 図６は等価性判定が困難な事例（その４）を示す。FIG. 6 shows a case (part 4) where it is difficult to determine equivalence. 図７は、入力ピンによりタイミングが異なるＮＡＮＤゲートの構成を示す。FIG. 7 shows a configuration of a NAND gate having different timings depending on input pins. 図８は等価性判定が困難な事例（その５）を示す。FIG. 8 shows a case (part 5) where it is difficult to determine equivalence. 図９は、図８の例で、等価性であると判定される事例を示す。FIG. 9 shows an example in which it is determined to be equivalent in the example of FIG. 図１０は等価性判定が困難な事例（その６）を示す。FIG. 10 shows a case (part 6) where it is difficult to determine equivalence. 図１１は本発明の検証装置の位置づけを説明する。FIG. 11 explains the positioning of the verification device of the present invention. 図１２は本発明の検証装置の使用方法を説明する。FIG. 12 explains how to use the verification apparatus of the present invention. 図１３は本発明の検証装置を、既存の論理性検証装置と連携させる場合を説明する。FIG. 13 illustrates a case where the verification apparatus of the present invention is linked with an existing logicality verification apparatus. 図１４は本発明の検証装置で、インスタンスピンのファンイン（アウト）コーン論理等価性の判定例を説明する。FIG. 14 shows an example of determination of instance pin fan-in (out) cone logic equivalence in the verification apparatus of the present invention. 図１５は本発明の検証装置で、ポートのファンイン（アウト）コーン論理等価性の判定例を説明する。FIG. 15 shows an example of determination of fan-in (out) cone logic equivalence of a port in the verification apparatus of the present invention.

符号の説明Explanation of symbols

１０入力ネットリスト
１１レイアウト処理
６１Ｇｏｌｄｅｎデータベース（加工・変更前）
６２Ｒｅｖｉｓｅｄデータベース（加工・変更後）
６３検証装置（本発明）
６４デザイン制限 10 Input netlist 11 Layout processing 61 Golden database (before processing / change)
62 Revised Database (after processing / change)
63 Verification device (present invention)
64 Design restrictions

Claims

半導体装置の論理情報を含む入力ネットリストを加工及び変更しながらレイアウト処理を行う場合の加工・変更検証方法であって、
前記論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理を行い、
満たされていない場合に、満たされない部分の情報を出力する、ことを特徴とするレイアウト処理における加工・変更検証方法。 A processing / change verification method for performing layout processing while processing and changing an input netlist including logic information of a semiconductor device,
Perform a confirmation process to confirm that the timing constraint condition and the design constraint condition included in the logical information are satisfied even after processing and change,
A processing / change verification method in layout processing, characterized by outputting information on a portion that is not satisfied when it is not satisfied.

前記確認処理は、デザイン制約及びタイミング制約が付されている入力ネットリスト内のオブジェクトが、増加も且つ減少もしていないことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification in the layout processing according to claim 1, wherein the confirmation processing is to confirm that the objects in the input netlist to which design constraints and timing constraints are attached are neither increased nor decreased. Method.

前記確認処理は、使用不可制約が付されているセルが、存在しないことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification method in the layout process according to claim 1, wherein the confirmation process is to confirm that a cell to which an unusable restriction is attached does not exist.

前記確認処理は、ネットに接続しているインスタンスが一致していることを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification method in layout processing according to claim 1, wherein the confirmation processing is to confirm that the instances connected to the net match.

前記確認処理は、ネットに接続しているインスタンスが、変更不可制約を満たしていることを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification method in layout processing according to claim 1, wherein the confirmation process is to confirm that an instance connected to the net satisfies an unchangeable constraint.

前記確認処理は、対象インスタンスピン又は対象ポートのファンインコーンの論理等価性を満たすことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification method in layout processing according to claim 1, wherein the confirmation process is to confirm that the logical equivalence of the target instance pin or the fan-in cone of the target port is satisfied.

前記確認処理は、対象インスタンスピン又は対象ポートのファンアウトコーンの論理等価性を満たすことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification method in layout processing according to claim 1, wherein the confirmation process is to confirm that the logical equivalence of the fan-out cone of the target instance pin or the target port is satisfied.

前記確認処理は、変更不可制約が付されているモジュールが変更されていないことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。 The processing / change verification method in the layout process according to claim 1, wherein the confirmation process is to confirm that a module to which an unchangeable restriction is attached has not been changed.

レイアウト処理において、半導体装置の論理情報を含む入力ネットリストを加工及び変更した場合の加工・変更検証装置であって、
前記論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理部と、
満たされていない場合に、満たされない部分の情報を出力する出力部と、を備えることを特徴とするレイアウト処理における加工・変更検証装置。 A processing / change verification device when processing and changing an input netlist including logic information of a semiconductor device in layout processing,
A confirmation processing unit for confirming that the timing constraint condition and the design constraint condition included in the logical information are satisfied even after processing and change;
A processing / change verification apparatus in layout processing, comprising: an output unit that outputs information on a portion that is not satisfied when it is not satisfied.

コンピュータに、半導体集積回路のレイアウト処理において行われる、半導体装置の論理情報を含む入力ネットリストの加工及び変更処理を検証させるＣＡＤプログラムであって、
前記論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理を行い、
満たされていない場合に、満たされない部分の情報を出力する、ことを特徴とするプログラム。 A CAD program for causing a computer to verify processing and change processing of an input netlist including logic information of a semiconductor device, which is performed in layout processing of a semiconductor integrated circuit,
Perform a confirmation process to confirm that the timing constraint condition and the design constraint condition included in the logical information are satisfied even after processing and change,
A program characterized by outputting information on an unsatisfied part when it is not satisfied.