JP2008203849A - 液晶ディスプレイパネルとその製造方法 - Google Patents

Abstract

【課題】ＴＦＴ-ＬＣＤにおいて、蓄積容量ラインの相互接続構造を簡素に構成でき、斜めから見たときのグレースケールの影響を低減し、色ずれ現象を改善する。
【解決手段】マトリクス状に配置された複数のピクセルと、第１及び第２の走査線と、蓄積容量ラインを備え、各ピクセルは、第１及び第２の走査線の間に配設された第１のサブピクセルと、第１から第３の薄膜トランジスタと、第１及び第２の領域に分割されたピクセル電極を有する。第１の薄膜トランジスタは、第１の走査線及びピクセル電極の第１の領域に電気的に接続され、第２の薄膜トランジスタは、第１の走査線及びピクセル電極の第２の領域に電気的に接続され、第３の薄膜トランジスタは、第２の走査線及びピクセル電極の第２の領域に電気的に接続されている。蓄積容量ラインは、第３の薄膜トランジスタに電気的に接続され、第１の走査線までの距離は、第２の走査線までの距離よりも長くなっている。
【選択図】図６

Description

本出願は、２００７年２月１６日に出願された***特許出願第０９６１０６３１１号に基づく利権を主張し、その出願の全ての内容はこの明細書中に参照により援用されている。

本開示は、ディスプレイパネルとその製造方法に関し、特に、液晶ディスプレイ（ＬＣＤ）パネルとその製造方法に関する。

ＬＣＤパネルは、普及の進んでいるディスプレイパネルの１種であり、解像度の高さ、重量の軽さ、厚みの薄さ、消費電力の低さといった利点を備えている。しかしながら、現在のＬＣＤパネルには、解消されるべきいくつかの技術的課題が未だ存在している。例えば、使用者がディスプレイの正面から表示画像を見たときと、使用者がディスプレイの左右から斜めに表示画像を見たときで、表示画像のグレースケールレベルや輝度が変化するという、広視野角に係る問題が存在する。通常、ディスプレイの正面から見たときの表示画像の輝度は、ディスプレイの左右から斜めに見たときの表示画像よりも高くなる。従って、ＬＣＤ装置上の表示画像は、見る角度によってその輝度が変化し、結果として異なった混合色によって表示されることがある。即ち、色ずれ（カラーシフト）や色の彩度低下といった現象が生じてしまう。

図１、図２に示すように、従来のマルチドメイン垂直配向（ＭＶＡ）型ＬＣＤパネルのサブピクセル構造１は、少なくとも１つの薄膜トランジスタ（ＴＦＴ）Ｔ、蓄積容量ライン１１、サブピクセル電極１２、液晶層１３、共通電極１４を含んでいる。共通電極１４は、カラーフィルタ基板１６上に形成されている。サブピクセル電極１２は、ＴＦＴ基板１５の誘電体層１７上に形成されている。液晶層１３は、サブピクセル電極１２と共通電極１４の間に位置している。サブピクセル電極１２は、２つの隣接する走査線ＳＬ_ｎおよびＳＬ_ｎ＋１の間に配設されている。サブピクセル電極１２は、所定の形状パターンを形成するように、複数のスリット１２ａを有している。薄膜トランジスタＴは、サブピクセル構造１の動作を制御する。また、蓄積キャパシタが、蓄積容量ライン１１およびサブピクセル電極１２の間に形成されている。

ＭＶＡ型ＬＣＤパネルでは、上述したスリット１２ａ又はアライメント突起１４ａが、ＴＦＴ基板１５又はカラーフィルタ基板１６の上にそれぞれ形成される。それにより、液晶分子を複数の方向に配向させ、複数の配向ドメインを形成することによって、広視野角に係る問題を改善している。

近年、広視野角に係る色ずれの問題をより効果的に改善するために、図２に示す他の技術が提案されている。図２に示すように、この技術では、サブピクセル電極１２を第１の領域Ｉと第２の領域ＩＩに分割し、それらの輝度比をグレースケールレベルに応じて調整しながら表示を行う。この効果を達成するために、通常は、隣接する走査線ＳＬ_ｎ＋１が作動状態のときに、第３の薄膜トランジスタＴ_３をオンさせることによって、補助キャパシタの電荷をサブピクセル電極１２の第２の領域ＩＩに通電させる。ここで、補助キャパシタは、蓄積容量ライン１１から伸びる付加的相互接続部１１ａと、第３の薄膜トランジスタＴ_３のソースと同一電位を有する電極Ｅとの対向配置によって構成される。その結果、第２の領域ＩＩと第１の領域Ｉの間の輝度差が一定に維持され、色ずれの問題の発生が回避されるようなっている。

図３は、サブピクセル構造１の等価回路図を示す。液晶キャパシタＣ_ｌｃ（Ａ）は、サブピクセル電極１２の第１の領域Ｉ（例えば明領域）と共通電極１４との対向配置によって構成されている。液晶キャパシタＣ_ｌｃ（Ｂ）は、サブピクセル電極１２の第２の領域ＩＩ（例えば暗領域）と共通電極１４との対向配置によって構成されている。蓄積キャパシタＣ_ｓｔ（Ａ）は、蓄積容量ライン１１と、サブピクセル電極１２の第１の領域Ｉにビアを介して電気的に接続されたキャパシタ電極１１２との対向配置によって構成されている。蓄積キャパシタＣ_ｓｔ（Ｂ）は、蓄積容量ライン１１と、サブピクセル電極１２の第２の領域ＩＩにビアを介して電気的に接続されたキャパシタ電極１１１との対向配置によって構成されている。補助キャパシタＣ_Ｓは、蓄積容量ライン１１の付加的相互接続部１１ａと、第３の薄膜トランジスタＴ_３のソースと同一電位を有する電極Ｅとの対向配置によって構成されている。サブピクセル電極１２の第１の領域Ｉと第２の領域ＩＩは、共通電極１４に対向して配設されている。サブピクセル電極１２の第１の領域Ｉは、第１の薄膜トランジスタＴ_１を介して、データ線ＤＬ_ｎ及びデータ線ＤＬ_ｎと向かい合う走査線ＳＬ_ｎに電気的に接続されている。サブピクセル電極１２の第２の領域ＩＩは、第１の薄膜トランジスタＴ_１と向かい合う第２の薄膜トランジスタＴ_２を介して、データ線ＤＬ_ｎ及びデータ線ＤＬ_ｎと向かいあう走査線ＳＬ_ｎに電気的に接続されている。また、サブピクセル電極１２の第２の領域ＩＩは、対応する第３の薄膜トランジスタＴ_３を介して、隣接する走査線ＳＬ_ｎ＋１及び補助キャパシタに電気的に接続されている。

図４は、図３に示す走査線ＳＬ_ｎ、ＳＬ_ｎ＋１及びノードＶ_ｐ１、Ｖ_ｐ２の動作（電位）を示すタイムチャートである。先ず、走査線ＳＬ_ｎがサブピクセル電極１２にシグナルを入力すると、第１の薄膜トランジスタＴ_１および第２の薄膜トランジスタＴ_２がオンし、正電位のサブピクセルデータがデータ線ＤＬを介して入力される。このとき、ノードＶ_ｐ１及びＶ_ｐ２の電位は互いに等しい電位Ｖ_１となる。走査線ＳＬ_ｎからサブピクセル電極１２へのシグナルの入力が中止されると、第１の薄膜トランジスタＴ_１及び第２の薄膜トランジスタＴ_２は瞬時にオフする。この時点において、ノードＶ_ｐ１及びＶ_ｐ２は、薄膜トランジスタＴ_１及びＴ_２のゲート−ドレインの間の寄生キャパシタ効果により、異なるフィードスルー効果を受ける。その結果、ノードＶ_ｐ１及びＶ_ｐ２の電位は相互に異なる電位となる。そのノードＶ_ｐ１及びＶ_ｐ２の電位をそれぞれＶ_２及びＶ_２１とする。このとき、共通電圧Ｖ_ｃｏｍに対して相対的なそれらのレベル差は約Ｖ_２−Ｖ_２１となる。次いで、走査線ＳＬ_ｎ＋１がサブピクセル電極１２にシグナルを入力すると、前のフレームはドット反転によって影響を受ける。そのことから、第３の薄膜トランジスタＴ_３がオンすると、蓄積キャパシタＣ_{ｓｔ（Ｂ）}に保持された電荷が補助キャパシタＣ_Ｓを中性化し、ノードＶ_ｐ１の電圧レベルがＶ_２のままでノードＶ_ｐ２の電圧レベルのみがＶ_３に変化する。走査線ＳＬ_ｎ＋１がシグナルの入力を停止した場合、ノードＶ_ｐ１及びＶ_ｐ２の電位は、Ｖ_２及びＶ_３にそれぞれ維持される。次のフレーム期間では、走査線ＳＬ_ｎから再度シグナルが入力されて第１の薄膜トランジスタＴ_１及び第２の薄膜トランジスタＴ_２がオンし、負極性のサブピクセルデータがデータ線ＤＬを介して入力され、ノードＶ_ｐ１及びＶ_ｐ２の電位が同時にＶ_４に等しくなる。走査線ＳＬ_ｎからシグナルの入力が停止されると、第１の薄膜トランジスタＴ_１及び第２の薄膜トランジスタＴ_２は瞬時にオフする。ノードＶ_ｐ１及びＶ_ｐ２の電位は、異なるフィードスルー効果を受けることにより、それぞれＶ_５及びＶ_５１に等しくなる。このとき、共通電圧Ｖ_ｃｏｍに対して相対的なそれらのレベル差は約Ｖ_５−Ｖ_５１となる。次いで、走査線ＳＬ_ｎ＋１がシグナルを入力して第３の薄膜トランジスタＴ_３がオンすると、蓄積キャパシタＣ_{ｓｔ（Ｂ）}に保持された前のフレームの正極性の電荷が補助キャパシタＣ_Ｓに移動し、ノードＶ_ｐ２の電圧レベルがＶ_６に変化する。この間、ノードＶ_ｐ１の電圧レベルはＶ_５に維持される。走査線ＳＬ_ｎ＋１がシグナルの入力を停止すると、ノードＶ_ｐ１及びＶ_ｐ２の電位はそれぞれＶ_５およびＶ_６に等しくなる。

しかしながら、どの方法が利用されるかに関わらず、サブピクセル構造１中の蓄積容量ライン１１は、サブピクセル電極１２の中間位置に配設されている。キャパシタンスを調整するために、付加的相互接続部１１ａを蓄積容量ライン１１から付加的に形成する必要がある場合、蓄積容量ライン１１の相互接続の困難性および負荷が増加することになり、開口比も低減することとなる。加えて、サブピクセル電極１２が第１の領域（明領域）Ｉおよび第２の領域（暗領域）ＩＩに分割され、明領域Ｉおよび暗領域ＩＩが異なるフィードスルー効果を受ける場合、サブピクセル構造１２の２つの領域によって表示されるシグナルは、シグナル中心点Ｖ_ｃｏｍと比して異なるレベルとなる。それにより、異なるフレームの間でシグナルはフリッキングを起こすことになり、また、液晶分子の極性化による残像が長時間に亘ることもある。

従って、相互接続構造を簡素に構成でき、ディスプレイ特性における低グレースケール領域の影響を低減させ、色ずれ現象を改善することが可能なＬＣＤパネル、及びその製造方法が必要とされている。

本発明によって具現化される液晶ディスプレイパネルは、薄膜トランジスタ基板を有している。前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線と、蓄積容量ラインを備えている。前記第１の走査線は、前記薄膜トランジスタ基板上に配設されている。前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されている。前記複数のピクセルのそれぞれは、第１のサブピクセルを有している。前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有している。前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されている。前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されている。前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されている。前記蓄積容量ラインは、前記第１の走査線及び第２の走査線に平行に配設されており、前記第３の薄膜トランジスタに電気的に接続されている。前記蓄積容量ラインから前記第１の走査線までの距離は、前記蓄積容量ラインから前記第２の走査線までの距離よりも長くなっている。

本発明によって具現化される他の液晶ディスプレイパネルは、薄膜トランジスタ基板を有している。前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線を備えている。前記第１の走査線は、前記薄膜トランジスタ基板上に配設されている。前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されている。前記複数のピクセルのそれぞれは、第１のサブピクセルを有している。前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有している。前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されている。前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されている。前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されている。前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されている。この液晶ディスプレイパネルには、前記第１の走査線が第１の薄膜トランジスタのドレイン電極に接続された第１の導電性パターン部に対向する第１対向領域と、前記第１の走査線が第２の薄膜トランジスタのドレイン電極に接続された第２の導電性パターン部に対向する第２対向領域が、それぞれ存在する。ここで、前記第１対向領域は、前記第２対向領域よりも狭くなっている。

本発明は、液晶ディスプレイパネルの製造方法に具現化される、この製造方法は、薄膜トランジスタ基板に第１の走査線と第２の走査線を形成する工程と、第１の走査線に接続されたゲートと第１の走査線に対向するドレインを有する第１の薄膜トランジスタ及び第２の薄膜トランジスタを形成する工程と、第２の走査線に接続されたゲートを有する第３の薄膜トランジスタを形成する工程と、薄膜トランジスタ基板に、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソースに接続されたデータ線を形成する工程と、薄膜トランジスタ基板に、第１の走査線と第２の走査線の間に位置するピクセル電極を形成する工程と、薄膜トランジスタ基板を対向基板に組み付ける工程と、薄膜トランジスタ基板と対向基板の間に液晶層を形成する工程を備えている。ここで、前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割される。前記第１の薄膜トランジスタのドレインは、前記ピクセル電極の第１の領域に電気的に接続される。前記第２の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続される。前記第３の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続される。この製造方法では、前記第１の走査線が前記第１の薄膜トランジスタのドレイン及び前記ピクセル電極の第１の領域に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン及び前記ピクセル電極の第２の領域に対向する第２対向領域を、それぞれ存在させるとともに、前記第１対向領域は前記第２対向領域よりも狭くする。

下記に開示される実施形態の付加的な特徴及び利点は、その一部が本明細書に記載されている一方、他の一部は開示された実施形態を実際に実施することによって明確に理解されるものである。開示される実施形態の付加的な特徴及び利点は、特許請求の範囲に記載された各要件及びそれらの組み合わせによって実現されるものである。

以下、添付の図面を参照しながら、発明を実施するための最良の形態を説明する。図面中、同一の構成要件には同一が符号されている。

この実施形態における液晶ディスプレイ（ＬＣＤ）装置２は、マルチドメイン垂直配向（ＭＶＡ）液晶ディスプレイ装置である。ただし、この形態に制限されるものではなく、ＬＣＤ装置２は、ツイステッドネマチックＬＣＤ装置、光学補償ベンド配向型（ＯＣＢ）ＬＣＤ装置、軸対称配向型（ＡＳＭ）ＬＣＤ装置、面内切替型（ＩＰＳ）ＬＣＤ装置であってもよい。

図５は、本発明の第１の実施形態によるＬＣＤ装置２の構造を示す概略図である。図５に示すように、ＬＣＤ装置２は、バックライトモジュール２１と、液晶ディスプレイ（ＬＣＤ）パネル２２を備えている。バックライトモジュール２１は、ＬＣＤパネル２２に隣接して配設されており、ＬＣＤパネル２２を透過する光Ｌ１を発する。この実施形態のバックライトモジュール２１は直下型バックライトモジュールであるが、これに制限されず、例えばエッジライト型バックライトモジュールであってもよい。バックライトモジュール２１の光源は、冷陰極蛍光ランプ（ＣＣＦＬ）、発光ダイオード（ＬＥＤ）、有機エレクトロルミネッセント素子（ＯＥＬＤ）、電界放出素子（ＦＥＤ）等であるとよい。

加えて、ＬＣＤパネル２２は、薄膜トランジスタ基板（ＴＦＴ基板）（図示せず）と、対向基板（例えば、カラーフィルタ基板）（図示せず）と、液晶層（図示せず）を有する。ＴＦＴ基板は、対向基板に対向して配設されている。液晶層は、ＴＦＴ基板と対向基板の間に配設されている。ＴＦＴ基板は、複数のデータ線、複数の走査線、複数のピクセル、複数の蓄積容量ラインを有する。走査線は、蓄積容量ラインと平行に配置されている。ピクセルは、マトリックス状に配置されている。ここで、各ピクセルは、２つの隣接する走査線の間に配設されたサブピクセルを有している。

図６は、ＴＦＴ基板のサブピクセル構造２２１を平面視した図である。図７は、対向基板のサブピクセル構造２２２を平面視した図である。図６に示すように、ＴＦＴ基板のサブピクセル構造２２１は、第１のサブピクセルＰ_１、データ線ＤＬ、第１の走査線ＳＬ_１、第２の走査線ＳＬ_２、蓄積容量ラインＳＣ_１を有している。図７に示すように、対向基板のサブピクセル構造２２２は、共通電極Ｐ_１３５を有している。ここで、第１のサブピクセルＰ_１は赤色、緑色、青色のいずれかのサブピクセル、あるいは、フルカラーピクセルにおける他の有色サブピクセルであり得る。

第１のサブピクセルＰ_１は、第１の薄膜トランジスタＰ_１３１、第２の薄膜トランジスタＰ_１３２、第３の薄膜トランジスタＰ_１３３およびピクセル電極Ｐ_１３４を有する。第１の薄膜トランジスタＰ_１３１、第２の薄膜トランジスタＰ_１３２、第３の薄膜トランジスタＰ_１３３、蓄積容量ラインＳＣ_１およびピクセル電極Ｐ_１３４はＴＦＴ基板上に形成されている。この実施形態では、補助キャパシタＣ_Ｓを形成するために蓄積容量ラインＳＣ_１の構成を複雑なものにする必要がないように（例えば、蓄積容量ラインＳＣ_１に余剰な分岐を形成することによって、蓄積容量ラインＳＣ_１の構造を複雑なものとしないように）、蓄積容量ラインＳＣ_１と第１の走査線ＳＬ_１の間の距離Ｓ_１は、蓄積容量ラインＳＣ_１と第２の走査線ＳＬ_２の間の距離Ｓ_２よりも長くなっている。蓄積容量ラインＳＣ_１と第２の走査線ＳＬ_２の間の距離Ｓ_２は、４μｍ〜２０μｍの範囲である。

ピクセル電極Ｐ_１３４はまた、ピクセル電極Ｐ_１３４がパターンを伴って形成されると共に液晶分子が予め定められた傾斜角度を有するよう、複数のスリットＰ_１３４ａを有し得る。一方、例えばツイステッドネマチックＬＣＤ装置に適用される場合は、スリットＰ_１３４ａは省略され得る。ピクセル電極Ｐ_１３４は、第１の領域Ｉおよび第２の領域ＩＩに分割されている。この実施形態において、第１の領域Ｉは明領域であり、および第２の領域ＩＩは暗領域である。

再度図６を参照すると、第１の薄膜トランジスタＰ_１３１は、第１の走査線ＳＬ_１に電気的に接続されたゲート、第１のサブピクセルＰ_１の第１の領域ＩにビアＯ_１を介して電気的に接続されたドレイン、およびデータ線ＤＬに電気的に接続されたソースを有する。第２の薄膜トランジスタＰ_１３２は、第１の走査線ＳＬ_１に電気的に接続されたゲート、第１のサブピクセルＰ_１の第２の領域ＩＩにビアＯ_２を介して電気的に接続されたドレイン、およびデータ線ＤＬに電気的に接続されたソースを有する。第３の薄膜トランジスタＰ_１３３は、第２の走査線ＳＬ_２に電気的に接続されたゲート、第１のサブピクセルＰ_１の第２の領域ＩＩにビアＯ_３を介して電気的に接続されたドレイン、および補助キャパシタの電極Ｅ_１に電気的に接続されたソースを有する。本願明細書において、第１の薄膜トランジスタＰ_１３１、第２の薄膜トランジスタＰ_１３２および第３の薄膜トランジスタＰ_１３３は、第１のサブピクセルＰ_１の第１の領域Ｉおよび第２の領域ＩＩの作動を制御するためのものである。

この実施形態において、第１の薄膜トランジスタＰ_１３１のゲートとドレインの間には第１の寄生キャパシタＣ_ｇｄ１が形成されており、第２の薄膜トランジスタＰ_１３２のゲートとドレインの間には第２の寄生キャパシタＣ_ｇｄ２が形成されており、第３の薄膜トランジスタＰ_１３３のゲートとドレインの間には第３の寄生キャパシタＣ_ｇｄ３が形成されている。

フィードスルー電圧ΔＶ_{feed through}ついては、下記の関係が知られている。
ΔV_{feed through}＝C_gd×（V_gh−V_gl）／（C_st＋C_lc＋C_gd）
それ故、第３の寄生キャパシタＣ_ｇｄ３を考慮することなく、２つのサブピクセルのフィードスルー電圧ΔＶ_{feed through}を同一にするためには（第２の走査線ＳＬ_２が起動（イネーブル）および停止（ディセーブル）とされるときに発生する第３の寄生キャパシタＣ_ｇｄ３の作用は相互にオフセットし得るため）、下記の関係が得られる。
C_gd1×(V_gh−V_gl)／(C_st1＋C_lc1＋C_gd1)
＝C_gd2×(V_gh−V_gl)／(C_st2＋C_lc2＋C_gd2)
上式において（Ｖ_ｇｈ−Ｖ_ｇｌ）を消去すると、下記の関係が得られる。
C_gd1／[((C_st1／C_lc1)＋１＋(C_gd1／C_lc1))×C_lc1]
＝C_gd2／[((C_st2／C_lc2)＋１＋(C_gd2／C_lc2))×C_lc2]
ここで、（Ｃ_ｇｄ１／Ｃ_ｌｃ１）および（Ｃ_ｇｄ２／Ｃ_ｌｃ２）の各々の値は１よりはるかに小さく、無視し得る。従って、Ｃ_ｓｔ１／Ｃ_ｌｃ１＝Ｃ_ｓｔ２／Ｃ_ｌｃ２であるとき、下記の関係が得られる。
C_gd1／[(２)×C_lc1]＝C_gd2／[(２)×C_lc2]
しかしながら、明領域Ｉの面積／光束は、設計により暗領域ＩＩのものより小さくされている。従って、Ｃ_ｌｃ２≧Ｃ_ｌｃ１であり、Ｃ_ｇｄ２≧Ｃ_ｇｄ１である。この場合、第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２は、下記の式（１）を満たす。
Ｃ_ｇｄ２≧Ｃ_ｇｄ１ （１）

加えて、薄膜トランジスタのソースおよびドレインの間に位置されており、半導体領域を含有する領域は、チャネル幅Ｗとして称される対応する幅を有し、およびソースおよびドレインの距離は、チャネル長さＬとして称される。上述の記載に基づく図６を再度参照すると、第１の薄膜トランジスタＰ_１３１は、第１のチャネル幅Ｗ_１および第１のチャネル長さＬ_１を有し；第２の薄膜トランジスタＰ_１３２は、第２のチャネル幅Ｗ_２および第２のチャネル長さＬ_２を有し；および第３の薄膜トランジスタＰ_１３３は、第３のチャネル幅Ｗ_３および第３のチャネル長さＬ_３を有する。

第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２は下記の式（２）を満たす。
Ｗ_２／Ｌ_２≧Ｗ_１／Ｌ_１ （２）。

この実施形態において、第２のチャネル幅Ｗ_２に対する第２のチャネル長さＬ_２の比は、第１のチャネル幅Ｗ_１に対する第１のチャネル長さＬ_１の比と等しい。

図８に示すように、上述の要求を満たすため、「ａ：第１の薄膜トランジスタＰ_１３１のドレイン及び第１のサブピクセルＰ_１の第１の領域Ｉ」と「ｂ：第１の走査線ＳＬ_１」とが対向し合う対向領域を、「ｃ：第２の薄膜トランジスタＰ_１３２のドレイン及び第１のサブピクセルＰ_１の第２の領域ＩＩ」と「第１の走査線ＳＬ_１」とが対向し合う対向領域よりも、小さくすることができる。この場合、例えば、第１の薄膜トランジスタＰ_１３１と第２の薄膜トランジスタＰ_１３２の形状は同一とする一方、第２の領域ＩＩのピクセル電極Ｐ_１３４を第１の走査線ＳＬ_１と重なり合うように延伸させることができる（図８参照）。あるいは、第１の薄膜トランジスタＰ_１３１と第２の薄膜トランジスタＰ_１３２のチャネル長さＬを同一にする一方、チャネル幅ＷについてＷ_２＞Ｗ_１となるように設計することもできる。そして、これらの手法を同時に用いて上記した式（１）を満足させることもできる。

図６および図９を参照する。ここで、図９は図６の等価回路図である。この第２の実施形態において、ＬＣＤパネル２２は、蓄積容量ラインＳＣ_１に対向して配設され、所定の形状を有するパターン化金属層Ｍ_１をさらに含む。パターン化金属層Ｍ_１の一部Ｍ_１Ａは、第１の領域ＩにビアＯ_４を介して電気的に接続されており、蓄積容量ラインＳＣ_１と対になって第１の蓄積キャパシタＣ_ｓｔ１を構成している。パターン化金属層Ｍ_１の他の一部Ｍ_１Ｂは、第３の薄膜トランジスタＰ_１３３および第２の領域ＩＩにビアＯ_３を介して電気的に接続されており、蓄積容量ラインＳＣ_１と対になって第２の蓄積キャパシタＣ_ｓｔ２を構成している。パターン化金属層Ｍ_１のさらに別の一部Ｍ_１Ｃは、第３の薄膜トランジスタＰ_１３３に電気的に接続されており、蓄積容量ラインＳＣ_１と対になって補助キャパシタＣ_Ｓを構成している。
液晶キャパシタは、対向配置されたピクセル電極Ｐ_１３４と共通電極Ｐ_１３５によって形成されている。すなわち、第１のサブピクセルＰ_１の第１の領域Ｉと共通電極Ｐ_１３５との間に、第１の液晶キャパシタＣ_ｌｃ１が構成されており、第１のサブピクセルＰ_１の第２の領域ＩＩと共通電極Ｐ_１３５との間に、第２の液晶キャパシタＣ_ｌｃ２が構成されている。

この実施形態では、２つのサブピクセルに同一のフィードスルー電圧ΔＶ_{feed through}を持たせるために、以下の関係が導かれる。
C_gd1／[((C_sT1／C_lc1)＋１＋(C_gd1／C_lc1))×C_lc1]
＝C_gd2／[((C_st2／C_lc2)＋１＋(C_gd2／C_lc2))×C_lc2]
ここで、（Ｃ_ｇｄ１／Ｃ_ｌｃ１）および（Ｃ_ｇｄ２／Ｃ_ｌｃ２）の各々の値は、１よりはるかに小さく無視し得る。それ故、第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２が同一の設計サイズを有すると仮定（すなわち、Ｃ_ｇｄ２＝Ｃ_ｇｄ１と仮定）すると以下の関係が導かれる。
１／[((C_st1／C_lc1)＋１)×C_lc1]＝１／[((C_st2／C_lc2)＋１)×C_lc2]
また、明領域Ｉの光束、即ち面積は、暗領域ＩＩのものより小さく構成されている（即ち、Ｃ_ｌｃ２≧Ｃ_ｌｃ１）。それ故、下記の関係が成立する。
(C_st1／C_lc1)＋１≧(C_st2／C_lc2)＋１
従って、下記の関係が成立する。
(C_st1／C_lc1)≧(C_st2／C_lc2)
従って、第１の領域Ｉにおける蓄積キャパシタと液晶キャパシタとの比と、第２の領域Ｉにおける蓄積キャパシタと液晶キャパシタとの比が、下記の式（３）を満たしている。
C_st1／C_lc1＞C_st2／C_lc2 （３）

この実施形態では、第１の領域Ｉの面積を第２の領域ＩＩより小さく設計すると共に、第１の領域Ｉおよび第２の領域ＩＩが実質的に同一の蓄積キャパシタを有するよう設計することによって、Ｃ_ｓｔ１／Ｃ_ｌｃ１＞Ｃ_ｓｔ２／Ｃ_ｌｃ２を達成することが可能である。

加えて、各サブピクセルは、下記の式（４）を満たす比Ｒ_ａを有する。
R_a＝C_s／(C_ｓ＋C_lc＋C_st） （４）
ここで、この実施形態では、Ｃ_ｌｃ＝Ｃ_ｌｃ１＋Ｃ_ｌｃ２であることから、下記の関係が成立する。
C_st＝C_st1＋C_st2
明領域の面積と暗領域の面積の比が１：２に等しいときの、透過度のＲ_ａへの作用が以下に記載されている。透過度が、Ｒ_ａ＝０．１５であるときに基準値（１００％）と等しいと仮定すると、透過度は、Ｒ_ａ＝０．２であるとき９５％に等しく；および透過度は、Ｒ_ａ＝０．２５であるとき８７．８％に等しい。それ故、上述の比は、好ましくは０．１〜０．３５の範囲である。簡潔に、比Ｒ_ａは、サブピクセル全体の等価なキャパシタに対する補助キャパシタＣ_Ｓの比を表す。

加えて、ＴＦＴ基板のピクセルは、第２のサブピクセル（図示せず）および第３のサブピクセル（図示せず）をさらに含む。第１のサブピクセルＰ_１、第２のサブピクセルおよび第３のサブピクセルは、第１の走査線ＳＬ_１に沿って互いに隣接して配設されている。本実施形態では、第１のサブピクセルＰ_１が赤色を表示するためのピクセル（Ｒ）であり、第２のサブピクセルが緑色を表示するためのピクセル（Ｇ）であり、および第３のサブピクセルが青色を表示するピクセル（Ｂ）であると仮定する。典型的に、高い色温度という仕様を満足すべきためには、ディスプレイの短波長での輝度出力を増加させる必要がある。例えば、ディスプレイの青色領域は、補助キャパシタが透過度の低下を生じさせることから、減少させる必要がある。それ故、各サブピクセルの比Ｒ_ａは式（５）を満たす。
R_a(R)＝R_a(G)≧R_a(B) （５）

図１０は、図９における、第１の走査線ＳＬ_１、第２の走査線ＳＬ_２およびノードＶ_ｐ１’およびＶ_ｐ２’のタイミングを示すタイミング図である。

先ず、第１のフレームタイムにおいて、第１の走査線ＳＬ_１がシグナルを入力して第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２を起動し、およびノードＶ_ｐ１’およびＶ_ｐ２’の電位が同時にＶ_１’に等しくなるよう、サブピクセルデータをデータ線ＤＬを介して入力する。第１の走査線ＳＬ_１がシグナルの入力を停止した場合、第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２は瞬時に停止される。しかしながら、薄膜トランジスタＰ_１３１とＰ_１３２とのゲートおよびドレインの間の第１の寄生キャパシタＣ_ｇｄ１および第２の寄生キャパシタＣ_ｇｄ２は、本実施形態において、Ｃ_ｇｄ２≧Ｃ_ｇｄ１またはＷ_２／Ｌ_２≧Ｗ_１／Ｌ_１となるよう設計されている。結果的に、ノードＶ_ｐ１’およびＶ_ｐ２’の電位は、それぞれ、Ｖ_１’からＶ_２’に変化される。換言すると、ノードＶ_ｐ１’およびＶ_ｐ２’のピクセルシグナルと対向電圧Ｖ_ｃｏｍとの間の電圧差を、フィードスルー効果と同一の作用により、安定に制御することが可能である。

次いで、第２の走査線ＳＬ_２がシグナルを入力して、第２の蓄積キャパシタＣ_ｓｔ２の電荷が第１の補助キャパシタＣ_Ｓ１を中性化し、ノードＶ_ｐ２’の電圧レベルがＶ_３’に変更され、およびノードＶ_ｐ１’の電圧レベルが第２の補助キャパシタＣ_Ｓ２により作用され、それ故、Ｖ_３’に変更されるよう第３の薄膜トランジスタＰ_１３３を起動する。次いで、第２のフレームタイムにおいては、例えば、第１の走査線ＳＬ_１が再度シグナルを入力して第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２を起動し、およびサブピクセルデータをデータ線ＤＬを介して入力するとき、ノードＶ_ｐ１’およびＶ_ｐ２’の電位が同時にＶ_４’に等しくなる。第１の走査線ＳＬ_１がシグナルの入力を停止した場合には、第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２は瞬時に停止する。しかしながら、第１の寄生キャパシタＣ_ｇｄ１および薄膜トランジスタＰ_１３１およびＰ_１３２のゲートおよびドレインの間の第２の寄生キャパシタＣ_ｇｄ２は、Ｃ_ｇｄ２≧Ｃ_ｇｄ１またはＷ_２／Ｌ_２≧Ｗ_１／Ｌ_１となるよう本実施形態において特別に設計されている。結果的に、ノードＶ_ｐ１’およびＶ_ｐ２’の電位は、それぞれ、Ｖ_４’からＶ_５’に変更される。換言すると、ピクセルシグナルと対向電圧Ｖ_ｃｏｍとの間の電圧差を、フィードスルー効果と同一の作用により、安定に制御することが可能である。

次いで、第２の走査線ＳＬ_２がシグナルを入力して、第２の蓄積キャパシタＣ_ｓｔ２の電荷が第１の補助キャパシタＣ_Ｓ１を中性化し、およびノードＶ_ｐ２’の電圧レベルがＶ_６’に変更されるよう、第３の薄膜トランジスタＰ_１３３を起動する。

図１１および１２に示すように、この第３の実施形態においては、ＬＣＤパネル２２のパターン化金属層Ｍ_１の一部Ｍ_１Ｃが、ピクセル電極Ｐ_１３４の第１の領域Ｉにも対向しており、第１の領域Ｉと対になって第２の補助キャパシタＣ_Ｓ２を構成している。

図１３に示すように、この第４の実施形態の蓄積容量ラインＳＣ_１は、２つの電気的延伸部ＳＣ_１ＡおよびＳＣ_１Ｂをさらに有している。これらは、２つの電気的延伸部ＳＣ_１ＡおよびＳＣ_１Ｂは、ピクセル電極Ｐ_１３４のデータ線ＤＬに沿う縁部に対向して配設されている。電気的延伸部ＳＣ_１ＡおよびＳＣ_１Ｂの各々の幅は、約４μｍとすることができる。

上述した実施形態において、液晶分子の不規則な配向に起因する漏光現象を防止するために、ＴＦＴ基板２２１上のピクセル電極Ｐ_１３４を覆うような黒色マトリックス層ＢＭ_１（図７参照）を、対向基板のサブピクセル構造２２２に形成することができる。この場合、蓄積容量ラインＳＣ_１の電気的延伸部ＳＣ_１ＡおよびＳＣ_１Ｂがピクセル電極Ｐ_１３４の２つの側縁を部分的に覆っているため、対向基板およびＴＦＴ基板が組み合わされた場合に黒色マトリックス層ＢＭ_１によって覆われる面積が減少されることになる。それ故、第１のサブピクセルＰ_１の開口比が増加され得る。加えて、蓄積容量ラインＳＣ_１の電気的延伸部ＳＣ_１ＡおよびＳＣ_１Ｂとピクセル電極Ｐ_１３４との対向部分が、蓄積キャパシタＣ_ｓｔの一部を構成し、蓄積キャパシタＣ_ｓｔのキャパシタンスを増加させることが可能となる。

図１４は、本発明の好ましい実施形態に基づくＬＣＤパネルの製造方法を示している。この製造方法は、ステップＳ０１〜Ｓ０８の工程を含んでいる。この図１４に示す製造方法について、図６および図７を参照しながら説明する。
ステップＳ０１においては、第１の走査線ＳＬ_１、第２の走査線ＳＬ_２および蓄積容量ラインＳＣ_１が、第１の金属層を用いてＴＦＴ基板２２１上に形成される。第１の金属層は、アルミニウム、モリブデン、銅、銀、またはこれらの合金の単一層または多重層などとすることができる。
ステップＳ０２においては、第１の絶縁層が、第１の走査線ＳＬ_１、第２の走査線ＳＬ_２および蓄積容量ラインＳＣ_１上に形成される。第１の絶縁層は、窒化シリコン（ＳｉＮｘ）またはシリコンオキシド（ＳｉＯｘ）などの絶縁性材料を用いて形成することができる。

ステップＳ０３においては、第１の薄膜トランジスタＰ_１３１および第２の薄膜トランジスタＰ_１３２の１つの半導体層が第１の走査線ＳＬ_１上に形成され、および第３の薄膜トランジスタＰ_１３３の他の半導体層が第２の走査線ＳＬ_２上に形成される。第１の薄膜トランジスタＰ_１３１は、第１の走査線ＳＬ_１に電気的に接続されたゲートを有し、第２の薄膜トランジスタＰ_１３２は、第１の走査線ＳＬ_１に電気的に接続されたゲートを有し、第３の薄膜トランジスタＰ_１３３は、第２の走査線ＳＬ_２に電気的に接続されたゲートを有する。
ステップＳ０４においては、データ線ＤＬと、第１の薄膜トランジスタＰ_１３１、第２の薄膜トランジスタＰ_１３２および第３の薄膜トランジスタＰ_１３３のソースおよびドレインと、パターン化金属層Ｍ_１が、第２の金属層を用いてＴＦＴ基板２２１上に形成される。第２の金属層は、アルミニウム、モリブデン、銅、銀、またはこれらの合金の単一層または多重層などによって形成することができる。ここで、蓄積容量ラインＳＣ_１を覆う第２の金属層の部分には、パターン化金属層Ｍ_１Ａ、Ｍ_１Ｂ、Ｍ_１Ｃが形成される。
ステップＳ０５においては、窒化シリコン（ＳｉＮｘ）またはシリコンオキシド（ＳｉＯｘ）などのパッシベーション層で各層を覆って第２の絶縁層が形成される。

ステップＳ０６においては、ピクセル電極Ｐ_１３４がＴＦＴ基板２２１上に形成される。ピクセル電極Ｐ_１３４は、第１の走査線ＳＬ_１および第２の走査線ＳＬ_２の間に配設されるとともに、第１の領域Ｉおよび第２の領域ＩＩに分割される。第１の領域Ｉは、第１の薄膜トランジスタＰ_１３１のドレインに第２の絶縁層のビアＯ_１を介して電気的に接続される。第２の領域ＩＩは、第２の薄膜トランジスタＰ_１３２のドレインに第２の絶縁層のビアＯ_２を介して電気的に接続される。第２の領域ＩＩはまた、第３の薄膜トランジスタＰ_１３３のドレインに第２の絶縁層のビアＯ_３を介して電気的に接続される。パターン化金属層Ｍ_１の一部Ｍ_１Ａは、第１の領域ＩにビアＯ_４を介して電気的に接続され、蓄積容量ラインＳＣ_１と対になって第１の蓄積キャパシタＣ_ｓｔ１を構成する。パターン化金属層Ｍ_１の他の一部Ｍ_１Ｂは、第２の領域ＩＩにビアＯ_３を介して電気的に接続され、蓄積容量ラインＳＣ_１と対になって第２の蓄積キャパシタＣ_ｓｔ２を構成する。パターン化金属層Ｍ_１のさらに他の一部Ｍ_１Ｃは、第３の薄膜トランジスタＰ_１３３に電気的に接続され、蓄積容量ラインＳＣ_１と対になって第１の補助キャパシタＣ_Ｓ１を構成する。なお、パターン化金属層Ｍ_１と第１の領域Ｉの部分によって、第２の補助キャパシタＣ_Ｓ２を構成させることもできる。
ステップＳ０７においては、ＴＦＴ基板２２１が対向基板２２２に接続される。
最後に、ステップＳ０８において、ＴＦＴ基板２２１および対向基板２２２の間に液晶層が形成され、ＬＣＤパネル２２が製造される。よく知られているように、ステップＳ０７とＳ０８の順番は、変更することが可能である。

ステップＳ０１においては、蓄積容量ラインＳＣ_１と第１の走査線ＳＬ_１間の距離Ｓ_１は、蓄積容量ラインＳＣ_１と第２の走査線ＳＬ_２間の距離Ｓ_２よりも、長く設計することが好ましい。ここで、蓄積容量ラインＳＣ_１と第２の走査線ＳＬ_２間の距離Ｓ_２は、４μｍ〜２０μｍの範囲とすることが好ましい。加えて、薄膜トランジスタＰ_１３１およびＰ_１３２は、ステップＳ０４において式（１）を満たすように形成することが好ましい。
C_gd2≧C_gd1 （１）、
ここで、Ｃ_ｇｄ１は、第１の薄膜トランジスタＰ_１３１のゲートとドレインの間の寄生キャパシタを示す。Ｃ_ｇｄ２は、第２の薄膜トランジスタＰ_１３２のゲートとドレインの間の寄生キャパシタを示す。また、以下の式（２）も満たすように形成されることが好ましい。
W₂／L₂≧W₁／L₁ （２）
ここで、Ｗ_１は、第１の薄膜トランジスタＰ_１３１のチャネル幅を示す。Ｗ_２は、第２の薄膜トランジスタＰ_１３２のチャネル幅を示す。Ｌ_１は、第１の薄膜トランジスタＰ_１３１のチャネル長さを示す。Ｌ_２は、第２の薄膜トランジスタＰ_１３２のチャネル長さを示す。

また、ステップＳ０４において、「ａ：第１の薄膜トランジスタＰ_１３１のドレインおよびラインＬ_１１」と「ｂ：第１の走査線ＳＬ_１」が対向し合う対向領域は、「ｃ：第２の薄膜トランジスタＰ_１３２のドレインおよび他のラインＬ_１２」と「ｄ：第２の走査線ＳＬ_２」が対向し合う対向領域よりも、小さくなるよう形成される。ここで、ラインＬ_１１は、第１の薄膜トランジスタＰ_１３１のドレインと同じ電位を有するものを示し、ラインＬ_１２は、第２の薄膜トランジスタＰ_１３２のドレインと同じ電位を有するものを示す。本発明の実施形態では、ラインＬ_１１に、第１の薄膜トランジスタＰ_１３１のドレインに電気的に接続されたすべての導電性パターン部が含まれる。例えば、ラインＬ_１１には、ピクセル電極Ｐ_１３４の第１の領域Ｉ、及び、その第１の領域Ｉを第１の薄膜トランジスタＰ_１３１のドレインに接続するすべての導電性ラインが含まれる。同様に、ラインＬ_１２は、第２の薄膜トランジスタＰ_１３２のドレインに電気的に接続されたすべての導電性パターン部が含まれる。例えば、ラインＬ_１２には、ピクセル電極Ｐ_１３４の第２の領域ＩＩ、及び、その第２の領域ＩＩを第２の薄膜トランジスタＰ_１３２のドレインに接続するすべての導電性ラインが含まれる。

加えて、ステップＳ０７において、第１の領域Ｉと第２の領域ＩＩとの比を形成する領域は式（３）を満たす。
C_st1／C_lc1＞C_st2／C_lc2 （３）、
ここで、Ｃ_ｓｔ１は第１の蓄積キャパシタを表し、Ｃ_ｓｔ２は第２の蓄積キャパシタを表し、Ｃ_ｌｃ１は第１の液晶キャパシタを表し、Ｃ_ｌｃ２は第２の液晶キャパシタを表す。

加えて、ステップＳ０１において、蓄積容量ラインＳＣ_１には、ピクセル電極Ｐ_１３４の縁部に対向し、データ線ＤＬに沿う方向に配設された、１つ又は２つの電気的延伸部ＳＣ_１Ａ、ＳＣ_１Ｂを形成することができる。ここで、電気的延伸部ＳＣ_１Ａ、ＳＣ_１Ｂは、部分的にピクセル電極Ｐ_１３４と重なり合うように設けることができる。

要約すれば、本発明に基づくＬＣＤパネルおよびその製造方法では、蓄積容量ラインおよび第１の走査線の間の距離が、蓄積容量ラインおよび第２の走査線の間の距離よりも、長くなっている。それにより、本発明の実施形態に基づくＬＣＤ装置およびＬＣＤパネルでは、蓄積容量ラインから追加的に延長される相互接続部を、簡素に構成することが可能となる。加えて、本発明の実施形態に基づくＬＣＤ装置およびＬＣＤパネルでは、サブピクセルにおけるＣ_ｇｄおよびＣ_ｓｔ／Ｃ_ｌｃの値が調整されることによって、明領域と暗領域の間におけるＶ_ｃｏｍに対するシグナルの相違に起因するフリッカの問題が解決される。さらに、上述の技術は、広い視野角を有するＬＣＤパネルに適用することが可能であり、この場合、その色差補償能が増強され、色ずれ差の現象が改善されることにより、画像表示の品質を顕著に向上することが可能となる。

以上、本発明について特定の実施形態を参照しながら説明したが、これらの記載は、限定的な意味で解釈されることを意図するものではない。開示された実施形態は種々に改良することが可能であり、それによる他の様々な実施形態は当業者にとって当然に理解されるものである。添付の特許請求の範囲には、本発明の真の範囲内に属するすべての改良が包含されるものである。

従来のマルチドメイン垂直配向（ＭＶＡ）ＬＣＤパネルのサブピクセル構造を示す側面図。 従来のＭＶＡＬＣＤパネルのサブピクセル構造を示す外略図。 従来のＭＶＡＬＣＤパネルのサブピクセル構造を示す等価回路図。 従来のＭＶＡ ＬＣＤパネルのサブピクセル構造のタイミング図。 第１の実施形態のＬＣＤパネルを示す概略図。 第１の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造を示す概略図。 第１の実施形態のＬＣＤパネルの対向基板のサブピクセル構造を示す概略図。 第２の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造を示す概略図。 第２の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセルの等価回路図。 走査線と、図９に示すノードＶＰ１’、ＶＰ２’のタイミング図。 第３の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造を示す概略図。 第３の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセルの等価回路図。 第４の実施形態のＬＣＤパネルのＴＦＴ基板のサブピクセル構造であり、蓄積容量ラインが２つの電気的延伸部を有するサブピクセル構造を示す概略図。 実施形態のＬＣＤパネルの製造方法を示すフローチャート。

Claims (21)

1. 薄膜トランジスタ基板を有する液晶ディスプレイパネルであって、
   前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線と、蓄積容量ラインを備え、
   前記第１の走査線は、前記薄膜トランジスタ基板上に配設されており、
   前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されており、
   前記複数のピクセルのそれぞれは、第１のサブピクセルを有しており、
   前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有しており、
   前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されており、
   前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されており、
   前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
   前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
   前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されており、
   前記蓄積容量ラインは、前記第１の走査線及び第２の走査線に平行に配設されているとともに、前記第３の薄膜トランジスタに電気的に接続されており、
   前記蓄積容量ラインから前記第１の走査線までの距離は、前記蓄積容量ラインから前記第２の走査線までの距離よりも長いことを特徴とする液晶表示パネル。
2. 前記第１の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣ_ｇｄ１、前記第２の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣ_ｇｄ２としたときに、
   Ｃ_ｇｄ２≧Ｃ_ｇｄ１ （１）
   を満たすことを特徴とする請求項１に記載の液晶ディスプレイパネル。
3. 前記第１の走査線が前記第１の薄膜トランジスタのドレイン電極と同電位となる第１の電極に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン電極と同電位となる第２の電極に対向する第２対向領域が、それぞれ設けられているとともに、
   前記第１対向領域は、前記第２対向領域よりも狭いことを特徴とする請求項１に記載の液晶ディスプレイパネル。
4. 前記第１の薄膜トランジスタのチャネル幅をＷ_１、前記第２の薄膜トランジスタのチャネル幅をＷ_２、前記第１の薄膜トランジスタのチャネル長をＬ_１、前記第２の薄膜トランジスタのチャネル長をＬ_２としたときに、
   Ｗ_２／Ｌ_２≧Ｗ_１／Ｌ_１ （２）
   を満たすことを特徴とする請求項１に記載の液晶ディスプレイパネル。
5. 前記蓄積容量ラインは、前記ピクセル電極と前記第２の走査線の間に配設されていることを特徴とする請求項１に記載の液晶ディスプレイパネル。
6. 前記薄膜トランジスタ基板に対向配置されているとともに共通電極を有する対向基板と、
   前記薄膜トランジスタ基板と前記対向基板の間に配設されている液晶層と、
   前記蓄積容量ラインに対向するように配設されているパターン化金属層をさらに備え、
   前記共通電極と前記ピクセル電極の第１の領域との間に、第１の液晶キャパシタが構成されており、
   前記共通電極と前記ピクセル電極の第２の領域との間に、第２の液晶キャパシタが構成されており、
   前記パターン化金属層の第１の部分は、前記ピクセル電極の第１の領域に電気的に接続されており、蓄積容量ラインと対になって第１の蓄積キャパシタを構成しており、
   前記パターン化金属層の第２の部分は、前記ピクセル電極の第２の領域及び第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第２の蓄積キャパシタを構成しており、
   前記パターン化金属層の第３の部分は、第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第１の補助キャパシタを構成しているとともに、前記第１の部分と対になって第２の補助キャパシタを構成しており、
   前記第１のサブピクセルにおいて、前記第１の領域における蓄積キャパシタＣ_ｓｔ１と液晶キャパシタＣ_ｌｃ１との比と、前記第２の領域における蓄積キャパシタＣ_ｓｔ２と液晶キャパシタＣ_ｌｃ２との比が、
   （Ｃ_ｓｔ１／Ｃ_ｌｃ１）≧（Ｃ_ｓｔ２／Ｃ_ｌｃ２） （３）
   を満たすことを特徴とする請求項１に記載の液晶ディスプレイパネル。
7. 前記複数のピクセルのそれぞれは、第２のサブピクセルと第３のサブピクセルをさらに有し、
   前記第１のサブピクセルと前記第２のサブピクセルと前記第３のサブピクセルは、前記第１走査線に沿って互いに隣接して配設されており、
   各サブピクセルの補助キャパシタをＣ_ｓ、各サブピクセルの液晶キャパシタをＣ_ｌｃ、各サブピクセルの蓄積キャパシタをＣ_ｓｔとしたときに、各サブピクセルが下記式の比Ｒ_ａ、即ち、
   Ｒ_ａ＝Ｃ_Ｓ／（Ｃ_ｓ＋Ｃ_ｌｃ＋Ｃ_ｓｔ） （４）
   を有することを特徴とする請求項１に記載の液晶ディスプレイパネル。
8. 前記比Ｒ_ａは、０．１以上０．３５以下であることを特徴とする請求項７に記載の液晶ディスプレイパネル。
9. 前記第１のサブピクセルは赤色のサブピクセルであり、前記第２のサブピクセルは緑色のサブピクセルであり、前記第３のサブピクセルは青色のサブピクセルであり、
   前記赤色のサブピクセルにおける前記比ＲａをＲ_ａ１、前記緑色のサブピクセルにおける前記比ＲａをＲ_ａ２、前記青色のサブピクセルにおける前記比ＲａをＲ_ａ３としたときに、
   Ｒ_ａ１＝Ｒ_ａ２≧Ｒ_ａ３ （５）
   を満たすことを特徴とする請求項７に記載の液晶ディスプレイパネル。
10. 薄膜トランジスタ基板を有する液晶ディスプレイパネルであって、
    前記薄膜トランジスタ基板は、第１の走査線と、第２の走査線と、複数のピクセルと、データ線を備え、
    前記第１の走査線は、前記薄膜トランジスタ基板上に配設されており、
    前記第２の走査線は、前記薄膜トランジスタ基板上に前記第１走査線と平行に配設されており、
    前記複数のピクセルのそれぞれは、第１のサブピクセルを有しており、
    前記第１のサブピクセルは、前記第１の走査線と前記第２の走査線の間に配設されているとともに、第１の薄膜トランジスタと第２の薄膜トランジスタと第３の薄膜トランジスタとピクセル電極を有し、
    前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割されており、
    前記第１の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第１の領域に電気的に接続されており、
    前記第２の薄膜トランジスタは、そのゲートを通じて前記第１の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
    前記第３の薄膜トランジスタは、そのゲートを通じて前記第２の走査線に電気的に接続されているとともに、そのドレイン電極によって前記第２の領域に電気的に接続されており、
    前記データ線は、前記第１の薄膜トランジスタのソース電極及び前記第２の薄膜トランジスタのソース電極に接続されており、
    前記第１の走査線が前記第１の薄膜トランジスタのドレイン電極に接続された第１の導電性パターン部に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン電極に接続された第２の導電性パターン部に対向する第２対向領域が、それぞれ設けられているとともに、
    前記第１対向領域は、前記第２対向領域よりも狭いことを特徴とする液晶ディスプレイパネル。
11. 前記第１の導電性パターン部は、前記ピクセル電極の第１の領域を含み、前記第２の導電性パターン部は、前記ピクセル電極の第２の領域を含むことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
12. 前記第１の導電性パターン部は、第１の薄膜トランジスタのドレイン電極をさらに含み、前記第２の導電性パターン部は、第２の薄膜トランジスタのドレイン電極をさらに含み、
    前記第１の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣ_ｇｄ１、前記第２の薄膜トランジスタのドレイン電極と第１走査線の間の寄生キャパシタをＣ_ｇｄ２としたときに、
    Ｃ_ｇｄ２≧Ｃ_ｇｄ１ （１）
    を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
13. 前記第１の薄膜トランジスタのチャネル幅をＷ_１、前記第２の薄膜トランジスタのチャネル幅をＷ_２、前記第１の薄膜トランジスタのチャネル長をＬ_１、前記第２の薄膜トランジスタのチャネル長をＬ_２としたときに、
    Ｗ_２／Ｌ_２≧Ｗ_１／Ｌ_１ （２）
    を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
14. 前記薄膜トランジスタ基板に対向配置されているとともに共通電極を有する対向基板と、
    前記薄膜トランジスタ基板と前記対向基板の間に配設されている液晶層と、
    前記蓄積容量ラインに対向するように配設されているパターン化金属層をさらに備え、
    前記共通電極と前記ピクセル電極の第１の領域との間に、第１の液晶キャパシタが構成されており、
    前記共通電極と前記ピクセル電極の第２の領域との間に、第２の液晶キャパシタが構成されており、
    前記パターン化金属層の第１の部分は、前記ピクセル電極の第１の領域に電気的に接続されており、蓄積容量ラインと対になって第１の蓄積キャパシタを構成しており、
    前記パターン化金属層の第２の部分は、前記ピクセル電極の第２の領域及び第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第２の蓄積キャパシタを構成しており、
    前記パターン化金属層の第３の部分は、第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第１の補助キャパシタを構成しているとともに、前記第１の部分と対になって第２の補助キャパシタを構成しており、
    前記第１サブピクセルにおいて、前記第１の領域における蓄積キャパシタＣ_ｓｔ１と液晶キャパシタＣ_ｌｃ１との比と、前記第２の領域における蓄積キャパシタＣ_ｓｔ２と液晶キャパシタＣ_ｌｃ２との比が、
    （Ｃ_ｓｔ１／Ｃ_ｌｃ１）≧（Ｃ_ｓｔ２／Ｃ_ｌｃ２） （３）
    を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
15. 前記複数のピクセルのそれぞれは、第２のサブピクセルと第３のサブピクセルをさらに有し、
    前記第１のサブピクセルと前記第２のサブピクセルと前記第３のサブピクセルは、前記第１走査線に沿って互いに隣接して配設されており、
    各サブピクセルの補助キャパシタをＣ_ｓ、各サブピクセルの液晶キャパシタをＣ_ｌｃ、各サブピクセルの蓄積キャパシタをＣ_ｓｔとしたときに、各サブピクセルが下記式の比Ｒ_ａ、即ち、
    Ｒ_ａ＝Ｃ_Ｓ／（Ｃ_ｓ＋Ｃ_ｌｃ＋Ｃ_ｓｔ） （４）
    を有しており、
    前記第１のサブピクセルは赤色のサブピクセルであり、前記第２のサブピクセルは緑色のサブピクセルであり、前記第３のサブピクセルは青色のサブピクセルであり、
    前記赤色のサブピクセルにおける前記比ＲａをＲ_ａ１、前記緑色のサブピクセルにおける前記比ＲａをＲ_ａ２、前記青色のサブピクセルにおける前記比ＲａをＲ_ａ３としたときに、
    Ｒ_ａ１＝Ｒ_ａ２≧Ｒ_ａ３ （５）
    を満たすことを特徴とする請求項１０に記載の液晶ディスプレイパネル。
16. 液晶ディスプレイパネルの製造方法であって、
    薄膜トランジスタ基板に、第１の走査線と第２の走査線を形成する工程と、
    第１の走査線に接続されたゲートと第１の走査線に対向するドレインを有する第１の薄膜トランジスタ及び第２の薄膜トランジスタを形成する工程と、
    第２の走査線に接続されたゲートを有する第３の薄膜トランジスタを形成する工程と、
    薄膜トランジスタ基板に、第１の薄膜トランジスタ及び第２の薄膜トランジスタのソースに接続されたデータ線を形成する工程と、
    薄膜トランジスタ基板に、第１の走査線と第２の走査線の間に位置するピクセル電極を形成する工程と、
    薄膜トランジスタ基板を対向基板に組み付ける工程と、
    薄膜トランジスタ基板と対向基板の間に液晶層を形成する工程を備え、
    前記ピクセル電極は、互いに異なる信号を表示する第１の領域と第２の領域に分割され、
    前記第１の薄膜トランジスタのドレインは、前記ピクセル電極の第１の領域に電気的に接続され、
    前記第２の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続され、
    前記第３の薄膜トランジスタのドレインは、前記ピクセル電極の第２の領域に電気的に接続され、
    前記第１の走査線が前記第１の薄膜トランジスタのドレイン及び前記ピクセル電極の第１の領域に対向する第１対向領域と、前記第１の走査線が前記第２の薄膜トランジスタのドレイン及び前記ピクセル電極の第２の領域に対向する第２対向領域を、それぞれ設けるとともに、前記第１対向領域は前記第２対向領域よりも狭くすることを特徴とする製造方法。
17. 前記薄膜トランジスタ基板に、蓄積容量ラインを形成する工程をさらに備え、
    前記蓄積容量ラインは、前記第３の薄膜トランジスタに電気的に接続されるとともに、前記第１の走査線と第２の走査線の間に配設され、
    前記蓄積容量ラインから前記第１の走査線までの距離を、前記蓄積容量ラインから前記第２の走査線までの距離よりも長くすることを特徴とする請求項１６に記載の製造方法。
18. 前記蓄積容量ラインから前記第２の走査線までの距離を４μｍ以上２０μｍ以下とすることを特徴とする請求項１７に記載の製造方法。
19. 前記蓄積容量ラインは、少なくとも一つの電気的延伸部を有し、
    前記電気的延伸部は、前記ピクセル電極の前記データ線に沿って伸びる縁に対向することを特徴とする請求項１７に記載の製造方法。
20. 前記薄膜トランジスタ基板に、前記蓄積容量ラインに対向するパターン化金属層を形成する工程をさらに備え、
    前記パターン化金属層の第１の部分は、前記ピクセル電極の第１の領域に電気的に接続されており、蓄積容量ラインと対になって第１の蓄積キャパシタを構成し、
    前記パターン化金属層の第２の部分は、前記ピクセル電極の第２の領域及び第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第２の蓄積キャパシタを構成し、
    前記パターン化金属層の第３の部分は、第３の薄膜トランジスタに電気的に接続されており、蓄積容量ラインと対になって第１の補助キャパシタを構成するとともに、前記第１の部分と対になって第２の補助キャパシタを構成することを特徴とする請求項１７に記載の製造方法。
21. 前記第１サブピクセルの第１の領域における蓄積キャパシタＣ_ｓｔ１と液晶キャパシタＣ_ｌｃ１との比と、第２の領域における蓄積キャパシタＣ_ｓｔ２と液晶キャパシタＣ_ｌｃ２との比が、
    （Ｃ_ｓｔ１／Ｃ_ｌｃ１）≧（Ｃ_ｓｔ２／Ｃ_ｌｃ２） （３）
    を満たすことを特徴とする請求項２０に記載の製造方法。

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