JP2008198866A

JP2008198866A - Nonvolatile semiconductor memory

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Publication number: JP2008198866A
Application number: JP2007033949A
Authority: JP
Inventors: Hiroyuki Kutsukake; 弘之沓掛; Kikuko Ishida; 紀久子石田; Mitsuhiro Noguchi; 充宏野口; Takeshi Kamigaichi; 岳司上垣内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-02-14
Filing date: 2007-02-14
Publication date: 2008-08-28

Abstract

PROBLEM TO BE SOLVED: To enable an improvement in the characteristics of a high voltage-resistant MIS transistor and a reduction in the area of a circuit including the high voltage-resistant MIS transistor. SOLUTION: A nonvolatile semiconductor memory of the present invention comprises: a monocrystalline semiconductor substrate 21 having a first epitaxial layer 22 on the surface thereof; and a plurality of memory cells MC and high voltage-resistant transistors HVTr arranged on the monocrystalline semiconductor substrate 21. The impurity concentration of the monocrystalline semiconductor substrate 21 is lower than that of the first epitaxial layer 22. COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、不揮発性半導体メモリに係り、特に、トランジスタを有する不揮発性半導体メモリに関する。 The present invention relates to a nonvolatile semiconductor memory, and more particularly to a nonvolatile semiconductor memory having a transistor.

近年、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリ又はＮＯＲ型フラッシュメモリは、様々な電子機器に搭載されている。 In recent years, non-volatile semiconductor memories, for example, NAND flash memories or NOR flash memories are mounted on various electronic devices.

それらのフラッシュメモリにおいて、“０”又は“１”データを記憶するメモリセルの特性を向上させるために、メモリセルの構造だけではなく、メモリセルが設けられる半導体基板に対しても、様々な工夫がなされている（例えば、特許文献１参照）。 In these flash memories, in order to improve the characteristics of memory cells that store “0” or “1” data, not only the structure of the memory cells but also various semiconductor devices on which the memory cells are provided. (For example, refer to Patent Document 1).

メモリセルへのデータの書き込みは、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果やホットエレクトロン注入により、電子を、トンネル酸化膜を介して、電荷蓄積層（例えば、フローティングゲート電極）に注入する方式が採用されている。 For writing data into the memory cell, a method of injecting electrons into the charge storage layer (for example, a floating gate electrode) through the tunnel oxide film by FN (Fowler-Nordheim) tunnel effect or hot electron injection is adopted. ing.

それゆえ、メモリセルの書き込みには、例えば、１０〜２０Ｖ程度の高い電圧が、必要となる。 Therefore, for example, a high voltage of about 10 to 20 V is required for writing to the memory cell.

高電圧を生成或いは転送するための高耐圧系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタは、電圧転送時に半導体基板内の空乏層を基板深く拡大させることで、ゲート下の接合容量を低減して、バックバイアス効果を高め、電圧の転送能力を向上させている。 A high-voltage MIS (Metal-Insulator-Semiconductor) transistor for generating or transferring a high voltage reduces a junction capacitance under the gate by expanding a depletion layer in the semiconductor substrate deeply during voltage transfer, The back bias effect is enhanced and the voltage transfer capability is improved.

それゆえ、空乏層幅と不純物濃度と反比例の関係にあるため、高耐圧系ＭＩＳトランジスタは、他のウェル領域よりも不純物濃度が低いウェル領域上、或いは、ウェル領域を設けずに直接半導体基板上に、配置されている。 Therefore, since the depletion layer width and the impurity concentration are inversely proportional to each other, the high breakdown voltage MIS transistor has a lower impurity concentration than other well regions or directly on a semiconductor substrate without providing a well region. Is arranged.

したがって、高耐圧系ＭＩＳトランジスタが高電圧を転送する際には、それらが配置される不純物濃度の低い領域では、チャネル領域下への空乏層の広がりが、数μｍ以上となる。 Therefore, when the high-breakdown-voltage MIS transistor transfers a high voltage, the depletion layer extends below the channel region in a region having a low impurity concentration in which they are arranged, being several μm or more.

空乏層の広がりは、ソース／ドレイン領域及び素子分離領域下に形成される空乏層についても同様であり、それは、隣接する素子間或いはソース／ドレイン領域間のパンチスルーに起因するリークの原因となってしまう。 The spread of the depletion layer is the same for the depletion layer formed under the source / drain region and the element isolation region, which causes leakage due to punch-through between adjacent elements or between the source / drain regions. End up.

しかし、パンチスルーによるリークを抑制するためには、高耐圧系ＭＩＳトランジスタが配置される領域の不純物濃度を高くしなければならい。即ち、バックバイアス効果とパンチスルーの関係は、トレードオフとなっている。 However, in order to suppress leakage due to punch-through, it is necessary to increase the impurity concentration in the region where the high breakdown voltage MIS transistor is disposed. That is, the relationship between the back bias effect and punch through is a trade-off.

そのため、パンチスルーを抑制するために、高耐圧系トランジスタのソース／ドレイン間及び隣接する素子間の間隔が、広く確保される。 Therefore, in order to suppress punch-through, a wide space is secured between the source / drain of the high voltage transistor and between adjacent elements.

それゆえ、高耐圧系トランジスタが設けられる領域の面積縮小が困難となっている。
米国特許第６０６４１０５号明細書 Therefore, it is difficult to reduce the area of the region where the high voltage transistor is provided.
US Pat. No. 6,064,105

本発明は、高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる技術を提案する。 The present invention proposes a technique capable of improving the characteristics of a high voltage MIS transistor and reducing the area of a circuit including the high voltage MIS transistor.

本発明の例に関わる不揮発性半導体メモリは、表面に第１のエピタキシャル層を有する単結晶半導体基板と、前記単結晶半導体基板上に配置される複数のメモリセル及び高耐圧系トランジスタとを具備し、前記単結晶半導体基板の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも低いことを備える。 A nonvolatile semiconductor memory according to an example of the present invention includes a single crystal semiconductor substrate having a first epitaxial layer on a surface, a plurality of memory cells and a high breakdown voltage transistor disposed on the single crystal semiconductor substrate. The impurity concentration of the single crystal semiconductor substrate is lower than the impurity concentration of the first epitaxial layer.

本発明によれば、高耐圧系ＭＩＳトランジスタの特性を改善でき、且つ、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる According to the present invention, the characteristics of the high voltage MIS transistor can be improved, and the area of the circuit including the high voltage MIS transistor can be reduced.

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。 The best mode for carrying out an example of the present invention will be described below in detail with reference to the drawings.

１．概要
本発明の実施形態は、不揮発性半導体メモリに係り、特に、トランジスタを有する不揮発性半導体メモリに関する。 1. Overview
Embodiments described herein relate generally to a nonvolatile semiconductor memory, and more particularly, to a nonvolatile semiconductor memory having a transistor.

本発明の実施形態においては、複数のメモリセル及び高耐圧系ＭＩＳトランジスタは、表面に第１のエピタキシャル層を有する単結晶半導体基板上に配置される。 In the embodiment of the present invention, the plurality of memory cells and the high breakdown voltage MIS transistor are disposed on a single crystal semiconductor substrate having a first epitaxial layer on the surface.

エピタキシャル層は、ＭＩＳトランジスタのパンチスルーに起因するリークを抑制できる不純物濃度で形成される。それゆえ、高耐圧系ＭＩＳトランジスタのソース／ドレイン間及び隣接する素子間の間隔を広くせずともよく、例えば、昇圧回路など、高耐圧系ＭＩＳトランジスタが用いられる回路の面積を縮小できる。 The epitaxial layer is formed with an impurity concentration that can suppress leakage due to punch-through of the MIS transistor. Therefore, it is not necessary to increase the distance between the source / drain and the adjacent elements of the high voltage MIS transistor, and the area of the circuit using the high voltage MIS transistor, such as a booster circuit, can be reduced.

また、単結晶半導体基板は、エピタキシャル層よりも不純物濃度が低く、例えば、高抵抗率基板が用いられる。 The single crystal semiconductor substrate has a lower impurity concentration than the epitaxial layer, and for example, a high resistivity substrate is used.

半導体基板上に配置される高耐圧系ＭＩＳトランジスタの動作時又はカットオフ状態時に、半導体基板に基板バイアス電圧（逆バイアス電圧）が印加されると、半導体基板内には空乏層が形成される。
本発明の実施形態では、基板バイアス電圧が大きくなり、空乏層がエピタキシャル層から単結晶半導体基板内に達すると、不純物濃度の低い単結晶半導体基板内では、空乏層の広がりが大きくなる。一方、従来において、素子が形成される半導体基板は、高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる高い不純物濃度であり、本発明の実施形態のエピタキシャル層と同程度の不純物濃度に設定される。
よって、半導体基板内に形成される空乏層の広がり、即ち、空乏層幅を、従来のものより増大できる。それゆえ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。 A depletion layer is formed in the semiconductor substrate when a substrate bias voltage (reverse bias voltage) is applied to the semiconductor substrate during operation or in a cutoff state of the high breakdown voltage MIS transistor disposed on the semiconductor substrate.
In the embodiment of the present invention, when the substrate bias voltage increases and the depletion layer reaches from the epitaxial layer into the single crystal semiconductor substrate, the depletion layer expands in the single crystal semiconductor substrate having a low impurity concentration. On the other hand, conventionally, the semiconductor substrate on which the element is formed has a high impurity concentration that can suppress punch-through of the high breakdown voltage MIS transistor, and is set to an impurity concentration comparable to the epitaxial layer of the embodiment of the present invention.
Therefore, the spread of the depletion layer formed in the semiconductor substrate, that is, the depletion layer width can be increased as compared with the conventional one. Therefore, the back bias effect of the high voltage MIS transistor can be improved.

以上のように、本発明の実施形態では、高耐圧系ＭＩＳトランジスタのパンチスルーとバックバイアス効果とのトレードオフの関係を解消できる。即ち、高耐圧系ＭＩＳトランジスタの特性を改善できると共に、高耐圧系ＭＩＳトランジスタが用いられる回路の面積を縮小できる。 As described above, in the embodiment of the present invention, the trade-off relationship between the punch-through of the high voltage MIS transistor and the back bias effect can be eliminated. That is, the characteristics of the high breakdown voltage MIS transistor can be improved and the area of the circuit in which the high breakdown voltage MIS transistor is used can be reduced.

２．実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。 2. Embodiment
Next, some preferred embodiments will be described.

（１）第１の実施形態
以下、本発明の第１の実施形態について説明する。 (1) First Embodiment Hereinafter, a first embodiment of the present invention will be described.

（ａ）全体構成
図１は、本第１の実施形態に係るフラッシュメモリのメモリチップの主要部を示すブロック図である。 (A) Overall configuration
FIG. 1 is a block diagram showing the main part of the memory chip of the flash memory according to the first embodiment.

フラッシュメモリのメモリチップ１１は、データが記憶されるメモリセルアレイ１と、メモリセルアレイを制御する複数の周辺回路から構成される。 The memory chip 11 of the flash memory includes a memory cell array 1 in which data is stored and a plurality of peripheral circuits that control the memory cell array.

データ回路２は、複数の記憶回路を含み、書き込み時及び読み出し時に、データを一時的に記憶する。 The data circuit 2 includes a plurality of storage circuits, and temporarily stores data at the time of writing and reading.

ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。ワード線制御回路は、メモリチップ１１の動作モード（書き込み、消去、読み出し）とロウアドレス信号が指定するアドレスとに基づき、メモリセルアレイ１内の複数のワード線の電位を制御する。 The word line control circuit 3 includes a row address decoder and a word line driver. The word line control circuit controls the potentials of a plurality of word lines in the memory cell array 1 based on the operation mode (write, erase, read) of the memory chip 11 and the address specified by the row address signal.

カラムデコーダ４は、カラムアドレス信号に基づいて、メモリセルアレイ１のカラムを選択する。 The column decoder 4 selects a column of the memory cell array 1 based on the column address signal.

ロウアドレス信号は、アドレスバッファ５を経由して、ワード線制御回路３に入力される。また、カラムアドレス信号は、アドレスバッファ５を経由して、カラムデコーダ４に入力される。 The row address signal is input to the word line control circuit 3 via the address buffer 5. The column address signal is input to the column decoder 4 via the address buffer 5.

書き込み時、書き込みデータは、データ入出力バッファ７及びＩ／Ｏセンスアンプ６を経由して、選択されたカラムに属するデータ回路２内の記憶回路内に入力される。また読み出し時、読み出しデータは、選択されたカラムに属するデータ回路２内の記憶回路に一時的に記憶された後、Ｉ／Ｏセンスアンプ６及びデータ入出力バッファ７を経由して、メモリチップ１１の外部へ出力される
ウェル／ソース線電位制御回路８は、動作モードに基づいて、メモリセルアレイ１を構成する複数のブロックに対応する複数のウェル領域の電位及びソース線の電位を、制御する。 At the time of writing, the write data is input into the storage circuit in the data circuit 2 belonging to the selected column via the data input / output buffer 7 and the I / O sense amplifier 6. At the time of reading, the read data is temporarily stored in the storage circuit in the data circuit 2 belonging to the selected column, and then passed through the I / O sense amplifier 6 and the data input / output buffer 7 to the memory chip 11. The well / source line potential control circuit 8 output to the outside controls the potentials of the plurality of well regions and the source lines corresponding to the plurality of blocks constituting the memory cell array 1 based on the operation mode.

昇圧回路９は、書き込み時に、書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）や中間電位Ｖｐａｓｓ（例えば、１０Ｖ）を生成する。それらの電位は、メモリセルアレイ１を構成する複数のブロックのうち、選択されたブロック内の複数本のワード線に、ワード線制御回路３を経由して、供給される。 The booster circuit 9 generates a write voltage Vpgm (for example, 20 V) and an intermediate potential Vpass (for example, 10 V) at the time of writing. Those potentials are supplied to a plurality of word lines in the selected block among the plurality of blocks constituting the memory cell array 1 via the word line control circuit 3.

また、昇圧回路９は、例えば、消去時に、消去電位Ｖｅｒａｓｅ（例えば、２０Ｖ）を生成し、この電位Ｖｅｒａｓｅを、１つ又は２つ以上の選択されたブロックに対応するウェル領域に、ウェル／ソース線電位制御回路８を経由して、供給する。 In addition, the booster circuit 9 generates an erase potential Verase (for example, 20 V) at the time of erasing, for example, and this potential Verase is applied to the well region corresponding to one or two or more selected blocks in the well / source. The voltage is supplied via the line potential control circuit 8.

一括検知回路１０は、書き込み時には、メモリセルに正確に所定のデータデータが書き込まれたか否かを検証し、消去時には、メモリセルのデータがきちんと消去されたか否かを検証する。 The collective detection circuit 10 verifies whether or not predetermined data data is correctly written in the memory cell at the time of writing, and verifies whether or not the data in the memory cell is properly erased at the time of erasing.

コマンドインターフェイス回路１２は、メモリチップ１１とは別のチップから送信される制御信号に基づいて、データ入出力バッファ７に入力されるデータが、ホストマイコンから提供されるコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２は、コマンドデータをステートマシン１３に転送する。 The command interface circuit 12 determines whether or not the data input to the data input / output buffer 7 is command data provided from the host microcomputer based on a control signal transmitted from a chip different from the memory chip 11. to decide. When the data input to the data input / output buffer 7 is command data, the command interface circuit 12 transfers the command data to the state machine 13.

ステートマシン１３は、コマンドデータに基づいて、フラッシュメモリの動作モードを決定し、且つ、その動作モードに応じて、フラッシュメモリの全体の動作を制御する。 The state machine 13 determines the operation mode of the flash memory based on the command data, and controls the entire operation of the flash memory according to the operation mode.

上記のメモリチップ１１を構成する複数の回路において、それらの回路の役割に応じて、特性の異なる複数のトランジスタが回路内に配置される。 In the plurality of circuits constituting the memory chip 11, a plurality of transistors having different characteristics are arranged in the circuit in accordance with the role of the circuits.

図２は、図１のメモリチップ１１に配置される複数のトランジスタのチャネル長方向の断面構造を示す断面図である。 FIG. 2 is a cross-sectional view showing a cross-sectional structure in the channel length direction of a plurality of transistors arranged in the memory chip 11 of FIG.

メモリチップ１１は、メモリセルアレイ１内に設けられる複数のメモリセルＭＣ及び選択トランジスタＳＧＤ，ＳＧＳ、周辺回路内に設けられる複数の周辺トランジスタＬＶＴｒ，ＨＶＴｒを主な構成素子としている。そして、それらのトランジスタは、同一の単結晶半導体基板２１上に作製される。 The memory chip 11 includes a plurality of memory cells MC and selection transistors SGD and SGS provided in the memory cell array 1 and a plurality of peripheral transistors LVTr and HVTr provided in a peripheral circuit as main components. These transistors are manufactured over the same single crystal semiconductor substrate 21.

以下には、メモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳが配置される領域をメモリセル領域、そして、周辺トランジスタが配置される領域を周辺領域と呼ぶ。 Hereinafter, a region where the memory cell MC and the selection gate transistors SGD and SGS are arranged is called a memory cell region, and a region where the peripheral transistor is arranged is called a peripheral region.

単結晶半導体基板２１は、その表面に、単結晶半導体基板２１と結晶軸の揃っているエピタキシャル層２２を有する。単結晶半導体基板２１は、例えば、Ｐ型シリコン単結晶半導体基板であり、その表面に形成されるエピタキシャル層２２は、例えば、Ｐ型シリコンエピタキシャル層である。 The single crystal semiconductor substrate 21 has an epitaxial layer 22 whose crystal axes are aligned with the single crystal semiconductor substrate 21 on the surface thereof. The single crystal semiconductor substrate 21 is, for example, a P-type silicon single crystal semiconductor substrate, and the epitaxial layer 22 formed on the surface thereof is, for example, a P-type silicon epitaxial layer.

エピタキシャル層２２は、例えば、後述する高耐圧系ＭＩＳトランジスタＨＶＴｒのパンチスルーに起因するリークを抑制できる不純物濃度で形成される。また、単結晶半導体基板２１は、その不純物濃度がエピタキシャル層２２の不純物濃度よりも低く、例えば、高抵抗率基板である。単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上から１／２以下の範囲内に設定されるのが望ましい。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０^１４ｃｍ^−３以上、１．５×１０^１５ｃｍ^−３以下に設定されることが望ましい。 The epitaxial layer 22 is formed, for example, with an impurity concentration that can suppress leakage due to punch-through of a high breakdown voltage MIS transistor HVTr described later. The single crystal semiconductor substrate 21 has an impurity concentration lower than that of the epitaxial layer 22 and is, for example, a high resistivity substrate. It is desirable that the impurity concentration of the single crystal semiconductor substrate 21 is set within a range from ¼ to ½ of the impurity concentration of the epitaxial layer 22, for example. More preferably, the impurity concentration of the single crystal semiconductor substrate 21 is set to, for example, 1 × 10 ¹⁴ cm ⁻³ or more and 1.5 × 10 ¹⁵ cm ⁻³ or less.

メモリセル領域の単結晶半導体基板２１及びエピタキシャル層２２内には、Ｎウェル領域（第１ウェル領域）Ｎ−Ｗｅｌｌと、Ｎウェル領域Ｎ−Ｗｅｌｌ内に形成されるＰウェル領域（第２ウェル領域）Ｐ−Ｗｅｌｌが形成され、所謂、ツインウェル構造となっている。 In the single crystal semiconductor substrate 21 and the epitaxial layer 22 in the memory cell region, an N well region (first well region) N-Well and a P well region (second well region) formed in the N well region N-Well ) A P-Well is formed and has a so-called twin well structure.

メモリセルＭＣと選択ゲートトランジスタＳＧＤ，ＳＧＳは、Ｐウェル領域上に形成される。 Memory cell MC and select gate transistors SGD and SGS are formed on the P-well region.

本実施形態においては、メモリセルＭＣは、積層ゲート構造を有するＭＩＳトランジスタであり、複数のメモリセルと、その一端及び他端に接続される選択ゲートトランジスタとでＮＡＮＤセルユニットが構成されている。 In the present embodiment, the memory cell MC is a MIS transistor having a stacked gate structure, and a NAND cell unit is constituted by a plurality of memory cells and select gate transistors connected to one end and the other end thereof.

メモリセルＭＣは、エピタキシャル層２２表面に形成されるゲート絶縁膜（トンネル酸化膜）３０上に、フローティングゲート電極３１を有する。そのフローティングゲート電極３１上には、ゲート間絶縁膜としてのＩＰＤ膜（ＩｎｔｅｒＰｏｌｙＤｉｅｌｅｃｔｒｉｃ）３２を介して、コントロールゲート電極３３が積層される。コントロールゲート電極３３は、ワード線として機能する。 The memory cell MC has a floating gate electrode 31 on a gate insulating film (tunnel oxide film) 30 formed on the surface of the epitaxial layer 22. A control gate electrode 33 is stacked on the floating gate electrode 31 via an IPD film (InterPoly Dielectric) 32 as an inter-gate insulating film. The control gate electrode 33 functions as a word line.

エピタキシャル層２２内には、メモリセルＭＣのソース／ドレイン領域となる拡散層３４が形成される。そして、チャネル長方向に隣接する複数のメモリセルＭＣは、拡散層３４を共有して、直列接続される。 In the epitaxial layer 22, a diffusion layer 34 to be a source / drain region of the memory cell MC is formed. A plurality of memory cells MC adjacent in the channel length direction share a diffusion layer 34 and are connected in series.

複数のメモリセルＭＣの一端（ドレイン側）及び他端（ソース側）には、選択ゲートトランジスタＳＧＤ，ＳＧＳが、それぞれ設けられる。選択ゲートトランジスタＳＧＤ，ＳＧＳは、メモリセルＭＣと同時に形成され、選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート構造も積層ゲート構造を有する。
選択ゲートトランジスタＳＧＤ，ＳＧＳのゲート電極は、ゲート絶縁膜４０上の下層ゲート電極４１と上層ゲート電極４３が、ＩＰＤ膜４２に形成された開口部を介して接続する構造となっている。 Select gate transistors SGD and SGS are respectively provided at one end (drain side) and the other end (source side) of the plurality of memory cells MC. The selection gate transistors SGD and SGS are formed simultaneously with the memory cell MC, and the gate structure of the selection gate transistors SGD and SGS also has a stacked gate structure.
The gate electrodes of the select gate transistors SGD and SGS have a structure in which a lower gate electrode 41 and an upper gate electrode 43 on the gate insulating film 40 are connected via an opening formed in the IPD film 42.

選択ゲートトランジスタＳＧＤ、ＳＧＳは、拡散層３４，４４Ｄ，４４Ｓを、それぞれソース／ドレイン領域とし、隣接するメモリセルと拡散層３４を共有して直列接続されている。そして、ドレイン側の選択ゲートトランジスタＳＧＤのドレイン拡散層４４Ｄは、絶縁層２３，２４内に形成されるコンタクト部ＢＣ１，ＢＣ２及び中間配線層Ｍを経由して、ビット線ＢＬに接続される。また、ソース側の選択ゲートトランジスタＳＧＳのソース拡散層４４Ｓは、絶縁層２３内に形成されるコンタクト部ＳＣを経由して、ソース線ＳＬに接続される。 The select gate transistors SGD and SGS are connected in series with the diffusion layers 34, 44D and 44S as source / drain regions, respectively, and sharing the diffusion layer 34 with adjacent memory cells. The drain diffusion layer 44D of the drain side select gate transistor SGD is connected to the bit line BL via the contact portions BC1 and BC2 and the intermediate wiring layer M formed in the insulating layers 23 and 24. Further, the source diffusion layer 44S of the selection gate transistor SGS on the source side is connected to the source line SL via a contact part SC formed in the insulating layer 23.

また、周辺回路部に用いられる複数の周辺トランジスタは、低い電圧で動作する低耐圧系ＭＩＳトランジスタＬＶＴｒ、或いは、高い電圧で動作する高耐圧系ＭＩＳトランジスタＨＶＴｒである。低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒは、例えば、メモリセルＭＣを形成するのと同時に形成される。尚、図２においては、低耐圧系ＭＩＳトランジスタＬＶＴｒ及び高耐圧系ＭＩＳトランジスタＨＶＴｒを、それぞれ、１つずつ図示する。 Further, the plurality of peripheral transistors used in the peripheral circuit section are a low breakdown voltage MIS transistor LVTr that operates at a low voltage or a high breakdown voltage MIS transistor HVTr that operates at a high voltage. The low-breakdown-voltage MIS transistor LVTr and the high-breakdown-voltage MIS transistor HVTr are formed at the same time as forming the memory cell MC, for example. In FIG. 2, one low breakdown voltage MIS transistor LVTr and one high breakdown voltage MIS transistor HVTr are illustrated.

以下、周辺領域のうち、低耐圧系ＭＩＳトランジスタＬＶＴｒが配置される領域を低耐圧系領域、高耐圧系ＭＩＳトランジスタＨＶＴｒが配置される領域を高耐圧系領域と呼ぶ。 Hereinafter, in the peripheral region, a region where the low withstand voltage MIS transistor LVTr is arranged is called a low withstand voltage system region, and a region where the high withstand voltage MIS transistor HVTr is arranged is called a high withstand voltage system region.

低耐圧系領域において、単結晶半導体基板２１及びエピタキシャル層２２内には、例えば、Ｎウェル領域（第３ウェル領域）が形成される。そして、低耐圧系ＭＩＳトランジスタＬＶＴｒは、Ｎウェル領域上に形成され、ＰチャネルＭＩＳトランジスタとなる。但し、低耐圧系ＭＩＳトランジスタは、ＰチャネルＭＩＳトランジスタに限定されず、ＮチャネルＭＩＳトランジスタでもよい。その場合に、低耐圧系領域に形成されるウェル領域は、Ｐウェル領域となる。 In the low withstand voltage region, for example, an N well region (third well region) is formed in the single crystal semiconductor substrate 21 and the epitaxial layer 22. The low breakdown voltage MIS transistor LVTr is formed on the N well region and becomes a P-channel MIS transistor. However, the low withstand voltage MIS transistor is not limited to the P-channel MIS transistor, and may be an N-channel MIS transistor. In this case, the well region formed in the low withstand voltage system region is a P well region.

低耐圧系ＭＩＳトランジスタＬＶＴｒは、ゲート絶縁膜５０上の下層ゲート電極５１と上層ゲート電極５３が、ＩＰＤ膜５２に形成された開口部を介して接続する構造となっている。 The low breakdown voltage MIS transistor LVTr has a structure in which a lower gate electrode 51 and an upper gate electrode 53 on the gate insulating film 50 are connected through an opening formed in the IPD film 52.

また、エピタキシャル層２２内には、低耐圧系ＭＩＳトランジスタＬＶＴｒのソース／ドレイン領域となるｐ型の拡散層５４が形成される。但し、低耐圧系ＭＩＳトランジスタＬＶＴｒが、ＮチャネルＭＩＳトランジスタの場合には、拡散層５４はｎ型の拡散層となる。 In the epitaxial layer 22, a p-type diffusion layer 54 that forms the source / drain region of the low breakdown voltage MIS transistor LVTr is formed. However, when the low breakdown voltage MIS transistor LVTr is an N-channel MIS transistor, the diffusion layer 54 is an n-type diffusion layer.

そして、拡散層５４には、絶縁層２３内に埋め込まれたコンタクト部Ｃ１を介して、配線層Ｌ１が接続される。また、上層ゲート電極５３には、コンタクト部（図示せず）を介して、ゲート配線層（図示せず）が接続される。 The wiring layer L1 is connected to the diffusion layer 54 via the contact portion C1 embedded in the insulating layer 23. A gate wiring layer (not shown) is connected to the upper gate electrode 53 via a contact portion (not shown).

高耐圧系領域においては、エピタキシャル層２２上に直接、高耐圧系ＭＩＳトランジスタＨＶＴｒが形成される。この高耐圧系ＭＩＳトランジスタＨＶＴｒは、ゲート絶縁膜６０上の下層ゲート電極６１と上層ゲート電極６３が、ＩＰＤ膜６２に形成された開口部を介して接続する構造となっている。 In the high breakdown voltage region, the high breakdown voltage MIS transistor HVTr is formed directly on the epitaxial layer 22. The high breakdown voltage MIS transistor HVTr has a structure in which a lower gate electrode 61 and an upper gate electrode 63 on the gate insulating film 60 are connected through an opening formed in the IPD film 62.

そして、拡散層６４には、絶縁層２３に埋め込まれたコンタクト部Ｃ２を介して、配線層Ｌ２が接続される。また、上層ゲート電極６３には、コンタクト部（図示せず）を介して、ゲート配線層（図示せず）が接続される。
尚、高耐圧系領域において、単結晶半導体基板２１及びエピタキシャル層２２内に、低濃度のウェル領域を形成してもよい。 The wiring layer L2 is connected to the diffusion layer 64 via the contact portion C2 embedded in the insulating layer 23. In addition, a gate wiring layer (not shown) is connected to the upper gate electrode 63 via a contact portion (not shown).
A low concentration well region may be formed in the single crystal semiconductor substrate 21 and the epitaxial layer 22 in the high breakdown voltage region.

上述のように、本発明の実施形態では、メモリセルＭＣ及び周辺トランジスタＬＶＴｒ，ＨＶＴｒは、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に配置される。そして、単結晶半導体基板２１の不純物濃度が、エピタキシャル層２２の不純物濃度よりも低いことを特徴とする。 As described above, in the embodiment of the present invention, the memory cell MC and the peripheral transistors LVTr and HVTr are arranged on the single crystal semiconductor substrate 21 having the epitaxial layer 22 on the surface. The impurity concentration of the single crystal semiconductor substrate 21 is lower than the impurity concentration of the epitaxial layer 22.

従来のように、不純物濃度が一定の半導体基板では、高耐圧系ＭＩＳトランジスタのパンチスルーリークとバックバイアス効果はトレードオフの関係にあるため、バックバイアス効果を改善するために半導体基板の不純物濃度を低くすると、それは素子間及びソース／ドレイン間のパンチスルーの原因となる。そして、パンチスルーに起因するリークが、高耐圧系ＭＩＳトランジスタの特性に影響を及ぼしてしまう。 As in the past, in a semiconductor substrate with a constant impurity concentration, the punch-through leak of the high voltage MIS transistor and the back bias effect are in a trade-off relationship. Therefore, in order to improve the back bias effect, the impurity concentration of the semiconductor substrate is increased. When it is lowered, it causes punch-through between elements and between source / drain. And the leak resulting from punch through will affect the characteristic of a high voltage | pressure-resistant MIS transistor.

一方、本発明の実施形態のように、単結晶半導体基板２１上にエピタキシャル層２２を形成することにより、エピタキシャル層と単結晶半導体基板２１は、それぞれ異なる不純物濃度を設定することができる。 On the other hand, by forming the epitaxial layer 22 on the single crystal semiconductor substrate 21 as in the embodiment of the present invention, the epitaxial layer and the single crystal semiconductor substrate 21 can have different impurity concentrations.

それゆえ、エピタキシャル層２２は、素子間及びソース−ドレイン間のパンチスルーリークを抑制できる不純物濃度に設定でき、高耐圧系ＭＩＳトランジスタＨＶＴｒのパンチスルーに起因するリークを抑制できる。 Therefore, the epitaxial layer 22 can be set to an impurity concentration that can suppress punch-through leakage between elements and between source and drain, and leakage due to punch-through of the high breakdown voltage MIS transistor HVTr can be suppressed.

したがって、パンチスルーを抑制するために、隣接する素子間の距離及びチャネル長を広く確保する必要はない。 Therefore, it is not necessary to secure a wide distance between adjacent elements and a channel length in order to suppress punch-through.

また、高耐圧系ＭＩＳトランジスタの動作時には、逆バイアス電圧となる基板バイアス電圧が単結晶半導体基板２１に印加される。 In addition, during the operation of the high voltage MIS transistor, a substrate bias voltage serving as a reverse bias voltage is applied to the single crystal semiconductor substrate 21.

エピタキシャル層２２の膜厚は、高耐圧系ＭＩＳトランジスタＨＶＴｒの動作時に、単結晶半導体基板２１内に形成される空乏層幅よりも小さい、膜厚に設定されており、例えば、１μｍ程度である。 The film thickness of the epitaxial layer 22 is set to a film thickness smaller than the width of the depletion layer formed in the single crystal semiconductor substrate 21 when the high voltage MIS transistor HVTr is operated, and is about 1 μm, for example.

それゆえ、単結晶半導体基板２１内に形成される空乏層が、基板バイアス電圧の印加により、不純物濃度の高いエピタキシャル層２２から、その不純物濃度よりも不純物濃度が低い単結晶半導体基板２１に達すると、空乏層が不純物濃度の低い単結晶半導体基板２１側でより大きく広がる。 Therefore, when a depletion layer formed in the single crystal semiconductor substrate 21 reaches the single crystal semiconductor substrate 21 having an impurity concentration lower than the impurity concentration from the epitaxial layer 22 having a high impurity concentration by applying a substrate bias voltage. The depletion layer spreads more greatly on the single crystal semiconductor substrate 21 side where the impurity concentration is low.

したがって、チャネル領域下に形成される空乏層幅を増大させることができ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。 Therefore, the width of the depletion layer formed under the channel region can be increased, and the back bias effect of the high breakdown voltage MIS transistor can be improved.

尚、メモリセルＭＣ、選択ゲートトランジスタＳＧＤ，ＳＧＳ及び低耐圧系ＭＩＳトランジスタＬＶＴｒも、高耐圧系ＭＩＳトランジスタＨＶＴｒと同一の基板上に形成される。しかし、上述のように、メモリセル領域及び低耐圧系領域には、エピタキシャル層２２よりも不純物濃度の高いウェル領域が、単結晶半導体基板２１及びエピタキシャル層２２内に形成される。そのため、単結晶半導体基板２１とエピタキシャル層２２との不純物濃度の違いによるメモリセルＭＣ及び低耐圧系ＭＩＳトランジスタＬＶＴｒの特性劣化は生じない。
メモリセル領域及び低耐圧系領域においては、単結晶半導体基板２１の不純物濃度が低いことにより、ウェル−基板間の寄生容量を低減することができる。それゆえ、ウェル上に形成されるデバイスの動作速度を高速化できる。 Note that the memory cell MC, the selection gate transistors SGD and SGS, and the low breakdown voltage MIS transistor LVTr are also formed on the same substrate as the high breakdown voltage MIS transistor HVTr. However, as described above, well regions having a higher impurity concentration than the epitaxial layer 22 are formed in the single crystal semiconductor substrate 21 and the epitaxial layer 22 in the memory cell region and the low breakdown voltage region. Therefore, characteristic deterioration of the memory cell MC and the low breakdown voltage MIS transistor LVTr due to the difference in impurity concentration between the single crystal semiconductor substrate 21 and the epitaxial layer 22 does not occur.
In the memory cell region and the low breakdown voltage system region, the parasitic capacitance between the well and the substrate can be reduced because the impurity concentration of the single crystal semiconductor substrate 21 is low. Therefore, the operation speed of the device formed on the well can be increased.

尚、本実施の形態において、ＮＡＮＤ型フラッシュメモリを例として説明したが、周辺回路に高耐圧系ＭＩＳトランジスタを含む不揮発性半導体メモリであれば、メモリセル領域の構造は、他のものでもよい。例えば、ＮＯＲ型フラッシュメモリや、２−Ｔｒ型フラッシュメモリでもよい。 In this embodiment, the NAND flash memory has been described as an example. However, as long as the nonvolatile semiconductor memory includes a high voltage MIS transistor in the peripheral circuit, the memory cell region may have another structure. For example, a NOR flash memory or a 2-Tr flash memory may be used.

以上のように、本発明の実施形態を用いることで、従来のようなパンチスルーとバックバイアス効果とのトレードオフの関係を解消でき、パンチスルーに起因するリークの抑制と共に、バックバイアス効果も改善できる。
つまり、表面にエピタキシャル層２２を有する単結晶半導体基板２１を用い、単結晶半導体基板２１の不純物濃度を、エピタキシャル層２２の不純物濃度より低くすることにより、エピタキシャル層２２上に配置される高耐圧系ＭＩＳトランジスタのパンチスルーリークを抑制でき、且つ、バックバイアス特性を改善できる。 As described above, by using the embodiment of the present invention, the conventional trade-off relationship between punch-through and back-bias effect can be eliminated, and leakage due to punch-through is suppressed and the back-bias effect is also improved. it can.
In other words, a single crystal semiconductor substrate 21 having an epitaxial layer 22 on the surface is used, and the impurity concentration of the single crystal semiconductor substrate 21 is made lower than the impurity concentration of the epitaxial layer 22, thereby providing a high breakdown voltage system disposed on the epitaxial layer 22. The punch-through leakage of the MIS transistor can be suppressed and the back bias characteristic can be improved.

したがって、高耐圧系ＭＩＳトランジスタの特性を改善でき、さらには、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小できる。 Therefore, the characteristics of the high voltage MIS transistor can be improved, and further, the area of the circuit including the high voltage MIS transistor can be reduced.

以下、実験結果を用いて、本発明の実施形態の作用について詳細に説明する。 Hereinafter, the effect | action of embodiment of this invention is demonstrated in detail using an experimental result.

（ｂ）作用
以下、図３乃至図５を用いて、本発明の実施形態の作用について説明する。尚、上述と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。 (B) Action
Hereinafter, the operation of the embodiment of the present invention will be described with reference to FIGS. 3 to 5. In addition, about the same member as the above-mentioned, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

図３は、高耐圧系ＭＩＳトランジスタのバックバイアス効果のシミュレーション結果を示す図である。 FIG. 3 is a diagram showing a simulation result of the back bias effect of the high withstand voltage MIS transistor.

図３（ａ）は、本発明の実施形態の高耐圧系ＭＩＳトランジスタのシミュレーション結果を示し、図３（ｂ）は、従来例の高耐圧系ＭＩＳトランジスタのシミュレーション結果を示す。 3A shows a simulation result of the high voltage MIS transistor according to the embodiment of the present invention, and FIG. 3B shows a simulation result of the conventional high voltage MIS transistor.

シミュレーションの設定条件は以下のとおり、設定される。 The simulation setting conditions are set as follows.

図３（ａ）において、単結晶半導体基板２１は、表面にエピタキシャル層２２を有し、高耐圧系ＭＩＳトランジスタは、エピタキシャル層２２上に配置される。エピタキシャル層２２の膜厚は１μｍに設定される。
単結晶半導体基板２１及びエピタキシャル層２２は、ｐ型の不純物が導入される。エピタキシャル層２２の不純物濃度は、パンチスルーを抑制できる不純物濃度に設定される。また、単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低い。そして、単結晶半導体基板２１の不純物濃度は、例えば、１×１０^１４ｃｍ^−３以上、１．５×１０^１５ｃｍ^−３以下の範囲内に設定される。 In FIG. 3A, the single crystal semiconductor substrate 21 has an epitaxial layer 22 on the surface, and the high breakdown voltage MIS transistor is disposed on the epitaxial layer 22. The film thickness of the epitaxial layer 22 is set to 1 μm.
The single crystal semiconductor substrate 21 and the epitaxial layer 22 are doped with p-type impurities. The impurity concentration of the epitaxial layer 22 is set to an impurity concentration that can suppress punch-through. Further, the impurity concentration of the single crystal semiconductor substrate 21 is lower than the impurity concentration of the epitaxial layer 22. The impurity concentration of the single crystal semiconductor substrate 21 is set within a range of 1 × 10 ¹⁴ cm ⁻³ or more and 1.5 × 10 ¹⁵ cm ⁻³ or less, for example.

また、図３（ｂ）においては、高耐圧系ＭＩＳトランジスタは、単結晶半導体基板２５上に配置される。単結晶半導体基板２５の不純物濃度は、エピタキシャル層２２の不純物濃度と同じ濃度に設定され、高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる不純物濃度に設定される。 In FIG. 3B, the high breakdown voltage MIS transistor is disposed on the single crystal semiconductor substrate 25. The impurity concentration of the single crystal semiconductor substrate 25 is set to the same concentration as the impurity concentration of the epitaxial layer 22 and is set to an impurity concentration that can suppress punch-through of the high breakdown voltage MIS transistor.

高耐圧系ＭＩＳトランジスタのゲート電極６５のサイズは、ゲート長が３．０μｍ、ゲート幅が１０μｍに設定される。また、素子分離絶縁層ＳＴＩのチャネル長方向のサイズは無限大に設定される。 The size of the gate electrode 65 of the high breakdown voltage MIS transistor is set such that the gate length is 3.0 μm and the gate width is 10 μm. The size of the element isolation insulating layer STI in the channel length direction is set to infinity.

そして、単結晶半導体基板２１，２５に印加される基板バイアス電圧は、−２５Ｖに設定される。 The substrate bias voltage applied to the single crystal semiconductor substrates 21 and 25 is set to −25V.

図３（ａ）及び図３（ｂ）において、破線に囲まれた領域７０，７２内は、空乏層を示し、素子分離絶縁層ＳＴＩ下部の領域７１，７３内は、空乏層７０，７２内から掃き出された多数キャリアが蓄積する蓄積領域である。 3A and 3B, the regions 70 and 72 surrounded by the broken line indicate depletion layers, and the regions 71 and 73 below the element isolation insulating layer STI are in the depletion layers 70 and 72. This is an accumulation region in which majority carriers swept out from are accumulated.

図３（ａ）及び図３（ｂ）に示すように、エピタキシャル層２２を有する単結晶半導体基板２１内の空乏層７２の広がりは、単結晶半導体基板２５内の空乏層７０の広がりよりも大きく、そのチャネル領域下の空乏層の広がりの差Ｄ、即ち、空乏層幅の差は、２μｍ程度となる。 As shown in FIGS. 3A and 3B, the spread of the depletion layer 72 in the single crystal semiconductor substrate 21 having the epitaxial layer 22 is larger than the spread of the depletion layer 70 in the single crystal semiconductor substrate 25. The depletion layer spread difference D under the channel region, that is, the depletion layer width difference is about 2 μm.

よって、図３に示すシミュレーション結果において、高耐圧系ＭＩＳトランジスタが、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に配置し、単結晶基板２１の不純物濃度を、エピタキシャル層２２の不純物濃度よりも低くすることで、チャネル領域下に形成される空乏層幅を大きくできる。 Therefore, in the simulation result shown in FIG. 3, the high breakdown voltage MIS transistor is disposed on the single crystal semiconductor substrate 21 having the epitaxial layer 22 on the surface, and the impurity concentration of the single crystal substrate 21 is higher than the impurity concentration of the epitaxial layer 22. Also, the width of the depletion layer formed under the channel region can be increased.

それゆえ、半導体基板内の接合容量を低減でき、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。 Therefore, the junction capacitance in the semiconductor substrate can be reduced, and the back bias characteristics of the high breakdown voltage MIS transistor can be improved.

また、図３（ｂ）、即ち、従来の単結晶半導体基板２５において、空乏層７０のチャネル領域下への広がりが、図３（ａ）に示す空乏層７２のチャネル領域下への広がりと同程度となるように、基板バイアス電圧を大きくした場合、空乏層７０の広がりは、チャネル領域下だけでなく、素子分離絶縁層下部（横方向）への広がりも大きくなる。その横方向への広がりは、隣接する素子間のパンチスルーの原因となってしまう。 Also, in FIG. 3B, that is, in the conventional single crystal semiconductor substrate 25, the depletion layer 70 extends below the channel region, and the depletion layer 72 shown in FIG. 3A extends below the channel region. When the substrate bias voltage is increased to a certain extent, the depletion layer 70 extends not only below the channel region but also below the element isolation insulating layer (lateral direction). The lateral spread causes punch through between adjacent elements.

図４を用いて、上述のようなシミュレーション結果となる作用について説明する。図４に示す矢印は、単結晶半導体基板２１及びエピタキシャル層２２内に形成される空乏層が広がる方向を示す。 With reference to FIG. 4, the operation resulting in the simulation result as described above will be described. The arrows shown in FIG. 4 indicate the direction in which the depletion layer formed in the single crystal semiconductor substrate 21 and the epitaxial layer 22 spreads.

高耐圧系ＭＩＳトランジスタＨＶＴｒが、高電圧転送状態又カットオフ状態の際、逆バイアスとなる基板バイアス電圧Ｖｂｓが、単結晶半導体基板２１に印加される。それにより、単結晶半導体基板２１及びエピタキシャル層２２内には空乏層が形成される。 When the high-breakdown-voltage MIS transistor HVTr is in a high voltage transfer state or cut-off state, a substrate bias voltage Vbs that is a reverse bias is applied to the single crystal semiconductor substrate 21. Thereby, a depletion layer is formed in the single crystal semiconductor substrate 21 and the epitaxial layer 22.

エピタキシャル層２１内に形成される空乏層は、チャネル領域下、ソース／ドレイン領域６４及び素子分離領域ＳＴＩ下部へと広がる。ソース／ドレイン領域６４及び素子分離領域ＳＴＩ下部への空乏層の広がりは、ゲート電極６１，６３直下への空乏層の広がりよりも小さい。 The depletion layer formed in the epitaxial layer 21 extends under the channel region, below the source / drain region 64 and the element isolation region STI. The spread of the depletion layer below the source / drain region 64 and the element isolation region STI is smaller than the spread of the depletion layer just below the gate electrodes 61 and 63.

エピタキシャル層２２は、パンチスルーを抑制できる不純物濃度で形成されている。また、逆バイアス電圧が単結晶半導体基板２１に印加されることで、単結晶半導体基板２１及びエピタキシャル層２２内の多数キャリアは、半導体基板表面側に引き寄せられ、空乏層外の素子分離絶縁層ＳＴＩ下部の領域へ蓄積する。 The epitaxial layer 22 is formed with an impurity concentration that can suppress punch-through. Further, when a reverse bias voltage is applied to the single crystal semiconductor substrate 21, majority carriers in the single crystal semiconductor substrate 21 and the epitaxial layer 22 are attracted to the semiconductor substrate surface side, and the element isolation insulating layer STI outside the depletion layer. Accumulate in the lower area.

それゆえ、本発明の実施形態では、素子分離絶縁層ＳＴＩ下部、即ち、横方向への空乏層の広がりを抑制でき、隣接する素子間及び、ソース／ドレイン間のパンチスルーを抑制することができる。 Therefore, in the embodiment of the present invention, the spread of the depletion layer in the lateral direction below the element isolation insulating layer STI can be suppressed, and punch-through between adjacent elements and between source / drain can be suppressed. .

基板バイアス電圧Ｖｂｓが増加するにつれて、空乏層は徐々に大きくなり、エピタキシャル層２２内から単結晶半導体基板２１内へと広がる。そして、空乏層が単結晶半導体基板２１に達すると、単結晶半導体基板２１内での空乏層の広がりは、エピタキシャル層２２内での広がりよりも大きくなる。
これは、不純物濃度と空乏層幅は反比例の関係にあり、不純物濃度が低くなると、空乏層幅は大きくなるためである。 As the substrate bias voltage Vbs increases, the depletion layer gradually increases and spreads from the epitaxial layer 22 into the single crystal semiconductor substrate 21. When the depletion layer reaches the single crystal semiconductor substrate 21, the spread of the depletion layer in the single crystal semiconductor substrate 21 becomes larger than the spread in the epitaxial layer 22.
This is because the impurity concentration and the depletion layer width are in inverse proportion, and the depletion layer width increases as the impurity concentration decreases.

それゆえ、単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低いため、単結晶半導体基板２１内の空乏層の広がりが、エピタキシャル層２２内の空乏層の広がりよりも大きくなる。
また、単結晶半導体基板２１内においても、空乏層は、素子分離絶縁層ＳＴＩ下部へと広がるが、単結晶半導体基板２１側からエピタキシャル層２２側へと広がることはない。 Therefore, since the impurity concentration of the single crystal semiconductor substrate 21 is lower than the impurity concentration of the epitaxial layer 22, the spread of the depletion layer in the single crystal semiconductor substrate 21 is larger than the spread of the depletion layer in the epitaxial layer 22. .
Also in the single crystal semiconductor substrate 21, the depletion layer extends to the lower part of the element isolation insulating layer STI, but does not extend from the single crystal semiconductor substrate 21 side to the epitaxial layer 22 side.

したがって、図３に示すシミュレーション結果のように、表面にエピタキシャル層２２を有する単結晶半導体基板２１を用いることで、基板バイアス電圧印加時に半導体基板内に形成される空乏層幅を増大できる。 Therefore, as in the simulation result shown in FIG. 3, by using the single crystal semiconductor substrate 21 having the epitaxial layer 22 on the surface, the width of the depletion layer formed in the semiconductor substrate when the substrate bias voltage is applied can be increased.

図５は、上述のシミュレーション結果に基づいて行った実験結果を示すグラフである。 FIG. 5 is a graph showing the results of experiments conducted based on the simulation results described above.

図５は、異なる半導体基板上にそれぞれ形成されたＭＩＳトランジスタの基板バイアス電圧Ｖｂｓに対するトランジスタのしきい値Ｖｔｈの関係である｜Ｖｂｓ｜^１／２−Ｖｔｈ特性を示すグラフである。 FIG. 5 is a graph showing | Vbs | ^1/2 -Vth characteristics, which are the relationship of the transistor threshold voltage Vth to the substrate bias voltage Vbs of MIS transistors formed on different semiconductor substrates.

特性曲線Ａは、単結晶半導体基板上に直接設けられたＭＩＳトランジスタの｜Ｖｂｓ｜^１／２−Ｖｔｈ特性を示す曲線である。そして、特性曲線Ｂ〜Ｄは、エピタキシャル層と単結晶半導体基板からなる半導体基板上に設けられたトランジスタの｜Ｖｂｓ｜^１／２−Ｖｔｈ特性を示す曲線である。 A characteristic curve A is a curve showing the | Vbs | ^1/2 -Vth characteristic of a MIS transistor directly provided on a single crystal semiconductor substrate. Characteristic curves B to D are curves showing | Vbs | ^1/2 -Vth characteristics of a transistor provided on a semiconductor substrate including an epitaxial layer and a single crystal semiconductor substrate.

以下、特性曲線Ａに示す特性を有する高耐圧系ＭＩＳトランジスタを、ＭＩＳトランジスタＡとし、それと同様に、特性曲線Ｂ〜Ｄに示す特性を有するＭＩＳトランジスタを、それぞれＭＩＳトランジスタＢ〜Ｄとして、説明する。 Hereinafter, the high breakdown voltage MIS transistor having the characteristics shown in the characteristic curve A will be described as MIS transistor A, and similarly, the MIS transistors having the characteristics shown in the characteristic curves B to D will be described as MIS transistors B to D, respectively. .

ＭＩＳトランジスタＡは、単結晶半導体基板上に設けられ、ＭＩＳトランジスタＢ〜Ｄは、単結晶半導体基板上に形成されたエピタキシャル層上に設けられる。 MIS transistor A is provided on a single crystal semiconductor substrate, and MIS transistors B to D are provided on an epitaxial layer formed on the single crystal semiconductor substrate.

ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度は、隣接する素子間及びソース・ドレイン間のパンチスルーに起因するリークが生じない不純物濃度に設定される。また、ＭＩＳトランジスタＢ〜Ｄが設けられるエピタキシャル層の不純物濃度も、パンチスルーが生じない不純物濃度で、ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度と同程度に設定される。 The impurity concentration of the single crystal semiconductor substrate provided with the MIS transistor A is set to an impurity concentration that does not cause leakage due to punch-through between adjacent elements and between source and drain. In addition, the impurity concentration of the epitaxial layer in which the MIS transistors B to D are provided is also set to the same concentration as the impurity concentration of the single crystal semiconductor substrate in which the MIS transistor A is provided, so that punch-through does not occur.

また、ＭＩＳトランジスタＢ〜Ｄに用いられる単結晶半導体基板の不純物濃度は、エピタキシャル層の不純物濃度よりも低い。そして、それらの単結晶半導体基板の不純物濃度は、ＭＩＳトランジスタＢの不純物濃度が最も高く、ＭＩＳトランジスタＤの不純物濃度が最も低く、ＭＩＳトランジスタＣの不純物濃度がその間となるように設定される。 Further, the impurity concentration of the single crystal semiconductor substrate used for the MIS transistors B to D is lower than the impurity concentration of the epitaxial layer. The impurity concentrations of these single crystal semiconductor substrates are set so that the impurity concentration of the MIS transistor B is the highest, the impurity concentration of the MIS transistor D is the lowest, and the impurity concentration of the MIS transistor C is between them.

ここでは、ＭＩＳトランジスタＡが設けられる単結晶半導体基板の不純物濃度は、４×１０^１４〜３×１０^１５ｃｍ^−３に設定される。ＭＩＳトランジスタＢが設けられる単結晶半導体基板の不純物濃度は、ＭＩＳトランジスタＡの単結晶半導体基板の不純物濃度の１／２倍（２×１０^１４〜１．５×１０^１５ｃｍ^−３）に設定される。また、ＭＩＳトランジスタＣでは、ＭＩＳトランジスタＡの不純物濃度の１／３倍（１．３×１０^１４〜１×１０^１５ｃｍ^−３）、ＭＩＳトランジスタＤでは、ＭＩＳトランジスタＡの不純物濃度の１／４倍（１×１０^１４〜７．５×１０^１４ｃｍ^−３）となるように、それぞれの単結晶半導体基板の不純物濃度が設定される。 Here, the impurity concentration of the single crystal semiconductor substrate provided with the MIS transistor A is set to 4 × 10 ^{14 to} 3 × 10 ¹⁵ cm ⁻³ . The impurity concentration of the single crystal semiconductor substrate on which the MIS transistor B is provided is set to ½ times (2 × 10 ^{14 to} 1.5 × 10 ¹⁵ cm ⁻³ ) of the impurity concentration of the single crystal semiconductor substrate of the MIS transistor A. The In the MIS transistor C, the impurity concentration of the MIS transistor A is 1/3 times (1.3 × 10 ¹⁴ to 1 × 10 ¹⁵ cm ⁻³ ), and in the MIS transistor D, the impurity concentration is ¼ of the impurity concentration. The impurity concentration of each single crystal semiconductor substrate is set so as to be twice (1 × 10 ^{14 to} 7.5 × 10 ¹⁴ cm ⁻³ ).

ＭＩＳトランジスタＢ〜Ｄのエピタキシャル層の膜厚は、例えば、１μｍである。 The film thickness of the epitaxial layer of the MIS transistors B to D is, for example, 1 μm.

尚、ＭＩＳトランジスタＡ〜Ｄのそれぞれのゲート寸法及びソース／ドレインのサイズは、同じサイズになるように設定される。 The gate dimensions and the source / drain sizes of the MIS transistors A to D are set to be the same size.

基板バイアス電圧Ｖｂｓは、逆バイアス電圧であり、０〜−２５Ｖの範囲で変化されて、単結晶半導体基板に印加される。 The substrate bias voltage Vbs is a reverse bias voltage, is changed in the range of 0 to −25 V, and is applied to the single crystal semiconductor substrate.

印加される基板バイアス電圧｜Ｖｂｓ｜が小さい場合、ＭＩＳトランジスタＡ〜Ｄの閾値電圧には大きな差は生じない。その理由は次のとおりである。基板バイアス電圧｜Ｖｂｓ｜が小さい場合と、ＭＩＳトランジスタＢ〜Ｄの空乏層はエピタキシャル層内でのみ広がる。そして、エピタキシャル層の不純物濃度は、ＭＩＳトランジスタＡが形成される単結晶半導体基板の不純物濃度と同程度であるため、不純物濃度で決まる空乏層幅は、ＭＩＳトランジスタＡとＭＩＳトランジスタＢ〜Ｄとで、ほぼ等しいためである。 When the applied substrate bias voltage | Vbs | is small, there is no significant difference in the threshold voltages of the MIS transistors A to D. The reason is as follows. When the substrate bias voltage | Vbs | is small, the depletion layer of the MIS transistors B to D spreads only in the epitaxial layer. Since the impurity concentration of the epitaxial layer is approximately the same as the impurity concentration of the single crystal semiconductor substrate on which the MIS transistor A is formed, the depletion layer width determined by the impurity concentration is between the MIS transistor A and the MIS transistors B to D. This is because they are almost equal.

図５の特性曲線Ａ〜Ｄに示すように、基板バイアス電圧｜Ｖｂｓ｜が大きくなると、ＭＩＳトランジスタＡ〜Ｄのしきい値電圧Ｖｔｈは増加する傾向にある。この際、基板バイアス電圧Ｖｂｓに対するしきい値電圧Ｖｔｈの変動量は、ＭＩＳトランジスタＡの変動量よりも、ＭＩＳトランジスタＢ〜Ｄの変動量のほうが小さくなる。 As shown in the characteristic curves A to D of FIG. 5, as the substrate bias voltage | Vbs | increases, the threshold voltage Vth of the MIS transistors A to D tends to increase. At this time, the variation amount of the threshold voltage Vth with respect to the substrate bias voltage Vbs is smaller in the variation amounts of the MIS transistors B to D than the variation amount of the MIS transistor A.

これは、基板バイアス電圧｜Ｖｂｓ｜が大きくなるにつれて、半導体基板内に形成される空乏層が大きくなる。そして、ＭＩＳトランジスタＢ〜Ｄにおいては、上述のように、その空乏層がエピタキシャル層を超えて、エピタキシャル層よりも不純物濃度の低い単結晶半導体基板内に達すると、空乏層の広がりが大きくなることに起因する。
それゆえ、ＭＩＳトランジスタＢ〜Ｄの空乏層幅が、ＭＩＳトランジスタＡの空乏層幅よりも大きくなり、ＭＩＳトランジスタＢ〜Ｄの接合容量は低減される。 This is because the depletion layer formed in the semiconductor substrate increases as the substrate bias voltage | Vbs | increases. In MIS transistors B to D, as described above, when the depletion layer exceeds the epitaxial layer and reaches the single crystal semiconductor substrate having a lower impurity concentration than the epitaxial layer, the depletion layer expands. caused by.
Therefore, the depletion layer width of the MIS transistors B to D is larger than the depletion layer width of the MIS transistor A, and the junction capacitance of the MIS transistors B to D is reduced.

また、図５の特性曲線Ｂ〜Ｄが示すように、ＭＩＳトランジスタＢ〜Ｄが形成される単結晶半導体基板の不純物濃度が低いものほど、基板バイアス電圧印加時のＭＩＳトランジスタＢ〜Ｄの閾値電圧Ｖｔｈは低い。これは、不純物濃度が低いものほど、空乏層幅が大きくなるためである。 Further, as the characteristic curves B to D of FIG. 5 indicate, the lower the impurity concentration of the single crystal semiconductor substrate on which the MIS transistors B to D are formed, the threshold voltage of the MIS transistors B to D when the substrate bias voltage is applied. Vth is low. This is because the depletion layer width increases as the impurity concentration decreases.

以上のように、半導体基板を、エピタキシャル層と、エピタキシャル層よりも不純物濃度が低い単結晶半導体基板から構成することで、半導体基板内の空乏層幅を増大でき、拡散層と半導体基板による接合容量を低減できる。 As described above, the semiconductor substrate is composed of an epitaxial layer and a single crystal semiconductor substrate having an impurity concentration lower than that of the epitaxial layer, whereby the width of the depletion layer in the semiconductor substrate can be increased, and the junction capacitance between the diffusion layer and the semiconductor substrate can be increased. Can be reduced.

したがって、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。 Therefore, it is possible to improve the back bias characteristics of the high breakdown voltage MIS transistor.

さらには、閾値電圧の変動量が小さくなることにともない、基板バイアス電圧印加時のＭＩＳトランジスタの閾値電圧が低減される。それゆえ、基板バイアス電圧印加時の高耐圧系ＭＩＳトランジスタの閾値電圧を低減できることで、チップ内で扱われる電圧の上限値を低減できる。 Furthermore, the threshold voltage of the MIS transistor when the substrate bias voltage is applied is reduced as the amount of variation in the threshold voltage decreases. Therefore, by reducing the threshold voltage of the high voltage MIS transistor when the substrate bias voltage is applied, the upper limit value of the voltage handled in the chip can be reduced.

（ｃ）製造方法
以下、図２、図６及び図７を用いて、本実施形態の製造方法について説明する。 (C) Manufacturing method
Hereinafter, the manufacturing method of this embodiment will be described with reference to FIGS. 2, 6, and 7.

はじめに、図６に示すように、例えば、高抵抗率のＰ型単結晶半導体基板２１上に、Ｐ型不純物を含むエピタキシャル層２２が、形成される。それにより、表面にエピタキシャル層２２を有する単結晶半導体基板２１が得られる。 First, as shown in FIG. 6, for example, an epitaxial layer 22 containing a P-type impurity is formed on a high-resistivity P-type single crystal semiconductor substrate 21. Thereby, the single crystal semiconductor substrate 21 having the epitaxial layer 22 on the surface is obtained.

このとき、エピタキシャル層２２にドープされる不純物の濃度は、単結晶半導体基板２１の不純物濃度よりも高くなるように設定される。そして、エピタキシャル層２２の不純物濃度は、後の工程で形成される高耐圧系ＭＩＳトランジスタのパンチスルーを抑制できる不純物濃度に設定される。
また、単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上１／２以下の範囲内に設定されるのが望ましい。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０^１４ｃｍ^−３以上、１．５×１０^１５ｃｍ^−３以下に設定されることが望ましい。 At this time, the concentration of the impurity doped into the epitaxial layer 22 is set to be higher than the impurity concentration of the single crystal semiconductor substrate 21. The impurity concentration of the epitaxial layer 22 is set to an impurity concentration that can suppress punch-through of a high breakdown voltage MIS transistor formed in a later process.
Moreover, it is desirable that the impurity concentration of the single crystal semiconductor substrate 21 is set within a range of ¼ or more and ½ or less of the impurity concentration of the epitaxial layer 22, for example. More preferably, the impurity concentration of the single crystal semiconductor substrate 21 is set to, for example, 1 × 10 ¹⁴ cm ⁻³ or more and 1.5 × 10 ¹⁵ cm ⁻³ or less.

エピタキシャル層２２の形成の後、メモリセル領域及び低耐圧系領域のエピタキシャル層２２内及び単結晶半導体基板２１内には、所望のウェル領域が形成される。その後、半導体基板２１内には、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造の素子分離絶縁層ＳＴＩが形成される。 After the formation of the epitaxial layer 22, a desired well region is formed in the epitaxial layer 22 and the single crystal semiconductor substrate 21 in the memory cell region and the low breakdown voltage system region. Thereafter, an element isolation insulating layer STI having an STI (Shallow Trench Isolation) structure is formed in the semiconductor substrate 21.

次に、図７に示すように、素子分離絶縁層ＳＴＩに取り囲まれた素子領域上に、ゲート絶縁膜材８０が形成される。続いて、フローティング電極材８１、ゲート間絶縁膜としてのＩＰＤ膜材８２、コントロールゲート電極材８３が、ゲート絶縁膜材８０上に、順次形成される。尚、選択ゲートトランジスタ及び周辺トランジスタの形成予定領域では、フローティングゲート電極材８１とコントロールゲート電極材８３の間のＩＰＤ膜材８２の一部が除去される。 Next, as shown in FIG. 7, a gate insulating film material 80 is formed on the element region surrounded by the element isolation insulating layer STI. Subsequently, a floating electrode material 81, an IPD film material 82 as an intergate insulating film, and a control gate electrode material 83 are sequentially formed on the gate insulating film material 80. In the region where the selection gate transistor and the peripheral transistor are to be formed, a part of the IPD film material 82 between the floating gate electrode material 81 and the control gate electrode material 83 is removed.

ゲート絶縁膜材８０は、例えば、酸化シリコン又はこれを含む積層構造とする。フローティングゲート電極材８１は、例えば、導電性ポリシリコンのような、導電材料が用いられる。ＩＰＤ膜材８２は、例えば、ＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）や高誘電体材料である。また、コントロールゲート電極材８３は、例えば、導電性ポリシリコン、または、これとシリサイドとの積層構造のような、導電材料が用いられる。 The gate insulating film material 80 is, for example, silicon oxide or a stacked structure including the same. For the floating gate electrode material 81, for example, a conductive material such as conductive polysilicon is used. The IPD film material 82 is, for example, ONO (Oxide / Nitride / Oxide) or a high dielectric material. The control gate electrode material 83 is made of a conductive material such as conductive polysilicon or a laminated structure of this and silicide.

その後、所望のゲートサイズとなるように、フローティング電極材８１、ＩＰＤ膜材８２、コントロールゲート電極材８３、ゲート絶縁膜材８０に対して、ゲート加工がなされる。 Thereafter, gate processing is performed on the floating electrode material 81, the IPD film material 82, the control gate electrode material 83, and the gate insulating film material 80 so as to obtain a desired gate size.

そして、図２に示すように、ゲート加工されたゲート電極３３，４３，５３，６３をマスクとして、拡散層３４，４４Ｄ，４４Ｓ，５４，６４が、エピタキシャル層２２内に形成される。
よって、メモリセル領域内のＰウェル領域上には、メモリセルＭＣ及び選択ゲートトランジスタＳＧＤ，ＳＧＳが形成される。低耐圧系領域内のウェル領域上には、低耐圧系ＭＩＳトランジスタＬＶＴｒが形成される。また、高耐圧系領域内のエピタキシャル層２２上には、高耐圧系ＭＩＳトランジスタＨＶＴｒが形成される。 As shown in FIG. 2, diffusion layers 34, 44 D, 44 S, 54, and 64 are formed in the epitaxial layer 22 using the gate-processed gate electrodes 33, 43, 53, and 63 as a mask.
Therefore, the memory cell MC and the select gate transistors SGD and SGS are formed on the P well region in the memory cell region. A low breakdown voltage MIS transistor LVTr is formed on the well region in the low breakdown voltage system region. Further, a high breakdown voltage MIS transistor HVTr is formed on the epitaxial layer 22 in the high breakdown voltage system region.

さらに、単結晶半導体基板上の全面に、絶縁層２３が形成され、絶縁層２３内にコンタクト部ＢＣ１，Ｃ１，Ｃ２が形成される。そして、配線層Ｍ，Ｌ１，Ｌ２が、コンタクト部ＢＣ１，Ｃ１，Ｃ２に接触して、形成される。絶縁層２４が、絶縁層２３上に形成された後、ビット線ＢＬが、絶縁層２４内に形成されたコンタクト部ＢＣ２と接触して、形成される。 Further, an insulating layer 23 is formed on the entire surface of the single crystal semiconductor substrate, and contact portions BC1, C1, and C2 are formed in the insulating layer 23. Then, the wiring layers M, L1, and L2 are formed in contact with the contact portions BC1, C1, and C2. After the insulating layer 24 is formed on the insulating layer 23, the bit line BL is formed in contact with the contact part BC2 formed in the insulating layer 24.

以上の工程により、本実施形態によるＮＡＮＤ型フラッシュメモリが完成する。 Through the above steps, the NAND flash memory according to the present embodiment is completed.

以上のように、高耐圧系ＭＩＳトランジスタＨＶＴｒは、パンチスルーを抑制できる不純物濃度に設定されたエピタキシャル層上に作製される。それゆえ、隣接する素子間及びソース／ドレイン間のパンチスルーに起因するリークを抑制できる高電圧ＭＩＳトランジスタを作製できる。 As described above, the high breakdown voltage MIS transistor HVTr is fabricated on an epitaxial layer set to an impurity concentration that can suppress punch-through. Therefore, a high voltage MIS transistor capable of suppressing leakage due to punch-through between adjacent elements and between source / drain can be manufactured.

また、高耐圧系ＭＩＳトランジスタＨＶＴｒは、表面にエピタキシャル層２２を有する単結晶半導体基板２１上に作製される。単結晶半導体基板２１の不純物濃度は、エピタキシャル層２２の不純物濃度よりも低い。それゆえ、バックバイアス効果を改善できる高耐圧系ＭＩＳトランジスタを作製できる。 The high breakdown voltage MIS transistor HVTr is manufactured on a single crystal semiconductor substrate 21 having an epitaxial layer 22 on the surface. The impurity concentration of the single crystal semiconductor substrate 21 is lower than the impurity concentration of the epitaxial layer 22. Therefore, a high voltage MIS transistor that can improve the back bias effect can be manufactured.

したがって、特性が改善され、周辺回路の面積縮小に寄与する高耐圧系ＭＩＳトランジスタを作製できる。 Therefore, it is possible to manufacture a high voltage MIS transistor that has improved characteristics and contributes to the reduction of the area of the peripheral circuit.

以上のように、本発明の第１の実施形態では、高耐圧系ＭＩＳトランジスタが形成される領域の半導体基板は、単結晶半導体基板と、その単結晶半導体基板表面に形成されるエピタキシャル層から構成される。それゆえ、エピタキシャル層と単結晶半導体基板とを、異なる不純物濃度に設定できる。 As described above, in the first embodiment of the present invention, the semiconductor substrate in the region where the high voltage MIS transistor is formed includes the single crystal semiconductor substrate and the epitaxial layer formed on the surface of the single crystal semiconductor substrate. Is done. Therefore, the epitaxial layer and the single crystal semiconductor substrate can be set to different impurity concentrations.

高耐圧系ＭＩＳトランジスタは、エピタキシャル層上に形成され、エピタキシャル層は、隣接する素子間及びソース／ドレイン間のパンチスルーを抑制できる不純物濃度に設定でき、パンチスルーに起因するリークを抑制できる。 The high-breakdown-voltage MIS transistor is formed on an epitaxial layer, and the epitaxial layer can be set to an impurity concentration that can suppress punch-through between adjacent elements and between source / drain, and leakage due to punch-through can be suppressed.

また、本発明の第１の実施形態では、単結晶半導体基板の不純物濃度は、エピタキシャル層の不純物濃度よりも低いことを特徴とする。それゆえ、基板バイアス電圧を印加した際に、単結晶半導体基板内に形成される空乏層の広がりを大きくでき、空乏層幅を増大できる。よって、高耐圧系ＭＩＳトランジスタのバックバイアス特性を改善できる。 In the first embodiment of the present invention, the impurity concentration of the single crystal semiconductor substrate is lower than the impurity concentration of the epitaxial layer. Therefore, when a substrate bias voltage is applied, the spread of the depletion layer formed in the single crystal semiconductor substrate can be increased, and the depletion layer width can be increased. Therefore, the back bias characteristic of the high breakdown voltage MIS transistor can be improved.

それゆえ、本発明の第１の実施形態では、パンチスルーリークを抑制でき、それと共に、バックバイアス特性も改善できる。 Therefore, in the first embodiment of the present invention, punch-through leakage can be suppressed and, at the same time, back bias characteristics can be improved.

したがって、高耐圧系ＭＩＳトランジスタの特性を改善できるとともに、高耐圧系ＭＩＳトランジスタが用いられる回路の占有面積を縮小できる。また、それと同時に、メモリセル及び低耐圧系ＭＩＳトランジスタの特性改善や、チップ内で扱われる電圧の上限の低下などの効果も得られる。 Therefore, the characteristics of the high voltage MIS transistor can be improved and the area occupied by the circuit using the high voltage MIS transistor can be reduced. At the same time, the characteristics of the memory cell and the low breakdown voltage MIS transistor can be improved, and the upper limit of the voltage handled in the chip can be reduced.

（２）第２の実施形態
第１の実施形態においては、単結晶半導体基板２１上のエピタキシャル層が１層の場合について述べた。しかし、本発明の実施形態は、それに限定されず、複数のエピタキシャル層を単結晶半導体基板２１上に、積層させてもよい。以下、高耐圧系ＭＩＳトランジスタのみを図８に図示し、本実施形態について説明する。尚、第１の実施形態と同一の部材に関しては、同一の符号を付し、詳細な説明は省略する。 (2) Second Embodiment In the first embodiment, the case where the number of epitaxial layers on the single crystal semiconductor substrate 21 is one has been described. However, the embodiment of the present invention is not limited to this, and a plurality of epitaxial layers may be stacked on the single crystal semiconductor substrate 21. Hereinafter, only the high-breakdown-voltage MIS transistor is illustrated in FIG. 8, and this embodiment will be described. In addition, about the same member as 1st Embodiment, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.

図８に示すように、単結晶半導体基板２１は、第１のエピタキシャル層２２Ａと、第１のエピタキシャル２２Ａ上に形成される第２のエピタキシャル層２２Ｂを、有する。そして、エピタキシャル層２２Ｂ上に高耐圧系ＭＩＳトランジスタが形成される。 As shown in FIG. 8, the single crystal semiconductor substrate 21 has a first epitaxial layer 22A and a second epitaxial layer 22B formed on the first epitaxial layer 22A. Then, a high breakdown voltage MIS transistor is formed on the epitaxial layer 22B.

第１のエピタキシャル層２２Ａは、例えば、隣接する素子間のパンチスルーが抑制できる不純物濃度で、単結晶半導体基板２１上に形成される。また、第１のエピタキシャル層２２Ａの膜厚は、例えば、１μｍである。 For example, the first epitaxial layer 22A is formed on the single crystal semiconductor substrate 21 at an impurity concentration that can suppress punch-through between adjacent elements. The film thickness of the first epitaxial layer 22A is, for example, 1 μm.

また、第２のエピタキシャル層２２Ｂの不純物濃度は、第１のエピタキシャル層２２Ａの不純物濃度よりも高くなるように、形成される。第２のエピタキシャル層２２Ｂの不純物濃度は、例えば、ＭＩＳトランジスタの閾値調整やソース／ドレイン間のパンチスルーを抑制できる不純物濃度で形成される。第２のエピタキシャル層２２Ｂの膜厚は、例えば、第１のエピタキシャル層２２Ａの膜厚よりも薄い。 The impurity concentration of the second epitaxial layer 22B is formed so as to be higher than the impurity concentration of the first epitaxial layer 22A. The impurity concentration of the second epitaxial layer 22B is, for example, an impurity concentration that can suppress threshold adjustment of the MIS transistor and punch-through between the source / drain. The film thickness of the second epitaxial layer 22B is, for example, smaller than the film thickness of the first epitaxial layer 22A.

単結晶半導体基板２１は、第１のエピタキシャル層２２Ａの不純物濃度よりも低くなるように設定されており、例えば、高抵抗率基板である。単結晶半導体基板２１の不純物濃度は、例えば、エピタキシャル層２２の不純物濃度の１／４以上から１／２以下の範囲内に設定される。より好ましくは、単結晶半導体基板２１の不純物濃度は、例えば、１×１０^１４ｃｍ^−３以上、１．５×１０^１５ｃｍ^−３以下に設定されることが望ましい。 The single crystal semiconductor substrate 21 is set to be lower than the impurity concentration of the first epitaxial layer 22A, and is, for example, a high resistivity substrate. The impurity concentration of the single crystal semiconductor substrate 21 is set, for example, within a range from ¼ to ½ of the impurity concentration of the epitaxial layer 22. More preferably, the impurity concentration of the single crystal semiconductor substrate 21 is set to, for example, 1 × 10 ¹⁴ cm ⁻³ or more and 1.5 × 10 ¹⁵ cm ⁻³ or less.

上述のように、エピタキシャル層を２層構造とした場合においても、基板バイアス電圧を印加した場合に、単結晶半導体基板２１の不純物濃度が低いため、単結晶半導体基板２１内に形成される空乏層の広がりは大きくなる。それゆえ、高耐圧系ＭＩＳトランジスタのバックバイアス効果を改善できる。 As described above, even when the epitaxial layer has a two-layer structure, the depletion layer formed in the single crystal semiconductor substrate 21 because the impurity concentration of the single crystal semiconductor substrate 21 is low when the substrate bias voltage is applied. The spread of. Therefore, the back bias effect of the high voltage MIS transistor can be improved.

また、第１のエピタキシャル層２２Ａは、素子間及びソース／ドレイン間のパンチスルーを抑制できる不純物濃度で形成されているので、パンチスルーリークを抑制できる。 Further, since the first epitaxial layer 22A is formed with an impurity concentration capable of suppressing punch-through between elements and between source / drain, punch-through leakage can be suppressed.

さらには、第２のエピタキシャル層２２Ｂは、ＭＩＳトランジスタの閾値電圧を調整のため不純物濃度が形成されるため、高耐圧系ＭＩＳトランジスタを最適化できる。また、製造工程において、閾値調整のためのチャネルインプラ工程を省略することができる。 Furthermore, since the impurity concentration is formed in the second epitaxial layer 22B to adjust the threshold voltage of the MIS transistor, the high breakdown voltage MIS transistor can be optimized. Further, in the manufacturing process, the channel implantation process for adjusting the threshold value can be omitted.

したがって、高耐圧系ＭＩＳトランジスタの特性を改善でき、高耐圧系ＭＩＳトランジスタを含む回路の面積を縮小でき、さらには、回路動作を最適化できる。 Therefore, the characteristics of the high voltage MIS transistor can be improved, the area of the circuit including the high voltage MIS transistor can be reduced, and the circuit operation can be optimized.

尚、図８においては、メモリセル及び低耐圧系ＭＩＳトランジスタを図示せず省略したが、それらは、高耐圧系ＭＩＳトランジスタと同様に、第２のエピタキシャル層２２Ｂ上に形成される。本実施形態においても、第１の実施形態と同様に、エピタキシャル層及び単結晶半導体基板内に形成されたウェル領域上に形成されるため、半導体基板内の不純物濃度の違いが、メモリセル及び低耐圧系ＭＩＳトランジスタの特性を劣化させることはない。 In FIG. 8, the memory cell and the low withstand voltage MIS transistor are not shown, but they are formed on the second epitaxial layer 22B in the same manner as the high withstand voltage MIS transistor. Also in the present embodiment, as in the first embodiment, since it is formed on the epitaxial layer and the well region formed in the single crystal semiconductor substrate, the difference in impurity concentration in the semiconductor substrate is different from that in the memory cell. The characteristics of the withstand voltage MIS transistor are not deteriorated.

（３）適用例
図９を用いて、本発明の実施形態の適用例を説明する。 (3) Application examples
An application example of the embodiment of the present invention will be described with reference to FIG.

本発明の実施形態で作製された高耐圧系ＭＩＳトランジスタは、例えば、ＮＡＮＤ型フラッシュメモリのワード線制御回路３や昇圧回路９に適用される。 The high voltage MIS transistor manufactured in the embodiment of the present invention is applied to, for example, the word line control circuit 3 and the booster circuit 9 of the NAND flash memory.

ＮＡＮＤ型フラッシュメモリの書き込み動作において、例えば、２５Ｖ程度の書き込み電圧Ｖｐｇｍが、メモリセルＭＣが接続されるワード線ＷＬ１〜ＷＬｎに印加される。 In the write operation of the NAND flash memory, for example, a write voltage Vpgm of about 25 V is applied to the word lines WL1 to WLn to which the memory cells MC are connected.

ワード線制御回路３内には、複数の高耐圧系ＭＩＳトランジスタＨＶＴｒ２が、書き込み電圧Ｖｐｇｍをワード線ＷＬ１〜ＷＬｎに供給するために設けられる。 In the word line control circuit 3, a plurality of high voltage MIS transistors HVTr2 are provided to supply the write voltage Vpgm to the word lines WL1 to WLn.

書き込み選択されたメモリセルがワード線ＷＬ１に接続される場合には、ワード線ＷＬ１に接続される高耐圧系ＭＩＳトランジスタＨＶＴｒ１のソースに、書き込み電圧Ｖｐｇｍが印加される。また、選択ワード線以外のワード線ＷＬ２〜ＷＬｎに接続される高耐圧系ＭＩＳトランジスタＨＶＴｒ２のソースには、例えば、１０Ｖ程度の中間電位Ｖｐａｓｓが印加される。 When the memory cell selected for writing is connected to the word line WL1, the write voltage Vpgm is applied to the source of the high voltage MIS transistor HVTr1 connected to the word line WL1. Further, for example, an intermediate potential Vpass of about 10V is applied to the source of the high voltage MIS transistor HVTr2 connected to the word lines WL2 to WLn other than the selected word line.

書き込み電圧Ｖｐｇｍを転送する際、高耐圧系ＭＩＳトランジスタＨＶＴｒ２のゲートには、書き込み電圧Ｖｐｇｍより高いゲート電圧Ｖｐｇｍ＋αが印加される。 When transferring the write voltage Vpgm, a gate voltage Vpgm + α higher than the write voltage Vpgm is applied to the gate of the high voltage MIS transistor HVTr2.

ゲート電圧Ｖｐｇｍ＋αは、昇圧回路９内に設けられた高耐圧系ＭＩＳトランジスタＨＶＴｒ１を経由して、ワード線制御回路３へ供給される。高耐圧系ＭＩＳトランジスタＨＶＴｒ１のゲートには、ゲート電圧Ｖｂｏｏｔが印加され、また、ソースには、ソース電圧Ｖｐが印加される。 The gate voltage Vpgm + α is supplied to the word line control circuit 3 via the high voltage MIS transistor HVTr1 provided in the booster circuit 9. A gate voltage Vboot is applied to the gate of the high voltage MIS transistor HVTr1, and a source voltage Vp is applied to the source.

本発明の実施形態により、高耐圧系ＭＩＳトランジスタＨＶＴｒ１，ＨＶＴｒ２は、素子間及びソース／ドレイン間の間隔を広く確保せずとも、パンチスルーを抑制できる。それゆえ、ワード線制御回路３及び昇圧回路９の面積を縮小できる。 According to the embodiment of the present invention, the high-breakdown-voltage MIS transistors HVTr1 and HVTr2 can suppress punch-through without ensuring wide spacing between elements and between source / drain. Therefore, the areas of the word line control circuit 3 and the booster circuit 9 can be reduced.

また、本発明の実施形態により、高耐圧系ＭＩＳトランジスタＨＶＴｒ１、ＨＶＴｒ２は、バックバイアス効果が改善されている。それゆえ、基板バイアス電圧印加時の閾値電圧の変動量が小さく、動作時の高耐圧系ＭＩＳトランジスタの閾値電圧を低減できる。 Further, according to the embodiment of the present invention, the high withstand voltage MIS transistors HVTr1 and HVTr2 have an improved back bias effect. Therefore, the variation amount of the threshold voltage when the substrate bias voltage is applied is small, and the threshold voltage of the high voltage MIS transistor during operation can be reduced.

３．その他
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。 3. Other
The example of the present invention is not limited to the above-described embodiment, and can be embodied by modifying each component without departing from the scope of the invention. Various inventions can be configured by appropriately combining a plurality of constituent elements disclosed in the above-described embodiments. For example, some constituent elements may be deleted from all the constituent elements disclosed in the above-described embodiments, or constituent elements of different embodiments may be appropriately combined.

本発明の実施形態の全体構成の一例を示すブロック図。The block diagram which shows an example of the whole structure of embodiment of this invention. 第１の実施形態の構造を示す断面図。Sectional drawing which shows the structure of 1st Embodiment. 本発明の実施形態のシミュレーション結果を示す図。The figure which shows the simulation result of embodiment of this invention. 本発明の実施形態の作用を示す断面図。Sectional drawing which shows the effect | action of embodiment of this invention. 本発明の実施形態の実験結果を示す図。The figure which shows the experimental result of embodiment of this invention. 第１の実施形態の製造方法の一工程を示す工程図。Process drawing which shows 1 process of the manufacturing method of 1st Embodiment. 第１の実施形態の製造方法の一工程を示す工程図。Process drawing which shows 1 process of the manufacturing method of 1st Embodiment. 第２の実施形態の構造を示す断面図。Sectional drawing which shows the structure of 2nd Embodiment. 本発明の実施形態の適用例を示す回路図。The circuit diagram which shows the example of application of embodiment of this invention.

符号の説明Explanation of symbols

１１：メモリチップ、１：メモリセルアレイ、２：データ回路、３：ワード線制御回路、４：カラムデコーダ、５：アドレスバッファ、６：Ｉ／Ｏセンスアンプ、７：データ入出力バッファ、８：ウェル／ソース線電位制御回路、９：昇圧回路、１０：一括検知回路、１２：コマンドインターフェイス回路、１３：ステートマシン、２１：単結晶半導体基板、２２，２２Ａ，２２Ｂ：エピタキシャル層、３０；ゲート絶縁膜（トンネル酸化膜）、３１：フローティングゲート電極、３２，４２，５２，６２：ＩＰＤ膜、３３：コントロールゲート電極、４０，５０，６０：ゲート絶縁膜、４１，５１，６１：下層ゲート電極、４３，５３，６３：上層ゲート電極、６５：ゲート電極、３４，４４Ｄ，４４Ｓ，５４，６４：拡散層、７０，７２：空乏層、７１，７３：蓄積領域、８０：ゲート絶縁膜材、８１：フローティングゲート電極材、８２：ＩＰＤ膜材、８３：コントロールゲート電極材、ＢＣ１，ＢＣ２，ＳＣ，Ｃ１，Ｃ２：コンタクト部、ＢＬ：ビット線、ＳＬ：ソース線、Ｍ：中間配線層、Ｌ１，Ｌ２：配線層、ＭＣ：メモリセル、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ、ＬＶＴｒ：低耐圧系ＭＩＳトランジスタ、ＨＶＴｒ，ＨＶＴｒ１，ＨＶＴｒ２：高耐圧系ＭＩＳトランジスタ、ＳＧＤＬ，ＳＧＳＬ：選択ゲート線、ＷＬ１〜ＷＬｎ：ワード線。 11: memory chip, 1: memory cell array, 2: data circuit, 3: word line control circuit, 4: column decoder, 5: address buffer, 6: I / O sense amplifier, 7: data input / output buffer, 8: well / Source line potential control circuit, 9: booster circuit, 10: collective detection circuit, 12: command interface circuit, 13: state machine, 21: single crystal semiconductor substrate, 22, 22A, 22B: epitaxial layer, 30; gate insulating film (Tunnel oxide film), 31: floating gate electrode, 32, 42, 52, 62: IPD film, 33: control gate electrode, 40, 50, 60: gate insulating film, 41, 51, 61: lower gate electrode, 43 , 53, 63: upper gate electrode, 65: gate electrode, 34, 44D, 44S, 54, 64: diffusion layer, 70, 72 Depletion layer, 71, 73: accumulation region, 80: gate insulating film material, 81: floating gate electrode material, 82: IPD film material, 83: control gate electrode material, BC1, BC2, SC, C1, C2: contact part, BL: bit line, SL: source line, M: intermediate wiring layer, L1, L2: wiring layer, MC: memory cell, SGD, SGS: selection gate transistor, LVTr: low breakdown voltage MIS transistor, HVTr, HVTr1, HVTr2: High breakdown voltage MIS transistor, SGDL, SGSL: selection gate line, WL1 to WLn: word line.

Claims

表面に第１のエピタキシャル層を有する単結晶半導体基板と、前記単結晶半導体基板上に配置される複数のメモリセル及び高耐圧系トランジスタとを具備し、前記単結晶半導体基板の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも低いことを特徴とする不揮発性半導体メモリ。 A single crystal semiconductor substrate having a first epitaxial layer on the surface, a plurality of memory cells and a high breakdown voltage transistor disposed on the single crystal semiconductor substrate, wherein the impurity concentration of the single crystal semiconductor substrate is A non-volatile semiconductor memory characterized by being lower in impurity concentration than a first epitaxial layer.

前記エピタキシャル層の膜厚は、前記高耐圧系トランジスタの動作時に形成される空乏層幅よりも小さいことを特徴とする請求項１に記載の不揮発性半導体メモリ。 2. The nonvolatile semiconductor memory according to claim 1, wherein a thickness of the epitaxial layer is smaller than a width of a depletion layer formed during operation of the high breakdown voltage transistor.

前記半導体基板は、前記第１のエピタキシャル層上に、さらに、第２のエピタキシャル層を有し、前記第２のエピタキシャル層の不純物濃度は、前記第１のエピタキシャル層の不純物濃度よりも高いことを特徴とする請求項１に記載の不揮発性半導体メモリ。 The semiconductor substrate further includes a second epitaxial layer on the first epitaxial layer, and the impurity concentration of the second epitaxial layer is higher than the impurity concentration of the first epitaxial layer. The nonvolatile semiconductor memory according to claim 1.

前記単結晶半導体基板の不純物濃度は、１×１０^１４ｃｍ^−３以上１．５×１０^１５ｃｍ^−３以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ。 2. The nonvolatile semiconductor memory according to claim 1, wherein an impurity concentration of the single crystal semiconductor substrate is 1 × 10 ¹⁴ cm ⁻³ or more and 1.5 × 10 ¹⁵ cm ⁻³ or less.

前記単結晶半導体基板の表面にさらに低耐圧系トランジスタを具備し、前記複数のメモリセルは、前記単結晶半導体基板と逆導電型の第１のウェル領域表面に形成された前記単結晶半導体基板と同導電型の第２のウェル領域内に形成され、前記低耐圧系トランジスタは、前記単結晶半導体基板と逆導電型の第３のウェル領域内に形成されることを特徴とする請求項１乃至４のうちいずれか１項に記載の不揮発性半導体メモリ。 The single crystal semiconductor substrate further includes a low breakdown voltage transistor, and the plurality of memory cells are formed on the surface of the first well region having a conductivity type opposite to that of the single crystal semiconductor substrate. 2. The low conductivity type transistor formed in a second well region of the same conductivity type, and formed in a third well region of a conductivity type opposite to that of the single crystal semiconductor substrate. 5. The nonvolatile semiconductor memory according to claim 1.