JP2008198185A - バスシステム及びその制御方法 - Google Patents
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Abstract
【課題】 本発明は、バス使用を要請したマスターに予想待機時間を伝送し、予想待機時間の間マスターが有効な作業を行なうことができるようにするバスシステム及びその制御方法を提供する。
【解決手段】 予約待機時間を伝送するバスシステムが開示される。本バスシステムは、複数のマスターと、スレーブと、複数のマスター及びスレーブとの間のバス接続を支援し、複数のマスターのうち一つがバス使用中の場合、複数のマスターのうち少なくとも一つの他マスターに予想待機時間を伝送するバス部と、を含む。これにより、マスターが予約待機時間を用いて有効な作業をスケジューリングすることができるようになる。
【選択図】図2
【解決手段】 予約待機時間を伝送するバスシステムが開示される。本バスシステムは、複数のマスターと、スレーブと、複数のマスター及びスレーブとの間のバス接続を支援し、複数のマスターのうち一つがバス使用中の場合、複数のマスターのうち少なくとも一つの他マスターに予想待機時間を伝送するバス部と、を含む。これにより、マスターが予約待機時間を用いて有効な作業をスケジューリングすることができるようになる。
【選択図】図2
Description
本発明はバスシステム及びその制御方法に関し、より詳細には、システムオンチップに用いられるバスシステム及びその制御方法に関する。
近年、互いに異なる機能を果たす数多くの複数のチップを1チップ上に集積するシステムオンチップ(SoC)の使用が普遍化されている。
SoCは、「System on Chip」の略字であって「System On A Chip」とも言うが、一つのシステムを一つのチップに詰め込むことを意味する。システムとは、「特定の目的を達成するために作業を行うことのできる総合装置」と辞書に明示されており、たとえば「コンピュータと周辺装置そしてソフトウェアまで総称する」とされている。
システムを具現するためには、SoCの応用分野によって異なるが、ソフトウェアでチップの動作をコントロールするためのプロセッサと、データを保存して使用するためのメモリが基本要素となる。そして、チップの応用分野によって、RFモジュール、アナログモジュール、特殊機能のASICモジュール、周辺機器モジュールが搭載される。現在のSoCは、性格や機能が独立なモジュール同士が、特殊のシステム機能を得るために互いに接続されてデータのやり取りをしながら動作することを総称している。
このようなSoCは、様々な大規模のモジュールが複合的に接続されているため、その規模が大きいことから、設計した後に検証、製造するまで多くの時間と人力が消耗される。これを克服するために、SoCをより容易く開発するための方法論が台頭されたが、そのうち代表的なものがIPを用いた設計方法とプラットフォームを用いた設計方法がある。
プラットフォームは大きく2つに構成されるが、一つはSoCアーキテクチャでありもう一つはIPインターフェース標準規定である。SoCアーキテクチャとは、大きく半導体モジュール(又はIP)間の信号接続規約(プロトコル)と信号接続構造(トポロジー)から構成されている。信号接続構造(トポロジー)はバスの物理的な構造を言うが、大きく一つのバスから構成されたSingle Shared Bus構造、バスを幾つかに分けてバス間ではブリッジを使用して接続するHierachical Bus構造、IP間の接続がトークンリング(Token−ring)方式に構成されたRing Bus構造、そしてIP毎にデータバスが一個ずつ付いているCrossba Switch Bus構造などがある。
複雑なシステムを更に複雑にするのは、検証された設計モジュール(IP)間の接続である。32bit(アドレス32bit、データ32bit)の構造を有するIP4個が互いに直接接続されて動作するためには、(32bit+32bit)×3=192bitラインが交差しながらチップ全体を占めることになる。IPが多くなるほどデータラインは更に複雑になる。これを解決する一つの方法として提示されたのが、現のPCB構造においても使用されているSoC接続構造の共用バス(Shared Bus)構造である。共用バス構造とは、全体のチップ内でIP間の接続を共用のデータラインを使用して接続することを意味する。上記のように32bit構造のIPが4個あれば、共用バスは(32bit+32bit)=64bitラインになる。この共用バスはIP数が更に多くなっても同等のビットのデータラインを有する。共用バスを使用すればライン数が減少して便利であるが、共用バスには同時間に一つのIPのデータしか接続することができないという問題点がある。従って、共用バスを利用しようとする各マスターはバス利用待機時間の間は他の作業を行なうことができないという問題点がある。
図1A及び図1Bは、従来技術の問題点を説明するための図である。
図1Aは、共用バスを用いたSoCアーキテクチャを構成する要素を説明するための図である。同図によると、複数のマスター(Master 1〜Master n)がオンチップバス(On−Chip Bus)を介して複数のスレーブ(Slave 1〜Slave n)とデータを送受信している。
図1Aは、共用バスを用いたSoCアーキテクチャを構成する要素を説明するための図である。同図によると、複数のマスター(Master 1〜Master n)がオンチップバス(On−Chip Bus)を介して複数のスレーブ(Slave 1〜Slave n)とデータを送受信している。
図1Bは、バス使用を要請したマスターの状態を示す図である。
同図によると、マスターがバス使用要請信号(reqm)を伝送した後、承認信号(grantm)が伝送されるまで、待機状態(IDLE TIME)にいなければならないため、他の作業を行なうことができないという問題点がある。
米国特許第7096291号公報
米国特許第7069363号公報
米国特許第7007121号公報
米国特許号5555425号公報
同図によると、マスターがバス使用要請信号(reqm)を伝送した後、承認信号(grantm)が伝送されるまで、待機状態(IDLE TIME)にいなければならないため、他の作業を行なうことができないという問題点がある。
本発明は前述の問題点を鑑みてなされたもので、本発明の目的は、バス使用を要請したマスターに予想待機時間を伝送し、予想待機時間の間マスターが有効な作業を行なうことができるようにするバスシステム及びその制御方法を提供することにある。
前述の目的を達成するための本発明の一実施形態によると、本バスシステムは、複数のマスターと、スレーブと、前記複数のマスター及びスレーブとの間のバス接続を支援し、前記複数のマスターのうちの一つがバス使用中の場合、前記複数のマスターのうち少なくとも一つの他マスターに予想待機時間を伝送するバス部と、を含む。
好ましくは、前記バス部は、前記複数のマスターと通信するためのマスターインターフェース部と、前記予想待機時間をチェックして前記マスターインターフェース部を介して前記少なくとも一つの他マスターに伝送する制御部と、を含む。
より好ましくは、前記バス部は、前記複数のマスターに対する既存待機時間データが保存されたメモリを更に含み、前記制御部は、前記既存待機時間を考慮して前記予想待機時間を決定することができる。
また好ましくは、前記バス部は、前記複数のマスターのうち現在バスを使用しているマスターのバス使用残存時間と、バス使用を先に要請した他マスターのバス使用要請時間データとを保存しているメモリを更に含み、前記制御部は、前記バス使用残存時間と前記バス使用要請時間とを考慮して、前記予想待機時間を決定することができる。
また好ましくは、前記バス部は、前記複数のマスターのうち現在バスを使用しているマスターのバス使用残存時間と、優先順位を有するバス使用要請マスターのバス使用要請時間データとを保存しているメモリを更に含み、前記制御部は、前記バス使用残存時間と前記バス使用要請時間とを考慮して、前記予想待機時間を決定することができる。
また好ましくは、前記バス部は、前記複数のマスターに対する固定された予想待機時間データが保存されたメモリを更に含み、前記制御部は、前記固定された予想待機時間を考慮して前記予想待機時間を決定することができる。
また好ましくは、前記マスターは、前記バス部とインターフェースしてデータを送受信するバスインターフェース部と、前記バスインターフェース部を介して前記予想待機時間が伝送されると、前記予想待機時間を用いて作業をスケジューリングするスケジューラと、を含むことができる。
また好ましくは、前記バスシステムはSoCに用いられるオンチップ(on chip)バスシステムに具現することが可能である。
一方、本発明の一実施形態によると、複数のマスターとスレーブとの間の接続を支援するバスを含むバスシステムの制御方法は、(a)前記複数のマスターのうち第1マスターが前記バスを介して前記スレーブとデータを送受信するステップと、(b)第2マスターが前記バス使用を要請するステップと、(c)前記第2マスターに予想待機時間を伝送するステップと、を含む。
好ましくは、前記複数のマスターに対する既存待機時間を考慮して前記予想待機時間を決定するステップを更に含む。
より好ましくは、前記第1マスターのバス使用残存時間と、バス使用を先に要請した他マスターのバス使用要請時間とを考慮して、前記第2マスターの予想待機時間を決定するステップを更に含むことができる。
また好ましくは、バス使用を要請したマスターの優先順位を確認するステップと、前記第2マスターより優先順位を有する他マスターが存在すれば、前記第1マスターのバス使用残存時間と前記他マスターのバス使用要請時間とを考慮して、前記予想待機時間を決定するステップを更に含むことができる。
また好ましくは、前記複数のマスターに対する固定された予想待機時間を考慮して前記予想待機時間を決定するステップを更に含むことができる。
また好ましくは、前記第2マスターが前記バスから伝送された前記予想待機時間を用いて作業をスケジューリングするステップを更に含むことができる。
また好ましくは、前記バスシステムはSoCに用いられるオンチップバスシステムに具現することが可能である。
本発明によると、バスがマスターの予想待機時間をチェックして伝送することができるようになる。これにより、マスターは予想待機時間の間、内部スケジューリングにより有効な作業を行うことができるので、ユーザの便宜性が改善される。
以下、添付の図面に基づいて本発明の好適な実施形態を詳説する。
図2は、本発明の一実施形態に係るバスシステムの構成を示すブロック図である。同図によると、本バスシステム200はマスター1(210)、マスタ2(220)、スレーブ230、及びバス部240を含む。
本バスシステム200は、オンチップバスシステムに具現することができる。オンチップバス(On−Chip Bus)は、システムオンチップ(System−on−Chip)に必須的なプロトコルである。ここで、システムオンチップは、システムを1チップ積載するという辞典的な意味を有し、一つのチップ上に駆動可能な製品、すなわちシステムを設計する技術を意味する。
ここで、マスター210、220は、バスを使用することのできる権利を有するIP又は各種のコンポーネントのことを言う用語であって、CPU(Central Processing Unit)、HDD(Hard Disc Drive)コントローラ、マイクロプロセッサ(Micro Processor)、オーディオDSP(Digital Signal Processor)、及びMPEG(Moving Picture Expert Group)などから構成することができる。
スレーブ230は、マスターによって制御されるIP又は各種のコンポーネントのことを言う用語であって、入出力装置、メモリなどから構成することができる。本実施形態では、説明の便宜上、マスターが2つ、スレーブが1つの場合を示しており、マスターとスレーブの個数は場合によって2つ以上に具現することもできる。
マスター210、220は、スレーブ230にデータを書き込んだり読み出す役割を果たし、このためにバス部240にバス占有要請を行なう。本実施形態において、マスター1(210)はスレーブとデータを送受信するためにバスを占有している状態であり、マスター2(220)はその以降にバス使用を要請した状態であると仮定する。
バス部240は、マスター210、220及びスレーブ230との間の接続を支援する役割を果たす。一般に、マスター210,220のバス占有要請に対して、現在バスを使用しているマスターの存在有無と予め設定されたマスターの優先権を考慮して、特定の一つのマスターにのみバス占有を許容(Bus Grant)する。また、既にバスを占有しているマスター1(210)がある場合には、バス占有を要請したマスター2(220)に予想待機時間を伝送する役割を果たす。
バス占有が許容されたマスター1(210)は、バスマスター210になってスレーブ230にデータを書き込んだり読み出しをする。そして、バスマスター210はデータの書き込み又は読み出しの動作が完全に終了するまでにバスを占有し、その後、バス占有を要請したマスター2(220)は現在バスマスター210によるデータの書き込み又は読み出しの動作が終了するまでに待機状態にいなければならないし、この待機状態の間はバス部240から伝送された予想待機時間を用いて他の作業を行なうことができるようになる。
図3は、図2に示されたマスターの細部構成を示すブロック図である。同図によると、マスター220は、バスインターフェース部221及びスケジューラ222を含む。図3のマスター220は、図2のシステムのうちマスター1(210)又はマスター2(220)になることができる。
バスインターフェース部221は、図2に示されたバス部240とインターフェースしてデータを送受信する役割を果たす。
スケジューラ222は、バスインターフェース部221を介して予想待機時間が伝送されると、予想待機時間を用いて作業をスケジューリングする役割を果たす。すなわち、スケジューラ222は、バス部240から予想待機時間が受信されると、他マスターがバス使用中の場合、予想待機時間の間に他の有効な後続作業を行なうように作業をスケジューリングすることができる。
図4A及び図4Bは、図2に示されたバス部の細部構成を示す図である。
図4Aは、図2に示されたバス部の一実施形態に係る細部構成を示すブロック図である。同図によると、バス部240は、マスターイオンターフェース部241及び制御部242を含む。
図4Aは、図2に示されたバス部の一実施形態に係る細部構成を示すブロック図である。同図によると、バス部240は、マスターイオンターフェース部241及び制御部242を含む。
マスターインターフェース部241は、マスター210、220と通信を行なう役割を果たす。
制御部242は、バス使用を要請したマスター2(220)の予想待機時間をチャックし、マスターインターフェース部241を介してマスター2(220)に伝送する役割を果たす。
マスター2(220)の予想待機時間は、制御部242の優先権政策によって異なり得る。具体的に、制御部242の政策には順番が絶対的に固定された固定的優先権(fixed priority scheme)、定められた順番の通りに優先権が異なってくる循環的優先権政策(round−robin priority)、循環的優先権の政策を改造したTDM(Time Division Multiplex)優先権政策、優先権確率の概念を導入したLottery方式などがある。すなわち、制御部242は各マスター毎にバスを使用した頻度を見てバス使用の優先順位を設定することもでき、又は制御プログラムに従ってバス使用の優先順位を設定することもできる。
図4Bは、図2に示されたバス部の他の実施形態に係る細部構成を示すブロック図である。同図によると、バス部240は、マスターインターフェース部241、制御部242、及びメモリ243を含む。同図に示された各構成要素のうち、図4Aに示された実施形態と重複する部分については具体的な細部説明は省略する。
メモリ243は、複数のマスターに対する既存待機時間データを保存する。この場合、制御部242は、メモリ243に保存された既存待機時間を考慮し、各マスターの予想待機時間を決定することができる。
又は、メモリ243は、複数のマスターのうち現在バスを使用しているマスターのバス使用残存時間と、バス使用を先に要請したマスターのバス使用要請時間データとを保存する。この場合、制御部242は、メモリ243に保存されたバス使用残存時間とバス使用要請時間とを考慮し、各マスターの予想待機時間を決定することができる。
又は、メモリ243は、複数のマスターのうち現在バスを使用しているマスターのバス使用残存時間と、優先順位を有するバス使用要請マスターのバス使用要請時間データとを保存する。この場合、制御部242は、メモリ243に保存されたバス使用残存時間とバス使用要請時間とを考慮し、各マスターの予想待機時間を決定することができる。
又は、メモリ243は、各マスターに対して固定された予想待機時間データを保存する。この場合、制御部242は、メモリ243に保存された予想待機時間を考慮し、各マスターの予想待機時間を決定することができる。
図5は、本発明の一実施形態に係るオンチップバスシステムの構成要素間のインターフェースを説明するための図である。
同図によると、本オンチップバスシステム500は、マスター510、オンチップバス520、スレーブ530、及び各データインターフェース1〜20を含む。
マスター510はオンチップバス520に、address1、transfer type2、write3、transfer size4、burst type5、request6、write data7信号を伝送し、オンチップバス520からgrant8、read9、slack time10、read data11などの信号を受信する。
また、オンチップバス520はスレーブ530に、selection12、address13、write14、transfer type15、transfer size16、burst type17、write data18信号を伝送し、スレーブ530からready19、read data20などの信号を受信する。
図6Aないし図6Cは、マスターの予想待機時間を決定する多様な方法を説明するための図である。
図6Aは、マスターの既存待機時間を用いて予想待機時間を決定する方法を説明するための図である。
同図において、横軸はマスターに対して既存に待機時間が割当てられた回を示し、縦軸はマスターの種類を示す。同図によると、マスター1の場合、最近(0回目)20サイクルが割当てられ、その以前(1回目)は25サイクル、その以前(2回目)は45サイクル、その以前(3回目)は20サイクルが割当てられたことがある。この場合、バス部240は、既存にマスター1に割当てられた待機時間を平均し、マスター1の現在予想待機時間を決定することができる。本実施形態においては、最近4回目までの既存待機時間に基づいてデータを作成し、second単位を使用しているが、これは一実施例に過ぎず、場合によって多様に変更可能である。
同図において、横軸はマスターに対して既存に待機時間が割当てられた回を示し、縦軸はマスターの種類を示す。同図によると、マスター1の場合、最近(0回目)20サイクルが割当てられ、その以前(1回目)は25サイクル、その以前(2回目)は45サイクル、その以前(3回目)は20サイクルが割当てられたことがある。この場合、バス部240は、既存にマスター1に割当てられた待機時間を平均し、マスター1の現在予想待機時間を決定することができる。本実施形態においては、最近4回目までの既存待機時間に基づいてデータを作成し、second単位を使用しているが、これは一実施例に過ぎず、場合によって多様に変更可能である。
図6Bは、マスターの現在バス利用状態を用いて予想待機時間を決定する方法を説明するための図である。
同図において、横軸はマスターの状態(STATUS)、バス使用残存時間(REM.TIME)、バースト長さ(BRST LEN)、予想待機時間(SLACK)を示し、縦軸はマスターの種類を示す。同図によると、マスター1の場合、待機状態(WAITING)にあり、BRST LENが16サイクル、SLACKが20サイクルである。マスター2の場合、サービス中(IN SERVICE)にあり、REM.TIMEが17サイクル、BRST LENが32サイクルである。また、マスター3、マスター5は、IDLE状態にあり、マスター4はバス利用要請状態(REQ)にあり、BRST LENが8サイクルである。
この場合、バス利用を要請したマスター4は、現在IN SERVICE状態にあるマスター2のREM.TIME17サイクルに待機状態にあるマスター1のBRST LEN16サイクルを加算した値だけの待機時間が割当てられ得る。
本実施形態においては、マスターの優先順位を考慮せずに予想待機時間を割当てる場合について説明したが、マスターの優先順位を考慮する場合には予想待機時間が変更され得る。たとえば、マスター1に予想待機時間が先に割当てられた場合でも、マスター4の優先順位が更に高い場合、マスター4が先にデータを送受信するように予想待機時間を割当てることができる。
図6C及び図6Dは、各マスターに予想待機時間が固定されている場合を説明するための図である。
図6Cは、各マスターに同一の予想待機時間が予め設定されている場合を説明するための図である。同図によると、各マスター(master 1〜master n)に同一の予想待機時間が予め設定されることができ、バス部240はこの予想待機時間をマスターに伝送し、その間各マスターが他の作業をスケジューリングするようにすることができる。
図6Dは、各マスター毎に異なる予想時間が予め設定されている場合を説明するための図である。同図によると、各マスター毎に異なる予想待機時間が予め設定されることができ、バス部240はこの予想待機時間をマスターに伝送し、その間各マスターが他の作業をスケジューリングするようにすることができる。各マスター毎の予想待機時間は各マスターの特性及びバスの利用状態などを考慮して設定することができる。
図7A及び図7Bは、様々な場合によるマスターの予想待機時間を説明するための図である。
図7Aは、バス使用要請信号(repm)の伝送後、バス使用承認信号(gratm)の伝送時間まで約60サイクルの予想待機時間が伝送された場合である。
図7Bは、バス使用要請信号(repm)の伝送後、すぐバス使用承認信号(gratm)が伝送された場合であって、0サイクルの予想待機時間が伝送された場合である。
図8は、本発明の一実施形態に係るバスシステムの制御方法を説明するためのフローチャートである。ここで、バスシステムは、SoCに用いられるオンチップバスシステムに具現することが可能である。
図8の制御方法によると、複数のマスターのうち第1マスターがバスを介してスレーブとデータを送受信する途中(S810)、第2マスターがバス使用を要請する(S820)。次いで、バスが第2マスターに予想待機時間を伝送する(S830)。
この場合、バスは複数のマスターに対する既存待機時間を考慮し、第2マスターに伝送する予想待機時間を決定することができる。
又は、第1マスターのバス使用残存時間と先にバス使用を要請したマスターのバス使用要請時間を考慮し、第2マスターに伝送する予想待機時間を決定することができる。
又は、第2マスターと優先順位を有するバス使用を要請したマスターの優先順位を確認し、第1マスターのバス使用残存時間と優先順位を有するバス使用要請マスターのバス使用要請時間とを考慮し、予想待機時間を決定することができる。
又は、複数のマスターに対する固定された予想待機時間を考慮し、第2マスターに伝送する予想待機時間を決定することができる。
図9は、本発明の他の実施形態に係るバスシステムの制御方法を説明するためのフローチャートである。
図9の制御方法によると、複数のマスターのうち第1マスターがバスを介してスレーブとデータを送受信する途中(S910)、第2マスターがバス使用を要請する(S920)。次に、バスが第2マスターに予想待機時間を伝送する(S930)。
その後、第2マスターがバスから伝送された予想待機時間を用いて作業をスケジューリングすることができる(S940)。
これにより、バス使用待機時間の間、マスターが有効な作業を行うことができるようになる。
以上、本発明の好適な実施形態を図示及び説明してきたが、本発明の技術的範囲は前述の実施形態に限定するものではなく、特許請求の範囲に基づいて定められ、特許請求の範囲において請求する本発明の要旨から外れることなく当該発明が属する技術分野において通常の知識を有する者であれば誰もが多様な変形実施が可能であることは勿論のことであり、該変更した技術は特許請求の範囲に記載された発明の技術的範囲に属するものである。
210 マスター1
220 マスター2
230 スレーブ
240 バス部
221 バスインターフェース部
222 スケジューラ
223 メモリ
241 マスターインターフェース部
242 制御部
220 マスター2
230 スレーブ
240 バス部
221 バスインターフェース部
222 スケジューラ
223 メモリ
241 マスターインターフェース部
242 制御部
Claims (15)
- 複数のマスターと、
スレーブと、
前記複数のマスター及びスレーブとの間のバス接続を支援し、前記複数のマスターのうちの一つがバス使用中の場合、前記複数のマスターのうち少なくとも一つの他マスターに予想待機時間を伝送するバス部と、
を含むことを特徴とするバスシステム。 - 前記バス部は、
前記複数のマスターと通信するためのマスターインターフェース部と、
前記予想待機時間をチェックして前記マスターインターフェース部を介して前記少なくとも一つの他マスターに伝送する制御部と、
を含むことを特徴とする請求項1に記載のバスシステム。 - 前記バス部は、
前記複数のマスターに対する既存待機時間データが保存されたメモリを更に含み、
前記制御部は、前記既存待機時間を考慮して前記予想待機時間を決定することを特徴とする請求項2に記載のバスシステム。 - 前記バス部は、
前記複数のマスターのうち現在バスを使用しているマスターのバス使用残存時間と、バス使用を先に要請した他マスターのバス使用要請時間データとを保存しているメモリを更に含み、
前記制御部は、前記バス使用残存時間と前記バス使用要請時間とを考慮して、前記予想待機時間を決定することを特徴とする請求項2に記載のバスシステム。 - 前記バス部は、
前記複数のマスターのうち現在バスを使用しているマスターのバス使用残存時間と、優先順位を有するバス使用要請マスターのバス使用要請時間データとを保存しているメモリを更に含み、
前記制御部は、前記バス使用残存時間と前記バス使用要請時間とを考慮して、前記予想待機時間を決定することを特徴とする請求項2に記載のバスシステム。 - 前記バス部は、
前記複数のマスターに対する固定された予想待機時間データが保存されたメモリを更に含み、
前記制御部は、前記固定された予想待機時間を考慮して前記予想待機時間を決定することを特徴とする請求項2に記載のバスシステム。 - 前記マスターは、
前記バス部とインターフェースしてデータを送受信するバスインターフェース部と、
前記バスインターフェース部を介して前記予想待機時間が伝送されると、前記予想待機時間を用いて作業をスケジューリングするスケジューラと、
を含むことを特徴とする請求項1に記載のバスシステム。 - 前記バスシステムはSoCに用いられるオンチップバスシステムであることを特徴とする請求項1ないし請求項7のうちいずれか1項に記載のバスシステム。
- 複数のマスターとスレーブとの間の接続を支援するバスを含むバスシステムの制御方法において、
(a)前記複数のマスターのうち第1マスターが前記バスを介して前記スレーブとデータを送受信するステップと、
(b)第2マスターが前記バス使用を要請するステップと、
(c)前記第2マスターに予想待機時間を伝送するステップと、
を含むことを特徴とする制御方法。 - 前記複数のマスターに対する既存待機時間を考慮して前記予想待機時間を決定するステップを更に含むことを特徴とする請求項9に記載の制御方法。
- 前記第1マスターのバス使用残存時間と、バス使用を先に要請した他マスターのバス使用要請時間とを考慮して、前記予想待機時間を決定するステップを更に含むことを特徴とする請求項9に記載の制御方法。
- バス使用を要請したマスターの優先順位を確認するステップと、
前記第2マスターより優先順位を有する他マスターが存在すれば、前記第1マスターのバス使用残存時間と前記他マスターのバス使用要請時間とを考慮して、前記予想待機時間を決定するステップを更に含むことを特徴とする請求項9に記載の制御方法。 - 前記複数のマスターに対する固定された予想待機時間を考慮して、前記予想待機時間を決定するステップを更に含むことを特徴とする請求項9に記載の制御方法。
- 前記第2マスターが前記バスから伝送された前記予想待機時間を用いて作業をスケジューリングするステップを更に含むことを特徴とする請求項9に記載の制御方法。
- 前記バスシステムはSoCに用いられるオンチップバスシステムであることを特徴とする請求項9ないし請求項14のうちいずれか1項に記載の制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020070013825A KR20080074545A (ko) | 2007-02-09 | 2007-02-09 | 버스 시스템 및 그 제어 방법 |
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