JP2008193192A - High hysteresis width input circuit - Google Patents
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Abstract
Description
本発明は絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装置において、入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に、ノイズによる誤動作や不安定さを除去するために入力回路のロジックレベルにヒステリシス特性を設けた回路方式であって、標準的な使用電圧においては勿論のこと、電源電圧が低下した場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。 In a semiconductor integrated circuit device using an insulated gate field effect transistor (hereinafter abbreviated as MOSFET), the present invention provides noise when an input signal of an input circuit transits from a high potential to a low potential or from a low potential to a high potential. In order to eliminate malfunctions and instabilities due to noise, the circuit system has hysteresis characteristics at the logic level of the input circuit. In addition to the standard operating voltage, the hysteresis width can be increased even when the power supply voltage drops. The present invention relates to a circuit configuration that ensures a sufficiently large size.
従来から、集積回路、殊にデジタル回路の入力信号端子にはノイズによる誤動作や不安定さを除去する為に信号変化を判定するロジックレベルに入力信号の立ち上がりと立ち下がりで差を持たせる、つまりヒステリシス特性を持たせたヒステリシス入力回路を用いることが広く行われている。しかしながら近年、集積回路が微細化し、耐圧の低下とともに低い電源電圧が用いられるようになると充分なヒステリシス幅を確保できないようになって来た。 Conventionally, an input signal terminal of an integrated circuit, particularly a digital circuit, has a difference between the rising and falling edges of the input signal in the logic level for determining a signal change in order to eliminate malfunction and instability due to noise. It is widely used to use a hysteresis input circuit having a hysteresis characteristic. However, in recent years, when an integrated circuit is miniaturized and a low power supply voltage is used with a decrease in breakdown voltage, a sufficient hysteresis width cannot be secured.
以下に従来回路について説明する。従来のＭＯＳ集積回路における一般的なヒステリシス特性を有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数βPとＮ型ＭＯＳＦＥＴのコンダクタンス定数βNの比を２種設け、該２種のβPとβNの比を前の状態によって変える回路構成をとっていた。 The conventional circuit will be described below. An input circuit having a general hysteresis characteristic in a conventional MOS integrated circuit constitutes a circuit equivalent to an inverter circuit, is always controlled by an input signal, and is a large factor that determines the logic level of the conductance of a P-type MOSFET. Two ratios of the constant β P and the conductance constant β N of the N-type MOSFET are provided, and a circuit configuration is adopted in which the ratio of the two kinds of β P and β N is changed depending on the previous state.
例えば図６は第１の従来回路例であり、Ｐ型ＭＯＳＦＥＴ６０１とＰ型ＭＯＳＦＥＴ６０３およびＮ型ＭＯＳＦＥＴ６０２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ６０２とＮ型ＭＯＳＦＥＴ６０４およびＰ型ＭＯＳＦＥＴ６０１によって決定される第２のロジックレベルとを持ち、インバータ回路６０７とＰ型ＭＯＳＦＥＴ６０５とＮ型ＭＯＳＦＥＴ６０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
For example, FIG. 6 shows a first conventional circuit example, which is determined by the first logic level determined by the P-type MOSFET 601, the P-type MOSFET 603, and the N-
また、図７は第２の従来回路例であり、特許文献１に示されたものである。図７ではＰ型ＭＯＳＦＥＴ７０１，７０３，７０５およびＮ型ＭＯＳＦＥＴ７０２，７０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ７０２，７０４，７０６およびＰ型ＭＯＳＦＥＴ７０１，７０３によって決定される第２のロジックレベルとを持ち、インバータ回路７０７とＰ型ＭＯＳＦＥＴ７０５とＮ型ＭＯＳＦＥＴ７０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 7 shows a second conventional circuit example, which is shown in
また、図８は第３の従来回路例であり、特許文献２に示されたものである。図８ではＰ型ＭＯＳＦＥＴ８０１，８０３，８０５およびＮ型ＭＯＳＦＥＴ８０２，８０４によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ８０２，８０４，８０６およびＰ型ＭＯＳＦＥＴ８０１，８０３によって決定される第２のロジックレベルとを持ち、インバータ回路８０７とＰ型ＭＯＳＦＥＴ８０５とＮ型ＭＯＳＦＥＴ８０６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 8 shows a third conventional circuit example, which is shown in
また、図９は第４の従来回路例であり、特許文献３に示されたものである。図９ではＰ型ＭＯＳＦＥＴ９１１，９１５およびＮ型ＭＯＳＦＥＴ９１２によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ９１４，９１６およびＰ型ＭＯＳＦＥＴ９１３によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路９２０とＮＡＮＤ回路９２１とインバータ回路９１９によって構成されるラッチ回路９２４とＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 9 shows a fourth conventional circuit example, which is shown in
また、図１０は第５の従来回路例であり、特許文献４に示されたものである。図１０ではＰ型ＭＯＳＦＥＴ１０１１およびＮ型ＭＯＳＦＥＴ１０１２，１０１６によって決定される第１のロジックレベルと、Ｎ型ＭＯＳＦＥＴ１０１４およびＰ型ＭＯＳＦＥＴ１０１３，１０１５によって決定される第２のロジックレベルとを持ち、ＮＡＮＤ回路１０２０とＮＡＮＤ回路１０２１とインバータ回路１０１９によって構成されるラッチ回路１０２４とＰ型ＭＯＳＦＥＴ１０１５とＮ型ＭＯＳＦＥＴ１０１６により、前の状態によって、前述の第１のロジックレベルと第２のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 10 shows a fifth conventional circuit example, which is shown in
しかしながら、上記従来のヒステリシス入力回路では以下に述べる問題点を有していた。前述した従来のヒステリシスを有する入力回路である図６、図７、図８の回路はすべて、第１、第２のロジックレベルを形成する際の等価回路としてＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴによる図５のようなインバータ回路に結局は帰結される。なお、ロジックレベルを考える際に図６、図７、図８の回路がインバータ回路に帰結される理由はロジックレベルを決定するにあたって根幹をなすＭＯＳＦＥＴのゲート電極には入力端子の信号が支配しているからである。図６、図７、図８における各回路構成のＭＯＳＦＥＴの直列か、並列かによって等価のβが変わるが、１個ずつのＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴに等価的に変換される。 However, the conventional hysteresis input circuit has the following problems. 6, 7, and 8, which are input circuits having the above-described conventional hysteresis, are all formed of P-type MOSFETs and N-type MOSFETs as equivalent circuits when forming the first and second logic levels. In the end, this results in an inverter circuit. When the logic level is considered, the reason why the circuits of FIGS. 6, 7, and 8 are reduced to the inverter circuit is that the gate electrode of the MOSFET that is the basis for determining the logic level is dominated by the signal of the input terminal. Because. 6, 7, and 8, the equivalent β varies depending on whether the MOSFETs in each circuit configuration are in series or in parallel, but is equivalently converted into one P-type MOSFET and one N-type MOSFET.
さて、インバータ回路のロジックレベルは図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのコンダクタンス定数をそれぞれβP、βNとし、またスレッショルド電圧をそれぞれＶTP、ＶTNとする。また電源電圧をＶDD、基準の接地電位０、ロジックレベルをＶGLとすると、このとき、
１／２・βP（ＶDD−ＶGL−ＶTP）2＝１／２・βN（ＶGL−ＶTN）2
が成立ち、これを解くことにより、ロックレベルＶGLは
ＶGL＝｛ＶDD−ＶTP＋（βN／βP）1/2・ＶTN｝／｛１＋（βN／βP）1/2｝
となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を様々にとり、コンダクタンス定数比（βN／βP）を０から無限大まで変えればロジックレベルが以下の範囲で変わる。
As shown in FIG. 5, the logic level of the inverter circuit is such that the conductance constants of the P-type MOSFET and the N-type MOSFET are β P and β N , respectively, and the threshold voltages are V TP and V TN , respectively. If the power supply voltage is V DD , the reference ground potential is 0, and the logic level is V GL , then
1/2 · β P (V DD −V GL −V TP ) 2 = 1/2 · β N (V GL −V TN ) 2
By solving this, the lock level V GL becomes V GL = {V DD −V TP + (β N / β P ) 1/2 · V TN } / {1+ (β N / β P ) 1 / 2 }
It becomes. Accordingly, if the P-type MOSFET and the N-type MOSFET are variously shaped and the conductance constant ratio (β N / β P ) is changed from 0 to infinity, the logic level changes within the following range.
ＶTN＜ＶGL＜ＶDD−ＶTP
このとき、高い方のロジックレベルＶGLHは（βN／βP）が０のときで
ＶGLH＝ＶDD−ＶTP
となり、また低い方のロジックレベルＶGLLは（βN／βP）が無限大のときで
ＶGLL＝ＶTN
である。したがってヒステリシス幅ＶWHLは
ＶWHL＝ＶDD−ＶTP−ＶTN
となる。ただし、（βN／βP）を０や無限大にすることは実態として無理があるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧ＶDDが低い電圧、例えば１．５Ｖ程度になるとＶTPやＶTNは０．５Ｖから０．７Ｖ程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図４である。図４において、入力信号電圧をＶINとすると、０≦ＶIN≦ＶTNではＮ型ＭＯＳＦＥＴが動作せず、またＶDD−ＶTP≦ＶIN≦ＶDDではＰ型ＭＯＳＦＥＴが動作しないので、インバータ回路のロジックレベルはＶTN＜ＶGL＜ＶDD−ＶTPの範囲に限定される。スレッショルド電圧ＶTP，ＶTNは動作時には変動しないので電源電圧ＶDDが低下するとロジックレベルのとれる範囲（ＶDD−ＶTP−ＶTN）が狭くなり、ヒステリシスの幅は電源電圧の低下とともに非常に小さくなる。
V TN <V GL <V DD -V TP
At this time, when the higher logic level V GLH is (β N / β P ) is 0, V GLH = V DD −V TP
The lower logic level V GLL is when (β N / β P ) is infinite, V GLL = V TN
It is. Therefore, the hysteresis width V WHL is V WHL = V DD −V TP −V TN
It becomes. However, since it is impossible to actually set (β N / β P ) to 0 or infinity, the hysteresis width is actually smaller than this. Accordingly, when the power supply voltage V DD becomes a low voltage, for example, about 1.5 V, V TP and V TN are about 0.5 V to 0.7 V, so the hysteresis width becomes very small and the original purpose is not fulfilled. This is shown in FIG. In FIG. 4, when the input signal voltage is V IN , the N-type MOSFET does not operate when 0 ≦ V IN ≦ V TN , and the P-type MOSFET does not operate when V DD −V TP ≦ V IN ≦ V DD . The logic level of the inverter circuit is limited to the range of V TN <V GL <V DD −V TP . Since the threshold voltages V TP and V TN do not fluctuate during operation, the logic level range (V DD -V TP -V TN ) is narrowed when the power supply voltage V DD is reduced, and the hysteresis width becomes very large as the power supply voltage decreases. Get smaller.
したがって従来の図６、図７、図８のような等価回路がインバータ回路に帰結されるヒステリシス入力回路は低電圧になるとヒステリシス幅が充分にとれないという問題点があった。 Therefore, the hysteresis input circuit in which the conventional equivalent circuits as shown in FIGS. 6, 7 and 8 are connected to the inverter circuit has a problem that the hysteresis width cannot be sufficiently obtained when the voltage becomes low.
また、低電圧動作時において、少しでもヒステリシス幅を確保しようとして（βN／βP）を設定しようとすると、Ｐ型ＭＯＳＦＥＴあるいはＮ型ＭＯＳＦＥＴの形状を不自然な程、変える必要が生じ、その結果、大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。 In addition, when trying to set (β N / β P ) in order to secure a little hysteresis width at the time of low voltage operation, it is necessary to change the shape of the P-type MOSFET or N-type MOSFET unnaturally. As a result, there are problems that it occupies a large chip area, or the driving ability is reduced to reduce the responsiveness.
また、図９に示す第４の従来例ではＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１６のゲート電極には入力端子９１０は接続されていないので、図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。しかしながら、ヒステリシス幅を確保したい設計条件のもとでは第１のロジックレベルは事実上、Ｎ型ＭＯＳＦＥＴ９１２とＰ型ＭＯＳＦＥＴ９１５によって決まることになり、以下の問題が生ずる。図９においてＰ型ＭＯＳＦＥＴ９１５とＮ型ＭＯＳＦＥＴ９１２のコンダクタンス定数をそれぞれβP、βNとし、またスレッショルド電圧をそれぞれＶTP、ＶTNとする。また電源電圧ＶDD、基準の接地電位０、ロジックレベルをＶGLとすると、このとき近似的に
ＶGL≒（ＶDD−ＶTP）−（βN／βP）1/2・（ＶDD−ＶTN）
となる。ここで（βP／βN）の値を０から無限大まで変化させると
−∞≦ＶIL≦ＶDD−ＶTP
の電源電位を越えての範囲まで設定できる。また、このとき仮に
（βN／βP）1/2＝（ＶDD−ＶTP）／（ＶDD−ＶTN）
に設定すると
ＶGL≒０
となり、前述したインバータ回路のＶGLの下限がＶTNまでしかないのに比較して広がる方式である。しかし、このとき、第２のロジックレベルＶGLLを設定する条件として、
（βN／βP）1/2と（ＶDD−ＶTP）／（ＶDD−ＶTN）との比の設定がポイントとなるが、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴといった性質の異なる間の設定となるので、製造上のバラツキも考慮すると限界ぎりぎりまでヒステリシスを伸ばすのはやや無理がある。また、−∞≦ＶGLL≦ＶDD−ＶTPの式からも解るようにあまり無理してＶGLLを低く設定して、量産製造時のバラツキでＶGLLが０を下回るようになると入力端子９１０の信号電位を電源電圧の範囲を振ってもラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。なお、第１のロジックレベルのＶGLH設定時でも同様にヒステリシス幅を確保する為に無理をした設定をするとＶGLHがＶDDを越え、ラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。また、低電圧時におけるヒステリシスは確保しやすいものの、低電圧時を重視した設計の回路定数の設定で電源電圧を高くするとヒステリシス幅が充分にとれないといった問題点があった。
In the fourth conventional example shown in FIG. 9, since the
It becomes. Here, if the value of (β P / β N ) is changed from 0 to infinity, −∞ ≦ V IL ≦ V DD −V TP
It can be set to a range exceeding the power supply potential. At this time, (β N / β P ) 1/2 = (V DD −V TP ) / (V DD −V TN )
When set to V GL ≒ 0
Thus, the lower limit of V GL of the inverter circuit described above is wider than V TN . However, at this time, as a condition for setting the second logic level V GLL ,
The point of setting the ratio of (β N / β P ) 1/2 and (V DD −V TP ) / (V DD −V TN ) is the point, but between the different properties of P-type MOSFET and N-type MOSFET Since this is a setting, it is somewhat impossible to extend the hysteresis to the limit when considering manufacturing variations. Further, as is understood from the equation of −∞ ≦ V GLL ≦ V DD −V TP , V GLL is set too low so as to be understood from the expression, and when V GLL becomes less than 0 due to variation in mass production, the
また、図１０の第５の従来例ではＰ型ＭＯＳＦＥＴ１０１５とＮ型ＭＯＳＦＥＴ１０１６のゲート電極には入力端子１０１０は接続されていないので、図９の第４の実施例と同様に図５のインバータ回路の等価回路とはならず、図５におけるロジックレベルの制約はない。かつ、図９の第４の実施例とは異なり、第１のロジックレベルはＮ型ＭＯＳＦＥＴ１０１２とＮ型ＭＯＳＦＥＴ１０１６によってきまり、第２のロジックレベルはＰ型ＭＯＳＦＥＴ１０１３とＰ型ＭＯＳＦＥＴ１０１５によって決まるというように同じ導電型の間で決定されるので、製造上も安定した特性が得られる。しかしながら、Ｐ型ＭＯＳＦＥＴ１０１５の電源側の接続は負極性の−ＶSSであり、Ｎ型ＭＯＳＦＥＴ１０１６の電源側の接続は正極性の＋ＶDDである。つまり電源への接続がＭＯＳＦＥＴのソース電極側ではなく、ドレイン側で行われている。したがって、低電圧特性は従来例の第１例から第３例よりは改善されるものの、図４の第４例よりは良くない。したがって、超低電圧での動作を意図した場合には充分なヒステリシス特性を出すには不充分であった。 Further, in the fifth conventional example of FIG. 10, since the input terminal 1010 is not connected to the gate electrodes of the P-type MOSFET 1015 and the N-type MOSFET 1016, the inverter circuit of FIG. 5 is similar to the fourth embodiment of FIG. It is not an equivalent circuit, and there are no logic level restrictions in FIG. Also, unlike the fourth embodiment of FIG. 9, the first logic level is determined by the N-type MOSFET 1012 and the N-type MOSFET 1016, and the second logic level is determined by the P-type MOSFET 1013 and the P-type MOSFET 1015. Since it is determined between the molds, stable characteristics can be obtained in manufacturing. However, the connection on the power supply side of the P-type MOSFET 1015 is negative -V SS , and the connection on the power supply side of the N-type MOSFET 1016 is positive + V DD . That is, the connection to the power source is made not on the source electrode side of the MOSFET but on the drain side. Therefore, although the low voltage characteristic is improved from the first to third examples of the conventional example, it is not better than the fourth example of FIG. Therefore, when an operation at an ultra-low voltage is intended, it is insufficient to provide a sufficient hysteresis characteristic.
そこで本発明はこのような問題点を解決するもので、電池が消耗した状態にも相当する低電圧において、比較的に大きなヒステリシス幅を有し、雑音に強いヒステリシス入力回路を提供することである。 Therefore, the present invention is to solve such problems, and to provide a hysteresis input circuit that has a relatively large hysteresis width and is resistant to noise at a low voltage corresponding to a state in which the battery is exhausted. .
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。 It is another object of the present invention to provide a circuit capable of realizing an input circuit having a relatively large hysteresis width with an appropriate chip area.
また、低電圧時においても、高電圧時においても、広範囲にわたって大きなヒステリシス幅を確保し、かつ製造上のバラツキによる動作不能状況を生じさせないヒステリシス入力回路を提供することを目的とする。 It is another object of the present invention to provide a hysteresis input circuit that secures a large hysteresis width over a wide range at low voltage and high voltage and does not cause an inoperable situation due to manufacturing variations.
上記の課題を解決して、本発明の目的を達成する為に、各発明は以下のように構成した。
すなわち第１の発明は第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴからなる第１のインバータ回路と、第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴからなる第２のインバータ回路と、正極の電源と前記第１のインバータ回路の出力端子との間に接続された第３のＮ型ＭＯＳＦＥＴと、正極の電源と前記第１のインバータ回路の出力端子との間に接続された第３のＰ型ＭＯＳＦＥＴと、負極の電源と前記第２のインバータ回路の出力端子との間に接続された第４のＰ型ＭＯＳＦＥＴと、負極の電源と前記第２のインバータ回路の出力端子との間に接続された第４のＮ型ＭＯＳＦＥＴと、前記第１、第２のインバータ回路の出力信号を入力し、前状態を記憶したラッチ回路と、からなり、前記ラッチ回路の第１出力端子は前記第３のＮ型ＭＯＳＦＥＴと前記第３のＰ型ＭＯＳＦＥＴとに接続され、第２出力端子は前記第４のＰ型ＭＯＳＦＥＴと前記第４のＮ型ＭＯＳＦＥＴとに接続され、また前記第１インバータ回路と前記第２インバータ回路の各入力端子は接続され、かつヒステリシス入力回路の入力端子となっている。
In order to solve the above-described problems and achieve the object of the present invention, each invention is configured as follows.
That is, the first invention is a first inverter circuit composed of a first P-type MOSFET and a first N-type MOSFET, a second inverter circuit composed of a second P-type MOSFET and a second N-type MOSFET, A third N-type MOSFET connected between the positive power supply and the output terminal of the first inverter circuit, and a third N-type MOSFET connected between the positive power supply and the output terminal of the first inverter circuit. P-type MOSFET, a fourth P-type MOSFET connected between the negative power supply and the output terminal of the second inverter circuit, and between the negative power supply and the output terminal of the second inverter circuit And a latch circuit that receives the output signals of the first and second inverter circuits and stores the previous state. The first output terminal of the latch circuit has the first output terminal Third And a second output terminal is connected to the fourth P-type MOSFET and the fourth N-type MOSFET, and the first inverter circuit and the second P-type MOSFET are connected to the third P-type MOSFET and the third P-type MOSFET. Each input terminal of the inverter circuit is connected and serves as an input terminal of the hysteresis input circuit.
第２の発明は第１の発明において、前記第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きい。 The second invention is the first invention, wherein the conductance constant β of the first N-type MOSFET is larger than the conductance constant β of the third N-type MOSFET, and the conductance constant β of the second P-type MOSFET is the fourth. It is larger than the conductance constant β of the P-type MOSFET.
第３の発明は第１の発明において、第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きい。 The third invention is the first invention, wherein the conductance constant β of the third N-type MOSFET is larger than the conductance constant β of the third P-type MOSFET, and the conductance constant β of the fourth P-type MOSFET is the fourth It is larger than the conductance constant β of the N-type MOSFET.
以上のような構成からなる本発明によれば、入力信号によって制御される第１のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第３のＮ型ＭＯＳＦＥＴと第３のＰ型ＭＯＳＦＥＴとによって高い方のロジックレベルＶGLHが設定され、また、入力信号によって制御される第２のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第４のＰ型ＭＯＳＦＥＴと第４のＮ型ＭＯＳＦＥＴによって低い方のロジックレベルＶGLLが設定される。したがって、インバータ回路の（βN／βP）比だけではなく前の状態を記憶したラッチ回路の信号によってのみ制御されるＭＯＳＦＥＴのβ比との総合効果によって決定されるので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルを設定できる範囲が増す。 According to the present invention configured as described above, the first inverter circuit controlled by the input signal, the third N-type MOSFET controlled by the latch circuit storing the previous state, and the third P-type The higher logic level V GLH is set by the MOSFET, and the second inverter circuit controlled by the input signal, the fourth P-type MOSFET controlled by the latch circuit storing the previous state, and the fourth The lower logic level V GLL is set by the N-type MOSFET. Therefore, the logic of the inverter circuit described above is determined not only by the (β N / β P ) ratio of the inverter circuit but also by the overall effect of the β ratio of the MOSFET controlled only by the latch circuit signal storing the previous state. The level restriction is lifted, and the range in which the logic level can be set increases.
また、通常の標準的な電圧でのヒステリシス特性幅は第１のインバータ回路と、前の状態を記憶したラッチ回路に制御される第３のＮ型ＭＯＳＦＥＴとによって支配的に高い方のロジックレベルＶGLHが設定され、入力信号によって制御される第２のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第３のＰ型ＭＯＳＦＥＴとによって支配的に低い方のロジックレベルＶGLLが設定される。また、電池が消耗し尽くした状態に相当する非常に低い電圧でのヒステリシス特性幅は第１のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第４のＰ型ＭＯＳＦＥＴとによって支配的に高い方のロジックレベルＶGLHが設定でき、入力信号によって制御される第２のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第４のＮ型ＭＯＳＦＥＴとによって支配的に低い方のロジックレベルＶGLLが設定できる。したがって、通常の標準的な電源電圧においても、電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲にわたってヒステリシス特性幅を確保できる。 In addition, the hysteresis characteristic width at a normal standard voltage is predominantly the higher logic level V by the first inverter circuit and the third N-type MOSFET controlled by the latch circuit storing the previous state. GLH is set, and the lower logic level V GLL is dominantly set by the second inverter circuit controlled by the input signal and the third P-type MOSFET controlled by the latch circuit storing the previous state. Is done. Further, the hysteresis characteristic width at a very low voltage corresponding to a state where the battery is exhausted is dominated by the first inverter circuit and the fourth P-type MOSFET controlled by the latch circuit storing the previous state. The higher logic level V GLH can be set, and is predominantly lower by the second inverter circuit controlled by the input signal and the fourth N-type MOSFET controlled by the latch circuit storing the previous state. The other logic level V GLL can be set. Therefore, the hysteresis characteristic width can be secured over a wide range even at a normal standard power supply voltage and at a very low power supply voltage corresponding to a state where the battery is exhausted.
またＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴを付加した第１の入力回路とＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを付加した第２の入力回路を設けることにより、それぞれ独立に２つのロジックレベルを設定できるのでβ比の設定の自由度が増し、設計が容易になると同時にヒステリシス幅を大きく出来る。 In addition, by providing a first input circuit to which an N-type MOSFET and a P-type MOSFET are added and a second input circuit to which a P-type MOSFET and an N-type MOSFET are added, two logic levels can be set independently. The degree of freedom of setting increases, the design becomes easy and the hysteresis width can be increased.
また第１、第２インバータ回路の（βN／βP）を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なＭＯＳＦＥＴの形状が不要となり、妥当なチップ面積の回路が実現する効果がある。 In addition, since it is easy to set a logic level value without forcibly setting (β N / β P ) of the first and second inverter circuits to an extreme value, an extreme MOSFET shape is not necessary and appropriate. There is an effect that a circuit having a chip area can be realized.
また２つの入力回路とラッチ回路を設けたことにより、過渡状態においても不安定さが少なくなるという効果がある。 Further, the provision of the two input circuits and the latch circuit has an effect of reducing instability even in a transient state.
また、本発明において、前記第１のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第２のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく設定することにより、確実にロジックレベルを電源電圧の範囲内に設定することが可能となるので、ロック状態に入り込むことを防止できる。したがって、通常の標準的な電源電圧においては、超低電圧時のことを棚上げして、ロジックレベルを設定する主要素は同型どうしのＭＯＳＦＥＴのβ比、つまりは形状比となり、確実に条件設定ができるので設計を容易にし、かつ製造プロセス上での変動やバラツキがヒステリシス特性に与える影響が少なくなるという効果がある。 In the present invention, the conductance constant β of the first N-type MOSFET is larger than the conductance constant β of the third N-type MOSFET, and the conductance constant β of the second P-type MOSFET is the same as that of the fourth P-type MOSFET. By setting it larger than the conductance constant β, it is possible to reliably set the logic level within the range of the power supply voltage, so that the lock state can be prevented from entering. Therefore, in the case of normal standard power supply voltage, when the voltage is very low, the main element for setting the logic level is the β ratio of the MOSFETs of the same type, that is, the shape ratio. Therefore, the design can be facilitated, and the influence of fluctuations and variations in the manufacturing process on the hysteresis characteristics can be reduced.
また、本発明において、第３のＮ型ＭＯＳＦＥＴのコンダクタンス定数βは第３のＰ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく、かつ第４のＰ型ＭＯＳＦＥＴのコンダクタンス定数βは第４のＮ型ＭＯＳＦＥＴのコンダクタンス定数βより大きく設定することにより、超低電圧時においては通常の標準的な電源電圧時のことを棚上げしてＭＯＳＦＥＴのβ比を決定できるので、過度の形状比を設定することを回避でき、設計と実際のプロセスによる差違によって永遠にラッチ状態に入り込むといった状況に落ち込む危険性が排除できるとともに、超低電圧時および通常の標準的な電源電圧時にわたって広い電源電圧範囲で充分なヒステリシス幅を確保できるという効果がある。 In the present invention, the conductance constant β of the third N-type MOSFET is larger than the conductance constant β of the third P-type MOSFET, and the conductance constant β of the fourth P-type MOSFET is the conductance of the fourth N-type MOSFET. By setting it larger than the constant β, it is possible to determine the β ratio of the MOSFET by shelving the normal standard power supply voltage at the time of ultra low voltage, so it is possible to avoid setting an excessive shape ratio, The risk of falling into a latched state forever due to differences between the design and the actual process is eliminated, and sufficient hysteresis width is secured over a wide power supply voltage range at ultra-low voltage and normal standard power supply voltage. There is an effect that can be done.
以上より、通常の標準的な電源電圧時から電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲の電源電圧において、ヒステリシス幅の大きく、ノイズに強いヒステリシス入力回路を安定して提供できるという効果がある。 As described above, the hysteresis input circuit with a large hysteresis width and noise resistance can be stabilized over a wide range of power supply voltages even at a very low power supply voltage, which corresponds to a state where the battery has been exhausted from the normal standard power supply voltage. Can be provided.
以下、本発明の実施形態について、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
（本発明の高ヒステリシス幅入力回路の第１実施形態）
図１は本発明の高ヒステリシス幅入力回路の第１実施形態の構成を示す回路図である。以下、順に回路構成、動作、各場合のロジックレベルについて述べる。
（回路構成）
図１において１１はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶDDに接続されている。１２はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶSSに接続されている。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続され第１インバータ回路２２を構成している。また１３はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶDDに接続されている。１４はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶSSに接続されている。Ｐ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続され第２インバータ回路２３を構成している。２０、２１はＮＡＮＤ回路（非論理積回路）である。ＮＡＮＤ回路２０の出力はＮＡＮＤ回路２１の第２ゲートに入力し、ＮＡＮＤ回路２１の出力はＮＡＮＤ回路２０の第２ゲートに入力している。また、第１インバータ回路２２の出力はＮＡＮＤ回路２０の第１ゲートに入力している。１９はインバータ回路である。第２インバータ回路２３の出力はインバータ回路１９のゲートに入力し、インバータ回路１９の出力はＮＡＮＤ回路２１の第１ゲートに入力している。ＮＡＮＤ回路２０，２１およびインバータ回路１９によって図の破線に囲まれたラッチ回路２４を構成している。ラッチ回路２４の第１出力端子２５はＮＡＮＤ回路２０の出力に接続されている。また、ラッチ回路２４の第２出力端子２６はＮＡＮＤ回路２１の出力に接続されている。１６はＮ型ＭＯＳＦＥＴであり、ドレイン電極は正極の電源＋ＶDDに接続され、ソース電極は第１インバータ回路２２の出力に接続され、ゲート電極はラッチ回路２４の第２出力端子２６に接続されている。１８はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋ＶDDに接続され、ドレイン電極は第１インバータ回路２２の出力に接続され、ゲート電極はラッチ回路２４の第１出力端子２５に接続されている。１５はＰ型ＭＯＳＦＥＴであり、ドレイン電極は負極の電源−ＶSSに接続され、ソース電極は第２インバータ回路２３の出力に接続され、ゲート電極はラッチ回路２４の第２出力端子２６に接続されている。１７はＮ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−ＶSSに接続され、ドレイン電極は第２インバータ回路２３の出力に接続され、ゲート電極はラッチ回路２４の第１出力端子２５に接続されている。第１インバータ回路２２と第２インバータ回路２３のそれぞれの入力は互いに接続され、ヒステリシス入力回路としての入力端子１０となっている。
(First embodiment of high hysteresis width input circuit of the present invention)
FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a high hysteresis width input circuit according to the present invention. Hereinafter, the circuit configuration, operation, and logic level in each case will be described in order.
(Circuit configuration)
In FIG. 1, 11 is a P-type MOSFET, and the source electrode is connected to a positive power source + V DD . Reference numeral 12 denotes an N-type MOSFET, and the source electrode is connected to the negative power source −V SS . The gate electrodes of the P-type MOSFET 11 and the N-type MOSFET 12 are connected to each other, and the drain electrodes are also connected to each other to constitute the first inverter circuit 22. Reference numeral 13 denotes a P-type MOSFET having a source electrode connected to a positive power source + V DD .
（動作）
さて、入力端子１０が初め低電位であるとする。このときラッチ回路２４の第１出力端子２５は低電位であり、第２出力端子２６は高電位である。このとき、Ｐ型ＭＯＳＦＥＴ１８はオン（ＯＮ）、Ｎ型ＭＯＳＦＥＴ１７はオフ（ＯＦＦ）している。また、Ｎ型ＭＯＳＦＥＴ１６はオン（ＯＮ）、Ｐ型ＭＯＳＦＥＴ１５はオフ（ＯＦＦ）している。
(Operation)
Assume that the
つぎに入力端子１０の信号電位が除々に高くなっていくと、第１インバータ回路２２と第２インバータ回路２３の単独のロジックレベルがほぼ同レベルであった場合、第１インバータ回路２２にはＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８が共にオンしており、出力が高電位を保とうとしていて、低電位になるのを阻害している。これに対し、第２インバータ回路２３の出力に接続されたＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７は共にオフしているので作用していない。したがって、まず第２インバータ回路２３の出力が高電位から低電位に変わり、インバータ回路１９の出力は高電位となってＮＡＮＤ回路２１の第１ゲートに入力する。しかし、ＮＡＮＤ回路２０の出力は低電位であるのでＮＡＮＤ回路２１の出力は高電位のままでラッチ回路２４としての出力は変化しない。
Next, when the signal potential of the
そして更に入力端子１０の信号電位が高くなって行き、第１インバータ回路２２の中のＮ型ＭＯＳＦＥＴ１２の駆動能力がＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８の駆動能力の合計を上回ったとき、第１インバータ回路２２の出力は高電位から低電位に変わり、ＮＡＮＤ回路２０の出力は低電位から高電位に変わって、ＮＡＮＤ回路２１の第１ゲート、第２ゲートがともに高電位となるので、ＮＡＮＤ回路２１の出力は高電位から低電位に変わり、ラッチ回路２４の第２出力端子２６は高電位から低電位に変わる。なお、ラッチ回路２４の第１出力端子２５は前述したＮＡＮＤ回路２０の出力が低電位から高電位に変わったときに高電位となっている。これによりＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８とが共にオフし、またＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７が共にオンする。この結果、第１インバータ回路２２とＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８から決まるロジックレベルは変化するとともに、第２インバータ回路２３とＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７から決まるロジックレベルも変化する。
When the signal potential at the
さて、つぎに入力端子１０の信号電位が高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８がオフ状態であって、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７がオン状態であるため、まず第１インバータ回路２２の出力が低電位から高電位に変わるがＮＡＮＤ回路２１の出力は低電位であるのでＮＡＮＤ回路２０の出力は高電位のまま変わらず、ラッチ回路２４としての出力は変化しない。そして更に入力端子１０の信号電位が低くなって行き、Ｐ型ＭＯＳＦＥＴ１３の駆動能力がＮ型ＭＯＳＦＥＴ１４とＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７の駆動能力の合計を上回ったとき、第２インバータ回路２３の出力は低電位から高電位に変わり、インバータ回路１９を経て、ＮＡＮＤ回路２１の第１ゲートに低電位が入力するので、ＮＡＮＤ回路２１の出力は高電位となって、ラッチ回路２４の第２出力端子２６は低電位から高電位に変わる。このとき、またＮＡＮＤ回路２０の第１ゲートと第２ゲートが共に高電位となって、ＮＡＮＤ回路２０の出力は低電位となり、ラッチ回路２４の第１出力端子２５は低電位となる。したがって、Ｎ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８が共にオンし、またＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７が共にオフする。この結果、第１インバータ回路２２とＮ型ＭＯＳＦＥＴ１６から決まるロジックレベルは再度変化するとともに、第２インバータ回路２３とＰ型ＭＯＳＦＥＴ１５から決まるロジックレベルも再び変化する。このＮ型ＭＯＳＦＥＴ１６、Ｐ型ＭＯＳＦＥＴ１８とＰ型ＭＯＳＦＥＴ１５、Ｎ型ＭＯＳＦＥＴ１７のオン、オフによる相違分がヒステリシスを生じる要因である。
Now, when the signal potential of the
（高い方のロジックレベルＶGLHについて）
さて、高い方のロジックレベルを決定する第１インバータ回路２２について以下に述べる。第１インバータ回路２２のＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２、そしてヒステリシス特性を生み出すＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１２のそれぞれのコンダクタンス定数をβP1、βN1、βPS1、βNS1とし、またそれぞれのスレッショルド電圧をＶTP、ＶTN、ＶTP、ＶTNとし、また正極の電源電圧をＶDD、負極の電源−ＶSSを基準の接地電位０とする。このときのヒステリシス特性を持つロジックレベルの高い方のロジックレベルＶGLHを以下に算出する。さて、第１インバータ回路２２を形成するＰ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２とのゲート電極にはロジックレベルにおいてはＶGLHが加わる。また、Ｐ型ＭＯＳＦＥＴ１８のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はＶDDとなりオンしている。またＮ型ＭＯＳＦＥＴ１６のゲート電極は高電位（ＶDD）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２）・ＶDDになっている。このとき、前記４個のＭＯＳＦＥＴによるロジックレベルＶGLHは以下に示す方程式１を満たす。
(About the higher logic level V GLH )
Now, the first inverter circuit 22 that determines the higher logic level will be described below. The conductance constants of the P-type MOSFET 11 and the N-type MOSFET 12 of the first inverter circuit 22 and the P-type MOSFET 18 and the N-type MOSFET 12 that produce hysteresis characteristics are β P1 , β N1 , β PS1 , β NS1, and their threshold voltages. Are V TP , V TN , V TP , V TN , the positive power supply voltage is V DD , and the negative power supply −V SS is the
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＋(1/2)・βPS1（ＶDD−ＶTP）2＝(1/2)・βN1（ＶGLH−ＶTN）2・・・（１）
ここで、
βPS1≪βNS1・・・（２）
とし、かつ
｜ＶTP｜≒｜ＶTN｜・・・（３）
として、電源電圧が充分高く
(1/2)・ＶDD≫ＶTN・・・（４）
であれば
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＞(1/2)・βPS1（ＶDD−ＶTP）2・・・（５）
とすることが可能である。
また、電源電圧が充分低くなって、
（(1/2)・ＶDD−ＶTN）2≪（ＶDD−ＶTP）2・・・（６）
であれば、
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＜(1/2)・βPS1（ＶDD−ＶTP）2・・・（７）
とすることが可能である。つまり、ラッチ回路２４に制御されたＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１６の関係において、電源電圧ＶDDが比較的高ければ（２）式、（３）式の条件のもとに（５）式の結果より、Ｎ型ＭＯＳＦＥＴ１６が支配的となり、電源電圧ＶDDが充分低くなれば（３）式、（６）式の条件のもとに（７）式の結果より、Ｐ型ＭＯＳＦＥＴ１８が支配的となるように設定する。
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β NS1 ((1/2) ・ V DD −V TN ) 2 + (1/2) ・ β PS1 (V DD −V TP ) 2 = (1/2) · β N1 (V GLH −V TN ) 2 (1)
here,
β PS1 ≪β NS1 (2)
And | V TP | ≈ | V TN | (3)
As the power supply voltage is high enough
(1/2) ・ V DD >> V TN (4)
If
(1/2) · β NS1 ((1/2) · V DD- V TN ) 2 > (1/2) · β PS1 (V DD- V TP ) 2 (5)
Is possible.
In addition, the power supply voltage is sufficiently low
((1/2) · V DD −V TN ) 2 << (V DD −V TP ) 2 (6)
If,
(1/2) • β NS1 ((1/2) • V DD −V TN ) 2 <(1/2) • β PS1 (V DD −V TP ) 2 (7)
Is possible. That is, in the relationship between the P-type MOSFET 18 and the N-
ここでは、簡単化の為に、電源電圧ＶDDが比較的高く、Ｎ型ＭＯＳＦＥＴ１６が支配的になる場合と、電源電圧ＶDDが充分低くＰ型ＭＯＳＦＥＴ１８が支配的となる場合について分けて考える。
Here, for simplification, the case where the power supply voltage V DD is relatively high and the N-
（電源電圧ＶDDが比較的高い場合のＶGLHについて）
（４）式が満たされるような電源電圧ＶDDが比較的高い場合を考える。このとき、Ｐ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１６の関係において、Ｎ型ＭＯＳＦＥＴ１６が支配的になるので、前記（１）式の関係式は次の（８）式のように近似される。
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（８）
更に、ロックレベルＶGL（ＶGLH）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（９）
ＶDD−ＶTP＜ＶGLH＜ＶDD・・・（９）
とすると、Ｐ型ＭＯＳＦＥＴ１１はオフする領域に入り、（８）式は次の（１０）式となる。
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（１０）
(V GLH when power supply voltage V DD is relatively high)
Consider a case where the power supply voltage V DD that satisfies the equation (4) is relatively high. At this time, since the N-
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β NS1 ((1/2) ・ V DD −V TN ) 2 ≒ (1/2) ・ β N1 (V GLH -V TN ) 2 (8)
Furthermore, the lock level V GL (V GLH ) is to satisfy the following conditional expression (9) in order to ensure the hysteresis width which is the original purpose and from the viewpoint of easy understanding.
V DD −V TP <V GLH <V DD (9)
Then, the P-type MOSFET 11 enters the off region, and the equation (8) becomes the following equation (10).
(1/2) · β NS1 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β N1 (V GLH- V TN ) 2 (10)
以上の（１０）式を解くと、高い方のロジックレベルが得られ、以下の方程式（１１）となる。
ＶGLH≒ＶTN＋（βNS1／βN1）1/2・（(1/2)・ＶDD−ＶTN）・・・（１１）
前記方程式（１１）を前記条件式（９）に代入して解くと、以下の条件式（１２）、条件式（１３）が得られる。
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTN）2＜（βNS1／βN1）・・・（１２）
かつ、
（βNS1／βN1）＜（ＶDD−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１３）
ここで、（１２）式の関係
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTN）2＜（βNS1／βN1）
であることによりヒステリシス幅を大きく確保でき、以下の条件式（１４）
（βNS1／βN1）＜（ＶDD−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１４）
であればロジックレベルＶGLHを電源電圧ＶDDの範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
When the above equation (10) is solved, the higher logic level is obtained, and the following equation (11) is obtained.
V GLH ≒ V TN + (β NS1 / β N1 ) 1/2 · ((1/2) · V DD- V TN ) (11)
When the equation (11) is substituted into the conditional expression (9) and solved, the following conditional expression (12) and conditional expression (13) are obtained.
(V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TN ) 2 <(β NS1 / β N1 ) (12)
And,
(Β NS1 / β N1 ) <(V DD −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (13)
Here, the relationship of the expression (12) (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TN ) 2 <(β NS1 / β N1 )
Therefore, a large hysteresis width can be secured, and the following conditional expression (14)
(Β NS1 / β N1 ) <(V DD −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (14)
Then, the logic level V GLH is kept within the range of the power supply voltage V DD , so that the operation cannot be recovered by being locked by the latch circuit.
条件式（１４）の不等式の右辺をＦ１４と表現すると、
Ｆ１４＝（ＶDD−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１５）
は現実的な０＜ＶTN＜(1/2)・ＶDDのでは、
４＜Ｆ１４＜∞・・・（１６）
の範囲の値をとる。
また、条件式（１２）の不等式の左辺をＦ１２と表現すると、
Ｆ１２＝（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTN）2・・・（１７）
は、現実的な
０＜ＶTN＜(1/2)・ＶDDおよび、０＜ＶTP＜(1/2)・ＶDD
のでは
１＜Ｆ１２＜４・・・（１８）
の範囲となる。
If the right side of the inequality of conditional expression (14) is expressed as F14,
F14 = (V DD −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (15)
Is realistic 0 <V TN <(1/2) · V DD ,
4 <F14 <∞ (16)
Takes a value in the range.
In addition, if the left side of the inequality of conditional expression (12) is expressed as F12,
F12 = (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (17)
Are realistic 0 <V TN <(1/2) · V DD and 0 <V TP <(1/2) · V DD
So, 1 <F12 <4 (18)
It becomes the range.
以上より、（βNS1／βN1）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（βNS1／βN1）を１程度、あるいはそれ以下に設定すればよいことも解る。 From the above, when (β NS1 / β N1 ) is set to about 1 to 4, a hysteresis input circuit capable of taking the hysteresis width to the maximum is realized. If the hysteresis width is too large, the input signal will not swing to the power supply voltage and will not fall into the locked state. To give priority to safety over the hysteresis width, (β NS1 / β N1 ) It can also be understood that it is sufficient to set 1 to about 1 or less.
さて、（βNS1／βN1）を１〜４程度、あるいは１程度に設定することはＮ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＮ型ＭＯＳＦＥＴ１６とＮ型ＭＯＳＦＥＴ１２のトランジスタのチャネル長を同じとすればＮ型ＭＯＳＦＥＴ１６のトランジスタ幅をＮ型ＭＯＳＦＥＴ１２のトランジスタ幅を前記比率に設定すればよい。
Setting (β NS1 / β N1 ) to about 1 to 4 or about 1 is a conductance constant ratio of the N-type MOSFET, that is, a shape ratio, and can be easily set. More specifically, if the channel lengths of the transistors of the N-
なお、前記方程式（８）
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（ＶDD−ＶTN）2＝(1/2)・βN1（ＶGLH−ＶTN）2・・・（８）
において、ラッチ回路２４の信号により、Ｎ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８が共にオフしている場合には、
(1/2)・βP（ＶDD−ＶGL−ＶTP）2＝(1/2)・βN1（ＶGL−ＶTN）2・・・（１９）
となって、通常のインバータのロジックレベルＶGL（ＶGLH）
ＶGL＝｛ＶDD−ＶTP＋（βN1／βP1）1/2・ＶTN｝／｛１＋（βN1／βP1）1/2｝・・・（２０）
となり、βN1≒βP1、かつ、ＶTP≒ＶTNであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
The equation (8)
(1/2) • β P1 (V DD −V GLH −V TP ) 2 + (1/2) • β NS1 (V DD −V TN ) 2 = (1/2) • β N1 (V GLH −V TN ) 2 ... (8)
In the case where both the N-
(1/2) · β P (V DD −V GL −V TP ) 2 = (1/2) · β N1 (V GL −V TN ) 2 (19)
The logic level of the normal inverter V GL (V GLH )
V GL = {V DD −V TP + (β N1 / β P1 ) 1/2 · V TN } / {1+ (β N1 / β P1 ) 1/2 } (20)
Therefore, if β N1 ≈β P1 and V TP ≈V TN , the logic level has an intermediate potential that is almost half of the power supply voltage.
（電源電圧ＶDDが比較的低い場合のＶGLHについて）
次に（６）式が満たされるような電源電圧ＶDDが充分に低い場合を考える。前記４個のＭＯＳＦＥＴによるロジックレベルＶGLHを満たす方程式（１）を再記すると、
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＋(1/2)・βPS1（ＶDD−ＶTP）2＝(1/2)・βN1（ＶGLH−ＶTN）2・・・（１）
ここで、電源電圧ＶDDが充分に低くなる、つまり、
（(1/2)・ＶDD−ＶTN）2≪（ＶDD−ＶTP）2・・・（６）
となると、
βPS1≪βNS1・・・（２）
であっても、
(1/2)・βNS1（(1/2)・ＶDD−ＶTN）2＜(1/2)・βPS1（ＶDD−ＶTP）2・・・（２１）
となる。あるいは設定することが可能である。つまり、ラッチ回路２４に制御されたＰ型ＭＯＳＦＥＴ１８とＮ型ＭＯＳＦＥＴ１６の関係において、条件式（６）を満たすほど電源電圧ＶDDが充分に低くなれば（２１）式の結果より、Ｐ型ＭＯＳＦＥＴ１８が支配的となる。
(V GLH when power supply voltage V DD is relatively low)
Next, consider a case where the power supply voltage V DD is sufficiently low so that the expression (6) is satisfied. Rewriting equation (1) that satisfies the logic level V GLH of the four MOSFETs,
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β NS1 ((1/2) ・ V DD −V TN ) 2 + (1/2) ・ β PS1 (V DD −V TP ) 2 = (1/2) · β N1 (V GLH −V TN ) 2 (1)
Here, the power supply voltage V DD becomes sufficiently low, that is,
((1/2) · V DD −V TN ) 2 << (V DD −V TP ) 2 (6)
Then,
β PS1 ≪β NS1 (2)
Even
(1/2) • β NS1 ((1/2) • V DD −V TN ) 2 <(1/2) • β PS1 (V DD −V TP ) 2 (21)
It becomes. Alternatively, it can be set. That is, in the relationship between the P-type MOSFET 18 and the N-
したがって、前記（１）式の関係式は次の（２２）式のように近似される。
(1/2)・βP1（ＶDD−ＶGLH−ＶTP）2＋(1/2)・βPS1（ＶDD−ＶTP）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（２２）
Therefore, the relational expression of the expression (1) is approximated as the following expression (22).
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β PS1 (V DD −V TP ) 2 ≒ (1/2) ・ β N1 (V GLH −V TN ) 2 ... (22)
更に、ロックレベルＶGL（ＶGLH）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（９）
ＶDD−ＶTP＜ＶGLH＜ＶDD・・・（９）
を考慮すると、（２２）式は
(1/2)・βPS1（ＶDD−ＶTP）2≒(1/2)・βN1（ＶGLH−ＶTN）2・・・（２３）
と簡略化され、
ＶGLH≒ＶTN＋（βPS1／βN1）1/2・（ＶDD−ＶTP）・・・（２４）
となる。ここで例えば（βPS1／βN1）の値を０から無限大まで変化させると、（２４）式よりＶGLHは
ＶTN≦ＶGLH≦∞・・・（２５）
となる。つまり、ＶTN近辺の値は勿論のこと正極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
（βPS1／βN1）1/2＝（ＶDD−ＶTN）／（ＶDD−ＶTP）・・・（２６）
と設定すると、
ＶGLH≒ＶDD・・・（２７）
となり、高い方のロジックレベルを正極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの上限が（ＶDD−ＶTP）までしかないのに比較して、広がったことが解る。
Furthermore, the lock level V GL (V GLH ) is to satisfy the following conditional expression (9) in order to ensure the hysteresis width which is the original purpose and from the viewpoint of easy understanding.
V DD −V TP <V GLH <V DD (9)
(22) is
(1/2) ・ β PS1 (V DD −V TP ) 2 ≒ (1/2) ・ β N1 (V GLH −V TN ) 2 (23)
And simplified
V GLH ≒ V TN + (β PS1 / β N1 ) 1/2 · (V DD- V TP ) (24)
It becomes. Here, for example, when the value of (β PS1 / β N1 ) is changed from 0 to infinity, V GLH becomes V TN ≦ V GLH ≦ ∞ (25) from the equation (24).
It becomes. That is, it can be understood that the value near the V TN can be set up to a range exceeding the power supply voltage of the positive electrode. Further, at this time, (β PS1 / β N1 ) 1/2 = (V DD −V TN ) / (V DD −V TP ) (26)
To set
V GLH ≒ V DD (27)
Thus, the higher logic level can be set up to the positive power supply voltage. This shows that the upper limit of the higher logic level resulting from the conventional inverter circuit is wider than (V DD -V TP ).
なお、ラッチ回路２４の信号により、Ｎ型ＭＯＳＦＥＴ１６がオフしている場合とＰ型ＭＯＳＦＥＴ１８がオフしている場合には、（２０）式で表される通常のインバータのロジックレベルＶGLとなる。 Incidentally, the signal of the latch circuit 24, N-type MOSFET16 is the case where when the P-type MOSFET18 are OFF are turned off, a logic level V GL conventional inverter represented by the equation (20).
さて、高い方のロジックレベルＶGLHは電源電圧ＶDDが（４）式に表されるように充分高い領域において、ロジックレベルＶGLHは（１１）式で表され、電源電圧ＶDDが（６）式に表されるように充分低い領域において、ロジックレベルＶGLHは（２４）式で表される。 Now, in a sufficiently high region as the logic level V GLH the higher expressed in the power supply voltage V DD (4), the logic level V GLH is represented by (11), the power supply voltage V DD (6 The logic level V GLH is expressed by the equation (24) in a sufficiently low region as expressed by the equation (24).
（１１）式をみると電源電圧ＶDDが高い場合には同型のＭＯＳＦＥＴの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧ＶDDが低くなると、電源を通常の逆の電位に接続したＮ型ＭＯＳＦＥＴ１６に依存する方式であるので有効に機能しなくなる。
As seen from the equation (11), when the power supply voltage V DD is high, the ratio of the same type of MOSFET is used, so that an easy and stable characteristic can be obtained in terms of design and manufacturing. However, when the power supply voltage V DD becomes low Since the system relies on the N-
一方、（２４）式をみると電源電圧ＶDDが低くなっても、電源に通常のソースを接続したＰ型ＭＯＳＦＥＴ１８に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にＰ型ＭＯＳＦＥＴ１８の駆動能力の指標であるβPS1を大きく、もしくはβN1と同一レベルに設定してしまうと、（２４）式の関係式からも解るように高い方のロジックレベルＶGLHが電源電圧ＶDDを越えてしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、Ｐ型ＭＯＳＦＥＴ１８のβPS1を小さく設定する必要がある。すると、電源電圧ＶDDが高い場合において（βPS1／βN1）の比が小さい為に（２４）式の関係式では充分なヒステリシス特性が得られなくなる。 On the other hand, in the equation (24), even if the power supply voltage V DD is lowered, a good hysteresis characteristic can be obtained by using a method depending on the P-type MOSFET 18 in which a normal source is connected to the power supply. However, if β PS1 , which is an indicator of the driving capability of the P-type MOSFET 18, is set large or set to the same level as β N1 at this time, the higher logic level is understood from the relational expression (24). Since V GLH exceeds the power supply voltage V DD , and once it functions, it will be locked forever. Therefore, it is necessary to set β PS1 of the P-type MOSFET 18 to be small. Then, when the power supply voltage V DD is high, the ratio of (β PS1 / β N1 ) is small, so that sufficient hysteresis characteristics cannot be obtained with the relational expression (24).
以上より、Ｎ型ＭＯＳＦＥＴ１６に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またＰ型ＭＯＳＦＥＴ１８に依存する方式は低い電源電圧側で特性が良く、一方で高い電源電圧側での特性は不充分である。したがって、図１のようにＮ型ＭＯＳＦＥＴ１６とＰ型ＭＯＳＦＥＴ１８とを組み合わせると、高い方のロジックレベルＶGLHが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
From the above, while the method dependent on the N-
（低い方のロジックレベルＶGLLについて）
次に、低い方のロジックレベルＶGLLを決定する第２インバータ回路２３について以下に述べる。第２インバータ回路２３のＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４、そしてヒステリシス特性を生み出すＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７のそれぞれのコンダクタンス定数をβP2、βN2、βPS2、βNS2とし、またそれぞれのスレッショルド電圧をＶTP、ＶTN、ＶTP、ＶTNとし、また電源電圧をＶDD、基準の接地電位を０とする。このときのヒステリシス特性を持つロジックレベルの低い方のロジックレベルＶGLLを以下に算出する。さて、第２インバータ回路２３を形成するＰ型ＭＯＳＦＥＴ１３とＮ型ＭＯＳＦＥＴ１４とのゲート電極にはロジックレベルにおいてＶGLLが加わる。また、Ｎ型ＭＯＳＦＥＴ１７のゲート電極は高電位（ＶDD）が加わりオンしていて、かつソース電極は０電位となりオンしている。またＰ型ＭＯＳＦＥＴ１５のゲート電極は低電位（０）が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である（１／２）・ＶDDになっている。このとき、前記４個のＭＯＳＦＥＴによるロジックレベルＶGLLは以下に示す方程式（２８）を満たす。
(Lower logic level V GLL )
Next, the second inverter circuit 23 that determines the lower logic level V GLL will be described below. The conductance constants of the P-type MOSFET 13 and the N-
(1/2)・βN2（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＋(1/2)・βNS2（ＶDD−ＶTN）2＝(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（２８）
ここで、
βNS2≪βPS2・・・（２９）
とし、かつ
｜ＶTP｜≒｜ＶTN｜・・・（３）
として、
(1/2)・ＶDD≫ＶTP・・・（３０）
であれば
(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＞(1/2)・βNS2（ＶDD−ＶTN）2・・・（３１）
とすることが可能である。
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TP ) 2 + (1/2) · β NS2 (V DD −V TN ) 2 = (1/2) · β P2 (V DD −V GLL −V TP ) 2 (28)
here,
β NS2 ≪β PS2 (29)
And | V TP | ≈ | V TN | (3)
As
(1/2) ・ V DD ≫V TP・ ・ ・ （30）
If
(1/2) · β PS2 ((1/2) · V DD- V TP ) 2 > (1/2) · β NS2 (V DD- V TN ) 2 (31)
Is possible.
また、電源電圧が充分低くなって、
（(1/2)・ＶDD−ＶTP）2≪（ＶDD−ＶTN）2・・・（３２）
であれば、
(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＜(1/2)・βNS2（ＶDD−ＶTN）2・・・（３３）
となる。つまり、ラッチ回路２４に制御されたＮ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１５の関係において、電源電圧ＶDDが比較的高ければ（２９）式、（３）式の条件のもとに（３１）式の結果より、Ｐ型ＭＯＳＦＥＴ１５が支配的となり、電源電圧ＶDDが充分低くなれば（３）式、（３２）式の条件のもとに（３３）式の結果より、Ｎ型ＭＯＳＦＥＴ１７が支配的となる。
In addition, the power supply voltage is sufficiently low
((1/2) · V DD −V TP ) 2 << (V DD −V TN ) 2 (32)
If,
(1/2) · β PS2 ((1/2) · V DD- V TP ) 2 <(1/2) · β NS2 (V DD- V TN ) 2 ... (33)
It becomes. That is, in the relationship between the N-type MOSFET 17 and the P-
ここでは、簡単化の為に、電源電圧ＶDDが比較的高く、Ｐ型ＭＯＳＦＥＴ１５が支配的になる場合と、電源電圧ＶDDが充分低くＮ型ＭＯＳＦＥＴ１７が支配的となる場合について分けて考える。
Here, for simplification, the case where the power supply voltage V DD is relatively high and the P-
（電源電圧ＶDDが比較的高い場合のＶGLLについて）
次に（３０）式が満たされるような電源電圧ＶDDが比較的高い場合を考える。このとき、Ｎ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１５の関係において、Ｐ型ＭＯＳＦＥＴ１５が支配的になるので、前記（２８）式の関係式は次の（３４）式のように近似される。
(1/2)・βN2（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTN）2≒(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（３４）
(V GLL when power supply voltage V DD is relatively high)
Next, let us consider a case where the power supply voltage V DD that satisfies the expression (30) is relatively high. At this time, since the P-
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β P2 (V DD -V GLL -V TP ) 2 ... (34)
更に、ロジックレベルＶGL（ＶGLL）は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式（３５）
０＜ＶGLL＜ＶTN・・・（３５）
とするとＮ型ＭＯＳＦＥＴ１４はオフする領域に入り、（３４）式は
(1/2)・βPS2（(1/2)・ＶDD−ＶTN）2≒(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（３６）
Furthermore, the logic level V GL (V GLL ) is to satisfy the following conditional expression (35) in order to ensure the hysteresis width which is the original purpose and from the viewpoint of easy understanding.
0 <V GLL <V TN (35)
Then, the N-
(1/2) · β PS2 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β P2 (V DD- V GLL- V TP ) 2 (36)
以上の（３６）式を解くと、低い方のロジックレベルが得られ、以下の方程式（３７）となる。
ＶGLL≒（ＶDD−ＶTP）−（βPS2／βP2）1/2・（(1/2)・ＶDD−ＶTP）・・・（３７）
前記方程式（３７）を前記条件式（３５）に代入して解くと、以下の条件式（３８）、条件式（３９）が得られる。
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTP）2＜（βPS2／βP2）・・・（３８）
かつ、
（βPS2／βP12）＜（ＶDD−ＶTP）2／（(1/2)・ＶDD−ＶTP）2・・・（３９）
ここで、（３８）式の関係
（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTP）2＜（βPS／βP）
であることによりヒステリシス幅を大きく確保でき、以下の条件式（４０）
（βPS2／βP2）＜（ＶDD−ＶTP）2／（(1/2)・ＶDD−ＶTP）2・・・（４０）
であればロジックレベルＶGLLを電源電圧０の範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
When the above equation (36) is solved, the lower logic level is obtained, and the following equation (37) is obtained.
V GLL ≒ (V DD- V TP )-(β PS2 / β P2 ) 1/2 · ((1/2) · V DD- V TP ) (37)
When the equation (37) is substituted into the conditional expression (35) and solved, the following conditional expression (38) and conditional expression (39) are obtained.
(V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TP ) 2 <(β PS2 / β P2 ) (38)
And,
(Β PS2 / β P12 ) <(V DD −V TP ) 2 / ((1/2) · V DD −V TP ) 2 (39)
Here, the relationship of the equation (38) (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TP ) 2 <(β PS / β P )
Therefore, a large hysteresis width can be secured, and the following conditional expression (40)
(Β PS2 / β P2 ) <(V DD −V TP ) 2 / ((1/2) · V DD −V TP ) 2 (40)
Then, the logic level V GLL is kept within the range of the
また、条件式（３９）の不等式の右辺をＦ３９と表現すると、
Ｆ３９＝（ＶDD−ＶTP）2／（(1/2)・ＶDD−ＶTP）2
は現実的な０＜ＶTP＜(1/2)・ＶDDの間では、
４＜Ｆ３９＜∞
の範囲の値となる。
Moreover, if the right side of the inequality of the conditional expression (39) is expressed as F39,
F39 = (V DD −V TP ) 2 / ((1/2) · V DD −V TP ) 2
Is between 0 <V TP <(1/2) · V DD
4 <F39 <∞
The value of the range.
また、条件式（３８）の不等式の左辺をＦ３８と表現すると、
Ｆ３８＝（ＶDD−ＶTP−ＶTN）2／（(1/2)・ＶDD−ＶTP）2
は、現実的な
０＜ＶTP＜(1/2)・ＶDDおよび、０＜ＶTN＜(1/2)・ＶDD
のでは
１＜Ｆ３８＜４
の範囲となる。
Also, if the left side of the inequality of conditional expression (38) is expressed as F38,
F38 = (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TP ) 2
Are realistic 0 <V TP <(1/2) · V DD and 0 <V TN <(1/2) · V DD
So, 1 <F38 <4
It becomes the range.
以上より、（βPS2／βP2）を１〜４程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、（βPS2／βP2）を１程度、あるいはそれ以下に設定すればよいことも解る。 From the above, if (β PS2 / β P2 ) is set to about 1 to 4, a hysteresis input circuit capable of taking the hysteresis width to the maximum is realized. If the hysteresis width is too large, the input signal will not swing to the power supply voltage and will not fall into the locked state. To give priority to safety over the hysteresis width, (β PS2 / β P2 ) It can also be understood that it is sufficient to set 1 to about 1 or less.
さて、（βPS2／βP2）を１〜４程度、あるいは１程度に設定することはＰ型ＭＯＳＦＥＴのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはＰ型ＭＯＳＦＥＴ１５とＰ型ＭＯＳＦＥＴ１３のトランジスタのチャネル長を同じとすればＰ型ＭＯＳＦＥＴ１５のトランジスタ幅をＰ型ＭＯＳＦＥＴ１３のトランジスタ幅を前記比率に設定すればよい。
Setting (β PS2 / β P2 ) to about 1 to 4 or about 1 is a conductance constant ratio of the P-type MOSFET, that is, a shape ratio, and can be easily set. More specifically, if the channel lengths of the transistors of the P-
なお、前記方程式（３４）
(1/2)・βN2（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTN）2≒(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（３４）
において、ラッチ回路２４の信号により、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７が共にオフしている場合には、
(1/2)・βP2（ＶDD−ＶGL−ＶTP）2＝(1/2)・βN2（ＶGL−ＶTN）2・・・（３５）
となって、通常のインバータのロジックレベルＶGL（ＶGLL）は
ＶGL＝｛ＶDD−ＶTP＋（βN2／βP2）1/2・ＶTN｝／｛１＋（βN2／βP2）1/2｝・・・（３６）
となり、βN2≒βP2、かつ、ＶTP≒ＶTNであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
The equation (34)
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β P2 (V DD -V GLL -V TP ) 2 ... (34)
In the case where both the P-
(1/2) · β P2 (V DD −V GL −V TP ) 2 = (1/2) · β N2 (V GL −V TN ) 2 (35)
Thus, the logic level V GL (V GLL ) of a normal inverter is V GL = {V DD −V TP + (β N2 / β P2 ) 1/2 · V TN } / {1+ (β N2 / β P2 1/2 } ... (36)
Thus, if β N2 ≈β P2 and V TP ≈V TN , the logic level has an intermediate potential that is almost half of the power supply voltage.
（電源電圧ＶDDが比較的低い場合のＶGLLについて）
次に（３２）式が満たされるような電源電圧ＶDDが充分に低い場合を考える。前記４個のＭＯＳＦＥＴによるロジックレベルＶGLHを満たす方程式（２８）を再記すると、
(1/2)・βN2（ＶGLL−ＶTN）2＋(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＋(1/2)・βNS2（ＶDD−ＶTN）2＝(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（４１）
ここで、電源電圧ＶDDが充分に低くなる、つまり、
（(1/2)・ＶDD−ＶTP）2≪（ＶDD−ＶTN）2・・・（３２）
となると、
βNS2≪βPS2・・・（２９）
であっても、
(1/2)・βPS2（(1/2)・ＶDD−ＶTP）2＜(1/2)・βNS2（ＶDD−ＶTN）2・・・（４３）
となる。つまり、ラッチ回路２４に制御されたＮ型ＭＯＳＦＥＴ１７とＰ型ＭＯＳＦＥＴ１５の関係において、条件式（３２）を満たすほど電源電圧ＶDDが充分に低くなれば（４３）式の結果より、Ｎ型ＭＯＳＦＥＴ１７が支配的となる。したがって、
前記（４１）式の関係式は次の（４４）式のように近似される。
(V GLL when power supply voltage V DD is relatively low)
Next, consider a case where the power supply voltage V DD is sufficiently low so as to satisfy the equation (32). Rewriting equation (28) that satisfies the logic level V GLH of the four MOSFETs,
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TP ) 2 + (1/2) · β NS2 (V DD −V TN ) 2 = (1/2) · β P2 (V DD −V GLL −V TP ) 2 (41)
Here, the power supply voltage V DD becomes sufficiently low, that is,
((1/2) · V DD −V TP ) 2 << (V DD −V TN ) 2 (32)
Then,
β NS2 ≪β PS2 (29)
Even
(1/2) · β PS2 ((1/2) · V DD- V TP ) 2 <(1/2) · β NS2 (V DD- V TN ) 2 ... (43)
It becomes. In other words, in the relationship between the N-type MOSFET 17 and the P-
The relational expression of the expression (41) is approximated as the following expression (44).
(1/2)・βN2（ＶGLL−ＶTN）2＋(1/2)・βNS2（ＶDD−ＶTN）2≒(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（４４）
ここで、前述した以下の（４２）式、（３５）式の前提、
０＜ＶGLL＜ＶTN・・・（３５）
を考慮すると、（４４）式は
(1/2)・βNS2（ＶDD−ＶTN）2≒(1/2)・βP2（ＶDD−ＶGLL−ＶTP）2・・・（４５）
と簡略化され、
ＶGLL≒ＶDD−ＶTP−（βNS2／βP1）1/2・（ＶDD−ＶTN）・・・（４６）
となる。ここで例えば（βNS2／βP2）の値を０から無限大まで変化させると、（４６）式よりＶGLLは
−∞≦ＶGLL≦ＶDD−ＶTP・・・（４７）
となる。つまり、（ＶDD−ＶTP）近辺の値は勿論のこと負極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
（βNS2／βP2）1/2＝（ＶDD−ＶTP）／（ＶDD−ＶTN）・・・（４８）
と設定すると、
ＶGLL≒０・・・（４９）
となり、低い方のロジックレベルを負極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの下限がＶTNまでしかないのに比較して、広がったことが解る。
(1/2) ・ β N2 (V GLL −V TN ) 2 + (1/2) ・ β NS2 (V DD −V TN ) 2 ≒ (1/2) ・ β P2 (V DD −V GLL −V TP ) 2 ... (44)
Here, the premise of the following formulas (42) and (35) described above,
0 <V GLL <V TN (35)
(44) is
(1/2) ・ β NS2 (V DD −V TN ) 2 ≒ (1/2) ・ β P2 (V DD −V GLL −V TP ) 2 (45)
And simplified
V GLL ≈V DD −V TP − (β NS2 / β P1 ) 1/2 · (V DD −V TN ) (46)
It becomes. Here, for example, when the value of (β NS2 / β P2 ) is changed from 0 to infinity, V GLL is expressed as −∞ ≦ V GLL ≦ V DD −V TP (47) from the equation (46).
It becomes. That is, it can be understood that the value in the vicinity of (V DD −V TP ) can be set up to a range exceeding the power supply voltage of the negative electrode. Further, at this time, (β NS2 / β P2 ) 1/2 = (V DD −V TP ) / (V DD −V TN ) (48)
To set
V GLL ≒ 0 ... (49)
Thus, the lower logic level can be set up to the negative power supply voltage. It can be seen that this is widened compared to the lower limit of the higher logic level that results in the conventional inverter circuit only up to V TN .
なお、ラッチ回路２４の信号により、Ｐ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７がオフしている場合には、（３６）式で表される通常のインバータのロジックレベルＶGLとなる。 Incidentally, the signal of the latch circuit 24, when the P-type MOSFET15 and N type MOSFET17 is off, the logic level V GL conventional inverter represented by the expression (36).
さて、低い方のロジックレベルＶGLLは電源電圧ＶDDが（３０）式に表されるように充分高い領域において、ロジックレベルＶGLLは（３７）式で表され、電源電圧ＶDDが（４２）式に表されるように充分低い領域において、ロジックレベルＶGLLは（４６）式で表される。 Now, in a region where the lower logic level V GLL is sufficiently high so that the power supply voltage V DD is expressed by the equation (30), the logic level V GLL is expressed by the equation (37), and the power supply voltage V DD is (42). The logic level V GLL is expressed by Expression (46) in a sufficiently low region as expressed by Expression (46).
（３７）式をみると電源電圧ＶDDが高い場合には同型のＭＯＳＦＥＴの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧ＶDDが低くなると、電源を通常の逆の電位に接続したＰ型ＭＯＳＦＥＴ１５に依存する方式であるので有効に機能しなくなる。
As seen from the equation (37), when the power supply voltage V DD is high, the ratio of the same type of MOSFET is used, so that an easy and stable characteristic can be obtained in terms of design and manufacture. However, when the power supply voltage V DD becomes low Since the system relies on the P-
一方、（４６）式をみると電源電圧ＶDDが低くなっても、電源に通常のソースを接続したＮ型ＭＯＳＦＥＴ１７に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にＮ型ＭＯＳＦＥＴ１７の駆動能力の指標であるβNS2を大きく、もしくはβP1と同一レベルに設定してしまうと、（４６）式の関係式からも解るように低い方のロジックレベルＶGLLが電源電圧０を越えて低下してしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、Ｎ型ＭＯＳＦＥＴ１７のβNS2を小さく設定する必要がある。すると、電源電圧ＶDDが高い場合において（βNS2／βP2）の比が小さい為に（４６）式の関係式では充分なヒステリシス特性が得られなくなる。
On the other hand, looking at the equation (46), even if the power supply voltage V DD is lowered, a good hysteresis characteristic can be obtained by using a method depending on the N-type MOSFET 17 in which a normal source is connected to the power supply. However, if β NS2 , which is an index of the driving capability of the N-type MOSFET 17, is set large or set to the same level as β P1 at this time, the lower logic level as understood from the relational expression (46). Since V GLL drops beyond the
以上より、Ｐ型ＭＯＳＦＥＴ１５に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またＮ型ＭＯＳＦＥＴ１７に依存する方式は低い電源電圧側で特性が良く、その一方で高い電源電圧側での特性は不充分である。したがって、図１のようにＰ型ＭＯＳＦＥＴ１５とＮ型ＭＯＳＦＥＴ１７とを組み合わせると、高い方のロジックレベルＶGLLが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
From the above, while the method depending on the P-
さて、以上のＮ型ＭＯＳＦＥＴ１２，１６およびＰ型ＭＯＳＦＥＴ１１，１８間のコンダクタンス定数β比の設定、およびＰ型ＭＯＳＦＥＴ１３，１５およびＮ型ＭＯＳＦＥＴ１４，１７間のコンダクタンス定数β比の設定は無理のない範囲であり、従来のように極端に大きい値や、小さな値を用いる必要がない。したがって、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
The setting of the conductance constant β ratio between the N-
また、以上よりＮ型ＭＯＳＦＥＴ１２のコンダクタンス定数βN1をＮ型ＭＯＳＦＥＴ１６のコンダクタンス定数βNS1より大きく設定し、かつＰ型ＭＯＳＦＥＴ１３のコンダクタンス定数βP2をＰ型ＭＯＳＦＥＴ１５のコンダクタンス定数βPS2はより大きく設定すればロック状態に陥る危険性をより回避できる。
From the above, if the conductance constant β N1 of the N-type MOSFET 12 is set larger than the conductance constant β NS1 of the N-
また、Ｎ型ＭＯＳＦＥＴ１６のコンダクタンス定数βNS1をＰ型ＭＯＳＦＥＴ１８のコンダクタンス定数βPS1より大きく設定し、かつＰ型ＭＯＳＦＥＴ１５のコンダクタンス定数βPS2をＮ型ＭＯＳＦＥＴ１７のコンダクタンス定数βNS2はより大きく設定すればロック状態に陥る危険性をより回避できるとともに、低電圧時から高電圧時の広い電源電圧の範囲においてヒステリシス幅を安定して確保できる。
なお、以上によりＶGLLがＶTNより低く、またＶGLHが（ＶDD−ＶTP）より高い値を持った様子を図示したのが図３である。図３では従来のインバータに帰結される方式の特性図４より、大きなヒステリシス幅が確保されていることが解る。
If the conductance constant β NS1 of the N-
Incidentally, the V GLL is lower than V TN, also illustrating how V GLH is having a value higher than (V DD -V TP) by more than a 3. In FIG. 3, it can be seen that a large hysteresis width is secured from the characteristic diagram 4 of the system resulting from the conventional inverter.
（その他の実施形態）
本発明は前述の実施例の形態に限定されるものではない。例えば図１ではＮＡＮＤ回路２０，２１およびインバータ回路１９からなるラッチ回路２４の例を示したが、これは単なる一例であって図２に示すようなＮＯＲ回路３０，３１とインバータ回路２９によるラッチ回路３４でもよい。
(Other embodiments)
The present invention is not limited to the embodiment described above. For example, FIG. 1 shows an example of the latch circuit 24 composed of the
また、図１のラッチ回路２４や図２のラッチ回路３４においては２本の出力端子、つまりそれぞれ第１出力端子２５，３３および第２出力端子２６，３２を取り出しているが、ラッチ回路からは第１出力端子のみを取り出し、新たにインバータ回路を設けて入力し、このインバータ回路の出力端子を第２出力端子として扱ってもよい。
Further, in the latch circuit 24 of FIG. 1 and the
また、各条件式に含まれるＭＯＳＦＥＴのコンダクタンス定数β比の設定において、ＭＯＳＦＥＴのトランジスタのチャネル幅を変えることによって設定する方法を説明したが、トランジスタのチャネル長を変更する方法でもよい。なお、チャネル幅の場合は大きくすればβは大きくなるが、チャネル長の場合は大きくすればβは小さくなる。 Further, although the method of setting the MOSFET conductance constant β ratio included in each conditional expression by changing the channel width of the MOSFET transistor has been described, a method of changing the channel length of the transistor may be used. If the channel width is increased, β increases, but if the channel length is increased, β decreases.
また、ヒステリシス幅を大きくとる為に主眼をおいた設定をしたが、ヒステリシス幅が前記方法で得られるまで必要としない場合や、電源電圧を越えたロジックレベルを設定する場合には前記条件式に必ずしも拘る必要はない。その場合においても図１の本発明の回路であればＭＯＳＦＥＴのβ比の設定が容易になり、効率的なレイアウトパターン設計や応答速度の確保に効果があって適用できる。 Although the main setting was made to increase the hysteresis width, if the hysteresis width is not required until the above method is obtained, or if a logic level exceeding the power supply voltage is set, the above conditional expression is used. It is not always necessary to be concerned. Even in that case, the circuit according to the present invention of FIG. 1 makes it easy to set the β ratio of the MOSFET, and is effective in applying an effective layout pattern design and ensuring response speed.
１１，１３，１５，１８，５０１，６０１，６０３，６０５，７０１，７０３，７０５，８０１，８０３，８０５，９１１，９１３，９１５，１０１１，１０１３，１０１５…Ｐ型ＭＯＳＦＥＴ、１２，１４，１６，１７，５０２，６０２，６０４，６０６，７０２，７０４，７０６，８０２，８０４，８０６，９１２，９１４，９１６，１０１２，１０１４，１０１６…Ｎ型ＭＯＳＦＥＴ、２０，２１，９２０，９２１，１０２０，１０２１…ＮＡＮＤ回路、１９，２９，６０７，７０７，８０７，９１９，１０１９…インバータ回路、２２，９２２，１０２２…第１インバータ回路、２３，９２３，１０２３…第２インバータ回路、１０，５１０，６１０，７１０，８１０，９１０，１０１０…入力端子、２５，２６，３２，３３，５１１，６１１，７１１，８１１，９２５，１０２６…出力端子、２４，３４，９２４，１０２４…ラッチ回路、３０，３１…ＮＯＲ回路、β，βN1，βＮＳ１，βＮＳ２，βＰ２，βＰＳ１，βPS2…コンダクタンス定数。
11, 13, 15, 18, 501, 601, 603, 605, 701, 703, 705, 801, 803, 805, 911, 913, 915, 1011, 1013, 1015 ... P-type MOSFET, 12, 14, 16, 17, 502, 602, 604, 606, 702, 704, 706, 802, 804, 806, 912, 914, 916, 1012, 1014, 1016 ... N-type MOSFET, 20, 21, 920, 921, 1020, 1021 ...
Claims (3)
ソース電極が正極の電源＋ＶDDに接続された第１のＰ型絶縁ゲート電界効果型トランジスタとソース電極が負極の電源−ＶSSに接続された第１のＮ型絶縁ゲート電界効果型トランジスタとからなり、かつ前記第１のＰ型絶縁ゲート電界効果型トランジスタと前記第１のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第１のインバータ回路と、
ソース電極が正極の電源＋ＶDDに接続された第２のＰ型絶縁ゲート電界効果型トランジスタとソース電極が負極の電源−ＶSSに接続された第２のＮ型絶縁ゲート電界効果型トランジスタとからなり、かつ前記第２のＰ型絶縁ゲート電界効果型トランジスタと前記第２のＮ型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第２のインバータ回路と、
ドレイン電極が正極の電源＋ＶDDに接続され、ソース電極は前記第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第３のＮ型絶縁ゲート電界効果型トランジスタと、
ソース電極が正極の電源＋ＶDDに接続され、ドレイン電極は前記第１のＮ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第３のＰ型絶縁ゲート電界効果型トランジスタと、
ドレイン電極が負極の電源−ＶSSに接続され、ソース電極は前記第２のＰ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第４のＰ型絶縁ゲート電界効果型トランジスタと、
ソース電極が負極の電源−ＶSSに接続され、ドレイン電極は前記第２のＰ型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第４のＮ型絶縁ゲート電界効果型トランジスタと、
前記第１のインバータ回路と前記第２のインバータ回路の出力信号を入力し、前記第１、第２のインバータ回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に第１、第２のインバータ回路の出力がともに変化するまで前の状態を記憶し、かつ第１出力端子と第２出力端子を有するラッチ回路と、からなり
前記ラッチ回路の第１出力端子は前記第３のＰ型絶縁ゲート電界効果型トランジスタのゲート電極と、前記第４のＮ型絶縁ゲート電界効果型トランジスタのゲート電極とに接続され、前記ラッチ回路の第２出力端子は前記第３のＮ型絶縁ゲート電界効果型トランジスタのゲート電極と、前記第４のＰ型絶縁ゲート電界効果型トランジスタのゲート電極とに接続され、前記第１のインバータ回路と第２のインバータ回路の各入力端子は互いに接続され、かつヒステリシス入力回路の入力端子となっていることを特徴とする高ヒステリシス幅入力回路。 In a hysteresis input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor,
From a first P-type insulated gate field effect transistor having a source electrode connected to a positive power source + V DD and a first N-type insulated gate field effect transistor having a source electrode connected to a negative power source −V SS And a gate electrode of each of the first P-type insulated gate field effect transistor and the first N-type insulated gate field effect transistor is connected to each other, and each drain electrode is also connected to each other. An inverter circuit of
From a second P-type insulated gate field effect transistor having a source electrode connected to a positive power source + V DD and a second N-type insulated gate field effect transistor having a source electrode connected to a negative power source −V SS And the second P-type insulated gate field effect transistor and the second N-type insulated gate field effect transistor are connected to each other, and each drain electrode is also connected to each other. An inverter circuit of
A third N-type insulated gate field effect transistor having a drain electrode connected to the positive power supply + V DD and a source electrode connected to the drain electrode of the first N-type insulated gate field effect transistor;
A third P-type insulated gate field effect transistor having a source electrode connected to the positive power supply + V DD and a drain electrode connected to the drain electrode of the first N-type insulated gate field effect transistor;
A fourth P-type insulated gate field effect transistor having a drain electrode connected to the negative power source -V SS and a source electrode connected to the drain electrode of the second P-type insulated gate field effect transistor;
A fourth N-type insulated gate field effect transistor having a source electrode connected to the negative power source -V SS and a drain electrode connected to the drain electrode of the second P-type insulated gate field effect transistor;
When the output signals of the first inverter circuit and the second inverter circuit are input, and the input signals of the first and second inverter circuits transit from a high potential to a low potential, or from a low potential to a high potential. And a latch circuit that stores a previous state until both outputs of the first and second inverter circuits change and has a first output terminal and a second output terminal. The first output terminal of the latch circuit is The gate terminal of the third P-type insulated gate field effect transistor and the gate electrode of the fourth N-type insulated gate field effect transistor are connected, and the second output terminal of the latch circuit is the third output terminal. The first inverter circuit and the second inverter are connected to the gate electrode of the N-type insulated gate field effect transistor and the gate electrode of the fourth P-type insulated gate field effect transistor. A high hysteresis width input circuit, wherein each input terminal of the data circuit is connected to each other and serves as an input terminal of the hysteresis input circuit.
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