JP2008193192A - High hysteresis width input circuit - Google Patents
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Abstract
Description
本発明は絶縁ゲート電界効果型トランジスタ(以下MOSFETと略す)を用いた半導体集積回路装置において、入力回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に、ノイズによる誤動作や不安定さを除去するために入力回路のロジックレベルにヒステリシス特性を設けた回路方式であって、標準的な使用電圧においては勿論のこと、電源電圧が低下した場合においてもヒステリシス幅を充分に大きく確保する回路の構成に関する。 In a semiconductor integrated circuit device using an insulated gate field effect transistor (hereinafter abbreviated as MOSFET), the present invention provides noise when an input signal of an input circuit transits from a high potential to a low potential or from a low potential to a high potential. In order to eliminate malfunctions and instabilities due to noise, the circuit system has hysteresis characteristics at the logic level of the input circuit. In addition to the standard operating voltage, the hysteresis width can be increased even when the power supply voltage drops. The present invention relates to a circuit configuration that ensures a sufficiently large size.
従来から、集積回路、殊にデジタル回路の入力信号端子にはノイズによる誤動作や不安定さを除去する為に信号変化を判定するロジックレベルに入力信号の立ち上がりと立ち下がりで差を持たせる、つまりヒステリシス特性を持たせたヒステリシス入力回路を用いることが広く行われている。しかしながら近年、集積回路が微細化し、耐圧の低下とともに低い電源電圧が用いられるようになると充分なヒステリシス幅を確保できないようになって来た。 Conventionally, an input signal terminal of an integrated circuit, particularly a digital circuit, has a difference between the rising and falling edges of the input signal in the logic level for determining a signal change in order to eliminate malfunction and instability due to noise. It is widely used to use a hysteresis input circuit having a hysteresis characteristic. However, in recent years, when an integrated circuit is miniaturized and a low power supply voltage is used with a decrease in breakdown voltage, a sufficient hysteresis width cannot be secured.
以下に従来回路について説明する。従来のMOS集積回路における一般的なヒステリシス特性を有する入力回路は、インバータ回路と等価な回路を構成し、入力信号に必ず支配され、かつそのロジックレベルを決定する大きな要因であるP型MOSFETのコンダクタンス定数βPとN型MOSFETのコンダクタンス定数βNの比を2種設け、該2種のβPとβNの比を前の状態によって変える回路構成をとっていた。 The conventional circuit will be described below. An input circuit having a general hysteresis characteristic in a conventional MOS integrated circuit constitutes a circuit equivalent to an inverter circuit, is always controlled by an input signal, and is a large factor that determines the logic level of the conductance of a P-type MOSFET. Two ratios of the constant β P and the conductance constant β N of the N-type MOSFET are provided, and a circuit configuration is adopted in which the ratio of the two kinds of β P and β N is changed depending on the previous state.
例えば図6は第1の従来回路例であり、P型MOSFET601とP型MOSFET603およびN型MOSFET602によって決定される第1のロジックレベルと、N型MOSFET602とN型MOSFET604およびP型MOSFET601によって決定される第2のロジックレベルとを持ち、インバータ回路607とP型MOSFET605とN型MOSFET606により、前の状態によって、前述の第1のロジックレベルと第2のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
For example, FIG. 6 shows a first conventional circuit example, which is determined by the first logic level determined by the P-type MOSFET 601, the P-type MOSFET 603, and the N-
また、図7は第2の従来回路例であり、特許文献1に示されたものである。図7ではP型MOSFET701,703,705およびN型MOSFET702,704によって決定される第1のロジックレベルと、N型MOSFET702,704,706およびP型MOSFET701,703によって決定される第2のロジックレベルとを持ち、インバータ回路707とP型MOSFET705とN型MOSFET706により、前の状態によって、前述の第1のロジックレベルと第2のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 7 shows a second conventional circuit example, which is shown in
また、図8は第3の従来回路例であり、特許文献2に示されたものである。図8ではP型MOSFET801,803,805およびN型MOSFET802,804によって決定される第1のロジックレベルと、N型MOSFET802,804,806およびP型MOSFET801,803によって決定される第2のロジックレベルとを持ち、インバータ回路807とP型MOSFET805とN型MOSFET806により、前の状態によって、前述の第1のロジックレベルと第2のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 8 shows a third conventional circuit example, which is shown in
また、図9は第4の従来回路例であり、特許文献3に示されたものである。図9ではP型MOSFET911,915およびN型MOSFET912によって決定される第1のロジックレベルと、N型MOSFET914,916およびP型MOSFET913によって決定される第2のロジックレベルとを持ち、NAND回路920とNAND回路921とインバータ回路919によって構成されるラッチ回路924とP型MOSFET915とN型MOSFET916により、前の状態によって、前述の第1のロジックレベルと第2のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 9 shows a fourth conventional circuit example, which is shown in
また、図10は第5の従来回路例であり、特許文献4に示されたものである。図10ではP型MOSFET1011およびN型MOSFET1012,1016によって決定される第1のロジックレベルと、N型MOSFET1014およびP型MOSFET1013,1015によって決定される第2のロジックレベルとを持ち、NAND回路1020とNAND回路1021とインバータ回路1019によって構成されるラッチ回路1024とP型MOSFET1015とN型MOSFET1016により、前の状態によって、前述の第1のロジックレベルと第2のロジックレベルとを使い分け、ヒステリシス特性を作り出していた。
FIG. 10 shows a fifth conventional circuit example, which is shown in
しかしながら、上記従来のヒステリシス入力回路では以下に述べる問題点を有していた。前述した従来のヒステリシスを有する入力回路である図6、図7、図8の回路はすべて、第1、第2のロジックレベルを形成する際の等価回路としてP型MOSFETとN型MOSFETによる図5のようなインバータ回路に結局は帰結される。なお、ロジックレベルを考える際に図6、図7、図8の回路がインバータ回路に帰結される理由はロジックレベルを決定するにあたって根幹をなすMOSFETのゲート電極には入力端子の信号が支配しているからである。図6、図7、図8における各回路構成のMOSFETの直列か、並列かによって等価のβが変わるが、1個ずつのP型MOSFETとN型MOSFETに等価的に変換される。 However, the conventional hysteresis input circuit has the following problems. 6, 7, and 8, which are input circuits having the above-described conventional hysteresis, are all formed of P-type MOSFETs and N-type MOSFETs as equivalent circuits when forming the first and second logic levels. In the end, this results in an inverter circuit. When the logic level is considered, the reason why the circuits of FIGS. 6, 7, and 8 are reduced to the inverter circuit is that the gate electrode of the MOSFET that is the basis for determining the logic level is dominated by the signal of the input terminal. Because. 6, 7, and 8, the equivalent β varies depending on whether the MOSFETs in each circuit configuration are in series or in parallel, but is equivalently converted into one P-type MOSFET and one N-type MOSFET.
さて、インバータ回路のロジックレベルは図5のように、P型MOSFETとN型MOSFETのコンダクタンス定数をそれぞれβP、βNとし、またスレッショルド電圧をそれぞれVTP、VTNとする。また電源電圧をVDD、基準の接地電位0、ロジックレベルをVGLとすると、このとき、
1/2・βP(VDD−VGL−VTP)2=1/2・βN(VGL−VTN)2
が成立ち、これを解くことにより、ロックレベルVGLは
VGL={VDD−VTP+(βN/βP)1/2・VTN}/{1+(βN/βP)1/2}
となる。したがって、P型MOSFETとN型MOSFETの形状を様々にとり、コンダクタンス定数比(βN/βP)を0から無限大まで変えればロジックレベルが以下の範囲で変わる。
As shown in FIG. 5, the logic level of the inverter circuit is such that the conductance constants of the P-type MOSFET and the N-type MOSFET are β P and β N , respectively, and the threshold voltages are V TP and V TN , respectively. If the power supply voltage is V DD , the reference ground potential is 0, and the logic level is V GL , then
1/2 · β P (V DD −V GL −V TP ) 2 = 1/2 · β N (V GL −V TN ) 2
By solving this, the lock level V GL becomes V GL = {V DD −V TP + (β N / β P ) 1/2 · V TN } / {1+ (β N / β P ) 1 / 2 }
It becomes. Accordingly, if the P-type MOSFET and the N-type MOSFET are variously shaped and the conductance constant ratio (β N / β P ) is changed from 0 to infinity, the logic level changes within the following range.
VTN<VGL<VDD−VTP
このとき、高い方のロジックレベルVGLHは(βN/βP)が0のときで
VGLH=VDD−VTP
となり、また低い方のロジックレベルVGLLは(βN/βP)が無限大のときで
VGLL=VTN
である。したがってヒステリシス幅VWHLは
VWHL=VDD−VTP−VTN
となる。ただし、(βN/βP)を0や無限大にすることは実態として無理があるため、実際にはこれより更にヒステリシス幅は小さくなる。したがって電源電圧VDDが低い電圧、例えば1.5V程度になるとVTPやVTNは0.5Vから0.7V程度であるのでヒステリシス幅は非常に小さくなり、当初の目的を果たさなくなる。なお、この様子を示したのが図4である。図4において、入力信号電圧をVINとすると、0≦VIN≦VTNではN型MOSFETが動作せず、またVDD−VTP≦VIN≦VDDではP型MOSFETが動作しないので、インバータ回路のロジックレベルはVTN<VGL<VDD−VTPの範囲に限定される。スレッショルド電圧VTP,VTNは動作時には変動しないので電源電圧VDDが低下するとロジックレベルのとれる範囲(VDD−VTP−VTN)が狭くなり、ヒステリシスの幅は電源電圧の低下とともに非常に小さくなる。
V TN <V GL <V DD -V TP
At this time, when the higher logic level V GLH is (β N / β P ) is 0, V GLH = V DD −V TP
The lower logic level V GLL is when (β N / β P ) is infinite, V GLL = V TN
It is. Therefore, the hysteresis width V WHL is V WHL = V DD −V TP −V TN
It becomes. However, since it is impossible to actually set (β N / β P ) to 0 or infinity, the hysteresis width is actually smaller than this. Accordingly, when the power supply voltage V DD becomes a low voltage, for example, about 1.5 V, V TP and V TN are about 0.5 V to 0.7 V, so the hysteresis width becomes very small and the original purpose is not fulfilled. This is shown in FIG. In FIG. 4, when the input signal voltage is V IN , the N-type MOSFET does not operate when 0 ≦ V IN ≦ V TN , and the P-type MOSFET does not operate when V DD −V TP ≦ V IN ≦ V DD . The logic level of the inverter circuit is limited to the range of V TN <V GL <V DD −V TP . Since the threshold voltages V TP and V TN do not fluctuate during operation, the logic level range (V DD -V TP -V TN ) is narrowed when the power supply voltage V DD is reduced, and the hysteresis width becomes very large as the power supply voltage decreases. Get smaller.
したがって従来の図6、図7、図8のような等価回路がインバータ回路に帰結されるヒステリシス入力回路は低電圧になるとヒステリシス幅が充分にとれないという問題点があった。 Therefore, the hysteresis input circuit in which the conventional equivalent circuits as shown in FIGS. 6, 7 and 8 are connected to the inverter circuit has a problem that the hysteresis width cannot be sufficiently obtained when the voltage becomes low.
また、低電圧動作時において、少しでもヒステリシス幅を確保しようとして(βN/βP)を設定しようとすると、P型MOSFETあるいはN型MOSFETの形状を不自然な程、変える必要が生じ、その結果、大きなチップ面積を占有したり、駆動能力を小さくして応答性が低下したりする問題点があった。 In addition, when trying to set (β N / β P ) in order to secure a little hysteresis width at the time of low voltage operation, it is necessary to change the shape of the P-type MOSFET or N-type MOSFET unnaturally. As a result, there are problems that it occupies a large chip area, or the driving ability is reduced to reduce the responsiveness.
また、図9に示す第4の従来例ではP型MOSFET915とN型MOSFET916のゲート電極には入力端子910は接続されていないので、図5のインバータ回路の等価回路とはならず、図5におけるロジックレベルの制約はない。しかしながら、ヒステリシス幅を確保したい設計条件のもとでは第1のロジックレベルは事実上、N型MOSFET912とP型MOSFET915によって決まることになり、以下の問題が生ずる。図9においてP型MOSFET915とN型MOSFET912のコンダクタンス定数をそれぞれβP、βNとし、またスレッショルド電圧をそれぞれVTP、VTNとする。また電源電圧VDD、基準の接地電位0、ロジックレベルをVGLとすると、このとき近似的に
VGL≒(VDD−VTP)−(βN/βP)1/2・(VDD−VTN)
となる。ここで(βP/βN)の値を0から無限大まで変化させると
−∞≦VIL≦VDD−VTP
の電源電位を越えての範囲まで設定できる。また、このとき仮に
(βN/βP)1/2=(VDD−VTP)/(VDD−VTN)
に設定すると
VGL≒0
となり、前述したインバータ回路のVGLの下限がVTNまでしかないのに比較して広がる方式である。しかし、このとき、第2のロジックレベルVGLLを設定する条件として、
(βN/βP)1/2と(VDD−VTP)/(VDD−VTN)との比の設定がポイントとなるが、P型MOSFETとN型MOSFETといった性質の異なる間の設定となるので、製造上のバラツキも考慮すると限界ぎりぎりまでヒステリシスを伸ばすのはやや無理がある。また、−∞≦VGLL≦VDD−VTPの式からも解るようにあまり無理してVGLLを低く設定して、量産製造時のバラツキでVGLLが0を下回るようになると入力端子910の信号電位を電源電圧の範囲を振ってもラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。なお、第1のロジックレベルのVGLH設定時でも同様にヒステリシス幅を確保する為に無理をした設定をするとVGLHがVDDを越え、ラッチしたままで動作の回復が不能となる危険性もはらんでいるという問題点があった。また、低電圧時におけるヒステリシスは確保しやすいものの、低電圧時を重視した設計の回路定数の設定で電源電圧を高くするとヒステリシス幅が充分にとれないといった問題点があった。
In the fourth conventional example shown in FIG. 9, since the
It becomes. Here, if the value of (β P / β N ) is changed from 0 to infinity, −∞ ≦ V IL ≦ V DD −V TP
It can be set to a range exceeding the power supply potential. At this time, (β N / β P ) 1/2 = (V DD −V TP ) / (V DD −V TN )
When set to V GL ≒ 0
Thus, the lower limit of V GL of the inverter circuit described above is wider than V TN . However, at this time, as a condition for setting the second logic level V GLL ,
The point of setting the ratio of (β N / β P ) 1/2 and (V DD −V TP ) / (V DD −V TN ) is the point, but between the different properties of P-type MOSFET and N-type MOSFET Since this is a setting, it is somewhat impossible to extend the hysteresis to the limit when considering manufacturing variations. Further, as is understood from the equation of −∞ ≦ V GLL ≦ V DD −V TP , V GLL is set too low so as to be understood from the expression, and when V GLL becomes less than 0 due to variation in mass production, the
また、図10の第5の従来例ではP型MOSFET1015とN型MOSFET1016のゲート電極には入力端子1010は接続されていないので、図9の第4の実施例と同様に図5のインバータ回路の等価回路とはならず、図5におけるロジックレベルの制約はない。かつ、図9の第4の実施例とは異なり、第1のロジックレベルはN型MOSFET1012とN型MOSFET1016によってきまり、第2のロジックレベルはP型MOSFET1013とP型MOSFET1015によって決まるというように同じ導電型の間で決定されるので、製造上も安定した特性が得られる。しかしながら、P型MOSFET1015の電源側の接続は負極性の−VSSであり、N型MOSFET1016の電源側の接続は正極性の+VDDである。つまり電源への接続がMOSFETのソース電極側ではなく、ドレイン側で行われている。したがって、低電圧特性は従来例の第1例から第3例よりは改善されるものの、図4の第4例よりは良くない。したがって、超低電圧での動作を意図した場合には充分なヒステリシス特性を出すには不充分であった。 Further, in the fifth conventional example of FIG. 10, since the input terminal 1010 is not connected to the gate electrodes of the P-type MOSFET 1015 and the N-type MOSFET 1016, the inverter circuit of FIG. 5 is similar to the fourth embodiment of FIG. It is not an equivalent circuit, and there are no logic level restrictions in FIG. Also, unlike the fourth embodiment of FIG. 9, the first logic level is determined by the N-type MOSFET 1012 and the N-type MOSFET 1016, and the second logic level is determined by the P-type MOSFET 1013 and the P-type MOSFET 1015. Since it is determined between the molds, stable characteristics can be obtained in manufacturing. However, the connection on the power supply side of the P-type MOSFET 1015 is negative -V SS , and the connection on the power supply side of the N-type MOSFET 1016 is positive + V DD . That is, the connection to the power source is made not on the source electrode side of the MOSFET but on the drain side. Therefore, although the low voltage characteristic is improved from the first to third examples of the conventional example, it is not better than the fourth example of FIG. Therefore, when an operation at an ultra-low voltage is intended, it is insufficient to provide a sufficient hysteresis characteristic.
そこで本発明はこのような問題点を解決するもので、電池が消耗した状態にも相当する低電圧において、比較的に大きなヒステリシス幅を有し、雑音に強いヒステリシス入力回路を提供することである。 Therefore, the present invention is to solve such problems, and to provide a hysteresis input circuit that has a relatively large hysteresis width and is resistant to noise at a low voltage corresponding to a state in which the battery is exhausted. .
また、比較的に大きなヒステリシス幅を有する入力回路を妥当なチップ面積で具現化できる回路を提供することを目的とする。 It is another object of the present invention to provide a circuit capable of realizing an input circuit having a relatively large hysteresis width with an appropriate chip area.
また、低電圧時においても、高電圧時においても、広範囲にわたって大きなヒステリシス幅を確保し、かつ製造上のバラツキによる動作不能状況を生じさせないヒステリシス入力回路を提供することを目的とする。 It is another object of the present invention to provide a hysteresis input circuit that secures a large hysteresis width over a wide range at low voltage and high voltage and does not cause an inoperable situation due to manufacturing variations.
上記の課題を解決して、本発明の目的を達成する為に、各発明は以下のように構成した。
すなわち第1の発明は第1のP型MOSFETと第1のN型MOSFETからなる第1のインバータ回路と、第2のP型MOSFETと第2のN型MOSFETからなる第2のインバータ回路と、正極の電源と前記第1のインバータ回路の出力端子との間に接続された第3のN型MOSFETと、正極の電源と前記第1のインバータ回路の出力端子との間に接続された第3のP型MOSFETと、負極の電源と前記第2のインバータ回路の出力端子との間に接続された第4のP型MOSFETと、負極の電源と前記第2のインバータ回路の出力端子との間に接続された第4のN型MOSFETと、前記第1、第2のインバータ回路の出力信号を入力し、前状態を記憶したラッチ回路と、からなり、前記ラッチ回路の第1出力端子は前記第3のN型MOSFETと前記第3のP型MOSFETとに接続され、第2出力端子は前記第4のP型MOSFETと前記第4のN型MOSFETとに接続され、また前記第1インバータ回路と前記第2インバータ回路の各入力端子は接続され、かつヒステリシス入力回路の入力端子となっている。
In order to solve the above-described problems and achieve the object of the present invention, each invention is configured as follows.
That is, the first invention is a first inverter circuit composed of a first P-type MOSFET and a first N-type MOSFET, a second inverter circuit composed of a second P-type MOSFET and a second N-type MOSFET, A third N-type MOSFET connected between the positive power supply and the output terminal of the first inverter circuit, and a third N-type MOSFET connected between the positive power supply and the output terminal of the first inverter circuit. P-type MOSFET, a fourth P-type MOSFET connected between the negative power supply and the output terminal of the second inverter circuit, and between the negative power supply and the output terminal of the second inverter circuit And a latch circuit that receives the output signals of the first and second inverter circuits and stores the previous state. The first output terminal of the latch circuit has the first output terminal Third And a second output terminal is connected to the fourth P-type MOSFET and the fourth N-type MOSFET, and the first inverter circuit and the second P-type MOSFET are connected to the third P-type MOSFET and the third P-type MOSFET. Each input terminal of the inverter circuit is connected and serves as an input terminal of the hysteresis input circuit.
第2の発明は第1の発明において、前記第1のN型MOSFETのコンダクタンス定数βは第3のN型MOSFETのコンダクタンス定数βより大きく、かつ第2のP型MOSFETのコンダクタンス定数βは第4のP型MOSFETのコンダクタンス定数βより大きい。 The second invention is the first invention, wherein the conductance constant β of the first N-type MOSFET is larger than the conductance constant β of the third N-type MOSFET, and the conductance constant β of the second P-type MOSFET is the fourth. It is larger than the conductance constant β of the P-type MOSFET.
第3の発明は第1の発明において、第3のN型MOSFETのコンダクタンス定数βは第3のP型MOSFETのコンダクタンス定数βより大きく、かつ第4のP型MOSFETのコンダクタンス定数βは第4のN型MOSFETのコンダクタンス定数βより大きい。 The third invention is the first invention, wherein the conductance constant β of the third N-type MOSFET is larger than the conductance constant β of the third P-type MOSFET, and the conductance constant β of the fourth P-type MOSFET is the fourth It is larger than the conductance constant β of the N-type MOSFET.
以上のような構成からなる本発明によれば、入力信号によって制御される第1のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第3のN型MOSFETと第3のP型MOSFETとによって高い方のロジックレベルVGLHが設定され、また、入力信号によって制御される第2のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第4のP型MOSFETと第4のN型MOSFETによって低い方のロジックレベルVGLLが設定される。したがって、インバータ回路の(βN/βP)比だけではなく前の状態を記憶したラッチ回路の信号によってのみ制御されるMOSFETのβ比との総合効果によって決定されるので前述したインバータ回路のロジックレベルの制限が解除されることとなり、ロジックレベルを設定できる範囲が増す。 According to the present invention configured as described above, the first inverter circuit controlled by the input signal, the third N-type MOSFET controlled by the latch circuit storing the previous state, and the third P-type The higher logic level V GLH is set by the MOSFET, and the second inverter circuit controlled by the input signal, the fourth P-type MOSFET controlled by the latch circuit storing the previous state, and the fourth The lower logic level V GLL is set by the N-type MOSFET. Therefore, the logic of the inverter circuit described above is determined not only by the (β N / β P ) ratio of the inverter circuit but also by the overall effect of the β ratio of the MOSFET controlled only by the latch circuit signal storing the previous state. The level restriction is lifted, and the range in which the logic level can be set increases.
また、通常の標準的な電圧でのヒステリシス特性幅は第1のインバータ回路と、前の状態を記憶したラッチ回路に制御される第3のN型MOSFETとによって支配的に高い方のロジックレベルVGLHが設定され、入力信号によって制御される第2のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第3のP型MOSFETとによって支配的に低い方のロジックレベルVGLLが設定される。また、電池が消耗し尽くした状態に相当する非常に低い電圧でのヒステリシス特性幅は第1のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第4のP型MOSFETとによって支配的に高い方のロジックレベルVGLHが設定でき、入力信号によって制御される第2のインバータ回路と、前の状態を記憶したラッチ回路によって制御される第4のN型MOSFETとによって支配的に低い方のロジックレベルVGLLが設定できる。したがって、通常の標準的な電源電圧においても、電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲にわたってヒステリシス特性幅を確保できる。 In addition, the hysteresis characteristic width at a normal standard voltage is predominantly the higher logic level V by the first inverter circuit and the third N-type MOSFET controlled by the latch circuit storing the previous state. GLH is set, and the lower logic level V GLL is dominantly set by the second inverter circuit controlled by the input signal and the third P-type MOSFET controlled by the latch circuit storing the previous state. Is done. Further, the hysteresis characteristic width at a very low voltage corresponding to a state where the battery is exhausted is dominated by the first inverter circuit and the fourth P-type MOSFET controlled by the latch circuit storing the previous state. The higher logic level V GLH can be set, and is predominantly lower by the second inverter circuit controlled by the input signal and the fourth N-type MOSFET controlled by the latch circuit storing the previous state. The other logic level V GLL can be set. Therefore, the hysteresis characteristic width can be secured over a wide range even at a normal standard power supply voltage and at a very low power supply voltage corresponding to a state where the battery is exhausted.
またN型MOSFETとP型MOSFETを付加した第1の入力回路とP型MOSFETとN型MOSFETを付加した第2の入力回路を設けることにより、それぞれ独立に2つのロジックレベルを設定できるのでβ比の設定の自由度が増し、設計が容易になると同時にヒステリシス幅を大きく出来る。 In addition, by providing a first input circuit to which an N-type MOSFET and a P-type MOSFET are added and a second input circuit to which a P-type MOSFET and an N-type MOSFET are added, two logic levels can be set independently. The degree of freedom of setting increases, the design becomes easy and the hysteresis width can be increased.
また第1、第2インバータ回路の(βN/βP)を無理に極端な値に設定しなくともロジックレベルの値の設定が容易であるので、極端なMOSFETの形状が不要となり、妥当なチップ面積の回路が実現する効果がある。 In addition, since it is easy to set a logic level value without forcibly setting (β N / β P ) of the first and second inverter circuits to an extreme value, an extreme MOSFET shape is not necessary and appropriate. There is an effect that a circuit having a chip area can be realized.
また2つの入力回路とラッチ回路を設けたことにより、過渡状態においても不安定さが少なくなるという効果がある。 Further, the provision of the two input circuits and the latch circuit has an effect of reducing instability even in a transient state.
また、本発明において、前記第1のN型MOSFETのコンダクタンス定数βは第3のN型MOSFETのコンダクタンス定数βより大きく、かつ第2のP型MOSFETのコンダクタンス定数βは第4のP型MOSFETのコンダクタンス定数βより大きく設定することにより、確実にロジックレベルを電源電圧の範囲内に設定することが可能となるので、ロック状態に入り込むことを防止できる。したがって、通常の標準的な電源電圧においては、超低電圧時のことを棚上げして、ロジックレベルを設定する主要素は同型どうしのMOSFETのβ比、つまりは形状比となり、確実に条件設定ができるので設計を容易にし、かつ製造プロセス上での変動やバラツキがヒステリシス特性に与える影響が少なくなるという効果がある。 In the present invention, the conductance constant β of the first N-type MOSFET is larger than the conductance constant β of the third N-type MOSFET, and the conductance constant β of the second P-type MOSFET is the same as that of the fourth P-type MOSFET. By setting it larger than the conductance constant β, it is possible to reliably set the logic level within the range of the power supply voltage, so that the lock state can be prevented from entering. Therefore, in the case of normal standard power supply voltage, when the voltage is very low, the main element for setting the logic level is the β ratio of the MOSFETs of the same type, that is, the shape ratio. Therefore, the design can be facilitated, and the influence of fluctuations and variations in the manufacturing process on the hysteresis characteristics can be reduced.
また、本発明において、第3のN型MOSFETのコンダクタンス定数βは第3のP型MOSFETのコンダクタンス定数βより大きく、かつ第4のP型MOSFETのコンダクタンス定数βは第4のN型MOSFETのコンダクタンス定数βより大きく設定することにより、超低電圧時においては通常の標準的な電源電圧時のことを棚上げしてMOSFETのβ比を決定できるので、過度の形状比を設定することを回避でき、設計と実際のプロセスによる差違によって永遠にラッチ状態に入り込むといった状況に落ち込む危険性が排除できるとともに、超低電圧時および通常の標準的な電源電圧時にわたって広い電源電圧範囲で充分なヒステリシス幅を確保できるという効果がある。 In the present invention, the conductance constant β of the third N-type MOSFET is larger than the conductance constant β of the third P-type MOSFET, and the conductance constant β of the fourth P-type MOSFET is the conductance of the fourth N-type MOSFET. By setting it larger than the constant β, it is possible to determine the β ratio of the MOSFET by shelving the normal standard power supply voltage at the time of ultra low voltage, so it is possible to avoid setting an excessive shape ratio, The risk of falling into a latched state forever due to differences between the design and the actual process is eliminated, and sufficient hysteresis width is secured over a wide power supply voltage range at ultra-low voltage and normal standard power supply voltage. There is an effect that can be done.
以上より、通常の標準的な電源電圧時から電池が消耗し尽くした状態に相当する非常に低い電源電圧においても、広範囲の電源電圧において、ヒステリシス幅の大きく、ノイズに強いヒステリシス入力回路を安定して提供できるという効果がある。 As described above, the hysteresis input circuit with a large hysteresis width and noise resistance can be stabilized over a wide range of power supply voltages even at a very low power supply voltage, which corresponds to a state where the battery has been exhausted from the normal standard power supply voltage. Can be provided.
以下、本発明の実施形態について、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(本発明の高ヒステリシス幅入力回路の第1実施形態)
図1は本発明の高ヒステリシス幅入力回路の第1実施形態の構成を示す回路図である。以下、順に回路構成、動作、各場合のロジックレベルについて述べる。
(回路構成)
図1において11はP型MOSFETであり、ソース電極は正極の電源+VDDに接続されている。12はN型MOSFETであり、ソース電極は負極の電源−VSSに接続されている。P型MOSFET11とN型MOSFET12のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続され第1インバータ回路22を構成している。また13はP型MOSFETであり、ソース電極は正極の電源+VDDに接続されている。14はN型MOSFETであり、ソース電極は負極の電源−VSSに接続されている。P型MOSFET13とN型MOSFET14のそれぞれのゲート電極は互いに接続され、またそれぞれのドレイン電極も互いに接続され第2インバータ回路23を構成している。20、21はNAND回路(非論理積回路)である。NAND回路20の出力はNAND回路21の第2ゲートに入力し、NAND回路21の出力はNAND回路20の第2ゲートに入力している。また、第1インバータ回路22の出力はNAND回路20の第1ゲートに入力している。19はインバータ回路である。第2インバータ回路23の出力はインバータ回路19のゲートに入力し、インバータ回路19の出力はNAND回路21の第1ゲートに入力している。NAND回路20,21およびインバータ回路19によって図の破線に囲まれたラッチ回路24を構成している。ラッチ回路24の第1出力端子25はNAND回路20の出力に接続されている。また、ラッチ回路24の第2出力端子26はNAND回路21の出力に接続されている。16はN型MOSFETであり、ドレイン電極は正極の電源+VDDに接続され、ソース電極は第1インバータ回路22の出力に接続され、ゲート電極はラッチ回路24の第2出力端子26に接続されている。18はP型MOSFETであり、ソース電極は正極の電源+VDDに接続され、ドレイン電極は第1インバータ回路22の出力に接続され、ゲート電極はラッチ回路24の第1出力端子25に接続されている。15はP型MOSFETであり、ドレイン電極は負極の電源−VSSに接続され、ソース電極は第2インバータ回路23の出力に接続され、ゲート電極はラッチ回路24の第2出力端子26に接続されている。17はN型MOSFETであり、ソース電極は負極の電源−VSSに接続され、ドレイン電極は第2インバータ回路23の出力に接続され、ゲート電極はラッチ回路24の第1出力端子25に接続されている。第1インバータ回路22と第2インバータ回路23のそれぞれの入力は互いに接続され、ヒステリシス入力回路としての入力端子10となっている。
(First embodiment of high hysteresis width input circuit of the present invention)
FIG. 1 is a circuit diagram showing a configuration of a first embodiment of a high hysteresis width input circuit according to the present invention. Hereinafter, the circuit configuration, operation, and logic level in each case will be described in order.
(Circuit configuration)
In FIG. 1, 11 is a P-type MOSFET, and the source electrode is connected to a positive power source + V DD . Reference numeral 12 denotes an N-type MOSFET, and the source electrode is connected to the negative power source −V SS . The gate electrodes of the P-type MOSFET 11 and the N-type MOSFET 12 are connected to each other, and the drain electrodes are also connected to each other to constitute the first inverter circuit 22. Reference numeral 13 denotes a P-type MOSFET having a source electrode connected to a positive power source + V DD .
(動作)
さて、入力端子10が初め低電位であるとする。このときラッチ回路24の第1出力端子25は低電位であり、第2出力端子26は高電位である。このとき、P型MOSFET18はオン(ON)、N型MOSFET17はオフ(OFF)している。また、N型MOSFET16はオン(ON)、P型MOSFET15はオフ(OFF)している。
(Operation)
Assume that the
つぎに入力端子10の信号電位が除々に高くなっていくと、第1インバータ回路22と第2インバータ回路23の単独のロジックレベルがほぼ同レベルであった場合、第1インバータ回路22にはN型MOSFET16とP型MOSFET18が共にオンしており、出力が高電位を保とうとしていて、低電位になるのを阻害している。これに対し、第2インバータ回路23の出力に接続されたP型MOSFET15とN型MOSFET17は共にオフしているので作用していない。したがって、まず第2インバータ回路23の出力が高電位から低電位に変わり、インバータ回路19の出力は高電位となってNAND回路21の第1ゲートに入力する。しかし、NAND回路20の出力は低電位であるのでNAND回路21の出力は高電位のままでラッチ回路24としての出力は変化しない。
Next, when the signal potential of the
そして更に入力端子10の信号電位が高くなって行き、第1インバータ回路22の中のN型MOSFET12の駆動能力がP型MOSFET11とN型MOSFET16とP型MOSFET18の駆動能力の合計を上回ったとき、第1インバータ回路22の出力は高電位から低電位に変わり、NAND回路20の出力は低電位から高電位に変わって、NAND回路21の第1ゲート、第2ゲートがともに高電位となるので、NAND回路21の出力は高電位から低電位に変わり、ラッチ回路24の第2出力端子26は高電位から低電位に変わる。なお、ラッチ回路24の第1出力端子25は前述したNAND回路20の出力が低電位から高電位に変わったときに高電位となっている。これによりN型MOSFET16とP型MOSFET18とが共にオフし、またP型MOSFET15とN型MOSFET17が共にオンする。この結果、第1インバータ回路22とN型MOSFET16とP型MOSFET18から決まるロジックレベルは変化するとともに、第2インバータ回路23とP型MOSFET15とN型MOSFET17から決まるロジックレベルも変化する。
When the signal potential at the
さて、つぎに入力端子10の信号電位が高電位から低電位になっていくと、N型MOSFET16とP型MOSFET18がオフ状態であって、P型MOSFET15とN型MOSFET17がオン状態であるため、まず第1インバータ回路22の出力が低電位から高電位に変わるがNAND回路21の出力は低電位であるのでNAND回路20の出力は高電位のまま変わらず、ラッチ回路24としての出力は変化しない。そして更に入力端子10の信号電位が低くなって行き、P型MOSFET13の駆動能力がN型MOSFET14とP型MOSFET15とN型MOSFET17の駆動能力の合計を上回ったとき、第2インバータ回路23の出力は低電位から高電位に変わり、インバータ回路19を経て、NAND回路21の第1ゲートに低電位が入力するので、NAND回路21の出力は高電位となって、ラッチ回路24の第2出力端子26は低電位から高電位に変わる。このとき、またNAND回路20の第1ゲートと第2ゲートが共に高電位となって、NAND回路20の出力は低電位となり、ラッチ回路24の第1出力端子25は低電位となる。したがって、N型MOSFET16とP型MOSFET18が共にオンし、またP型MOSFET15とN型MOSFET17が共にオフする。この結果、第1インバータ回路22とN型MOSFET16から決まるロジックレベルは再度変化するとともに、第2インバータ回路23とP型MOSFET15から決まるロジックレベルも再び変化する。このN型MOSFET16、P型MOSFET18とP型MOSFET15、N型MOSFET17のオン、オフによる相違分がヒステリシスを生じる要因である。
Now, when the signal potential of the
(高い方のロジックレベルVGLHについて)
さて、高い方のロジックレベルを決定する第1インバータ回路22について以下に述べる。第1インバータ回路22のP型MOSFET11とN型MOSFET12、そしてヒステリシス特性を生み出すP型MOSFET18とN型MOSFET12のそれぞれのコンダクタンス定数をβP1、βN1、βPS1、βNS1とし、またそれぞれのスレッショルド電圧をVTP、VTN、VTP、VTNとし、また正極の電源電圧をVDD、負極の電源−VSSを基準の接地電位0とする。このときのヒステリシス特性を持つロジックレベルの高い方のロジックレベルVGLHを以下に算出する。さて、第1インバータ回路22を形成するP型MOSFET11とN型MOSFET12とのゲート電極にはロジックレベルにおいてはVGLHが加わる。また、P型MOSFET18のゲート電極は低電位(0)が加わりオンしていて、かつソース電極はVDDとなりオンしている。またN型MOSFET16のゲート電極は高電位(VDD)が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である(1/2)・VDDになっている。このとき、前記4個のMOSFETによるロジックレベルVGLHは以下に示す方程式1を満たす。
(About the higher logic level V GLH )
Now, the first inverter circuit 22 that determines the higher logic level will be described below. The conductance constants of the P-type MOSFET 11 and the N-type MOSFET 12 of the first inverter circuit 22 and the P-type MOSFET 18 and the N-type MOSFET 12 that produce hysteresis characteristics are β P1 , β N1 , β PS1 , β NS1, and their threshold voltages. Are V TP , V TN , V TP , V TN , the positive power supply voltage is V DD , and the negative power supply −V SS is the
(1/2)・βP1(VDD−VGLH−VTP)2+(1/2)・βNS1((1/2)・VDD−VTN)2+(1/2)・βPS1(VDD−VTP)2=(1/2)・βN1(VGLH−VTN)2・・・(1)
ここで、
βPS1≪βNS1・・・(2)
とし、かつ
|VTP|≒|VTN|・・・(3)
として、電源電圧が充分高く
(1/2)・VDD≫VTN・・・(4)
であれば
(1/2)・βNS1((1/2)・VDD−VTN)2>(1/2)・βPS1(VDD−VTP)2・・・(5)
とすることが可能である。
また、電源電圧が充分低くなって、
((1/2)・VDD−VTN)2≪(VDD−VTP)2・・・(6)
であれば、
(1/2)・βNS1((1/2)・VDD−VTN)2<(1/2)・βPS1(VDD−VTP)2・・・(7)
とすることが可能である。つまり、ラッチ回路24に制御されたP型MOSFET18とN型MOSFET16の関係において、電源電圧VDDが比較的高ければ(2)式、(3)式の条件のもとに(5)式の結果より、N型MOSFET16が支配的となり、電源電圧VDDが充分低くなれば(3)式、(6)式の条件のもとに(7)式の結果より、P型MOSFET18が支配的となるように設定する。
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β NS1 ((1/2) ・ V DD −V TN ) 2 + (1/2) ・ β PS1 (V DD −V TP ) 2 = (1/2) · β N1 (V GLH −V TN ) 2 (1)
here,
β PS1 ≪β NS1 (2)
And | V TP | ≈ | V TN | (3)
As the power supply voltage is high enough
(1/2) ・ V DD >> V TN (4)
If
(1/2) · β NS1 ((1/2) · V DD- V TN ) 2 > (1/2) · β PS1 (V DD- V TP ) 2 (5)
Is possible.
In addition, the power supply voltage is sufficiently low
((1/2) · V DD −V TN ) 2 << (V DD −V TP ) 2 (6)
If,
(1/2) • β NS1 ((1/2) • V DD −V TN ) 2 <(1/2) • β PS1 (V DD −V TP ) 2 (7)
Is possible. That is, in the relationship between the P-type MOSFET 18 and the N-
ここでは、簡単化の為に、電源電圧VDDが比較的高く、N型MOSFET16が支配的になる場合と、電源電圧VDDが充分低くP型MOSFET18が支配的となる場合について分けて考える。
Here, for simplification, the case where the power supply voltage V DD is relatively high and the N-
(電源電圧VDDが比較的高い場合のVGLHについて)
(4)式が満たされるような電源電圧VDDが比較的高い場合を考える。このとき、P型MOSFET18とN型MOSFET16の関係において、N型MOSFET16が支配的になるので、前記(1)式の関係式は次の(8)式のように近似される。
(1/2)・βP1(VDD−VGLH−VTP)2+(1/2)・βNS1((1/2)・VDD−VTN)2≒(1/2)・βN1(VGLH−VTN)2・・・(8)
更に、ロックレベルVGL(VGLH)は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式(9)
VDD−VTP<VGLH<VDD・・・(9)
とすると、P型MOSFET11はオフする領域に入り、(8)式は次の(10)式となる。
(1/2)・βNS1((1/2)・VDD−VTN)2≒(1/2)・βN1(VGLH−VTN)2・・・(10)
(V GLH when power supply voltage V DD is relatively high)
Consider a case where the power supply voltage V DD that satisfies the equation (4) is relatively high. At this time, since the N-
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β NS1 ((1/2) ・ V DD −V TN ) 2 ≒ (1/2) ・ β N1 (V GLH -V TN ) 2 (8)
Furthermore, the lock level V GL (V GLH ) is to satisfy the following conditional expression (9) in order to ensure the hysteresis width which is the original purpose and from the viewpoint of easy understanding.
V DD −V TP <V GLH <V DD (9)
Then, the P-type MOSFET 11 enters the off region, and the equation (8) becomes the following equation (10).
(1/2) · β NS1 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β N1 (V GLH- V TN ) 2 (10)
以上の(10)式を解くと、高い方のロジックレベルが得られ、以下の方程式(11)となる。
VGLH≒VTN+(βNS1/βN1)1/2・((1/2)・VDD−VTN)・・・(11)
前記方程式(11)を前記条件式(9)に代入して解くと、以下の条件式(12)、条件式(13)が得られる。
(VDD−VTP−VTN)2/((1/2)・VDD−VTN)2<(βNS1/βN1)・・・(12)
かつ、
(βNS1/βN1)<(VDD−VTN)2/((1/2)・VDD−VTN)2・・・(13)
ここで、(12)式の関係
(VDD−VTP−VTN)2/((1/2)・VDD−VTN)2<(βNS1/βN1)
であることによりヒステリシス幅を大きく確保でき、以下の条件式(14)
(βNS1/βN1)<(VDD−VTN)2/((1/2)・VDD−VTN)2・・・(14)
であればロジックレベルVGLHを電源電圧VDDの範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
When the above equation (10) is solved, the higher logic level is obtained, and the following equation (11) is obtained.
V GLH ≒ V TN + (β NS1 / β N1 ) 1/2 · ((1/2) · V DD- V TN ) (11)
When the equation (11) is substituted into the conditional expression (9) and solved, the following conditional expression (12) and conditional expression (13) are obtained.
(V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TN ) 2 <(β NS1 / β N1 ) (12)
And,
(Β NS1 / β N1 ) <(V DD −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (13)
Here, the relationship of the expression (12) (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TN ) 2 <(β NS1 / β N1 )
Therefore, a large hysteresis width can be secured, and the following conditional expression (14)
(Β NS1 / β N1 ) <(V DD −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (14)
Then, the logic level V GLH is kept within the range of the power supply voltage V DD , so that the operation cannot be recovered by being locked by the latch circuit.
条件式(14)の不等式の右辺をF14と表現すると、
F14=(VDD−VTN)2/((1/2)・VDD−VTN)2・・・(15)
は現実的な0<VTN<(1/2)・VDDのでは、
4<F14<∞・・・(16)
の範囲の値をとる。
また、条件式(12)の不等式の左辺をF12と表現すると、
F12=(VDD−VTP−VTN)2/((1/2)・VDD−VTN)2・・・(17)
は、現実的な
0<VTN<(1/2)・VDDおよび、0<VTP<(1/2)・VDD
のでは
1<F12<4・・・(18)
の範囲となる。
If the right side of the inequality of conditional expression (14) is expressed as F14,
F14 = (V DD −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (15)
Is realistic 0 <V TN <(1/2) · V DD ,
4 <F14 <∞ (16)
Takes a value in the range.
In addition, if the left side of the inequality of conditional expression (12) is expressed as F12,
F12 = (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TN ) 2 (17)
Are realistic 0 <V TN <(1/2) · V DD and 0 <V TP <(1/2) · V DD
So, 1 <F12 <4 (18)
It becomes the range.
以上より、(βNS1/βN1)を1〜4程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、(βNS1/βN1)を1程度、あるいはそれ以下に設定すればよいことも解る。 From the above, when (β NS1 / β N1 ) is set to about 1 to 4, a hysteresis input circuit capable of taking the hysteresis width to the maximum is realized. If the hysteresis width is too large, the input signal will not swing to the power supply voltage and will not fall into the locked state. To give priority to safety over the hysteresis width, (β NS1 / β N1 ) It can also be understood that it is sufficient to set 1 to about 1 or less.
さて、(βNS1/βN1)を1〜4程度、あるいは1程度に設定することはN型MOSFETのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはN型MOSFET16とN型MOSFET12のトランジスタのチャネル長を同じとすればN型MOSFET16のトランジスタ幅をN型MOSFET12のトランジスタ幅を前記比率に設定すればよい。
Setting (β NS1 / β N1 ) to about 1 to 4 or about 1 is a conductance constant ratio of the N-type MOSFET, that is, a shape ratio, and can be easily set. More specifically, if the channel lengths of the transistors of the N-
なお、前記方程式(8)
(1/2)・βP1(VDD−VGLH−VTP)2+(1/2)・βNS1(VDD−VTN)2=(1/2)・βN1(VGLH−VTN)2・・・(8)
において、ラッチ回路24の信号により、N型MOSFET16とP型MOSFET18が共にオフしている場合には、
(1/2)・βP(VDD−VGL−VTP)2=(1/2)・βN1(VGL−VTN)2・・・(19)
となって、通常のインバータのロジックレベルVGL(VGLH)
VGL={VDD−VTP+(βN1/βP1)1/2・VTN}/{1+(βN1/βP1)1/2}・・・(20)
となり、βN1≒βP1、かつ、VTP≒VTNであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
The equation (8)
(1/2) • β P1 (V DD −V GLH −V TP ) 2 + (1/2) • β NS1 (V DD −V TN ) 2 = (1/2) • β N1 (V GLH −V TN ) 2 ... (8)
In the case where both the N-
(1/2) · β P (V DD −V GL −V TP ) 2 = (1/2) · β N1 (V GL −V TN ) 2 (19)
The logic level of the normal inverter V GL (V GLH )
V GL = {V DD −V TP + (β N1 / β P1 ) 1/2 · V TN } / {1+ (β N1 / β P1 ) 1/2 } (20)
Therefore, if β N1 ≈β P1 and V TP ≈V TN , the logic level has an intermediate potential that is almost half of the power supply voltage.
(電源電圧VDDが比較的低い場合のVGLHについて)
次に(6)式が満たされるような電源電圧VDDが充分に低い場合を考える。前記4個のMOSFETによるロジックレベルVGLHを満たす方程式(1)を再記すると、
(1/2)・βP1(VDD−VGLH−VTP)2+(1/2)・βNS1((1/2)・VDD−VTN)2+(1/2)・βPS1(VDD−VTP)2=(1/2)・βN1(VGLH−VTN)2・・・(1)
ここで、電源電圧VDDが充分に低くなる、つまり、
((1/2)・VDD−VTN)2≪(VDD−VTP)2・・・(6)
となると、
βPS1≪βNS1・・・(2)
であっても、
(1/2)・βNS1((1/2)・VDD−VTN)2<(1/2)・βPS1(VDD−VTP)2・・・(21)
となる。あるいは設定することが可能である。つまり、ラッチ回路24に制御されたP型MOSFET18とN型MOSFET16の関係において、条件式(6)を満たすほど電源電圧VDDが充分に低くなれば(21)式の結果より、P型MOSFET18が支配的となる。
(V GLH when power supply voltage V DD is relatively low)
Next, consider a case where the power supply voltage V DD is sufficiently low so that the expression (6) is satisfied. Rewriting equation (1) that satisfies the logic level V GLH of the four MOSFETs,
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β NS1 ((1/2) ・ V DD −V TN ) 2 + (1/2) ・ β PS1 (V DD −V TP ) 2 = (1/2) · β N1 (V GLH −V TN ) 2 (1)
Here, the power supply voltage V DD becomes sufficiently low, that is,
((1/2) · V DD −V TN ) 2 << (V DD −V TP ) 2 (6)
Then,
β PS1 ≪β NS1 (2)
Even
(1/2) • β NS1 ((1/2) • V DD −V TN ) 2 <(1/2) • β PS1 (V DD −V TP ) 2 (21)
It becomes. Alternatively, it can be set. That is, in the relationship between the P-type MOSFET 18 and the N-
したがって、前記(1)式の関係式は次の(22)式のように近似される。
(1/2)・βP1(VDD−VGLH−VTP)2+(1/2)・βPS1(VDD−VTP)2≒(1/2)・βN1(VGLH−VTN)2・・・(22)
Therefore, the relational expression of the expression (1) is approximated as the following expression (22).
(1/2) ・ β P1 (V DD −V GLH −V TP ) 2 + (1/2) ・ β PS1 (V DD −V TP ) 2 ≒ (1/2) ・ β N1 (V GLH −V TN ) 2 ... (22)
更に、ロックレベルVGL(VGLH)は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式(9)
VDD−VTP<VGLH<VDD・・・(9)
を考慮すると、(22)式は
(1/2)・βPS1(VDD−VTP)2≒(1/2)・βN1(VGLH−VTN)2・・・(23)
と簡略化され、
VGLH≒VTN+(βPS1/βN1)1/2・(VDD−VTP)・・・(24)
となる。ここで例えば(βPS1/βN1)の値を0から無限大まで変化させると、(24)式よりVGLHは
VTN≦VGLH≦∞・・・(25)
となる。つまり、VTN近辺の値は勿論のこと正極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
(βPS1/βN1)1/2=(VDD−VTN)/(VDD−VTP)・・・(26)
と設定すると、
VGLH≒VDD・・・(27)
となり、高い方のロジックレベルを正極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの上限が(VDD−VTP)までしかないのに比較して、広がったことが解る。
Furthermore, the lock level V GL (V GLH ) is to satisfy the following conditional expression (9) in order to ensure the hysteresis width which is the original purpose and from the viewpoint of easy understanding.
V DD −V TP <V GLH <V DD (9)
(22) is
(1/2) ・ β PS1 (V DD −V TP ) 2 ≒ (1/2) ・ β N1 (V GLH −V TN ) 2 (23)
And simplified
V GLH ≒ V TN + (β PS1 / β N1 ) 1/2 · (V DD- V TP ) (24)
It becomes. Here, for example, when the value of (β PS1 / β N1 ) is changed from 0 to infinity, V GLH becomes V TN ≦ V GLH ≦ ∞ (25) from the equation (24).
It becomes. That is, it can be understood that the value near the V TN can be set up to a range exceeding the power supply voltage of the positive electrode. Further, at this time, (β PS1 / β N1 ) 1/2 = (V DD −V TN ) / (V DD −V TP ) (26)
To set
V GLH ≒ V DD (27)
Thus, the higher logic level can be set up to the positive power supply voltage. This shows that the upper limit of the higher logic level resulting from the conventional inverter circuit is wider than (V DD -V TP ).
なお、ラッチ回路24の信号により、N型MOSFET16がオフしている場合とP型MOSFET18がオフしている場合には、(20)式で表される通常のインバータのロジックレベルVGLとなる。 Incidentally, the signal of the latch circuit 24, N-type MOSFET16 is the case where when the P-type MOSFET18 are OFF are turned off, a logic level V GL conventional inverter represented by the equation (20).
さて、高い方のロジックレベルVGLHは電源電圧VDDが(4)式に表されるように充分高い領域において、ロジックレベルVGLHは(11)式で表され、電源電圧VDDが(6)式に表されるように充分低い領域において、ロジックレベルVGLHは(24)式で表される。 Now, in a sufficiently high region as the logic level V GLH the higher expressed in the power supply voltage V DD (4), the logic level V GLH is represented by (11), the power supply voltage V DD (6 The logic level V GLH is expressed by the equation (24) in a sufficiently low region as expressed by the equation (24).
(11)式をみると電源電圧VDDが高い場合には同型のMOSFETの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧VDDが低くなると、電源を通常の逆の電位に接続したN型MOSFET16に依存する方式であるので有効に機能しなくなる。
As seen from the equation (11), when the power supply voltage V DD is high, the ratio of the same type of MOSFET is used, so that an easy and stable characteristic can be obtained in terms of design and manufacturing. However, when the power supply voltage V DD becomes low Since the system relies on the N-
一方、(24)式をみると電源電圧VDDが低くなっても、電源に通常のソースを接続したP型MOSFET18に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にP型MOSFET18の駆動能力の指標であるβPS1を大きく、もしくはβN1と同一レベルに設定してしまうと、(24)式の関係式からも解るように高い方のロジックレベルVGLHが電源電圧VDDを越えてしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、P型MOSFET18のβPS1を小さく設定する必要がある。すると、電源電圧VDDが高い場合において(βPS1/βN1)の比が小さい為に(24)式の関係式では充分なヒステリシス特性が得られなくなる。 On the other hand, in the equation (24), even if the power supply voltage V DD is lowered, a good hysteresis characteristic can be obtained by using a method depending on the P-type MOSFET 18 in which a normal source is connected to the power supply. However, if β PS1 , which is an indicator of the driving capability of the P-type MOSFET 18, is set large or set to the same level as β N1 at this time, the higher logic level is understood from the relational expression (24). Since V GLH exceeds the power supply voltage V DD , and once it functions, it will be locked forever. Therefore, it is necessary to set β PS1 of the P-type MOSFET 18 to be small. Then, when the power supply voltage V DD is high, the ratio of (β PS1 / β N1 ) is small, so that sufficient hysteresis characteristics cannot be obtained with the relational expression (24).
以上より、N型MOSFET16に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またP型MOSFET18に依存する方式は低い電源電圧側で特性が良く、一方で高い電源電圧側での特性は不充分である。したがって、図1のようにN型MOSFET16とP型MOSFET18とを組み合わせると、高い方のロジックレベルVGLHが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
From the above, while the method dependent on the N-
(低い方のロジックレベルVGLLについて)
次に、低い方のロジックレベルVGLLを決定する第2インバータ回路23について以下に述べる。第2インバータ回路23のP型MOSFET13とN型MOSFET14、そしてヒステリシス特性を生み出すP型MOSFET15とN型MOSFET17のそれぞれのコンダクタンス定数をβP2、βN2、βPS2、βNS2とし、またそれぞれのスレッショルド電圧をVTP、VTN、VTP、VTNとし、また電源電圧をVDD、基準の接地電位を0とする。このときのヒステリシス特性を持つロジックレベルの低い方のロジックレベルVGLLを以下に算出する。さて、第2インバータ回路23を形成するP型MOSFET13とN型MOSFET14とのゲート電極にはロジックレベルにおいてVGLLが加わる。また、N型MOSFET17のゲート電極は高電位(VDD)が加わりオンしていて、かつソース電極は0電位となりオンしている。またP型MOSFET15のゲート電極は低電位(0)が加わりオンしていて、かつソース電極はロジックレベルにおいて遷移する時点には電源電圧のちょうど半分である(1/2)・VDDになっている。このとき、前記4個のMOSFETによるロジックレベルVGLLは以下に示す方程式(28)を満たす。
(Lower logic level V GLL )
Next, the second inverter circuit 23 that determines the lower logic level V GLL will be described below. The conductance constants of the P-type MOSFET 13 and the N-
(1/2)・βN2(VGLL−VTN)2+(1/2)・βPS2((1/2)・VDD−VTP)2+(1/2)・βNS2(VDD−VTN)2=(1/2)・βP2(VDD−VGLL−VTP)2・・・(28)
ここで、
βNS2≪βPS2・・・(29)
とし、かつ
|VTP|≒|VTN|・・・(3)
として、
(1/2)・VDD≫VTP・・・(30)
であれば
(1/2)・βPS2((1/2)・VDD−VTP)2>(1/2)・βNS2(VDD−VTN)2・・・(31)
とすることが可能である。
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TP ) 2 + (1/2) · β NS2 (V DD −V TN ) 2 = (1/2) · β P2 (V DD −V GLL −V TP ) 2 (28)
here,
β NS2 ≪β PS2 (29)
And | V TP | ≈ | V TN | (3)
As
(1/2) ・ V DD ≫V TP・ ・ ・ (30)
If
(1/2) · β PS2 ((1/2) · V DD- V TP ) 2 > (1/2) · β NS2 (V DD- V TN ) 2 (31)
Is possible.
また、電源電圧が充分低くなって、
((1/2)・VDD−VTP)2≪(VDD−VTN)2・・・(32)
であれば、
(1/2)・βPS2((1/2)・VDD−VTP)2<(1/2)・βNS2(VDD−VTN)2・・・(33)
となる。つまり、ラッチ回路24に制御されたN型MOSFET17とP型MOSFET15の関係において、電源電圧VDDが比較的高ければ(29)式、(3)式の条件のもとに(31)式の結果より、P型MOSFET15が支配的となり、電源電圧VDDが充分低くなれば(3)式、(32)式の条件のもとに(33)式の結果より、N型MOSFET17が支配的となる。
In addition, the power supply voltage is sufficiently low
((1/2) · V DD −V TP ) 2 << (V DD −V TN ) 2 (32)
If,
(1/2) · β PS2 ((1/2) · V DD- V TP ) 2 <(1/2) · β NS2 (V DD- V TN ) 2 ... (33)
It becomes. That is, in the relationship between the N-type MOSFET 17 and the P-
ここでは、簡単化の為に、電源電圧VDDが比較的高く、P型MOSFET15が支配的になる場合と、電源電圧VDDが充分低くN型MOSFET17が支配的となる場合について分けて考える。
Here, for simplification, the case where the power supply voltage V DD is relatively high and the P-
(電源電圧VDDが比較的高い場合のVGLLについて)
次に(30)式が満たされるような電源電圧VDDが比較的高い場合を考える。このとき、N型MOSFET17とP型MOSFET15の関係において、P型MOSFET15が支配的になるので、前記(28)式の関係式は次の(34)式のように近似される。
(1/2)・βN2(VGLL−VTN)2+(1/2)・βPS2((1/2)・VDD−VTN)2≒(1/2)・βP2(VDD−VGLL−VTP)2・・・(34)
(V GLL when power supply voltage V DD is relatively high)
Next, let us consider a case where the power supply voltage V DD that satisfies the expression (30) is relatively high. At this time, since the P-
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β P2 (V DD -V GLL -V TP ) 2 ... (34)
更に、ロジックレベルVGL(VGLL)は本来の目的であるヒステリシス幅を確保する為と、分かりやすさの観点からまず、以下の条件式(35)
0<VGLL<VTN・・・(35)
とするとN型MOSFET14はオフする領域に入り、(34)式は
(1/2)・βPS2((1/2)・VDD−VTN)2≒(1/2)・βP2(VDD−VGLL−VTP)2・・・(36)
Furthermore, the logic level V GL (V GLL ) is to satisfy the following conditional expression (35) in order to ensure the hysteresis width which is the original purpose and from the viewpoint of easy understanding.
0 <V GLL <V TN (35)
Then, the N-
(1/2) · β PS2 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β P2 (V DD- V GLL- V TP ) 2 (36)
以上の(36)式を解くと、低い方のロジックレベルが得られ、以下の方程式(37)となる。
VGLL≒(VDD−VTP)−(βPS2/βP2)1/2・((1/2)・VDD−VTP)・・・(37)
前記方程式(37)を前記条件式(35)に代入して解くと、以下の条件式(38)、条件式(39)が得られる。
(VDD−VTP−VTN)2/((1/2)・VDD−VTP)2<(βPS2/βP2)・・・(38)
かつ、
(βPS2/βP12)<(VDD−VTP)2/((1/2)・VDD−VTP)2・・・(39)
ここで、(38)式の関係
(VDD−VTP−VTN)2/((1/2)・VDD−VTP)2<(βPS/βP)
であることによりヒステリシス幅を大きく確保でき、以下の条件式(40)
(βPS2/βP2)<(VDD−VTP)2/((1/2)・VDD−VTP)2・・・(40)
であればロジックレベルVGLLを電源電圧0の範囲内でおさまるので、ラッチ回路でロックしたことによる動作の回復不能に陥ることはない。
When the above equation (36) is solved, the lower logic level is obtained, and the following equation (37) is obtained.
V GLL ≒ (V DD- V TP )-(β PS2 / β P2 ) 1/2 · ((1/2) · V DD- V TP ) (37)
When the equation (37) is substituted into the conditional expression (35) and solved, the following conditional expression (38) and conditional expression (39) are obtained.
(V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TP ) 2 <(β PS2 / β P2 ) (38)
And,
(Β PS2 / β P12 ) <(V DD −V TP ) 2 / ((1/2) · V DD −V TP ) 2 (39)
Here, the relationship of the equation (38) (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TP ) 2 <(β PS / β P )
Therefore, a large hysteresis width can be secured, and the following conditional expression (40)
(Β PS2 / β P2 ) <(V DD −V TP ) 2 / ((1/2) · V DD −V TP ) 2 (40)
Then, the logic level V GLL is kept within the range of the
また、条件式(39)の不等式の右辺をF39と表現すると、
F39=(VDD−VTP)2/((1/2)・VDD−VTP)2
は現実的な0<VTP<(1/2)・VDDの間では、
4<F39<∞
の範囲の値となる。
Moreover, if the right side of the inequality of the conditional expression (39) is expressed as F39,
F39 = (V DD −V TP ) 2 / ((1/2) · V DD −V TP ) 2
Is between 0 <V TP <(1/2) · V DD
4 <F39 <∞
The value of the range.
また、条件式(38)の不等式の左辺をF38と表現すると、
F38=(VDD−VTP−VTN)2/((1/2)・VDD−VTP)2
は、現実的な
0<VTP<(1/2)・VDDおよび、0<VTN<(1/2)・VDD
のでは
1<F38<4
の範囲となる。
Also, if the left side of the inequality of conditional expression (38) is expressed as F38,
F38 = (V DD −V TP −V TN ) 2 / ((1/2) · V DD −V TP ) 2
Are realistic 0 <V TP <(1/2) · V DD and 0 <V TN <(1/2) · V DD
So, 1 <F38 <4
It becomes the range.
以上より、(βPS2/βP2)を1〜4程度に設定すればヒステリシス幅を極限にまで大きくとれるヒステリシス入力回路が実現する。また、あまりにもヒステリシス幅を大きくとると入力信号が電源電圧まで振り切れずに、ロック状態に落ち込むことを避ける為に、ヒステリシス幅よりも安全性を優先する場合には、(βPS2/βP2)を1程度、あるいはそれ以下に設定すればよいことも解る。 From the above, if (β PS2 / β P2 ) is set to about 1 to 4, a hysteresis input circuit capable of taking the hysteresis width to the maximum is realized. If the hysteresis width is too large, the input signal will not swing to the power supply voltage and will not fall into the locked state. To give priority to safety over the hysteresis width, (β PS2 / β P2 ) It can also be understood that it is sufficient to set 1 to about 1 or less.
さて、(βPS2/βP2)を1〜4程度、あるいは1程度に設定することはP型MOSFETのコンダクタンス定数比、つまり形状比であるので容易に設定できる。より具体的にはP型MOSFET15とP型MOSFET13のトランジスタのチャネル長を同じとすればP型MOSFET15のトランジスタ幅をP型MOSFET13のトランジスタ幅を前記比率に設定すればよい。
Setting (β PS2 / β P2 ) to about 1 to 4 or about 1 is a conductance constant ratio of the P-type MOSFET, that is, a shape ratio, and can be easily set. More specifically, if the channel lengths of the transistors of the P-
なお、前記方程式(34)
(1/2)・βN2(VGLL−VTN)2+(1/2)・βPS2((1/2)・VDD−VTN)2≒(1/2)・βP2(VDD−VGLL−VTP)2・・・(34)
において、ラッチ回路24の信号により、P型MOSFET15とN型MOSFET17が共にオフしている場合には、
(1/2)・βP2(VDD−VGL−VTP)2=(1/2)・βN2(VGL−VTN)2・・・(35)
となって、通常のインバータのロジックレベルVGL(VGLL)は
VGL={VDD−VTP+(βN2/βP2)1/2・VTN}/{1+(βN2/βP2)1/2}・・・(36)
となり、βN2≒βP2、かつ、VTP≒VTNであれば、ほぼ電源電圧の半分の中間電位をロジックレベルとして持つことになる。
The equation (34)
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TN ) 2 ≒ (1/2) · β P2 (V DD -V GLL -V TP ) 2 ... (34)
In the case where both the P-
(1/2) · β P2 (V DD −V GL −V TP ) 2 = (1/2) · β N2 (V GL −V TN ) 2 (35)
Thus, the logic level V GL (V GLL ) of a normal inverter is V GL = {V DD −V TP + (β N2 / β P2 ) 1/2 · V TN } / {1+ (β N2 / β P2 1/2 } ... (36)
Thus, if β N2 ≈β P2 and V TP ≈V TN , the logic level has an intermediate potential that is almost half of the power supply voltage.
(電源電圧VDDが比較的低い場合のVGLLについて)
次に(32)式が満たされるような電源電圧VDDが充分に低い場合を考える。前記4個のMOSFETによるロジックレベルVGLHを満たす方程式(28)を再記すると、
(1/2)・βN2(VGLL−VTN)2+(1/2)・βPS2((1/2)・VDD−VTP)2+(1/2)・βNS2(VDD−VTN)2=(1/2)・βP2(VDD−VGLL−VTP)2・・・(41)
ここで、電源電圧VDDが充分に低くなる、つまり、
((1/2)・VDD−VTP)2≪(VDD−VTN)2・・・(32)
となると、
βNS2≪βPS2・・・(29)
であっても、
(1/2)・βPS2((1/2)・VDD−VTP)2<(1/2)・βNS2(VDD−VTN)2・・・(43)
となる。つまり、ラッチ回路24に制御されたN型MOSFET17とP型MOSFET15の関係において、条件式(32)を満たすほど電源電圧VDDが充分に低くなれば(43)式の結果より、N型MOSFET17が支配的となる。したがって、
前記(41)式の関係式は次の(44)式のように近似される。
(V GLL when power supply voltage V DD is relatively low)
Next, consider a case where the power supply voltage V DD is sufficiently low so as to satisfy the equation (32). Rewriting equation (28) that satisfies the logic level V GLH of the four MOSFETs,
(1/2) · β N2 ( VGLL – V TN ) 2 + (1/2) · β PS2 ((1/2) · V DD- V TP ) 2 + (1/2) · β NS2 (V DD −V TN ) 2 = (1/2) · β P2 (V DD −V GLL −V TP ) 2 (41)
Here, the power supply voltage V DD becomes sufficiently low, that is,
((1/2) · V DD −V TP ) 2 << (V DD −V TN ) 2 (32)
Then,
β NS2 ≪β PS2 (29)
Even
(1/2) · β PS2 ((1/2) · V DD- V TP ) 2 <(1/2) · β NS2 (V DD- V TN ) 2 ... (43)
It becomes. In other words, in the relationship between the N-type MOSFET 17 and the P-
The relational expression of the expression (41) is approximated as the following expression (44).
(1/2)・βN2(VGLL−VTN)2+(1/2)・βNS2(VDD−VTN)2≒(1/2)・βP2(VDD−VGLL−VTP)2・・・(44)
ここで、前述した以下の(42)式、(35)式の前提、
0<VGLL<VTN・・・(35)
を考慮すると、(44)式は
(1/2)・βNS2(VDD−VTN)2≒(1/2)・βP2(VDD−VGLL−VTP)2・・・(45)
と簡略化され、
VGLL≒VDD−VTP−(βNS2/βP1)1/2・(VDD−VTN)・・・(46)
となる。ここで例えば(βNS2/βP2)の値を0から無限大まで変化させると、(46)式よりVGLLは
−∞≦VGLL≦VDD−VTP・・・(47)
となる。つまり、(VDD−VTP)近辺の値は勿論のこと負極の電源電圧を越える範囲まで設定できることが解る。また、このとき仮に
(βNS2/βP2)1/2=(VDD−VTP)/(VDD−VTN)・・・(48)
と設定すると、
VGLL≒0・・・(49)
となり、低い方のロジックレベルを負極の電源電圧までにも設定できる。これは従来のインバータ回路に帰結される高い方のロジックレベルの下限がVTNまでしかないのに比較して、広がったことが解る。
(1/2) ・ β N2 (V GLL −V TN ) 2 + (1/2) ・ β NS2 (V DD −V TN ) 2 ≒ (1/2) ・ β P2 (V DD −V GLL −V TP ) 2 ... (44)
Here, the premise of the following formulas (42) and (35) described above,
0 <V GLL <V TN (35)
(44) is
(1/2) ・ β NS2 (V DD −V TN ) 2 ≒ (1/2) ・ β P2 (V DD −V GLL −V TP ) 2 (45)
And simplified
V GLL ≈V DD −V TP − (β NS2 / β P1 ) 1/2 · (V DD −V TN ) (46)
It becomes. Here, for example, when the value of (β NS2 / β P2 ) is changed from 0 to infinity, V GLL is expressed as −∞ ≦ V GLL ≦ V DD −V TP (47) from the equation (46).
It becomes. That is, it can be understood that the value in the vicinity of (V DD −V TP ) can be set up to a range exceeding the power supply voltage of the negative electrode. Further, at this time, (β NS2 / β P2 ) 1/2 = (V DD −V TP ) / (V DD −V TN ) (48)
To set
V GLL ≒ 0 ... (49)
Thus, the lower logic level can be set up to the negative power supply voltage. It can be seen that this is widened compared to the lower limit of the higher logic level that results in the conventional inverter circuit only up to V TN .
なお、ラッチ回路24の信号により、P型MOSFET15とN型MOSFET17がオフしている場合には、(36)式で表される通常のインバータのロジックレベルVGLとなる。 Incidentally, the signal of the latch circuit 24, when the P-type MOSFET15 and N type MOSFET17 is off, the logic level V GL conventional inverter represented by the expression (36).
さて、低い方のロジックレベルVGLLは電源電圧VDDが(30)式に表されるように充分高い領域において、ロジックレベルVGLLは(37)式で表され、電源電圧VDDが(42)式に表されるように充分低い領域において、ロジックレベルVGLLは(46)式で表される。 Now, in a region where the lower logic level V GLL is sufficiently high so that the power supply voltage V DD is expressed by the equation (30), the logic level V GLL is expressed by the equation (37), and the power supply voltage V DD is (42). The logic level V GLL is expressed by Expression (46) in a sufficiently low region as expressed by Expression (46).
(37)式をみると電源電圧VDDが高い場合には同型のMOSFETの比を用いる方式であるので設計上も製造上も容易かつ安定した特性が得られるが、電源電圧VDDが低くなると、電源を通常の逆の電位に接続したP型MOSFET15に依存する方式であるので有効に機能しなくなる。
As seen from the equation (37), when the power supply voltage V DD is high, the ratio of the same type of MOSFET is used, so that an easy and stable characteristic can be obtained in terms of design and manufacture. However, when the power supply voltage V DD becomes low Since the system relies on the P-
一方、(46)式をみると電源電圧VDDが低くなっても、電源に通常のソースを接続したN型MOSFET17に依存する手法を用いるのでよいヒステリシス特性が得られる。ただし、この際にN型MOSFET17の駆動能力の指標であるβNS2を大きく、もしくはβP1と同一レベルに設定してしまうと、(46)式の関係式からも解るように低い方のロジックレベルVGLLが電源電圧0を越えて低下してしまい、一度機能すると永遠にロックしてしまうという不都合が生ずる為に、N型MOSFET17のβNS2を小さく設定する必要がある。すると、電源電圧VDDが高い場合において(βNS2/βP2)の比が小さい為に(46)式の関係式では充分なヒステリシス特性が得られなくなる。
On the other hand, looking at the equation (46), even if the power supply voltage V DD is lowered, a good hysteresis characteristic can be obtained by using a method depending on the N-type MOSFET 17 in which a normal source is connected to the power supply. However, if β NS2 , which is an index of the driving capability of the N-type MOSFET 17, is set large or set to the same level as β P1 at this time, the lower logic level as understood from the relational expression (46). Since V GLL drops beyond the
以上より、P型MOSFET15に依存する方式は高い電源電圧側で特性が良い反面、低い電源電圧側での特性は不充分であり、またN型MOSFET17に依存する方式は低い電源電圧側で特性が良く、その一方で高い電源電圧側での特性は不充分である。したがって、図1のようにP型MOSFET15とN型MOSFET17とを組み合わせると、高い方のロジックレベルVGLLが電源電圧の広範囲の変動に対して、安定した特性が得られることが解る。
From the above, while the method depending on the P-
さて、以上のN型MOSFET12,16およびP型MOSFET11,18間のコンダクタンス定数β比の設定、およびP型MOSFET13,15およびN型MOSFET14,17間のコンダクタンス定数β比の設定は無理のない範囲であり、従来のように極端に大きい値や、小さな値を用いる必要がない。したがって、レイアウトパターンの設計においても自然なものであるので、チップ面積の増大や応答性の低下などの問題を引き起こさないことも解る。
The setting of the conductance constant β ratio between the N-
また、以上よりN型MOSFET12のコンダクタンス定数βN1をN型MOSFET16のコンダクタンス定数βNS1より大きく設定し、かつP型MOSFET13のコンダクタンス定数βP2をP型MOSFET15のコンダクタンス定数βPS2はより大きく設定すればロック状態に陥る危険性をより回避できる。
From the above, if the conductance constant β N1 of the N-type MOSFET 12 is set larger than the conductance constant β NS1 of the N-
また、N型MOSFET16のコンダクタンス定数βNS1をP型MOSFET18のコンダクタンス定数βPS1より大きく設定し、かつP型MOSFET15のコンダクタンス定数βPS2をN型MOSFET17のコンダクタンス定数βNS2はより大きく設定すればロック状態に陥る危険性をより回避できるとともに、低電圧時から高電圧時の広い電源電圧の範囲においてヒステリシス幅を安定して確保できる。
なお、以上によりVGLLがVTNより低く、またVGLHが(VDD−VTP)より高い値を持った様子を図示したのが図3である。図3では従来のインバータに帰結される方式の特性図4より、大きなヒステリシス幅が確保されていることが解る。
If the conductance constant β NS1 of the N-
Incidentally, the V GLL is lower than V TN, also illustrating how V GLH is having a value higher than (V DD -V TP) by more than a 3. In FIG. 3, it can be seen that a large hysteresis width is secured from the characteristic diagram 4 of the system resulting from the conventional inverter.
(その他の実施形態)
本発明は前述の実施例の形態に限定されるものではない。例えば図1ではNAND回路20,21およびインバータ回路19からなるラッチ回路24の例を示したが、これは単なる一例であって図2に示すようなNOR回路30,31とインバータ回路29によるラッチ回路34でもよい。
(Other embodiments)
The present invention is not limited to the embodiment described above. For example, FIG. 1 shows an example of the latch circuit 24 composed of the
また、図1のラッチ回路24や図2のラッチ回路34においては2本の出力端子、つまりそれぞれ第1出力端子25,33および第2出力端子26,32を取り出しているが、ラッチ回路からは第1出力端子のみを取り出し、新たにインバータ回路を設けて入力し、このインバータ回路の出力端子を第2出力端子として扱ってもよい。
Further, in the latch circuit 24 of FIG. 1 and the
また、各条件式に含まれるMOSFETのコンダクタンス定数β比の設定において、MOSFETのトランジスタのチャネル幅を変えることによって設定する方法を説明したが、トランジスタのチャネル長を変更する方法でもよい。なお、チャネル幅の場合は大きくすればβは大きくなるが、チャネル長の場合は大きくすればβは小さくなる。 Further, although the method of setting the MOSFET conductance constant β ratio included in each conditional expression by changing the channel width of the MOSFET transistor has been described, a method of changing the channel length of the transistor may be used. If the channel width is increased, β increases, but if the channel length is increased, β decreases.
また、ヒステリシス幅を大きくとる為に主眼をおいた設定をしたが、ヒステリシス幅が前記方法で得られるまで必要としない場合や、電源電圧を越えたロジックレベルを設定する場合には前記条件式に必ずしも拘る必要はない。その場合においても図1の本発明の回路であればMOSFETのβ比の設定が容易になり、効率的なレイアウトパターン設計や応答速度の確保に効果があって適用できる。 Although the main setting was made to increase the hysteresis width, if the hysteresis width is not required until the above method is obtained, or if a logic level exceeding the power supply voltage is set, the above conditional expression is used. It is not always necessary to be concerned. Even in that case, the circuit according to the present invention of FIG. 1 makes it easy to set the β ratio of the MOSFET, and is effective in applying an effective layout pattern design and ensuring response speed.
11,13,15,18,501,601,603,605,701,703,705,801,803,805,911,913,915,1011,1013,1015…P型MOSFET、12,14,16,17,502,602,604,606,702,704,706,802,804,806,912,914,916,1012,1014,1016…N型MOSFET、20,21,920,921,1020,1021…NAND回路、19,29,607,707,807,919,1019…インバータ回路、22,922,1022…第1インバータ回路、23,923,1023…第2インバータ回路、10,510,610,710,810,910,1010…入力端子、25,26,32,33,511,611,711,811,925,1026…出力端子、24,34,924,1024…ラッチ回路、30,31…NOR回路、β,βN1,βNS1,βNS2,βP2,βPS1,βPS2…コンダクタンス定数。
11, 13, 15, 18, 501, 601, 603, 605, 701, 703, 705, 801, 803, 805, 911, 913, 915, 1011, 1013, 1015 ... P-type MOSFET, 12, 14, 16, 17, 502, 602, 604, 606, 702, 704, 706, 802, 804, 806, 912, 914, 916, 1012, 1014, 1016 ... N-type MOSFET, 20, 21, 920, 921, 1020, 1021 ...
Claims (3)
ソース電極が正極の電源+VDDに接続された第1のP型絶縁ゲート電界効果型トランジスタとソース電極が負極の電源−VSSに接続された第1のN型絶縁ゲート電界効果型トランジスタとからなり、かつ前記第1のP型絶縁ゲート電界効果型トランジスタと前記第1のN型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第1のインバータ回路と、
ソース電極が正極の電源+VDDに接続された第2のP型絶縁ゲート電界効果型トランジスタとソース電極が負極の電源−VSSに接続された第2のN型絶縁ゲート電界効果型トランジスタとからなり、かつ前記第2のP型絶縁ゲート電界効果型トランジスタと前記第2のN型絶縁ゲート電界効果型トランジスタの各ゲート電極は互いに接続され、かつ各ドレイン電極も互いに接続された構成による第2のインバータ回路と、
ドレイン電極が正極の電源+VDDに接続され、ソース電極は前記第1のN型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第3のN型絶縁ゲート電界効果型トランジスタと、
ソース電極が正極の電源+VDDに接続され、ドレイン電極は前記第1のN型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第3のP型絶縁ゲート電界効果型トランジスタと、
ドレイン電極が負極の電源−VSSに接続され、ソース電極は前記第2のP型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第4のP型絶縁ゲート電界効果型トランジスタと、
ソース電極が負極の電源−VSSに接続され、ドレイン電極は前記第2のP型絶縁ゲート電界効果型トランジスタのドレイン電極に接続された第4のN型絶縁ゲート電界効果型トランジスタと、
前記第1のインバータ回路と前記第2のインバータ回路の出力信号を入力し、前記第1、第2のインバータ回路の入力信号が高電位から低電位へ、あるいは低電位から高電位へ遷移する際に第1、第2のインバータ回路の出力がともに変化するまで前の状態を記憶し、かつ第1出力端子と第2出力端子を有するラッチ回路と、からなり
前記ラッチ回路の第1出力端子は前記第3のP型絶縁ゲート電界効果型トランジスタのゲート電極と、前記第4のN型絶縁ゲート電界効果型トランジスタのゲート電極とに接続され、前記ラッチ回路の第2出力端子は前記第3のN型絶縁ゲート電界効果型トランジスタのゲート電極と、前記第4のP型絶縁ゲート電界効果型トランジスタのゲート電極とに接続され、前記第1のインバータ回路と第2のインバータ回路の各入力端子は互いに接続され、かつヒステリシス入力回路の入力端子となっていることを特徴とする高ヒステリシス幅入力回路。 In a hysteresis input circuit of a semiconductor integrated circuit device using an insulated gate field effect transistor,
From a first P-type insulated gate field effect transistor having a source electrode connected to a positive power source + V DD and a first N-type insulated gate field effect transistor having a source electrode connected to a negative power source −V SS And a gate electrode of each of the first P-type insulated gate field effect transistor and the first N-type insulated gate field effect transistor is connected to each other, and each drain electrode is also connected to each other. An inverter circuit of
From a second P-type insulated gate field effect transistor having a source electrode connected to a positive power source + V DD and a second N-type insulated gate field effect transistor having a source electrode connected to a negative power source −V SS And the second P-type insulated gate field effect transistor and the second N-type insulated gate field effect transistor are connected to each other, and each drain electrode is also connected to each other. An inverter circuit of
A third N-type insulated gate field effect transistor having a drain electrode connected to the positive power supply + V DD and a source electrode connected to the drain electrode of the first N-type insulated gate field effect transistor;
A third P-type insulated gate field effect transistor having a source electrode connected to the positive power supply + V DD and a drain electrode connected to the drain electrode of the first N-type insulated gate field effect transistor;
A fourth P-type insulated gate field effect transistor having a drain electrode connected to the negative power source -V SS and a source electrode connected to the drain electrode of the second P-type insulated gate field effect transistor;
A fourth N-type insulated gate field effect transistor having a source electrode connected to the negative power source -V SS and a drain electrode connected to the drain electrode of the second P-type insulated gate field effect transistor;
When the output signals of the first inverter circuit and the second inverter circuit are input, and the input signals of the first and second inverter circuits transit from a high potential to a low potential, or from a low potential to a high potential. And a latch circuit that stores a previous state until both outputs of the first and second inverter circuits change and has a first output terminal and a second output terminal. The first output terminal of the latch circuit is The gate terminal of the third P-type insulated gate field effect transistor and the gate electrode of the fourth N-type insulated gate field effect transistor are connected, and the second output terminal of the latch circuit is the third output terminal. The first inverter circuit and the second inverter are connected to the gate electrode of the N-type insulated gate field effect transistor and the gate electrode of the fourth P-type insulated gate field effect transistor. A high hysteresis width input circuit, wherein each input terminal of the data circuit is connected to each other and serves as an input terminal of the hysteresis input circuit.
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