JP2008192240A

JP2008192240A - Semiconductor memory and semiconductor memory system

Info

Publication number: JP2008192240A
Application number: JP2007025864A
Authority: JP
Inventors: Tomoji Takada; 知二高田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-02-05
Filing date: 2007-02-05
Publication date: 2008-08-21

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory and a semiconductor memory system, which can further improve the yield. <P>SOLUTION: The semiconductor memory includes a plurality of blocks, each block is constituted of a plurality of pages, and each page has a plurality of memory cells. A block that all pages in the block have only defective bits of N places or less (N is an integer of ≥0), stores first data showing a normal block, and a block including at least one of pages having the defective bits of more than N places but including no page having the defective bits of M places or more (M is integer of M>N) stores second data suspectedly showing a pseudo pass block as the normal block, and a block including at least one of pages including defective bits of M places or more stores third data as the defective block. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性メモリに係わり、特に、出荷前と出荷後において、不良ビットを救済することが可能な半導体メモリと半導体メモリシステムに関する。 The present invention relates to a nonvolatile memory such as a NAND flash memory, and more particularly to a semiconductor memory and a semiconductor memory system capable of relieving a defective bit before and after shipment.

近年、半導体の微細化技術の進展に伴い不揮発性メモリのビット容量は、急激に増加している。このため、製造時にメモリの全ビットが良品であることを前提としたメモリチップの選別テスト方法では、不良品が多発し、十分な歩留まりを確保することが難しい。したがって、多少の不良ビットを有するメモリチップも良品チップとして使用できるようにする不良ビットの救済技術が以下のように、種々実用化されている。 In recent years, the bit capacity of a nonvolatile memory has been rapidly increasing with the progress of semiconductor miniaturization technology. For this reason, in the memory chip selection test method based on the premise that all the bits of the memory are non-defective products at the time of manufacture, defective products frequently occur and it is difficult to ensure a sufficient yield. Therefore, various techniques for relieving defective bits that enable a memory chip having some defective bits to be used as non-defective chips have been put to practical use as follows.

（１）メモリチップ内で不良ビットを救済するリダンダンシー技術
このリダンダンシー技術としては、不良カラムを良品カラムで置換するカラムリダンダンシー技術や、不良ブロックを良品ブロックにより置き換えるブロックリダンダンシー技術などがある。尚、以下、同時に消去可能な領域を消去ブロックと呼び、この消去ブロック単位を単にブロックと称する。１つのブロックは書き込み／読み出し単位としての複数のページを含み、各ページは、複数のメモリセルにより構成されている。 (1) Redundancy technology for relieving defective bits in a memory chip As this redundancy technology, there are a column redundancy technology for replacing a defective column with a non-defective column and a block redundancy technology for replacing a defective block with a non-defective block. Hereinafter, the simultaneously erasable area is called an erase block, and this erase block unit is simply called a block. One block includes a plurality of pages as write / read units, and each page is constituted by a plurality of memory cells.

（２）不揮発性メモリに搭載されたコントローラが実行する不良ビット救済技術
この不良ビット救済技術としては、ＥＣＣ（Error Check and Correction）回路によるエラー訂正技術や、不良カラムをスキップして正常カラムで代替する不良カラムスキップ技術、及び不良ブロックを正常ブロックで代替する不良ブロック代替技術などがある。 (2) Defective bit remedy technology executed by the controller mounted in the non-volatile memory As this defective bit remedy technology, error correction technology using ECC (Error Check and Correction) circuit, or defective column is skipped and replaced with normal column There are a bad column skip technique to perform the defective block replacement technique and a defective block replacement technique to substitute a defective block with a normal block.

（３）メモリチップのテスト技術
このテスト技術としては、ＥＣＣ回路による訂正を前提として、ページ内に少数の不良ビットがあってもこれを無視し、擬似的に正常ページとする擬似パス技術などがある（例えば特許文献１参照）。 (3) Memory chip test technology As a test technology, there is a pseudo-pass technology for ignoring even a small number of defective bits in a page and making a pseudo-normal page on the premise of correction by an ECC circuit. Yes (see, for example, Patent Document 1).

上記各技術のうち、ＥＣＣ技術は不良ビットの救済技術として特に強力であり、回路規模の増大を許容すれば、必要なエラー訂正の強度に応じた柔軟なＥＣＣ回路の設計ができるという特徴がある。 Among the above-described technologies, the ECC technology is particularly powerful as a defective bit repair technology, and has a feature that a flexible ECC circuit can be designed according to the required error correction strength if an increase in circuit scale is allowed. .

また、上記擬似パス技術は、ＥＣＣ技術による不良ビットの訂正を前提にすることで、大幅なメモリの歩留まりの向上を実現している。ＥＣＣ回路による訂正単位（ＥＣＣ単位と称す）が例えば５１２バイトであり、このＥＣＣ単位の中で、４箇所以下の不良ビットを訂正できる４ビット／５１２バイトのＥＣＣ技術を前提とすることにより、１ページ（２ｋバイト＝２０４８バイト）当たり２箇所の不良があっても正常ページとする２ビット擬似パス技術が実用化されている。 The pseudo-pass technique is based on the premise of correcting defective bits by the ECC technique, thereby realizing a significant improvement in memory yield. The correction unit (referred to as ECC unit) by the ECC circuit is, for example, 512 bytes. By assuming the ECC technology of 4 bits / 512 bytes that can correct 4 or less defective bits in this ECC unit, 1 A two-bit pseudo-pass technique for making a normal page even if there are two defects per page (2 kbytes = 2048 bytes) has been put into practical use.

また、近年、メモリカードなどに搭載される不揮発性メモリは、高速化の要求に対応するため、一度に書き込み／読み出しできるビット数＝ページサイズが急激に大きくなりつつある。従来、１３０ｎｍ以前のＮＡＮＤ型フラッシュメモリは、１ページが５１２バイト（小ブロック）だったが、９０ｎｍ以降において、１ページが２ｋバイト（大ブロック）となっており、さらに、今後４ｋバイト、８ｋバイトと大きくなる傾向がある。このため、ＥＣＣ回路において、一度に訂正するビット数も増加する傾向にある。しかし、ＥＣＣ回路は、ＥＣＣ単位が大きくなればなるほど急激に回路規模が増大するという問題点がある。したがって、７０ｎｍＮＡＮＤ型フラッシュメモリでは１ページ（２ｋバイト）を４つの５１２バイト部分に分割して４回に別けてＥＣＣ訂正を実行している。このようなページサイズとＥＣＣ単位のズレは今後ますます大きくなる傾向にある。 In recent years, the nonvolatile memory mounted on a memory card or the like has been rapidly increasing in the number of bits that can be written / read at a time = page size in order to meet the demand for higher speed. Conventionally, NAND flash memory of 130 nm or earlier used 512 bytes (small block) for one page, but after 90 nm, one page is 2 kbytes (large block), and will be 4 kbytes and 8 kbytes in the future. There is a tendency to increase. For this reason, in the ECC circuit, the number of bits corrected at one time tends to increase. However, the ECC circuit has a problem that the circuit scale rapidly increases as the ECC unit increases. Therefore, in the 70 nm NAND flash memory, one page (2 kbytes) is divided into four 512-byte portions, and ECC correction is performed in four steps. Such a deviation between the page size and the ECC unit tends to become larger in the future.

例えば、ＥＣＣ回路で訂正できる不良箇所（不良ビット）の数をＸ箇所、擬似パス技術により無視する不良箇所をＹ箇所とし、１ページをＺ個のＥＣＣ単位に分割して訂正を実行する場合、Ｍ箇所の不良が１つのＥＣＣ単位に集中してもＥＣＣ訂正能力を超えることができないため、（１）式の関係が成立する。 For example, when the number of defective locations (defective bits) that can be corrected by the ECC circuit is X locations, the defective location ignored by the pseudo-pass technique is Y location, and correction is performed by dividing one page into Z ECC units, Even if M defects are concentrated in one ECC unit, the ECC correction capability cannot be exceeded, so the relationship of equation (1) is established.

Ｘ≧Ｍ …（１）
ここで、α＝Ｘ−Ｍとする。αは、後発の許容不良ビット数であり、不揮発性メモリの出荷前に実施される選別テスト後に、後発的に発生する不良ビットの許容数であり、不良数のマージンとなる。α＝０の場合、後発性のビット不良が１箇所でも発生したらＥＣＣ訂正能力を超えることになり、メモリシステムは危険な状態となる。このため、メモリシステムの用途、半導体メモリのデータリテンションの強度、例えばメモリセルに対する書き込み、消去の繰り返し実行によるメモリセルの劣化などを考慮して、通常はα＝０とすることは無い。したがって、（２）式に示すように、擬似パス技術により無視する不良箇所Ｙは、後発の許容不良ビット数αを１以上として設定される。 X ≧ M (1)
Here, α = X−M. α is the number of allowable defective bits that are generated later, and is the allowable number of defective bits that are generated later after the screening test that is performed before the shipment of the nonvolatile memory. In the case of α = 0, if a late bit failure occurs even at one location, the ECC correction capability will be exceeded, and the memory system will be in a dangerous state. For this reason, in consideration of the use of the memory system and the strength of data retention of the semiconductor memory, for example, deterioration of the memory cell due to repeated writing and erasing of the memory cell, α = 0 is not normally set. Therefore, as shown in the equation (2), the defective portion Y to be ignored by the pseudo-pass technique is set so that the number of allowable defective bits α is 1 or more.

Ｙ＝Ｘ−α， α≧１ …（２）
上述した７０ｎｍ多値（Multi-Level Cell）ＮＡＮＤ型フラッシュメモリの例において、Ｚ＝４（ページサイズ２ｋＢ／ＥＣＣ単位５１２バイト）、Ｙ＝２（２ビット擬似パス）、Ｘ＝４（４ビット／５１２バイト救済）、α＝２が実用化されている。 Y = X−α, α ≧ 1 (2)
In the example of the 70 nm multi-level cell NAND flash memory described above, Z = 4 (page size 2 kB / ECC unit 512 bytes), Y = 2 (2-bit pseudo-pass), X = 4 (4 bits / 512 bytes relief), α = 2 has been put into practical use.

前述の通り、ページサイズとＥＣＣ単位は今後ますます大きくなる傾向がある。ページサイズとＥＣＣ単位の差が大きくなると次のような問題が発生する。すなわち、擬似パス技術の許容不良ビット数の上限は（２）式で規定されるが、ページサイズとＥＣＣ単位の差が大きくなればなるほど、つまり、ＥＣＣ単位の数Ｚが大きくなればなるほど、１ページ内の１つのＥＣＣ単位にＭ個の不良が全て集中する確率は急激に小さくなる。つまり、（２）式の上限は、発生確率の非常に小さい最悪ケースにおいてもＥＣＣ回路での訂正が保証されているＭ箇所の上限となっている。実際には殆どの場合、Ｍ箇所の不良はＺ個のＥＣＣ単位内に適当に散らばっているため、（２）式を超えたＭ箇所であっても、Ｘ箇所を訂正するＥＣＣ回路で十分訂正可能である。したがって、従来技術による擬似パス技術において、Ｍ箇所の設定とＥＣＣ訂正能力Ｘの関係は、まだ十分良品として利用できる不揮発性メモリチップを不良品として判定していることになる。このため、一層の歩留まり向上が望まれている。
特開２００２−１４０８９９号公報 As described above, the page size and the ECC unit tend to become larger in the future. When the difference between the page size and the ECC unit becomes large, the following problem occurs. That is, the upper limit of the number of allowable defective bits in the pseudo-pass technique is defined by the equation (2), but as the difference between the page size and the ECC unit increases, that is, as the number Z of ECC units increases, 1 The probability that all M defects are concentrated in one ECC unit in the page is drastically reduced. That is, the upper limit of the expression (2) is the upper limit of M places where correction by the ECC circuit is guaranteed even in the worst case where the occurrence probability is very small. Actually, in most cases, defects at M locations are appropriately scattered within Z ECC units, so even with M locations exceeding Equation (2), an ECC circuit that corrects X locations can be corrected sufficiently. Is possible. Therefore, in the conventional pseudo-pass technique, the relationship between the setting of the M location and the ECC correction capability X means that a nonvolatile memory chip that can still be used as a non-defective product is determined as a defective product. For this reason, further yield improvement is desired.
JP 2002-140899 A

本発明は、一層歩留まりを向上することが可能な半導体メモリと半導体メモリシステムを提供しようとするものである。 The present invention is intended to provide a semiconductor memory and a semiconductor memory system capable of further improving the yield.

本発明の第１の態様に係る半導体メモリは、複数のブロックを有し、各ブロックは複数のページで構成され、各ページは複数のメモリセルを有する半導体メモリであって、前記ブロック内の全てのページがＮ箇所以下（Ｎは、０以上の整数）の不良ビットしか持たないブロックは、正常なブロックを示す第１のデータを記憶し、Ｎ箇所より多くの不良ビットを有するページを少なくとも１つ含み、Ｍ箇所以上（ＭはＭ＞Ｎの整数）の不良ビットを有するページを１つも持たないブロックは、擬似的に正常なブロックとして擬似パスブロックを示す第２のデータを記憶し、Ｍ箇所以上の不良ビットを含むページを少なくとも１つ含むブロックは、不良ブロックとして第３のデータを記憶することを特徴とする。 A semiconductor memory according to a first aspect of the present invention includes a plurality of blocks, each block is configured by a plurality of pages, and each page is a semiconductor memory having a plurality of memory cells, all of the blocks in the block The block having no more than N bad bits (N is an integer greater than or equal to 0) stores first data indicating a normal block, and at least one page having more bad bits than N places is stored. A block having no defective page at least M locations (M is an integer of M> N) stores second data indicating a pseudo-pass block as a pseudo-normal block, and M A block including at least one page including defective bits at more than one location stores the third data as a defective block.

本発明の第２の態様に係る半導体メモリシステムは、第１の形態の半導体メモリ及びエラー訂正機能を有するコントローラを搭載した半導体メモリシステムであって、前記コントローラは、前記第１のデータが記憶されたブロックは、正常ブロックとして使用し、前記第３のデータが記憶されたブロックは不良ブロックとして識別して使用せず、前記第２のデータが記憶されたブロックは、各ページのエラー訂正単位毎にテストを実行し、エラー訂正単位毎に検出される不良ビットの数がエラー訂正可能な数よりも大きい場合、不良ブロックとして認識して使用せず、全てのエラー訂正単位の中にある不良ビットの数がエラー訂正可能な数以下である場合、利用可能なブロックとして使用することを特徴とする。 A semiconductor memory system according to a second aspect of the present invention is a semiconductor memory system including the semiconductor memory according to the first embodiment and a controller having an error correction function, and the controller stores the first data. The block in which the third data is stored is not used as a defective block. The block in which the second data is stored is used for each error correction unit of each page. If the number of bad bits detected for each error correction unit is larger than the number that can be corrected, the bad bits in all error correction units are not recognized and used as a bad block. If the number is less than the number that can be corrected, it is used as an available block.

本発明によれば、一層歩留まりを向上することが可能な半導体メモリと半導体メモリシステムを提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor memory and semiconductor memory system which can improve a yield further can be provided.

以下、本発明の実施の形態について、図面を参照して説明する。 Embodiments of the present invention will be described below with reference to the drawings.

以下の実施形態は、ＮＡＮＤ型フラッシュメモリを用いて説明する。しかし、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、その他の不揮発性メモリにも本実施形態を適用可能である。 The following embodiments will be described using a NAND flash memory. However, the present embodiment is not limited to the NAND flash memory, and the present embodiment can be applied to other nonvolatile memories.

図２は、本実施形態が適用される記憶装置、例えばメモリカードの一例を示している。 FIG. 2 shows an example of a storage device to which the present embodiment is applied, for example, a memory card.

図２において、ホスト機器（以下、ホストと称す）１０は、接続されるメモリカードをアクセスするためのハードウェア及びソフトウェア（システム）を備えている。このホスト１０は、メモリカード１に対して、データリード、データライト、データ消去等のアクセスを行う。 In FIG. 2, a host device (hereinafter referred to as a host) 10 includes hardware and software (system) for accessing a connected memory card. The host 10 accesses the memory card 1 such as data read, data write, and data erase.

メモリカード１は、ホスト１０に接続されたとき、電源が供給されて動作し、ホスト１０からのアクセスに応じた処理を行う。例えば、データリード、データライト、データ消去等のアクセスでは、物理アドレスと論理アドレスのマッピング、ＥＣＣエラー訂正、ＮＡＮＤ型フラッシュメモリへのアクセス、といった処理を行う。 When the memory card 1 is connected to the host 10, the memory card 1 operates by being supplied with power, and performs processing according to access from the host 10. For example, in accesses such as data read, data write, and data erase, processing such as mapping of physical addresses and logical addresses, ECC error correction, and access to the NAND flash memory is performed.

このメモリカード１は、前述したようにＮＡＮＤ型フラッシュメモリ２及びコントローラ３を有している。 As described above, the memory card 1 includes the NAND flash memory 2 and the controller 3.

コントローラ３は、メモリインタフェース部４、ホストインタフェース部５、バッファ６、ＣＰＵ７、ＲＯＭ（Read Only Memory）８、及びＲＡＭ（Random Access Memory）９、エラー訂正回路（ＥＣＣ回路）１１を有している。 The controller 3 includes a memory interface unit 4, a host interface unit 5, a buffer 6, a CPU 7, a ROM (Read Only Memory) 8, a RAM (Random Access Memory) 9, and an error correction circuit (ECC circuit) 11.

メモリインタフェース部４は、コントローラ３とＮＡＮＤ型フラッシュメモリ２との間のインタフェース処理を行う。ホストインタフェース部５は、コントローラ３とホスト１０との間のインタフェース処理を行う。 The memory interface unit 4 performs interface processing between the controller 3 and the NAND flash memory 2. The host interface unit 5 performs interface processing between the controller 3 and the host 10.

バッファ６は、ホスト１０から送られてくるデータをＮＡＮＤ型フラッシュメモリ２へ書き込む際に、一定量（例えば１ページ分）のデータを一時的に記憶したり、ＮＡＮＤ型フラッシュメモリ２から読み出されるデータをホスト１０へ送り出す際に、一定量のデータを一時的に記憶したりする。ＥＣＣ回路１１は、ＮＡＮＤ型フラッシュメモリ２から読み出されたデータのエラーを訂正する。エラー訂正の方式は、例えば、リードソロモン方式や、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）方式が適用されるが、他の方式を適用することも可能である。 The buffer 6 temporarily stores a certain amount (for example, one page) of data when data sent from the host 10 is written to the NAND flash memory 2, or data read from the NAND flash memory 2. When a message is sent to the host 10, a certain amount of data is temporarily stored. The ECC circuit 11 corrects an error in data read from the NAND flash memory 2. For example, a Reed-Solomon method or a BCH (Bose-Chaudhuri-Hocquenghem) method is applied as an error correction method, but other methods can also be applied.

ＣＰＵ７は、メモリカード１全体の動作を司るものである。このＣＰＵ７は、例えばメモリカード１に電源が供給された場合、ＲＯＭ８に格納されているファームウェア（制御プログラム）に従って処理を開始する。即ち、ＣＰＵ７は、処理に必要な各種テーブル（管理データ）をＲＡＭ９上に作成したり、ホスト１０からの書き込みコマンド、読み出しコマンド、消去コマンドを受けてＮＡＮＤ型フラッシュメモリ２上の該当領域をアクセスしたり、ＮＡＮＤ型フラッシュメモリ２をアクセスするにあたってホストからの論理アドレスと物理アドレスとを変換したり、バッファ６を通じてデータ転送処理を制御したりする。 The CPU 7 controls the operation of the entire memory card 1. For example, when power is supplied to the memory card 1, the CPU 7 starts processing according to firmware (control program) stored in the ROM 8. That is, the CPU 7 creates various tables (management data) necessary for processing on the RAM 9 and accesses the corresponding area on the NAND flash memory 2 in response to a write command, a read command, and an erase command from the host 10. When the NAND flash memory 2 is accessed, the logical address and physical address from the host are converted, and the data transfer process is controlled through the buffer 6.

ＲＯＭ８は、ＣＰＵ７により使用される制御プログラムなどを格納するメモリである。ＲＡＭ９は、ＣＰＵ７の作業エリアとして使用され、各種のテーブル等を記憶する揮発性メモリである。 The ROM 8 is a memory that stores a control program used by the CPU 7. The RAM 9 is a volatile memory that is used as a work area for the CPU 7 and stores various tables and the like.

尚、図２に示す例は、ページサイズが例えば４ｋバイト／ページであり、１２４ページ＝５１２ｋバイトの大きさのブロックを４ｋブロック持つ２Ｇバイト（＝１６Ｇビット）のＮＡＮＤ型フラッシュメモリの場合であり、ＥＣＣ回路１１は、５１２バイト当り４箇所を訂正することが可能であるとする。 The example shown in FIG. 2 is a case of a 2 Gbyte (= 16 Gbit) NAND flash memory having a page size of, for example, 4 kbytes / page and 124 pages = 4 kblocks of 512 kbytes in size. It is assumed that the ECC circuit 11 can correct four locations per 512 bytes.

本実施形態は、以下の２つのステップに別けてＮＡＮＤ型フラッシュメモリの救済を最大限に効率化したシステムを実現する。 The present embodiment realizes a system in which the relief of the NAND flash memory is made maximally efficient by dividing into the following two steps.

第１のステップは、ＮＡＮＤ型フラッシュメモリの選別テストである。この選別テストは、例えば図２に示すＮＡＮＤ型フラッシュメモリ２の製造時に行われる。 The first step is a NAND flash memory selection test. This selection test is performed, for example, at the time of manufacturing the NAND flash memory 2 shown in FIG.

第２のステップは、第１のステップにより選別されたＮＡＮＤ型フラッシュメモリ２を、図２に示すように、例えばコントローラを含むメモリカードとして組み立てた状態で行うテストである。第２のステップにおけるテストは、製品の出荷前、又は出荷後のいずれでもよい。さらに、第２のステップにおけるテストは、例えばメモリカードシステムのイニシャライズ動作など電源投入後の通常の動作の一部として実行しても良い。 The second step is a test performed in a state in which the NAND flash memory 2 selected in the first step is assembled as a memory card including a controller, for example, as shown in FIG. The test in the second step may be performed before shipment of the product or after shipment. Further, the test in the second step may be executed as part of a normal operation after power-on such as an initialization operation of the memory card system.

（第１のステップ）
図３は、第１のステップとしての選別テストの構成を示している。この選別テストは、メモリテスタ２１を用いて行われる。すなわち、ＮＡＮＤ型フラッシュメモリ２にメモリテスタ２１が接続され、擬似パス技術によりページ当りＮビットのエラーが許容されたＮＡＮＤ型フラッシュメモリ２の各ブロックを構成する全てのページにテストデータを書き込み、書き込み後の状態をチェックする。このチェック結果により、正常ブロック（以下、パスブロックと称す）、不良ブロック、擬似パスＢブロックの３種類のカテゴリーに分けられる。ここで、擬似パスＢブロックとは、擬似パス技術により、不良ブロックに設定されたブロックより、ＥＣＣによる訂正を前提として使用可能となる可能性があると判断されたブロックである。各カテゴリーの定義は以下の通りである。 (First step)
FIG. 3 shows the configuration of the screening test as the first step. This selection test is performed using the memory tester 21. That is, the memory tester 21 is connected to the NAND flash memory 2 and the test data is written and written to all pages constituting each block of the NAND flash memory 2 in which an N-bit error per page is allowed by the pseudo-pass technique. Check later state. According to this check result, it is divided into three categories: normal blocks (hereinafter referred to as pass blocks), defective blocks, and pseudo-pass B blocks. Here, the pseudo-pass B block is a block determined by the pseudo-pass technique that is likely to be usable on the premise of correction by ECC from a block set as a defective block. The definition of each category is as follows.

（１）ブロック内の全ページに全く不良を含まないブロック(完全パスブロック)、およびＮ個以下の不良ビットしか持たないブロック(擬似パスプロック)は、パスブロックとする。 (1) A block that does not include any defects in all pages in the block (complete pass block) and a block that has no more than N defective bits (pseudo pass block) are pass blocks.

（２）Ｎ個より多くの不良を持つページを少なくとも１つ含み、Ｍ個以上（Ｍは、Ｍ＞Ｎの整数）の不良ビットを持つページを１つも持たないブロックは、擬似的に正常なブロックである擬似パスＢブロックとする。 (2) A block that includes at least one page having more than N defects and does not have any page having M or more defective bits (M is an integer of M> N) is pseudo-normal. The block is a pseudo path B block.

（３）Ｍ箇所以上の不良ビットを有するページを１つでも含むブロックは、不良ブロックとする。 (3) A block including at least one page having M or more defective bits is defined as a defective block.

このようなカテゴリーに分けされた各ブロックは、カテゴリーに応じてマーキングされる。 Each block divided into such categories is marked according to the category.

図４は、マーキングの一例を示している。各ブロックの例えば先頭のページに不良マーク記憶領域３１が設けられている。パスブロックの不良マーク記憶領域３１には、例えば“ＦＦ”（１６進）が記憶され、不良ブロックの不良マーク記憶領域３１には、例えば“００”が記憶され、擬似パスＢブロックの不良マーク記憶領域３１には、例えば“０Ｆ”が記憶される。 FIG. 4 shows an example of marking. For example, a defective mark storage area 31 is provided on the first page of each block. For example, “FF” (hexadecimal) is stored in the defective mark storage area 31 of the pass block, and “00”, for example, is stored in the defective mark storage area 31 of the defective block, and the defective mark storage of the pseudo-pass B block. For example, “0F” is stored in the area 31.

図１は、メモリテスタ２１の動作を示すものであり、選別テストのフローチャートを示している。図１を用いて選別テストについて説明する。 FIG. 1 shows the operation of the memory tester 21 and shows a flowchart of the selection test. The screening test will be described with reference to FIG.

尚、図１に示す例は、１ページのサイズが例えば４ｋバイトであり、１２４ページ＝５１２ｋバイトの大きさのブロックを４ｋブロック持つ２Ｇバイト（＝１６Ｇビット）のＮＡＮＤ型フラッシュメモリの場合であり、ＥＣＣ回路１１は、５１２バイト当り４箇所を訂正可能であるとする。また、擬似パスの規定値として許容不良ビット数が２であり、擬似パスＢの規定値としての許容不良ビット数Ｍ、Ｎを、それぞれＭ＝６、Ｎ＝３とし、後発の許容不良ビット数αをα＝１に設定した場合である。 The example shown in FIG. 1 is a case of a 2 Gbyte (= 16 Gbit) NAND flash memory in which the size of one page is, for example, 4 kbytes and 124 pages = 4 kblocks having a size of 512 kbytes. The ECC circuit 11 can correct four locations per 512 bytes. In addition, the number of allowable defective bits is 2 as the specified value of the pseudo path, the number of allowable defective bits M and N as the specified value of the pseudo path B is M = 6 and N = 3, respectively, This is a case where α is set to α = 1.

先ず、ブロックアドレスＢが“０”に初期設定される（Ｓ１）。この後、ページアドレスＰが“０”に初期設定され、ブロックアドレス“０”、ページアドレス“０”の不良マーク記憶領域３１にパスブロックを示すデータ“ＦＦ”が書き込まれる（Ｓ２）。次いで、ブロックアドレス“０”、ページアドレス“０”のテストが実行される（Ｓ３）。このテストは、例えばブロックアドレス“０”、ページアドレス“０”にテストデータが書き込まれ、この書き込まれたデータがベリファイされる。ベリファイの結果、ページ内の不良ビットの数が、６個以上かどうかが判別される（Ｓ４）。この結果、ページ内の不良ビットの数が６個以上である場合、前記不良マーク記憶領域３１のデータが不良ブロックを示すデータ“００”に書き換えられる。 First, the block address B is initialized to “0” (S1). Thereafter, the page address P is initialized to “0”, and data “FF” indicating the pass block is written in the defective mark storage area 31 of the block address “0” and the page address “0” (S2). Next, the test of the block address “0” and the page address “0” is executed (S3). In this test, for example, test data is written to a block address “0” and a page address “0”, and the written data is verified. As a result of the verification, it is determined whether or not the number of defective bits in the page is 6 or more (S4). As a result, when the number of defective bits in the page is 6 or more, the data in the defective mark storage area 31 is rewritten with data “00” indicating a defective block.

一方、前記ステップＳ４において、ページ内の不良ビット数が６個未満である場合、ページ内の不良ビット数が、４個以上かどうかが判別される（Ｓ６）。この結果、不良ビット数が４個以上である場合、前記不良マーク記憶領域３１のデータが擬似パスＢブロックを示すデータ“０Ｆ”に書き換えられる（Ｓ７）。また、ページ内の不良ビット数が、３個以下である場合、このページは正常であるため、不良マーク記憶領域３１のデータは、パスブロックを示す“ＦＦ”のまま書き換えられない。この後、ページアドレスＰが最終ページかどうか判別される（Ｓ８）。この結果、最終ページではない場合、ページアドレスＰがインクリメントされて（Ｓ９）、ステップＳ３に移行され、次のページのテストが上記と同様に実行される。 On the other hand, if the number of defective bits in the page is less than 6 in step S4, it is determined whether or not the number of defective bits in the page is 4 or more (S6). As a result, when the number of defective bits is 4 or more, the data in the defective mark storage area 31 is rewritten to data “0F” indicating the pseudo pass B block (S7). If the number of defective bits in the page is 3 or less, the page is normal and the data in the defective mark storage area 31 remains “FF” indicating the pass block and cannot be rewritten. Thereafter, it is determined whether or not the page address P is the last page (S8). As a result, if it is not the last page, the page address P is incremented (S9), the process proceeds to step S3, and the test for the next page is executed in the same manner as described above.

また、最終ページである場合、及び前記不良ブロックが検出され、不良マーク記憶領域３１に不良ブロックを示す“００”を書き込んだ場合、最終ブロックであるかが判別される（Ｓ６）。この結果、最終ブロックではない場合、ブロックアドレスＢがインクリメントされ（Ｓ７）、前記ステップＳ２に移行される。次のブロックについて上記と同様の処理が実行される。 If it is the last page, and if the defective block is detected and “00” indicating the defective block is written in the defective mark storage area 31, it is determined whether it is the final block (S6). As a result, if it is not the last block, the block address B is incremented (S7), and the process proceeds to step S2. The same processing as described above is executed for the next block.

上記動作により、図４に示すように、各ブロックの不良マーク記憶領域３１にブロックの状態を示すマークが記憶される。 With the above operation, as shown in FIG. 4, a mark indicating the state of the block is stored in the defective mark storage area 31 of each block.

図５は、図１のステップＳ３の具体例を示している。この変形例は、書き込みのエラー数を出力する機能を有するＮＡＮＤ型フラッシュメモリに適用される。 FIG. 5 shows a specific example of step S3 of FIG. This modification is applied to a NAND flash memory having a function of outputting the number of write errors.

図５において、先ず、テストデータとしての書き込みデータを受け、この書き込みデータが例えばラッチ回路に保持される（Ｓ３−１）。次に、この保持された書き込みデータは、指定されたブロックの指定されたページに書き込まれる（Ｓ３−２）。この後、書き込まれたデータが読み出され（Ｓ３−３）、ラッチ回路に保持された書き込みデータと比較される（Ｓ３−４）。この比較の結果、書き込みデータと異なる読み出しデータ、すなわち、エラーデータ数が求められて出力される（Ｓ３−５）。この出力されたエラーデータ数に基づき、図１に示す処理が実行される。 In FIG. 5, first, write data as test data is received, and this write data is held in, for example, a latch circuit (S3-1). Next, the held write data is written to the designated page of the designated block (S3-2). Thereafter, the written data is read (S3-3) and compared with the write data held in the latch circuit (S3-4). As a result of this comparison, read data different from the write data, that is, the number of error data is obtained and output (S3-5). Based on the number of output error data, the process shown in FIG. 1 is executed.

図６は、上記ステップＳ４、Ｓ６の具体例を示している。前述した擬似パス機能を有するＮＡＮＤ型フラッシュメモリは、ベリファイ読み出しの結果、全ビットの書き込みがパスしたかどうかの情報と、エラー数を出力することができる。この例は、擬似パス機能を用いて、予め許容不良ビット数（規定値とも言う）を設定した状態において、データの書き込み、及びベリファイを実行し、設定した許容不良ビット数以内で、書き込みが終了したかどうかを判別する。この判断結果に応じて不良ブロック、擬似パスＢブロック、又はパスブロックを判別する。 FIG. 6 shows a specific example of steps S4 and S6. The NAND flash memory having the pseudo pass function described above can output information indicating whether or not all bits have been written and the number of errors as a result of the verify read. In this example, using the pseudo pass function, data writing and verification are executed in a state where the allowable number of defective bits (also referred to as a specified value) is set in advance, and the writing is completed within the set allowable number of defective bits. Determine if you did. A defective block, a pseudo-pass B block, or a pass block is determined according to the determination result.

図５において、先ず、擬似パスＢとして認定する許容不良ビット数が、例えば“５”に設定される（Ｓ４−１）。この後、テストデータが指定されたブロックの指定されたページに書き込まれる（Ｓ４−２）。この書き込まれたデータはベリファイが例えば規定回数繰り返される（Ｓ４−３）。このベリファイの結果、不良ビット数が擬似パスＢの規定値を超える場合、不良ブロックとして、不良マーク記憶領域３１に不良ブロックを示すマーク“００”が書き込まれる（Ｓ５）。 In FIG. 5, first, the number of allowable defective bits recognized as the pseudo path B is set to, for example, “5” (S4-1). Thereafter, the test data is written to the designated page of the designated block (S4-2). The written data is repeatedly verified a specified number of times, for example (S4-3). As a result of this verification, when the number of defective bits exceeds the prescribed value of the pseudo pass B, a mark “00” indicating a defective block is written in the defective mark storage area 31 as a defective block (S5).

一方、上記ベリファイの結果、擬似パスＢの規定値以内である場合、擬似パスＢとして認定する許容不良ビット数が、例えば“３”に設定される（Ｓ６−１）。この後、テストデータが指定されたブロックの指定されたページに書き込まれる（Ｓ６−２）。この書き込まれたデータはベリファイが例えば規定回数繰り返される（Ｓ６−３）。このベリファイの結果、不良ビット数が擬似パスＢの規定値を超える場合、擬似パスとして、不良マーク記憶領域３１に擬似パスブロックを示すマーク“０Ｆ”が書き込まれる（Ｓ７）。また、ベリファイの結果、エラー数が擬似パスＢの規定値以下である場合、パスブロックと判断される。 On the other hand, if the result of the verification is within the specified value of the pseudo path B, the number of allowable defective bits recognized as the pseudo path B is set to, for example, “3” (S6-1). Thereafter, the test data is written to the designated page of the designated block (S6-2). The written data is repeatedly verified a specified number of times, for example (S6-3). As a result of this verification, if the number of defective bits exceeds the prescribed value of the pseudo pass B, a mark “0F” indicating a pseudo pass block is written in the defective mark storage area 31 as a pseudo pass (S7). If the number of errors is equal to or less than the specified value of the pseudo path B as a result of the verification, it is determined as a path block.

（第２のステップ）
第２のステップは、上述したように、上記マーキングされたＮＡＮＤ型フラッシュメモリと擬似パス機能を有するコントローラとを組み合わせて例えばメモリカードシステムに組み立てた後、図２に示すコントローラ３がＮＡＮＤ型フラッシュメモリ２の全ブロックをサーチして各ブロックのマーキングを検出し、以下の処理を実行する。尚、第２のステップにおいて、不良ビット数Ｍ、Ｎの定義は、第１のステップと同様であるとする。 (Second step)
As described above, the second step is to combine the marked NAND flash memory and the controller having a pseudo-pass function into a memory card system, for example, and then the controller 3 shown in FIG. The whole block of 2 is searched to detect the marking of each block, and the following processing is executed. In the second step, the definitions of the number of defective bits M and N are the same as in the first step.

（１）パスブロックは、そのまま使用する。 (1) The pass block is used as it is.

（２）不良ブロックは、一切使用しない。 (2) Do not use any bad blocks.

（３）擬似パスＢブロックは、各ページに以下の処理を実施する。 (3) The pseudo pass B block performs the following processing on each page.

各ページに含まれるＺ（＝８）個のＥＣＣ単位それぞれについて、データの書き込み、読み出しを実行し、ＥＣＣ単位毎に検出される不良ビット数がＥＣＣ回路で訂正可能な数−（後発の許容不良ビット数α）よりも大きい場合、そのブロックを不良ブロックとして認識し、以後使用しない。また、全てのＥＣＣ単位毎に検出される不良ビット数がＥＣＣ回路で訂正可能な数以下である場合、そのブロックは利用可能ブロックとして以後使用する。 For each of Z (= 8) ECC units included in each page, data is written and read, and the number of defective bits detected for each ECC unit is the number that can be corrected by the ECC circuit- (later allowable defect) If the number of bits is greater than α), the block is recognized as a defective block and is not used thereafter. If the number of defective bits detected for every ECC unit is less than or equal to the number correctable by the ECC circuit, the block is used as an available block.

上述したように、擬似パスＢブロック内の一部のページは、ＥＣＣ回路により訂正可能な範囲で不良ビット数を含むため、後発的に不良ビットが増加した場合、ＥＣＣ回路により訂正することが困難となる。このような場合においても、擬似パスＢブロックの状態をコントローラがテストして状態をチェックすることにより、不良ブロックの救済を可能とする。 As described above, some pages in the pseudo-pass B block include the number of defective bits within a range that can be corrected by the ECC circuit. Therefore, when the number of defective bits increases later, it is difficult to correct by the ECC circuit. It becomes. Even in such a case, the controller can test the state of the pseudo-pass B block and check the state, so that the defective block can be relieved.

図７は、コントローラ３の動作の一例を示している。 FIG. 7 shows an example of the operation of the controller 3.

図７において、先ず、擬似パスＢブロックの許容不良ビット数がＮ個に設定される（Ｓ１１）。次に、擬似パス機能を用いてＮＡＮＤ型フラッシュメモリ２の書き込み対象ブロックの１つのページにテストデータが書き込まれる（Ｓ１２）。この後、ＮＡＮＤ型フラッシュメモリ２に対してステータス読み出しを実行して、書き込みの良否を示すステータスを読み出し（Ｓ１３）、ステータスの確認を行う（Ｓ１４）。すなわち、読み出されたステータスが“正常（パス）”を示す場合、次のブロックの処理に移行される（Ｓ２４）。また、読み出されたステータスが“失敗（フェイル）”を示す場合、擬似パスＢブロックの許容不良ビット数をＭ（＞Ｎ）個に設定する（Ｓ１５）。 In FIG. 7, first, the allowable number of defective bits in the pseudo path B block is set to N (S11). Next, test data is written to one page of the write target block of the NAND flash memory 2 using the pseudo-pass function (S12). Thereafter, status reading is executed on the NAND flash memory 2 to read the status indicating the quality of writing (S13), and the status is confirmed (S14). That is, when the read status indicates “normal (pass)”, the process proceeds to the next block (S24). When the read status indicates “failure (fail)”, the number of allowable defective bits of the pseudo path B block is set to M (> N) (S15).

つまり、擬似パスＢブロック内の一部のページは、Ｎ個より多い不良ビットを含むため、ステータスが“不良”となる場合がある。また、”パス”と判別されたブロックも、後発的な不良ビットの発生により、不良ビット数がＮ個より多くなることもある。このような場合であっても、エラー訂正が可能であれば、擬似パスＢブロックとして使用することが可能となる。このため、上記擬似パスＢブロックの許容不良ビット数をＭ個に設定した後、擬似パス機能を用いてＮＡＮＤ型フラッシュメモリにテストデータが再度書き込まれる（Ｓ１６）。次いで、ＮＡＮＤ型フラッシュメモリ２に対してステータス読み出しを実行して、書き込みの良否を示すステータスを読み出し（Ｓ１７）、ステータスの確認を行う（Ｓ１８）。 That is, some pages in the pseudo-pass B block include more than N defective bits, so the status may be “bad”. In addition, the number of defective bits may also be greater than N in a block determined as “pass” due to the occurrence of defective bits later. Even in such a case, if error correction is possible, it can be used as a pseudo path B block. For this reason, after setting the number of allowable defective bits of the pseudo-pass B block to M, test data is written again into the NAND flash memory using the pseudo-pass function (S16). Next, status reading is executed on the NAND flash memory 2 to read the status indicating the quality of writing (S17), and the status is confirmed (S18).

すなわち、読み出されたステータスが“不良”を示す場合、以後、書き込み対象のブロックを不良ブロックとして取り扱う（Ｓ２２）。また、読み出されたステータスが”パス”を示す場合、ＮＡＮＤ型フラッシュメモリ２からデータを読み出して（Ｓ１９）、ＥＣＣ回路１１によりデータのエラー訂正を実行し（Ｓ２０）、エラー訂正が可能であるかを確認する（Ｓ２１）。この結果、エラー訂正が可能な場合は、以後、書き込み対象のブロックを擬似パスＢブロックとして取り扱う（Ｓ２３）。また、エラー訂正が不可能な場合、以後、書き込み対象のブロックを不良ブロックとして取り扱う（Ｓ２２）。この後、全ブロックのテストが終了してない場合、次のブロックに対して上記と同様の動作が実行される（Ｓ２４）。 That is, when the read status indicates “defective”, the block to be written is treated as a defective block (S22). If the read status indicates “pass”, data is read from the NAND flash memory 2 (S19), and error correction of the data is executed by the ECC circuit 11 (S20). (S21). As a result, if error correction is possible, the writing target block is handled as a pseudo-pass B block (S23). If error correction is impossible, the writing target block is treated as a defective block (S22). Thereafter, when all the blocks have not been tested, the same operation as described above is performed on the next block (S24).

上記実施形態によれば、第１のステップにおいて、擬似パス機能を用いて、ＮＡＮＤ型フラッシュメモリのブロックをパスブロック、不良ブロック、擬似パスＢブロックの３つのカテゴリーに分け、第１のステップにより、３つのカテゴリーに分けられたブロックを含むＮＡＮＤ型フラッシュメモリを例えばメモリカードに組み込んだ状態で、第２のステップにおいて、擬似パスＢブロックについて、ＥＣＣ単位毎に検出される不良箇所の数がＥＣＣ訂正可能な数−（不良ビット数α）よりも大きい場合、不良ブロックとして使用せず、ＥＣＣ訂正可能な数以下である場合、使用可能ブロックとしている。このため、従来の擬似パス技術により不良ブロックとされたブロックを擬似パスＢブロックとして使用可能としている。したがって、不良ブロックの救済効率を向上することができ、歩留まりを向上させることができる。 According to the above embodiment, in the first step, using the pseudo-pass function, the NAND flash memory block is divided into three categories: a pass block, a defective block, and a pseudo-pass B block. In the second step, NAND-type flash memory including blocks divided into three categories is incorporated in a memory card, for example, the number of defective parts detected per ECC unit for the pseudo-pass B block in the second step is ECC corrected. When it is larger than the possible number-(number of defective bits α), it is not used as a defective block, and when it is equal to or less than the number that can be corrected by ECC, it is determined as a usable block. For this reason, a block that has been determined to be a bad block by the conventional pseudo-pass technique can be used as a pseudo-pass B block. Therefore, the repair efficiency of defective blocks can be improved and the yield can be improved.

また、後発的に不良ビット数が増加した場合においても、エラー訂正が可能な範囲で、擬似パスＢブロックを使用することができる。したがって、従来、不良ブロックとして使用できなかったブロックを救済することができ、歩留まりを向上することができる。 In addition, even when the number of defective bits increases later, the pseudo-pass B block can be used within a range where error correction is possible. Therefore, a block that could not be used as a defective block in the past can be relieved, and the yield can be improved.

上記実施形態の効果を具体的に説明する。以下の説明は、ページサイズが４ｋバイト／ページ、１２５ページ＝５１２ｋバイトの大きさのブロックを４ｋブロック持つ２Ｇバイト（＝１６Ｇｂｉｔ）のＮＡＮＤ型フラッシュメモリの場合を前提とする。さらに、このＮＡＮＤ型フラッシュメモリは、前述した第１のステップにおいて、擬似パス機能の許容不良ビット数を、Ｎ＝３、Ｍ＝６、後発の許容不良ビット数α＝１を採用した場合であり、５１２Ｂ当たり４ｂｉｔ訂正可能なＥＣＣ回路を前提としている。 The effect of the said embodiment is demonstrated concretely. The following description is based on the assumption of a 2 Gbyte (= 16 Gbit) NAND flash memory having a 4 k block with a page size of 4 kbytes / page and 125 pages = 512 kbytes. Further, this NAND flash memory is a case where the number of allowable defective bits of the pseudo-pass function is N = 3, M = 6, and the number of allowable allowable defective bits α = 1 in the first step described above. An ECC circuit capable of correcting 4 bits per 512 B is assumed.

この例の場合、５１２バイト当たりに１ビットでもエラーを含む率（生エラー率）を、１／１０とすると、１ページ（４Ｋバイト）中に発生するエラーの数と、その発生率、平均発生数、累積発生数は図８に示すようになる。ここで、使用した１／１０という値は、従来のＮＡＮＤ型フラッシュメモリのエラー率と同程度のエラー率を仮定したとき、適切なＥＣＣ回路を用いて許容されるエラー率として通常用いられている一般的な値である。 In this example, if the rate that includes even one bit per 512 bytes (raw error rate) is 1/10, the number of errors that occur in one page (4 Kbytes), the occurrence rate, and the average occurrence The number and the cumulative number of occurrences are as shown in FIG. Here, the value of 1/10 used is normally used as an error rate allowed using an appropriate ECC circuit, assuming an error rate comparable to that of a conventional NAND flash memory. It is a general value.

図８に示すように、１箇所もエラーがないページが、４３．０％（５１２バイト当たりに全くエラーのない確率は、９／１０。４Ｋバイト（５１２＊８）中に全くエラーがない確率（発生率）は、（９／１０）^８＝０．４３０）、１箇所エラーを有するページが、３８．３％、…、以下、５箇所エラーを有するページ数が２１４個、６箇所エラーを有するページ数が１２個、それ以上エラーを持つページは無視できる程度に少ない。 As shown in FIG. 8, 43.0% of pages with no error at one location (the probability of no error per 512 bytes is 9/10. The probability of no error in 4 Kbytes (512 * 8)) (Occurrence rate) is (9/10) ⁸ = 0.430) 38.3% of pages with 1 location error, ..., below, 214 pages with 5 location errors, 6 location errors There are 12 pages, and there are few pages that have more errors than can be ignored.

５箇所以上エラーを有するページ数は、全体のページ数に比べて非常に少ない。すなわち、０．０４０％であるため、１つのブロックに、５箇所以上エラーを有する不良ページが２個以上ある確率は無視できる程度に小さい。すなわち、５箇所以上エラーを有するページを１つでも含むブロックは、２２６（＝２１４＋１２）個あり、６箇所以上のエラーを持つページを含むブロックはその内１２個のみである。 The number of pages having errors at five or more locations is very small compared to the total number of pages. That is, since it is 0.040%, the probability that there are two or more defective pages having five or more errors in one block is small enough to be ignored. That is, there are 226 (= 214 + 12) blocks including at least one page having errors at five or more locations, and only 12 blocks including pages having errors at six or more locations.

５箇所エラーを有するページを含むブロックは２１４個ある。それらの中で、５箇所のエラー全てが、１つのＥＣＣ単位（５１２Ｂ）に集中している確率は、
_８Ｃ_１＊（１／８）^５＝１／４０９６
である。したがって、２１４個のブロックのうち５箇所のエラーが全て１つのＥＣＣ単位に集中しているブロックは、平均０．０５２個しかない。 There are 214 blocks that contain a page with a 5-point error. Among them, the probability that all five errors are concentrated in one ECC unit (512B) is
₈ C ₁ * (1/8) ⁵ = 1/4096
It is. Therefore, the average number of blocks in which five errors out of 214 blocks are all concentrated in one ECC unit is only 0.052.

また、４箇所のエラーが、１つのＥＣＣ単位（５１２Ｂ）に集中している確率は、
_８Ｃ_１＊（１／８）^４＊_７Ｃ_１＊（１／８）＝７／４０９６
であり、２１４個のブロックのうち平均０．３７個ある。 In addition, the probability that four errors are concentrated in one ECC unit (512B) is
₈ C ₁ * (1/8) ⁴ * ₇ C ₁ * (1/8) = 7/4096
There is an average of 0.37 out of 214 blocks.

したがって、４箇所以上のエラーが１つのＥＣＣ単位（５１２Ｂ）に集中しているブロックは、２１４個のブロックのうち平均０．４２個ある。 Accordingly, there are an average of 0.42 blocks out of 214 blocks in which errors at four or more locations are concentrated in one ECC unit (512B).

上記第２のステップにおいて、コントローラ３による救済アルゴリズムより求められる、真の不良ブロック数は、以下の（１）及び（２）の２種類の不良ブロック数の合計としてカウントできる。 In the second step, the true number of defective blocks obtained from the repair algorithm by the controller 3 can be counted as the sum of the following two types of defective blocks (1) and (2).

（１）６箇所以上のエラーを含むページ（４ＫＢ）を持つブロック。これは平均１２個ある。 (1) A block having a page (4 KB) including errors at six or more locations. There are 12 on average.

（２）５箇所のエラーを含むページを有し、５箇所のうちの４箇所以上が１つのＥＣＣ単位（５１２Ｂ）に集中しているページを有するブロック。これは平均１個以下（０．４２個）。 (2) A block having pages including errors at five locations and having pages where four or more of the five locations are concentrated in one ECC unit (512B). This is an average of 1 or less (0.42).

上記（２）の意味は、５箇所のエラーを含むページを持つブロックのうち、２１３個のブロックは１つのＥＣＣ単位に集中したエラー箇所が３箇所以下しかなく、これらは救済して使用することができることを意味する。 The meaning of (2) above is that 213 blocks out of blocks with 5 error-containing pages have only 3 or less error locations concentrated in one ECC unit, and these should be used in relief. Means you can.

こうして、従来では不良として不使用とされていた５箇所以上の不良を持つページを含む２２６（＝２１４＋１２）個のブロックのうち、２１３個はＥＣＣにより救済可能なブロックとして利用可能となる。つまり、これまで不良とされていたブロックのうち、９４．２％は利用可能となり、ＮＡＮＤ型フラッシュメモリの歩留まりを大幅に改善することができる。 In this way, 213 out of 226 (= 214 + 12) blocks including pages having defects at five or more locations, which were conventionally regarded as non-use as defects, can be used as blocks that can be relieved by ECC. That is, 94.2% of the blocks that have been regarded as defective so far can be used, and the yield of the NAND flash memory can be greatly improved.

尚、前記コントローラ３が、擬似パスＢブロックを扱うことができない場合、擬似パスＢブロックは不良ブロックであると識別され、使用されない。このため、擬似パスＢブロックを有するＮＡＮＤ型フラッシュメモリを、擬似パスＢブロックを扱うことができないコントローラ３にも適用することができる。 If the controller 3 cannot handle the pseudo path B block, the pseudo path B block is identified as a bad block and is not used. For this reason, the NAND flash memory having the pseudo path B block can also be applied to the controller 3 that cannot handle the pseudo path B block.

図９は、コントローラ３の動作を示す第１の変形例である。 FIG. 9 is a first modification showing the operation of the controller 3.

図９において、先ず、擬似パスＢの許容不良ビット数がＭ個に設定される（Ｓ３１）。次に、擬似パス機能を用いてＮＡＮＤ型フラッシュメモリにテストデータが書き込まれる（Ｓ３２）。この後、ＮＡＮＤ型フラッシュメモリに対してステータ読み出しを実行し（Ｓ３３）、ステータスを確認する（Ｓ３４）。この結果、読み出されたステータスが“パス”を示す場合、次のブロックの処理に移行される（Ｓ３６）。また、読み出されたステータスが“不良”を示す場合、書き込み対象のブロックを不良ブロックとして取り扱う（Ｓ３５）。この後、次のブロックの処理に移行される（Ｓ３６）。 In FIG. 9, first, the allowable number of defective bits in the pseudo path B is set to M (S31). Next, test data is written into the NAND flash memory using the pseudo-pass function (S32). Thereafter, status reading is performed on the NAND flash memory (S33), and the status is confirmed (S34). As a result, when the read status indicates “pass”, the process proceeds to the next block (S36). If the read status indicates “defective”, the block to be written is handled as a defective block (S35). Thereafter, the process proceeds to the next block (S36).

図９に示す第１の変形例によっても、上記実施形態と同様の効果を得ることができる。 Also according to the first modification shown in FIG. 9, the same effect as that of the above embodiment can be obtained.

図１０は、コントローラ３の動作を示す第２の変形例である。 FIG. 10 is a second modification showing the operation of the controller 3.

図１０において、先ず、書き込み対象ブロックが、パスブロックであるか、擬似パスＢブロックのいずれであるかを判別する（Ｓ４１、Ｓ４２）。この結果、パスブロックである場合、擬似パス機能の許容不良ビット数をＮ個に設定し（Ｓ４３）、擬似パスＢブロックである場合、擬似パス機能の許容不良ビット数をＭ個に設定する（Ｓ４４）。この後、擬似パス機能を用いてＮＡＮＤ型フラッシュメモリ２の書き込み対象ブロックの１ページにデータを書き込む（Ｓ４５）。次いで、ＮＡＮＤ型フラッシュメモリに対してステータス読み出しを実行し（Ｓ４６）、読み出されたステータスを確認する（Ｓ４７、Ｓ４８）。この結果、書き込み対象ブロックがパスブロックであり、読み出されたステータスが“パス”を示す場合、次のブロックの処理に移行される（Ｓ４９）。 In FIG. 10, first, it is determined whether the write target block is a pass block or a pseudo-pass B block (S41, S42). As a result, if it is a pass block, the number of allowable defective bits of the pseudo path function is set to N (S43), and if it is a pseudo path B block, the allowable number of defective bits of the pseudo path function is set to M ( S44). Thereafter, data is written into one page of the write target block of the NAND flash memory 2 using the pseudo-pass function (S45). Next, status reading is executed on the NAND flash memory (S46), and the read status is confirmed (S47, S48). As a result, when the block to be written is a pass block and the read status indicates “pass”, the process proceeds to the next block (S49).

また、読み出されたステータスがパスブロックであり、読み出されたステータスが“フェイル”を示す場合、擬似パス機能の許容不良ビット数をＭ個に設定し（Ｓ５０）、前述した実施形態と同様の動作を実行する。すなわち、擬似パス機能を用いてＮＡＮＤ型フラッシュメモリにテストデータが再度書き込まれる（Ｓ５１）。次いで、ＮＡＮＤ型フラッシュメモリ２に対してステータス読み出しを実行して、書き込みの良否を示すステータスを読み出し（Ｓ５２）、ステータスを確認する（Ｓ５３）。 If the read status is a pass block and the read status indicates “fail”, the number of allowable defective bits of the pseudo-pass function is set to M (S50), and the same as in the above-described embodiment. Execute the operation. That is, the test data is written again into the NAND flash memory using the pseudo pass function (S51). Next, status reading is executed on the NAND flash memory 2 to read the status indicating the quality of writing (S52), and the status is confirmed (S53).

この結果、読み出されたステータスが“不良”を示す場合、以後、書き込み対象のブロックを不良ブロックとして取り扱う（Ｓ５７）。また、読み出されたステータスが“パス”を示す場合、ＮＡＮＤ型フラッシュメモリ２からデータを読み出して（Ｓ５４）、ＥＣＣ回路１１によりデータのエラー訂正を実行し（Ｓ５５）、エラー訂正が可能であるかを確認する（Ｓ５６）。 As a result, when the read status indicates “defective”, the block to be written is treated as a defective block (S57). If the read status indicates “pass”, the data is read from the NAND flash memory 2 (S54), and the error correction of the data is executed by the ECC circuit 11 (S55). (S56).

この結果、エラー訂正が可能な場合は、以後、書き込み対象のブロックを擬似パスＢブロックとして取り扱う（Ｓ５７）。また、エラー訂正が不可能な場合、以後、書き込み対象のブロックを不良ブロックとして取り扱う（Ｓ５８）。この後、全ブロックのテストが終了してない場合、次のブロックに対して上記と同様の動作が実行される（Ｓ４９）。 As a result, if error correction is possible, the writing target block is handled as a pseudo-pass B block thereafter (S57). If error correction is impossible, the write target block is treated as a defective block (S58). After this, if all the blocks have not been tested, the same operation as described above is executed for the next block (S49).

上記第２の変形例によれば、パスブロックに許容不良ビット数Ｎを設定し、擬似パスＢブロックに許容不良ビット数Ｍを設定してテストデータを書き込み、パスブロックであって、読み出されたステータスが“不良”を示す場合、擬似パス機能の許容不良ビット数をＭに増加してデータの書き込み、ステータスチェックを再度行い、ステータスが“パス”である場合、エラー訂正によりエラーが訂正可能かどうかを判断している。このため、後発的にパスブロックにエラーが増加した場合においても、エラー訂正が可能な範囲で、擬似パスＢブロックとして使用することが可能となる。したがって、不良ブロックの増加を防止でき、ＮＡＮＤフラッシュメモリの歩留まりを向上できる。 According to the second modified example, the test block is written by setting the allowable defective bit number N in the pass block and setting the allowable defective bit number M in the pseudo-pass B block. If the status indicates “Bad”, the number of allowable defective bits of the pseudo-pass function is increased to M, data is written, and the status check is performed again. If the status is “Pass”, the error can be corrected by error correction. Judgment whether or not. For this reason, even when errors increase in the path block later, it can be used as a pseudo path B block as long as error correction is possible. Therefore, an increase in defective blocks can be prevented, and the yield of the NAND flash memory can be improved.

図１１は、コントローラ３の動作を示す第３の変形例である。 FIG. 11 is a third modification showing the operation of the controller 3.

第３の変形例は、不良ビット数をステータスと共にコントローラ３に返す機能を有したＮＡＮＤ型フラッシュメモリを用いた場合である。 A third modification is a case where a NAND flash memory having a function of returning the number of defective bits to the controller 3 together with the status is used.

図１１において、コントローラ３は、先ず、ＮＡＮＤ型フラッシュメモリ２にテストデータを書き込む（Ｓ６１）。この後、ＮＡＮＤ型フラッシュメモリ２に対してステータス読み出しを実行し（Ｓ６２）、ステータスを確認する（Ｓ６３）。すなわち、ステータスに示された不良ビット数に応じて、書き込み対象のブロックを前述した３つのカテゴリー分ける（Ｓ６４）。すなわち、例えばブロック内の全ページがＮ個以下の不良ビットしか持たないブロックは、パスブロックとする。Ｎ個より多くの不良を持つページを少なくとも１つ含み、Ｍ個以上（Ｍは、Ｍ＞Ｎの整数）の不良ビットを持つページを１つも持たないブロックは、擬似パスＢブロックとする。Ｍ箇所以上の不良ビットを有するページを１つでも含むブロックは、不良ブロックとする。 In FIG. 11, the controller 3 first writes test data to the NAND flash memory 2 (S61). Thereafter, status reading is executed on the NAND flash memory 2 (S62), and the status is confirmed (S63). That is, according to the number of defective bits indicated in the status, the block to be written is classified into the above three categories (S64). That is, for example, a block in which all pages in the block have N or less defective bits is a pass block. A block that includes at least one page having more than N defects and does not have any page having M or more defective bits (M is an integer of M> N) is a pseudo-pass B block. A block including at least one page having M or more defective bits is defined as a defective block.

上記第３の変形例によれば、後発的に不良ビットが発生した場合においても、不良ビットの数に応じてブロックを各カテゴリーに分けることにより、不良ブロックの発生を抑制でき、利用可能なブロックの低減を防止することができる。 According to the third modified example, even when a defective bit is generated later, by dividing the block into each category according to the number of defective bits, it is possible to suppress the occurrence of a defective block and to use the blocks Can be prevented.

尚、上記実施形態において、擬似パス技術は、ＥＣＣ回路による訂正を前提として、ページ内に少数の不良ビットがあってもこれを無視し、擬似的に正常ページとすると述べたが、擬似パス技術は、広義には、例えばページ内の全てのビットの書き込みが完了しなくとも未書き込みのビット数が所定数以下であれば、書き込みが完了したものとする技術である。 In the above-described embodiment, the pseudo-pass technique is described as ignoring even a small number of defective bits in a page on the premise of correction by the ECC circuit, and pseudo-normal technique. In a broad sense, for example, even if writing of all bits in a page is not completed, writing is completed if the number of unwritten bits is equal to or less than a predetermined number.

また、上記実施形態は、ＮＡＮＤ型フラッシュメモリをメモリカードに適用する場合について説明したが、これに限定されるものではなく、例えばＵＳＢメモリのような電子機器に適用することも可能である。 Moreover, although the said embodiment demonstrated the case where NAND type flash memory was applied to a memory card, it is not limited to this, For example, it is also applicable to electronic devices, such as a USB memory.

その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。 Of course, various modifications can be made without departing from the scope of the present invention.

本発明の実施形態に係わり、選別テストを示すフローチャート。The flowchart which concerns on embodiment of this invention and shows a selection test. 本実施形態が適用されるメモリカードの一例を示す構成図。The block diagram which shows an example of the memory card to which this embodiment is applied. 選別テスト時の概略を示す構成図。The block diagram which shows the outline at the time of a selection test. 各ブロックに記憶されるマーキングの例を示す図。The figure which shows the example of the marking memorize | stored in each block. 図１の一部の具体例を示すフローチャート。The flowchart which shows the one part specific example of FIG. 図１の一部の具体例を示すフローチャート。The flowchart which shows the one part specific example of FIG. コントローラの動作の一例を示すフローチャート。The flowchart which shows an example of operation | movement of a controller. 本実施形態の効果を説明するために示す図。The figure shown in order to demonstrate the effect of this embodiment. コントローラの動作を示すものであり、第１の変形例を示すフローチャート。The flowchart which shows operation | movement of a controller and shows the 1st modification. コントローラの動作を示すものであり、第２の変形例を示すフローチャート。The flowchart which shows operation | movement of a controller and shows the 2nd modification. コントローラの動作を示すものであり、第３の変形例を示すフローチャート。The flowchart which shows operation | movement of a controller and shows the 3rd modification.

符号の説明Explanation of symbols

１…メモリカード、２…ＮＡＮＤ型フラッシュメモリ、３…コントローラ、１１…ＥＣＣ回路、２１…メモリテスタ、３１…不良マーク記憶領域。 DESCRIPTION OF SYMBOLS 1 ... Memory card, 2 ... NAND type flash memory, 3 ... Controller, 11 ... ECC circuit, 21 ... Memory tester, 31 ... Defect mark storage area.

Claims

複数のブロックを有し、各ブロックは複数のページで構成され、各ページは複数のメモリセルを有する半導体メモリであって、
前記ブロック内の全てのページがＮ個以下（Ｎは、０以上の整数）の不良ビットしか持たないブロックは、正常なブロックを示す第１のデータを記憶し、Ｎ個より多くの不良ビットを有するページを少なくとも１つ含み、Ｍ個以上（ＭはＭ＞Ｎの整数）の不良ビットを有するページを１つも持たないブロックは、擬似的に正常なブロックとして擬似パスブロックを示す第２のデータを記憶し、Ｍ個以上の不良ビットを含むページを少なくとも１つ含むブロックは、不良ブロックとして第３のデータを記憶することを特徴とする半導体メモリ。 A semiconductor memory having a plurality of blocks, each block being composed of a plurality of pages, each page having a plurality of memory cells,
A block in which all pages in the block have N or less bad bits (N is an integer greater than or equal to 0) stores the first data indicating a normal block and stores more than N bad bits. The second data indicating a pseudo-pass block as a pseudo-normal block is a block that includes at least one page and has no M or more (M is an integer of M> N) defective bits. And a block including at least one page including M or more defective bits stores third data as a defective block.

前記請求項１記載の半導体メモリ及びエラー訂正機能を有するコントローラを搭載した半導体メモリシステムであって、
前記コントローラは、前記第１のデータが記憶されたブロックは、正常ブロックとして使用し、前記第３のデータが記憶されたブロックは不良ブロックとして識別して使用せず、前記第２のデータが記憶されたブロックは、各ページのエラー訂正単位毎にテストを実行し、エラー訂正単位毎に検出される不良ビットの数がエラー訂正可能な数よりも大きい場合、不良ブロックとして認識して使用せず、全てのエラー訂正単位の中にある不良ビットの数がエラー訂正可能な数以下である場合、利用可能なブロックとして使用することを特徴とする。 A semiconductor memory system comprising the semiconductor memory according to claim 1 and a controller having an error correction function,
The controller uses the block in which the first data is stored as a normal block, identifies the block in which the third data is stored as a bad block, does not use it, and stores the second data If the number of defective bits detected for each error correction unit is greater than the number that can be corrected, the block is recognized and used as a defective block. When the number of defective bits in all error correction units is equal to or less than the number capable of error correction, the block is used as an available block.

前記請求項１記載の半導体メモリ及びエラー訂正機能を有するコントローラを搭載した半導体メモリシステムであって、
前記コントローラは、前記第１のデータが記憶されたブロックは、正常ブロックとして使用し、前記第３のデータが記憶されたブロックは不良ブロックとして識別して使用せず、前記第２のデータが記憶されたブロックは、各ページのエラー訂正単位毎にテストを実行し、エラー訂正単位毎に検出される不良ビットの数がエラー訂正可能な数−α（αは後発の許容不良ビット数）よりも大きい場合、不良ブロックとして認識して使用せず、全てのエラー訂正単位内の不良ビット数がエラー訂正可能な数−α以下である場合、利用可能なブロックとして使用する。 A semiconductor memory system comprising the semiconductor memory according to claim 1 and a controller having an error correction function,
The controller uses the block in which the first data is stored as a normal block, identifies the block in which the third data is stored as a bad block, does not use it, and stores the second data The block is subjected to a test for each error correction unit of each page, and the number of defective bits detected for each error correction unit is more than the number that can be error-corrected -α (α is the number of allowable defective bits later). If it is large, it is not recognized and used as a defective block, and if the number of defective bits in all error correction units is equal to or less than the error correctable number -α, it is used as an available block.

前記請求項１記載の半導体メモリは、ページサイズが１ｋＢ以上のＮＡＮＤ型フラッシュメモリであり、５１２バイト当たり４箇所以上のエラー訂正機能を有するコントローラを含み、Ｎ≧３、Ｍ＞４であることを特徴とする。 The semiconductor memory according to claim 1 is a NAND flash memory having a page size of 1 kB or more, includes a controller having an error correction function at four or more locations per 512 bytes, and N ≧ 3 and M> 4. Features.

前記請求項１記載の半導体メモリ及びエラー訂正機能を有するコントローラを搭載した半導体メモリシステムであって、
前記コントローラが、擬似パスブロックを扱うことができない場合、前記第２のデータが記憶されたブロックは不良ブロックと識別して使用しないことを特徴とする。 A semiconductor memory system comprising the semiconductor memory according to claim 1 and a controller having an error correction function,
When the controller cannot handle the pseudo-pass block, the block in which the second data is stored is identified as a bad block and is not used.