JP2008186952A - Semiconductor substrate and semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor substrate having a high quality and a stable epitaxial growth of a group III-V nitride-based semiconductor and a group II-VI semiconductor material, and also to provide a semiconductor device comprising the semiconductor substrate. <P>SOLUTION: The semiconductor substrates (2a to 2n) comprise a substrate member 11; buffer layers (3a to 3n) formed by the layer including one or two types of layer selected from a hafnium oxide layer 21, a zirconium oxide layer 22, and a HfZrO layer 50 formed on the substrate member 11; and a group III nitride-based semiconductor layer 30 or a group II-VI compound semiconductor layer 40 arranged on the buffer layers (3a to 3n). The semiconductor device comprises the semiconductor substrates (2a to 2n). <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体基板及び半導体装置に関し、特に、ＩＩＩ族窒化物系半導体やＩＩ−ＶＩ族化合物半導体結晶成長に用いる半導体基板及び半導体装置に関する。   The present invention relates to a semiconductor substrate and a semiconductor device, and more particularly, to a semiconductor substrate and a semiconductor device used for group III nitride semiconductor or II-VI compound semiconductor crystal growth.

ＧａＮデバイスに適用するＩＩＩ−Ｖ族窒化物系半導体をエピタキシャル成長させる場合、高品質、安価なホモエピタキシャル成長層基板が存在しないため、異種基板を用いたヘテロエピタキシャル成長により、ＧａＮデバイス用のＩＩＩ−Ｖ族窒化物系半導体エピタキシャル成長層を形成している。   When epitaxially growing a group III-V nitride semiconductor applied to a GaN device, there is no high-quality and inexpensive homoepitaxial growth layer substrate. Therefore, a group III-V nitride for GaN devices is obtained by heteroepitaxial growth using a heterogeneous substrate. A physical semiconductor epitaxial growth layer is formed.

ＧａＮ系半導体の場合、異種基板部材には、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）、シリコン（Ｓｉ）などが用いられているが、いずれも格子不整合が大きい。このため、格子不整合を緩和するために、基板部材とエピタキシャル成長層との間に、バッファ構造などを形成するなどの様々な工夫を行って、異種基板を形成している。 In the case of a GaN-based semiconductor, sapphire (α-Al 2 O 3 ), silicon carbide (SiC), silicon (Si), or the like is used as the dissimilar substrate member, but all have large lattice mismatch. For this reason, in order to alleviate the lattice mismatch, the heterogeneous substrate is formed by performing various measures such as forming a buffer structure between the substrate member and the epitaxial growth layer.

一方、安価で大口径の基板が入手可能なシリコンを基板部材として用いるＧａＮエピタキシャル成長基板の検討が進められているが、サファイアなどを基板部材として用いる他のＧａＮエピタキシャル成長基板に比べて、格子不整合が大きく、成長温度が高いこと、ＧａＮ（熱膨張係数＝５．５．９×１０-6／Ｋ）とＳｉ（熱膨張係数＝３．５９×１０-6／Ｋ）の熱膨張係数差が大きいことに起因し、結晶成長時に大きな応力を生じ、結晶性やクラック、基板そりが発生しやすく、安定した成長が非常に困難であるという問題がある。 On the other hand, studies are underway on GaN epitaxial growth substrates that use silicon as a substrate member for which an inexpensive and large-diameter substrate is available, but there is a lattice mismatch compared to other GaN epitaxial growth substrates that use sapphire or the like as a substrate member. Large, high growth temperature, large difference in thermal expansion coefficient between GaN (thermal expansion coefficient = 5.5.9 × 10 −6 / K) and Si (thermal expansion coefficient = 3.59 × 10 −6 / K) For this reason, there is a problem that a large stress is generated during crystal growth, crystallinity, cracks and substrate warpage are likely to occur, and stable growth is very difficult.

又、高周波デバイスへの適用を検討する場合、シリコンを基板部材として適用すると、高抵抗の基板が得られにくく、高周波特性に対して、寄生容量によるデメリットを生じさせるという問題点がある。   Further, when considering application to a high-frequency device, when silicon is applied as a substrate member, it is difficult to obtain a high-resistance substrate, and there is a problem in that a high-frequency characteristic is disadvantageous due to parasitic capacitance.

シリコン基板上に形成されたＴｉ層と、Ｔｉ層上に形成されたＧａＮ系半導体層と、シリコン基板とＴｉ層との間に介在され両者を分離する耐熱層であって、ＧａＮ系半導体層の成長温度の下でシリコン基板とＴｉ層との分離状態を維持する耐熱層とを備えるＧａＮ系半導体素子は既に開示されている（例えば、特許文献１参照。）。特許文献１において、耐熱層材料として、シリサイド、高融点金属若しくは金属窒素化物が開示され、更に金属窒素化物として、具体的に，ＺｒＮ，ＨｆＮ若しくはＴａＮが開示されている。   A Ti layer formed on a silicon substrate, a GaN-based semiconductor layer formed on the Ti layer, and a heat-resistant layer that is interposed between the silicon substrate and the Ti layer and separates both, A GaN-based semiconductor element including a heat-resistant layer that maintains a separated state between a silicon substrate and a Ti layer under a growth temperature has already been disclosed (see, for example, Patent Document 1). In Patent Document 1, silicide, a refractory metal, or a metal nitride is disclosed as the heat-resistant layer material, and ZrN, HfN, or TaN is specifically disclosed as the metal nitride.

一方、基板上に形成されたＴｉＮ、ＺｒＮ、ＨｆＮ若しくはＴａＮの中から選ばれる１種又は２種以上を含む下地層と、下地層の上に形成されたＩＩＩ族窒化物系半導体層とを備え、下地層とＩＩＩ族窒化物系半導体層との間にＴｉ層を介在するＩＩＩ族窒化物系半導体素子も既に開示されている（例えば、特許文献２参照。）。
特許第３６９５２０５号公報 特許第３７０２７２１号公報 On the other hand, an underlayer containing one or more selected from TiN, ZrN, HfN or TaN formed on a substrate, and a group III nitride semiconductor layer formed on the underlayer A Group III nitride semiconductor device in which a Ti layer is interposed between the underlayer and the Group III nitride semiconductor layer has already been disclosed (see, for example, Patent Document 2).
Japanese Patent No. 3695205 Japanese Patent No. 3702721

本発明は、ＩＩＩ族窒化物系半導体やＩＩ−ＶＩ族化合物半導体材料のエピタキシャル成長において、高品質化と安定化を実現する半導体基板を提供し、更に高周波特性に優れた半導体装置を提供することを目的とする。   The present invention provides a semiconductor substrate that realizes high quality and stability in the epitaxial growth of a group III nitride semiconductor or a group II-VI compound semiconductor material, and further provides a semiconductor device having excellent high frequency characteristics. Objective.

本発明の一態様によれば、基板部材と、基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種を含む層から形成されるバッファ層と、バッファ層上に配置されるＩＩＩ族窒化物系半導体層とを備える半導体基板が提供される。   According to one embodiment of the present invention, a substrate member, a buffer layer formed from a layer containing one or two selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member; and There is provided a semiconductor substrate comprising a group III nitride semiconductor layer disposed.

本発明の他の態様によれば、基板部材と、基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種の層を含むバッファ層と、バッファ層上に配置されるＩＩＩ族窒化物系半導体層とを備える半導体基板が提供される。   According to another aspect of the present invention, a substrate member, a buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member, and disposed on the buffer layer. A semiconductor substrate comprising a group III nitride semiconductor layer is provided.

本発明の他の態様によれば、基板部材と、基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種を含む層から形成されるバッファ層と、バッファ層上に配置されるＩＩ―ＶＩ族化合物半導体層とを備える半導体基板が提供される。   According to another aspect of the present invention, a substrate member, a buffer layer formed from a layer containing one or two selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member, and on the buffer layer There is provided a semiconductor substrate comprising a II-VI compound semiconductor layer disposed on the substrate.

本発明の他の態様によれば、基板部材と、基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種の層を含むバッファ層と、バッファ層上に配置されるＩＩ―ＶＩ族化合物半導体層とを備える半導体基板が提供される。   According to another aspect of the present invention, a substrate member, a buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member, and disposed on the buffer layer. A semiconductor substrate comprising a II-VI compound semiconductor layer is provided.

本発明の他の態様によれば、基板部材と、基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウムから選ばれる１種又は２種の層を含むバッファ層と、バッファ層上に配置されたＩＩＩ族窒化物系半導体層からなるバッファ層と、バッファ層上に配置され、ＩＩＩ族窒化物系半導体からなるデバイス形成層と、デバイス形成層上に配置され、デバイス形成層と低抵抗接続される電極とを備える半導体装置が提供される。   According to another aspect of the present invention, a substrate member, a buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and zirconium hafnium formed on the substrate member; and on the buffer layer A buffer layer composed of a group III nitride semiconductor layer, a device formation layer disposed on the buffer layer and composed of a group III nitride semiconductor, and a device formation layer disposed on the device formation layer; A semiconductor device including an electrode to be connected is provided.

本発明の他の態様によれば、基板部材と、基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウムから選ばれる１種又は２種の層を含むバッファ層と、バッファ層上に配置され、ＩＩ―ＶＩ族化合物半導体からなるデバイス形成層と、デバイス形成層上に配置され、前記デバイス形成層と低抵抗接続される電極とを備える半導体装置蛾提供される。   According to another aspect of the present invention, a substrate member, a buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and zirconium hafnium formed on the substrate member; and on the buffer layer Provided is a semiconductor device comprising a device forming layer that is disposed and made of a II-VI group compound semiconductor, and an electrode that is disposed on the device forming layer and is connected to the device forming layer with low resistance.

本発明の半導体基板及び半導体装置によれば、ＩＩＩ族窒化物系半導体やＩＩ−ＶＩ族化合物半導体材料のエピタキシャル成長において、高品質化と安定化を実現することができ、更に高周波特性に優れた半導体装置を提供することができる。   According to the semiconductor substrate and the semiconductor device of the present invention, it is possible to achieve high quality and stability in epitaxial growth of a group III nitride semiconductor or a group II-VI compound semiconductor material, and further, a semiconductor having excellent high frequency characteristics. An apparatus can be provided.

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic and different from the actual ones. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.

又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。 Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the arrangement of each component as described below. It is not something specific. The technical idea of the present invention can be variously modified within the scope of the claims.

本発明の実施の形態に係る半導体基板及び半導体装置は、ＩＩＩ族窒化物系半導体やＩＩ−ＶＩ族化合物半導体のエピタキシャル成長において、高品質化と安定化を実現するために、基板部材に対して、バッファ層として結晶性の酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム(ＺｒＯ2)又は酸化ジルコニウムハフニウム（ＨｆＺｒＯ）を用いる構造を備える点に特徴を有するものである。 A semiconductor substrate and a semiconductor device according to an embodiment of the present invention are provided for a substrate member in order to achieve high quality and stabilization in the epitaxial growth of a group III nitride semiconductor or a group II-VI compound semiconductor. It is characterized by having a structure using crystalline hafnium oxide (HfO 2 ), zirconium oxide (ZrO 2 ), or zirconium hafnium oxide (HfZrO) as the buffer layer.

[第１の実施の形態]
（ＩＩＩ−Ｖ族窒化物系半導体基板構造）
（構成例１）
本発明の第１の実施形態に係る半導体基板（２ａ，２ｂ）の構成例１は、図１に示すように、基板部材１１と、基板部材１１上に形成された酸化ハフニウム、酸化ジルコニウムから選ばれる層から形成されるバッファ層（３ａ，３ｂ）と、バッファ層（３ａ，３ｂ）上に配置されるＩＩＩ族窒化物系半導体層３０とを備える。
図１（ａ）で示す半導体基板２ａの構成例では、基板部材１１と、基板部材１１上に形成された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置され、デバイス形成層として機能するＩＩＩ族窒化物系半導体層３０とを備える。 [First embodiment]
(III-V nitride semiconductor substrate structure)
(Configuration example 1)
The configuration example 1 of the semiconductor substrate (2a, 2b) according to the first embodiment of the present invention is selected from a substrate member 11, hafnium oxide and zirconium oxide formed on the substrate member 11, as shown in FIG. A buffer layer (3a, 3b) formed from the layer to be formed, and a group III nitride semiconductor layer 30 disposed on the buffer layer (3a, 3b).
In the configuration example of the semiconductor substrate 2a shown in FIG. 1A, the substrate member 11, the hafnium oxide layer 21 formed on the substrate member 11, and the hafnium oxide layer 21 are disposed on the substrate member III. Group nitride semiconductor layer 30.

図１（ｂ）で示す半導体基板２ｂの構成例では、基板部材１１と、基板部材１１上に形成された酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置され、デバイス形成層として機能するＩＩＩ族窒化物系半導体層３０とを備える。   In the configuration example of the semiconductor substrate 2b shown in FIG. 1B, a substrate member 11, a zirconium oxide layer 22 formed on the substrate member 11, and a III layer disposed on the zirconium oxide layer 22 and functioning as a device formation layer. Group nitride semiconductor layer 30.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層（３ａ，３ｂ）を構成する酸化ハフニウム層２１或いは酸化ジルコニウム層２２には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   A material made of silicon, aluminum, or yttrium may be added to the hafnium oxide layer 21 or the zirconium oxide layer 22 constituting the buffer layer (3a, 3b).

（製造方法）
（ａ）例えば、基板部材１１としてシリコンを用いる場合、基板部材１１の上に酸化ハフニウム、酸化ジルコニウムなどの材料からなるバッファ層（３ａ，３ｂ）をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ＭＢＥ（Molecular Beam Epitaxy）法、或いはスパッタリング法などで形成し、基板部材１１の上に所定の厚さの酸化ハフニウム、或いは酸化ジルコニウムの結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム或いはジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, when silicon is used as the substrate member 11, a buffer layer (3a, 3b) made of a material such as hafnium oxide or zirconium oxide is formed on the substrate member 11 by MOCVD (Metal Organic Chemical Vapor Deposition) method, MBE ( A crystalline film of hafnium oxide or zirconium oxide having a predetermined thickness is formed on the substrate member 11 by molecular beam epitaxy) or sputtering. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing a hafnium or zirconium metal on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成された酸化ハフニウム、或いは酸化ジルコニウムの結晶性膜からなるバッファ層（３ａ，３ｂ）上に、ＧａＮなどのデバイス形成層として機能するＩＩＩ族窒化物系半導体層３０をエピタキシャル成長させる。   (B) Next, a group III nitride functioning as a device formation layer such as GaN on the buffer layer (3a, 3b) made of the hafnium oxide or zirconium oxide crystalline film formed to the predetermined thickness. The system semiconductor layer 30 is epitaxially grown.

シリコンの格子定数は、５．４３１Åであり、シリコンを基板部材１１として使用した時、（１１１）面にＩＩＩ族窒化物系半導体層３０が形成されると、シリコンの格子間隔は、√２／２倍となり、基板部材１１とＩＩＩ族窒化物系半導体層３０との格子不整合は１７％程度となる。   The lattice constant of silicon is 5.431Å. When the group III nitride semiconductor layer 30 is formed on the (111) plane when silicon is used as the substrate member 11, the lattice spacing of silicon is √2 / The lattice mismatch between the substrate member 11 and the group III nitride semiconductor layer 30 is about 17%.

酸化ハフニウムの格子定数は、ａ＝５．１７２Å，ｂ＝５．２９５Åであり、シリコンの結晶格子に近く、高品質な酸化ハフニウムからなるバッファ層３ａが得られる。又、酸化ハフニウムの格子定数は、シリコンの格子定数よりもやや小さいが、ＩＩＩ族窒化物系半導体層３０の格子定数よりも大きい。酸化ハフニウムとＩＩＩ族窒化物系半導体層３０との格子不整合は１４％程度となり、酸化ハフニウムの結晶性膜をバッファ層（３ａ）として基板部材１１とＩＩＩ族窒化物系半導体層３０との間に介在させた方が、基板部材とＩＩＩ族窒化物系半導体層３０との格子不整合が小さくなる。その結果、高品質のＩＩＩ族窒化物系半導体層３０が得られる。   The lattice constants of hafnium oxide are a = 5.172Å and b = 5.295Å, which are close to the crystal lattice of silicon, so that the buffer layer 3a made of high-quality hafnium oxide can be obtained. The lattice constant of hafnium oxide is slightly smaller than the lattice constant of silicon, but larger than the lattice constant of the group III nitride semiconductor layer 30. The lattice mismatch between hafnium oxide and the group III nitride semiconductor layer 30 is about 14%, and the hafnium oxide crystalline film is used as a buffer layer (3a) between the substrate member 11 and the group III nitride semiconductor layer 30. The lattice mismatch between the substrate member and the group III nitride-based semiconductor layer 30 is reduced by interposing them in the substrate. As a result, a high-quality group III nitride semiconductor layer 30 is obtained.

ハフニウムとジルコニウムは、比較的材料物性は似ているため、酸化ハフニウムの代りに酸化ジルコニウムのバッファ層（３ｂ）を用いても、酸化ハフニウムのバッファ層（３ａ）と同様の効果が得られる。   Since hafnium and zirconium have relatively similar material properties, the same effect as the hafnium oxide buffer layer (3a) can be obtained by using a zirconium oxide buffer layer (3b) instead of hafnium oxide.

本発明の第１の実施の形態に係る半導体基板の構成例１においては、所定の厚さの酸化ハフニウム層２１、或いは酸化ジルコニウム層２２をバッファ層（３ａ，３ｂ）として形成するが 、これらの層は、ゲート絶縁膜層などに使用する非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。   In the configuration example 1 of the semiconductor substrate according to the first embodiment of the present invention, the hafnium oxide layer 21 or the zirconium oxide layer 22 having a predetermined thickness is formed as the buffer layer (3a, 3b). The layer is preferably not a non-crystalline material used for a gate insulating film layer or the like, but preferably has a high crystallinity, and more preferably a single crystal.

又、スパッタリング法を用いてバッファ層（３ａ,３ｂ）を低温で形成することによって、ＩＩＩ族窒化物系半導体層３０を形成する時、熱応力歪みを抑制して、半導体基板（２ａ，２ｂ）全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。更に、ＩＩＩ族窒化物系半導体層３０を厚く形成することもできる。   Further, by forming the buffer layer (3a, 3b) at a low temperature by using the sputtering method, when the group III nitride semiconductor layer 30 is formed, the thermal stress distortion is suppressed, and the semiconductor substrate (2a, 2b) is formed. It is possible to alleviate the overall warpage and contribute to the formation of a large-diameter wafer. Further, the group III nitride semiconductor layer 30 can be formed thick.

酸化ジルコニウムをバッファ層として挿入することによって、半導体基板（２ａ，２ｂ）における一方の主面１ａと他方の主面１ｂ間をより高抵抗性を保持しつつ形成することができ、半導体基板（２ａ，２ｂ）又は半導体基板（２ａ，２ｂ）上にトランジスタを構成した場合、厚み（縦）方向の高耐圧化，高周波性能を得ることができる。   By inserting zirconium oxide as a buffer layer, it is possible to form the semiconductor substrate (2a, 2b) while maintaining a higher resistance between one main surface 1a and the other main surface 1b. 2b) or a semiconductor substrate (2a, 2b), a high breakdown voltage and high frequency performance in the thickness (vertical) direction can be obtained.

酸化ハフニウム層２１からなるバッファ層（３ａ）をスパッタリング法など、ＩＩＩ族窒化物系半導体層３０をエピタキシャル成長する温度（約６００℃〜１１００℃程度）よりも低い成長温度で形成した場合、ＩＩＩ族窒化物系半導体層３０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   When the buffer layer (3a) made of the hafnium oxide layer 21 is formed at a growth temperature lower than the temperature at which the group III nitride semiconductor layer 30 is epitaxially grown (about 600 ° C. to about 1100 ° C.), such as sputtering, The physical semiconductor layer 30 can function as a thermal stress buffer layer when formed by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコンカーバイド（ＳｉＣ）や、シリコンの（１１１）面を用いる場合、基板部材１１上の酸化ハフニウム層２１を構成する酸化ハフニウムも（１１１）面を有する。酸化ジルコニウム層２２を構成する酸化ジルコニウムも同様である。尚、シリコン，酸化ハフニウム，酸化ジルコニウムの面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when silicon carbide (SiC) or a (111) plane of silicon is used as the substrate member 11, hafnium oxide constituting the hafnium oxide layer 21 on the substrate member 11 also has a (111) plane. The same applies to the zirconium oxide constituting the zirconium oxide layer 22. The plane orientation of silicon, hafnium oxide, and zirconium oxide is not limited to the (111) plane.

又、バッファ層（３ａ，３ｂ）にシリコンを添加する理由は、バッファ層（３ａ，３ｂ）を形成する酸化ハフニウム層２１、或いは酸化ジルコニウム層２２と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１と酸化ハフニウム層２１或いは酸化ジルコニウム層２２との界面における平坦性を向上することができる。更に、基板部材１１とシリコン添加のバッファ層（３ａ，３ｂ）を形成する酸化ハフニウム層２１、或いは酸化ジルコニウム層２２との格子定数整合性及び密着性を確保することもできる。シリコンを酸化ハフニウム層２１、或いは酸化ジルコニウム層２２に添加することによって、シリコンからなる基板部材１１と、酸化ハフニウム層２１、或いは酸化ジルコニウム層２２との間の格子定数不整合が緩和される方向に働くからである。よって、バッファ層（３ａ，３ｂ）に添加されたシリコンの含有率については、ＩＩＩ族窒化物系半導体層３０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layer (3a, 3b) is that the reactivity of the hafnium oxide layer 21 forming the buffer layer (3a, 3b) or the zirconium oxide layer 22 with silicon forming the substrate member 11 is increased. It is for suppressing. As a result, the flatness at the interface between the substrate member 11 made of silicon and the hafnium oxide layer 21 or the zirconium oxide layer 22 can be improved. Furthermore, lattice constant matching and adhesion between the substrate member 11 and the hafnium oxide layer 21 or the zirconium oxide layer 22 forming the silicon-added buffer layer (3a, 3b) can be ensured. By adding silicon to the hafnium oxide layer 21 or the zirconium oxide layer 22, the lattice constant mismatch between the substrate member 11 made of silicon and the hafnium oxide layer 21 or the zirconium oxide layer 22 is relaxed. Because it works. Therefore, the content of silicon added to the buffer layers (3a, 3b) is more often included on the interface side with the substrate member 11 than on the interface side with the group III nitride semiconductor layer 30. desirable.

（構成例２）
本発明の第１の実施形態に係る半導体基板（２ｃ，２ｄ，２ｅ）の別の構成例２は、図２に示すように、基板部材１１と、基板部材１１上に形成された酸化ハフニウム及び酸化ジルコニウムから形成される２層構造若しくは３層構造のバッファ層（３ｃ，３ｄ，３ｅ）と、バッファ層（３ｃ，３ｄ，３ｅ）上に配置され、デバイス形成層として機能するＩＩＩ族窒化物系半導体層３０とを備える。 (Configuration example 2)
Another configuration example 2 of the semiconductor substrate (2c, 2d, 2e) according to the first embodiment of the present invention includes a substrate member 11 and hafnium oxide formed on the substrate member 11 as shown in FIG. A buffer layer (3c, 3d, 3e) having a two-layer structure or a three-layer structure formed from zirconium oxide, and a group III nitride system which is disposed on the buffer layer (3c, 3d, 3e) and functions as a device formation layer And a semiconductor layer 30.

図２（ａ）の半導体基板２ｃの構成例では、基板部材１１と、基板部材１１上に形成された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置される酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置されるＩＩＩ族窒化物系半導体層３０とを備える。バッファ層３ｃは、酸化ハフニウム層２１と酸化ジルコニウム層２２とからなる。   In the configuration example of the semiconductor substrate 2c in FIG. 2A, the substrate member 11, the hafnium oxide layer 21 formed on the substrate member 11, the zirconium oxide layer 22 disposed on the hafnium oxide layer 21, and the zirconium oxide A group III nitride semiconductor layer 30 disposed on the layer 22. The buffer layer 3 c includes a hafnium oxide layer 21 and a zirconium oxide layer 22.

図２（ｂ）の半導体基板２ｄの構成例では、基板部材１１と、基板部材１１上に形成された酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置される酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置されるＩＩＩ族窒化物系半導体層３０とを備える。バッファ層３ｄは、酸化ジルコニウム層２２と酸化ハフニウム層２１とからなる。   In the configuration example of the semiconductor substrate 2d of FIG. 2B, the substrate member 11, the zirconium oxide layer 22 formed on the substrate member 11, the hafnium oxide layer 21 disposed on the zirconium oxide layer 22, and hafnium oxide. And a group III nitride semiconductor layer 30 disposed on the layer 21. The buffer layer 3 d includes a zirconium oxide layer 22 and a hafnium oxide layer 21.

図２（ｃ）の半導体基板２ｅの構成例では、基板部材１１と、基板部材１１上に形成された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置された酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置されたＩＩＩ族窒化物系半導体層３０とを備える。バッファ層３ｅは、酸化ハフニウム層２１，酸化ジルコニウム層２２，及び酸化ハフニウム層２１とからなる。   In the configuration example of the semiconductor substrate 2e in FIG. 2C, the substrate member 11, the hafnium oxide layer 21 formed on the substrate member 11, the zirconium oxide layer 22 disposed on the hafnium oxide layer 21, and the zirconium oxide. A hafnium oxide layer 21 disposed on the layer 22 and a group III nitride semiconductor layer 30 disposed on the hafnium oxide layer 21 are provided. The buffer layer 3 e includes a hafnium oxide layer 21, a zirconium oxide layer 22, and a hafnium oxide layer 21.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層（３ｃ，３ｄ，３ｅ）を構成する酸化ハフニウム層２１及び酸化ジルコニウム層２２の内、いずれか１層、若しくは各層には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   The hafnium oxide layer 21 and the zirconium oxide layer 22 constituting the buffer layer (3c, 3d, 3e) are added with a material made of silicon, aluminum, or yttrium to any one layer or each layer. Also good.

（製造方法）
（ａ）例えば、半導体基板２ｃにおいて、基板部材１１としてシリコンを用いる場合、酸化ハフニウムの材料からなる酸化ハフニウム層２１をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、所定の厚さの酸化ハフニウムの結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム或いはジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, in the case where silicon is used as the substrate member 11 in the semiconductor substrate 2c, the hafnium oxide layer 21 made of a hafnium oxide material is formed by MOCVD, MBE, sputtering, or the like, and oxidized with a predetermined thickness. A crystalline film of hafnium is formed. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing a hafnium or zirconium metal on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成された酸化ハフニウム層２１の結晶性膜上に、酸化ジルコニウム層２２をＭＯＣＶＤ法、或いは上記と同様のスパッタリング法などで形成し、所定の厚さの酸化ハフニウム層２１及び酸化ジルコニウム層２２からなる２層構造のバッファ層３ｃの結晶性膜を形成する。尚、図２（ｂ）のように、酸化ハフニウム層２１と酸化ジルコニウム層２２を入れ替えてもよい。或いは図２（ｃ）に示すように、酸化ハフニウム層２１と酸化ジルコニウム層２２と酸化ハフニウム層２１を順次積層化形成してもよい。   (B) Next, the zirconium oxide layer 22 is formed on the crystalline film of the hafnium oxide layer 21 having the predetermined thickness by the MOCVD method or the sputtering method similar to the above, and the predetermined thickness. A crystalline film of the buffer layer 3c having a two-layer structure composed of the hafnium oxide layer 21 and the zirconium oxide layer 22 is formed. As shown in FIG. 2B, the hafnium oxide layer 21 and the zirconium oxide layer 22 may be interchanged. Alternatively, as shown in FIG. 2C, the hafnium oxide layer 21, the zirconium oxide layer 22, and the hafnium oxide layer 21 may be sequentially stacked.

（ｃ）次に、上記所定の厚さに形成された酸化ハフニウム層２１及び酸化ジルコニウム層２２からなるバッファ層（３ｃ，３ｄ，３ｅ）の結晶性膜上に、ＧａＮなどのデバイス形成層として機能するＩＩＩ族窒化物系半導体層３０をエピタキシャル成長させる。   (C) Next, on the crystalline film of the buffer layer (3c, 3d, 3e) formed of the hafnium oxide layer 21 and the zirconium oxide layer 22 formed in the predetermined thickness, it functions as a device forming layer such as GaN. The group III nitride semiconductor layer 30 is epitaxially grown.

酸化ジルコニウムの格子定数は、ａ＝５．１５０Å，ｂ＝５．２０８Åであり、酸化ハフニウムの格子定数と同程度であり、シリコンの格子定数よりもやや小さいが、ＩＩＩ族窒化物系半導体層３０の格子定数よりも大きい。   The lattice constants of zirconium oxide are a = 5.150 Å and b = 5.208 同, which are similar to the lattice constant of hafnium oxide and slightly smaller than the lattice constant of silicon, but the group III nitride semiconductor layer 30 Larger than the lattice constant of.

酸化ジルコニウムを含む結晶性膜をバッファ層（３ｃ，３ｄ，３ｅ）として基板部材１１とＩＩＩ族窒化物系半導体層３０との間に介在させた方が、基板部材とＩＩＩ族窒化物系半導体層３０との格子不整合が小さくなる。その結果、高品質のＩＩＩ族窒化物系半導体層３０が得られる。   When the crystalline film containing zirconium oxide is interposed between the substrate member 11 and the group III nitride semiconductor layer 30 as the buffer layer (3c, 3d, 3e), the substrate member and the group III nitride semiconductor layer are disposed. The lattice mismatch with 30 is reduced. As a result, a high-quality group III nitride semiconductor layer 30 is obtained.

ハフニウムとジルコニウムは、比較的材料物性は似ているため、図２（ａ），図２（ｂ）或いは図２（ｃ）に示すように、酸化ハフニウム層２１と酸化ジルコニウム層２２を積層化形成したバッファ層（３ｃ，３ｄ，３ｅ）においても、単一層の場合（構成例１）と同様の効果を得ることができる。   Since hafnium and zirconium are relatively similar in material properties, a hafnium oxide layer 21 and a zirconium oxide layer 22 are laminated as shown in FIG. 2 (a), FIG. 2 (b) or FIG. 2 (c). Also in the buffer layers (3c, 3d, 3e), the same effect as in the case of a single layer (Configuration Example 1) can be obtained.

本発明の第１の実施の形態に係る半導体基板の構成例２においては、所定の厚さの酸化ハフニウム層２１及び酸化ジルコニウム層２２を２層構造若しくは３層構造のバッファ層（３ｃ，３ｄ，３ｅ）として形成するが、これらの層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層（３ｃ,３ｄ,３ｅ）を低温で形成することによって、ＩＩＩ族窒化物系半導体層３０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。   In the configuration example 2 of the semiconductor substrate according to the first embodiment of the present invention, the hafnium oxide layer 21 and the zirconium oxide layer 22 having a predetermined thickness are formed of a buffer layer (3c, 3d, Although these layers are formed as 3e), these layers are preferably not a non-crystalline material such as an amorphous material used for a gate insulating film layer, but preferably have a high crystallinity, and more preferably a single crystal. Further, by forming the buffer layer (3c, 3d, 3e) at a low temperature by using a sputtering method, when the group III nitride semiconductor layer 30 is formed, the thermal stress distortion is suppressed and the warpage of the entire semiconductor substrate is suppressed. Can be relaxed and can contribute to the formation of a large-diameter wafer.

バッファ層（３ｃ，３ｄ，３ｅ）の一部をアモルファスなどの非結晶性としてもよい。例えば、結晶性の酸化ジルコニウム層２２又は結晶性の酸化ハフニウム層２１をバッファ層の一部として挿入すれば、半導体基板（２ｃ，２ｄ，２ｅ）の厚み（縦）方向の高抵抗性を保持しつつ形成することができ、半導体基板（２ｃ，２ｄ，２ｅ）にトランジスタを構成した場合、高周波・縦方向に高耐圧性能を得ることができる。   A part of the buffer layers (3c, 3d, 3e) may be amorphous such as amorphous. For example, if the crystalline zirconium oxide layer 22 or the crystalline hafnium oxide layer 21 is inserted as a part of the buffer layer, high resistance in the thickness (vertical) direction of the semiconductor substrate (2c, 2d, 2e) is maintained. When a transistor is formed on the semiconductor substrate (2c, 2d, 2e), high breakdown voltage performance can be obtained in the high frequency / vertical direction.

即ち、酸化ハフニウム層２１或いは酸化ジルコニウム層２２をスパッタリング法など、ＩＩＩ族窒化物系半導体層３０をエピタキシャル成長する温度（例えば、約６００℃〜１１００℃程度）よりも低い成長温度で形成した場合、ＩＩＩ族窒化物系半導体層３０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   That is, when the hafnium oxide layer 21 or the zirconium oxide layer 22 is formed at a growth temperature lower than the temperature at which the group III nitride semiconductor layer 30 is epitaxially grown (eg, about 600 ° C. to 1100 ° C.) by sputtering or the like, The group nitride semiconductor layer 30 can function as a thermal stress buffer layer when formed by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコン又はシリコンカーバイドの（１１１）面を用いる場合、基板部材１１上のバッファ層（３ｃ，３ｄ，３ｅ）を構成する酸化ハフニウム層２１も（１１１）面を有する。酸化ジルコニウム層２２も同様である。尚、シリコン、酸化ジルコニウム或いは酸化ハフニウムの面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when the (111) plane of silicon or silicon carbide is used as the substrate member 11, the hafnium oxide layer 21 constituting the buffer layer (3c, 3d, 3e) on the substrate member 11 is also the (111) plane. Have The same applies to the zirconium oxide layer 22. The plane orientation of silicon, zirconium oxide or hafnium oxide is not limited to the (111) plane.

バッファ層（３ｃ，３ｄ，３ｅ）を構成する酸化ハフニウム層２１、或いは酸化ジルコニウム層２２の内、いずれか１層、２層若しくは各層には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   Of the hafnium oxide layer 21 or the zirconium oxide layer 22 constituting the buffer layer (3c, 3d, 3e), any one layer, two layers, or each layer is added with a material made of silicon, aluminum, or yttrium. May be.

又、バッファ層（３ｃ，３ｄ，３ｅ）にシリコンを添加する理由は、バッファ層（３ｃ，３ｄ，３ｅ）と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１の厚み（縦）方向の平坦性を保持しつつ、基板部材１１とシリコン添加のバッファ層を形成する酸化ハフニウム層２１、及び酸化ジルコニウム層２２との格子定数整合性及び密着性を確保することもできる。よって、バッファ層（３ｃ，３ｄ，３ｅ）に添加されたシリコンの含有率は、ＩＩＩ族窒化物系半導体層３０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layers (3c, 3d, 3e) is to suppress the reactivity between the buffer layers (3c, 3d, 3e) and silicon forming the substrate member 11. As a result, lattice constant matching between the substrate member 11 and the hafnium oxide layer 21 and the zirconium oxide layer 22 forming the silicon-added buffer layer is maintained while maintaining the flatness in the thickness (longitudinal) direction of the substrate member 11 made of silicon. Property and adhesion can be secured. Therefore, the content of silicon added to the buffer layers (3c, 3d, 3e) is more contained on the interface side with the substrate member 11 than on the interface side with the group III nitride semiconductor layer 30. Is desirable.

又、構成例２においては２層構造若しくは３層構造のバッファ層（３ｃ，３ｄ，３ｅ）としているが、酸化ハフニウム層２１と酸化ジルコニウム層２２とを繰り返し複数回積層してもよい。尚、各層の厚みを変更してもよい。   In the configuration example 2, the buffer layer (3c, 3d, 3e) having a two-layer structure or a three-layer structure is used. However, the hafnium oxide layer 21 and the zirconium oxide layer 22 may be repeatedly stacked a plurality of times. In addition, you may change the thickness of each layer.

（構成例３）
本発明の第１の実施形態に係る半導体基板（２ｆ）の更に別の構成例３は、図３に示すように、半導体基板(２ｆ)において、基板部材１１と、基板部材１１上に形成されたＨｆＺｒＯ層５０と、ＨｆＺｒＯ層５０上に配置され、デバイス形成層として機能するＩＩＩ族窒化物系半導体層３０とを備える。 (Configuration example 3)
Still another configuration example 3 of the semiconductor substrate (2f) according to the first embodiment of the present invention is formed on the substrate member 11 and the substrate member 11 in the semiconductor substrate (2f) as shown in FIG. The HfZrO layer 50 and the group III nitride semiconductor layer 30 disposed on the HfZrO layer 50 and functioning as a device forming layer are provided.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層(３ｆ)を構成するＨｆＺｒＯ層５０には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   A material made of silicon, aluminum, or yttrium may be added to the HfZrO layer 50 constituting the buffer layer (3f).

（製造方法）
（ａ）例えば、半導体基板(２ｆ)において、基板部材１１としてシリコンを用いる場合、ジルコニウム添加の酸化ハフニウム、若しくはハフニウム添加の酸化ジルコニウムからなるバッファ層(３ｆ)をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、所定の厚さのＨｆＺｒＯ層５０の結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム及び／或いはジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, when silicon is used as the substrate member 11 in the semiconductor substrate (2f), the buffer layer (3f) made of zirconium-added hafnium oxide or hafnium-added zirconium oxide is formed by MOCVD, MBE, or sputtering. The crystalline film of the HfZrO layer 50 having a predetermined thickness is formed. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing a hafnium and / or zirconium metal on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成されたＨｆＺｒＯ層５０の結晶性膜からなるバッファ層(３ｆ)上に、ＧａＮなどのデバイス形成層として機能するＩＩＩ族窒化物系半導体層３０をエピタキシャル成長させる。   (B) Next, a group III nitride semiconductor layer 30 functioning as a device formation layer of GaN or the like is formed on the buffer layer (3f) made of the crystalline film of the HfZrO layer 50 formed to have the predetermined thickness. Epitaxially grow.

ＨｆＺｒＯ層５０の格子定数は、ＨｆとＺｒに添加の割合に依存するが、酸化ハフニウムの格子定数に近く、シリコンの格子定数よりもやや小さいが、ＩＩＩ族窒化物系半導体層３０を構成する窒化物半導体よりも大きい。   Although the lattice constant of the HfZrO layer 50 depends on the ratio of addition to Hf and Zr, it is close to the lattice constant of hafnium oxide and slightly smaller than the lattice constant of silicon, but the nitridation that constitutes the group III nitride semiconductor layer 30 Larger than physical semiconductors.

ＨｆＺｒＯ層５０の結晶性膜をバッファ層（３ｆ）として基板部材１１とＩＩＩ族窒化物系半導体層３０との間に介在させた方が、基板部材とＩＩＩ族窒化物系半導体層３０との格子不整合が小さくなる。その結果、高品質のＩＩＩ族窒化物系半導体層３０が得られる。   When the crystalline film of the HfZrO layer 50 is interposed as the buffer layer (3f) between the substrate member 11 and the group III nitride semiconductor layer 30, the lattice between the substrate member and the group III nitride semiconductor layer 30 is obtained. Inconsistencies are reduced. As a result, a high-quality group III nitride semiconductor layer 30 is obtained.

本発明の第１の実施の形態に係る半導体基板の構成例３においては、所定の厚さのＨｆＺｒＯ層５０をバッファ層(３ｆ)として形成するが、この層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層（３ｆ）を低温で形成することによって、ＩＩＩ族窒化物系半導体層３０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。   In the configuration example 3 of the semiconductor substrate according to the first embodiment of the present invention, the HfZrO layer 50 having a predetermined thickness is formed as the buffer layer (3f). This layer is used as a gate insulating film layer or the like. It is desirable that the crystallinity is high, not amorphous, such as amorphous, and more preferably a single crystal. Further, by forming the buffer layer (3f) at a low temperature by using the sputtering method, when the group III nitride semiconductor layer 30 is formed, the thermal stress distortion is suppressed and the warpage of the entire semiconductor substrate is alleviated. It can also contribute to the formation of a large-diameter wafer.

ＨｆＺｒＯ層５０を結晶性のバッファ層(３ｆ)として挿入することによって、シリコンからなる基板部材１１をより高抵抗性を保持しつつ形成することができ、半導体基板(２ｆ)上にトランジスタを構成した場合、高周波性能を得ることができる。   By inserting the HfZrO layer 50 as a crystalline buffer layer (3f), the substrate member 11 made of silicon can be formed while maintaining higher resistance, and a transistor is formed on the semiconductor substrate (2f). In this case, high frequency performance can be obtained.

即ち、ＨｆＺｒＯ層５０からなるバッファ層(３ｆ)をスパッタリング法など、ＩＩＩ族窒化物系半導体層３０を成長する温度（例えば、約６００℃〜１１００℃程度）よりも低い成長温度で形成した場合、ＩＩＩ族窒化物系半導体層３０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   That is, when the buffer layer (3f) made of the HfZrO layer 50 is formed at a growth temperature lower than the temperature (for example, about 600 ° C. to 1100 ° C.) at which the group III nitride semiconductor layer 30 is grown, such as sputtering. The group III nitride semiconductor layer 30 can function as a thermal stress buffer layer when formed by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコンカーバイドやシリコンの（１１１）面を用いる場合、基板部材１１上のバッファ層（３ｆ）を構成するＨｆＺｒＯ層５０も（１１１）面を有する。尚、シリコン、ＨｆＺｒＯ層５０の面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when a silicon carbide or silicon (111) plane is used as the substrate member 11, the HfZrO layer 50 constituting the buffer layer (3f) on the substrate member 11 also has a (111) plane. The plane orientation of the silicon and HfZrO layer 50 is not limited to the (111) plane.

又、バッファ層（３ｆ）にシリコンを添加する理由は、バッファ層（３ｆ）を形成するＨｆＺｒＯ層５０と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１とＨｆＺｒＯ層５０との界面における平坦性を向上することができる。よって、バッファ層（３ｆ）に添加されたシリコンの含有率は、ＩＩＩ族窒化物系半導体層３０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layer (3f) is to suppress the reactivity between the HfZrO layer 50 forming the buffer layer (3f) and silicon forming the substrate member 11. As a result, the flatness at the interface between the substrate member 11 made of silicon and the HfZrO layer 50 can be improved. Therefore, it is desirable that the content of silicon added to the buffer layer (3f) is more contained on the interface side with the substrate member 11 than on the interface side with the group III nitride semiconductor layer 30.

又、構成例２の酸化ハフニウム層２１或いは酸化ジルコニウム層２２のいずれかをＨｆＺｒＯ層５０に置き換えてもよい。   Further, either the hafnium oxide layer 21 or the zirconium oxide layer 22 in the configuration example 2 may be replaced with the HfZrO layer 50.

（構成例４）
本発明の第１の実施形態に係る半導体基板（２ｇ）の別の構成例４は、図４に示すように、半導体基板（２ｇ）において、基板部材１１と、基板部材１１上に形成された酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０と、バッファ層６０上に配置される周知のＩＩＩ族窒化物系バッファ層７０と、ＩＩＩ族窒化物系バッファ層７０上に配置され、デバイス形成層として機能するＩＩＩ族窒化物系半導体層３０とを備える。バッファ層（３ｇ）は、酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０とＩＩＩ族窒化物系バッファ層７０で構成される。 (Configuration example 4)
Another configuration example 4 of the semiconductor substrate (2g) according to the first embodiment of the present invention is formed on the substrate member 11 and the substrate member 11 in the semiconductor substrate (2g) as shown in FIG. A buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide, a well-known group III nitride buffer layer 70 disposed on the buffer layer 60, and a group III nitride buffer layer 70; A group III nitride semiconductor layer 30 functioning as a device forming layer. The buffer layer (3g) includes a buffer layer 60 and a group III nitride buffer layer 70 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層（３ｇ）を構成する酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０、及びＩＩＩ族窒化物系バッファ層７０には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   The buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide and the group III nitride buffer layer 70 constituting the buffer layer (3g) are added with a material made of silicon, aluminum, or yttrium. It may be.

周知のＩＩＩ族窒化物系バッファ層７０は、例えば、Ａｌ（アルミニウム）を含む窒化物半導体であることが望ましい。例えば、化学式 ＡｌxＭyＧａ1-x-yＮ、（ここで、前記Ｍは、Ｉｎ（インジウム）とＢ（ボロン）とから選択される少なくとも１種の元素、前記ｘ及びｙは、０＜ｘ≦１、０≦ｙ＜１、ｘ＋ｙ≦１を満足する数値）で示される材料に不純物を添加したものからなる。 The well-known group III nitride buffer layer 70 is preferably a nitride semiconductor containing, for example, Al (aluminum). For example, the formula Al x M y Ga 1-xy N, (wherein the M is at least one element selected from In and (indium) B and (boron), the x and y are 0 <x ≦ 1, 0 ≦ y <1, and numerical values satisfying x + y ≦ 1).

即ち、例えば、ＡｌＮ（窒化アルミニウム）、ＡｌＩｎＮ（窒化インジウム アルミニウム）、ＡｌＧａＮ（窒化ガリウム アルミニウム）、ＡｌＩｎＧａＮ（窒化ガリウム インジウム アルミニウム）、ＡｌＢＮ（窒化ボロン アルミニウム）、ＡｌＢＧａＮ（窒化ガリウム ボロン アルミニウム）、及びＡｌＢＩｎＧａＮ（窒化ガリウム インジウム ボロン アルミニウム）から選択された材料からなる。   That is, for example, AlN (aluminum nitride), AlInN (indium aluminum nitride), AlGaN (gallium aluminum nitride), AlInGaN (gallium indium aluminum nitride), AlBN (boron aluminum nitride), AlBGaN (gallium nitride boron aluminum), and AlBInGaN ( It is made of a material selected from gallium nitride, indium, boron, and aluminum.

尚、上記においては、ＩＩＩ族窒化物系バッファ層７０を、単一層で形成される例を説明したが、多層構造にて形成されていてもよい。例えば、上記のＡｌxＭyＧａ1-x-yＮ層に対して、緩衝機能を高めるために、Ａｌを含まないか又はＡｌの割合が小さい窒化物系半導体（ＡｌaＭbＧａ1-a-bＮ）層を積層させてもよい。ここで、窒化物系半導体（ＡｌaＭbＧａ1-a-bＮ）層は以下の構造式を有する。即ち、化学式 ＡｌaＭbＧａ1-a-bＮ（ここで、前記Ｍは、Ｉｎ（インジウム）とＢ（ボロン）とから選択される少なくとも１種の元素、前記ａ及びｂは、０≦ａ＜１、０≦ｂ＜１、ａ＋ｂ≦１、ａ＜ｘを満足する数値）で示される材料に不純物を添加したものからなる。 In the above, the example in which the group III nitride buffer layer 70 is formed as a single layer has been described, but it may be formed in a multilayer structure. For example, with respect to Al x M y Ga 1-xy N layer of the above, in order to increase the buffering function, the proportion of or Al does not contain Al is smaller nitride semiconductor (Al a M b Ga 1- ab N ) Layers may be laminated. Here, the nitride-based semiconductor (Al a Mb Ga 1-ab N) layer has the following structural formula. That is, the chemical formula Al a M b Ga 1-ab N (where the M is at least one element selected from In (indium) and B (the boron), wherein a and b are 0 ≦ a < 1, 0 ≦ b <1, a value satisfying a + b ≦ 1, and a <x).

即ち、例えば、ＧａＮ（窒化ガリウム）、ＡｌＩｎＮ（窒化インジウム アルミニウム）、ＡｌＧａＮ（窒化ガリウム アルミニウム）、ＡｌＩｎＧａＮ（窒化ガリウム インジウム アルミニウム）、ＡｌＢＮ（窒化ボロン アルミニウム）、ＡｌＢＧａＮ（窒化ガリウム ボロン アルミニウム）、及びＡｌＢＩｎＧａＮ（窒化ガリウム インジウム ボロン アルミニウム）から選択された材料からなる。ａの値としては、０≦ａ＜０．２、即ち０又は０よりも大きくかつ０．２よりも小さくすることが望ましい。   That is, for example, GaN (gallium nitride), AlInN (indium aluminum nitride), AlGaN (gallium aluminum nitride), AlInGaN (gallium indium aluminum nitride), AlBN (boron aluminum nitride), AlBGaN (gallium nitride boron aluminum), and AlBInGaN ( It is made of a material selected from gallium nitride, indium, boron, and aluminum. The value of a is preferably 0 ≦ a <0.2, that is, 0 or larger than 0 and smaller than 0.2.

（製造方法）
（ａ）例えば、半導体基板（２ｇ）において、基板部材１１として、シリコンを用いる場合、酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムの材料からなるバッファ層６０をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、所定の厚さの結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム、ジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, in the case where silicon is used as the substrate member 11 in the semiconductor substrate (2g), the buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide is used as the MOCVD method, MBE method, sputtering method, or the like. To form a crystalline film having a predetermined thickness. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing hafnium and zirconium metals on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成された結晶性膜からなるバッファ層６０上に、デバイス形成層として機能するＩＩＩ族窒化物系バッファ層７０をエピタキシャル成長させる。ＩＩＩ族窒化物系バッファ層７０の構造例は、上記の通りである。   (B) Next, a group III nitride buffer layer 70 functioning as a device formation layer is epitaxially grown on the buffer layer 60 made of a crystalline film having the predetermined thickness. The structure example of the group III nitride buffer layer 70 is as described above.

（ｃ）次に、ＩＩＩ族窒化物系バッファ層７０上に、ＧａＮなどのデバイス形成層として機能するＩＩＩ族窒化物系半導体層３０をエピタキシャル成長させる。   (C) Next, a group III nitride semiconductor layer 30 functioning as a device forming layer such as GaN is epitaxially grown on the group III nitride buffer layer 70.

酸化ハフニウムの格子定数は、ａ＝５．１７２Å，ｂ＝５．２９５Åであり、シリコンの結晶格子に近く、高品質な酸化ハフニウムからなるバッファ層３ｇが得られる。又、酸化ハフニウムの格子定数は、シリコンの格子定数よりもやや小さいが、ＩＩＩ族窒化物系半導体層３０の格子定数よりも大きい。   The lattice constants of hafnium oxide are a = 5.172Å and b = 5.295Å, which is close to the crystal lattice of silicon, and a buffer layer 3g made of high-quality hafnium oxide is obtained. The lattice constant of hafnium oxide is slightly smaller than the lattice constant of silicon, but larger than the lattice constant of the group III nitride semiconductor layer 30.

酸化ジルコニウムの格子定数は、ａ＝５．１５０Å，ｂ＝５．２０８Åであり、酸化ハフニウムの格子定数と同程度であり、シリコンの格子定数よりもやや小さいが、ＩＩＩ族窒化物系半導体層３０の格子定数よりも大きい。   The lattice constants of zirconium oxide are a = 5.150 Å and b = 5.208 同, which are similar to the lattice constant of hafnium oxide and slightly smaller than the lattice constant of silicon, but the group III nitride semiconductor layer 30 Larger than the lattice constant of.

酸化ハフニウムジルコニウムの格子定数は、ＨｆとＺｒに添加の割合に依存するが、酸化ハフニウムの格子定数に近く、シリコンの格子定数よりもやや小さいが、ＩＩＩ族窒化物系半導体層３０を構成する窒化物半導体よりも大きい。   Although the lattice constant of hafnium zirconium oxide depends on the ratio of addition to Hf and Zr, it is close to the lattice constant of hafnium oxide and slightly smaller than the lattice constant of silicon, but the nitridation constituting the group III nitride semiconductor layer 30 Larger than physical semiconductors.

酸化ハフニウム、酸化ジルコニウム、或いは酸化ハフニウムジルコニウムを含む結晶性膜をバッファ層６０として基板部材１１とＩＩＩ族窒化物系半導体層３０との間に介在させた方が、基板部材とＩＩＩ族窒化物系半導体層３０との格子不整合が小さくなる。その結果、高品質のＩＩＩ族窒化物系半導体層３０が得られる。   When the crystalline film containing hafnium oxide, zirconium oxide, or hafnium zirconium oxide is interposed as the buffer layer 60 between the substrate member 11 and the group III nitride semiconductor layer 30, the substrate member and the group III nitride system are used. The lattice mismatch with the semiconductor layer 30 is reduced. As a result, a high-quality group III nitride semiconductor layer 30 is obtained.

本発明の第１の実施の形態に係る半導体基板（２ｇ）の構成例４においては、所定の厚さの酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０を形成するが、これらの層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層（３ｆ）を低温で形成することによって、ＩＩＩ族窒化物系半導体層３０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。   In the configuration example 4 of the semiconductor substrate (2g) according to the first embodiment of the present invention, the buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide having a predetermined thickness is formed. The layer is preferably not a non-crystalline material such as an amorphous material used for a gate insulating film layer, but is preferably highly crystalline, and more preferably a single crystal. Further, by forming the buffer layer (3f) at a low temperature by using the sputtering method, when the group III nitride semiconductor layer 30 is formed, the thermal stress distortion is suppressed and the warpage of the entire semiconductor substrate is alleviated. It can also contribute to the formation of a large-diameter wafer.

酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなる結晶性膜をバッファ層６０としてスパッタリング法など、ＧａＮ層などのＩＩＩ族窒化物系半導体層３０をエピタキシャル成長する温度（例えば、約６００℃〜１１００℃程度）よりも低い成長温度で形成した場合、ＧａＮ層などのＩＩＩ族窒化物系半導体層３０のエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   Temperature at which group III nitride semiconductor layer 30 such as a GaN layer is epitaxially grown by sputtering using a crystalline film made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide as buffer layer 60 (for example, about 600 ° C. to 1100 ° C. ) Can be made to function as a thermal stress buffer layer during formation by epitaxial growth of a group III nitride semiconductor layer 30 such as a GaN layer.

面方位としては、例えば、基板部材１１としてシリコンカーバイドやシリコンの（１１１）面を用いる場合、基板部材１１上のバッファ層６０を構成する酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムも（１１１）面を有する。尚、シリコン、酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムの面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when a silicon carbide or silicon (111) plane is used as the substrate member 11, the hafnium oxide, zirconium oxide, or hafnium zirconium oxide constituting the buffer layer 60 on the substrate member 11 is also the (111) plane. Have Note that the plane orientation of silicon, hafnium oxide, zirconium oxide, or hafnium zirconium oxide is not limited to the (111) plane.

又、バッファ層６０にシリコンを添加する理由は、バッファ層６０と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１の厚み（縦）方向の平坦性を保持しつつ、基板部材１１とシリコン添加のバッファ層６０との格子定数整合性及び密着性を確保することもできる。よって、バッファ層６０に添加されたシリコンの含有率は、ＩＩＩ族窒化物系半導体層３０との界面側に比べて基板部材１１との界面側により多く含まれることが望ましい。   The reason why silicon is added to the buffer layer 60 is to suppress the reactivity between the buffer layer 60 and silicon forming the substrate member 11. As a result, it is possible to ensure lattice constant matching and adhesion between the substrate member 11 and the silicon-added buffer layer 60 while maintaining the flatness in the thickness (longitudinal) direction of the substrate member 11 made of silicon. Therefore, it is desirable that the content rate of silicon added to the buffer layer 60 is contained more on the interface side with the substrate member 11 than on the interface side with the group III nitride semiconductor layer 30.

又、構成例４のバッファ層６０において、酸化ハフニウム層と酸化ジルコニウム層とを繰り返し複数回積層してもよい。尚、各層の厚みを変更してもよい。   Further, in the buffer layer 60 of the configuration example 4, the hafnium oxide layer and the zirconium oxide layer may be repeatedly stacked a plurality of times. In addition, you may change the thickness of each layer.

本発明の第１の実施の形態に係る半導体基板によれば、ＩＩＩ族窒化物系半導体材料のエピタキシャル成長において、高品質化と安定化を実現することができる。   With the semiconductor substrate according to the first embodiment of the present invention, high quality and stabilization can be realized in the epitaxial growth of a group III nitride semiconductor material.

［第２の実施形態］
（ＩＩ−ＶＩ族系半導体基板構造）
（構成例１）
本発明の第２の実施形態に係る半導体基板（２ｈ，２ｉ）の構成例１は、第１の実施の形態の構成例１のＩＩＩ族窒化物系半導体層３０の代りにＩＩ―ＶＩ族化合物半導体層４０に置き換えたものであって、図５に示すように、基板部材１１と、基板部材１１上に形成された酸化ハフニウム、酸化ジルコニウムから選ばれる層から形成されるバッファ層（３ｈ，３ｉ）と、バッファ層（３ｈ，３ｉ）上に配置されるＩＩ―ＶＩ族化合物半導体層４０とを備える。 [Second Embodiment]
(II-VI group semiconductor substrate structure)
(Configuration example 1)
Configuration example 1 of the semiconductor substrate (2h, 2i) according to the second embodiment of the present invention includes a II-VI group compound instead of the group III nitride semiconductor layer 30 of the configuration example 1 of the first embodiment. As shown in FIG. 5, the semiconductor layer 40 is replaced by a buffer layer (3h, 3i) formed of a substrate member 11 and a layer selected from hafnium oxide and zirconium oxide formed on the substrate member 11. And a II-VI group compound semiconductor layer 40 disposed on the buffer layer (3h, 3i).

図５（ａ）で示す半導体基板（２ｈ）の構成例では、基板部材１１と、基板部材１１上に形成された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置されるＩＩ―ＶＩ族化合物半導体層４０とを備える。   In the configuration example of the semiconductor substrate (2h) shown in FIG. 5A, the substrate member 11, the hafnium oxide layer 21 formed on the substrate member 11, and the II-VI group compound disposed on the hafnium oxide layer 21 are used. And a semiconductor layer 40.

図５（ｂ）で示す半導体基板（２ｉ）の構成例では、基板部材１１と、基板部材１１上に形成された酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置され、デバイス形成層として機能するＩＩ―ＶＩ族化合物半導体層４０とを備える。   In the configuration example of the semiconductor substrate (2i) shown in FIG. 5B, the substrate member 11, the zirconium oxide layer 22 formed on the substrate member 11, and the zirconium oxide layer 22 are disposed and function as a device formation layer. II-VI group compound semiconductor layer 40.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層（３ｈ，３ｉ）を構成する酸化ハフニウム層２１或いは酸化ジルコニウム層２２には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   A material made of silicon, aluminum, or yttrium may be added to the hafnium oxide layer 21 or the zirconium oxide layer 22 constituting the buffer layer (3h, 3i).

（製造方法）
（ａ）例えば、基板部材１１としてシリコンを用いる場合、基板部材１１上に酸化ハフニウム、酸化ジルコニウムなどの材料からなるバッファ層（３ｈ，３ｉ）をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、基板部材１１上に所定の厚さの酸化ハフニウム、或いは酸化ジルコニウムの結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム或いはジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, when silicon is used as the substrate member 11, a buffer layer (3h, 3i) made of a material such as hafnium oxide or zirconium oxide is formed on the substrate member 11 by MOCVD, MBE, or sputtering. Then, a crystalline film of hafnium oxide or zirconium oxide having a predetermined thickness is formed on the substrate member 11. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing a hafnium or zirconium metal on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成された酸化ハフニウム、或いは酸化ジルコニウムの結晶性膜からなるバッファ層（３ｈ，３ｉ）上に、ＺｎＯなどデバイス形成層として機能するのＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長させる。   (B) Next, on the buffer layer (3h, 3i) made of hafnium oxide or zirconium oxide formed in the predetermined thickness, ZnO functions as a device formation layer such as ZnO. The compound semiconductor layer 40 is epitaxially grown.

シリコンの格子定数は、５．４３１Åであり、シリコンを基板部材１１として使用した時、（１１１）面にＩＩ―ＶＩ族化合物半導体層４０が形成されると、シリコンの格子間隔は、√２／２倍となる。   The lattice constant of silicon is 5.431 、. When the silicon is used as the substrate member 11 and the II-VI compound semiconductor layer 40 is formed on the (111) plane, the lattice spacing of silicon is √2 / Doubled.

酸化ハフニウムの格子定数は、ａ＝５．１７２Å，ｂ＝５．２９５Åであり、シリコンの結晶格子に近く、高品質な酸化ハフニウムからなるバッファ層３ｈが得られる。又、酸化ハフニウムの格子定数は、シリコンの格子定数よりもやや小さいが、ＺｎＯ（格子定数ａ＝ｂ＝３．２５０Å，ｃ＝５．２０７Å）などのＩＩ―ＶＩ族化合物半導体層４０の格子定数よりも大きい。   The lattice constants of hafnium oxide are a = 5.172Å and b = 5.295Å, which are close to the crystal lattice of silicon, and a buffer layer 3h made of high-quality hafnium oxide is obtained. The lattice constant of hafnium oxide is slightly smaller than the lattice constant of silicon, but the lattice constant of the II-VI group compound semiconductor layer 40 such as ZnO (lattice constant a = b = 3.250Å, c = 5.207Å) is used. Bigger than.

酸化ハフニウムの結晶性膜をバッファ層（３ｈ）として基板部材１１とＩＩ―ＶＩ族化合物半導体層４０ととの間に介在させた方が、基板部材とＩＩ―ＶＩ族化合物半導体層４０との格子不整合が小さくなる。その結果、高品質のＩＩ―ＶＩ族化合物半導体層４０が得られる。   The lattice between the substrate member and the II-VI compound semiconductor layer 40 is obtained by interposing the crystalline film of hafnium oxide as the buffer layer (3h) between the substrate member 11 and the II-VI compound semiconductor layer 40. Inconsistencies are reduced. As a result, a high quality II-VI compound semiconductor layer 40 is obtained.

ハフニウムとジルコニウムは、比較的材料物性は似ているため、酸化ハフニウムの代わりに酸化ジルコニウムのバッファ層（３ｉ）を用いても、酸化ハフニウムのバッファ層（３ｈ）と同様の効果が得られる。   Since hafnium and zirconium have relatively similar material properties, the same effect as the hafnium oxide buffer layer (3h) can be obtained by using a zirconium oxide buffer layer (3i) instead of hafnium oxide.

本発明の第２の実施の形態に係る半導体基板の構成例１においては、所定の厚さの酸化ハフニウム層２１、或いは酸化ジルコニウム層２２をバッファ層（３ｈ，３ｉ）として形成するが、これらの層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。   In the configuration example 1 of the semiconductor substrate according to the second embodiment of the present invention, the hafnium oxide layer 21 or the zirconium oxide layer 22 having a predetermined thickness is formed as the buffer layer (3h, 3i). The layer is preferably not a non-crystalline material such as an amorphous material used for a gate insulating film layer, but is preferably highly crystalline, and more preferably a single crystal.

又、スパッタリング法を用いてバッファ層（３ｈ，３ｉ）を低温で形成することによって、ＩＩ―ＶＩ族化合物半導体層４０を形成する時、熱応力歪みを抑制して、半導体基板（２ｈ，２ｉ）全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。更に、ＩＩ―ＶＩ族化合物半導体層４０を厚く形成することもできる。   Further, by forming the buffer layer (3h, 3i) at a low temperature by using the sputtering method, when the II-VI group compound semiconductor layer 40 is formed, the thermal stress distortion is suppressed, and the semiconductor substrate (2h, 2i). It is possible to alleviate the overall warpage and contribute to the formation of a large-diameter wafer. Further, the II-VI compound semiconductor layer 40 can be formed thick.

酸化ジルコニウム層２２をバッファ層として挿入することによって、半導体基板（２ｈ，２ｉ）における一方の主面１ａと他方の主面１ｂ間をより高抵抗性を保持しつつ形成することができ、半導体基板（２ｈ，２ｉ）又は半導体基板（２ｈ，２ｉ）上にトランジスタを構成した場合、厚み（縦）方向の高耐圧化，高周波性能を得ることができる。   By inserting the zirconium oxide layer 22 as a buffer layer, the semiconductor substrate (2h, 2i) can be formed while maintaining a higher resistance between one main surface 1a and the other main surface 1b. When a transistor is formed on (2h, 2i) or a semiconductor substrate (2h, 2i), high breakdown voltage and high frequency performance in the thickness (vertical) direction can be obtained.

即ち、酸化ハフニウム層２１からなるバッファ層をスパッタリング法など、ＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長する温度（例えば、約４００℃〜８００℃程度）よりも低い成長温度で形成した場合、ＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   That is, when the buffer layer composed of the hafnium oxide layer 21 is formed at a growth temperature lower than the temperature at which the II-VI compound semiconductor layer 40 is epitaxially grown (eg, about 400 ° C. to 800 ° C.) by sputtering or the like. The group VI compound semiconductor layer 40 can function as a thermal stress buffer layer when formed by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコンカーバイドやシリコンの（１１１）面を用いる場合、基板部材１１上の酸化ハフニウム層２１を構成する酸化ハフニウムも（１１１）面を有する。酸化ジルコニウム層２２を構成する酸化ジルコニウムも同様である。尚、シリコン、酸化ハフニウム、酸化ジルコニウムの面方位は（１１１）面に限られるものではない。   As for the plane orientation, for example, when a silicon carbide or silicon (111) plane is used as the substrate member 11, hafnium oxide constituting the hafnium oxide layer 21 on the substrate member 11 also has a (111) plane. The same applies to the zirconium oxide constituting the zirconium oxide layer 22. The plane orientation of silicon, hafnium oxide, and zirconium oxide is not limited to the (111) plane.

又、バッファ層（３ｈ，３ｉ）にシリコンを添加する理由は、バッファ層（３ｈ，３ｉ）を形成する酸化ハフニウム層２１、或いは酸化ジルコニウム層２２と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１と酸化ハフニウム層２１或いは酸化ジルコニウム層２２との界面における平坦性を向上することができる。更に、基板部材１１とシリコン添加のバッファ層（３ｈ，３ｉ）を形成する酸化ハフニウム層２１、或いは酸化ジルコニウム層２２との格子定数整合性及び密着性を確保することもできる。シリコンを酸化ハフニウム層２１、或いは酸化ジルコニウム層２２に添加することによって、シリコンからなる基板部材１１と、酸化ハフニウム層２１、或いは酸化ジルコニウム層２２との間の格子定数不整合が緩和される方向に働くからである。よって、バッファ層（３ｈ，３ｉ）に添加されたシリコンの含有率については、ＩＩ―ＶＩ族化合物半導体層４０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layer (3h, 3i) is that the reactivity of the hafnium oxide layer 21 forming the buffer layer (3h, 3i) or the zirconium oxide layer 22 with silicon forming the substrate member 11 is increased. It is for suppressing. As a result, the flatness at the interface between the substrate member 11 made of silicon and the hafnium oxide layer 21 or the zirconium oxide layer 22 can be improved. Furthermore, lattice constant matching and adhesion between the substrate member 11 and the hafnium oxide layer 21 or the zirconium oxide layer 22 forming the silicon-added buffer layer (3h, 3i) can be ensured. By adding silicon to the hafnium oxide layer 21 or the zirconium oxide layer 22, the lattice constant mismatch between the substrate member 11 made of silicon and the hafnium oxide layer 21 or the zirconium oxide layer 22 is relaxed. Because it works. Therefore, the content of silicon added to the buffer layer (3h, 3i) is more likely to be contained on the interface side with the substrate member 11 than on the interface side with the II-VI group compound semiconductor layer 40. desirable.

（構成例２）
本発明の第２の実施形態に係る半導体基板（２ｊ，２ｋ，２ｌ）の別の構成例２は、図６に示すように、基板部材１１と、基板部材１１上に形成された酸化ハフニウム及び酸化ジルコニウムから形成される２層構造若しくは３層構造のバッファ層（３ｊ，３ｋ，３ｌ）と、バッファ層（３ｊ，３ｋ，３ｌ）上に配置され、デバイス形成層として機能するＩＩ―ＶＩ族化合物半導体層４０とを備える。 (Configuration example 2)
As shown in FIG. 6, another configuration example 2 of the semiconductor substrate (2j, 2k, 2l) according to the second embodiment of the present invention includes a substrate member 11, hafnium oxide formed on the substrate member 11, and A two-layer or three-layer buffer layer (3j, 3k, 3l) formed from zirconium oxide, and a II-VI group compound disposed on the buffer layer (3j, 3k, 3l) and functioning as a device formation layer And a semiconductor layer 40.

図６（ａ）の半導体基板（２ｊ）の構成例では、基板部材１１と、基板部材１１上に形成された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置される酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置されるＩＩ―ＶＩ族化合物半導体層４０とを備える。バッファ層（３ｊ）は、酸化ハフニウム層２１と酸化ジルコニウム層２２とからなる。   In the configuration example of the semiconductor substrate (2j) in FIG. 6A, a substrate member 11, a hafnium oxide layer 21 formed on the substrate member 11, a zirconium oxide layer 22 disposed on the hafnium oxide layer 21, And a II-VI compound semiconductor layer 40 disposed on the zirconium oxide layer 22. The buffer layer (3j) includes a hafnium oxide layer 21 and a zirconium oxide layer 22.

図６（ｂ）の半導体基板（２ｋ）の構成例では、基板部材１１と、基板部材１１上に形成された酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置される酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置されるＩＩ―ＶＩ族化合物半導体層４０とを備える。バッファ層（３ｋ）は、酸化ジルコニウム層２２と酸化ハフニウム層２１とからなる。   In the configuration example of the semiconductor substrate (2k) in FIG. 6B, the substrate member 11, the zirconium oxide layer 22 formed on the substrate member 11, the hafnium oxide layer 21 disposed on the zirconium oxide layer 22, And a II-VI group compound semiconductor layer 40 disposed on the hafnium oxide layer 21. The buffer layer (3k) includes a zirconium oxide layer 22 and a hafnium oxide layer 21.

図６（ｃ）の半導体基板２ｌの構成例では、基板部材１１と、基板部材１１上に形成された酸化ハフニウム層２１と、酸化ハフニウム層２１上に配置された酸化ジルコニウム層２２と、酸化ジルコニウム層２２上に配置された酸化ハフニウム層２１と、酸化ジルコニウム層２２上の酸化ハフニウム層２１上に配置されたＩＩ―ＶＩ族化合物半導体層４０とを備える。バッファ層（３ｌ）は、酸化ハフニウム層２１、酸化ジルコニウム層２２、及び酸化ジルコニウム層２２上に配置された酸化ハフニウム層２１とからなる。   In the configuration example of the semiconductor substrate 2l in FIG. 6C, the substrate member 11, the hafnium oxide layer 21 formed on the substrate member 11, the zirconium oxide layer 22 disposed on the hafnium oxide layer 21, and the zirconium oxide. A hafnium oxide layer 21 disposed on the layer 22 and a II-VI group compound semiconductor layer 40 disposed on the hafnium oxide layer 21 on the zirconium oxide layer 22 are provided. The buffer layer (3 l) includes a hafnium oxide layer 21, a zirconium oxide layer 22, and a hafnium oxide layer 21 disposed on the zirconium oxide layer 22.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層（３ｊ，３ｋ，３ｌ）を構成する酸化ハフニウム層２１及び酸化ジルコニウム層２２の内、いずれか１層、２層若しくは各層には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   Of the hafnium oxide layer 21 and the zirconium oxide layer 22 constituting the buffer layer (3j, 3k, 3l), any one layer, two layers, or each layer is added with a material made of silicon, aluminum, or yttrium. It may be.

（製造方法）
（ａ）例えば、半導体基板（２ｊ）において、基板部材１１として、シリコンを用いる場合、酸化ハフニウム、酸化ジルコニウムなどの材料からなるバッファ層（３ｊ）をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、所定の厚さの酸化ハフニウム、或いは酸化ジルコニウムの結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム或いはジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, when silicon is used as the substrate member 11 in the semiconductor substrate (2j), the buffer layer (3j) made of a material such as hafnium oxide or zirconium oxide is formed by the MOCVD method, the MBE method, the sputtering method, or the like. Then, a hafnium oxide or zirconium oxide crystalline film having a predetermined thickness is formed. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing a hafnium or zirconium metal on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成された酸化ハフニウム層２１、或いは酸化ジルコニウム層２２の結晶性膜上に、それぞれ酸化ジルコニウム層２２、或いは酸化ハフニウム層２１をＭＯＣＶＤ法、ＭＢＥ法、或いは上記と同様にスパッタリング法などで形成し、所定の厚さの酸化ハフニウム層２１及び酸化ジルコニウム層２２からなる２層構造のバッファ層の結晶性膜を形成する。尚、図６（ｂ）のように、酸化ハフニウム層２１と酸化ジルコニウム層２２を入れ替えてもよい。或いは図６（ｃ）に示すように、酸化ハフニウム層２１と酸化ジルコニウム層２２と酸化ハフニウム層２１を順次積層化形成してもよい。   (B) Next, the zirconium oxide layer 22 or the hafnium oxide layer 21 is formed on the hafnium oxide layer 21 or the zirconium oxide layer 22 having a predetermined thickness by the MOCVD method, the MBE method, Alternatively, a crystalline film of a buffer layer having a two-layer structure formed of a hafnium oxide layer 21 and a zirconium oxide layer 22 having a predetermined thickness is formed by a sputtering method or the like as described above. Note that the hafnium oxide layer 21 and the zirconium oxide layer 22 may be interchanged as shown in FIG. Alternatively, as shown in FIG. 6C, the hafnium oxide layer 21, the zirconium oxide layer 22, and the hafnium oxide layer 21 may be sequentially stacked.

（ｃ）次に、上記所定の厚さに形成された酸化ハフニウム層２１及び酸化ジルコニウム層２２からなるバッファ層（３ｊ，３ｋ，３ｌ）の結晶性膜上に、ＺｎＯなどのデバイス形成層として機能するＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長させる。   (C) Next, on the crystalline film of the buffer layer (3j, 3k, 3l) formed of the hafnium oxide layer 21 and the zirconium oxide layer 22 formed in the predetermined thickness, it functions as a device formation layer such as ZnO. The II-VI group compound semiconductor layer 40 is epitaxially grown.

酸化ジルコニウムの格子定数は、ａ＝５．１５０Å，ｂ＝５．２０８Åであり、酸化ハフニウムの格子定数と同程度であり、シリコンの結晶格子に近い。又、酸化ハフニウムの格子定数は、シリコンの格子定数よりもやや小さいが、ＺｎＯ（格子定数ａ＝ｂ＝３．２５０Å，ｃ＝５．２０７Å）などのＩＩ―ＶＩ族化合物半導体層４０の格子定数よりも大きい。高品質な酸化ジルコニウム、酸化ハフニウムを含むバッファ層（３ｊ，３ｋ，３ｌ）が得られる。酸化ジルコニウム、酸化ハフニウムの結晶性膜をバッファ層（３ｊ，３ｋ，３ｌ）として基板部材１１とＩＩ―ＶＩ族化合物半導体層４０との間に介在させた方が、基板部材とＩＩ―ＶＩ族化合物半導体層４０との格子不整合が小さくなる。その結果、高品質のＩＩ―ＶＩ族化合物半導体層４０が得られる。   The lattice constants of zirconium oxide are a = 5.150 Å and b = 5.208 同, which is similar to the lattice constant of hafnium oxide and close to the crystal lattice of silicon. The lattice constant of hafnium oxide is slightly smaller than the lattice constant of silicon, but the lattice constant of the II-VI group compound semiconductor layer 40 such as ZnO (lattice constant a = b = 3.250Å, c = 5.207Å) is used. Bigger than. A buffer layer (3j, 3k, 3l) containing high quality zirconium oxide and hafnium oxide is obtained. When the crystalline film of zirconium oxide or hafnium oxide is interposed as the buffer layer (3j, 3k, 3l) between the substrate member 11 and the II-VI group compound semiconductor layer 40, the substrate member and the II-VI group compound are disposed. The lattice mismatch with the semiconductor layer 40 is reduced. As a result, a high quality II-VI compound semiconductor layer 40 is obtained.

ハフニウムとジルコニウムは、比較的材料物性は似ているため、酸化ジルコニウムを用いても、酸化ハフニウムと同様の効果が得られるため、図６（ａ）、図６（ｂ）或いは図６（ｃ）に示すように、酸化ハフニウム層２１と酸化ジルコニウム層２２を積層化形成したバッファ層（３ｊ，３ｋ，３ｌ）においても、単一層の場合（構成例１）と同様の効果を得ることができる。   Since hafnium and zirconium have relatively similar material properties, even if zirconium oxide is used, the same effect as hafnium oxide can be obtained, so FIG. 6 (a), FIG. 6 (b) or FIG. 6 (c). As shown, the buffer layer (3j, 3k, 3l) formed by laminating the hafnium oxide layer 21 and the zirconium oxide layer 22 can provide the same effect as that of the single layer (configuration example 1).

本発明の第２の実施の形態に係る半導体基板の構成例２においては、所定の厚さの酸化ハフニウム層２１及び酸化ジルコニウム層２２を２層構造若しくは３層構造のバッファ層（３ｊ，３ｋ，３ｌ）として形成するが、これらの層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。   In the configuration example 2 of the semiconductor substrate according to the second embodiment of the present invention, the hafnium oxide layer 21 and the zirconium oxide layer 22 having a predetermined thickness are formed of a buffer layer (3j, 3k, 3l), these layers are preferably not a non-crystalline material such as an amorphous material used for a gate insulating film layer, but preferably have a high crystallinity, and more preferably a single crystal.

又、スパッタリング法を用いてバッファ層（３ｈ，３ｉ）を低温で形成することによって、ＩＩ―ＶＩ族化合物半導体層４０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。   In addition, by forming the buffer layer (3h, 3i) at a low temperature using a sputtering method, when the II-VI compound semiconductor layer 40 is formed, the thermal stress distortion is suppressed and the warpage of the entire semiconductor substrate is reduced. It can also contribute to the formation of a large-diameter wafer.

バッファ層（３ｊ，３ｋ，３ｌ）の一部をアモルファスなどの非結晶性としてもよい。例えば、酸化ジルコニウム層２２又は酸化ハフニウム層２１をバッファ層の一部として挿入すれば、半導体基板（２ｊ，２ｋ，２ｌ）の厚み（縦）方向の高抵抗性を保持しつつ形成することができ、半導体基板（２ｊ，２ｋ，２ｌ）にトランジスタを構成した場合、高周波・縦方向に高耐圧性能を得ることができる。   A part of the buffer layer (3j, 3k, 3l) may be amorphous such as amorphous. For example, if the zirconium oxide layer 22 or the hafnium oxide layer 21 is inserted as a part of the buffer layer, the semiconductor substrate (2j, 2k, 2l) can be formed while maintaining high resistance in the thickness (vertical) direction. When a transistor is formed on the semiconductor substrate (2j, 2k, 2l), high breakdown voltage performance can be obtained in the high frequency / vertical direction.

即ち、酸化ハフニウム層２１或いは酸化ジルコニウム層２２をスパッタリング法など、ＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長する温度（例えば、約４００℃〜８００℃程度）よりも低い成長温度で形成した場合、ＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   That is, when the hafnium oxide layer 21 or the zirconium oxide layer 22 is formed at a growth temperature lower than the temperature at which the II-VI compound semiconductor layer 40 is epitaxially grown (for example, about 400 ° C. to 800 ° C.), such as sputtering. The group VI compound semiconductor layer 40 can function as a thermal stress buffer layer when formed by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコンカーバイドやシリコンの（１１１）面を用いる場合、基板部材１１上の酸化ハフニウム層２１も（１１１）面を有する。酸化ジルコニウム層２２も同様である。尚、シリコン、酸化ジルコニウム或いは酸化ハフニウムの面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when a silicon carbide or silicon (111) plane is used as the substrate member 11, the hafnium oxide layer 21 on the substrate member 11 also has a (111) plane. The same applies to the zirconium oxide layer 22. The plane orientation of silicon, zirconium oxide or hafnium oxide is not limited to the (111) plane.

又、バッファ層（３ｊ，３ｋ，３ｌ）にシリコンを添加する理由は、バッファ層（３ｊ，３ｋ，３ｌ）と基板部材１１を形成するシリコンとの反応性を抑制するためである。 この結果、シリコンからなる基板部材１１の厚み（縦）方向の平坦性を保持しつつ、基板部材１１とシリコン添加のバッファ層を形成する酸化ハフニウム層２１、及び酸化ジルコニウム層２２との格子定数整合性及び密着性を確保することもできる。よって、バッファ層（３ｊ，３ｋ，３ｌ）に添加されたシリコンの含有率は、ＩＩ―ＶＩ族化合物半導体層４０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layers (3j, 3k, 3l) is to suppress the reactivity between the buffer layers (3j, 3k, 3l) and silicon forming the substrate member 11. As a result, lattice constant matching between the substrate member 11 and the hafnium oxide layer 21 and the zirconium oxide layer 22 forming the silicon-added buffer layer is maintained while maintaining the flatness in the thickness (longitudinal) direction of the substrate member 11 made of silicon. Property and adhesion can be secured. Therefore, the content of silicon added to the buffer layer (3j, 3k, 3l) is more contained on the interface side with the substrate member 11 than on the interface side with the II-VI group compound semiconductor layer 40. Is desirable.

又、構成例２においては２層構造若しくは３層構造のバッファ層（３ｊ，３ｋ，３ｌ）としているが、酸化ハフニウム層２１と酸化ジルコニウム層２２とを繰り返し複数回積層してもよい。尚、各層の厚みを変更してもよい。   In the configuration example 2, the buffer layer (3j, 3k, 3l) having a two-layer structure or a three-layer structure is used. However, the hafnium oxide layer 21 and the zirconium oxide layer 22 may be repeatedly stacked a plurality of times. In addition, you may change the thickness of each layer.

（構成例３）
本発明の第２の実施形態に係る半導体基板（２ｍ）の更に別の構成例３は、図７に示すように、半導体基板（２ｍ）において、基板部材１１と、基板部材１１上に形成されたＨｆＺｒＯ層５０と、ＨｆＺｒＯ層５０上に配置され、デバイス形成層として機能するＩＩ―ＶＩ族化合物半導体層４０とを備える。 (Configuration example 3)
Still another configuration example 3 of the semiconductor substrate (2m) according to the second embodiment of the present invention is formed on the substrate member 11 and the substrate member 11 in the semiconductor substrate (2m) as shown in FIG. The HfZrO layer 50 and the II-VI group compound semiconductor layer 40 disposed on the HfZrO layer 50 and functioning as a device forming layer are provided.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層（３ｍ）を構成するＨｆＺｒＯ層５０には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   A material made of silicon, aluminum, or yttrium may be added to the HfZrO layer 50 constituting the buffer layer (3 m).

（製造方法）
（ａ）例えば、半導体基板（２ｍ）において、基板部材１１として、シリコンを用いる場合、ジルコニウム添加の酸化ハフニウム、若しくはハフニウム添加の酸化ジルコニウムからなるバッファ層（３ｍ）をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、所定の厚さのＨｆＺｒＯ層５０の結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム及び／或いはジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, when silicon is used as the substrate member 11 in the semiconductor substrate (2m), a buffer layer (3m) made of zirconium-added hafnium oxide or hafnium-added zirconium oxide is formed by MOCVD, MBE, or sputtering. Then, a crystalline film of the HfZrO layer 50 having a predetermined thickness is formed. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing a hafnium and / or zirconium metal on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成されたＨｆＺｒＯ層５０の結晶性膜からなるバッファ層（３ｍ）上に、ＺｎＯなどのデバイス形成層として機能するＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長させる。   (B) Next, a II-VI group compound semiconductor layer 40 functioning as a device formation layer of ZnO or the like is formed on the buffer layer (3m) made of the crystalline film of the HfZrO layer 50 formed to have the predetermined thickness. Epitaxially grow.

ＨｆＺｒＯ層５０の格子定数は、ＨｆとＺｒに添加の割合に依存するが、酸化ハフニウムの格子定数に近く、シリコンの格子定数よりもやや小さいが、ＩＩ―ＶＩ族化合物半導体層４０を構成するＩＩ―ＶＩ族化合物半導体よりも大きい。   Although the lattice constant of the HfZrO layer 50 depends on the ratio of addition to Hf and Zr, it is close to the lattice constant of hafnium oxide and is slightly smaller than the lattice constant of silicon, but II constituting the II-VI group compound semiconductor layer 40 -Larger than Group VI compound semiconductors.

ＨｆＺｒＯ層５０の結晶性膜をバッファ層（３ｍ）として基板部材１１とＩＩ―ＶＩ族化合物半導体層４０との間に介在させた方が、基板部材とＩＩ―ＶＩ族化合物半導体層４０との格子不整合が小さくなる。その結果、高品質のＩＩ―ＶＩ族化合物半導体層４０が得られる。   When the crystalline film of the HfZrO layer 50 is interposed between the substrate member 11 and the II-VI group compound semiconductor layer 40 as a buffer layer (3 m), a lattice between the substrate member and the II-VI group compound semiconductor layer 40 is obtained. Inconsistencies are reduced. As a result, a high quality II-VI compound semiconductor layer 40 is obtained.

本発明の第２の実施の形態に係る半導体基板の構成例３においては、所定の厚さのＨｆＺｒＯ層５０をバッファ層(３ｍ)として形成するが、この層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層（３ｍ）を低温で形成することによって、ＩＩ―ＶＩ族化合物半導体層４０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。   In the configuration example 3 of the semiconductor substrate according to the second embodiment of the present invention, the HfZrO layer 50 having a predetermined thickness is formed as the buffer layer (3 m), and this layer is used as a gate insulating film layer or the like. It is desirable that the crystallinity is high, not amorphous, such as amorphous, and more preferably a single crystal. Further, by forming the buffer layer (3 m) at a low temperature by using the sputtering method, when the II-VI compound semiconductor layer 40 is formed, the thermal stress distortion is suppressed and the warpage of the entire semiconductor substrate is alleviated. It can also contribute to the formation of a large-diameter wafer.

ＨｆＺｒＯ層５０を結晶性のバッファ層（３ｍ）として挿入することによって、シリコンからなる基板部材１１をより高抵抗性を保持しつつ形成することができ、トランジスタを構成した場合、高周波性能を得ることができる。   By inserting the HfZrO layer 50 as a crystalline buffer layer (3 m), the substrate member 11 made of silicon can be formed while maintaining higher resistance, and when a transistor is configured, high frequency performance is obtained. Can do.

ＨｆＺｒＯ層５０からなるバッファ層（３ｍ）をスパッタリング法など、ＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長する温度（例えば、約４００℃〜８００℃程度）よりも低い成長温度で形成した場合、ＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   When the buffer layer (3 m) made of the HfZrO layer 50 is formed at a growth temperature lower than the temperature at which the II-VI compound semiconductor layer 40 is epitaxially grown (eg, about 400 ° C. to 800 ° C.), such as sputtering, The group VI compound semiconductor layer 40 can function as a thermal stress buffer layer when formed by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコンカーバイドやシリコンの（１１１）面を用いる場合、基板部材１１上のバッファ層（３ｍ）を構成するＨｆＺｒＯ層５０も（１１１）面を有する。尚、シリコン、ＨｆＺｒＯ層５０の面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when a silicon carbide or silicon (111) plane is used as the substrate member 11, the HfZrO layer 50 constituting the buffer layer (3m) on the substrate member 11 also has a (111) plane. The plane orientation of the silicon and HfZrO layer 50 is not limited to the (111) plane.

又、バッファ層（３ｍ）にシリコンを添加する理由は、バッファ層（３ｍ）を形成するＨｆＺｒＯ層５０と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１の厚み（縦）方向の平坦性を保持しつつ、基板部材１１とシリコン添加のバッファ層（３ｍ）を形成するＨｆＺｒＯ層５０との格子定数整合性及び密着性を確保することもできる。よって、バッファ層（３ｍ）に添加されたシリコンの含有率は、ＩＩ―ＶＩ族化合物半導体層４０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layer (3m) is to suppress the reactivity between the HfZrO layer 50 that forms the buffer layer (3m) and the silicon that forms the substrate member 11. As a result, lattice constant matching and adhesion between the substrate member 11 and the HfZrO layer 50 forming the silicon-added buffer layer (3 m) while maintaining the flatness in the thickness (longitudinal) direction of the substrate member 11 made of silicon. Can also be secured. Therefore, it is desirable that the content of silicon added to the buffer layer (3 m) is contained more on the interface side with the substrate member 11 than on the interface side with the II-VI compound semiconductor layer 40.

又、構成例２の酸化ハフニウム層２１或いは酸化ジルコニウム層２２のいずれかをＨｆＺｒＯ層５０に置き換えてもよい。   Further, either the hafnium oxide layer 21 or the zirconium oxide layer 22 in the configuration example 2 may be replaced with the HfZrO layer 50.

（構成例４）
本発明の第２の実施形態に係る半導体基板（２ｎ）の別の構成例４は、図８に示すように、半導体基板（２ｎ）において、基板部材１１と、基板部材１１上に形成された酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０と、バッファ層６０上に配置される周知のＩＩ―ＶＩ族化合物半導体バッファ層８０と、ＩＩ―ＶＩ族化合物半導体バッファ層８０上に配置され、デバイス形成層として機能するＩＩ―ＶＩ族化合物半導体層４０とを備える。バッファ層（３ｎ）は、バッファ層６０とＩＩ―ＶＩ族化合物半導体バッファ層８０から構成される。 (Configuration example 4)
Another configuration example 4 of the semiconductor substrate (2n) according to the second embodiment of the present invention is formed on the substrate member 11 and the substrate member 11 in the semiconductor substrate (2n) as shown in FIG. A buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide, a well-known II-VI compound semiconductor buffer layer 80 disposed on the buffer layer 60, and a II-VI compound semiconductor buffer layer 80 And a II-VI group compound semiconductor layer 40 functioning as a device formation layer. The buffer layer (3n) includes a buffer layer 60 and a II-VI group compound semiconductor buffer layer 80.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層３ｎを構成する酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０、及び周知のＩＩ―ＶＩ族化合物半導体バッファ層８０には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。周知のＩＩ―ＶＩ族化合物半導体バッファ層８０は、例えば、ＺｎＭｇＯ層などを用いる。   The buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide constituting the buffer layer 3n and the well-known II-VI compound semiconductor buffer layer 80 are added with a material made of silicon, aluminum, or yttrium. May be. The well-known II-VI group compound semiconductor buffer layer 80 uses, for example, a ZnMgO layer.

（製造方法）
（ａ）例えば、半導体基板（２ｎ）において、基板部材１１として、シリコンを用いる場合、酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムの材料からなるバッファ層６０をＭＯＣＶＤ法、ＭＢＥ法、或いはスパッタリング法などで形成し、所定の厚さの酸化ハフニウムの結晶性膜を形成する。スパッタリング法としては、例えば、マグネトロンスパッタリング法、反応性スパッタリング法を用いることができる。又、基板部材１１の上にハフニウム、ジルコニウムの金属を真空蒸着し、酸化することによっても形成することができる。 (Production method)
(A) For example, in the case where silicon is used as the substrate member 11 in the semiconductor substrate (2n), the buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide is used as the MOCVD method, MBE method, sputtering method, or the like. To form a hafnium oxide crystalline film having a predetermined thickness. As the sputtering method, for example, a magnetron sputtering method or a reactive sputtering method can be used. It can also be formed by vacuum-depositing and oxidizing hafnium and zirconium metals on the substrate member 11.

（ｂ）次に、上記所定の厚さに形成された結晶性膜からなるバッファ層６０上に、デバイス形成層として機能するＩＩ―ＶＩ族化合物半導体バッファ層８０をエピタキシャル成長させる。   (B) Next, the II-VI group compound semiconductor buffer layer 80 functioning as a device formation layer is epitaxially grown on the buffer layer 60 formed of the crystalline film having the predetermined thickness.

（ｃ）次に、ＩＩ―ＶＩ族化合物半導体バッファ層８０上に、ＺｎＯなどのＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長させる。   (C) Next, an II-VI compound semiconductor layer 40 such as ZnO is epitaxially grown on the II-VI compound semiconductor buffer layer 80.

酸化ハフニウムの格子定数は、ａ＝５．１７２Å，ｂ＝５．２９５Åであり、シリコンの結晶格子に近く、高品質な酸化ハフニウムからなるバッファ層３ｎが得られる。又、酸化ハフニウムの格子定数は、シリコンの格子定数よりもやや小さいが、ＩＩ―ＶＩ族化合物半導体層４０の格子定数よりも大きい。   The lattice constants of hafnium oxide are a = 5.172 Å and b = 5.295 近 く, which is close to the crystal lattice of silicon, and a buffer layer 3n made of high-quality hafnium oxide can be obtained. In addition, the lattice constant of hafnium oxide is slightly smaller than the lattice constant of silicon, but larger than the lattice constant of the II-VI group compound semiconductor layer 40.

酸化ジルコニウムの格子定数は、ａ＝５．１５０Å，ｂ＝５．２０８Åであり、酸化ハフニウムの格子定数と同程度であり、シリコンの格子定数よりもやや小さいが、ＩＩ―ＶＩ族化合物半導体層４０の格子定数よりも大きい。   The lattice constants of zirconium oxide are a = 5.150 Å and b = 5.208 同, which are similar to the lattice constants of hafnium oxide and slightly smaller than the lattice constant of silicon, but the II-VI group compound semiconductor layer 40 Larger than the lattice constant of.

酸化ハフニウムジルコニウムの格子定数は、ＨｆとＺｒに添加の割合に依存するが、酸化ハフニウムの格子定数に近く、シリコンの格子定数よりもやや小さいが、ＩＩ―ＶＩ族化合物半導体層４０を構成する窒化物半導体よりも大きい。   Although the lattice constant of hafnium zirconium oxide depends on the ratio of addition to Hf and Zr, it is close to the lattice constant of hafnium oxide and slightly smaller than the lattice constant of silicon, but the nitridation constituting the II-VI group compound semiconductor layer 40 Larger than physical semiconductors.

酸化ハフニウム、酸化ジルコニウム、或いは酸化ハフニウムジルコニウムを含む結晶性膜をバッファ層６０として基板部材１１とＩＩＩ族窒化物系半導体層３０との間に介在させた方が、基板部材とＩＩ―ＶＩ族化合物半導体層４０との格子不整合が小さくなる。その結果、高品質のＩＩ―ＶＩ族化合物半導体層４０が得られる。   When the crystalline film containing hafnium oxide, zirconium oxide, or hafnium zirconium oxide is interposed as the buffer layer 60 between the substrate member 11 and the group III nitride semiconductor layer 30, the substrate member and the II-VI group compound The lattice mismatch with the semiconductor layer 40 is reduced. As a result, a high quality II-VI compound semiconductor layer 40 is obtained.

本発明の第２の実施の形態に係る半導体基板（２ｎ）の構成例４においては、所定の厚さの酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０を形成するが、これらの層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層（３ｎ）を低温で形成することによって、ＩＩ―ＶＩ族化合物半導体層４０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハの形成にも寄与することができる。   In the configuration example 4 of the semiconductor substrate (2n) according to the second embodiment of the present invention, the buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide having a predetermined thickness is formed. The layer is preferably not a non-crystalline material such as an amorphous material used for a gate insulating film layer, but is preferably highly crystalline, and more preferably a single crystal. Further, by forming the buffer layer (3n) at a low temperature by using the sputtering method, when the II-VI compound semiconductor layer 40 is formed, the thermal stress distortion is suppressed and the warpage of the entire semiconductor substrate is reduced. It can also contribute to the formation of a large-diameter wafer.

酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０をスパッタリング法など、ＺｎＯ層などのＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長する温度（例えば、約４００℃〜８００℃程度）よりも低い成長温度で形成した場合、ＺｎＯなどのＩＩ―ＶＩ族化合物半導体層４０をエピタキシャル成長にて形成時の熱応力緩衝層として機能させることができる。   The buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide is lower than the temperature (for example, about 400 ° C. to 800 ° C.) for epitaxially growing the II-VI group compound semiconductor layer 40 such as a ZnO layer by sputtering. When formed at the growth temperature, the II-VI group compound semiconductor layer 40 such as ZnO can function as a thermal stress buffer layer during formation by epitaxial growth.

面方位としては、例えば、基板部材１１としてシリコンカーバイドやシリコンの（１１１）面を用いる場合、基板部材１１上のバッファ層６０を構成する酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムも（１１１）面を有する。尚、シリコン、酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムの面方位は（１１１）面に限られるものではない。   As the plane orientation, for example, when a silicon carbide or silicon (111) plane is used as the substrate member 11, the hafnium oxide, zirconium oxide, or hafnium zirconium oxide constituting the buffer layer 60 on the substrate member 11 is also the (111) plane. Have Note that the plane orientation of silicon, hafnium oxide, zirconium oxide, or hafnium zirconium oxide is not limited to the (111) plane.

又、バッファ層６０にシリコンを添加する理由は、バッファ層６０と基板部材１１を形成するシリコンとの反応性を抑制するためである。この結果、シリコンからなる基板部材１１の厚み（縦）方向の平坦性を保持しつつ、基板部材１１とシリコン添加のバッファ層６０との格子定数整合性及び密着性を確保することもできる。よって、バッファ層６０に添加されたシリコンの含有率は、ＩＩ―ＶＩ族化合物半導体層４０との界面側に比べて基板部材１１との界面側により多く含まれていることが望ましい。   The reason why silicon is added to the buffer layer 60 is to suppress the reactivity between the buffer layer 60 and silicon forming the substrate member 11. As a result, it is possible to ensure lattice constant matching and adhesion between the substrate member 11 and the silicon-added buffer layer 60 while maintaining the flatness in the thickness (longitudinal) direction of the substrate member 11 made of silicon. Therefore, it is desirable that the content of silicon added to the buffer layer 60 is more contained on the interface side with the substrate member 11 than on the interface side with the II-VI compound semiconductor layer 40.

又、構成例４のバッファ層６０において、酸化ハフニウム層と酸化ジルコニウム層とを繰り返し複数回積層してもよい。尚、各層の厚みを変更してもよい。   Further, in the buffer layer 60 of the configuration example 4, the hafnium oxide layer and the zirconium oxide layer may be repeatedly stacked a plurality of times. In addition, you may change the thickness of each layer.

本発明の第２の実施の形態に係る半導体基板によれば、ＩＩ―ＶＩ族化合物半導体材料のエピタキシャル成長において、高品質化と安定化を実現することができる。   According to the semiconductor substrate according to the second embodiment of the present invention, high quality and stabilization can be realized in the epitaxial growth of the II-VI group compound semiconductor material.

［第３の実施形態］
（ＩＩＩ族窒化物系半導体基板構造を備える半導体装置）
本発明の第３の実施形態に係る半導体装置の構成は、第１の実施の形態におけるいずれかの構成例の半導体基板（２ａ〜２ｇ）上に配置され，ＩＩＩ族窒化物系半導体層３０とヘテロ接合を形成し，ＩＩＩ族窒化物系半導体層３０よりもバンドギャップの広いＩＩＩ族窒化物系半導体バリア層３４と、ＩＩＩ族窒化物系半導体バリア層３４上に配置され，ＩＩＩ族窒化物系半導体バリア層３４とオーミック接触するソース電極３５及びドレイン電極３６と、ソース電極３５及びドレイン電極３６間のＩＩＩ族窒化物系半導体バリア層３４上に配置されるゲート電極３７を備える。 [Third Embodiment]
(Semiconductor device having group III nitride semiconductor substrate structure)
The configuration of the semiconductor device according to the third embodiment of the present invention is arranged on the semiconductor substrate (2a to 2g) of any configuration example in the first embodiment, and includes a group III nitride semiconductor layer 30 and A group III nitride semiconductor barrier layer 34 that forms a heterojunction and has a wider band gap than the group III nitride semiconductor layer 30, and is disposed on the group III nitride semiconductor barrier layer 34. A source electrode 35 and a drain electrode 36 that are in ohmic contact with the semiconductor barrier layer 34, and a gate electrode 37 disposed on the group III nitride semiconductor barrier layer 34 between the source electrode 35 and the drain electrode 36.

即ち、ＩＩＩ族窒化物系半導体層３０とＩＩＩ族窒化物系半導体バリア層３４とでデバイス形成層を形成している。   That is, a device forming layer is formed by the group III nitride semiconductor layer 30 and the group III nitride semiconductor barrier layer 34.

図９の構成例では、基板部材１１と、基板部材１１上に形成され，例えば、酸化ハフニウム層からなるバッファ層６０と、バッファ層６０上に配置され，例えば、ＧａＮ系バッファ層からなるＩＩＩ族窒化物系バッファ層７０と、ＩＩＩ族窒化物系バッファ層７０上に配置され，例えば、ＧａＮ層からなるＩＩＩ族窒化物系半導体層３０と、ＩＩＩ族窒化物系半導体層３０とヘテロ接合を形成し，ＧａＮ層よりもバンドギャップの広いＡｌＧａＮバリア層３４と、ＡｌＧａＮバリア層３４上に配置され、ＡｌＧａＮバリア層３４とオーミック接触するソース電極３５及びドレイン電極３６と、ソース電極３５及びドレイン電極３６間のＡｌＧａＮバリア層３４上に配置されるゲート電極３７を備える。   In the configuration example of FIG. 9, the substrate member 11, the buffer layer 60 formed on the substrate member 11, for example, made of a hafnium oxide layer, and disposed on the buffer layer 60, for example, a group III made of a GaN-based buffer layer The nitride-based buffer layer 70 and the group-III nitride-based buffer layer 70 are arranged on the group-III nitride-based buffer layer 70. For example, the group-III nitride-based semiconductor layer 30 made of a GaN layer and the group-III nitride-based semiconductor layer 30 form a heterojunction. An AlGaN barrier layer 34 having a wider band gap than the GaN layer, a source electrode 35 and a drain electrode 36 disposed on the AlGaN barrier layer 34 and in ohmic contact with the AlGaN barrier layer 34, and between the source electrode 35 and the drain electrode 36 The gate electrode 37 is provided on the AlGaN barrier layer 34.

ゲート電極３７は、ＡｌＧａＮバリア層３４とショットキーコンタクトを形成する。ゲート電極３７直下のＡｌＧａＮバリア層３４には、ショットキーバリアが形成される。ＧａＮ層からなるＩＩＩ族窒化物系半導体層３０は電子走行層として機能し、ＡｌＧａＮバリア層３４は電子供給層として機能し、ＡｌＧａＮバリア層３４とＩＩＩ族窒化物系半導体層３０との界面近傍に形成される２次元ガス（２ＤＥＧ）におけるキャリアの導通状態を、ゲート電極３７に印加するゲート電圧によって、ショットキーバリアを制御することによって、半導体装置を制御している。   The gate electrode 37 forms a Schottky contact with the AlGaN barrier layer 34. A Schottky barrier is formed in the AlGaN barrier layer 34 immediately below the gate electrode 37. The group III nitride semiconductor layer 30 composed of the GaN layer functions as an electron transit layer, the AlGaN barrier layer 34 functions as an electron supply layer, and is near the interface between the AlGaN barrier layer 34 and the group III nitride semiconductor layer 30. The semiconductor device is controlled by controlling the conduction state of carriers in the formed two-dimensional gas (2DEG) by controlling the Schottky barrier with the gate voltage applied to the gate electrode 37.

尚、ゲート電極３７は、ＡｌＧａＮバリア層３４上に絶縁膜を介して配置することによって、ＡｌＧａＮバリア層３４との間にＭＩＳ構造を形成してもよい。この場合には、ショットキーゲートの代りに、ＭＩＳゲートによるソース／ドレイン間導通キャリアの制御が行われる。   Note that the gate electrode 37 may be disposed on the AlGaN barrier layer 34 via an insulating film to form a MIS structure with the AlGaN barrier layer 34. In this case, source / drain conduction carriers are controlled by a MIS gate instead of a Schottky gate.

図９の構造において、基板部材１１と、基板部材１１上に配置され，酸化ハフニウム層によって構成されるバッファ層６０と、バッファ層６０上に配置され，ＧａＮ系バッファ層によって構成されるＩＩＩ族窒化物系バッファ層７０と、ＩＩＩ族窒化物系バッファ層７０上に配置され，ＧａＮ層によって構成されるＩＩＩ族窒化物系半導体層３０からなる構成が、本発明の第１の実施の形態に係る半導体基板に相当している。具体的には、図４に示すように、バッファ層（３ｇ）を有する本発明の第１の実施形態に係る半導体基板（２ｇ）の構成例４に対応している。   In the structure of FIG. 9, a substrate member 11, a buffer layer 60 disposed on the substrate member 11 and configured by a hafnium oxide layer, and a group III nitride disposed on the buffer layer 60 and configured by a GaN-based buffer layer A structure composed of a material-based buffer layer 70 and a group III nitride-based semiconductor layer 30 disposed on the group-III nitride-based buffer layer 70 and configured by a GaN layer relates to the first embodiment of the present invention. It corresponds to a semiconductor substrate. Specifically, as shown in FIG. 4, this corresponds to Configuration Example 4 of the semiconductor substrate (2g) according to the first embodiment of the present invention having the buffer layer (3g).

本発明の第３の実施の形態に係る半導体装置に適用される半導体基板の構造は、上記構成例４に限定されるものではなく、本発明の第１の実施の形態において開示された図１乃至図４に示される構成例１乃至構成例４をすべて適用可能である。   The structure of the semiconductor substrate applied to the semiconductor device according to the third embodiment of the present invention is not limited to the configuration example 4 described above, and FIG. 1 disclosed in the first embodiment of the present invention. All of Configuration Examples 1 to 4 shown in FIG. 4 can be applied.

例えば、図１（ａ）に示す構成例１のように、基板部材１１／酸化ハフニウム層２１／ＩＩＩ族窒化物系半導体層３０からなる半導体基板を備えていてもよい。   For example, a semiconductor substrate composed of the substrate member 11 / hafnium oxide layer 21 / group III nitride-based semiconductor layer 30 may be provided as in the configuration example 1 shown in FIG.

或いは、図１（ｂ）に示す構成例１のように、基板部材１１／酸化ジルコニウム層２２／ＩＩＩ族窒化物系半導体層３０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / zirconium oxide layer 22 / III group nitride type semiconductor layer 30 like the structural example 1 shown in FIG.1 (b).

或いは、図２（ａ）に示す構成例２のように、基板部材１１／酸化ハフニウム層２１／酸化ジルコニウム層２２／ＩＩＩ族窒化物系半導体層３０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / hafnium oxide layer 21 / zirconium oxide layer 22 / III group nitride semiconductor layer 30 like the structural example 2 shown to Fig.2 (a).

或いは、図２（ｂ）に示す構成例２のように、基板部材１１／酸化ジルコニウム層２２／酸化ハフニウム層２１／ＩＩＩ族窒化物系半導体層３０からなる半導体基板構造を備えていてもよい。   Alternatively, a semiconductor substrate structure including the substrate member 11 / zirconium oxide layer 22 / hafnium oxide layer 21 / group III nitride-based semiconductor layer 30 may be provided as in the configuration example 2 shown in FIG.

或いは、図２（ｃ）に示す構成例２のように、基板部材１１／酸化ハフニウム層２１／酸化ジルコニウム層２２／酸化ハフニウム層２１／ＩＩＩ族窒化物系半導体層３０からなる半導体基板を備えていてもよい。   Alternatively, as in the configuration example 2 shown in FIG. 2C, a semiconductor substrate comprising the substrate member 11 / hafnium oxide layer 21 / zirconium oxide layer 22 / hafnium oxide layer 21 / III-nitride semiconductor layer 30 is provided. May be.

或いは、図３に示す構成例３のように、基板部材１１／ＨｆＺｒＯ層５０／ＩＩＩ族窒化物系半導体層３０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / HfZrO layer 50 / III group nitride semiconductor layer 30 like the structural example 3 shown in FIG.

或いは、図４に示す構成例４のように、基板部材１１／バッファ層６０／ＩＩＩ族窒化物系バッファ層７０／ＩＩＩ族窒化物系半導体層３０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / buffer layer 60 / III group nitride system buffer layer 70 / III group nitride system semiconductor layer 30 like the structural example 4 shown in FIG.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層６０を構成する酸化ハフニウム層２１或いは酸化ジルコニウム層２２の内、いずれか１層、若しくは２層には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   A material made of silicon, aluminum, or yttrium may be added to any one or two of the hafnium oxide layer 21 and the zirconium oxide layer 22 constituting the buffer layer 60.

本発明の第３の実施の形態に係る半導体装置によれば、所定の厚さの酸化ハフニウム層２１をバッファ層６０として形成するが、この層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層６０を低温で形成することによって、ＩＩＩ族窒化物系半導体層３０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハによる半導体装置の形成にも寄与することができる。   According to the semiconductor device according to the third embodiment of the present invention, the hafnium oxide layer 21 having a predetermined thickness is formed as the buffer layer 60. This layer is made of an amorphous material used for the gate insulating film layer or the like. It is desirable that the crystallinity is high, not non-crystallinity, and it is more desirable that it is a single crystal if possible. In addition, by forming the buffer layer 60 at a low temperature using a sputtering method, it is possible to suppress thermal stress distortion and reduce the warpage of the entire semiconductor substrate when the group III nitride semiconductor layer 30 is formed. Also, it can contribute to the formation of a semiconductor device using a large-diameter wafer.

本発明の第３の実施の形態に係る半導体装置においては、半導体基板（２ａ〜２ｇ）を構成するバッファ層（３ａ〜３ｇ）の一部をアモルファスなどの非結晶としてもよい。   In the semiconductor device according to the third embodiment of the present invention, a part of the buffer layers (3a to 3g) constituting the semiconductor substrate (2a to 2g) may be amorphous such as amorphous.

本発明の第３の実施の形態に係る半導体装置によれば、結晶性の酸化ハフニウム層２１又は結晶性の酸化ジルコニウム層２２をバッファ層の一部として挿入すれば、半導体基板（２ａ〜２ｇ）の厚み（縦）方向の高抵抗性を保持しつつ形成することができ、高周波・縦方向に高耐圧性能を得ることができる。   According to the semiconductor device of the third embodiment of the present invention, if the crystalline hafnium oxide layer 21 or the crystalline zirconium oxide layer 22 is inserted as a part of the buffer layer, the semiconductor substrate (2a to 2g). The film can be formed while maintaining high resistance in the thickness (longitudinal) direction, and high breakdown voltage performance can be obtained in the high frequency / longitudinal direction.

本発明の第３の実施の形態に係る半導体装置によれば、ＩＩＩ族窒化物系半導体材料のエピタキシャル成長において高品質化と安定化を実現する半導体基板を適用することによって、高周波特性に優れた半導体装置を提供することができる。   According to the semiconductor device of the third embodiment of the present invention, by applying a semiconductor substrate that realizes high quality and stabilization in the epitaxial growth of a group III nitride semiconductor material, a semiconductor having excellent high frequency characteristics An apparatus can be provided.

［第４の実施形態］
（ＩＩ−ＶＩ族化合物半導体基板構造を備える半導体装置）
本発明の第４の実施形態に係る半導体装置の構成は、第２の実施の形態におけるいずれかの構成例の半導体基板（２ｈ〜２ｎ）上に配置され，ＩＩ―ＶＩ族化合物半導体層４０とヘテロ接合を形成し，ＩＩ―ＶＩ族化合物半導体層４０よりもバンドギャップの広いＩＩ―ＶＩ族化合物半導体バリア層４４と、ＩＩ―ＶＩ族化合物半導体バリア層４４上に配置され，ＩＩ―ＶＩ族化合物半導体バリア層４４とオーミック接触するソース電極４５及びドレイン電極４６と、ソース電極４５及びドレイン電極４６間のＩＩ―ＶＩ族化合物半導体バリア層４４上に配置されるゲート電極４７を備える。 [Fourth Embodiment]
(Semiconductor device having II-VI compound semiconductor substrate structure)
The configuration of the semiconductor device according to the fourth embodiment of the present invention is arranged on the semiconductor substrate (2h to 2n) of any configuration example in the second embodiment, and the II-VI group compound semiconductor layer 40 and A II-VI compound semiconductor barrier layer 44 that forms a heterojunction and has a wider band gap than the II-VI compound semiconductor layer 40, and is disposed on the II-VI compound semiconductor barrier layer 44. A source electrode 45 and a drain electrode 46 that are in ohmic contact with the semiconductor barrier layer 44, and a gate electrode 47 disposed on the II-VI compound semiconductor barrier layer 44 between the source electrode 45 and the drain electrode 46.

即ち、ＩＩ―ＶＩ族化合物半導体層４０とＩＩ―ＶＩ族化合物半導体バリア層４４とでデバイス形成層を形成している。   That is, the II-VI group compound semiconductor layer 40 and the II-VI group compound semiconductor barrier layer 44 form a device forming layer.

図１０の構成例では、基板部材１１と、基板部材１１上に形成され，例えば酸化ハフニウム層からなるバッファ層６０と、バッファ層６０上に配置され，例えば、ＺｎＯ系バッファ層からなるＩＩ―ＶＩ族化合物半導体バッファ層８０と、ＩＩ―ＶＩ族化合物半導体バッファ層８０上に配置され，例えば、ＺｎＯ層からなるＩＩ―ＶＩ族化合物半導体層４０と、ＩＩ―ＶＩ族化合物半導体層４０上に配置され，ＩＩ―ＶＩ族化合物半導体層４０とヘテロ接合を形成し，ＩＩ―ＶＩ族化合物半導体層４０よりもバンドギャップの広いＺｎＭｇＯバリア層４４と、ＺｎＭｇＯバリア層４４上に配置され，ＺｎＭｇＯバリア層４４とオーミック接触するソース電極４５及びドレイン電極４６と、ソース電極４５及びドレイン電極４６間のＺｎＭｇＯバリア層４４上に配置されるゲート電極４７を備える。   In the configuration example of FIG. 10, a substrate member 11, a buffer layer 60 formed on the substrate member 11, for example, made of a hafnium oxide layer, and disposed on the buffer layer 60, for example, II-VI made of a ZnO-based buffer layer. The group compound semiconductor buffer layer 80 and the group II-VI compound semiconductor buffer layer 80 are disposed on the group II-VI compound semiconductor buffer layer 80, for example, the group II-VI compound semiconductor layer 40 made of a ZnO layer. , A II-VI group compound semiconductor layer 40 and a ZnMgO barrier layer 44 having a wider band gap than the II-VI group compound semiconductor layer 40, and a ZnMgO barrier layer 44. Source electrode 45 and drain electrode 46 in ohmic contact, and ZnMgO between source electrode 45 and drain electrode 46 A gate electrode 47 disposed on the rear layer 44.

ゲート電極４７は、ＺｎＭｇＯバリア層４４とショットキーコンタクトを形成する。ゲート電極４７直下のＺｎＭｇＯバリア層４４には、ショットキーバリアが形成される。ＩＩ―ＶＩ族化合物半導体層４０は電子走行層として機能し、ＺｎＭｇＯバリア層４４は電子供給層として機能し、ＺｎＭｇＯバリア層４４とＩＩ―ＶＩ族化合物半導体層４０との界面近傍に形成される２次元ガス（２ＤＥＧ）におけるキャリアの導通状態を、ゲート電極４７に印加するゲート電圧によって、ショットキーバリアを制御することによって、半導体装置を制御している。   The gate electrode 47 forms a Schottky contact with the ZnMgO barrier layer 44. A Schottky barrier is formed in the ZnMgO barrier layer 44 immediately below the gate electrode 47. The II-VI group compound semiconductor layer 40 functions as an electron transit layer, the ZnMgO barrier layer 44 functions as an electron supply layer, and is formed in the vicinity of the interface between the ZnMgO barrier layer 44 and the II-VI group compound semiconductor layer 40. The semiconductor device is controlled by controlling the Schottky barrier for the conduction state of carriers in the dimensional gas (2DEG) by the gate voltage applied to the gate electrode 47.

尚、ゲート電極４７は、ＺｎＭｇＯバリア層４４上に絶縁膜を介して配置することによって、ＺｎＭｇＯバリア層４４との間にＭＩＳ構造を形成してもよい。この場合には、ショットキーゲートの代りに、ＭＩＳゲートによるソース／ドレイン間導通キャリアの制御が行われる。   Note that the gate electrode 47 may be disposed on the ZnMgO barrier layer 44 via an insulating film to form a MIS structure with the ZnMgO barrier layer 44. In this case, source / drain conduction carriers are controlled by a MIS gate instead of a Schottky gate.

図１０の構造において、基板部材１１と、基板部材１１上に配置され，酸化ハフニウム層によって構成されるバッファ層６０と、バッファ層６０上に配置され，ＺｎＯ系バッファ層によって構成されるＩＩ―ＶＩ族化合物半導体バッファ層８０と、ＩＩ―ＶＩ族化合物半導体バッファ層８０上に配置され，ＺｎＯ層によって構成されるＩＩ―ＶＩ族化合物半導体層４０とからなる構成が、本発明の第２の実施の形態に係る半導体基板に相当している。具体的には、図８に示すように、バッファ層(３ｎ)を有する本発明の第２の実施の形態に係る半導体基板（２ｎ）の構成例４に対応している。   In the structure of FIG. 10, the substrate member 11, the buffer layer 60 disposed on the substrate member 11 and composed of a hafnium oxide layer, and the II-VI disposed on the buffer layer 60 and composed of a ZnO-based buffer layer. The second embodiment of the present invention includes a group compound semiconductor buffer layer 80 and a group II-VI compound semiconductor layer 40 that is disposed on the group II-VI compound semiconductor buffer layer 80 and is composed of a ZnO layer. This corresponds to the semiconductor substrate according to the embodiment. Specifically, as shown in FIG. 8, this corresponds to Configuration Example 4 of the semiconductor substrate (2n) according to the second embodiment of the present invention having the buffer layer (3n).

本発明の第４の実施の形態に係る半導体装置に適用される半導体基板の構造は、上記構成例４に限定されるものではなく、本発明の第２の実施の形態において開示された図５乃至図９に示される構成例１乃至構成例４をすべて適用可能である。   The structure of the semiconductor substrate applied to the semiconductor device according to the fourth embodiment of the present invention is not limited to the configuration example 4 described above, and FIG. 5 disclosed in the second embodiment of the present invention. All the structural examples 1 to 4 shown in FIG. 9 can be applied.

例えば、図５（ａ）に示す構成例１のように、基板部材１１／酸化ハフニウム層２１／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   For example, a semiconductor substrate composed of the substrate member 11 / hafnium oxide layer 21 / II-VI group compound semiconductor layer 40 may be provided as in Structural Example 1 shown in FIG.

或いは、図５（ｂ）に示す構成例１のように、基板部材１１／酸化ジルコニウム層２２／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / zirconium oxide layer 22 / II-VI group compound semiconductor layer 40 like the structural example 1 shown in FIG.5 (b).

或いは、図６（ａ）に示す構成例２のように、基板部材１１／酸化ハフニウム層２１／酸化ジルコニウム層２２／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / hafnium oxide layer 21 / zirconium oxide layer 22 / II-VI group compound semiconductor layer 40 like the structural example 2 shown to Fig.6 (a).

或いは、図６（ｂ）に示す構成例２のように、基板部材１１／酸化ジルコニウム層２２／酸化ハフニウム層２１／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / zirconium oxide layer 22 / hafnium oxide layer 21 / II-VI group compound semiconductor layer 40 like the structural example 2 shown in FIG.6 (b).

或いは、図６（ｃ）に示す構成例２のように、基板部材１１／酸化ハフニウム層２１／酸化ジルコニウム層２２／酸化ハフニウム層２１／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   Alternatively, as in the configuration example 2 shown in FIG. 6C, a semiconductor substrate including the substrate member 11 / hafnium oxide layer 21 / zirconium oxide layer 22 / hafnium oxide layer 21 / II-VI group compound semiconductor layer 40 is provided. May be.

或いは、図７に示す構成例３のように、基板部材１１／ＨｆＺｒＯ層５０／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / HfZrO layer 50 / II-VI group compound semiconductor layer 40 like the structural example 3 shown in FIG.

或いは、図８に示す構成例４のように、基板部材１１／バッファ層６０／ＩＩ―ＶＩ族化合物半導体バッファ層８０／ＩＩ―ＶＩ族化合物半導体層４０からなる半導体基板を備えていてもよい。   Or you may provide the semiconductor substrate which consists of the board | substrate member 11 / buffer layer 60 / II-VI group compound semiconductor buffer layer 80 / II-VI group compound semiconductor layer 40 like the structural example 4 shown in FIG.

基板部材１１は、シリコン、サファイア（α―Ａｌ2Ｏ3）、シリコンカーバイド（ＳｉＣ）の内、いずれかで形成されるが、これらに限定されるものではなく、ＧａＡｓ，ＧａＰなどのＩＩＩ−Ｖ族化合物、ＭｇＯ、ＺｎＯ、ＬｉＧａＯ2、ＡｌＮ、ＩｎＮ、３Ｃ−ＳｉＣなどを適用することもできる。 The substrate member 11 is formed of any one of silicon, sapphire (α-Al 2 O 3 ), and silicon carbide (SiC), but is not limited to these, and III-V such as GaAs and GaP. family compounds, MgO, ZnO, LiGaO 2, AlN , InN, also be applied, such as 3C-SiC.

バッファ層６０を構成する酸化ハフニウム層２１或いは酸化ジルコニウム層２２の内、いずれか１層、若しくは２層には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されていてもよい。   A material made of silicon, aluminum, or yttrium may be added to any one or two of the hafnium oxide layer 21 and the zirconium oxide layer 22 constituting the buffer layer 60.

本発明の第４の実施の形態に係る半導体装置によれば、所定の厚さの酸化ハフニウム層２１をバッファ層６０として形成するが、この層は、ゲート絶縁膜層などに使用するアモルファスなどの非結晶性ではなく、結晶性が高いことが望ましく、できれば単結晶であることが更に望ましい。又、スパッタリング法を用いてバッファ層６０を低温で形成することによって、ＩＩ―ＶＩ族化合物半導体層４０を形成する時、熱応力歪みを抑制して、半導体基板全体の反りを緩和することもでき、大口径化ウェハによる半導体装置の形成にも寄与することができる。   According to the semiconductor device of the fourth embodiment of the present invention, the hafnium oxide layer 21 having a predetermined thickness is formed as the buffer layer 60. This layer is made of an amorphous material used for the gate insulating film layer or the like. It is desirable that the crystallinity is high, not non-crystallinity, and it is more desirable that it is a single crystal if possible. In addition, by forming the buffer layer 60 at a low temperature by using a sputtering method, when the II-VI group compound semiconductor layer 40 is formed, it is possible to suppress thermal stress distortion and alleviate the warpage of the entire semiconductor substrate. Also, it can contribute to the formation of a semiconductor device using a large-diameter wafer.

本発明の第４の実施の形態に係る半導体装置においては、半導体基板（２ｈ〜２ｎ）を構成するバッファ層（３ｈ〜３ｎ）の一部をアモルファスなどの非結晶としてもよい。   In the semiconductor device according to the fourth embodiment of the present invention, a part of the buffer layers (3h to 3n) constituting the semiconductor substrate (2h to 2n) may be amorphous such as amorphous.

本発明の第４の実施の形態に係る半導体装置によれば、結晶性の酸化ハフニウム層２１又は結晶性の酸化ジルコニウム層２２をバッファ層の一部として挿入すれば、半導体基板（２ｈ〜２ｎ）の厚み（縦）方向の高抵抗性を保持しつつ形成することができ、高周波・縦方向に高耐圧性能を得ることができる。   According to the semiconductor device of the fourth embodiment of the present invention, if the crystalline hafnium oxide layer 21 or the crystalline zirconium oxide layer 22 is inserted as a part of the buffer layer, the semiconductor substrate (2h to 2n) The film can be formed while maintaining high resistance in the thickness (longitudinal) direction, and high breakdown voltage performance can be obtained in the high frequency / longitudinal direction.

本発明の第４の実施の形態に係る半導体装置によれば、ＩＩ−ＶＩ族化合物半導体材料のエピタキシャル成長において高品質化と安定化を実現する半導体基板を適用することによって、高周波特性に優れた半導体装置を提供することができる。   According to the semiconductor device of the fourth embodiment of the present invention, by applying a semiconductor substrate that realizes high quality and stabilization in the epitaxial growth of II-VI group compound semiconductor material, a semiconductor having excellent high-frequency characteristics. An apparatus can be provided.

[その他の実施の形態]
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでないと理解すべきである。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。 [Other embodiments]
As described above, the present invention has been described with reference to the first to fourth embodiments. However, it should be understood that the description and drawings constituting a part of this disclosure do not limit the present invention. From this disclosure, various alternative embodiments, examples and operational techniques will be apparent to those skilled in the art.

例えば、本発明の実施の形態に係る半導体装置は、第３及び第４の実施の形態で示す高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に限定され、ショットキーダイオードや複数の素子が形成された複合半導体装置であってもよい。 For example, the semiconductor device according to the embodiment of the present invention is limited to the high electron mobility transistor (HEMT) shown in the third and fourth embodiments, and includes a Schottky diode and a plurality of elements. It may be a formed composite semiconductor device.

又、デバイス形成層の構造を変更することにより、本発明の実施の形態に係る半導体基板は、発光ダイオード、半導体レーザーなどの発光素子、金属-半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）等にも適用可能である。 Further, by changing the structure of the device forming layer, the semiconductor substrate according to the embodiment of the present invention can be obtained by using a light emitting element such as a light emitting diode or a semiconductor laser, a metal semiconductor field effect transistor (MESFET). The present invention is also applicable to a heterojunction bipolar transistor (HBT).

又、酸化ハフニウム、酸化ジルコニウムなどの材料からなるバッファ層の形成方法は、ＭＯＣＶＤ法、或いはスパッタリング法などに限られるものではなく、ＭＢＥ法、光励起ＭＯＣＶＤ法などによっても形成することができる。又、ＧａＮ層、ＧａＡｌＮ層、ＺｎＯ層、ＺｎＭｇＯ層は、ＭＯＣＶＤ法、スパッタリング法、ＭＢＥ法、光励起ＭＯＣＶＤ法、電子ビーム蒸着法のような蒸着法、レーザー分子線エピタキシー法のようなレーザーアプリケーション法などによって形成することができる。 In addition, the method for forming a buffer layer made of a material such as hafnium oxide or zirconium oxide is not limited to the MOCVD method or the sputtering method, but can also be formed by an MBE method, a photo-excited MOCVD method, or the like. Also, the GaN layer, GaAlN layer, ZnO layer, and ZnMgO layer can be formed by MOCVD method, sputtering method, MBE method, photoexcitation MOCVD method, evaporation method such as electron beam evaporation method, laser application method such as laser molecular beam epitaxy method, etc. Can be formed.

又、バッファ層（３ａ〜３ｎ）を構成する層であって、基板部材１１と接する層は、基板部材１１と接する面において点々と島状に形成されていてもよい。よって、バッファ層（３ａ〜３ｎ）は、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯの内、いずれか１種又は２種を含めばよい。 In addition, the layers constituting the buffer layers (3a to 3n), which are in contact with the substrate member 11, may be formed in islands on the surface in contact with the substrate member 11. Therefore, the buffer layers (3a to 3n) may include any one or two of hafnium oxide, zirconium oxide, and HfZrO.

又、基板部材１１と酸化ハフニウム層２１又は酸化ジルコニウム層２２との間に酸化ハフニウム及び酸化ジルコニウムと異なる材料からなるバッファ層を挟んでもよい。 Further, a buffer layer made of a material different from hafnium oxide and zirconium oxide may be sandwiched between the substrate member 11 and the hafnium oxide layer 21 or the zirconium oxide layer 22.

このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。 As described above, the present invention naturally includes various embodiments that are not described herein. Therefore, the technical scope of the present invention is defined only by the invention specifying matters according to the scope of claims reasonable from the above description.

本発明の第１の実施形態に係る半導体基板の模式的断面構造図であって、（ａ）バッファ層として酸化ハフニウム層を有する例、（ｂ）バッファ層として酸化ジルコニウム層を有する例。It is typical sectional structure drawing of the semiconductor substrate which concerns on the 1st Embodiment of this invention, Comprising: (a) The example which has a hafnium oxide layer as a buffer layer, (b) The example which has a zirconium oxide layer as a buffer layer. 本発明の第１の実施形態に係る半導体基板の別の模式的断面構造図であって、（ａ）バッファ層として酸化ハフニウム層／酸化ジルコニウム層からなる２層構造を有する例、（ｂ）バッファ層として酸化ジルコニウム層／酸化ハフニウム層からなる２層構造を有する例、（ｃ）バッファ層として酸化ハフニウム層／酸化ジルコニウム層／酸化ハフニウム層からなる３層構造を有する例。FIG. 5 is another schematic cross-sectional structure diagram of the semiconductor substrate according to the first embodiment of the present invention, in which (a) the buffer layer has a two-layer structure including a hafnium oxide layer / zirconium oxide layer, and (b) a buffer. An example having a two-layer structure consisting of a zirconium oxide layer / hafnium oxide layer as a layer, and (c) an example having a three-layer structure consisting of a hafnium oxide layer / zirconium oxide layer / hafnium oxide layer as a buffer layer. 本発明の第１の実施形態に係る半導体基板の別の模式的断面構造図であって、バッファ層としてＨｆＺｒＯ層を有する例。It is another typical cross-section figure of the semiconductor substrate concerning a 1st embodiment of the present invention, and is the example which has a HfZrO layer as a buffer layer. 本発明の第１の実施形態に係る半導体基板の別の模式的断面構造図であって、酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０と、バッファ層６０上に配置される周知のＩＩＩ族窒化物系バッファ層７０とを有する例。FIG. 5 is another schematic cross-sectional structure diagram of the semiconductor substrate according to the first embodiment of the present invention, and is a well-known buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide and disposed on the buffer layer 60. And a group III nitride buffer layer 70 of FIG. 本発明の第２の実施形態に係る半導体基板の模式的断面構造図であって、（ａ）バッファ層として酸化ハフニウム層を有する例、（ｂ）バッファ層として酸化ジルコニウム層を有する例。It is typical sectional structure drawing of the semiconductor substrate which concerns on the 2nd Embodiment of this invention, Comprising: (a) The example which has a hafnium oxide layer as a buffer layer, (b) The example which has a zirconium oxide layer as a buffer layer. 本発明の第２の実施形態に係る半導体基板の別の模式的断面構造図であって、（ａ）バッファ層として酸化ハフニウム層／酸化ジルコニウム層からなる２層構造を有する例、（ｂ）バッファ層として酸化ジルコニウム層／酸化ハフニウム層からなる２層構造を有する例、（ｃ）バッファ層として酸化ハフニウム層／酸化ジルコニウム層／酸化ハフニウム層からなる３層構造を有する例。It is another typical cross-section figure of the semiconductor substrate concerning the 2nd Embodiment of this invention, Comprising: (a) The example which has a 2 layer structure which consists of a hafnium oxide layer / zirconium oxide layer as a buffer layer, (b) Buffer An example having a two-layer structure consisting of a zirconium oxide layer / hafnium oxide layer as a layer, and (c) an example having a three-layer structure consisting of a hafnium oxide layer / zirconium oxide layer / hafnium oxide layer as a buffer layer. 本発明の第２の実施形態に係る半導体基板の別の模式的断面構造図であって、バッファ層としてＨｆＺｒＯ層を有する例。It is another typical cross-section figure of the semiconductor substrate concerning the 2nd Embodiment of this invention, Comprising: The example which has a HfZrO layer as a buffer layer. 本発明の第２の実施形態に係る半導体基板の別の模式的断面構造図であって、バッファ層として酸化ハフニウム，酸化ジルコニウム，或いは酸化ハフニウムジルコニウムからなるバッファ層６０と、バッファ層６０上に配置される周知のＩＩ―ＶＩ族化合物半導体バッファ層８０とを有する例。FIG. 6 is another schematic cross-sectional structure diagram of a semiconductor substrate according to the second embodiment of the present invention, and is arranged on the buffer layer 60 with a buffer layer 60 made of hafnium oxide, zirconium oxide, or hafnium zirconium oxide as a buffer layer. And a well-known II-VI compound semiconductor buffer layer 80. 本発明の第３の実施形態に係る半導体装置の模式的断面構造図。FIG. 6 is a schematic cross-sectional structure diagram of a semiconductor device according to a third embodiment of the present invention. 本発明の第４の実施形態に係る半導体装置の模式的断面構造図。The typical cross-section figure of the semiconductor device which concerns on the 4th Embodiment of this invention.

符号の説明Explanation of symbols

２ａ〜２ｎ…半導体基板
３ａ〜３ｎ，６０…バッファ層
１１…基板部材
２１…酸化ハフニウム層
２２…酸化ジルコニウム層
３０…ＩＩＩ族窒化物系半導体層
３４…ＡｌＧａＮバリア層
３５，４５…ソース電極
３６，４６…ドレイン電極
３７，４７…ゲート電極
４０…ＩＩ―ＶＩ族化合物半導体層
４４…ＺｎＭｇＯバリア層
５０…ＨｆＺｒＯ層
７０…ＩＩＩ族窒化物系バッファ層
８０…ＩＩ―ＶＩ族化合物半導体バッファ層 2a to 2n ... Semiconductor substrate 3a to 3n, 60 ... Buffer layer 11 ... Substrate member 21 ... Hafnium oxide layer 22 ... Zirconium oxide layer 30 ... Group III nitride semiconductor layer 34 ... AlGaN barrier layer 35, 45 ... Source electrode 36, 46 ... Drain electrode 37, 47 ... Gate electrode 40 ... II-VI group compound semiconductor layer 44 ... ZnMgO barrier layer 50 ... HfZrO layer 70 ... Group III nitride buffer layer 80 ... II-VI group compound semiconductor buffer layer

Claims (13)

基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種を含む層から形成されるバッファ層と、
前記バッファ層上に配置されるＩＩＩ族窒化物系半導体層と
を備えることを特徴とする半導体基板。 A substrate member;
A buffer layer formed from a layer containing one or two selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member;
And a group III nitride semiconductor layer disposed on the buffer layer. 基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種の層を含むバッファ層と、
前記バッファ層上に配置されるＩＩＩ族窒化物系半導体層と
を備えることを特徴とする半導体基板。 A substrate member;
A buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member;
And a group III nitride semiconductor layer disposed on the buffer layer. 前記ＩＩＩ族窒化物系半導体層は、ＧａＮで形成されることを特徴とする請求項１又は２記載の半導体基板。   3. The semiconductor substrate according to claim 1, wherein the group III nitride semiconductor layer is made of GaN. 基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種を含む層から形成されるバッファ層と、
前記バッファ層上に配置されるＩＩ―ＶＩ族化合物半導体層と
を備えることを特徴とする半導体基板。 A substrate member;
A buffer layer formed from a layer containing one or two selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member;
A semiconductor substrate comprising: a II-VI compound semiconductor layer disposed on the buffer layer. 基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯから選ばれる１種又は２種の層を含むバッファ層と、
前記バッファ層上に配置されるＩＩ―ＶＩ族化合物半導体層と
を備えることを特徴とする半導体基板。 A substrate member;
A buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and HfZrO formed on the substrate member;
A semiconductor substrate comprising: a II-VI compound semiconductor layer disposed on the buffer layer. 前記ＩＩ―ＶＩ族化合物半導体層は、ＺｎＯで形成されることを特徴とする請求項４又は５記載の半導体基板。   6. The semiconductor substrate according to claim 4, wherein the II-VI group compound semiconductor layer is made of ZnO. 前記基板部材は、シリコン、サファイア、シリコンカーバイドの内、いずれかで形成されることを特徴とする請求項１，２，４，又は５の内、いずれかに記載の半導体基板。   The semiconductor substrate according to claim 1, wherein the substrate member is formed of any one of silicon, sapphire, and silicon carbide. 前記バッファ層には、シリコン、アルミニウム、イットリウムのいずれかからなる材料が添加されることを特徴とする請求項１，２，４，又は５の内、いずれかに記載の半導体基板。   6. The semiconductor substrate according to claim 1, wherein a material made of any one of silicon, aluminum, and yttrium is added to the buffer layer. 前記基板部材はシリコン系半導体からなり、前記バッファ層における前記基板部材との界面には、シリコンが添加されていることを特徴とする請求項１，２，４，又は５の内、いずれかに記載の半導体基板。   The substrate member is made of a silicon-based semiconductor, and silicon is added to an interface between the buffer layer and the substrate member. The semiconductor substrate as described. 基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウムから選ばれる１種又は２種の層を含むバッファ層と、
前記バッファ層上に配置され、ＩＩＩ族窒化物系半導体からなるデバイス形成層と、
前記デバイス形成層上に配置され、前記デバイス形成層と低抵抗接続される電極と
を備えることを特徴とする半導体装置。 A substrate member;
A buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and zirconium hafnium oxide formed on the substrate member;
A device forming layer disposed on the buffer layer and made of a group III nitride semiconductor;
A semiconductor device comprising: an electrode disposed on the device formation layer and connected to the device formation layer with low resistance. 基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウムから選ばれる１種又は２種の層を含むバッファ層と、
前記バッファ層上に配置されたＩＩＩ族窒化物系半導体層からなるバッファ層と、
前記バッファ層上に配置され、ＩＩＩ族窒化物系半導体からなるデバイス形成層と、
前記デバイス形成層上に配置され、前記デバイス形成層と低抵抗接続される電極と
を備えることを特徴とする半導体装置。 A substrate member;
A buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and zirconium hafnium oxide formed on the substrate member;
A buffer layer composed of a group III nitride semiconductor layer disposed on the buffer layer;
A device forming layer disposed on the buffer layer and made of a group III nitride semiconductor;
A semiconductor device comprising: an electrode disposed on the device formation layer and connected to the device formation layer with low resistance. 前記デバイス形成層は、ＧａＮからなる電子走行層と、ＡｌＧａＮからなる電子供給層とを備えることを特徴とする請求項１０又は１１に記載の半導体装置。   The semiconductor device according to claim 10, wherein the device formation layer includes an electron transit layer made of GaN and an electron supply layer made of AlGaN. 基板部材と、
前記基板部材上に形成された酸化ハフニウム、酸化ジルコニウム、酸化ジルコニウムハフニウムから選ばれる１種又は２種の層を含むバッファ層と、
前記バッファ層上に配置され、ＩＩ―ＶＩ族化合物半導体からなるデバイス形成層と、
前記デバイス形成層上に配置され、前記デバイス形成層と低抵抗接続される電極と
を備えることを特徴とする半導体装置。 A substrate member;
A buffer layer including one or two layers selected from hafnium oxide, zirconium oxide, and zirconium hafnium oxide formed on the substrate member;
A device forming layer disposed on the buffer layer and made of a II-VI group compound semiconductor;
A semiconductor device comprising: an electrode disposed on the device formation layer and connected to the device formation layer with low resistance.
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