JP2008182802A - 過電圧保護回路 - Google Patents
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Abstract
【課題】低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供すること。
【解決手段】外部電源端子1から供給された電圧を外部抵抗2、抵抗10と11および12とによる分圧と基準電圧端子9から供給される電圧との比較によりスイッチ3をオンオフし、外部電源端子1からの過電圧の被保護対象である半導体集積回路6への供給を遮断する過電圧保護回路13に、外部電源端子1から過電圧が印加されると抵抗2と抵抗素子10と、抵抗素子11と抵抗素子12とによる分圧を入力して過電圧保護回路の電源電圧端子5を定電圧にクランプさせるクランプ回路7を導入することにより、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供することが可能になる。
【選択図】図1
【解決手段】外部電源端子1から供給された電圧を外部抵抗2、抵抗10と11および12とによる分圧と基準電圧端子9から供給される電圧との比較によりスイッチ3をオンオフし、外部電源端子1からの過電圧の被保護対象である半導体集積回路6への供給を遮断する過電圧保護回路13に、外部電源端子1から過電圧が印加されると抵抗2と抵抗素子10と、抵抗素子11と抵抗素子12とによる分圧を入力して過電圧保護回路の電源電圧端子5を定電圧にクランプさせるクランプ回路7を導入することにより、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供することが可能になる。
【選択図】図1
Description
本発明は、半導体集積回路の過電圧保護回路であり、特に低耐圧プロセスにおいても組込み可能な過電圧保護回路に関するものである。
従来の過電圧保護回路には、図3に示したようなものがある。図3は、特許文献1に開示されている過電圧回路の回路図である。図3において、外部から電源電圧が供給される外部電源端子19と、外部から接地電位が供給される接地端子20と、外部から供給される電源電圧をCMOS集積回路18に供給する内部電源端子21と、外部電源端子19と接地端子20との間に接続され、かつ外部電源端子19から供給される電圧を分圧する手段15と、外部電源端子19と接地端子20との間に接続され、かつ分圧手段15の分圧点の電圧に応じて、前記電源電圧または前記接地電圧のいずれか一方の電圧を出力する信号発生手段16と、外部電源端子19と内部電源端子21の間に接続され、かつ信号発生手段16の出力に応じてオン/オフの切り替え動作をおこなうスイッチング手段17と、を具備し、分圧手段15は、抵抗素子23にツェナーダイオード24が直列に接続された直列接続体であり、分圧手段15、信号発生手段16およびスイッチング手段17はCMOS集積回路18と同一半導体基板上に形成されていることを特徴とする。外部電源端子19から過電圧が印加されたときには、ツェナーダイオード24のブレークダウンにより、分圧手段15の分圧点の電圧をツェナーダイオード24のブレークダウン電圧Vrにクランプする。それによって、信号発生手段16を構成するP型MOSトランジスタ25のスレッショルド電圧をVthとすると、スイッチング手段17を構成するP型MOSトランジスタがオンからオフへ遷移するときの電源電圧はVth+Vrとなり、CMOS集積回路18を過電圧から保護する。
特開2003−303890号公報
しかしながら、上記従来の過電圧回路は、分圧手段15、信号発生手段16およびスイッチング手段17は、CMOS集積回路18にとっての過電圧に耐える必要があり、近年の低耐圧プロセスにおいて、そのような高耐圧には優れないという課題を有している。
本発明は、前記従来技術の問題を解決することに指向するものであり、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路を提供することを目的としている。
この目的を達成するために、本発明に係る過電圧保護回路は、過電圧保護対象である半導体集積回路と過電圧保護回路との耐圧が同じとなる場合と異なる場合により構成が異なる。
前者の場合、外部から電源電圧を供給する入力直流電源と、前記直流電源と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端の電位が第1の所定値以上であると前記スイッチをオフ状態にする検出回路を備え、前記抵抗の他端の電位を前記第1の所定値より高い第2の所定値に制限するクランプ回路を有した構成をとる。
後者の場合、外部から電源電圧を供給する入力直流電源と、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記抵抗の他端の電位が第1の所定値以上であると前記スイッチをオフ状態にする検出回路を備え、前記抵抗の他端の電位を前記第1の所定値より高い第2の所定値に制限するクランプ回路を有した構成をとる。
前記構成によれば、低耐圧プロセスにおいても半導体集積回路に組込み可能な過電圧保護回路が実現できる。
本発明の過電圧保護回路によれば、低耐圧プロセスにおいても半導体集積回路に組込み可能であり、外部電源端子から過電圧が印加されても安全に半導体集積回路かつ過電圧保護回路自体も過電圧から保護することができる。
以下、図面を参照して本発明における実施の形態を詳細に説明する。
(第1の実施形態)
図1は本発明の第1の実施の形態における過電圧保護回路の構成を示す回路図であり、半導体集積回路と過電圧保護回路との耐圧が同じとなる。
図1は本発明の第1の実施の形態における過電圧保護回路の構成を示す回路図であり、半導体集積回路と過電圧保護回路との耐圧が同じとなる。
以下に図1の過電圧保護回路の動作について説明する。外部電源端子1に印加された電圧は、抵抗2を介して過電圧保護回路の電源電圧端子5に供給される。過電圧保護回路の電源電圧端子5に供給された電圧は抵抗素子10、11、12の抵抗値の比により分圧される。抵抗素子10と抵抗素子11の間の電位が基準電源端子9から供給される電圧より低い時は、コンパレータ回路8はロウレベル(接地レベル)を出力し、P型MOSトランジスタスイッチ3のゲートに印加される。したがってP型MOSトランジスタスイッチ3はオンし、外部電源端子1と半導体集積回路の電源電圧端子4は導通する。つまり外部電源電圧端子1からの電圧が半導体集積回路の電源電圧として、半導体集積回路に供給される。
外部電源端子1に印加された電圧が前記の電位よりも上昇すると、抵抗2を介して過電圧保護回路の電源電圧端子5の電位も上昇し、抵抗素子10と抵抗素子11の間の電位、および抵抗素子11と抵抗素子12の間の電位も上昇する。外部電源端子1に過電圧(Voとする。)が印加され、抵抗素子10と抵抗素子11の間の電位が基準電源端子9から供給される電圧より高くなる時は、コンパレータ回路8はハイレベル、すなわち過電圧保護回路の電源電圧レベルを出力し、P型MOSトランジスタスイッチ3のゲートに印加される。したがってP型MOSトランジスタスイッチ3はオフし、外部電源端子1と半導体集積回路の電源電圧端子4は遮断される。よって半導体集積回路6は外部電源端子1に印加された過電圧(Vo以上)から保護されることになる。外部電源端子1にさらに過電圧(V1とする、V1>Vo、ただし半導体集積回路6および過電圧保護回路の最大耐圧はV1よりも高いとする。)が印加され、抵抗素子11と抵抗素子12の間の電位が基準電源端子9から供給される電圧より高くなる時は、クランプ回路7が動作し、過電圧保護回路の電源電圧端子5の電圧が所定の電位(V2とする。)でクランプする。この場合、抵抗2(抵抗値をRとする。)に流れる電流I1は次の式(1)で表される。
I1 =(V1−V2)/R ・・・(1)
電流I1は外部電源端子1から抵抗2を介してクランプ回路へと流れる。したがって過電圧保護回路13自体も外部電源端子1からの過電圧から保護されることになり、抵抗2の抵抗値Rとクランプ回路7のクランプ電圧V2を制御することで電流I1も制御可能となる。
電流I1は外部電源端子1から抵抗2を介してクランプ回路へと流れる。したがって過電圧保護回路13自体も外部電源端子1からの過電圧から保護されることになり、抵抗2の抵抗値Rとクランプ回路7のクランプ電圧V2を制御することで電流I1も制御可能となる。
(第2の実施形態)
図2は本発明の第2の実施形態における過電圧保護回路の構成を示す回路図であり、半導体集積回路と過電圧保護回路との耐圧が異なる(半導体集積回路6が過電圧保護回路13よりも耐圧が低い)。図2において、図1で説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示している。
図2は本発明の第2の実施形態における過電圧保護回路の構成を示す回路図であり、半導体集積回路と過電圧保護回路との耐圧が異なる(半導体集積回路6が過電圧保護回路13よりも耐圧が低い)。図2において、図1で説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示している。
図2において、外部電源端子1に印加された電圧は、抵抗2を介して過電圧保護回路の電源電圧端子5に供給される。過電圧保護回路の電源電圧端子5に供給された電圧は抵抗素子10、11、12の抵抗値の比により分圧される。抵抗素子10と抵抗素子11の間の電位が基準電源端子9から供給される電圧より低い時は、コンパレータ回路8はロウレベル(接地レベル)を出力し、P型MOSトランジスタスイッチ3のゲートに印加される。したがってP型MOSトランジスタスイッチ3はオンし、外部電源端子1と半導体集積回路の電源電圧端子4は導通する。つまり外部電源端子1からの電圧が半導体集積回路の電源電圧として、半導体集積回路に供給される。
外部電源端子1に印加された電圧が前記の電位よりも上昇すると、抵抗2を介して過電圧保護回路の電源電圧端子5の電位も上昇し、抵抗素子10と抵抗素子11の間の電位、および抵抗素子11と抵抗素子12の間の電位も上昇する。外部電源端子1に過電圧(V3とする。)が印加され、抵抗素子11と抵抗素子12の間の電位が基準電源端子9から供給される電圧より高くなる時は、コンパレータ回路8はハイレベル、すなわち過電圧保護回路の電源電圧レベルを出力し、P型MOSトランジスタスイッチ3のゲートに印加される。したがってP型MOSトランジスタスイッチ3はオフし、過電圧保護回路の電源電圧端子5と半導体集積回路の電源電圧端子4は遮断される。よって過電圧保護回路13よりも耐圧が低い半導体集積回路6は外部電源端子1に印加された過電圧(V3以上)から保護されることになる。外部電源端子1にさらに過電圧(V4とする、V4>V3)が印加され、抵抗素子11と抵抗素子12の間の電位が基準電源端子9から供給される電圧より高くなる時は、クランプ回路7が動作し、過電圧保護回路の電源電圧端子5の電圧が所定の電位(V5とする。)でクランプする。この場合、抵抗2(抵抗値をRとする。)に流れる電流I2は次の式(2)で表される。
I2 =(V4−V5)/R ・・・(2)
電流I2は外部電源端子1から抵抗2を介してクランプ回路へと流れる。よって過電圧保護回路13は外部電源端子1に印加された過電圧(V4以上)から保護されることになる。また、抵抗2の抵抗値Rとクランプ回路7のクランプ電圧V5を制御することで電流I2も制御可能となる。
電流I2は外部電源端子1から抵抗2を介してクランプ回路へと流れる。よって過電圧保護回路13は外部電源端子1に印加された過電圧(V4以上)から保護されることになる。また、抵抗2の抵抗値Rとクランプ回路7のクランプ電圧V5を制御することで電流I2も制御可能となる。
本発明の過電圧保護回路は、低耐圧プロセスにおける半導体集積回路に有用である。
1 外部電源端子(CHARGER)
2 抵抗(R)
3 P型MOSトランジスタスイッチ
4 半導体集積回路の電源電圧端子(VB_A)
5 過電圧保護回路の電源電圧端子(VB_B)
6 半導体集積回路
7 クランプ回路
8 コンパレータ回路
9 基準電源端子(VREF)
10、11、12 抵抗素子
13 過電圧保護回路(図1、図2)
14 過電圧保護回路(図3)
15 分圧手段(図3)
16 信号発生手段(図3)
17 スイッチング手段(図3)
18 CMOS集積回路
19 外部電源端子(図3)
20 接地端子(図3)
21 内部電源端子(図3)
22 内部接地端子(図3)
23、26 抵抗素子(図3)
24 ツェナーダイオード
25、27 P型MOSトランジスタ
2 抵抗(R)
3 P型MOSトランジスタスイッチ
4 半導体集積回路の電源電圧端子(VB_A)
5 過電圧保護回路の電源電圧端子(VB_B)
6 半導体集積回路
7 クランプ回路
8 コンパレータ回路
9 基準電源端子(VREF)
10、11、12 抵抗素子
13 過電圧保護回路(図1、図2)
14 過電圧保護回路(図3)
15 分圧手段(図3)
16 信号発生手段(図3)
17 スイッチング手段(図3)
18 CMOS集積回路
19 外部電源端子(図3)
20 接地端子(図3)
21 内部電源端子(図3)
22 内部接地端子(図3)
23、26 抵抗素子(図3)
24 ツェナーダイオード
25、27 P型MOSトランジスタ
Claims (4)
- 半導体集積回路の過電圧保護回路であって、
外部から電源電圧を供給する入力直流電源と、前記直流電源と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端の電位が第1の所定値以上であると前記スイッチをオフ状態にする検出回路を備えた過電圧保護回路。 - 前記抵抗の他端の電位を前記第1の所定値より高い第2の所定値に制限するクランプ回路を有することを特徴とする請求項1に記載の過電圧保護回路。
- 半導体集積回路の過電圧保護回路であって、
外部から電源電圧を供給する入力直流電源と、前記入力直流電源に一端が接続される抵抗と、前記抵抗の他端と前記半導体集積回路の電源端子との間に接続されるスイッチと、前記抵抗の他端の電位が第1の所定値以上であると前記スイッチをオフ状態にする検出回路を備えた過電圧保護回路。 - 前記抵抗の他端の電位を前記第1の所定値より高い第2の所定値に制限するクランプ回路を有することを特徴とする請求項3に記載の過電圧保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007013334A JP2008182802A (ja) | 2007-01-24 | 2007-01-24 | 過電圧保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007013334A JP2008182802A (ja) | 2007-01-24 | 2007-01-24 | 過電圧保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008182802A true JP2008182802A (ja) | 2008-08-07 |
Family
ID=39726274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007013334A Pending JP2008182802A (ja) | 2007-01-24 | 2007-01-24 | 過電圧保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008182802A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102591438A (zh) * | 2011-01-13 | 2012-07-18 | 鸿富锦精密工业(深圳)有限公司 | 中央处理器供电电路 |
JP2013027102A (ja) * | 2011-07-19 | 2013-02-04 | Asahi Kasei Electronics Co Ltd | 電子機器の保護回路 |
US8427802B2 (en) | 2009-05-08 | 2013-04-23 | Renesas Electronics Corporation | Input overvoltage protection circuit with soft-start function |
-
2007
- 2007-01-24 JP JP2007013334A patent/JP2008182802A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8427802B2 (en) | 2009-05-08 | 2013-04-23 | Renesas Electronics Corporation | Input overvoltage protection circuit with soft-start function |
CN102591438A (zh) * | 2011-01-13 | 2012-07-18 | 鸿富锦精密工业(深圳)有限公司 | 中央处理器供电电路 |
JP2013027102A (ja) * | 2011-07-19 | 2013-02-04 | Asahi Kasei Electronics Co Ltd | 電子機器の保護回路 |
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