JP2008177991A - Phase difference detection circuit, pll circuit, phase difference detecting method and phase difference detection program - Google Patents

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JP2008177991A JP2007011293A JP2007011293A JP2008177991A JP 2008177991 A JP2008177991 A JP 2008177991A JP 2007011293 A JP2007011293 A JP 2007011293A JP 2007011293 A JP2007011293 A JP 2007011293A JP 2008177991 A JP2008177991 A JP 2008177991A
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敦 牧谷
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Abstract

<P>PROBLEM TO BE SOLVED: To accomplish a phase difference detection function without using hardware for zero cross point detection. <P>SOLUTION: A phase difference detection circuit is a circuit for detecting a phase difference between a detecting signal and an internal reference signal and comprises a d-q axis transform unit 5, a one-cycle full addition unit 6 and a phase difference calculation unit 7. The d-q axis transform unit 5 uses the internal reference signal to perform d-q transform on the detecting signal, thereby calculating an instantaneous value active component (d) and an instantaneous value reactive component (d). The one-cycle full addition unit 6 fully adds the instantaneous value active component (d) for one cycle to calculate an active component D and further fully adds the instantaneous value reactive component (q) for one cycle to calculate a reactive component Q. The phase difference calculation unit 7 uses the active component D and the reactive component Q to calculate the phase difference. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、位相差検出回路及びそれを用いたＰＬＬ回路に関しており、さらに位相差検出方法及び位相差検出プログラムに関する。   The present invention relates to a phase difference detection circuit and a PLL circuit using the same, and further relates to a phase difference detection method and a phase difference detection program.

系統連系に用いられるインバータや無停電電源装置（ＵＰＳ）では、系統電圧と同期のとれた電流（電力）を入出力している。このような機能を実現するためには、一般に、ＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃｋｅｄ ｌｏｏｐ）が用いられている。   In an inverter or uninterruptible power supply (UPS) used for grid interconnection, current (power) synchronized with the grid voltage is input / output. In order to realize such a function, a PLL circuit (Phase Locked loop) is generally used.

ＰＬＬ回路とは、位相同期回路であり、入力周波数とループ内の発信器からの出力周波数とを同期させるように、ループ内の発振器にフィードバック制御をかけて発振させる。ＰＬＬ回路の基本構成は、位相比較器と、ローパスフィルタと、電圧制御発振器（ＶＣＯ）と、分周器とからなる。位相比較器は、両周波数の位相差を比較して差信号を発生する。ローパスフィルタは、差信号の交流成分をカットする、つまり、差信号を直流化する。電圧制御発振器は、差信号を積分して、積分量に対応した周波数を出力する。分周器は、この周波数を分周して位相比較器に出力する。この結果、電圧制御発振器の発振周波数が入力周波数の分周数倍された周波数に対して同期する。   The PLL circuit is a phase synchronization circuit, and oscillates by applying feedback control to the oscillator in the loop so as to synchronize the input frequency and the output frequency from the transmitter in the loop. The basic configuration of the PLL circuit includes a phase comparator, a low-pass filter, a voltage controlled oscillator (VCO), and a frequency divider. The phase comparator compares the phase difference between the two frequencies and generates a difference signal. The low-pass filter cuts the AC component of the difference signal, that is, converts the difference signal to DC. The voltage controlled oscillator integrates the difference signal and outputs a frequency corresponding to the integration amount. The frequency divider divides this frequency and outputs it to the phase comparator. As a result, the oscillation frequency of the voltage controlled oscillator is synchronized with the frequency obtained by multiplying the input frequency by the frequency division number.

従来のインバータの制御装置では、従来のアナログ回路の構成をディジタル回路の構成に移行させることを目的として、系統電圧ゼロクロスポイント検出法を採用している（例えば、特許文献１を参照。）。ゼロクロスポイント検出法では、対象となる波形がゼロ軸と交差する点（ゼロクロスポイント）を検出して、次に、系統電圧とインバータ電圧の各ゼロクロスポイント毎の時間差から位相差を得る。そして、ＰＩ制御によって位相差をゼロにする。なお、位相を微分したものが周波数でありその周波数を積分すると位相になるため、位相を一定の傾きで進めるためには周波数をステップで上昇させ、位相を一定の傾きで遅らせるには周波数をステップで下降させる。   A conventional inverter control device employs a system voltage zero cross point detection method for the purpose of shifting the configuration of a conventional analog circuit to the configuration of a digital circuit (see, for example, Patent Document 1). In the zero cross point detection method, a point where a target waveform crosses the zero axis (zero cross point) is detected, and then a phase difference is obtained from a time difference at each zero cross point between the system voltage and the inverter voltage. Then, the phase difference is made zero by PI control. In addition, since the thing which differentiated the phase is the frequency, and the frequency is integrated, it becomes the phase.To advance the phase with a constant slope, the frequency is increased in steps, and to delay the phase with a constant slope, the frequency is stepped. To lower.

図７に、系統電圧ゼロクロスポイント検出法の概略を示す。図７には、検出電圧及び基準電圧の波形図、検出ゼロクロスコンパレータ及び基準ゼロクロスコンパレータのタイミング図、及び位相差を示す図が示されている。なお、図中では位相差算出を半サイクル毎に行っているが、実際にはエッジ割り込みを使用するため、１サイクル毎に位相算出を行っている。
特開平７−７９５７１号公報 FIG. 7 shows an outline of the system voltage zero cross point detection method. FIG. 7 shows a waveform diagram of the detection voltage and the reference voltage, a timing diagram of the detection zero-cross comparator and the reference zero-cross comparator, and a diagram showing the phase difference. In the figure, the phase difference calculation is performed every half cycle. However, since the edge interrupt is actually used, the phase calculation is performed every cycle.
JP-A-7-79571

しかし、特許文献１に示すゼロクロスポイント検出法を用いたＰＬＬ回路では、２つの信号の位相差を検出するために２種類のゼロクロス検出器（基準電圧周波数用ゼロクロス検出器とインバータ回路の電圧周波数用ゼロクロス検出器）が必要になり、回路全体が高価になる。   However, in the PLL circuit using the zero cross point detection method disclosed in Patent Document 1, two types of zero cross detectors (for reference voltage frequency zero cross detector and inverter circuit voltage frequency) are used to detect the phase difference between two signals. Zero cross detectors are required and the entire circuit is expensive.

本発明の課題は、ゼロクロスポイント検出用のハードを用いることなく、位相差の検出機能を実現することにある。
本発明の他の課題は、ゼロクロスポイント検出用のハードを用いることなく、ＰＬＬ機能を実現することにある。 An object of the present invention is to realize a phase difference detection function without using hardware for zero cross point detection.
Another object of the present invention is to realize a PLL function without using hardware for zero cross point detection.

請求項１に記載の位相差検出回路は、検出信号と内部基準信号の位相差を検出するための回路であって、ｄ−ｑ軸変換ユニットと、単位周期全加算ユニットと、位相差算出ユニットとを備えている。ｄ−ｑ軸変換ユニットは、内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。単位周期全加算ユニットは、瞬時値有効分ｄを単位周期全加算することで有効分Ｄを算出して、さらに瞬時値無効分ｑを単位周期全加算することで無効分Ｑを算出する。位相差算出ユニットは、有効分Ｄと無効分Ｑを用いて位相差を算出する。
この回路では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。 The phase difference detection circuit according to claim 1 is a circuit for detecting a phase difference between a detection signal and an internal reference signal, and includes a dq axis conversion unit, a unit cycle full addition unit, and a phase difference calculation unit. And. The dq axis conversion unit calculates the instantaneous value effective part d and the instantaneous value invalid part q by performing dq axis conversion of the detection signal using the internal reference signal. The unit period full addition unit calculates the effective part D by fully adding the instantaneous value effective part d to the unit period, and further calculates the invalid part Q by adding the instantaneous value invalid part q to the unit period. The phase difference calculation unit calculates the phase difference using the effective component D and the ineffective component Q.
In this circuit, the phase difference between two signals can be obtained by arithmetic calculation. Therefore, a hardware configuration such as a zero-cross detector is not necessary, and the circuit becomes inexpensive.

請求項２に記載の位相差検出回路では、請求項１において、単位周期全加算ユニットは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する。
この回路では、新たな瞬時値が得られるたびに有効分Ｄと無効分Ｑが更新されて、その結果、新たに位相差が算出される。つまり、従来に比べて、短い単位で位相差が更新される。 According to a second aspect of the present invention, in the phase difference detection circuit according to the first aspect, the unit period full addition unit subtracts the oldest instantaneous value effective part d from the previous effective part D and the new one after the first unit period has elapsed. The new effective value D is calculated by adding the effective value d of the instantaneous value, and the new invalid value q is added by subtracting the oldest effective value q from the previous ineffective value Q and adding the new effective value q. The invalid part Q is calculated.
In this circuit, every time a new instantaneous value is obtained, the effective component D and the invalid component Q are updated, and as a result, a new phase difference is calculated. That is, the phase difference is updated in a shorter unit than in the past.

請求項３に記載の位相差検出回路では、請求項１又は２において、ｄ−ｑ軸変換ユニットは、内部基準信号として９０°の位相差がある２本の基準波形テーブルを有しており、２本の基準波形テーブルに検出信号の瞬時値をそれぞれ乗算することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。   The phase difference detection circuit according to claim 3, wherein the dq axis conversion unit according to claim 1 or 2 has two reference waveform tables having a phase difference of 90 ° as an internal reference signal. The instantaneous value effective part d and the instantaneous value invalid part q are calculated by multiplying the two reference waveform tables by the instantaneous value of the detection signal.

請求項４に記載の位相差検出回路では、請求項３において、２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、ｃｏｓθと検出信号の瞬時値を乗算した結果が瞬時値有効分ｄであり、ｓｉｎθと検出信号の瞬時値を乗算した結果が瞬時値無効成分ｑである。   According to a fourth aspect of the present invention, in the phase difference detection circuit according to the third aspect, the waveforms of the two reference waveform tables are cos θ and sin θ, and the result of multiplying cos θ by the instantaneous value of the detection signal is the instantaneous value effective component d. Yes, the result of multiplying sin θ by the instantaneous value of the detection signal is the instantaneous value invalid component q.

請求項５に記載の位相差検出回路では、請求項１〜４のいずれかにおいて、位相差算出ユニットは、ｔａｎ-1（無効分Ｑ／有効分Ｄ）の式から位相差を得る。 In the phase difference detection circuit according to a fifth aspect, in any one of the first to fourth aspects, the phase difference calculation unit obtains a phase difference from an equation of tan −1 (invalidity Q / effectiveness D).

請求項６に記載のＰＬＬ回路は、入力信号と同期した出力信号を出力するための回路であって、請求項１〜５のいずれかに記載の位相差検出回路と、位相差を用いて出力信号を生成する出力信号生成ユニットと、位相差がゼロになるように内部基準信号を変更する制御ユニットとを備えている。
この回路では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。 A PLL circuit according to claim 6 is a circuit for outputting an output signal synchronized with an input signal, and outputs the phase difference detection circuit according to any one of claims 1 to 5 using a phase difference. An output signal generation unit that generates a signal and a control unit that changes the internal reference signal so that the phase difference becomes zero are provided.
In this circuit, the phase difference between two signals can be obtained by arithmetic calculation. Therefore, a hardware configuration such as a zero-cross detector is not necessary, and the circuit becomes inexpensive.

請求項７に記載のＰＬＬ回路は、入力信号と同期した出力信号を出力するための回路であって、請求項３又は４に記載の位相差検出回路と、位相差を用いて出力信号を生成する出力信号生成ユニットと、位相差がゼロになるように内部基準信号を変更する制御ユニットとを備えている。制御ユニットは、位相差に基づいて、２本の基準波形テーブルの周波数を変更する。
この回路では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。 A PLL circuit according to claim 7 is a circuit for outputting an output signal synchronized with an input signal, and generates an output signal using the phase difference detection circuit according to claim 3 or 4 and a phase difference. And an output signal generation unit for controlling the internal reference signal so that the phase difference becomes zero. The control unit changes the frequencies of the two reference waveform tables based on the phase difference.
In this circuit, the phase difference between two signals can be obtained by arithmetic calculation. Therefore, a hardware configuration such as a zero-cross detector is not necessary, and the circuit becomes inexpensive.

請求項８に記載のＰＬＬ回路は、請求項７において、アナログ信号としての入力信号をディジタル信号としての検出信号に変換するＡ／Ｄ変換ユニットをさらに備えている。制御ユニットは、ＡＤ変換要求としてキャリア周期をＡ／Ｄ変換ユニットに送出し、キャリア周期を制御することで２本の基準波形テーブルの周波数を変更する。   According to an eighth aspect of the present invention, the PLL circuit according to the seventh aspect further includes an A / D conversion unit that converts an input signal as an analog signal into a detection signal as a digital signal. The control unit sends the carrier period to the A / D conversion unit as an AD conversion request, and changes the frequencies of the two reference waveform tables by controlling the carrier period.

請求項９に記載の位相差検出方法は、検出信号と内部基準信号との位相差を検出するための方法であって、以下のステップを備えている。
◎内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出するｄ−ｑ軸変換ステップ
◎瞬時値有効分ｄを単位周期全加算することで有効分Ｄを出力して、瞬時値無効分ｑを単位周期全加算することで無効分Ｑを出力する単位周期全加算ステップ
◎有効分Ｄと無効分Ｑを用いて位相差を算出する位相差算出ステップ
この方法では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。 A phase difference detection method according to a ninth aspect is a method for detecting a phase difference between a detection signal and an internal reference signal, and includes the following steps.
◎ Dq axis conversion step to calculate instantaneous value effective part d and instantaneous value invalid part q by converting dq axis of detection signal using internal reference signal ◎ Instantaneous value effective part d A unit period full addition step that outputs the effective part D by adding, and outputs the invalid part Q by adding the instantaneous value invalid part q to the unit period. ◎ The phase difference is calculated using the effective part D and the invalid part Q. Step of calculating phase difference In this method, the phase difference between two signals can be obtained by arithmetic calculation. Therefore, a hardware configuration such as a zero-cross detector is not necessary, and the circuit becomes inexpensive.

請求項１０に記載の位相差検出方法では、請求項９において、単位周期全加算ステップでは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する。
この方法では、新たな瞬時値が得られるたびに有効分Ｄと無効分Ｑが更新されて、その結果、新たに位相差が算出される。そのため、従来に比べて短い単位で位相差が更新される。 In the phase difference detection method according to claim 10, in the unit cycle full addition step according to claim 9, after the first unit cycle has elapsed, the oldest instantaneous value effective amount d is subtracted from the previous effective amount D and a new one is added. The new effective value D is calculated by adding the effective value d of the instantaneous value, and the new invalid value q is added by subtracting the oldest effective value q from the previous ineffective value Q and adding the new effective value q. The invalid part Q is calculated.
In this method, every time a new instantaneous value is obtained, the effective component D and the invalid component Q are updated, and as a result, a new phase difference is calculated. For this reason, the phase difference is updated in a shorter unit than in the prior art.

請求項１１に記載の位相差検出方法では、請求項９又は１０において、ｄ−ｑ軸変換ステップでは、基準信号として９０°の位相差がある２本の基準波形テーブルを用いており、２本の基準波形テーブルに検出信号の瞬時値を乗算して、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。   In the phase difference detection method according to claim 11, in the dq axis conversion step according to claim 9 or 10, two reference waveform tables having a phase difference of 90 ° are used as reference signals, Is multiplied by the instantaneous value of the detection signal to calculate the instantaneous value effective part d and the instantaneous value invalid part q.

請求項１２に記載の位相差検出方法では、請求項１１において、２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、ｃｏｓθと検出信号の瞬時値を乗算した結果が瞬時値有効分ｄであり、ｓｉｎθと検出信号の瞬時値を乗算した結果が瞬時値無効成分ｑである。   In a phase difference detection method according to a twelfth aspect, in the eleventh aspect, the waveforms of the two reference waveform tables are cos θ and sin θ, and the result of multiplying cos θ by the instantaneous value of the detection signal is the instantaneous value effective component d. Yes, the result of multiplying sin θ by the instantaneous value of the detection signal is the instantaneous value invalid component q.

請求項１３に記載の位相差検出プログラムは、請求項９〜１２のいずれかに記載の位相差検出方法をコンピュータハードウェアに実行させる。   A phase difference detection program according to a thirteenth aspect causes a computer hardware to execute the phase difference detection method according to any one of the ninth to twelfth aspects.

本発明に係る構成では、ゼロクロスポイント検出用のハードを用いることなく、位相差を検出できたりＰＬＬ機能を実現できたりする。   In the configuration according to the present invention, the phase difference can be detected and the PLL function can be realized without using hardware for detecting the zero cross point.

図１に本発明の一実施例としてのＰＬＬ回路１の制御ブロック図を示す。ＰＬＬ回路１は、系統電圧２からの電圧が入力され、図示しないインバータのＰＷＭ発生回路等にキャリア周期を出力するものであり、さらに出力信号を入力信号に同期させる機能を有している。   FIG. 1 shows a control block diagram of a PLL circuit 1 as an embodiment of the present invention. The PLL circuit 1 receives a voltage from the system voltage 2, outputs a carrier cycle to a PWM generation circuit of an inverter (not shown), and has a function of synchronizing the output signal with the input signal.

ＰＬＬ回路１は、ＰＷＭ発生回路（図示せず）等ととともにＰＣＳ（Ｐｏｗｅｒ Ｃｏｎｄｉｔｉｏｎｅｒ ｓｙｓｔｅｍ）の一部を構成している。
なお、ＰＬＬ回路１は、コンピュータのＣＰＵやＲＡＭ，ＲＯＭ等のメモリで実現されており、より具体的には、ワンチップマイコンで実現されている。また、別の表現では、ＰＬＬ回路１は、プログラムやデータによって主な機能が実現されているとも言える。 The PLL circuit 1 constitutes a part of a PCS (Power Conditioner system) together with a PWM generation circuit (not shown) and the like.
Note that the PLL circuit 1 is realized by a memory such as a CPU, RAM, and ROM of a computer, and more specifically, is realized by a one-chip microcomputer. In other words, it can be said that the PLL circuit 1 realizes main functions by programs and data.

ＰＬＬ回路１は、ＡＤ変換器４と、ｄ−ｑ軸変換ユニット５と、１周期全加算ユニット６と、位相差算出ユニット７と、クロック発生器８と、分周器９とから構成されている。   The PLL circuit 1 includes an AD converter 4, a dq axis conversion unit 5, a one-cycle full addition unit 6, a phase difference calculation unit 7, a clock generator 8, and a frequency divider 9. Yes.

ＡＤ変換器４は、分周器９からのＡＤ変換要求（後述）に応じて系統電圧をＡＤ変換する。言い換えると、ＡＤ変換器４は、ＡＤ変換要求が入力されるタイミングで瞬時値V_ADを出力する。なお、ＡＤ変換器４の前段にはオペアンプ（図示せず）が配置されている。   The AD converter 4 AD converts the system voltage in response to an AD conversion request (described later) from the frequency divider 9. In other words, the AD converter 4 outputs the instantaneous value V_AD at the timing when the AD conversion request is input. Note that an operational amplifier (not shown) is disposed in front of the AD converter 4.

ｄ−ｑ軸変換ユニット５は、瞬時値V_ADをｄ−ｑ軸変換して、瞬時値有効分V_ｄと瞬時値無効分V_qを出力する。両者を求める式は以下の通りである。
ｄ（有効分：瞬時値）＝系統電圧瞬時値（ＡＤ値）×内部基準（ｃｏｓθ）
ｑ（無効分：瞬時値）＝系統電圧瞬時値（ＡＤ値）×内部基準（ｓｉｎθ）
内部基準（ｃｏｓθ）及び内部基準（ｓｉｎθ）は、ＰＬＬ回路１の内部のメモリに保持された２本の正弦波による基準波形テーブルであり、単相交流をｄｑ変換するための擬似的な直交座標系に相当する。 The dq axis conversion unit 5 performs dq axis conversion on the instantaneous value V_AD and outputs an instantaneous value effective part V_d and an instantaneous value invalid part V_q. The formula for obtaining both is as follows.
d (effective part: instantaneous value) = system voltage instantaneous value (AD value) × internal reference (cos θ)
q (invalid component: instantaneous value) = system voltage instantaneous value (AD value) × internal reference (sin θ)
The internal reference (cos θ) and the internal reference (sin θ) are reference waveform tables based on two sine waves held in the internal memory of the PLL circuit 1, and are pseudo orthogonal coordinates for dq conversion of single-phase alternating current. Corresponds to the system.

ここでｄｑ変換について一般的な説明をする。ｄｑ変換とは、代数幾何学における直交座標系を回転座標系への変換を行う手法である。三相交流の場合は、最初にαβ変換（三相二相変換）によって直交座標系への変換を行い、Ｖα、Ｖβを求める。次に、Ｖα、Ｖβをｄｑ変換してＶｄ（有効分）とＶｑ（無効分）を得る。ただし、単相交流の場合は、αβ変換に相当する構成がないため、そのままｄｑ変換を適用することができない。
そこで、ｄ−ｑ軸変換ユニット５において、単相交流をｄｑ変換するための擬似的な直交座標系として、内部基準波形テーブルのｃｏｓθ及びｓｉｎθが用意されている。 Here, a general description of dq conversion will be given. The dq conversion is a technique for converting an orthogonal coordinate system in algebraic geometry into a rotating coordinate system. In the case of three-phase alternating current, first, conversion to an orthogonal coordinate system is performed by αβ conversion (three-phase two-phase conversion) to obtain Vα and Vβ. Next, Vα and Vβ are dq converted to obtain Vd (effective part) and Vq (ineffective part). However, in the case of single-phase alternating current, since there is no configuration corresponding to αβ conversion, dq conversion cannot be applied as it is.
Therefore, in the dq axis conversion unit 5, cos θ and sin θ of the internal reference waveform table are prepared as a pseudo orthogonal coordinate system for performing dq conversion on the single-phase alternating current.

１周期全加算ユニット６は、瞬時値有効分V_ｄと瞬時値無効分V_qをそれぞれ１周期を全加算して、有効分全加算値V_ｄトータルと無効分全加算値V_qトータルを出力する。両者を求める式は以下の通りである。
Ｄ（有効分：スカラー量）＝Σｄ（１周期全加算）
Ｑ（無効分：スカラー量）＝Σｑ（１周期全加算） The one-cycle full addition unit 6 fully adds one cycle each of the instantaneous value effective part V_d and the instantaneous value invalid part V_q, and outputs the effective part full addition value V_d total and the invalid part full addition value V_q total . The formula for obtaining both is as follows.
D (effective part: scalar quantity) = Σd (full addition for one period)
Q (invalid part: scalar quantity) = Σq (1 period full addition)

なお、１周期全加算ユニット６は、最初の１周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで、有効分Ｄを更新しする。さらに、１周期全加算ユニット６は、最初の１周期経過後には、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで、無効分Ｑを更新する。言い換えると、１周期全加算ユニット６は、新たな瞬時値有効分V_dと瞬時値無効分V_qが入力される毎に、最新の有効分全加算値V_ｄトータルと無効分全加算値V_qトータルを算出する。 The one-period full addition unit 6 subtracts the oldest instantaneous value effective part d from the previous effective part D and adds a new instantaneous value effective part d after the first one period has elapsed, thereby obtaining the effective part. Update D. Further, the one-period full addition unit 6 subtracts the oldest instantaneous value invalid part q from the previous invalid part Q and adds a new instantaneous value invalid part q after the first one period has elapsed, thereby obtaining an invalid part. Update Q. In other words, the one period full adder unit 6, each time a new instantaneous value active component V_d and the instantaneous value reactive component V_q is inputted, calculates the latest effective amount total sum value V_d total and reactive component all sum value V_q Total To do.

図２〜図４に、各位相差における内部ｄｑ変換のイメージ図を示す。図２は検出信号が内部基準信号に対して１０°遅れの場合であり、全加算Ｄの値が２８８４６４５であり、全加算Ｑの値が５０８５８２であり、算出された位相差は９．９９８８６８°である。
図３は検出信号が内部基準信号に対して１０°進みの場合であり、全加算Ｄの値が２８８４６４５であり、全加算Ｑの値が−５７８０２０であり、算出された位相差は−１０．００１５°である。図４は両信号が同相の場合であり、全加算Ｄの値が２９２９１３２であり、全加算Ｑの値が−６８であり、算出された位相差は−０．００１３３°である。 2 to 4 show image diagrams of internal dq conversion at each phase difference. FIG. 2 shows a case where the detection signal is delayed by 10 ° with respect to the internal reference signal, the value of the full addition D is 2884645, the value of the full addition Q is 508582, and the calculated phase difference is 9.998868 °. It is.
FIG. 3 shows a case where the detection signal advances by 10 ° with respect to the internal reference signal, the value of the full addition D is 2884645, the value of the full addition Q is −578020, and the calculated phase difference is −10. 0015 °. FIG. 4 shows a case where both signals are in phase, the value of the full addition D is 2929132, the value of the full addition Q is −68, and the calculated phase difference is −0.00133 °.

位相差算出ユニット７は、有効分全加算値V_ｄトータルと無効分全加算値V_qトータルから入力信号と内部基準信号との位相差を算出する。位相差を求める式は以下の通りである。
phase error（位相差）＝ｔａｎ-1（V_qトータル／V_ｄトータル） Phase difference calculation unit 7 calculates the phase difference between the input signal and the internal reference signal from the active component total sum value V_d total and reactive component all sum value V_q total. The equation for obtaining the phase difference is as follows.
phase error = tan -1 (V_q total / V_d total )

クロック発生器８は、位相差に基づいて、クロック信号Ｎｆ0を発生する。つまり、クロック発生器８は位相差をクロック変換する。
分周器９は、クロック信号Ｎｆ0の周波数を１／Ｎ倍してキャリア周期を発生する。キャリア周期は、ＡＤ変換要求としてＡＤ変換器４に送出される。また、分周器９は、キャリア周期を出力信号として図示しないＰＷＭ発生回路に出力する。 The clock generator 8 generates a clock signal Nf 0 based on the phase difference. That is, the clock generator 8 clock-converts the phase difference.
The frequency divider 9 generates a carrier cycle by multiplying the frequency of the clock signal Nf 0 by 1 / N. The carrier period is sent to the AD converter 4 as an AD conversion request. Further, the frequency divider 9 outputs the carrier cycle as an output signal to a PWM generation circuit (not shown).

ここで、本発明に係るＰＬＬ回路１が採用されたＰＣＳはＤＤＣ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ）制御で構成されており、ＤＤＣ制御は全同期方式を採用している。そのため、図５に示すように、系統周波数に追従してキャリア周波数も変化する。これは、系統１周期内のパルス数を固定するためである。具体的には、１周期のパルス数は、５０Ｈｚ地域で１７０個であり、６０Ｈｚ地域で１４０個である。また、図５における各谷点でＡ／Ｄ変換要求を行うことになる。具体的には、Ａ／Ｄ変換要求は、コンピュータに対する割り込み要求として実現されている。以上より、ＰＬＬ回路１においてＡ／Ｄ交換要求のタイミングを制御することで、内部基準波形テーブルの周波数を変更する。そして、周波数が変更されると、位相も変更される。以上より、内部基準波形テーブルを系統電圧に同期させることになる。   Here, the PCS in which the PLL circuit 1 according to the present invention is employed is configured by DDC (Direct Digital Control) control, and the DDC control employs an all-synchronization method. Therefore, as shown in FIG. 5, the carrier frequency also changes following the system frequency. This is to fix the number of pulses in one cycle of the system. Specifically, the number of pulses in one cycle is 170 in the 50 Hz region and 140 in the 60 Hz region. Further, an A / D conversion request is made at each valley point in FIG. Specifically, the A / D conversion request is realized as an interrupt request to the computer. As described above, the frequency of the internal reference waveform table is changed by controlling the timing of the A / D exchange request in the PLL circuit 1. When the frequency is changed, the phase is also changed. As described above, the internal reference waveform table is synchronized with the system voltage.

図６に、ＰＬＬ回路１の応答特性（ステップ応答の能力）を示す。図において横軸がサイクル数（１メモリが２サイクル）であり、縦軸が位相差とインバータ周波数になっている。ステップ変動条件として、初期位相差は１７９°であり、系統電圧の周波数が６０Ｈｚ、初期の内部基準周波数が５５Ｈｚであった。
結果は、図から明らかなように、４サイクル経過すると位相差は０°に収束し、さらにインバータ周波数は６０Ｈｚに収束した。
以上より、本発明に係るＰＬＬ回路では、従来方式と同等又はそれ以上の性能が得られている。
なお、上記実施形態では、位相差検出回路やそれを含むＰＬＬ回路が実現されているが、図１の回路ブロック全体は、Ａ／Ｄ変換要求を受けてディジタル信号を出力するＡＤ変換回路としても機能している。 FIG. 6 shows the response characteristics (step response capability) of the PLL circuit 1. In the figure, the horizontal axis is the number of cycles (one memory is two cycles), and the vertical axis is the phase difference and the inverter frequency. As step variation conditions, the initial phase difference was 179 °, the system voltage frequency was 60 Hz, and the initial internal reference frequency was 55 Hz.
As is apparent from the figure, the phase difference converged to 0 ° after 4 cycles, and the inverter frequency converged to 60 Hz.
As described above, in the PLL circuit according to the present invention, the performance equal to or higher than that of the conventional method is obtained.
In the above embodiment, the phase difference detection circuit and the PLL circuit including the phase difference detection circuit are realized. However, the entire circuit block of FIG. 1 may be an AD conversion circuit that receives an A / D conversion request and outputs a digital signal. It is functioning.

（本発明の効果）
（１）本発明では、算術計算によって２つの信号の位相差を求めることができる。したがって、ゼロクロス検出器等のハード構成が不要になり、回路が安価になる。
（２）本発明では、フルディジタルの構成にすることで、マイコンによるプログラム制御によって位相差検出及びＰＬＬ機能を実現している。したがって、装置の構成が簡単であり、安価になっている。
（３）本発明では、最初の１周期経過後には、新たな瞬時値が得られるたびに有効分Ｄと無効分Ｑが更新されて、その結果、新たに位相差が算出される。つまり、従来に比べて、短い単位で位相差が更新される。このため、新たな瞬時値毎に制御を行っていることになり、制御タイミングが大変に短い。そのため、目標値に収束するまでのサイクル数が短くなる。従来であれば、位相差算出を１サイクル毎に行っており、つまり１サイクルに１度のタイミングで制御を行っている。 (Effect of the present invention)
(1) In the present invention, the phase difference between two signals can be obtained by arithmetic calculation. Therefore, a hardware configuration such as a zero-cross detector is not necessary, and the circuit becomes inexpensive.
(2) In the present invention, the phase difference detection and the PLL function are realized by the program control by the microcomputer by adopting the full digital configuration. Therefore, the configuration of the apparatus is simple and inexpensive.
(3) In the present invention, after the first cycle, the effective component D and the invalid component Q are updated every time a new instantaneous value is obtained, and as a result, a new phase difference is calculated. That is, the phase difference is updated in a shorter unit than in the past. For this reason, control is performed for each new instantaneous value, and the control timing is very short. Therefore, the number of cycles until convergence to the target value is shortened. Conventionally, the phase difference is calculated every cycle, that is, the control is performed at a timing once per cycle.

（他の実施形態）
前記実施形態は本発明の一実施例にすぎず、本発明の趣旨を逸脱しない範囲で様々な変更が可能である。
前記実施形態では入力信号として系統電圧が用いられているが、本発明はこれに限定されない。例えば、発電機からの電圧であっても良い。
前記実施形態ではＰＩ制御の操作量としてＡＤ変換要求を用いているが、本発明はこれに限定されない。例えば、位相差から周波数ｆを求めて、それを分周してから周波数変換器に送出することで、周波数を直接制御しても良い。 (Other embodiments)
The above embodiment is merely an example of the present invention, and various modifications can be made without departing from the spirit of the present invention.
In the above embodiment, the system voltage is used as the input signal, but the present invention is not limited to this. For example, it may be a voltage from a generator.
Although the AD conversion request is used as the PI control operation amount in the embodiment, the present invention is not limited to this. For example, the frequency may be directly controlled by obtaining the frequency f from the phase difference, dividing the frequency f, and sending it to the frequency converter.

本発明の一実施例としてのＰＬＬ回路の制御ブロック図。The control block diagram of the PLL circuit as one Example of this invention. ＰＬＬ回路の内部ｄｑ変換（イメージ）を示す図（遅れ位相）。The figure (delayed phase) which shows internal dq conversion (image) of a PLL circuit. ＰＬＬ回路の内部ｄｑ変換（イメージ）を示す図（進み位相）。The figure (advanced phase) which shows internal dq conversion (image) of a PLL circuit. ＰＬＬ回路の内部ｄｑ変換（イメージ）を示す図（同相）。The figure (in-phase) which shows internal dq conversion (image) of a PLL circuit. ＤＤＣ制御における系統周波数とキャリア周波数の関係を示す図。The figure which shows the relationship between the system | strain frequency and carrier frequency in DDC control. ＰＬＬ回路の応答線図。The response diagram of a PLL circuit. 従来のゼロクロスコンパレータを用いたＰＬＬ回路の動作概略図。The operation | movement schematic of the PLL circuit using the conventional zero cross comparator.

符号の説明Explanation of symbols

１ ＰＬＬ回路
４ ＡＤ変換器
５ ｄ−ｑ軸変換ユニット
６ １周期全加算ユニット
７ 位相差算出ユニット
８ クロック発生器
９ 分周器 1 PLL circuit 4 AD converter 5 dq axis conversion unit 6 1 period full addition unit 7 phase difference calculation unit 8 clock generator 9 frequency divider

Claims (13)

検出信号と内部基準信号の位相差を検出するための位相差検出回路であって、
前記内部基準信号を用いて前記検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出するｄ−ｑ軸変換ユニットと、
前記瞬時値有効分ｄを単位周期全加算することで有効分Ｄを算出して、さらに前記瞬時値無効分ｑを単位周期全加算することで無効分Ｑを算出する単位周期全加算ユニットと、
前記有効分Ｄと前記無効分Ｑを用いて位相差を算出する位相差算出ユニットと、
を備えた位相差検出回路。 A phase difference detection circuit for detecting a phase difference between a detection signal and an internal reference signal,
A dq axis conversion unit for calculating an instantaneous value effective part d and an instantaneous value invalid part q by performing dq axis conversion of the detection signal using the internal reference signal;
A unit period full addition unit for calculating an effective part D by fully adding the instantaneous value effective part d to the unit period, and further calculating an invalid part Q by adding the instantaneous value invalid part q to the unit period;
A phase difference calculating unit for calculating a phase difference using the effective component D and the ineffective component Q;
A phase difference detection circuit. 前記単位周期全加算ユニットは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する、請求項１に記載の位相差検出回路。   After the first unit period has elapsed, the unit period full addition unit subtracts the oldest effective value d from the previous effective value D and adds a new effective value d by adding the new effective value D. The phase difference according to claim 1, wherein a new invalid amount Q is calculated by subtracting the oldest instantaneous value invalid portion q from the previous invalid portion Q and adding a new instantaneous value invalid portion q. Detection circuit. 前記ｄ−ｑ軸変換ユニットは、前記内部基準信号として９０°の位相差がある２本の基準波形テーブルを有しており、前記２本の基準波形テーブルに前記検出信号の瞬時値をそれぞれ乗算することで、前記瞬時値有効分ｄと前記瞬時値無効分ｑとを算出する、請求項１又は２に記載の位相差検出回路。   The dq axis conversion unit has two reference waveform tables having a phase difference of 90 ° as the internal reference signal, and each of the two reference waveform tables is multiplied by an instantaneous value of the detection signal. The phase difference detection circuit according to claim 1, wherein the instantaneous value effective part d and the instantaneous value invalid part q are calculated. 前記２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、前記ｃｏｓθと前記検出信号の瞬時値を乗算した結果が前記瞬時値有効分ｄであり、前記ｓｉｎθと前記検出信号の瞬時値を乗算した結果が前記瞬時値無効分ｑである、請求項３に記載の位相差検出回路。   The waveforms of the two reference waveform tables are cos θ and sin θ, and the result of multiplying cos θ by the instantaneous value of the detection signal is the instantaneous value effective component d, and multiplying sin θ and the instantaneous value of the detection signal. The phase difference detection circuit according to claim 3, wherein the obtained result is the instantaneous value invalid component q. 前記位相差算出ユニットは、ｔａｎ-1（前記無効分Ｑ／前記有効分Ｄ）の式から前記位相差を得る、請求項１〜４のいずれかに記載の位相差検出回路。 5. The phase difference detection circuit according to claim 1, wherein the phase difference calculation unit obtains the phase difference from an equation of tan −1 (the invalid component Q / the effective component D). 入力信号と同期した出力信号を出力するためのＰＬＬ回路であって、
請求項１〜５のいずれかに記載の位相差検出回路と、
前記位相差を用いて出力信号を生成する出力信号生成ユニットと、
前記位相差がゼロになるように前記内部基準信号を変更する制御ユニットと、
を備えたＰＬＬ回路。 A PLL circuit for outputting an output signal synchronized with an input signal,
The phase difference detection circuit according to any one of claims 1 to 5,
An output signal generation unit that generates an output signal using the phase difference; and
A control unit that changes the internal reference signal so that the phase difference becomes zero;
A PLL circuit comprising: 入力信号と同期した出力信号を出力するためのＰＬＬ回路であって、
請求項３又は４に記載の位相差検出回路と、
前記位相差を用いて出力信号を生成する出力信号生成ユニットと、
前記位相差がゼロになるように前記内部基準信号を変更する制御ユニットとを備え、
前記制御ユニットは、前記位相差に基づいて、前記２本の基準波形テーブルの周波数を変更する、ＰＬＬ回路。 A PLL circuit for outputting an output signal synchronized with an input signal,
The phase difference detection circuit according to claim 3 or 4,
An output signal generation unit that generates an output signal using the phase difference; and
A control unit that changes the internal reference signal so that the phase difference becomes zero,
The control unit is a PLL circuit that changes the frequency of the two reference waveform tables based on the phase difference. アナログ信号としての前記入力信号をディジタル信号としての前記検出信号に変換するＡ／Ｄ変換ユニットをさらに備え、
前記制御ユニットは、ＡＤ変換要求としてキャリア周波数を前記Ａ／Ｄ変換ユニットに送出し、前記キャリア周期を制御することで前記２本の基準波形テーブルの周波数を変更する、請求項７に記載のＰＬＬ回路。 An A / D conversion unit that converts the input signal as an analog signal into the detection signal as a digital signal;
The PLL according to claim 7, wherein the control unit sends a carrier frequency to the A / D conversion unit as an AD conversion request, and changes the frequency of the two reference waveform tables by controlling the carrier period. circuit. 検出信号と内部基準信号との位相差を検出するための位相差検出方法であって、
前記内部基準信号を用いて前記検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出するｄ−ｑ軸変換ステップと、
前記瞬時値有効分ｄを単位周期全加算することで有効分Ｄを出力して、前記瞬時値無効分ｑを単位周期全加算することで無効分Ｑを出力する単位周期全加算ステップと、
前記有効分Ｄと前記無効分Ｑを用いて位相差を算出する位相差算出ステップと、
を備えた位相差検出方法。 A phase difference detection method for detecting a phase difference between a detection signal and an internal reference signal,
A dq axis conversion step of calculating an instantaneous value effective part d and an instantaneous value invalid part q by performing dq axis conversion of the detection signal using the internal reference signal;
A unit period full addition step of outputting an effective part D by fully adding the instantaneous value effective part d to the unit period and outputting an invalid part Q by adding the instantaneous value invalid part q to the unit period;
A phase difference calculating step of calculating a phase difference using the effective component D and the ineffective component Q;
A phase difference detection method comprising: 前記単位周期全加算ステップでは、最初の単位周期経過後には、前回の有効分Ｄから最も古い瞬時値有効分ｄを減算するとともに新たな瞬時値有効分ｄを加算することで新たな有効分Ｄを算出し、前回の無効分Ｑから最も古い瞬時値無効分ｑを減算するとともに新たな瞬時値無効分ｑを加算することで新たな無効分Ｑを算出する、請求項９に記載の位相差検出方法。   In the unit cycle full addition step, after the first unit cycle has elapsed, the newest effective value D is obtained by subtracting the oldest effective value d from the previous effective value D and adding the new effective value d. The phase difference according to claim 9, wherein a new invalid amount Q is calculated by subtracting the oldest instantaneous value invalid portion q from the previous invalid portion Q and adding a new instantaneous value invalid portion q. Detection method. 前記ｄ−ｑ軸変換ステップでは、前記基準信号として９０°の位相差がある２本の基準波形テーブルを用いており、前記２本の基準波形テーブルに前記検出信号の瞬時値を乗算することで、前記瞬時値有効分ｄと前記瞬時値無効分ｑとを算出する、請求項９又は１０に記載の位相差検出方法。   In the dq axis conversion step, two reference waveform tables having a phase difference of 90 ° are used as the reference signal, and the two reference waveform tables are multiplied by an instantaneous value of the detection signal. The phase difference detection method according to claim 9 or 10, wherein the instantaneous value effective part d and the instantaneous value invalid part q are calculated. 前記２本の基準波形テーブルの波形はｃｏｓθとｓｉｎθであり、前記ｃｏｓθと前記検出信号の瞬時値を乗算した結果が前記瞬時値有効分ｄであり、前記ｓｉｎθと前記検出信号の瞬時値を乗算した結果が前記瞬時値無効分ｑである、請求項１１に記載の位相差検出方法。   The waveforms of the two reference waveform tables are cos θ and sin θ, and the result of multiplying cos θ by the instantaneous value of the detection signal is the instantaneous value effective component d, and multiplying sin θ and the instantaneous value of the detection signal. The phase difference detection method according to claim 11, wherein the result obtained is the instantaneous value invalid component q. 請求項９〜１２のいずれかに記載の位相差検出方法をコンピュータハードウェアに実行させるための位相差検出プログラム。   The phase difference detection program for making a computer hardware perform the phase difference detection method in any one of Claims 9-12.
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