JP2008177368A - Vertical semiconductor electronic device - Google Patents
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Abstract
Description
本発明は、縦型半導体電子デバイスに関する。 The present invention relates to a vertical semiconductor electronic device.
特許文献１には、ショットキダイオードが記載されている。ショットキー障壁形成領域にｐｎ接合を形成し、ショットキダイオードの降伏電圧をｐｎ接合のパンチスルーにより制御する。これにより、ショットキダイオードが過電圧により破壊されることを防止する。
特許文献２には、ＧａＮ系電界効果トランジスタが記載されている。動作時に高電界が印加される領域に高品質のＧａＮ結晶を用いて、優れた耐圧性を示すＧａＮ系電界効果トランジスタを提供する。 Patent Document 2 describes a GaN-based field effect transistor. Provided is a GaN-based field effect transistor exhibiting excellent pressure resistance by using a high-quality GaN crystal in a region to which a high electric field is applied during operation.
特許文献３では、ＧａＮ系半導体装置（ＨＥＭＴ）が記載されている。このＧａＮ系半導体装置では、ソース電極とゲート電極とドレイン電極が縦方向に配置されている。 In Patent Document 3, a GaN-based semiconductor device (HEMT) is described. In this GaN-based semiconductor device, the source electrode, the gate electrode, and the drain electrode are arranged in the vertical direction.
特許文献４では、ノーマリオフ型のＧａＮ系電界効果トランジスタが記載されている。この電界効果トランジスタは、ソース電極およびドレイン電極と電気的に接続されたチャネル部と、チャネル部と接合すると共に互いに離隔された第１および第２の電子供給部と、絶縁層を介してチャネル部を制御するゲート電極とを含む。チャネル部は、ｉ−ＧａＮ系半導体材料またはｐ−ＧａＮ系半導体材料である第１のＧａＮ系半導体材料からなる。第１および第２の電子供給部は、第１のＧａＮ系半導体材料よりバンドギャップエネルギーが大きい第２のＧａＮ系半導体材料からなる。
窒化物半導体等のワイドギャップ半導体は、従来のシリコン系パワー半導体素子に比べて絶縁破壊電界強度が高いので、例えばショットキバリアダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、電界効果トランジスタ、ＭＩＳ型トランジスタなどの次世代のパワー半導体素子として期待されている。特に、導電性基板を用いた縦型トランジスタは、低オン抵抗を実現でき大電流を流せるので、高出力用半導体素子の有望な候補である。しかしながら、高出力のために求められる低オン抵抗は、逆方向耐圧の向上と一般にトレードオフの関係にあり、オン抵抗を高くすることなく耐圧を向上するには限界がある。また、低オン抵抗化が図れる横型ＨＥＭＴ構造では、耐圧の向上とノーマリオフ化との両立が難しい。 Wide gap semiconductors such as nitride semiconductors have a higher breakdown field strength than conventional silicon-based power semiconductor elements. For example, Schottky barrier diodes, pn junction diodes, pin junction diodes, field effect transistors, MIS transistors, etc. It is expected as a next-generation power semiconductor device. In particular, a vertical transistor using a conductive substrate is a promising candidate for a high-power semiconductor element because it can realize a low on-resistance and can flow a large current. However, the low on-resistance required for high output generally has a trade-off relationship with the improvement in reverse breakdown voltage, and there is a limit to improving the breakdown voltage without increasing the on-resistance. Further, in the lateral HEMT structure that can achieve low on-resistance, it is difficult to achieve both improvement in breakdown voltage and normally-off.
例えば、縦型ショットキバリアダイオードにおいて、ドリフト層であるｎ型ＧａＮ層のキャリア濃度を高くすればドリフト層の抵抗が小さくなる。故に、このダイオードがターンオンするとき、低オン抵抗が実現される。しかし、なだれ降伏が起こる電圧、すなわち絶縁破壊電界強度が低下するので、このダイオードのターンオフにおける逆方向耐圧は低下する。逆に、ドリフト層のキャリア濃度を低くすれば、逆方向耐圧は向上する一方で、オン抵抗が高くなる。 For example, in a vertical Schottky barrier diode, if the carrier concentration of the n-type GaN layer that is the drift layer is increased, the resistance of the drift layer is decreased. Therefore, a low on-resistance is realized when this diode is turned on. However, since the voltage at which avalanche breakdown occurs, that is, the breakdown electric field strength, decreases, the reverse breakdown voltage at the turn-off of the diode decreases. Conversely, if the carrier concentration of the drift layer is lowered, the reverse breakdown voltage is improved while the on-resistance is increased.
また、ドリフト層の厚みを薄くすればドリフト層の抵抗が小さくなり低オン抵抗が得られる。しかしながら、このダイオードがターンオフするとき、高い逆方向電圧がかかると空乏層が伸びてパンチスルーが生じる。結果的に、逆方向耐圧が低下する。逆に、パンチスルーの発生を防ぐために、ドリフト層の厚みを厚くするとオン抵抗は高くなる。 Further, if the thickness of the drift layer is reduced, the resistance of the drift layer is reduced and a low on-resistance can be obtained. However, when this diode is turned off, if a high reverse voltage is applied, the depletion layer extends and punch-through occurs. As a result, the reverse breakdown voltage decreases. On the other hand, when the thickness of the drift layer is increased in order to prevent punch-through, the on-resistance increases.
本発明は、このような事情を鑑みて為されたものであり、パンチスルーの発生を抑制すると共に、オン抵抗の増加を抑制することが可能で、且つノーマリオフである縦型半導体電子デバイスを提供することを目的とする。 The present invention has been made in view of such circumstances, and provides a vertical semiconductor electronic device that can suppress the occurrence of punch-through and can suppress an increase in on-resistance and is normally off. The purpose is to do.
本発明の一側面は、窒化ガリウム系半導体（以下、「ＧａＮ系半導体」と記す）を用いる縦型半導体電子デバイスである。この縦型半導体電子デバイスは、（ａ）第１および第２のエリアを含む主面を有する導電性支持基体と、（ｂ）前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１のＧａＮ系半導体領域と、（ｃ）前記第１のＧａＮ系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２のＧａＮ系半導体領域と、（ｄ）前記第１のＧａＮ系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３のＧａＮ系半導体領域と、（ｅ）前記第２のＧａＮ系半導体領域および前記第３のＧａＮ系半導体領域上に設けられた第４のＧａＮ系半導体領域とを備え、前記第２のＧａＮ系半導体領域のバンドギャップは前記第３のＧａＮ系半導体領域のバンドギャップよりも大きく、前記第２のＧａＮ系半導体領域のバンドギャップは前記第４のＧａＮ系半導体領域のバンドギャップよりも大きく、前記第２のＧａＮ系半導体領域は前記第１のＧａＮ系半導体領域の前記第２の半導体部にヘテロ接合を成す。 One aspect of the present invention is a vertical semiconductor electronic device using a gallium nitride-based semiconductor (hereinafter referred to as “GaN-based semiconductor”). The vertical semiconductor electronic device includes (a) a conductive support base having a main surface including first and second areas, and (b) provided on the first and second areas of the conductive support base, respectively. A first GaN-based semiconductor region having the first and second semiconductor portions, and (c) a current barrier provided on the first semiconductor portion of the first GaN-based semiconductor region. A second GaN-based semiconductor region; (d) a third GaN-based semiconductor region provided on the second semiconductor portion of the first GaN-based semiconductor region for a current path; and (e) A second GaN-based semiconductor region and a fourth GaN-based semiconductor region provided on the third GaN-based semiconductor region, and a band gap of the second GaN-based semiconductor region is the third GaN The band gap of the semiconductor system region A band gap of the second GaN-based semiconductor region is larger than a band gap of the fourth GaN-based semiconductor region, and the second GaN-based semiconductor region is larger than the first GaN-based semiconductor region. A heterojunction is formed in the two semiconductor parts.
この縦型半導体電子デバイスによれば、第２のＧａＮ系半導体領域のバンドギャップは第３のＧａＮ系半導体領域のバンドギャップよりも大きく、また第２のＧａＮ系半導体領域のバンドギャップは第１のＧａＮ系半導体領域のバンドギャップよりも大きい。第１のＧａＮ系半導体領域の第２の半導体部上には第３のＧａＮ系半導体領域が設けられていると共に、また第１のＧａＮ系半導体領域の第１の半導体部上には第２のＧａＮ系半導体領域が設けられている。これ故に、第２のＧａＮ系半導体領域は電流障壁として働くと共に、第３のＧａＮ系半導体領域は電流経路として働く。このため、第４のＧａＮ系半導体領域は、第３のＧａＮ系半導体領域を介して第１のＧａＮ系半導体領域に電気的に接続される。 According to the vertical semiconductor electronic device, the band gap of the second GaN-based semiconductor region is larger than the band gap of the third GaN-based semiconductor region, and the band gap of the second GaN-based semiconductor region is the first It is larger than the band gap of the GaN-based semiconductor region. A third GaN-based semiconductor region is provided on the second semiconductor portion of the first GaN-based semiconductor region, and a second semiconductor portion is provided on the first semiconductor portion of the first GaN-based semiconductor region. A GaN-based semiconductor region is provided. For this reason, the second GaN-based semiconductor region serves as a current barrier, and the third GaN-based semiconductor region serves as a current path. For this reason, the fourth GaN-based semiconductor region is electrically connected to the first GaN-based semiconductor region via the third GaN-based semiconductor region.
加えて、第２のＧａＮ系半導体領域は第１のＧａＮ系半導体領域の第１の半導体部にヘテロ接合を成すので、このヘテロ接合に沿って第１のＧａＮ系半導体領域内に二次元反転層が生成される。電流経路を通過したキャリアは、この二次元反転層に沿って流れて広がるが、電流経路に電位勾配が生じない通常状態では電流が流れないのため、ノーマリオフである。 In addition, since the second GaN-based semiconductor region forms a heterojunction with the first semiconductor portion of the first GaN-based semiconductor region, a two-dimensional inversion layer is formed in the first GaN-based semiconductor region along the heterojunction. Is generated. The carriers that have passed through the current path flow along the two-dimensional inversion layer and spread, but are normally off because no current flows in a normal state where no potential gradient occurs in the current path.
本発明の縦型半導体電子デバイスは、前記第４のＧａＮ系半導体領域にショットキ接合を成す第１の電極を備えることができる。この縦型半導体電子デバイスはショットキバリアダイオードである。 The vertical semiconductor electronic device of the present invention can include a first electrode that forms a Schottky junction with the fourth GaN-based semiconductor region. This vertical semiconductor electronic device is a Schottky barrier diode.
このショットキバリアダイオードによれば、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第１の電極から空乏層は、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、ショットキバリアダイオードにおけるパンチスルーの発生を低減する。一方、ショットキバリアダイオードが導通している時、第１の電極からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、第１の電極からのキャリアは広がる。 According to this Schottky barrier diode, since the band gap of the second GaN-based semiconductor region is larger than the band gap of the fourth GaN-based semiconductor region, the depletion layer from the first electrode becomes the second GaN-based semiconductor region. It is difficult to spread. For this reason, the second GaN-based semiconductor region reduces the occurrence of punch-through in the Schottky barrier diode. On the other hand, when the Schottky barrier diode is conducting, carriers from the first electrode pass through the third GaN-based semiconductor region and reach the first GaN-based semiconductor region. In addition, carriers from the first electrode spread by the two-dimensional inversion layer in the first GaN-based semiconductor region.
本発明の縦型半導体電子デバイスは、前記第４のＧａＮ系半導体領域上に設けられた第２導電型ＧａＮ系半導体領域と、前記第２導電型ＧａＮ系半導体領域にオーミック接合を成す第１の電極とを備えることができる。前記第４のＧａＮ系半導体領域は第１導電型を有する。当該縦型半導体電子デバイスはｐｎ接合ダイオードである。 The vertical semiconductor electronic device according to the present invention includes a second conductive GaN-based semiconductor region provided on the fourth GaN-based semiconductor region, and a first ohmic junction formed between the second conductive GaN-based semiconductor region. Electrodes. The fourth GaN-based semiconductor region has a first conductivity type. The vertical semiconductor electronic device is a pn junction diode.
このｐｎ接合ダイオードによれば、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第２導電型ＧａＮ系半導体領域と第４のＧａＮ系半導体領域とにより形成されるｐｎ接合において伸びる空乏層は、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、ｐｎ接合ダイオードにおけるパンチスルーの発生を低減する。一方、ｐｎ接合ダイオードが導通している時、第１の電極からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、第１の電極からのキャリアは広がる。 According to this pn junction diode, since the band gap of the second GaN-based semiconductor region is larger than the band gap of the fourth GaN-based semiconductor region, the second conductivity type GaN-based semiconductor region and the fourth GaN-based semiconductor region The depletion layer extending in the pn junction formed by the above is difficult to expand in the second GaN-based semiconductor region. For this reason, the second GaN-based semiconductor region reduces the occurrence of punch-through in the pn junction diode. On the other hand, when the pn junction diode is conductive, carriers from the first electrode pass through the third GaN-based semiconductor region and reach the first GaN-based semiconductor region. In addition, carriers from the first electrode spread by the two-dimensional inversion layer in the first GaN-based semiconductor region.
本発明の縦型半導体電子デバイスは、前記第４のＧａＮ系半導体領域上に設けられたｉ型ＧａＮ系半導体領域と、前記ｉ型ＧａＮ系半導体領域上に設けられた第２導電型ＧａＮ系半導体領域と、前記第２導電型ＧａＮ系半導体領域にオーミック接合を成す第１の電極とをさらに備えることができる。前記第４のＧａＮ系半導体領域は第１導電型を有する。縦型半導体電子デバイスはｐｉｎ接合ダイオードである。 The vertical semiconductor electronic device of the present invention includes an i-type GaN-based semiconductor region provided on the fourth GaN-based semiconductor region and a second conductivity-type GaN-based semiconductor provided on the i-type GaN-based semiconductor region. And a first electrode that forms an ohmic junction with the second conductivity type GaN-based semiconductor region. The fourth GaN-based semiconductor region has a first conductivity type. The vertical semiconductor electronic device is a pin junction diode.
このｐｉｎ接合ダイオードによれば、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第２導電型ＧａＮ系半導体領域、ｉ型ＧａＮ系半導体領域および第４のＧａＮ系半導体領域により形成されるｐｉｎ接合において伸びる空乏層は、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、ｐｉｎ接合ダイオードにおけるパンチスルーの発生を低減する。一方、ｐｉｎダイオードが導通している時、第１の電極からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、第１の電極からのキャリアは広がる。 According to this pin junction diode, since the band gap of the second GaN-based semiconductor region is larger than the band gap of the fourth GaN-based semiconductor region, the second conductivity type GaN-based semiconductor region, the i-type GaN-based semiconductor region, and The depletion layer extending in the pin junction formed by the fourth GaN-based semiconductor region is difficult to expand in the second GaN-based semiconductor region. For this reason, the second GaN-based semiconductor region reduces the occurrence of punch-through in the pin junction diode. On the other hand, when the pin diode is conducting, carriers from the first electrode pass through the third GaN-based semiconductor region and reach the first GaN-based semiconductor region. In addition, carriers from the first electrode spread by the two-dimensional inversion layer in the first GaN-based semiconductor region.
本発明の縦型半導体電子デバイスでは、前記導電性支持基体は、第１および第２のエリアを含む裏面を有しており、前記裏面の前記第１および第２のエリアは前記主面の前記第１および第２のエリアにそれぞれ対応しており、当該縦型半導体電子デバイスは、前記裏面の前記第２のエリア上に設けられた第２の電極を更に備えることができる。 In the vertical semiconductor electronic device according to the present invention, the conductive support base has a back surface including first and second areas, and the first and second areas of the back surface are the main surfaces. The vertical semiconductor electronic device may further include a second electrode provided on the second area on the back surface, corresponding to the first and second areas.
この縦型半導体電子デバイスによれば、第２の電極が裏面の第２のエリア上に設けられているので、裏面の電極は、第３のＧａＮ系半導体領域と第１の電極を通過する軸から外されている。空乏層は、第３のＧａＮ系半導体領域から導電性支持基体に向けて広がるだけでなく、第２のＧａＮ系半導体領域に沿って第１のＧａＮ系半導体領域内にも伸びる。所望のパンチスルー電圧を得るために必要な第１のＧａＮ系半導体領域の厚さを小さくできる。第１のＧａＮ系半導体領域を薄くできれば、第１のＧａＮ系半導体領域に起因する直列抵抗を小さくできる。 According to this vertical semiconductor electronic device, since the second electrode is provided on the second area on the back surface, the electrode on the back surface is an axis that passes through the third GaN-based semiconductor region and the first electrode. Has been removed from. The depletion layer not only extends from the third GaN-based semiconductor region toward the conductive support base, but also extends into the first GaN-based semiconductor region along the second GaN-based semiconductor region. The thickness of the first GaN-based semiconductor region necessary for obtaining a desired punch-through voltage can be reduced. If the first GaN-based semiconductor region can be thinned, the series resistance caused by the first GaN-based semiconductor region can be reduced.
本発明の縦型半導体電子デバイスは、前記第２のＧａＮ系半導体領域上に設けられており第１導電型のＧａＮ系半導体からなるソース領域と、前記ソース領域と前記第４のＧａＮ系半導体領域との間に設けられており第２導電型のＧａＮ系半導体からなるウエル領域と、前記ウエル領域上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極とを備えることができる。前記第４のＧａＮ系半導体領域は第１導電型を有する。当該縦型半導体電子デバイスは縦型トランジスタである。 The vertical semiconductor electronic device according to the present invention includes a source region made of a GaN-based semiconductor of a first conductivity type provided on the second GaN-based semiconductor region, the source region, and the fourth GaN-based semiconductor region. A well region made of a GaN-based semiconductor of the second conductivity type, a gate insulating layer provided on the well region, and a gate electrode provided on the gate insulating layer Can do. The fourth GaN-based semiconductor region has a first conductivity type. The vertical semiconductor electronic device is a vertical transistor.
この縦型トランジスタによれば、ウエル領域がソース領域と第４のＧａＮ系半導体領域との間に設けられている。ウエル領域と第４のＧａＮ系半導体領域とのｐｎ接合に生成される空乏層は、第２のＧａＮ系半導体領域のバンドギャップは第４のＧａＮ系半導体領域のバンドギャップよりも大きいので、第２のＧａＮ系半導体領域では広がりにくい。このため、第２のＧａＮ系半導体領域は、縦型トランジスタにおけるパンチスルーの発生を低減する。一方、縦型トランジスタが導通しているとき、ソース領域からのキャリアは、第３のＧａＮ系半導体領域を通過して第１のＧａＮ系半導体領域に至る。また、第１のＧａＮ系半導体領域内の二次元反転層により、ソース領域からのキャリアは広がる。 According to this vertical transistor, the well region is provided between the source region and the fourth GaN-based semiconductor region. The depletion layer generated at the pn junction between the well region and the fourth GaN-based semiconductor region has a band gap of the second GaN-based semiconductor region larger than the band gap of the fourth GaN-based semiconductor region. It is difficult to spread in the GaN-based semiconductor region. For this reason, the second GaN-based semiconductor region reduces the occurrence of punch-through in the vertical transistor. On the other hand, when the vertical transistor is conducting, carriers from the source region pass through the third GaN-based semiconductor region and reach the first GaN-based semiconductor region. In addition, carriers from the source region are spread by the two-dimensional inversion layer in the first GaN-based semiconductor region.
本発明の縦型半導体電子デバイスでは、前記第１のＧａＮ系半導体領域および前記第４のＧａＮ系半導体領域はＧａＮから成り、前記第２のＧａＮ系半導体領域はＡｌＸＧａ１−ＸＮから成ることが好適である。この縦型半導体電子デバイスでは、ＡｌＸＧａ１−ＸＮにドーパントを添加しなくても、自発分極と界面応力に起因するピエゾ分極により、ＡｌＸＧａ１−ＸＮ／ＧａＮのヘテロ接合界面に二次元電子ガスが効果的に誘起され、且つ二次元電子ガスの移動度も高くできる。 In the vertical semiconductor electronic device of the present invention, the first GaN-based semiconductor region and the fourth GaN-based semiconductor region are made of GaN, and the second GaN-based semiconductor region is made of Al X Ga 1-X N. Is preferred. In this vertical semiconductor electronic device, even if a dopant is not added to Al X Ga 1-X N, due to spontaneous polarization and piezo-polarization caused by interface stress, an Al X Ga 1-X N / GaN heterojunction interface is formed. The two-dimensional electron gas is effectively induced and the mobility of the two-dimensional electron gas can be increased.
本発明の縦型半導体電子デバイスでは、前記導電性支持基体の裏面から前記第１のＧａＮ系半導体領域に到達するビア孔と、前記ビア孔内に設けられ前記第１のＧａＮ系半導体領域に接続された導電体と、前記導電性支持基体の裏面に設けられ前記導電体に接続された第２の電極とを更に備えることができる。 In the vertical semiconductor electronic device of the present invention, a via hole reaching the first GaN-based semiconductor region from the back surface of the conductive support base, and connected to the first GaN-based semiconductor region provided in the via hole And a second electrode provided on the back surface of the conductive support base and connected to the conductor.
この縦型半導体電子デバイスによれば、二次元反転層内のキャリアは、導電性支持基体の裏面から伸びるビア孔内の導電体を介して第２の電極に至る。このビア孔内の導電体を導電性支持基体の第１のエリアに到達するように設けることによって、第１のＧａＮ系半導体領域に電位勾配を発生することができる。この電位勾配によって、二次元反転層を介したキャリアの広がりを助ける。 According to this vertical semiconductor electronic device, the carriers in the two-dimensional inversion layer reach the second electrode via the conductor in the via hole extending from the back surface of the conductive support base. By providing the conductor in the via hole so as to reach the first area of the conductive support base, a potential gradient can be generated in the first GaN-based semiconductor region. This potential gradient helps the carrier to spread through the two-dimensional inversion layer.
本発明の縦型半導体電子デバイスでは、前記導電性支持基体はＧａＮ系支持基体を含み、前記ＧａＮ系支持基体は、第１の平均転位密度より大きい平均転位密度を有する第１の領域、前記第１の平均転位密度より小さい平均転位密度を有する第２の領域、および前記第１の平均転位密度より大きい平均転位密度を有する第３の領域を含み、前記第１のＧａＮ系半導体領域は、前記ＧａＮ系支持基体の前記第１の領域上に位置する第１の領域、前記ＧａＮ系支持基体の前記第２の領域上に位置する第２の領域、および前記ＧａＮ系支持基体の前記第３の領域上に位置する第３の領域を含み、前記第２のＧａＮ系半導体領域は、前記第１のＧａＮ系半導体領域の前記第１の領域上に位置する第１の領域、前記第１のＧａＮ系半導体領域の前記第２の領域上に位置する第２の領域、および前記第１のＧａＮ系半導体領域の前記第３の領域上に位置する第３の領域を含み、前記第４のＧａＮ系半導体領域は、前記第２のＧａＮ系半導体領域の前記第１の領域上に位置する第１の領域、前記第２のＧａＮ系半導体領域の前記第２の領域上に位置する第２の領域、および前記第２のＧａＮ系半導体領域の前記第３の領域上に位置する第３の領域を含む。 In the vertical semiconductor electronic device of the present invention, the conductive support substrate includes a GaN-based support substrate, and the GaN-based support substrate includes a first region having an average dislocation density higher than a first average dislocation density, Including a second region having an average dislocation density smaller than an average dislocation density of 1, and a third region having an average dislocation density larger than the first average dislocation density, wherein the first GaN-based semiconductor region includes: A first region located on the first region of the GaN-based support substrate; a second region located on the second region of the GaN-based support substrate; and the third region of the GaN-based support substrate. A third region located on the region, wherein the second GaN-based semiconductor region is a first region located on the first region of the first GaN-based semiconductor region, the first GaN The second semiconductor-based semiconductor region A second region located on the region, and a third region located on the third region of the first GaN-based semiconductor region, wherein the fourth GaN-based semiconductor region comprises the second region A first region located on the first region of the GaN-based semiconductor region, a second region located on the second region of the second GaN-based semiconductor region, and the second GaN-based semiconductor A third region located on the third region of the region.
この縦型半導体電子デバイスによれば、ＧａＮ系支持基体の第１の領域、第１のＧａＮ系半導体領域の第１の領域、第２のＧａＮ系半導体領域の第１の領域および第４のＧａＮ系半導体領域の第１の領域は、高い転位密度を有する領域なので、その抵抗が低い。このため、二次元反転層内のキャリアは、高い転位密度を有する領域を介して第２の電極に到達する。一方、第１のＧａＮ系半導体領域の第２の領域、第２のＧａＮ系半導体領域の第２の領域、第３のＧａＮ系半導体領域および第４のＧａＮ系半導体領域の第２の領域は、低い転位密度を有する領域なので、高電界か印加されても、絶縁耐圧破壊が生じにくい。 According to this vertical semiconductor electronic device, the first region of the GaN-based support base, the first region of the first GaN-based semiconductor region, the first region of the second GaN-based semiconductor region, and the fourth GaN Since the first region of the system semiconductor region is a region having a high dislocation density, its resistance is low. For this reason, the carriers in the two-dimensional inversion layer reach the second electrode through a region having a high dislocation density. On the other hand, the second region of the first GaN-based semiconductor region, the second region of the second GaN-based semiconductor region, the third GaN-based semiconductor region, and the second region of the fourth GaN-based semiconductor region are: Since it is a region having a low dislocation density, breakdown withstand voltage hardly occurs even when a high electric field is applied.
本発明の縦型半導体電子デバイスでは前記導電性支持基体はＧａＮからなる。この縦型半導体電子デバイスによれば、導電性支持基体上の半導体領域は、優れる結晶性を有する。これらの半導体領域により、縦型半導体電子デバイスにおいて高い絶縁破壊電圧と高移動度が得られる。 In the vertical semiconductor electronic device of the present invention, the conductive support base is made of GaN. According to this vertical semiconductor electronic device, the semiconductor region on the conductive support base has excellent crystallinity. These semiconductor regions provide high breakdown voltage and high mobility in vertical semiconductor electronic devices.
本発明の縦型半導体電子デバイスでは、前記第３のＧａＮ系半導体領域は第２のＧａＮ系半導体領域に囲まれていることが好ましい。この縦型半導体電子デバイスによれば、電流アパーチャが電流障壁により囲まれており、また二次元反転層も電流アパーチャを囲むように形成される。このため、縦型半導体電子デバイスの直列抵抗を下げることができる。 In the vertical semiconductor electronic device of the present invention, it is preferable that the third GaN-based semiconductor region is surrounded by the second GaN-based semiconductor region. According to this vertical semiconductor electronic device, the current aperture is surrounded by the current barrier, and the two-dimensional inversion layer is also formed so as to surround the current aperture. For this reason, the series resistance of the vertical semiconductor electronic device can be lowered.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、パンチスルーの発生を抑制すると共にオン抵抗の増加を抑制することが可能で、且つノーマリオフである縦型半導体電子デバイスが提供される。 As described above, according to the present invention, there is provided a vertical semiconductor electronic device that can suppress the occurrence of punch-through and suppress an increase in on-resistance and is normally off.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の実施の形態に係る縦型半導体電子デバイスを説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, a vertical semiconductor electronic device according to an embodiment of the present invention will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
図１は、ＧａＮ系半導体を用いるパワー縦型半導体電子デバイスの主要部を概略的に示す図面である。この縦型半導体電子デバイス１１は、導電性支持基体１３と、第１のＧａＮ系半導体領域１５と、第２のＧａＮ系半導体領域（電流障壁）１７と、第３のＧａＮ系半導体領域（電流経路）１９と、第４のＧａＮ系半導体領域２１とを備える。導電性支持基体１３の主面１３ａは、第１および第２のエリア１３ｂ、１３ｃを含む。第１のＧａＮ系半導体領域１５は第１および第２の半導体部１５ｂ、１５ｃを有しており、これらの第１および第２の半導体部１５ｂ、１５ｃは、それぞれ導電性支持基体１３の１および第２のエリア１３ｂ、１３ｃ上に位置している。第２のＧａＮ系半導体領域１７は、第１の半導体部１５ｂ上に位置しており、また第３のＧａＮ系半導体領域１９は、第２の半導体部１３ｃ上に位置している。第４のＧａＮ系半導体領域２１は、第２のＧａＮ系半導体領域１７および第３のＧａＮ系半導体領域１９上に設けられている。
FIG. 1 is a drawing schematically showing a main part of a power vertical semiconductor electronic device using a GaN-based semiconductor. The vertical semiconductor
第１のＧａＮ系半導体領域１３の材料はバンドギャップＥｇ１３を有し、第２のＧａＮ系半導体領域１７の材料はバンドギャップＥｇ１７を有し、第３のＧａＮ系半導体領域１９の材料はバンドギャップＥｇ１９を有し、第４のＧａＮ系半導体領域の材料はバンドギャップＥｇ２１を有する。バンドギャップＥｇ１７はバンドギャップＥｇ１３よりも大きい。バンドギャップＥｇ１７はバンドギャップＥｇ１９よりも大きい。バンドギャップＥｇ１７はバンドギャップＥｇ２１よりも大きい。第２のＧａＮ系半導体領域１７は第１のＧａＮ系半導体領域１５の第１の半導体部１５ｂにヘテロ接合２５を成す。これにより、二次元反転層２３が形成される。第１のＧａＮ系半導体領域１５は、第３のＧａＮ系半導体領域１９を介して第４のＧａＮ系半導体領域２１に電気的に接続される。二次元反転層２３を形成するために好適な材料の組み合わせは、ＡｌＧａＮ／ＧａＮ、ＧａＮ／ＩｎＧａＮなどである。
The material of the first GaN-based
この縦型半導体電子デバイス１１によれば、第１の半導体部１５ｂ上には第２のＧａＮ系半導体領域１７が設けられていると共に、第２の半導体部１５ｃ上には第３のＧａＮ系半導体領域１９が設けられている。加えて、バンドギャップＥｇ１７はバンドギャップＥｇ１９よりも大きく、またバンドギャップＥｇ２１よりも大きい。これ故に、第２のＧａＮ系半導体領域１７は電流障壁として働くと共に、第３のＧａＮ系半導体領域１９は電流経路として働く。このため、第４のＧａＮ系半導体領域２１は、第３のＧａＮ系半導体領域１９を介して第１のＧａＮ系半導体領域１５に電気的に接続される。
According to the vertical semiconductor
加えて、第２のＧａＮ系半導体領域１７は第１の半導体部１５ｂにヘテロ接合２５を成すので、このヘテロ接合２５に沿って第１のＧａＮ系半導体領域１５内に二次元反転層２３が生成される。電流経路を通過したキャリアは、この二次元反転層２３に沿って流れて広がる。
In addition, since the second GaN-based
以上説明したように、この縦型半導体電子デバイス１１によれば、パンチスルーの発生を抑制すると共に、オン抵抗の増加を抑制することが可能になる。
As described above, according to the vertical semiconductor
図２は、ショットキバリアダイオードを示す図面である。ショットキバリアダイオード１１ａは、導電性支持基体１３と、第１のＧａＮ系半導体領域１５と、第２のＧａＮ系半導体領域１７と、第３のＧａＮ系半導体領域１９と、第４のＧａＮ系半導体領域２１と、第１の電極３１とを備える。第１の電極３１は、第４のＧａＮ系半導体領域２１にショットキ接合を成す。
FIG. 2 is a drawing showing a Schottky barrier diode. The
このショットキバリアダイオード１１ａによれば、第２のＧａＮ系半導体領域１７の材料のバンドギャップＥｇ１７は第４のＧａＮ系半導体領域２１の材料のバンドギャップＥｇ２１よりも大きいので、第１の電極３１から空乏層は、第２のＧａＮ系半導体領域１７では広がりにくい。このため、第２のＧａＮ系半導体領域１７は、ショットキバリアダイオードにおけるパンチスルーの発生を低減する。一方、ショットキバリアダイオード１１ａが導通している時、第１の電極３１からのキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層２３により、第１の電極３１からのキャリアは広がる。
According to this
ショットキバリアダイオード１１ａでは、第１のＧａＮ系半導体領域１５はＧａＮから成り、第２のＧａＮ系半導体領域１７はＡｌＸＧａ１−ＸＮから成り、第３のＧａＮ系半導体領域１９はＧａＮから成り、第４のＧａＮ系半導体領域２１はＧａＮから成ることが好適である。このショットキバリアダイオード１１ａによれば、ＡｌＧａＮにドーパントを添加しなくても、自発分極と界面応力に起因するピエゾ分極により、ＡｌＧａＮ／ＧａＮのヘテロ接合界面に二次元電子ガスが効果的に誘起され、且つ二次元電子ガスの移動度も高くできる。また、ピエゾ分極が小さい場合は、ドーピングを行うことによって二次元電子ガスを誘起することもできる。
In the
ショットキバリアダイオード１１ａでは、第３のＧａＮ系半導体領域１９は第２のＧａＮ系半導体領域１７に囲まれていることが好ましい。電流経路が電流障壁により囲まれており、また二次元反転層２３も電流経路を囲むように形成される。このため、第３のＧａＮ系半導体領域１９が電流アパーチャとして働き、ショットキバリアダイオード１１ａの直列抵抗を下げることができる。
In the
ショットキバリアダイオード１１ａでは、導電性支持基体１３はＧａＮからなることができる。導電性支持基体１３上の半導体領域１５、１７、１９、２１は優れた結晶性を有する。これらの半導体領域１５、１７、１９、２１により、ショットキバリアダイオード１１ａでは高い絶縁破壊電圧と高移動度が得られる。
In the
ショットキバリアダイオード１１ａでは、導電性支持基体１３の裏面１３ｄは第１および第２のエリア１３ｅ、１３ｆを含む。裏面１３ｄの第１および第２のエリア１３ｅ、１３ｆは主面１３ａの第１および第２のエリア１３ｂ、１３ｃにそれぞれ対応している。ショットキバリアダイオード１１ａでは、第２の電極３３が、裏面１３ｄの第２のエリア１３ｆ上に設けられている。ショットキバリアダイオード１１ａによれば、第２の電極３３（オーミック電極）が裏面１３ｄの第１のエリア１３ｅ上に設けられている。裏面の電極は、第３のＧａＮ系半導体領域１９と第１の電極３１を通過する軸から外されているので、空乏層は、第３のＧａＮ系半導体領域１９から導電性支持基体１３に向けて広がるだけでなく、第２のＧａＮ系半導体領域１７に沿って第１のＧａＮ系半導体領域１５内にも伸びる。所望のパンチスルー電圧を得るために必要な第１のＧａＮ系半導体領域１５の厚さを小さくできる。第１のＧａＮ系半導体領域１５を薄くできれば、第１のＧａＮ系半導体領域１５に起因する直列抵抗を小さくできる。
In the
図３は、ショットキバリアダイオードの一例を示す図面である。ショットキバリアダイオード１１ｂでは、導電性支持基体１３は、裏面１３ｄから第１のＧａＮ系半導体領域１５に到達するビア孔３５を含むことができる。導電体３７が、ビア孔３５内に設けらており、第１のＧａＮ系半導体領域１５の第１の半導体部１５ｂに接続される。本実施例においては、第２の電極３３が導電性支持基体１３の裏面１３ｄの全面に設けられており、また導電体３７に接続されている。
FIG. 3 shows an example of a Schottky barrier diode. In the
このショットキバリアダイオード１１ｂによれば、第１の電極３１からのキャリアは、電流経路Ｉ１、Ｉ３として示されるように、二次元反転層２３および導電性支持基体１３の裏面１３ｄから伸びる導電体３７を介して第２の電極３３に至ると共に、電流経路Ｉ２として示されるように、第１のＧａＮ系半導体領域１５の第２の半導体部１５ｃおよび導電性支持基体１３を介して第２の電極３３に至る。この導電体３７が、導電性支持基体１３の第１のエリア１３ｂに到達するように設けられると共に、第２のエリア１３ｃには設けられないので、第１のＧａＮ系半導体領域１５に電位勾配を発生する。この電位勾配によって、二次元反転層２３を介してキャリアをさらに広げる。導電体３７は、例えばＡｌ、Ｃｕといった金属からなることができる。
According to this
図４は、ショットキバリアダイオードの一例を示す図面である。ショットキバリアダイオード１１ｃでは、導電性支持基体１３は、ＧａＮ系支持基体４１を含む。ＧａＮ系支持基体４１としては、例えば窒化ガリウム半導体が用いられる。ＧａＮ系支持基体４１は、第１の領域４１ｃ、第２の領域４１ｄ、第３の領域４１ｅを含む。第１の領域４１ｃは、第１の平均転位密度Ｄ１より大きい平均転位密度Ｄ４１ｃを有する。第２の領域４１ｄ、第１の平均転位密度Ｄ１より小さい平均転位密度Ｄ４１ｄを有する。第３の領域４１ｅは、第１の平均転位密度Ｄ１より大きい平均転位密度Ｄ４１ｅを有する。第１のＧａＮ系半導体領域１５では、第１の領域１５ｃは、ＧａＮ系支持基体４１の第１の領域４１ｃ上に位置する。第２の領域１５ｄは、ＧａＮ系支持基体４１の第２の領域４１ｄ上に位置する。第３の領域１５ｅは、ＧａＮ系支持基体４１の第３の領域４１ｅ上に位置する。第２のＧａＮ系半導体領域１７では、第１の領域１７ｃは、第１のＧａＮ系半導体領域１５の第１の領域１５ｃ上に位置する。第２の領域１７ｄは、第１のＧａＮ系半導体領域１５の第２の領域１５ｄ上に位置する。第３の領域１７ｅは、第１のＧａＮ系半導体領域１５の第３の領域１５ｅ上に位置する。第４のＧａＮ系半導体領域２１では、第１の領域２１ｃは、第２のＧａＮ系半導体領域１７の第１の領域１７ｃ上に位置する。第２の領域２１ｄは、第２のＧａＮ系半導体領域１７の第２の領域１７ｄ上に位置する。第３の領域２１ｅは、第２のＧａＮ系半導体領域１７の第３の領域１７ｅ上に位置する。第１の領域４１ｃ、第１の領域１５ｃ、第１の領域１７ｃおよび第１の領域２１ｃは、高転位領域である。第２の領域４１ｄ、第２の領域１５ｄ、第２の領域１７ｄおよび第２の領域２１ｄは低転位領域である。第３の領域４１ｅ、第３の領域１５ｅ、第３の領域１７ｅおよび第３の領域２１ｅは高転位領域である。第３のＧａＮ系半導体領域１９は低転位領域である。例えば、低転位領域の転位密度は、１０１〜１０７ｃｍ−２程度であり、高転位領域の転位密度は、１０８〜１０１０ｃｍ−２程度である。また、高転位領域は、例えば、ストライプ状に伸びていることができ、高転位領域の間に低転位領域が位置している。或いは、高転位領域は、アレイ状に配列されていてもよく、低転位領域は単連結の領域である。
FIG. 4 is a drawing showing an example of a Schottky barrier diode. In the
高い転位密度を有する領域４１ｃ、１５ｃ、４１ｅ、１５ｅの抵抗が低い。このため、二次元反転層内のキャリアは、高い転位密度を有する領域を介して第２の電極３３に到達する。一方、低い転位密度を有する領域１５ｄ、１７ｄ、１９、２１ｄに高電界が印加されても、絶縁耐圧破壊が生じにくい。
The resistance of the
また、図５に示される一例のショットキバリアダイオード１１ｄでは、絶縁体４３が高転位領域２１ｃ、２１ｅを覆うように設けられる。これによって、意図しない事態、例えば第１の電極２１が高転位領域２１ｃ、２１ｅに低い抵抗を介して接続されてしまう事態が避けられる。
In the example
次いで、ｐｎ接合ダイオードについて説明する。図６はｐｎ接合ダイオードの一例を示す図面である。ｐｎ接合ダイオード１１ｅは、図１に示された縦型半導体電子デバイスの構成に加えて、第２導電型ＧａＮ系半導体領域４５を備える。第１の電極４７はＧａＮ系半導体領域４５にオーミック接合を成す。第２導電型ＧａＮ系半導体領域４５は、第４のＧａＮ系半導体領域２１上に設けられており、また第１導電型の第４のＧａＮ系半導体領域２１とｐｎ接合を形成する。好適な実施例では、ＧａＮ系半導体領域４５は第４のＧａＮ系半導体領域２１とホモ接合を形成する。また、ＧａＮ系半導体領域４５のキャリア濃度は第４のＧａＮ系半導体領域２１のキャリア濃度よりも大きい。
Next, the pn junction diode will be described. FIG. 6 shows an example of a pn junction diode. The
ｐｎ接合ダイオード１１ｅによれば、バンドギャップＥｇ１７はバンドギャップＥｇ２１よりも大きいので、ＧａＮ系半導体領域４５と第４のＧａＮ系半導体領域２１とにより形成されるｐｎ接合４８において伸びる空乏層は、第２のＧａＮ系半導体領域１７では広がりにくい。故に、ｐｎ接合ダイオードにおけるパンチスルーの発生を低減するために、第２のＧａＮ系半導体領域１７は役立つ。一方、ｐｎダイオード１１ｅが導通している時、第１の電極４７からのキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層により、第３のＧａＮ系半導体領域１９からのキャリアは広がる。
According to the
ｐｎ接合ダイオード１１ｅでは、第２の電極３３を支持基体裏面１３ｄの全面に設けることができるが、図２に示されたショットキバリアダイオード１１ａのように、第２の電極３３を裏面１３ｄの第１のエリア１３ｅ上に設けてもよい。ｐｎ接合ダイオード１１ｅに対しても、図３〜図５に示される変形例を適用することができ、この適用により、これらのショットキバリアダイオードにおける技術的な利点と同様な技術的な利点がｐｎ接合ダイオードにも提供される。
In the
次いで、ｐｉｎ接合ダイオードを説明する。図７はｐｉｎ接合ダイオードの一例を示す図面である。ｐｉｎ接合ダイオード１１ｆは、図１に示された縦型半導体電子デバイスの構成に加えて、第２導電型ＧａＮ系半導体領域４５と第４のＧａＮ系半導体領域２１との間に設けられたｉ型ＧａＮ系半導体領域４９を備える。第２導電型ＧａＮ系半導体領域４５、第４のＧａＮ系半導体領域２１およびｉ型ＧａＮ系半導体領域４９はｐｉｎ接合５０を形成する。好適な実施例では、ＧａＮ系半導体領域４５、ｉ型ＧａＮ系半導体領域４９、第４のＧａＮ系半導体領域２１はホモ接合を形成する。また、ＧａＮ系半導体領域４５のキャリア濃度は、第４のＧａＮ系半導体領域２１のキャリア濃度よりも大きい。
Next, a pin junction diode will be described. FIG. 7 shows an example of a pin junction diode. In addition to the configuration of the vertical semiconductor electronic device shown in FIG. 1, the
このｐｉｎ接合ダイオード１１ｆによれば、バンドギャップＥｇ１７はバンドギャップＥｇ２１よりも大きいので、ＧａＮ系半導体領域４５、ｉ型ＧａＮ系半導体領域４９および第４のＧａＮ系半導体領域２１により形成されるｐｉｎ接合において伸びる空乏層は、第２のＧａＮ系半導体領域１７では広がりにくい。このため、第２のＧａＮ系半導体領域１７は、ｐｉｎ接合ダイオード１１ｆにおけるパンチスルーの発生を低減する。一方、ｐｉｎ接合ダイオード１１ｆが導通している時、第１の電極４７からびキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層２３により、第３のＧａＮ系半導体領域１９からのキャリアは広がる。
According to this
ｐｉｎ接合ダイオード１１ｆでは、第２の電極３３を支持基体１３の裏面１３ｄの全面に設けることができるが、図２に示されたショットキバリアダイオード１１ａのように、第２の電極３３を裏面１３ｄの第１のエリア１３ｅ上に設けてもよい。ｐｉｎ接合ダイオード１１ｆに対しても、図３〜図５に示されるような変形例を適用でき、この適用により、これらのショットキバリアダイオードにおける技術的な利点と同様な技術的な利点がｐｉｎ接合ダイオードにも提供される。
In the
次いで、金属−絶縁体−半導体（ＭＩＳ）型トランジスタについて説明する。図８は、ＭＩＳ型トランジスタの一例を示す断面図である。ＭＩＳ型トランジスタ１１ｇは、図１に示された縦型半導体電子デバイスの構成に加えて、ソース領域５１と、ウエル領域５３と、ゲート絶縁層５５と、ゲート電極５７とを備えることができる。第４のＧａＮ系半導体領域２１は第１導電型を有する。ソース領域５１は、第１導電型のＧａＮ系半導体からなり、また第２のＧａＮ系半導体領域１７上に設けられている。ウエル領域５３は、第２導電型のＧａＮ系半導体からなり、またソース領域５１と第４のＧａＮ系半導体領域２１との間に設けられている。ウエル領域５３は、第４のＧａＮ系半導体領域２１とｐｎ接合６０ａを形成する。ソース領域５１は、ウエル領域５３によって第４のＧａＮ系半導体領域２１から分離される。ウエル領域５３は、半導体積層体６１の表面に現れており、ソース領域５１を囲んでいる。ゲート絶縁層５５は、ウエル領域５３上に設けられている。ゲート電極５７は、ゲート絶縁層５５上に設けられている。ソース領域５１は、ウエル領域５３とｐｎ接合６０ｂを形成する。ウエル領域５３の表層には、ゲート電極５７からの電界に応じて反転層が形成される。この反転層を介して、ソース領域５１は第４のＧａＮ系半導体領域２１と電気的に接続される。反転層の導電率は、ゲート電極５７の電圧に応じて変更される。ソース領域５１上には、ソース電極５９が設けられており、好ましくは、ソース電極５９はウエル領域５５にも接続されている。
Next, a metal-insulator-semiconductor (MIS) transistor will be described. FIG. 8 is a cross-sectional view showing an example of a MIS transistor. The
このＭＩＳ型トランジスタ１１ｇによれば、ｐｎ接合６０ａに生成される空乏層は、バンドギャップＥｇ１７がバンドギャップＥｇ２１よりも大きいので、第２のＧａＮ系半導体領域１７では広がりにくい。このため、第２のＧａＮ系半導体領域１７は、ＭＩＳ型トランジスタにおけるパンチスルーの発生を低減する。一方、ＭＩＳ型トランジスタ１１ｇが導通しているとき、ソース領域５１からのキャリアは、第３のＧａＮ系半導体領域１９を通過して第１のＧａＮ系半導体領域１５に至る。また、第１のＧａＮ系半導体領域１５内の二次元反転層２３により、ソース領域５３からのキャリアは広がる。これらのキャリアは、第１のＧａＮ系半導体領域（ドリフト領域）１５および支持基体１３を介して第２の電極３３（ドレイン電極）に至る。
According to the MIS-
ウエル領域５３が第２のＧａＮ系半導体領域１７上に設けられるので、ｐｎ接合６０ａによる空乏層は、第２のＧａＮ系半導体領域１７上の第４のＧａＮ系半導体領域２１内に伸びる。ＭＩＳ型トランジスタ１１ｇのパンチスルー電圧は向上される。また、この空乏層が第３のＧａＮ系半導体領域１９に伸びない。このため、第２の電極３３を支持基体１３の裏面１３ｄの全面に設けても、ＭＩＳ型トランジスタ１１ｇにおいてパンチスルー電圧を引き下げることはない。
Since the
例えば、第１のＧａＮ系半導体領域１５はＧａＮから成り、第２のＧａＮ系半導体領域１７はＡｌＸＧａ１−ＸＮから成り、第３のＧａＮ系半導体領域１９はＧａＮから成り、第４のＧａＮ系半導体領域２１はＧａＮから成ることが好適である。ソース領域５１は、ｎ型ＧａＮからなることができる。ウエル領域５３は、ｐ型ＧａＮからなることができる。ゲート絶縁層５５として、酸化ガリウム（例えばＧａ２Ｏ３）、窒化シリコン（例えばＳｉＮ）、酸化マグネシウム（例えばＭｇＯ）、酸化シリコン（例えばＳｉＯ２）、酸化スカンジウム（例えばＳｃ２Ｏ３）などを用いることができる。
For example, the first GaN-based
図９は、ＭＩＳ型トランジスタの一例を示す図面である。ＭＩＳ型トランジスタ１１ｈでは、導電性支持基体１３は、図４に示されるようなビア孔３５を含むことができる。ビア孔３５内に設けられた導電体３７が、裏面１３ｄから第１のＧａＮ系半導体領域１５の第１の半導体部１５ｂに接続されている。また、導電体３７は、導電性支持基体１３の裏面１３ｄの全面に設けられた第２の電極３３に接続されている。導電体３７とウエル領域５３との間には、第２のＧａＮ系半導体領域１７が位置している。
FIG. 9 is a diagram illustrating an example of a MIS transistor. In the
このＭＩＳ型トランジスタ１１ｈによれば、ソース電極５１からのキャリアは、電流経路Ｉ４、Ｉ６に示されるように、二次元反転層２３および導電性支持基体１３の裏面１３ｄから伸びる導電体３７を介して第２の電極３３に至ると共に、電流経路Ｉ４に示されるように、第２の半導体部１５ｃおよび導電性支持基体１３を介して第２の電極３３に至る。この導電体３７は、第１のＧａＮ系半導体領域１５に電位勾配を発生する。この電位勾配によって、二次元反転層２３を介したキャリアの広がりをさらに助けることができる。
According to the
図１０は、ＭＩＳ型トランジスタの一例を示す図面である。ＭＩＳ型トランジスタ１１ｉでは、図４に示されるように、導電性支持基体１３は、第１の領域４１ｃ、第２の領域４１ｄ、第３の領域４１ｅを含むＧａＮ系支持基体４１を含む。ＧａＮ系支持基体４１としては、例えばＧａＮが用いられる。ウエル領域５３は、第４のＧａＮ系半導体領域２１の第２の領域２１ｄ内に位置している。図４に示されるようにショットキバリアダイオードと同様に、ＭＩＳ型トランジスタ１１ｉの高転位領域では、第１の領域４１ｃ、第１の領域１５ｃ、第１の領域１７ｃおよび第１の領域２１ｃが順に配置される。低転位領域では、第２の領域４１ｄ、第２の領域１５ｄ、第２の領域１７ｄおよび第２の領域２１ｄが配置される。高転位領域では、第３の領域４１ｅ、第３の領域１５ｅ、第３の領域１７ｅおよび第３の領域２１ｅが配置される。第３のＧａＮ系半導体領域１９は低転位領域にあり、またソース領域５１およびウエル領域５３は低転位領域にある。
FIG. 10 is a diagram illustrating an example of a MIS transistor. In the
ＭＩＳ型トランジスタ１１ｉでは、高い転位密度を有する領域４１ｃ、１５ｃ、４１ｅ、１５ｅの抵抗が低い。このため、二次元反転層内のキャリアは、高い転位密度を有する領域を介して第２の電極３３に到達する。一方、低い転位密度を有する領域１５ｄ、１７ｄ、１９、２１ｄに高電界が印加されても、ＭＩＳ型トランジスタ１１ｉの絶縁耐圧破壊が生じにくい。
In the
また、図１１に示される一例のＭＩＳ型トランジスタ１１ｊでは、絶縁体４３が高転位領域２１ｃ、２１ｅを覆うように設けられる。これによって、意図しない事態、例えばソース電極５９が高転位領域２１ｃ、２１ｅに低い抵抗を介して接続されてしまう事態が避けられる。
Further, in the example MIS transistor 11j shown in FIG. 11, the
（実施例）
ＧａＡｓ、Ｓｉ、ＧａＮ、ＳｉＣなどのｎ型導電性基板上に、ｉ−ＡｌＧａＮ／ｎ−ＧａＮ積層を有機金属気相成長（ＭＯＶＰＥ）法により成長する。ｎ−ＧａＮは、第３ドリフト領域のために用いられ、またｉ−ＡｌＧａＮ層はバリア領域のための用いられる。この後、ｉ−ＡｌＧａＮ層上にフォトリソグラフィによりマスクパターンを形成すると共に、このマスクを用いて反応性イオンエッチング法でｉ−ＡｌＧａＮ層の一部をエッチングしてｉ−ＡｌＧａＮ層に開口を形成する。マスクを除去した後、ｎ−ＧａＮを全面に再成長することにより、ｉ−ＡｌＧａＮ層上および開口内にｎ−ＧａＮを堆積する。この結果、ｎ−ＧａＮ／ｉ−ＡｌＧａＮ／ｎ−ＧａＮからなる半導体積層構造が形成される。ｉ−ＡｌＧａＮ層の開口には、第２のドリフト層となるｎ−ＧａＮからなる電流アパーチャ領域が設けられている。ｉ−ＡｌＧａＮ層および電流アパーチャ領域上には、第１のドリフト層となるｎ−ＧａＮが設けられている。ｉ−ＡｌＧａＮ／ｎ−ＧａＮ積層のヘテロ接合界面には、ピエゾ効果による２次元電子ガスが誘起され、この２次元電子ガスは高移動度である共に電子密度が高いので、界面に沿って広がった低抵抗層として働く。電流アパーチャ上方には、Ｐｔ／Ａｕからなる直径２００μmのｎ型ショットキ電極が形成される。ｎ型ショットキ電極は、上記の金属膜を電子ビーム蒸着すると共に、リフトオフ法を用いてパターン形成される。ｎ型導電性基板の裏面には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕからなるｎ型オーミック電極が形成される。上記の金属膜が蒸着法もしくはスパッタ法などにより形成された後に、金属膜にはリフトオフ法を用いてパターンが形成される。ｎ型オーミック電極は、電流アパーチャおよびショットキ電極に対応する裏面エリアには形成されない。これらの工程により、縦型のショットキバリアダイオードが作製される。
(Example)
An i-AlGaN / n-GaN stack is grown on an n-type conductive substrate such as GaAs, Si, GaN, or SiC by metal organic vapor phase epitaxy (MOVPE). n-GaN is used for the third drift region and the i-AlGaN layer is used for the barrier region. Thereafter, a mask pattern is formed on the i-AlGaN layer by photolithography, and a part of the i-AlGaN layer is etched by reactive ion etching using this mask to form an opening in the i-AlGaN layer. . After removing the mask, n-GaN is regrown over the entire surface, thereby depositing n-GaN on the i-AlGaN layer and in the opening. As a result, a semiconductor multilayer structure composed of n-GaN / i-AlGaN / n-GaN is formed. In the opening of the i-AlGaN layer, a current aperture region made of n-GaN serving as a second drift layer is provided. On the i-AlGaN layer and the current aperture region, n-GaN serving as a first drift layer is provided. At the heterojunction interface of the i-AlGaN / n-GaN stack, a two-dimensional electron gas is induced by the piezo effect, and this two-dimensional electron gas has high mobility and high electron density, so that it spreads along the interface. Works as a low resistance layer. Above the current aperture, an n-type Schottky electrode made of Pt / Au and having a diameter of 200 μm is formed. The n-type Schottky electrode is formed by patterning using the lift-off method while depositing the above metal film by electron beam evaporation. An n-type ohmic electrode made of Ti / Al / Ti / Au is formed on the back surface of the n-type conductive substrate. After the metal film is formed by vapor deposition or sputtering, a pattern is formed on the metal film using a lift-off method. The n-type ohmic electrode is not formed in the back surface area corresponding to the current aperture and the Schottky electrode. Through these steps, a vertical Schottky barrier diode is manufactured.
高出力のパワー用縦型半導体デバイスにおいて、絶縁耐圧を高くするためには、逆バイアス時に高い電界がかかる半導体層のキャリア濃度が低いことがよい。しかしながら、該半導体層のキャリア濃度が低い半導体デバイスでは、空乏層が裏面電極まで伸びてしまうと、パンチスルーが発生する。これ故に、パンチスルー耐圧が低くならないように、半導体層の厚みが大きくする必要がある。半導体層の厚みが大きくすると、オン抵抗の増加になる。 In a high-power vertical semiconductor device for power, in order to increase the withstand voltage, the carrier concentration of the semiconductor layer to which a high electric field is applied during reverse bias is preferably low. However, in a semiconductor device having a low carrier concentration in the semiconductor layer, punch-through occurs when the depletion layer extends to the back electrode. Therefore, it is necessary to increase the thickness of the semiconductor layer so that the punch-through breakdown voltage is not lowered. Increasing the thickness of the semiconductor layer increases the on-resistance.
本実施の形態の縦型半導体素子が非導通のとき、電流アパーチャ領域が設けられずバリア領域が設けられた部分において第１のドリフト層が全体的に空乏化して空乏層がバリア領域に到達しても、バリア領域のバンドギャップが広いので、バリア領域内に空乏層が広がりにくく、且つバリア領域の広いバンドギャップのため絶縁耐圧が確保される。他方、十分な絶縁耐圧を得るために、電流アパーチャ領域がある部分のキャリア濃度を低くする。また、パンチスルーしないように特に第３のドリフト領域の厚さは充分な大きさにする。縦型半導体素子が導通のとき、第１の電極からの電流は電流アパーチャ領域を通るとともに、ヘテロ接合界面に誘起された２次元電子ガスによる低抵抗層を流れて広がりながら第３のドリフト層を下部電極に向けて流れる。２次元電子ガスは、縦型半導体素子のオン抵抗を下げるために役立つ。 When the vertical semiconductor element of this embodiment is non-conductive, the first drift layer is totally depleted in the portion where the current aperture region is not provided and the barrier region is provided, and the depletion layer reaches the barrier region. However, since the band gap of the barrier region is wide, the depletion layer is difficult to spread in the barrier region, and the withstand voltage is secured because of the wide band gap of the barrier region. On the other hand, in order to obtain a sufficient withstand voltage, the carrier concentration in the portion where the current aperture region is present is lowered. Further, the thickness of the third drift region is particularly large so as not to punch through. When the vertical semiconductor element is conductive, the current from the first electrode passes through the current aperture region and flows through the low resistance layer caused by the two-dimensional electron gas induced at the heterojunction interface while spreading through the third drift layer. It flows toward the lower electrode. The two-dimensional electron gas is useful for reducing the on-resistance of the vertical semiconductor element.
基板の裏面に設けられる第２の電極は、半導体積層の表面に設けられる第１の電極および電流アパーチャ領域を通過する筒状の領域からはずれているので、空乏層が電流アパーチャ領域から斜め方向に伸びる。このため、所望のパンチスルー電圧を得るための第３のドリフト層の厚みを薄くできる。これ故に、縦型半導体素子がオン抵抗を小さくできる。 Since the second electrode provided on the back surface of the substrate deviates from the first electrode provided on the front surface of the semiconductor stack and the cylindrical region passing through the current aperture region, the depletion layer is inclined from the current aperture region. extend. For this reason, the thickness of the third drift layer for obtaining a desired punch-through voltage can be reduced. For this reason, the vertical semiconductor element can reduce the on-resistance.
第１、第２および第３のドリフト領域をＧａＮで形成すると共に、バリア領域をＡｌＧａＮで形成することによって、ＡｌＧａＮにドーパントを加えることなく自発分極と界面応力に起因するピエゾ分極により、ＡｌＧａＮ／ＧａＮヘテロ接合界面に２次元電子ガスが誘起され、且つ２次元電子ガスの移動度も高くできるため、低抵抗層が容易に形成できる。 By forming the first, second, and third drift regions with GaN and the barrier region with AlGaN, AlGaN / GaN can be obtained by spontaneous polarization and piezo-polarization caused by interfacial stress without adding a dopant to AlGaN. Since a two-dimensional electron gas is induced at the heterojunction interface and the mobility of the two-dimensional electron gas can be increased, a low resistance layer can be easily formed.
本実施の形態では、半導体基板を貫通する金属バイア（Ｖｉａ）を設ければ、ヘテロ接合界面に誘起された２次元電子ガスによる低抵抗層により電流をより広げることができる。金属バイアを電流アパーチャ領域から隔置すれば、２次元電子ガスによる低抵抗層に電位勾配を形成することができ、電流はより広がり易くなる。縦型半導体素子のオン抵抗を下げるために好適である。 In the present embodiment, if a metal via (Via) penetrating the semiconductor substrate is provided, the current can be further spread by the low resistance layer of the two-dimensional electron gas induced at the heterojunction interface. If the metal via is separated from the current aperture region, a potential gradient can be formed in the low resistance layer by the two-dimensional electron gas, and the current is more easily spread. This is suitable for reducing the on-resistance of the vertical semiconductor element.
金属バイアに替えて（または、金属バイアと共に）、導電性基板からの貫通転位による高欠陥密度領域を利用することができる。高欠陥密度領域は低抵抗であるので、基板の高欠陥密度領域に対してバリア領域を貫通すると共に電流アパーチャ領域を避けるように半導体積層を形成することによって、縦型半導体素子の低オン抵抗に寄与する電流経路が提供される。この経路により、上部電極と下部電極とは電流経路（第１のドリフト層、電流アパーチャ領域、２次元電子ガス、および高欠陥密度領域）により接続される。また、金属バイアに替えて（または、金属バイアと共に）、極性面がその周辺と反転若しくは大きくずれている、位置制御された反転相領域を用いても、低抵抗なので、同様な効果が得られる。 Instead of metal vias (or with metal vias), high defect density regions due to threading dislocations from the conductive substrate can be utilized. Since the high defect density region has low resistance, the semiconductor layer is formed so as to penetrate the barrier region and avoid the current aperture region with respect to the high defect density region of the substrate, thereby reducing the low on-resistance of the vertical semiconductor element. A contributing current path is provided. By this path, the upper electrode and the lower electrode are connected by a current path (a first drift layer, a current aperture region, a two-dimensional electron gas, and a high defect density region). In addition, the same effect can be obtained by using a position-controlled inversion phase region in which the polarity plane is inverted or greatly shifted from the periphery instead of the metal via (or together with the metal via) because the resistance is low. .
第１、第２および第３のドリフト領域並びにバリア領域のための半導体積層構造をＧａＮ基板上に形成すれば、格子整合させてドリフト領域をＧａＮ基板上に成長する事ができる。半導体積層構造における結晶性が向上する。つまり、積層構造の転位密度は低くなるため、各ドリフト層は、高い絶縁破壊電界強度および高い移動度を示す。また、転位密度および高転位領域の配置を制御したＧａＮ基板を用いれば、高欠陥密度領域を利用することが容易になる。 If the semiconductor multilayer structure for the first, second and third drift regions and the barrier region is formed on the GaN substrate, the drift region can be grown on the GaN substrate by lattice matching. The crystallinity in the semiconductor stacked structure is improved. That is, since the dislocation density of the stacked structure is low, each drift layer exhibits high breakdown field strength and high mobility. Further, if a GaN substrate in which the dislocation density and the arrangement of the high dislocation regions are controlled is used, it becomes easy to use the high defect density region.
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、ダイオード、ＭＩＳ型トランジスタといったパワー半導体デバイスを説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態では、ＭＩＳ縦型トランジスタについて例示的に説明しているけれども、本発明の縦型トランジスタはＭＯＳ縦型トランジスタであってもよい。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. In the present embodiment, power semiconductor devices such as diodes and MIS transistors have been described. However, the present invention is not limited to the specific configuration disclosed in the present embodiment. In this embodiment, the MIS vertical transistor is described as an example, but the vertical transistor of the present invention may be a MOS vertical transistor. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
１１…縦型半導体電子デバイス、１１ａ、１１ｂ、１１ｃ、１１ｄ…ショットキバリアダイオード、１１ｅ…ｐｎ接合ダイオード、１１ｆ…ｐｉｎ接合ダイオード、１１ｇ、１１ｈ、１１ｉ、１１ｊ…ＭＩＳ型トランジスタ、１３…導電性支持基体、１３ａ…導電性支持基体主面、１３ｂ、１３ｃ…主面の第１および第２のエリア、１３ｄ…導電性支持基体裏面、１３ｅ、１３ｆ…裏面の第１および第２のエリア、１５…第１のＧａＮ系半導体領域、１５ｂ、１５ｃ…第１および第２の半導体部、１７…第２のＧａＮ系半導体領域（電流障壁）、１９…第３のＧａＮ系半導体領域（電流経路）、２１…第４のＧａＮ系半導体領域、２３…二次元反転層、２５…ヘテロ接合、３１…第１の電極、３３…第２の電極、３５…ビア孔、３７…導電体、４１…ＧａＮ系支持基体、１５ｃ、１７ｃ、２１ｃ、４１ｃ…第１の領域（高転位領域）、１５ｄ、１７ｄ、２１ｄ、４１ｄ…第２の領域（低転位領域）、１５ｅ、１７ｅ、２１ｅ、４１ｅ…第３の領域（高転位領域）、４３…絶縁体、４５…第２導電型ＧａＮ系半導体領域、４７…第１の電極、４８…ｐｎ接合、４９…ｉ型ＧａＮ系半導体領域、５１…ソース領域、５３…ウエル領域、５５…ゲート絶縁層、５７…ゲート電極、５９…ソース電極、６０ａ、６０ｂ…ｐｎ接合
DESCRIPTION OF
Claims (10)
第１および第２のエリアを含む主面を有する導電性支持基体と、
前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と、
前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と、
前記第４の窒化ガリウム系半導体領域にショットキ接合を成す第１の電極と
を備え、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
当該縦型半導体電子デバイスはショットキバリアダイオードである、ことを特徴とする縦型半導体電子デバイス。 A vertical semiconductor electronic device using a gallium nitride based semiconductor,
A conductive support substrate having a major surface including first and second areas;
A first gallium nitride based semiconductor region having first and second semiconductor portions respectively provided on the first and second areas of the conductive support base;
A second gallium nitride based semiconductor region provided on the first semiconductor portion of the first gallium nitride based semiconductor region for a current barrier;
A third gallium nitride based semiconductor region for a current path provided on the second semiconductor portion of the first gallium nitride based semiconductor region;
A fourth gallium nitride based semiconductor region provided on the second gallium nitride based semiconductor region and the third gallium nitride based semiconductor region;
A first electrode that forms a Schottky junction in the fourth gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the third gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the fourth gallium nitride based semiconductor region,
The second gallium nitride based semiconductor region forms a heterojunction with the second semiconductor portion of the first gallium nitride based semiconductor region;
A vertical semiconductor electronic device, wherein the vertical semiconductor electronic device is a Schottky barrier diode.
第１および第２のエリアを含む主面を有する導電性支持基体と、
前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と、
前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と、
前記第４の窒化ガリウム系半導体領域上に設けられた第２導電型窒化ガリウム系半導体領域と、
前記第２導電型窒化ガリウム系半導体領域にオーミック接合を成す第１の電極と
を備え、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
前記第４の窒化ガリウム系半導体領域は第１導電型を有しており、
当該縦型半導体電子デバイスはｐｎ接合ダイオードである、ことを特徴とする縦型半導体電子デバイス。 A vertical semiconductor electronic device using a gallium nitride based semiconductor,
A conductive support substrate having a major surface including first and second areas;
A first gallium nitride based semiconductor region having first and second semiconductor portions respectively provided on the first and second areas of the conductive support base;
A second gallium nitride based semiconductor region provided on the first semiconductor portion of the first gallium nitride based semiconductor region for a current barrier;
A third gallium nitride based semiconductor region for a current path provided on the second semiconductor portion of the first gallium nitride based semiconductor region;
A fourth gallium nitride based semiconductor region provided on the second gallium nitride based semiconductor region and the third gallium nitride based semiconductor region;
A second conductivity type gallium nitride based semiconductor region provided on the fourth gallium nitride based semiconductor region;
A first electrode forming an ohmic junction in the second conductivity type gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the third gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the fourth gallium nitride based semiconductor region,
The second gallium nitride based semiconductor region forms a heterojunction with the second semiconductor portion of the first gallium nitride based semiconductor region;
The fourth gallium nitride based semiconductor region has a first conductivity type;
The vertical semiconductor electronic device is a pn junction diode.
第１および第２のエリアを含む主面を有する導電性支持基体と、
前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と、
前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられており第４の窒化ガリウム系半導体領域と、
前記第４の窒化ガリウム系半導体領域上に設けられたｉ型窒化ガリウム系半導体領域と、
前記ｉ型窒化ガリウム系半導体領域上に設けられた第２導電型窒化ガリウム系半導体領域と、
前記第２導電型窒化ガリウム系半導体領域にオーミック接合を成す第１の電極と
を備え、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
前記第４の窒化ガリウム系半導体領域は第１導電型を有しており、
当該縦型半導体電子デバイスはｐｉｎ接合ダイオードである、ことを特徴とする縦型半導体電子デバイス。 A vertical semiconductor electronic device using a gallium nitride based semiconductor,
A conductive support substrate having a major surface including first and second areas;
A first gallium nitride based semiconductor region having first and second semiconductor portions respectively provided on the first and second areas of the conductive support base;
A second gallium nitride based semiconductor region provided on the first semiconductor portion of the first gallium nitride based semiconductor region for a current barrier;
A third gallium nitride based semiconductor region for a current path provided on the second semiconductor portion of the first gallium nitride based semiconductor region;
A fourth gallium nitride based semiconductor region provided on the second gallium nitride based semiconductor region and the third gallium nitride based semiconductor region;
An i-type gallium nitride based semiconductor region provided on the fourth gallium nitride based semiconductor region;
A second conductivity type gallium nitride based semiconductor region provided on the i-type gallium nitride based semiconductor region;
A first electrode forming an ohmic junction in the second conductivity type gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the third gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the fourth gallium nitride based semiconductor region,
The second gallium nitride based semiconductor region forms a heterojunction with the second semiconductor portion of the first gallium nitride based semiconductor region;
The fourth gallium nitride based semiconductor region has a first conductivity type;
The vertical semiconductor electronic device is a pin junction diode.
第１および第２のエリアを含む主面を有する導電性支持基体と、
前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のためのた第２の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流経路のための第３の窒化ガリウム系半導体領域と
前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と
を備え、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成す、ことを特徴とする縦型半導体電子デバイス。 A vertical semiconductor electronic device using a gallium nitride based semiconductor,
A conductive support substrate having a major surface including first and second areas;
A first gallium nitride based semiconductor region having first and second semiconductor portions respectively provided on the first and second areas of the conductive support base;
A second gallium nitride based semiconductor region provided on the first semiconductor portion of the first gallium nitride based semiconductor region for current barrier;
A third gallium nitride-based semiconductor region provided on the second semiconductor portion of the first gallium nitride-based semiconductor region for a current path; the second gallium nitride-based semiconductor region; A fourth gallium nitride based semiconductor region provided on the gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the third gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the fourth gallium nitride based semiconductor region,
The vertical semiconductor electronic device according to claim 1, wherein the second gallium nitride based semiconductor region forms a heterojunction with the second semiconductor portion of the first gallium nitride based semiconductor region.
前記裏面の前記第１および第２のエリアは前記主面の前記第１および第２のエリアにそれぞれ対応しており、
当該縦型半導体電子デバイスは、前記裏面の前記第１のエリア上に設けられた第２の電極を更に備える、ことを特徴とする請求項１から請求項４のいずれか一項に記載された縦型半導体電子デバイス。 The conductive support substrate has a back surface including first and second areas;
The first and second areas on the back surface correspond to the first and second areas on the main surface, respectively.
5. The vertical semiconductor electronic device according to claim 1, further comprising a second electrode provided on the first area of the back surface. 6. Vertical semiconductor electronic device.
第１および第２のエリアを含む主面を有する導電性支持基体と、
前記導電性支持基体の前記１および第２のエリア上にそれぞれ設けられた第１および第２の半導体部を有する第１の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第１の半導体部上に設けられており電流障壁のための第２の窒化ガリウム系半導体領域と、
前記第１の窒化ガリウム系半導体領域の前記第２の半導体部上に設けられており電流アパーチャのための第３の窒化ガリウム系半導体領域と、
前記第２の窒化ガリウム系半導体領域および前記第３の窒化ガリウム系半導体領域上に設けられた第４の窒化ガリウム系半導体領域と、
前記第２および第４の窒化ガリウム系半導体領域上に設けられており第１導電型の窒化ガリウム系半導体からなるソース領域と、
前記ソース領域と前記第４の窒化ガリウム系半導体領域との間に設けられており第２導電型の窒化ガリウム系半導体からなるウエル領域と、
前記ウエル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート電極と
を備え、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第３の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域のバンドギャップは前記第４の窒化ガリウム系半導体領域のバンドギャップよりも大きく、
前記第２の窒化ガリウム系半導体領域は前記第１の窒化ガリウム系半導体領域の前記第２の半導体部にヘテロ接合を成し、
前記第４の窒化ガリウム系半導体領域は第１導電型を有しており、
当該縦型半導体電子デバイスは縦型トランジスタである、ことを特徴とする縦型半導体電子デバイス。 A vertical semiconductor electronic device using a gallium nitride based semiconductor,
A conductive support substrate having a major surface including first and second areas;
A first gallium nitride based semiconductor region having first and second semiconductor portions respectively provided on the first and second areas of the conductive support base;
A second gallium nitride based semiconductor region provided on the first semiconductor portion of the first gallium nitride based semiconductor region for a current barrier;
A third gallium nitride based semiconductor region provided on the second semiconductor portion of the first gallium nitride based semiconductor region for a current aperture;
A fourth gallium nitride based semiconductor region provided on the second gallium nitride based semiconductor region and the third gallium nitride based semiconductor region;
A source region formed on the second and fourth gallium nitride semiconductor regions and made of a first conductivity type gallium nitride semiconductor;
A well region formed between the source region and the fourth gallium nitride semiconductor region and made of a second conductivity type gallium nitride semiconductor;
A gate insulating layer provided on the well region;
A gate electrode provided on the gate insulating layer,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the third gallium nitride based semiconductor region,
The band gap of the second gallium nitride based semiconductor region is larger than the band gap of the fourth gallium nitride based semiconductor region,
The second gallium nitride based semiconductor region forms a heterojunction with the second semiconductor portion of the first gallium nitride based semiconductor region;
The fourth gallium nitride based semiconductor region has a first conductivity type;
A vertical semiconductor electronic device, wherein the vertical semiconductor electronic device is a vertical transistor.
前記第２の窒化ガリウム系半導体領域はＡｌＸＧａ１−ＸＮから成り、
前記第４の窒化ガリウム系半導体領域はＧａＮから成る、ことを特徴とする請求項１から請求項６のいずれか一項に記載された縦型半導体電子デバイス。 The first gallium nitride based semiconductor region is made of GaN,
The second gallium nitride based semiconductor region is made of Al X Ga 1-X N,
The vertical semiconductor electronic device according to any one of claims 1 to 6, wherein the fourth gallium nitride based semiconductor region is made of GaN.
前記ビア孔内に設けられ前記第１の窒化ガリウム系半導体領域に接続された導電体と、
前記導電性支持基体の裏面に設けられており前記導電体に接続された第２の電極と
を更に備える、ことを特徴とする請求項１〜請求項４および請求項６のいずれか一項に記載された縦型半導体電子デバイス。 A via hole reaching the first gallium nitride based semiconductor region from the back surface of the conductive support base;
A conductor provided in the via hole and connected to the first gallium nitride based semiconductor region;
7. The apparatus according to claim 1, further comprising a second electrode provided on a back surface of the conductive support base and connected to the conductor. The described vertical semiconductor electronic device.
前記窒化ガリウム系支持基体は、第１の平均転位密度より大きい平均転位密度を有する第１の領域、前記第１の平均転位密度より小さい平均転位密度を有する第２の領域、および前記第１の平均転位密度より大きい平均転位密度を有する第３の領域を含み、
前記第１の窒化ガリウム系半導体領域は、前記窒化ガリウム系支持基体の前記第１の領域上に位置する第１の領域、前記窒化ガリウム系支持基体の前記第２の領域上に位置する第２の領域、および前記窒化ガリウム系支持基体の前記第３の領域上に位置する第３の領域を含み、
前記第２の窒化ガリウム系半導体領域は、前記第１の窒化ガリウム系半導体領域の前記第１の領域上に位置する第１の領域、前記第１の窒化ガリウム系半導体領域の前記第２の領域上に位置する第２の領域、および前記第１の窒化ガリウム系半導体領域の前記第３の領域上に位置する第３の領域を含み、
前記第４の窒化ガリウム系半導体領域は、前記第２の窒化ガリウム系半導体領域の前記第１の領域上に位置する第１の領域、前記第２の窒化ガリウム系半導体領域の前記第２の領域上に位置する第２の領域、および前記第２の窒化ガリウム系半導体領域の前記第３の領域上に位置する第３の領域を含む、ことを特徴とする請求項１から請求項８のいずれか一項に記載された縦型半導体電子デバイス。 The conductive support substrate includes a gallium nitride support substrate,
The gallium nitride-based support substrate includes a first region having an average dislocation density larger than a first average dislocation density, a second region having an average dislocation density smaller than the first average dislocation density, and the first Including a third region having an average dislocation density greater than the average dislocation density;
The first gallium nitride based semiconductor region includes a first region located on the first region of the gallium nitride based support base and a second region located on the second region of the gallium nitride based support base. And a third region located on the third region of the gallium nitride-based support substrate,
The second gallium nitride based semiconductor region includes a first region located on the first region of the first gallium nitride based semiconductor region, and the second region of the first gallium nitride based semiconductor region. A second region located above, and a third region located on the third region of the first gallium nitride based semiconductor region,
The fourth gallium nitride based semiconductor region includes a first region located on the first region of the second gallium nitride based semiconductor region, and the second region of the second gallium nitride based semiconductor region. 9. The semiconductor device according to claim 1, further comprising: a second region located above, and a third region located on the third region of the second gallium nitride based semiconductor region. A vertical semiconductor electronic device according to claim 1.
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