JP2008177279A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、特に、大電力の制御などに用いられるトレンチゲート型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタなどの半導体装置に有効な製造方法に関する。 The present invention relates to a manufacturing method of a semiconductor device, and more particularly to a manufacturing method effective for a semiconductor device such as a trench gate type MOS (Metal-Oxide-Semiconductor) transistor used for high power control and the like.
電力制御用の半導体装置として、パワーＭＯＳＦＥＴ（FET: Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＭＯＳ型トランジスタが用いられている。近年、省エネルギー化などの目的から、高効率（低損失）な半導体装置が要求されており、セルの微細化による導通損失（オン抵抗）の低減が図られてきた。 As semiconductor devices for power control, MOS transistors such as power MOSFET (FET: Field Effect Transistor) and IGBT (Insulated Gate Bipolar Transistor) are used. In recent years, semiconductor devices with high efficiency (low loss) have been demanded for the purpose of energy saving, and reduction of conduction loss (on-resistance) has been achieved by miniaturization of cells.
また、半導体装置（素子）構造として「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な微細化が実現できるようになったことから、素子のオン抵抗は大幅に低減されるに至っている。 In addition, by adopting the “trench gate structure” as the semiconductor device (element) structure, it is possible to increase the channel width and to realize significant miniaturization, so that the on-resistance of the element is greatly reduced. Has reached.
図１は、従来のＭＯＳＦＥＴの構造の１例（ｎチャネル型トランジスタ）を示した断面模式図である。チャネル領域４における色濃度は、不純物濃度分布を模式的にイメージしたものである。以下、ＭＯＳＦＥＴの構造をその製造工程に沿って説明する。なお、製造工程としてトレンチ領域６を先に形成する場合と半導体領域（チャネル領域４およびソース領域５）を先に形成する場合があるが、ここではチャネル領域４およびソース領域５の形成を先行させる場合を説明する。また、“ｎ”または“ｐ”を冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、上付きの“＋”，“−”はそれぞれ該不純物濃度が比較的高い、或いは比較的低いことを意味するものとする。
FIG. 1 is a schematic cross-sectional view showing an example of a conventional MOSFET structure (n-channel transistor). The color density in the
まず、単結晶珪素（Ｓｉ）からなるｐ＋型半導体基板１の主面上にエピタキシャル成長でｎ＋型半導体層２及びｎ−型半導体層３を形成する。このｐ＋型半導体基板１、ｎ＋型半導体層２及びｎ−型半導体層３はドレイン領域として使用される。次に、前記ｎ−型半導体層３の主面の全面にｐ型不純物（例えば、ホウ素：Ｂ）をイオン注入法等で導入し、チャネル領域４として使用されるｐ−型半導体領域を形成する。次に、前記ｐ−型半導体領域主面の選択的な領域にイオン注入法等でｎ型不純物（例えば、砒素：Ａｓ）を導入し、ソース領域５であるｎ＋型半導体領域を形成する。
First, the n +
次に、前記ｎ−型半導体層の主面上に例えば酸化珪素膜を形成した後、前記酸化珪素膜に所定のパターンニングを施し、前記ｎ−型半導体層の溝形成領域上に開口部を有するマスクを形成する（マスク形成工程）。次に、前記マスクをエッチングマスクとして使用し、前記ｎ−型半導体層の主面からその深さ方向に向かって溝を形成する。溝の形成は、異方性ドライエッチング法等で行う。 Next, for example, after forming a silicon oxide film on the main surface of the n − type semiconductor layer, the silicon oxide film is subjected to predetermined patterning, and an opening is formed on the groove forming region of the n − type semiconductor layer. A mask is formed (mask forming step). Next, using the mask as an etching mask, a groove is formed from the main surface of the n − type semiconductor layer in the depth direction. The groove is formed by an anisotropic dry etching method or the like.
その後、ウエットエッチング処理を施し、前記マスクを前記溝の上縁部（溝の側面とｎ−型半導体層の主面とが交わる部分）から後退させる。次に、等方性ドライエッチング処理を施し、前記溝の上縁部及び底面縁部（溝の側面とその底面とが交わる部分）をなだらかな形状にする。次に、前記マスクを除去する。「溝の形成」から「マスクの除去」までがトレンチ領域６の形成工程となる。
Thereafter, a wet etching process is performed, and the mask is retracted from an upper edge portion of the groove (a portion where the side surface of the groove and the main surface of the n − -type semiconductor layer intersect). Next, an isotropic dry etching process is performed so that the upper and bottom edges of the groove (the part where the side surface and the bottom surface of the groove intersect) have a gentle shape. Next, the mask is removed. The process from “groove formation” to “mask removal” is the process of forming the
次に、熱酸化処理を施し、前記溝の内面に犠牲熱酸化膜を形成した後、前記犠牲熱酸化膜を除去する（犠牲熱酸化膜処理工程）。この犠牲熱酸化膜の形成及び除去は、溝を形成する時に生じた欠陥、歪み、汚染等を除去する目的で行なわれる。 Next, a thermal oxidation process is performed to form a sacrificial thermal oxide film on the inner surface of the groove, and then the sacrificial thermal oxide film is removed (sacrificial thermal oxide film processing step). The formation and removal of the sacrificial thermal oxide film is performed for the purpose of removing defects, distortion, contamination, and the like generated when the trench is formed.
次に、熱酸化処理を施し、前記溝の内面に熱酸化膜からなるゲート絶縁膜７を形成する（ゲート絶縁膜形成工程）。次に、前記溝内を含むｎ−型半導体層の主面上の全面に多結晶珪素膜を化学気相成長（Chemical Vapor Deposition）法等で形成する。この多結晶珪素膜には電気抵抗値を低減する不純物がその堆積中または堆積後に導入される。
Next, a thermal oxidation process is performed to form a
次に、エッチバック処理を施し、前記多結晶珪素膜の表面を平坦化する。次に、前記多結晶珪素膜にエッチング処理を選択的に施し、前記溝内にゲート電極８を形成すると共に、前記ｎ−型半導体層の主面の周辺領域上に前記ゲート電極８と一体化されたゲート引出用電極を形成する。この工程により、ｎ−型半導体層の溝内にゲート絶縁膜７を介在してゲート電極８を形成したトレンチゲート構造のＭＯＳＦＥＴが形成される。なお、「多結晶珪素膜の形成」から「ゲート引出用電極の形成」までがゲート電極形成工程となる。
Next, an etch back process is performed to flatten the surface of the polycrystalline silicon film. Next, the polycrystalline silicon film is selectively etched to form a
次に、前記ゲート電極上を含むｎ−型半導体層の主面上の全面に層間絶縁膜９を形成する（層間絶縁膜形成工程）。次に、前記層間絶縁膜９に接続孔を形成し、その後、ソース配線及びゲート配線を形成する（金属配線１０の形成工程）。次に、最終保護膜を形成し、その後、前記最終保護膜にボンディング開口を形成し、その後、前記ｐ＋型半導体基板１の裏面にドレイン電極を形成する（ドレイン電極形成工程）ことにより、トレンチゲート構造のＭＯＳＦＥＴを有するパワートランジスタがほぼ完成する。
Next, an
一方、上記ＭＯＳＦＥＴの電気的特性の一つであるしきい値電圧は、チャネル領域内でのｐ型不純物による電気的なピーク濃度に依存することが知られている。ｐ型不純物の電気的なピーク濃度は、ｐ型不純物濃度分布とｎ＋ソース領域におけるｎ型不純物濃度分布の相殺による影響を受けることから、ＭＯＳＦＥＴの製造プロセスにおけるばらつき（例えば、ｎ型不純物の濃度分布）等の影響を受けやすい。 On the other hand, it is known that the threshold voltage, which is one of the electrical characteristics of the MOSFET, depends on the electrical peak concentration due to p-type impurities in the channel region. Since the electrical peak concentration of the p-type impurity is affected by the cancellation of the p-type impurity concentration distribution and the n-type impurity concentration distribution in the n + source region, variations in the MOSFET manufacturing process (for example, the concentration of the n-type impurity) Distribution).
そこで、製造プロセスによるばらつき等で、電気的特性が大きく変動しないように、ｐ型不純物濃度のピーク位置（深さ）をｎ＋ソース領域の深さ（ソース領域とチャネル領域の境界）よりも深くした構造の半導体装置が提案されている。 Therefore, the peak position (depth) of the p-type impurity concentration is set deeper than the depth of the n + source region (the boundary between the source region and the channel region) so that the electrical characteristics do not vary greatly due to variations caused by the manufacturing process. A semiconductor device having the above structure has been proposed.
例えば、特許文献１の半導体装置では、チャネル領域へのイオン注入において加速電圧を３００〜７００ｋｅＶとし、イオン注入後に１０００〜１１００℃の温度で１０〜６０秒の短時間加熱により上記構造を形成する方法が開示されている。
For example, in the semiconductor device of
また、特許文献２の半導体装置では、チャネル領域へのイオン注入においてイオン注入角度を７度以上で加速電圧を５０〜１００ｋｅＶとするか、またはイオン注入角度を０〜７度の範囲とし加速電圧を５０ｋｅＶ以下としてイオン注入した後、ドライブと熱酸化を行って上記構造を形成する方法が開示されている。
In the semiconductor device of
また、特許文献３の半導体装置では、チャネル領域へのイオン注入を異なる加速電圧で複数回行い（例えば、１００，２００，３００ｋｅＶの３回）、その後熱処理による拡散を行わないことにより上記構造を形成する方法が開示されている。
しかしながら、特許文献１の半導体装置は、チャネル領域へのイオン注入において非常に高い加速電圧を要し、製造装置のコストが高く、その結果半導体装置のコストが高くなるという問題がある。
However, the semiconductor device of
また、上記製造方法（例えば、特許文献１乃至３）で製造した上記構造（チャネル領域を形成する不純物濃度のピーク深さをソース領域の深さ（ソース領域とチャネル領域の境界）よりも深くした構造）の半導体装置においても、そのしきい値電圧（Ｖｔｈ）を評価したところ、極端に低いゲート電圧（Ｖｇ）でコレクタ電流（Ｉｃ）が流れる場合があった。
Further, the above structure manufactured by the above manufacturing method (for example,
図２は、半導体装置のＩｃ−Ｖｇ測定における代表的結果を模式的に示したグラフである。図中の波形ａは、規定ゲート電圧でコレクタ電流が流れ始める正常な例である。図中の波形ｂは、上記の構造でない（チャネル領域を形成する不純物濃度のピーク深さがソース領域の深さ（ソース領域とチャネル領域の境界）よりも浅い）半導体装置の場合の例である。全体波形は波形ａと類似しているが、しきい値電圧が規定ゲート電圧よりも小さくなっている。この要因としては、チャネル領域内での不純物による電気的なピーク濃度が規定よりも小さい、および/またはチャネル長が規定よりも短い等が考えられる。 FIG. 2 is a graph schematically showing a typical result in Ic-Vg measurement of a semiconductor device. Waveform a in the figure is a normal example in which the collector current starts to flow at the specified gate voltage. A waveform b in the figure is an example in the case of a semiconductor device that does not have the above structure (the peak depth of the impurity concentration forming the channel region is shallower than the depth of the source region (the boundary between the source region and the channel region)). . The overall waveform is similar to waveform a, but the threshold voltage is smaller than the specified gate voltage. This may be because the electrical peak concentration due to impurities in the channel region is smaller than specified and / or the channel length is shorter than specified.
一方、上記構造を有する半導体装置においても、波形ｃ，ｄに示すように、規定ゲート電圧よりも極端に低い電圧でコレクタ電流が実効的に流れ始める（リークしている）不良品が混在することがわかった。そこで、本発明者らは、波形ｃ，ｄとなるような半導体装置および製造方法を詳細に調査・分析したところ、不純物濃度の高いソース領域を形成する工程時に、ソース領域からトレンチ側壁の反転層にかけて欠陥（例えば、転位など）が発生していることを見出した。また、そのような欠陥は、製造プロセス上のばらつきに起因するものと考えられた。本発明はそれらの知見に基づいて完成された。 On the other hand, even in the semiconductor device having the above structure, as shown by waveforms c and d, there are mixed defective products in which collector current starts to effectively flow (leak) at a voltage extremely lower than the specified gate voltage. I understood. Accordingly, the present inventors have investigated and analyzed in detail the semiconductor device and the manufacturing method that have the waveforms c and d. As a result, in the process of forming the source region having a high impurity concentration, the inversion layer on the trench sidewall is formed from the source region. And found that defects (for example, dislocations) occurred. Moreover, such defects were considered to be caused by variations in the manufacturing process. The present invention has been completed based on these findings.
従って、本発明の目的は、大電力の制御などに用いられるトレンチゲート型のＭＯＳトランジスタなどの半導体装置において、製造プロセス上のばらつきに起因すると考えられる欠陥の影響を受けづらく、半導体装置間のしきい値電圧のばらつきが小さい半導体装置を安定して製造する製造方法を提供することにある。かつ、コストの低い製造方法を提供することにある。 Accordingly, an object of the present invention is to avoid the influence of defects considered to be caused by variations in the manufacturing process in a semiconductor device such as a trench gate type MOS transistor used for high power control and the like. An object of the present invention is to provide a manufacturing method for stably manufacturing a semiconductor device having a small variation in threshold voltage. And it is providing the manufacturing method with low cost.
本発明は、上記目的を達成するため、第１導電型の半導体層と、その表面上に形成された第２導電型のチャネル領域と、前記チャネル領域の表面領域に選択的に設けられた第１導電型のソース領域と、前記ソース領域から前記チャネル領域を貫通して前記半導体層に至るトレンチ領域と、前記トレンチ領域の内壁に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側空間に充填されたゲート電極を備えた半導体装置の製造方法であって、前記チャネル領域の形成は、不純物をイオン注入した後に所定の熱処理を施すことによりなされ、前記イオン注入における加速電圧が２００〜３００ｋｅＶであり、かつ前記所定の熱処理が非酸化性雰囲気中１０００〜１２００℃の温度で３０〜６００分間保持する熱処理であることを特徴とする半導体装置の製造方法を提供する。 In order to achieve the above object, the present invention provides a first conductivity type semiconductor layer, a second conductivity type channel region formed on the surface thereof, and a first region selectively provided on the surface region of the channel region. A source region of one conductivity type, a trench region extending from the source region through the channel region to the semiconductor layer, a gate insulating film provided on an inner wall of the trench region, and an inner space of the gate insulating film In the method of manufacturing a semiconductor device including a filled gate electrode, the channel region is formed by performing a predetermined heat treatment after ion implantation of impurities, and an acceleration voltage in the ion implantation is 200 to 300 keV. And the predetermined heat treatment is a heat treatment held in a non-oxidizing atmosphere at a temperature of 1000 to 1200 ° C. for 30 to 600 minutes. To provide a method of manufacturing location.
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置の製造方法であって、前記チャネル領域を形成するための不純物のイオン注入において、前記イオン注入における入射角度が０〜７°であることを特徴とする半導体装置の製造方法を提供する。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the present invention, wherein the incident angle in the ion implantation is zero in the ion implantation of the impurity for forming the channel region. Provided is a method for manufacturing a semiconductor device, characterized in that the angle is ˜7 °.
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置の製造方法であって、前記ソース領域の形成は、不純物をイオン注入した後に所定の熱処理を施すことによりなされ、前記イオン注入における加速電圧が３０〜３００ｋｅＶであり、かつ前記所定の熱処理が非酸化性雰囲気中９００〜１１００℃の温度で４０〜６００分間保持する熱処理であることを特徴とする半導体装置の製造方法を提供する。 In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device according to the present invention, wherein the source region is formed by performing a predetermined heat treatment after ion implantation of impurities, A method of manufacturing a semiconductor device, wherein an acceleration voltage in the ion implantation is 30 to 300 keV, and the predetermined heat treatment is a heat treatment held in a non-oxidizing atmosphere at a temperature of 900 to 1100 ° C. for 40 to 600 minutes. I will provide a.
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置の製造方法であって、前記ソース領域を形成するための不純物のイオン注入において、前記イオン注入における入射角度が０〜７°であることを特徴とする半導体装置の製造方法を提供する。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the present invention, wherein an incident angle in the ion implantation is 0 in the ion implantation of impurities for forming the source region. Provided is a method for manufacturing a semiconductor device, characterized in that it is ˜7 °.
また、本発明は、上記目的を達成するため、上記の本発明に係る半導体装置の製造方法であって、前記チャネル領域を形成した後に、前記トレンチ領域を形成し、その後に前記ソース領域を形成することを特徴とする半導体装置の製造方法を提供する。 According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the present invention, wherein the trench region is formed after the channel region is formed, and then the source region is formed. A method for manufacturing a semiconductor device is provided.
本発明によれば、大電力の制御などに用いられるトレンチゲート型のＭＯＳトランジスタなどの半導体装置において、製造プロセス上のばらつきに起因する欠陥の影響を受けづらく、半導体装置間のしきい値電圧のばらつきが小さい半導体装置を安定して製造する製造方法を提供することができる。また、該半導体装置を低いコストで製造する製造方法を提供することができる。 According to the present invention, in a semiconductor device such as a trench gate type MOS transistor used for high power control or the like, the threshold voltage between the semiconductor devices is hardly affected by defects due to variations in the manufacturing process. A manufacturing method for stably manufacturing a semiconductor device with small variations can be provided. In addition, a manufacturing method for manufacturing the semiconductor device at a low cost can be provided.
図３は、本発明の実施の結果得られるＭＯＳＦＥＴの構造の１例（ｎチャネル型トランジスタ）を示した断面模式図である。チャネル領域４における色濃度は、不純物濃度分布を模式的にイメージしたものである。次に、本発明の半導体装置の製造方法について例を挙げて説明する。
（半導体装置の製造方法）
〔本発明の第１の実施の形態〕
本実施の形態に係る製造方法として、第２導電型のチャネル領域４を形成した後に、第１導電型のソース領域５を形成し、その後トレンチ領域６を形成する工程順序となる製造方法を説明する。
FIG. 3 is a schematic cross-sectional view showing an example of an MOSFET structure (n-channel transistor) obtained as a result of the implementation of the present invention. The color density in the
(Method for manufacturing semiconductor device)
[First embodiment of the present invention]
As a manufacturing method according to the present embodiment, a description will be given of a manufacturing method according to a process sequence in which the first conductivity
図４は、本発明の第１の実施の形態の製造工程（ｎチャネル型ＭＯＳＦＥＴの場合）の全体フローを示す図である。また、図５〜７は、それぞれ工程ｂ〜ｅにおける半導体装置の要部断面構造を表す模式図である。なお、図５〜７のチャネル領域４における色濃度は、図３と同様に、不純物濃度分布を模式的にイメージしたものである。また、ｐチャネル型ＭＯＳＦＥＴの場合は、以下説明の半導体導電型のｎとｐが入れ替わるのみで同様である。
FIG. 4 is a diagram showing an overall flow of a manufacturing process (in the case of an n-channel MOSFET) according to the first embodiment of the present invention. FIGS. 5 to 7 are schematic views showing the cross-sectional structure of the main part of the semiconductor device in steps b to e, respectively. The color density in the
まず、単結晶珪素（Ｓｉ）からなるｐ＋型半導体基板１の主面上にエピタキシャル成長でｎ＋型半導体層２及びｎ−型半導体層３を形成する（工程ａ）。このｐ＋型半導体基板１、ｎ＋型半導体層２及びｎ−型半導体層３はドレイン領域として使用される。
First, the n +
次に、図５に示すように、ｎ−型半導体領域３の主面上にイオン注入用スルー膜１１として厚さ５〜６０ｎｍ程度の酸化珪素膜を形成する（工程ｂ）。より好ましくは１０〜４０ｎｍ程度の酸化珪素膜を形成し、更に好ましくは１５〜２５ｎｍ程度の酸化珪素膜を形成する。このイオン注入用スルー膜１１は非晶質の膜であり、次工程のイオン注入時に、透過するイオンの方向を散乱させる膜として使用される。なお、イオン注入用スルー膜１１の形成方法に特段の制約はないが、熱酸化法やＣＶＤ法などが好ましく用いられる。
Next, as shown in FIG. 5, a silicon oxide film having a thickness of about 5 to 60 nm is formed on the main surface of the n − -
イオン注入用スルー膜１１の厚さが５ｎｍより小さいと、イオンの方向を散乱させる効果が小さく、所望の不純物濃度分布に制御するのが困難になる。一方、イオン注入用スルー膜１１の厚さが６０ｎｍより大きいと、イオン透過時のエネルギー損失が大きく、同様に所望の不純物濃度分布に制御するのが困難になる。
If the thickness of the ion implantation through
次に、図６に示すように、チャネル領域４を形成するために、イオン注入によりｎ−型半導体領域３の全面にｐ型不純物（例えば、ホウ素：Ｂ）を導入する（工程ｃ）。このとき、イオン注入エネルギーは、２００〜３００ｋｅＶとすることが好ましい。より好ましくは２２０〜２８０ｋｅＶであり、更に好ましくは２３０〜２７０ｋｅＶである。これにより、不純物濃度ピークの位置は、チャネル領域４の主面から０．７〜１．２μｍ程度の深さとなる。なお、ドーズ量としては、１×１０１３〜１×１０１４個/ｃｍ２程度が好ましい。
Next, as shown in FIG. 6, in order to form the
イオン注入エネルギーが２００ｋｅＶより小さいと、チャネル領域４を形成する不純物濃度のピーク位置を所望の深さに制御するのが困難になる。一方、イオン注入エネルギーが３００ｋｅＶより大きいと、結晶の表面領域にダメージを与えやすく、欠陥の発生頻度が高くなる。また、現在のところ、イオン注入エネルギーが３００ｋｅＶを超える製造装置のコストが高いことから、その結果半導体装置のコストも高くなりやすい。
If the ion implantation energy is smaller than 200 keV, it becomes difficult to control the peak position of the impurity concentration forming the
また、イオン注入における入射角度は、ｎ−型半導体領域３の主面に垂直（０°）乃至７°であることが望ましい。より望ましくは０〜６°であり、更に望ましくは０〜５°である。入射角度を０〜７°とするのは、イオン注入用スルー膜１１の厚さおよびイオン注入エネルギーとの兼ね合いにより、所望の不純物濃度分布に制御するためである。
Further, it is desirable that the incident angle in the ion implantation is perpendicular (0 °) to 7 ° to the main surface of the n −
次に、所望の不純物濃度分布を有するチャネル領域４を形成するために、前記ｐ型不純物に対する拡散熱処理を施す（工程ｄ）。このときの熱処理条件は、非酸化雰囲気（例えば、窒素ガス）中、１０００〜１２００℃の温度で３０〜６００分間保持することが好ましい。より好ましくは１０８０〜１１２０℃の温度で３０〜３００分間保持し、更に好ましくは１０９０〜１１１０℃の温度で６０〜１８０分間保持する。
Next, in order to form a
熱処理温度が１０００℃より低いと、望ましい保持時間が長くなり過ぎてコスト高の要因となる。一方、熱処理温度が１２００℃より高いと、望ましい保持時間が短くなり過ぎて所望の不純物濃度分布の制御が困難になる。また、該熱処理における保持時間を３０〜６００分間程度確保することの他の効果として、イオン注入による結晶表面領域のダメージを回復させる効果があると考えられる。 When the heat treatment temperature is lower than 1000 ° C., a desirable holding time becomes too long, which causes an increase in cost. On the other hand, if the heat treatment temperature is higher than 1200 ° C., the desired holding time becomes too short and it becomes difficult to control the desired impurity concentration distribution. Further, as another effect of securing the holding time in the heat treatment for about 30 to 600 minutes, it is considered that there is an effect of recovering the damage of the crystal surface region due to the ion implantation.
次に、図７に示すように、ホトレジスト１２を用いてマスキングを施した後、ソース領域５を形成するためにイオン注入によりｎ型不純物（例えば、砒素：Ａｓ）を選択的に導入する（工程ｅ）。このとき、イオン注入エネルギーは、３０〜３００ｋｅＶとすることが好ましい。より好ましくは６０〜１５０ｋｅＶであり、更に好ましくは９０〜１２０ｋｅＶである。なお、ドーズ量としては、１×１０１５〜５×１０１６個/ｃｍ２程度が好ましい。
Next, as shown in FIG. 7, after masking using a
イオン注入エネルギーが３０ｋｅＶより小さいと、イオン注入用スルー膜１１透過時のエネルギー損失によりソース領域５の形成が困難になる。一方、イオン注入エネルギーが３００ｋｅＶより大きいと、ソース領域５が厚くなり過ぎて所望の不純物濃度分布（ｎ型不純物濃度分布およびｐ型不純物濃度分布）が得られない。
If the ion implantation energy is smaller than 30 keV, it is difficult to form the
また、イオン注入における入射角度は、チャネル領域４の主面に垂直（０°）乃至７°であることが望ましい。より望ましくは０〜６°であり、更に望ましくは０〜５°である。入射角度を０〜７°とするのは、ホトレジスト１２の影によるイオン注入不良を抑制するためである。
In addition, the incident angle in the ion implantation is desirably (0 °) to 7 ° perpendicular to the main surface of the
次に、所望の不純物濃度分布を有するソース領域５を形成するために、ホトレジスト１２を除去した後、前記ｎ型不純物に対する拡散熱処理を施す（工程ｆ）。このときの熱処理条件は、非酸化雰囲気（例えば、窒素ガス）中、９００〜１１００℃の温度で４０〜６００分間保持することが好ましい。より好ましくは９９０〜１０３０℃の温度で４０〜６００分間保持し、更に好ましくは９９５〜１０２０℃の温度で８０〜４００分間保持する。これにより、ソース領域５の深さ（ソース領域５とチャネル領域４の境界）は、ソース領域５の主面から０．４〜０．６μｍ程度の深さとなる。なお、ソース領域５の深さ（ソース領域５とチャネル領域４の境界）とは、ソース領域のｎ型不純物濃度とチャネル領域のｐ型不純物濃度が等しくなる位置（深さ）と定義する。
Next, in order to form the
熱処理温度が９００℃より低いと、望ましい保持時間が長くなり過ぎてコスト高の要因となる。一方、熱処理温度が１１００℃より高いと、望ましい保持時間が短くなり過ぎて所望の不純物濃度分布の制御が困難になる。なお、工程ｆの熱処理温度は、工程ｄのそれよりも５０〜１３０℃程度低いことが望ましい。これは、工程ｆの熱処理により、チャネル領域４の不純物濃度が所望の分布から外れることを防ぐためである。また、該熱処理における保持時間を４０〜６００分間程度確保することの他の効果として、イオン注入による結晶表面領域のダメージを回復させる効果があると考えられる。
When the heat treatment temperature is lower than 900 ° C., a desirable holding time becomes too long, which causes a cost increase. On the other hand, if the heat treatment temperature is higher than 1100 ° C., the desired holding time becomes too short and it becomes difficult to control the desired impurity concentration distribution. Note that the heat treatment temperature in step f is desirably about 50 to 130 ° C. lower than that in step d. This is to prevent the impurity concentration of the
次に、ソース領域５の主面上のイオン注入用スルー膜１１に、マスク用酸化珪素膜（例えば、厚さ７００〜１０００ｎｍ程度）をＣＶＤ法で積層した後、所定のパターンニングを施し、トレンチ形成領域上に開口部を有するマスクを形成する（工程ｇ）。その後は、前述した従来技術と同様の工程により、トレンチ領域６の形成（工程ｈ、トレンチ領域の形成工程）、犠牲熱酸化膜による処理（工程ｉ、犠牲熱酸化膜処理工程）、ゲート絶縁膜７の形成（工程ｊ、ゲート絶縁膜形成工程）、ゲート電極８の形成（工程ｋ、ゲート電極の形成工程）、層間絶縁膜９の形成（工程ｌ、層間絶縁膜形成工程）、金属配線１０の形成（工程ｍ、金属配線の形成工程）を経て図３に示すような構造が製造される。
Next, a silicon oxide film for masking (for example, a thickness of about 700 to 1000 nm) is laminated on the ion implantation through
〔本発明の第２の実施の形態〕
本実施の形態に係る製造方法として、トレンチ領域６を形成した後に、第２導電型のチャネル領域４を形成し、その後第１導電型のソース領域５を形成する工程順序となる製造方法を説明する。
[Second Embodiment of the Present Invention]
As a manufacturing method according to the present embodiment, a manufacturing method according to a process sequence of forming the second conductivity
図８は、本発明の第２の実施の形態の製造工程（ｎチャネル型ＭＯＳＦＥＴの場合）の全体フローを示す図である。また、図９〜１２は、それぞれ工程ｋ〜ｅにおける半導体装置の要部断面構造を表す模式図である。なお、図９〜１２のチャネル領域４における色濃度は、図３と同様に、不純物濃度分布を模式的にイメージしたものである。また、ｐチャネル型ＭＯＳＦＥＴの場合は、以下説明の半導体導電型のｎとｐが入れ替わるのみで同様である。
FIG. 8 is a diagram showing an overall flow of a manufacturing process (in the case of an n-channel MOSFET) according to the second embodiment of the present invention. FIGS. 9 to 12 are schematic views showing the cross-sectional structure of the main part of the semiconductor device in steps k to e, respectively. The color density in the
また、第１の実施の形態と同じ工程に関する詳細な説明は、重複を避けるために省略する。 Further, a detailed description of the same steps as those in the first embodiment is omitted to avoid duplication.
第１の実施の形態と同様に、単結晶珪素（Ｓｉ）からなるｐ＋型半導体基板１の主面上にエピタキシャル成長でｎ＋型半導体層２及びｎ−型半導体層３を形成する（工程ａ）。このｐ＋型半導体基板１、ｎ＋型半導体層２及びｎ−型半導体層３はドレイン領域として使用される。
Similar to the first embodiment, the n +
次に、ｎ−型半導体層３の主面上に例えば酸化珪素膜からなるマスクを形成（マスク形成工程）した後、工程ｈ（トレンチ領域の形成工程）、工程ｉ（犠牲熱酸化膜処理工程）、工程ｊ（ゲート絶縁膜形成工程）、工程ｋ（ゲート電極の形成工程）を経て図９に示すような構造が製造される。 Next, after a mask made of, for example, a silicon oxide film is formed on the main surface of the n − type semiconductor layer 3 (mask forming step), step h (trench region forming step), step i (sacrificial thermal oxide film processing step) ), Step j (gate insulating film forming step), and step k (gate electrode forming step), the structure shown in FIG. 9 is manufactured.
次に、図１０に示すように、トレンチ領域６を含むｎ−型半導体領域３の主面上にイオン注入用スルー膜１１として厚さ５〜６０ｎｍ程度の酸化珪素膜を形成する（工程ｂ）。より好ましくは１０〜４０ｎｍ程度の酸化珪素膜を形成し、更に好ましくは１５〜２５ｎｍ程度の酸化珪素膜を形成する。
Next, as shown in FIG. 10, a silicon oxide film having a thickness of about 5 to 60 nm is formed as the ion implantation through
次に、図１１に示すように、チャネル領域４を形成するために、イオン注入によりｎ−型半導体領域３の全面にｐ型不純物（例えば、ホウ素：Ｂ）を導入する（工程ｃ）。このとき、イオン注入エネルギーは、２００〜３００ｋｅＶとすることが好ましい。より好ましくは２２０〜２８０ｋｅＶであり、更に好ましくは２３０〜２７０ｋｅＶである。これにより、不純物濃度ピークの位置は、チャネル領域４の主面から０．７〜１．２μｍ程度の深さとなる。なお、ドーズ量としては、１×１０１３〜１×１０１４個/ｃｍ２程度が好ましい。
Next, as shown in FIG. 11, in order to form the
また、イオン注入における入射角度は、ｎ−型半導体領域３の主面に垂直（０°）乃至７°であることが望ましい。より望ましくは０〜６°であり、更に望ましくは０〜５°である。
Further, it is desirable that the incident angle in the ion implantation is perpendicular (0 °) to 7 ° to the main surface of the n −
次に、所望の不純物濃度分布を有するチャネル領域４を形成するために、前記ｐ型不純物に対する拡散熱処理を施す（工程ｄ）。このときの熱処理条件は、非酸化雰囲気（例えば、窒素ガス）中、１０００〜１２００℃の温度で３０〜６００分間保持することが好ましい。より好ましくは１０８０〜１１２０℃の温度で３０〜３００分間保持し、更に好ましくは１０９０〜１１１０℃の温度で６０〜１８０分間保持する。
Next, in order to form a
次に、図１２に示すように、ホトレジスト１２を用いてマスキングを施した後、ソース領域５を形成するためにイオン注入によりｎ型不純物（例えば、砒素：Ａｓ）を選択的に導入する（工程ｅ）。このとき、イオン注入エネルギーは、３０〜３００ｋｅＶとすることが好ましい。より好ましくは６０〜１５０ｋｅＶであり、更に好ましくは９０〜１２０ｋｅＶである。なお、ドーズ量としては、１×１０１５〜５×１０１６個/ｃｍ２程度が好ましい。
Next, as shown in FIG. 12, after masking using a
また、イオン注入における入射角度は、チャネル領域４の主面に垂直（０°）乃至７°であることが望ましい。より望ましくは０〜６°であり、更に望ましくは０〜５°である。
In addition, the incident angle in the ion implantation is desirably (0 °) to 7 ° perpendicular to the main surface of the
次に、所望の不純物濃度分布を有するソース領域５を形成するために、ホトレジスト１２を除去した後、前記ｎ型不純物に対する拡散熱処理を施す（工程ｆ）。このときの熱処理条件は、非酸化雰囲気（例えば、窒素ガス）中、９００〜１１００℃の温度で４０〜６００分間保持することが好ましい。より好ましくは９９０〜１０３０℃の温度で４０〜６００分間保持し、更に好ましくは９９５〜１０２０℃の温度で８０〜４００分間保持する。これにより、ソース領域５の深さ（ソース領域とチャネル領域の境界）は、ソース領域５の主面から０．４〜０．６μｍ程度の深さとなる。
Next, in order to form the
次に、イオン注入用スルー膜１１を除去した後、層間絶縁膜９の形成（工程ｌ、層間絶縁膜形成工程）、金属配線１０の形成（工程ｍ、金属配線の形成工程）を経て図３に示すような構造が製造される。なお、上述のイオン注入用スルー膜１１の除去を行わないで層間絶縁膜９の形成（工程ｌ、層間絶縁膜形成工程）を行ってもよい（半導体装置として問題ない）。
Next, after removing the ion implantation through
〔本発明の第３の実施の形態〕
本実施の形態に係る製造方法として、第２導電型のチャネル領域４を形成した後に、トレンチ領域６を形成し、その後第１導電型のソース領域５を形成する工程順序となる製造方法を説明する。
[Third embodiment of the present invention]
As a manufacturing method according to the present embodiment, a description will be given of a manufacturing method according to a process sequence in which the
図１３は、本発明の第３の実施の形態の製造工程（ｎチャネル型ＭＯＳＦＥＴの場合）の全体フローを示す図である。また、図１４〜１６は、それぞれ工程ｋ〜ｅにおける半導体装置の要部断面構造を表す模式図である。なお、図１４〜１６のチャネル領域４における色濃度は、図３と同様に、不純物濃度分布を模式的にイメージしたものである。また、ｐチャネル型ＭＯＳＦＥＴの場合は、以下説明の半導体導電型のｎとｐが入れ替わるのみで同様である。
FIG. 13 is a diagram showing an overall flow of a manufacturing process (in the case of an n-channel MOSFET) according to the third embodiment of the present invention. FIGS. 14 to 16 are schematic views showing the cross-sectional structure of the main part of the semiconductor device in steps k to e, respectively. The color density in the
また、第１の実施の形態と同じ工程に関する詳細な説明は、重複を避けるために省略する。 Further, a detailed description of the same steps as those in the first embodiment is omitted to avoid duplication.
工程ａから工程ｄまでは、第１の実施の形態と同様に行われる。 Steps a to d are performed in the same manner as in the first embodiment.
次に、チャネル領域６の主面上のイオン注入用スルー膜１１に、マスク用酸化珪素膜（例えば、厚さ７００〜１０００ｎｍ程度）をＣＶＤ法で積層した後、所定のパターンニングを施し、トレンチ形成領域上に開口部を有するマスクを形成する（工程ｇ）。その後は、工程ｈ（トレンチ領域の形成工程）、工程ｉ（犠牲熱酸化膜処理工程）、工程ｊ（ゲート絶縁膜形成工程）、工程ｋ（ゲート電極の形成工程）を経て図１４に示すような構造が製造される。なお、上述のイオン注入用スルー膜１１とマスク用酸化珪素膜は、工程ｈ（トレンチ領域の形成工程）で除去される。
Next, a silicon oxide film for masking (for example, a thickness of about 700 to 1000 nm) is laminated on the ion implantation through
次に、図１５に示すように、トレンチ領域６を含むチャネル領域４の主面上に、新たにイオン注入用スルー膜１１として厚さ５〜６０ｎｍ程度の酸化珪素膜を形成する（工程ｂ）。より好ましくは１０〜４０ｎｍ程度の酸化珪素膜を形成し、更に好ましくは１５〜２５ｎｍ程度の酸化珪素膜を形成する。
Next, as shown in FIG. 15, a silicon oxide film having a thickness of about 5 to 60 nm is newly formed as the ion implantation through
次に、図１６に示すように、ホトレジスト１２を用いてマスキングを施した後、ソース領域５を形成するためにイオン注入によりｎ型不純物（例えば、砒素：Ａｓ）を選択的に導入する（工程ｅ）。このとき、イオン注入エネルギーは、３０〜３００ｋｅＶとすることが好ましい。より好ましくは６０〜１５０ｋｅＶであり、更に好ましくは９０〜１２０ｋｅＶである。なお、ドーズ量としては、１×１０１５〜５×１０１６個/ｃｍ２程度が好ましい。
Next, as shown in FIG. 16, after masking using a
また、イオン注入における入射角度は、チャネル領域４の主面に垂直（０°）乃至７°であることが望ましい。より望ましくは０〜６°であり、更に望ましくは０〜５°である。
In addition, the incident angle in the ion implantation is desirably (0 °) to 7 ° perpendicular to the main surface of the
次に、所望の不純物濃度分布を有するソース領域５を形成するために、ホトレジスト１２を除去した後、前記ｎ型不純物に対する拡散熱処理を施す（工程ｆ）。このときの熱処理条件は、非酸化雰囲気（例えば、窒素ガス）中、９００〜１１００℃の温度で４０〜６００分間保持することが好ましい。より好ましくは９９０〜１０３０℃の温度で４０〜６００分間保持し、更に好ましくは９９５〜１０２０℃の温度で８０〜４００分間保持する。これにより、ソース領域５の深さ（ソース領域とチャネル領域の境界）は、ソース領域５の主面から０．４〜０．６μｍ程度の深さとなる。
Next, in order to form the
次に、イオン注入用スルー膜１１を除去した後、層間絶縁膜９の形成（工程ｌ、層間絶縁膜形成工程）、金属配線１０の形成（工程ｍ、金属配線形成工程）を経て図３に示すような構造が製造される。なお、上述のイオン注入用スルー膜１１の除去を行わないで層間絶縁膜９の形成（工程ｌ、層間絶縁膜形成工程）を行ってもよい（半導体装置として問題ない）。
Next, after removing the ion implantation through
〔実施の形態の効果〕
上記の本発明の実施の形態によれば、下記の効果を奏する。
（１）製造プロセス上のばらつきに起因する欠陥の影響を受けづらく、従来よりも優れた歩留まりで半導体装置を製造することができる。
（２）半導体装置間のしきい値電圧のばらつきが小さい半導体装置を、従来よりも安定して製造することができる。
（３）特殊な（高価な）製造装置を用いず、比較的安価な製造装置により低いコストで半導体装置を製造することができる。
[Effect of the embodiment]
According to the above embodiment of the present invention, the following effects can be obtained.
(1) It is difficult to be affected by defects due to variations in the manufacturing process, and a semiconductor device can be manufactured with a yield superior to that of the prior art.
(2) A semiconductor device having a small variation in threshold voltage between semiconductor devices can be manufactured more stably than in the past.
(3) A semiconductor device can be manufactured at a low cost by a relatively inexpensive manufacturing apparatus without using a special (expensive) manufacturing apparatus.
以下、本発明を実施例に基づいて更に詳しく説明するが、本発明はこれらに限定されるものではない。 EXAMPLES Hereinafter, although this invention is demonstrated in more detail based on an Example, this invention is not limited to these.
（実施例１〜３および比較例１〜２の作製）
図１３に示した製造工程に沿って、実施例１〜３および比較例１〜２の半導体装置（ｎチャネル型ＭＯＳＦＥＴ）を１００個ずつ作製した。このとき、工程ｃにおけるイオン注入エネルギー条件、工程ｄにおける熱処理条件の異なる半導体装置を製造した。表１に工程ｃおよび工程ｄの製造条件を示す。
(Production of Examples 1-3 and Comparative Examples 1-2)
100 semiconductor devices (n-channel MOSFETs) of Examples 1 to 3 and Comparative Examples 1 to 2 were manufactured in accordance with the manufacturing process shown in FIG. At this time, semiconductor devices having different ion implantation energy conditions in step c and heat treatment conditions in step d were manufactured. Table 1 shows the manufacturing conditions of step c and step d.
製造した各半導体装置に対し、Ｉｃ−Ｖｇ測定を行った。代表的な結果として、実施例１〜３の半導体装置においては図２の波形ａと同様な結果（正常波形）が得られた。一方、比較例１の半導体装置ではしきい値電圧が規定ゲート電圧よりも小さい波形ｂと同様な結果（不良波形）が散見された。また、比較例２の半導体装置では規定ゲート電圧よりも極端に低い電圧（ゼロ付近）でコレクタ電流が実効的に流れ始める波形ｃ，ｄのような結果（リーク波形またはデプレッション波形）が数多く見られた。なお、半導体装置のＩｃ−Ｖｇ測定は、コレクタ/エミッタ間に１０Ｖの電圧を印加し、ゲート電圧を０〜１０Ｖまで変化させながらコレクタ電流を計測した。 Ic-Vg measurement was performed on each manufactured semiconductor device. As a typical result, in the semiconductor devices of Examples 1 to 3, the same result (normal waveform) as the waveform a in FIG. 2 was obtained. On the other hand, in the semiconductor device of Comparative Example 1, the same result (defective waveform) as that of the waveform b whose threshold voltage is smaller than the specified gate voltage was found occasionally. Further, in the semiconductor device of Comparative Example 2, many results (leakage waveform or depletion waveform) such as waveforms c and d at which the collector current starts to effectively flow at a voltage extremely lower than the specified gate voltage (near zero) are observed. It was. In the measurement of Ic-Vg of the semiconductor device, a collector current was measured while applying a voltage of 10 V between the collector and the emitter and changing the gate voltage from 0 to 10 V.
そこで、その要因を調査するために、各半導体装置（実施例１〜３および比較例１〜２）の不純物濃度分布を図３におけるａ−ａ’線に沿った位置でＳＩＭＳ（２次イオン質量分析法）により測定した。いずれの半導体装置においても、ソース領域５の深さ（ソース領域とチャネル領域の境界）は、ソース領域５の主表面から約０．５μｍであった。なお、「深さ」とは、ソース領域５の主表面を深さゼロとして、図３の下方向の位置を意味するものとする。
Therefore, in order to investigate the factor, the impurity concentration distribution of each semiconductor device (Examples 1 to 3 and Comparative Examples 1 and 2) is changed to SIMS (secondary ion mass) at a position along the line aa ′ in FIG. Analytical method). In any semiconductor device, the depth of the source region 5 (the boundary between the source region and the channel region) was about 0.5 μm from the main surface of the
比較例１における不純物濃度分布の模式図を図１７に示す。図１７の結果から、ｐ型不純物の濃度ピークがソース領域内にあることが判る。前述したように、しきい値電圧はチャネル領域内でのｐ型不純物による電気的なピーク濃度に依存することから、ソース領域内ではｎ型不純物濃度分布による相殺の影響を受ける。したがって、比較例１のＩｃ−Ｖｇ測定結果が波形ｂ（不良波形）となった要因は、チャネル領域内での電気的なピーク濃度が規定よりも小さいため、および/またはチャネル長が規定よりも短いためと考えられる。 A schematic diagram of the impurity concentration distribution in Comparative Example 1 is shown in FIG. From the result of FIG. 17, it can be seen that the concentration peak of the p-type impurity is in the source region. As described above, since the threshold voltage depends on the electrical peak concentration due to the p-type impurity in the channel region, it is affected by the cancellation due to the n-type impurity concentration distribution in the source region. Therefore, the cause of the Ic-Vg measurement result of Comparative Example 1 being the waveform b (defective waveform) is that the electrical peak concentration in the channel region is smaller than specified and / or the channel length is less than specified. This is probably because it is short.
比較例２および実施例２における不純物濃度分布の模式図を図１８に示す。図１８の結果から、比較例２および実施例２のｐ型不純物の濃度ピークがチャネル領域内にあることが判る。これは、工程ｃにおけるイオン注入エネルギーが比較例１のそれよりも十分高いためと考えられる。一方、比較例２におけるｐ型不純物の濃度プロファイルが急峻でチャネル長が短いのに対し、実施例２におけるｐ型不純物の濃度プロファイルは変化が緩やかでチャネル長が長いことが判る。これは、実施例２における工程ｄの熱処理時間が比較例２におけるそれよりも十分長いためと考えられる。 A schematic diagram of the impurity concentration distribution in Comparative Example 2 and Example 2 is shown in FIG. From the result of FIG. 18, it can be seen that the concentration peak of the p-type impurity of Comparative Example 2 and Example 2 is in the channel region. This is presumably because the ion implantation energy in step c is sufficiently higher than that in Comparative Example 1. On the other hand, it can be seen that the concentration profile of the p-type impurity in Comparative Example 2 is steep and the channel length is short, whereas the concentration profile of the p-type impurity in Example 2 changes slowly and the channel length is long. This is presumably because the heat treatment time in step d in Example 2 is sufficiently longer than that in Comparative Example 2.
すなわち、比較例２の半導体装置では、ｐ型不純物の濃度プロファイルが急峻かつチャネル長が短いことから、製造プロセス上のばらつきに起因すると考えられる欠陥（例えば、転位など）が発生すると、チャネル領域内での実効的な不純物濃度が大きく変化するためにリーク電流が生じやすく、波形ｃ，ｄのような結果（リーク波形またはデプレッション波形）になったものと考えられる。加えて、工程ｄの熱処理時間が短いことから、イオン注入による結晶表面領域のダメージを回復させる効果が低く、欠陥が発生しやすいものと考えられる。これに対し、実施例２の半導体装置は、ｐ型不純物の濃度プロファイル変化が緩やかでチャネル長も長いことから、欠陥が発生したとしてもチャネル領域内での実効的な不純物濃度の変化が小さいため（欠陥の影響を受けづらく）、波形ａのような結果（正常波形）が得られたものと考えられる。また、工程ｄの熱処理時間が長いことから、イオン注入による結晶表面領域のダメージを回復させる効果が高く、欠陥の発生が少ないものと考えられる。 That is, in the semiconductor device of Comparative Example 2, since the concentration profile of the p-type impurity is steep and the channel length is short, when a defect (for example, dislocation) caused by variations in the manufacturing process occurs, Since the effective impurity concentration at 1 greatly changes, a leak current is likely to occur, and it is considered that the results (leakage waveform or depletion waveform) are as shown in waveforms c and d. In addition, since the heat treatment time in step d is short, the effect of recovering the damage of the crystal surface region due to ion implantation is low, and it is considered that defects are likely to occur. In contrast, in the semiconductor device of Example 2, the change in the concentration profile of the p-type impurity is gradual and the channel length is long. Therefore, even if a defect occurs, the change in effective impurity concentration in the channel region is small. It is considered that a result (normal waveform) such as waveform a was obtained (not easily affected by defects). Further, since the heat treatment time in step d is long, the effect of recovering the damage of the crystal surface region due to ion implantation is high, and it is considered that the generation of defects is small.
上記の結果は、ＭＯＳＦＥＴ等の半導体装置において、チャネル領域不純物の濃度プロファイル変化が緩やかで、かつ十分な長さのチャネル長を形成することが重要であることを強く示唆している。これは、該半導体装置の製造方法において、チャネル領域不純物イオン注入後の熱処理（工程ｄ）で十分な保持時間（例えば、３０〜６００分間）が必要であることを意味する。なお、チャネル長とはソース領域５/チャネル領域４の境界からチャネル領域４/半導体領域３の境界までの距離とし、チャネル領域４/半導体領域３の境界とはチャネル領域のｐ型不純物濃度と半導体領域３のｎ型不純物濃度が等しくなる位置（深さ）と定義する。
The above results strongly suggest that in a semiconductor device such as a MOSFET, it is important to form a sufficiently long channel length with a gradual change in concentration profile of channel region impurities. This means that the semiconductor device manufacturing method requires a sufficient holding time (for example, 30 to 600 minutes) in the heat treatment (step d) after channel region impurity ion implantation. The channel length is the distance from the boundary of the
次に、実施例１〜３および比較例１を用いて、Ｉｃ−Ｖｇ測定におけるしきい値電圧のばらつき（標準偏差）σおよびコレクタ電流１μＡにおけるしきい値電圧不良率を評価した。それぞれの結果を図１９、２０に示す。図中の結果から明らかなように、ｐ型不純物濃度のピーク位置（深さ）がソース領域とチャネル領域の境界から深くなるにつれて、しきい値電圧のばらつき（標準偏差）σが小さくなり、しきい値電圧不良率が低下していることが判る。また、ｐ型不純物濃度のピーク深さがソース領域とチャネル領域の境界から０．３μｍ以上深くなると、その効果が顕著になることが判る。なお、ｐ型不純物濃度のピーク深さは、前述のＳＩＭＳにより測定した。 Next, using Examples 1 to 3 and Comparative Example 1, the threshold voltage variation (standard deviation) σ in Ic-Vg measurement and the threshold voltage defect rate at 1 μA collector current were evaluated. The respective results are shown in FIGS. As is clear from the results in the figure, as the peak position (depth) of the p-type impurity concentration becomes deeper from the boundary between the source region and the channel region, the threshold voltage variation (standard deviation) σ becomes smaller. It can be seen that the threshold voltage failure rate has decreased. In addition, it can be seen that the effect becomes remarkable when the peak depth of the p-type impurity concentration becomes 0.3 μm or more deeper than the boundary between the source region and the channel region. The peak depth of the p-type impurity concentration was measured by the SIMS described above.
上記の結果（図１９、２０）は、ＭＯＳＦＥＴ等の半導体装置において、チャネル領域形成不純物濃度のピーク位置（深さ）をソース領域の深さ（ソース領域とチャネル領域の境界）よりも深くした構造が重要であることを強く示唆している。これは、該半導体装置の製造方法において、チャネル領域形成不純物のイオン注入（工程ｃ）で十分な加速電圧（例えば、２００〜３００ｋｅＶ）が必要であることを意味する。 The above results (FIGS. 19 and 20) show that in a semiconductor device such as a MOSFET, the peak position (depth) of the channel region forming impurity concentration is deeper than the depth of the source region (the boundary between the source region and the channel region). Strongly suggest that is important. This means that a sufficient acceleration voltage (for example, 200 to 300 keV) is necessary for ion implantation of the channel region forming impurity (step c) in the method of manufacturing the semiconductor device.
１…ｐ＋型半導体基板、２…ｎ＋型半導体層、３…ｎ−型半導体層、４…チャネル領域、５…ソース領域、６…トレンチ領域、７…ゲート絶縁膜、８…ゲート電極、９…層間絶縁膜、１０…金属配線、１１…イオン注入用スルー膜、１２…ホトレジスト。
DESCRIPTION OF
Claims (5)
前記チャネル領域の形成は、不純物をイオン注入した後に所定の熱処理を施すことによりなされ、前記イオン注入における加速電圧が２００〜３００ｋｅＶであり、かつ前記所定の熱処理が非酸化性雰囲気中１０００〜１２００℃の温度で３０〜６００分間保持する熱処理であることを特徴とする半導体装置の製造方法。 A first conductivity type semiconductor layer; a second conductivity type channel region formed on the surface thereof; a first conductivity type source region selectively provided in a surface region of the channel region; and the source region A semiconductor device comprising: a trench region extending through the channel region to the semiconductor layer; a gate insulating film provided on an inner wall of the trench region; and a gate electrode filled in an inner space of the gate insulating film A manufacturing method comprising:
The channel region is formed by performing a predetermined heat treatment after ion implantation of impurities, the acceleration voltage in the ion implantation is 200 to 300 keV, and the predetermined heat treatment is performed at 1000 to 1200 ° C. in a non-oxidizing atmosphere. A method for manufacturing a semiconductor device, wherein the heat treatment is performed at a temperature of 30 to 600 minutes.
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