JP2008176826A - 記憶装置 - Google Patents
記憶装置 Download PDFInfo
- Publication number
- JP2008176826A JP2008176826A JP2007006817A JP2007006817A JP2008176826A JP 2008176826 A JP2008176826 A JP 2008176826A JP 2007006817 A JP2007006817 A JP 2007006817A JP 2007006817 A JP2007006817 A JP 2007006817A JP 2008176826 A JP2008176826 A JP 2008176826A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- chk
- nonvolatile memory
- storage device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【課題】不揮発性メモリを含む記憶装置の信頼性を向上させる。
【解決手段】例えば、正規のメモリ領域NML_ARとチェック用のメモリ領域CHK_ARを設け、CHK_ARに対してNML_ARの書き込み電圧V0よりも低い書き込み電圧V1〜Vnで書き込みを行わせる。これにより、CHK_ARのメモリセルのデータ保持時間がNML_ARのメモリセルに比べて短くなるため、CHK_ARの記憶データの反転有無を判定回路JGEにより判定することで、NML_ARの記憶データが反転してエラーとなる前にそのエラー対策を行うことが可能となる。
【選択図】図1
【解決手段】例えば、正規のメモリ領域NML_ARとチェック用のメモリ領域CHK_ARを設け、CHK_ARに対してNML_ARの書き込み電圧V0よりも低い書き込み電圧V1〜Vnで書き込みを行わせる。これにより、CHK_ARのメモリセルのデータ保持時間がNML_ARのメモリセルに比べて短くなるため、CHK_ARの記憶データの反転有無を判定回路JGEにより判定することで、NML_ARの記憶データが反転してエラーとなる前にそのエラー対策を行うことが可能となる。
【選択図】図1
Description
本発明は記憶装置に関し、特に、不揮発性メモリを含む記憶装置に適用して有益な技術に関するものである。
例えば、EEPROM(Electronically Erasable and Programmable Read Only Memory)やFLASHメモリといった不揮発性メモリが広く知られている。このような不揮発性メモリでは、一般的に、書き換え回数が多いことや、データ保持時間が長いことが要求される。高い信頼性が求められるシステムでは、データ保持特性が低下して記憶データが反転するような事態に備えて、記憶データに例えばパリティビットやECC(Error Correcting Code)などを加えて記憶させることもある。
近年、不揮発性メモリは、各種家電製品、モバイル機器、メモリカードおよびICタグなど様々な環境で用いられている。そうすると、例えば、動作保証温度を超えた環境で不揮発性メモリが使用されることも十分に想定でき、このような場合に、データ保持特性が低下し、データ反転(エラー)が生じることが懸念される。図5は、不揮発性メモリセルのデータ保持時間とエラー率の関係の一例を示す概念図である。
図5に示すように、不揮発性メモリセルは、保持時間が長くなるほどエラー率が上昇するという特性NVを持つ。システムがECC等のエラー訂正機能を備えていない場合は、保持時間がポイントNP1よりも長くなると、記憶データの反転に伴いシステムとしてのエラーが生じることになる。一方、システムがエラー訂正機能を備えている場合は、保持時間がエラー訂正可能個数の限界点となるポイントNP2までの間は、システムとしてのエラーを回避でき、NP2を超えた段階で回避できなくなる。なお、高い環境温度でデータ保持を行った場合には、このような特性NVの傾きを更に大きくしたような特性となり、その分、データ保持特性が低下する。
このように、エラー訂正機能を備えることで見かけ上のデータ保持特性を向上させることが可能になる。しかしながら、このエラー訂正機能は、エラーが発生した後でないとその機能を発揮することができず、エラーの予防という面で機能を発揮できるものではない。例えば、特性NVのメモリセルをシステム側から見た場合、ポイントNP2まではエラー訂正機能が自動的に働くため不揮発性メモリが異常と認識されず、その後にNP2を超えた段階で突然システムエラーが発生することになる。システムエラーが発生した段階は既に対処が困難になった段階であるため、本来、そうなる前に予防策を採っておくことが望ましい。
そこで、例えば、エラー訂正機能がエラー訂正を行った頻度を検出して、これによって不揮発性メモリのデータ保持特性の低下度合いを認識する方法などが考えられる。しかしながら、例えば前述したような動作保証温度を超えた環境等に起因するエラーでは、全体的に多ビットのエラーが、突然、同時多発的に生じることが考えられる。すなわち、各メモリセルの保持電荷量が‘0’/‘1’の論理判定しきい値を割り込まない間は、仮にデータ保持特性の低下がかなり深刻だったとしても結果的に正常な出力が得られるため、エラー訂正機能も働かず、その深刻度を判別することはできない。その後、不揮発性メモリにおける各メモリセルのデータ保持特性がほぼ均一だった場合、ほぼ同時に論理判定しきい値を割り込む瞬間が生じ、急激にエラー訂正可能個数を超えてしまうことも有り得る。
さらに、記憶データに対してECC等のようなエラー訂正用の符号を加えた場合、この符号を格納するためのメモリ容量を確保する必要があり、その分だけ記憶データに割り当てるメモリ容量が減ってしまうことも懸念される。
そこで、本発明の目的は、このようなことを鑑み、不揮発性メモリを含む記憶装置の信頼性を向上させることにある。また、本発明の他の目的は、不揮発性メモリを含む記憶装置の信頼性を容易に又は小面積で向上させることにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の記憶装置は、正規の第1不揮発性メモリセルと、チェック用の第2不揮発性メモリセルを含み、第2不揮発性メモリセルに対して第1不揮発性メモリセルよりも低い書き込み電圧で書き込みを行い、この記憶データを監視するものとなっている。これによって、第1不揮発性メモリセルの記憶データが反転してエラーとなる前に、その前兆を検知することができ、信頼性の向上が実現可能となる。また、多ビットの第1不揮発性メモリセルに対して極少数のビット(最低1ビット)の第2不揮発性メモリセルを確保すればよく、例えばECC等のような複雑な符号演算も不必要なため、容易に又は小面積で信頼性の向上が実現可能となる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、不揮発性メモリを含む記憶装置の信頼性を向上させることが可能となる。また、この信頼性の向上を容易に又は小面積で実現可能となる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、本発明の実施の形態1による記憶装置において、その構成の一例を示すブロック図である。図1の記憶装置は、例えばEEPROMやFLASHメモリといった不揮発性メモリセルを複数含むメモリアレイARYと、ARY内のメモリセルにデータ書き込みを行うライト系回路WTと、ARY内のメモリセルからデータ読み出しを行うリード系回路RDなどを備えている。ライト系回路WTは、複数の書き込み電圧V0,V1,…,Vn(n≧1)を備え、そのいずれかを用いて書き込みを行うことが可能となっている。なお、書き込み電圧V0〜Vnの大きさは、V0≧V1≧…≧Vnである。
図1は、本発明の実施の形態1による記憶装置において、その構成の一例を示すブロック図である。図1の記憶装置は、例えばEEPROMやFLASHメモリといった不揮発性メモリセルを複数含むメモリアレイARYと、ARY内のメモリセルにデータ書き込みを行うライト系回路WTと、ARY内のメモリセルからデータ読み出しを行うリード系回路RDなどを備えている。ライト系回路WTは、複数の書き込み電圧V0,V1,…,Vn(n≧1)を備え、そのいずれかを用いて書き込みを行うことが可能となっている。なお、書き込み電圧V0〜Vnの大きさは、V0≧V1≧…≧Vnである。
メモリアレイARYは、正規のメモリ領域NML_ARと、チェック用のメモリ領域CHK_ARを備えている。NML_ARは、WTより書き込み電圧V0を用いて書き込みが行われ、CHK_ARは、WTより書き込み電圧V1〜Vnを用いて書き込みが行われる。なお、CHK_ARは、V1〜Vnに加えてV0を用いて書き込みが行われてもよい。リード系回路RDは、判定回路JGEを含み、JGEは、CHK_ARからの読み出しデータを判定し、その判定結果に基づいて例えばアラーム信号などを出力する。
図2は、図1の記憶装置の基本概念を示す説明図である。図2では、図5と同様に、不揮発性メモリセルのデータ保持時間とエラー率の関係が示されており、V0で書き込みが行われた場合のメモリセルの特性NVと、Vnで書き込みが行われた場合のメモリセルの特性LVが示されている。このように、低い書き込み電圧Vnで書き込みが行われたメモリセル(特性LV)は、高い書き込み電圧V0で書き込みが行われたメモリセル(特性NV)に比べてフローティングゲートに蓄えられる電荷量が少ないため、全体的にデータ保持時間が短くなる。
本実施の形態ではこのような特性を利用し、特性LVのメモリセルをチェックすることで、特性NVのメモリセルにおけるデータ保持特性の低下を当該メモリセルのエラー発生前に検知することが特徴となっている。すなわち、特性LVのメモリセルは、特性NVのメモリセルでエラーが発生する時点(ポイントNP1)よりも必ず早い時点(ポイントLP1)でエラーが発生することになる。したがって、例えばポイントLP1で、特性LVのメモリセルがデータ反転していることを検知した場合、そこからNP1までの時間DFP1の間に、例えば、特性NVのメモリセルデータのバックアップや再書き込みなどでエラー対策を行うことが可能となる。
このような基本概念を利用して、図1では、CHK_AR内のメモリセルにV0よりも電圧が低いV1〜Vnを用いて書き込み行い、そのメモリセルのデータ反転有無をJGEで判定する。ここで、データ反転が生じていた場合は、アラーム信号などを出力する。これによって、V0で書き込みが行われるNML_ARでのデータ保持マージンを予測でき、NML_ARでのエラー発生以前にアラーム信号を受けて対策を行うことができるため、記憶装置の信頼性を向上させることが可能となる。なお、ここでは、V1〜Vnの複数の書き込み電圧を用いることで、NML_ARでのデータ保持マージンを段階的に予測可能なように構成しているが、勿論V1だけで構成することも可能である。
図3は、図1の記憶装置における一部の詳細な構成例を示す図である。図3において、正規のメモリ領域NML_ARは、アレイ状に配置された複数のメモリセルSELによって構成される。チェック用のメモリ領域CHK_ARは、特に限定はされないが、ここでは3個の領域CHK_AR0〜CHK_AR2を備え、各領域内に最低1個のメモリセルSELを備える。NML_AR内のSELは、必要に応じて‘L’レベルや‘H’レベルが書き込まれる。‘L’レベルのSELは、例えば、消去後のそのままの状態であり、‘H’レベルのSELは、書き込み電圧V0によって電荷が蓄えられた状態である。
一方、CHK_AR0〜CHK_AR2内の各SELは、それぞれV0〜V2を用いて‘H’レベルが書き込まれる。NML_ARに対する‘H’レベルの書き込みとCHK_ARに対する‘H’レベルの書き込みとをほぼ同じような時点で行うと、図2に示した特性に基づき、CHK_AR0〜CHK_AR2内の各SELによってNML_AR内のSELのデータ保持マージンが予測できる。
判定回路JGE1は、例えばAND論理やOR論理によって構成される。ここでは、CHK_AR1かCHK_AR2のいずれか一方が‘L’レベルに反転した場合はOR(NOR)論理によってアラーム信号J3が出力され、両方が‘L’レベルに反転した場合はAND(NAND)論理によってアラーム信号J2が出力される。また、CHK_AR0〜CHK_AR2の全てが‘L’レベルに反転した場合はAND(NAND)論理によってアラーム信号J1が出力される。したがって、例えば、システム側にJ2やJ3を検出した際に自動的にバックアップや再書き込み等を行わせるような機能を持たせれば、エラー対策が可能となる。なお、J1を検出した際には、NML_ARの記憶データが信頼できない状態と言えるため、バックアップを行ったり、場合によっては不揮発性メモリ自体を取り替える等の対策を行えばよい。
このような構成を用いると、小面積で信頼性を向上させることが可能となる。例えば、前述したECC等のエラー訂正機能を適用する場合は、NML_AR内のビット数に応じてその数分の1程度の符号格納用メモリ領域を最低でも確保する必要があるが、本実施の形態の方式では、CHK_AR1内の1ビットのSELを最低確保すればよい。また、エラー訂正に伴う複雑な符号演算を行う必要もなく、容易に信頼性を向上させることが可能となる。さらに、複数の書き込み電圧V0〜V2を用いることで、NML_AR内のデータ保持マージンを段階的に識別可能となり、この不揮発性メモリを用いるシステム側から見て、データ保持マージンの時系列的な低下度合いを詳細に予測することができる。
なお、図3において、CHK_ARは、NML_ARと別途独立に配置してもよいが、例えば、NML_ARのアレイ構成内に通常含まれる複数のワード線や複数のデータ線の内のいずれか1本に接続されたメモリセルをCHK_AR用として割り当ててもよい。また、各CHK_AR0〜CHK_ARn内には、それぞれ最低1個のメモリセルSELを設ければよいが、1個ではなく複数のSELを設けてもよい。この場合、例えば、それぞれをAND判定、OR判定又は多数決判定することなどで、その結果を各CHK_AR0〜CHK_ARn毎のデータとすればよい。さらに、NML_ARがそれぞれ分割配置された複数のメモリブロックからなり、各メモリブロック毎に例えば書き込み電圧値の特性がばらつくような場合には、その各メモリブロック毎にCHK_ARを配置すると有益である。
以上、本実施の形態1の記憶装置を用いることで、不揮発性メモリを含む記憶装置の信頼性を向上させることができる。また、この信頼性の向上を、容易な構成で、又は小面積な構成で実現できる。
(実施の形態2)
本実施の形態2では、前述した図1の記憶装置の図3とは異なる構成例を示す。図4は、本発明の実施の形態2による記憶装置において、図1の記憶装置における一部の詳細な構成例を示す図である。図4に示す記憶装置は、図3と同様に書き込み電圧V0で書き込みが行われる正規のメモリ領域NML_ARに加えて、(n+1)個のチェック用のメモリ領域CHK_AR0〜CHK_ARn(n≧1)と、その読み出しデータを判定する判定回路JGE2を備えている。
本実施の形態2では、前述した図1の記憶装置の図3とは異なる構成例を示す。図4は、本発明の実施の形態2による記憶装置において、図1の記憶装置における一部の詳細な構成例を示す図である。図4に示す記憶装置は、図3と同様に書き込み電圧V0で書き込みが行われる正規のメモリ領域NML_ARに加えて、(n+1)個のチェック用のメモリ領域CHK_AR0〜CHK_ARn(n≧1)と、その読み出しデータを判定する判定回路JGE2を備えている。
CHK_AR0〜CHK_ARnは、それぞれ1個以上のメモリセルSELを含み、それぞれV0〜Vnで書き込みが行われる。判定回路JGE2は、各CHK_AR0〜CHK_ARnにそれぞれ対応した発光素子LED0〜LEDnを含んでいる。CHK_AR0〜CHK_ARn内のSELには、NML_ARに‘H’レベルの書き込みを行う時点とほぼ同時期に‘H’レベルが書き込まれる。そして、CHK_AR0〜CHK_ARnに書き込まれた‘H’レベルがデータ保持特性の低下によって‘L’レベルに反転すると、対応するLED0〜LEDnが点灯する。
このような構成は、例えば、メモリカードやUSBメモリなどといった外部から目視によって確認可能な製品に適用するとよい。すなわち、例えばメモリカードやUSBメモリなどをPC(Personal Computer)等にセットした際に、図4の記憶装置が自動的にCHK_AR0〜CHK_ARnのSELを読み出し、データ反転が生じていた場合は対応するLED0〜LEDnを点灯させる。ユーザは、このLED0〜LEDnを目視で確認し、点灯が有った場合は、NML_ARの記憶データにデータ保持マージンが無い又は少ないことを認識し、データのバックアップ等の対策を行うことができる。
以上、本実施の形態2の記憶装置を用いることで、実施の形態1と同様に、不揮発性メモリを含む記憶装置の信頼性を向上させることができる。また、この信頼性の向上を、容易な構成で、又は小面積な構成で実現できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、ここでは、不揮発性メモリとしてEEPROMやFLASHメモリを例としたが、このような電気的な記憶方式ではなく磁気的な記憶方式などを用いた不揮発性メモリに対しても同様に適用可能である。
本発明の記憶装置は、特にEEPROMやFLASHメモリといった不揮発性メモリを含む記憶装置に適用して有益な技術であり、これに限らず、不揮発性メモリを含む各種記憶装置およぶ記憶システム全般に対して広く適用可能である。
ARY メモリアレイ
WT ライト系回路
RD リード系回路
NML_AR,CHK_AR メモリ領域
JGE 判定回路
V0〜Vn 書き込み電圧
SEL メモリセル
J1〜J3 アラーム信号
LED 発光素子
WT ライト系回路
RD リード系回路
NML_AR,CHK_AR メモリ領域
JGE 判定回路
V0〜Vn 書き込み電圧
SEL メモリセル
J1〜J3 アラーム信号
LED 発光素子
Claims (5)
- 複数の第1不揮発性メモリセルと、
第1論理レベルを記憶する第2不揮発性メモリセルと、
第1電圧を用いて前記第1不揮発性メモリセルに前記第1論理レベルの書き込みを行い、前記第1電圧よりも低い第2電圧を用いて前記第2不揮発性メモリセルに前記第1論理レベルの書き込みを行う書き込み回路と、
前記第2不揮発性メモリセルのデータを読み出し、この読み出したデータが前記第1論理レベルであるかを判定する判定回路とを有することを特徴とする記憶装置。 - 請求項1記載の記憶装置において、
前記第1不揮発性メモリセルおよび前記第2不揮発性メモリセルは、EEPROMまたはFLASHメモリであることを特徴とする記憶装置。 - 請求項1記載の記憶装置において、
さらに、前記第1論理レベルを記憶する第3不揮発性メモリセルを備え、
前記書き込み回路は、さらに、前記第2電圧よりも低い第3電圧を用いて前記第3不揮発性メモリセルに前記第1論理レベルの書き込みを行い、
前記判定回路は、さらに、前記第3不揮発性メモリセルのデータを読み出し、この読み出したデータが前記第1論理レベルであるかを判定することを特徴とする記憶装置。 - 請求項3記載の記憶装置において、
前記判定回路は、前記第2不揮発性メモリセルの読み出しデータまたは前記第3不揮発性メモリセルの読み出しデータが前記第1論理レベルでない場合にアラーム信号を出力することを特徴とする記憶装置。 - 請求項1記載の記憶装置において、
さらに、発光素子を含み、
前記判定回路は、前記第2不揮発性メモリセルの読み出しデータが前記第1論理レベルでない場合に前記発光素子を点灯させることを特徴とする記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007006817A JP2008176826A (ja) | 2007-01-16 | 2007-01-16 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007006817A JP2008176826A (ja) | 2007-01-16 | 2007-01-16 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008176826A true JP2008176826A (ja) | 2008-07-31 |
Family
ID=39703743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007006817A Withdrawn JP2008176826A (ja) | 2007-01-16 | 2007-01-16 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008176826A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9508421B2 (en) | 2014-12-17 | 2016-11-29 | Fujitsu Limited | Memory device, storage apparatus and method for diagnosing slow memory cells |
-
2007
- 2007-01-16 JP JP2007006817A patent/JP2008176826A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9508421B2 (en) | 2014-12-17 | 2016-11-29 | Fujitsu Limited | Memory device, storage apparatus and method for diagnosing slow memory cells |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7751238B2 (en) | Memory system protected from errors due to read disturbance and reading method thereof | |
US9362003B2 (en) | System and method to decode data subject to a disturb condition | |
US7768828B2 (en) | Flash memory device capable of storing multi-bit data and single-bit data | |
JP4034949B2 (ja) | 不揮発性半導体記憶装置 | |
CN101853699B (zh) | 非易失性存储设备及其操作方法 | |
US8351288B2 (en) | Flash storage device and data protection method thereof | |
US7937647B2 (en) | Error-detecting and correcting FPGA architecture | |
US8607120B2 (en) | Semiconductor memory device for performing additional ECC correction according to cell pattern and electronic system including the same | |
US20200303016A1 (en) | Memory reading method and memory system | |
US9613720B2 (en) | Semiconductor storage device | |
US8347183B2 (en) | Flash memory device using ECC algorithm and method of operating the same | |
JP2009181425A (ja) | メモリモジュール | |
JP4796360B2 (ja) | 冗長置換方法、半導体記憶装置及び情報処理装置 | |
JP2005056394A (ja) | 記憶装置及びメモリカード | |
US20140229796A1 (en) | Electronic Control Apparatus | |
US9142301B2 (en) | Data writing method and system | |
JP3482543B2 (ja) | 半導体メモリ | |
JP2008176826A (ja) | 記憶装置 | |
KR20110074644A (ko) | 불휘발성 반도체 메모리 장치 | |
JP2007220249A (ja) | 半導体記憶装置 | |
US9142300B2 (en) | Memory system including nonvolatile memory | |
KR20140065935A (ko) | 반도체 장치 및 이의 동작 방법 | |
JP2014137833A (ja) | 半導体メモリ及び誤り訂正ビット数の出力方法 | |
KR20130077401A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
US10754566B2 (en) | Data storage device and data storage method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20100406 |