JP2008176486A

JP2008176486A - Design method for multi-power source integrated circuit, design support system for multi-power source integrated circuit and program

Info

Publication number: JP2008176486A
Application number: JP2007008256A
Authority: JP
Inventors: Masayuki Nakajima; 将行中島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-01-17
Filing date: 2007-01-17
Publication date: 2008-07-31

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method and system for acquiring a circuit in which at least two items of delay, power consumption and area are optimized by taking into consideration a plurality of power supply voltages during designing functions. <P>SOLUTION: The design support system of a multi-power source integrated circuit executes the performance analysis of delay or the like (step A4), and when any constraint is not satisfied, a floor plan and performance analysis result are input, and a voltage island is generated (step A6). Then, constraints (delay constraints, power consumption constraints, area constraints, and voltage island-related constraints of chip and each module) for the next operation composition are extracted from the floor plan, performance analytic result and voltage island (step A7), and re-executed from the operation composition (steps A2 and so on), and the optimal solution is searched. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、チップ上に電圧アイランドを有する多電源集積回路の設計方法、その設計支援システム及び設計支援プログラムに関する。 The present invention relates to a design method of a multi-power supply integrated circuit having a voltage island on a chip, a design support system thereof, and a design support program.

回路を複数のブロックに分割し、遅延制約、面積制約、消費電力制約（以下、これらを総称する場合、単に「制約」という。）等の様々な制約を満たしながら、ブロックの形状を決定し、ブロックを適切に配置するフロアプラニングは、従来、論理設計後の回路（ゲートレベルネットリスト）について行われてきた。 The circuit is divided into a plurality of blocks, and the shape of the block is determined while satisfying various constraints such as a delay constraint, an area constraint, and a power consumption constraint (hereinafter collectively referred to as “constraint”). Conventionally, floor planning for appropriately arranging blocks has been performed on a circuit (gate level netlist) after logic design.

フロアプラニングにより生成されたフロアプランについて、遅延、面積、消費電力などの性能解析を実行し、制約を違反する場合は、論理設計前の動作レベル（ＢｅｈａｖｉｏｒａｌＬｅｖｅｌ）やＲＴレベル（ＲｅｇｉｓｔｅｒＴｒａｎｓｆｅｒＬｅｖｅｌ）までフィードバックし、制約の違反がなくなるまで（設計収束するまで）、繰り返すことが行われている。 For floor plans generated by floor planning, performance analysis such as delay, area, power consumption, etc. is executed. If the constraint is violated, the operation level before logic design (Behavioral Level) or RT level (Register Transfer Level) It is fed back and repeated until there is no violation of the constraint (until the design converges).

しかしながら、近年の集積回路の大規模化、プロセスの微細化に伴い、上記の手順では、設計期間内に設計収束しないようになってきた。そこで、論理設計より初期の機能設計でフロアプラニングする手法が提案されている。 However, with the recent increase in scale of integrated circuits and miniaturization of processes, the above procedure has prevented the design from converging within the design period. In view of this, a method has been proposed in which floor planning is performed with functional design earlier than logical design.

例えば、特許文献１では、ＲＴレベルで回路を複数のブロックに分割し、各ブロックに適当な遅延モデルや面積モデルを与え、それらをもとにフロアプラニングを行う方法が開示されている。 For example, Patent Document 1 discloses a method in which a circuit is divided into a plurality of blocks at the RT level, an appropriate delay model or area model is given to each block, and floor planning is performed based on them.

特許文献２では、図３９に示すように、動作レベル、ＲＴレベル、ゲートレベル、レイアウトレベルの各レベルにおいて、回路を構成する各ブロック（特許文献２では「モジュール」と呼んでいる。以降、「ブロック」と「モジュール」は同義であるとする。）の遅延、面積、消費電力をパラメタとして与え、これらパラメタを制約としてフロアプラニングする方法が開示されている。また、フロアプラニングが出力するフロアプランについて、再度、遅延、面積、消費電力を見積もり、パラメタを更新し、制約を満たす（設計収束する）まで同じレベルで反復を繰り返すとされている。 In Patent Document 2, as shown in FIG. 39, each block constituting the circuit at each of the operation level, RT level, gate level, and layout level (referred to as “module” in Patent Document 2). “Block” and “module” are synonymous.) A delay, area, and power consumption are given as parameters, and a method of floor planning is disclosed using these parameters as constraints. For the floor plan output by floor planning, the delay, area, and power consumption are estimated again, the parameters are updated, and the iteration is repeated at the same level until the constraint is satisfied (design converges).

特許文献３では、動作レベル記述と動作合成制約を入力とし、動作合成、フロアプラニング後、遅延解析結果に基づいて、ブロック（特許文献３では「クラスタ」と呼んでいる。）を再作成、分割、併合する制約をフィードバックし、再度、動作合成、フロアプラニングを繰り返すことで、回路の遅延を最適化する方法が開示されている。 In Patent Literature 3, a behavior level description and behavioral synthesis constraints are input, and after behavioral synthesis and floorplanning, a block (called “cluster” in Patent Literature 3) is recreated and divided based on the delay analysis result. A method of optimizing circuit delay by feeding back constraints to be merged and repeating behavioral synthesis and floor planning again is disclosed.

また。市販の製品としては、アトレンタ社（Ａｔｒｅｎｔａ）の１Ｔｅａｍ−Ｉｍｐｌｅｍｅｎｔ（非特許文献１）が知られており、特許文献１とほぼ同様の機能を備えている。 Also. As a commercially available product, 1 Team-Implement (Non-Patent Document 1) manufactured by Alenta Inc. is known, and has almost the same function as Patent Document 1.

一方で、近年、需要が増加している携帯電話やＰＤＡ（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔ）など携帯機器の回路設計においては、低消費電力化が不可欠となっており、低消費電力設計手法の１つとして、電源電圧を複数供給し、回路の消費電力を最適化する多電源設計手法がよく用いられる。電源電圧を複数個扱う場合、図４０に示すような、低い電源電圧のブロックから高い電源電圧のブロックへ接続する配線間にはレベルシフタを挿入する等の回路内でのオーバヘッドを考慮する必要があるが、高性能を要求しないブロック（遅延制約が緩いブロック）については低い電源電圧を割り当てることで、消費電力の削減効果は非常に大きい。 On the other hand, in recent years, in the circuit design of portable devices such as mobile phones and PDAs (Personal Digital Assistants), for which demand is increasing, low power consumption is indispensable. As one of the low power consumption design methods, A multi-power supply design method is often used in which a plurality of power supply voltages are supplied and the power consumption of the circuit is optimized. When handling a plurality of power supply voltages, it is necessary to consider the overhead in the circuit such as inserting a level shifter between the wirings connecting the low power supply voltage block to the high power supply voltage block as shown in FIG. However, for a block that does not require high performance (a block with a loose delay constraint), a low power supply voltage is allocated, so that the effect of reducing power consumption is very large.

特許文献４では、論理設計後の配置処理において、遅延違反を起こしているゲートには高い電源電圧値を、そうでないゲートには低い電源電圧値を割り当て、さらには、高い電源電圧値のゲート同士、あるいは、低い電源電圧値のゲート同士をできるだけ近傍に配置する（電圧アイランドを生成する）ことで、レベルシフタ挿入などのオーバヘッドを最小化し、面積、遅延を考慮して、効率よく低消費電力化を実現する方法が開示されている。 In Patent Document 4, in a placement process after logic design, a high power supply voltage value is assigned to a gate causing a delay violation, a low power supply voltage value is assigned to a gate that does not, and gates having a high power supply voltage value are assigned to each other. Alternatively, by arranging the gates with low power supply voltage as close as possible (generating voltage islands), overhead such as level shifter insertion is minimized, and area and delay are taken into consideration, and power consumption is reduced efficiently. A method of realizing is disclosed.

特表２００４−５１３４３６号公報Japanese translation of PCT publication No. 2004-513436 特開平１０−１７１８５７号公報Japanese Patent Laid-Open No. 10-171857 特開２００４−２６５２２４号公報JP 2004-265224 A 特開２００２−２１５７０６号公報JP 2002-215706 A ＡＴＲＥＮＴＡ社「１Ｔｅａｍ−Ｉｍｐｌｅｍｅｎｔ」（http://www.atrenta.com/Links/Solutions_Prod_Implement.aspx）ATLENTA “1 Team-Implement” (http://www.atrenta.com/Links/Solutions_Prod_Implement.aspx)

しかしながら、上記特許文献１〜３、非特許文献１のような従来技術でのフロアプラニングや、設計収束するまでのフローを繰り返す回路設計手法では、特許文献４のような、複数の電源電圧を扱うことができないため、低消費電力化の効果が小さいという問題点がある。実際、携帯電話やＰＤＡなど携帯機器のような回路設計においては、消費電力がクリティカルになるため、レイアウト時に、通常の電源電圧に加えて、より低い値の電源電圧を新たに用いることが多いが、上記特許文献１〜３、非特許文献１の技術では複数の電源電圧を扱うことができないという問題点がある。 However, the floor planning in the prior art such as Patent Documents 1 to 3 and Non-Patent Document 1 and the circuit design method that repeats the flow until the design converges handle a plurality of power supply voltages as in Patent Document 4. Therefore, there is a problem that the effect of reducing power consumption is small. In fact, in circuit designs such as portable devices such as mobile phones and PDAs, power consumption becomes critical, so in addition to the normal power supply voltage, a lower power supply voltage is often newly used during layout. The techniques of Patent Documents 1 to 3 and Non-Patent Document 1 have a problem that a plurality of power supply voltages cannot be handled.

特許文献４は、レイアウト設計の配置処理についてのみ記載しているが、より抽象度の高い機能設計段階での多電源設計手法は未だ確立されていないのが現状である。 Patent Document 4 describes only layout design layout processing, but the current situation is that a multi-power supply design method at a higher-level function design stage has not yet been established.

［発明の目的］
本発明は、上記した事情に鑑みてなされたものであって、その目的とするところは、機能設計の段階で、複数の電源電圧の採用を考慮し、集積回路全体の最適化を達成することのできる多電源集積回路の設計方法、その設計支援システム及び設計支援プログラムを提供することである。 [Object of invention]
The present invention has been made in view of the above-described circumstances, and an object thereof is to achieve optimization of the entire integrated circuit in consideration of the use of a plurality of power supply voltages in the functional design stage. A multi-power supply integrated circuit design method, a design support system, and a design support program are provided.

本発明の第１の視点によれば、動作レベル記述と制約からＲＴレベル記述を生成する動作合成手段と、前記生成したＲＴレベル記述と制約からフロアプランを生成するフロアプランニング手段と、前記フロアプランと制約から、対象回路の性能解析を行う性能解析手段と、前記性能解析結果から特定された制約違反モジュールを含む領域に、所定の電源電圧値が適用される電圧アイランドを生成する電圧アイランド生成手段と、前記性能解析結果と、前記電圧アイランドの生成データに基づいて、次の動作合成の制約を抽出する制約抽出手段と、を備え、前記制約抽出手段によって抽出された制約を前記動作合成手段にフィードバックすること、を特徴とする多電源集積回路の設計支援システムが提供される。 According to a first aspect of the present invention, behavioral synthesis means for generating an RT level description from behavior level descriptions and constraints, floorplanning means for generating a floorplan from the generated RT level descriptions and constraints, and the floorplan Performance analysis means for analyzing the performance of the target circuit from the constraints, and voltage island generation means for generating a voltage island to which a predetermined power supply voltage value is applied in a region including the constraint violation module identified from the performance analysis result And a constraint extraction unit that extracts a next behavioral synthesis constraint based on the performance analysis result and the voltage island generation data, and the constraint extracted by the constraint extraction unit is stored in the behavioral synthesis unit. A design support system for a multi-power supply integrated circuit is provided.

本発明の第２の視点によれば、コンピュータを用いた多電源集積回路の設計方法であって、前記コンピュータが、入力された動作レベル記述と制約からＲＴレベル記述を生成する動作合成ステップと、前記コンピュータが、前記生成したＲＴレベル記述と制約からフロアプランを生成するフロアプラン生成ステップと、前記コンピュータが、前記フロアプランと制約から、対象回路の性能解析を行う性能解析ステップと、前記コンピュータが、前記性能解析結果から特定された制約違反モジュールを含む領域に、所定の電源電圧値が適用される電圧アイランドを生成する電圧アイランド生成ステップと、前記コンピュータが、前記性能解析結果と、前記電圧アイランドの生成データに基づいて、次の動作合成の制約を抽出する制約抽出ステップと、を含み、前記制約抽出ステップによって抽出された制約を前記動作合成ステップにフィードバックすること、を特徴とする多電源集積回路の設計方法が提供される。 According to a second aspect of the present invention, there is provided a multi-power supply integrated circuit design method using a computer, wherein the computer generates an RT level description from the input behavior level description and constraints, A floor plan generating step in which the computer generates a floor plan from the generated RT level description and constraints; a performance analysis step in which the computer performs a performance analysis of a target circuit from the floor plan and constraints; A voltage island generating step of generating a voltage island to which a predetermined power supply voltage value is applied to a region including a constraint violation module identified from the performance analysis result; and the computer is configured to output the performance analysis result and the voltage island. Constraint extraction step that extracts the next behavioral synthesis constraint based on the generated data When, wherein the feeding back constraints extracted by the constraint extraction step to the behavior synthesis step, a method of designing a multi-power supply integrated circuit according to claim is provided.

本発明の第３の視点によれば、機能設計段階の回路の性能解析結果から特定された制約違反モジュールを含む領域に、所定の電源電圧値が適用される電圧アイランドを作成する電圧アイランド生成手段と、前記性能解析結果と、前記電圧アイランドの生成データに基づいて、次の動作合成の制約を抽出する制約抽出手段と、の双方として、コンピュータを機能させること、を特徴とする多電源集積回路の設計支援プログラムが提供される。 According to the third aspect of the present invention, voltage island generation means for creating a voltage island to which a predetermined power supply voltage value is applied in a region including a constraint violation module identified from the performance analysis result of the circuit at the functional design stage. And a constraint extraction means for extracting the next behavioral synthesis constraint based on the performance analysis result and the voltage island generation data, and a multi-power supply integrated circuit, Design support programs are provided.

本発明によれば、複数の電源電圧の供給により、消費電力、遅延、面積の各観点で最適化された回路を短期間で得ることが可能となる。その理由は、電圧アイランドを設けるとともに、電圧アイランドの設置による影響（制約）を動作合成工程にフィードバックするようにしたことにある。 According to the present invention, a circuit optimized in terms of power consumption, delay, and area can be obtained in a short period of time by supplying a plurality of power supply voltages. The reason is that the voltage island is provided and the influence (constraint) due to the installation of the voltage island is fed back to the behavioral synthesis process.

続いて、本発明を実施するための最良の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施実施形態に係る多電源集積回路の設計支援システムの構成を表したブロック図である。図１を参照すると、本実施形態に係る多電源集積回路の設計支援システムは、プログラム制御により動作するデータ処理装置１００と、記憶装置２００と、入力装置３００と、出力装置４００とから構成されている。 Next, the best mode for carrying out the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a multi-power supply integrated circuit design support system according to the first embodiment of the present invention. Referring to FIG. 1, the design support system for a multi-power supply integrated circuit according to this embodiment includes a data processing device 100 that operates under program control, a storage device 200, an input device 300, and an output device 400. Yes.

データ処理装置１００は、動作合成手段１１０と、フロアプラニング手段１２０と、性能解析手段１３０と、電圧アイランド生成手段１４０と、制約抽出手段１５０とを備えている。前記各手段は、例えば、後記する動作合成処理、フロアプラニング処理等を実行するコンピュータプログラムによって実現される。 The data processing apparatus 100 includes behavioral synthesis means 110, floor planning means 120, performance analysis means 130, voltage island generation means 140, and constraint extraction means 150. Each means is realized by, for example, a computer program that executes behavioral synthesis processing, floor planning processing, and the like described later.

記憶装置２００は、動作レベル記述記憶部２１０と、ＲＴレベル記述記憶部２２０と、フロアプラン記憶部２３０と、性能解析結果記憶部２４０と、電圧アイランド記憶部２５０と、制約記憶部２６０とを備えている。 The storage device 200 includes a behavior level description storage unit 210, an RT level description storage unit 220, a floor plan storage unit 230, a performance analysis result storage unit 240, a voltage island storage unit 250, and a constraint storage unit 260. ing.

続いて、データ処理装置１００に備えられた各処理手段の詳細について説明する。 Next, details of each processing means provided in the data processing apparatus 100 will be described.

動作合成手段１１０は、動作レベル記述記憶部２１０に記憶された動作レベル記述（図３参照）に対し、制約記憶部２６０に記憶された遅延、消費電力、面積等の制約を満たすように動作合成を実行する。動作合成はいくつかの処理単位毎に行われ、１回の合成単位を１モジュールとする。動作合成が終了すると、動作合成手段１１０は、ＲＴレベル（レジスタ転送レベル）記述を、ＲＴレベル記述記憶部２２０に記憶する。 The behavioral synthesis means 110 performs behavioral synthesis so that the behavior level description (see FIG. 3) stored in the behavior level description storage unit 210 satisfies the constraints such as delay, power consumption, and area stored in the constraint storage unit 260. Execute. The behavioral synthesis is performed every several processing units, and one synthesis unit is regarded as one module. When the behavioral synthesis ends, the behavioral synthesis unit 110 stores the RT level (register transfer level) description in the RT level description storage unit 220.

フロアプラニング手段１２０は、ＲＴレベル記述記憶部２２０に記憶された各モジュールにおけるＲＴレベル記述に対し、制約記憶部２６０に記憶された遅延、消費電力、面積などの制約を満たすようにフロアプラニングを実行することで、各モジュールの形状を決定・配置し、必要に応じて各モジュール間の配線経路を決定等を行う。また、フロアプラニング手段１２０は、電源電圧が低いモジュールから電源電圧が高いモジュールへの配線については回路が誤動作しないよう、レベルシフタの挿入処理も行う。フロアプラニング手段１２０によって生成されたフロアプランは、フロアプラン記憶部２３０に記憶される。 The floor planning unit 120 executes floor planning for the RT level description in each module stored in the RT level description storage unit 220 so as to satisfy the constraints such as delay, power consumption, and area stored in the constraint storage unit 260. Thus, the shape of each module is determined and arranged, and the wiring path between the modules is determined as necessary. The floor planning unit 120 also performs level shifter insertion processing so that the circuit does not malfunction when wiring from a module with a low power supply voltage to a module with a high power supply voltage. The floor plan generated by the floor planning unit 120 is stored in the floor plan storage unit 230.

性能解析手段１３０は、フロアプラン記憶部２３０に記憶されたフロアプランから遅延解析、消費電力解析、面積解析を行い、制約記憶部２６０に記憶された遅延、消費電力、面積などの制約を満たしているか否かの判定を行う。性能解析手段１３０は、判定の結果を含めた、遅延解析結果、消費電力結果、面積解析結果を性能解析結果記憶部２４０に記憶する。 The performance analysis unit 130 performs delay analysis, power consumption analysis, and area analysis from the floor plan stored in the floor plan storage unit 230, and satisfies the constraints such as delay, power consumption, and area stored in the constraint storage unit 260. It is determined whether or not there is. The performance analysis unit 130 stores the delay analysis result, the power consumption result, and the area analysis result including the determination result in the performance analysis result storage unit 240.

電圧アイランド生成手段１４０は、フロアプラン記憶部２３０に記憶されたフロアプラン、性能解析結果記憶部２４０に記憶された性能解析結果を入力として、制約違反を起こしているモジュールを対象として電圧アイランド生成処理を実行する。 The voltage island generation unit 140 receives the floor plan stored in the floor plan storage unit 230 and the performance analysis result stored in the performance analysis result storage unit 240 as input, and performs voltage island generation processing for the module causing the constraint violation. Execute.

電圧アイランド生成処理では、制約違反を起こしているモジュールを覆う領域について、領域内に含まれるモジュールの電源電圧の変更を行う電圧アイランドの生成処理が行われる。例えば、遅延違反パスを改善する場合、あるいは、面積を小さくする場合は、電源電圧値をより高い値に割り当てることにより改善が図られる。また、消費電力を削減する場合は、電源電圧値をより低い値に割り当てることにより改善が図られる。このとき、電圧アイランド生成手段１４０は、多電源対応による集積回路全体のオーバヘッドが最小化するように電圧アイランドの対象領域を設定する。 In the voltage island generation process, a voltage island generation process for changing the power supply voltage of the module included in the area is performed for the area covering the module causing the constraint violation. For example, when the delay violation path is improved or the area is reduced, the improvement can be achieved by assigning the power supply voltage value to a higher value. Moreover, when reducing power consumption, improvement is achieved by assigning the power supply voltage value to a lower value. At this time, the voltage island generation unit 140 sets the target area of the voltage island so that the overhead of the entire integrated circuit corresponding to the multiple power supplies is minimized.

電圧アイランド生成手段１４０によって作成された電圧アイランド（データ）は、電圧アイランド記憶部２５０に記憶される。この電圧アイランド（データ）には、アイランド内で使用する共通の電源電圧値、および、アイランド内モジュールが少なくとも含まれるものとする。 The voltage island (data) created by the voltage island generating means 140 is stored in the voltage island storage unit 250. This voltage island (data) includes at least a common power supply voltage value used in the island and an in-island module.

制約抽出手段１５０は、フロアプラン記憶部２３０のフロアプラン、性能解析結果記憶部２４０の性能解析結果（遅延解析結果、消費電力解析結果、面積解析結果）、及び、電圧アイランド記憶部２５０の電圧アイランド（データ）を入力とし、チップ及び各モジュールについて、動作合成手段１１０の次の動作合成のための各種制約（遅延制約、消費電力制約、面積制約など）を制約記憶部２６０に出力する。 The constraint extraction unit 150 includes a floor plan of the floor plan storage unit 230, a performance analysis result (delay analysis result, power consumption analysis result, area analysis result) of the performance analysis result storage unit 240, and a voltage island of the voltage island storage unit 250. (Data) is input, and various constraints (delay constraint, power consumption constraint, area constraint, etc.) for the next behavioral synthesis of the behavioral synthesis unit 110 are output to the constraint storage unit 260 for the chip and each module.

このとき、電圧アイランドに関する制約としては、性能解析結果から算出した遅延制約、消費電力制約、面積制約とともに、電圧アイランドの電源電圧値及び対象モジュール名が含まれる。 At this time, the constraints on the voltage island include the power supply voltage value of the voltage island and the name of the target module, as well as the delay constraint, power consumption constraint, and area constraint calculated from the performance analysis result.

また、電圧アイランドに含まれるモジュールについても、モジュールの電源電圧値の変更を考慮して、性能解析結果から算出した遅延制約、消費電力制約、面積制約等のモジュールに関する制約が更新される。 In addition, for modules included in the voltage island, the constraints on the modules such as the delay constraint, the power consumption constraint, and the area constraint calculated from the performance analysis result are updated in consideration of the change in the power supply voltage value of the module.

また、電圧アイランド化によって、２回目のフロアプラニングでは、低電圧モジュールから高電圧モジュールへ接続するモジュール間の配線中にレベルシフタを挿入する必要が生じる。このレベルシフタの挿入数を抑えるために、該当するモジュールの端子数に関する制約（最小化或いは上限）も、制約記憶部２６０に記憶される。 In addition, due to the voltage islanding, in the second floor planning, it is necessary to insert a level shifter in the wiring between the modules connected from the low voltage module to the high voltage module. In order to suppress the number of level shifters inserted, constraints (minimization or upper limit) regarding the number of terminals of the corresponding module are also stored in the constraint storage unit 260.

上記のように前記電圧アイランドを設けたことによる影響を加味して抽出された制約記憶部２６０の制約は、動作合成手段１１０へフィードバックされ、再度、動作合成、フロアプラニングの際に参照される。 The constraints stored in the constraint storage unit 260 extracted in consideration of the effect of providing the voltage island as described above are fed back to the behavioral synthesis unit 110 and are referred to again during behavioral synthesis and floor planning.

入力装置３００は、動作レベル記述や制約を記憶装置２００に転送する際に使用されるキーボードや各種記憶ドライブ等の装置である。 The input device 300 is a device such as a keyboard and various storage drives used when transferring behavior level descriptions and restrictions to the storage device 200.

出力装置４００は、フロアプラン記憶部２３０からのフロアプラン結果、性能解析結果記憶部２４０からの各性能解析結果を出力する。 The output device 400 outputs the floor plan result from the floor plan storage unit 230 and each performance analysis result from the performance analysis result storage unit 240.

続いて、上記多電源集積回路の設計支援システムを用いて行う多電源集積回路の設計方法について、図面を参照して詳細に説明する。図２は、本発明に係る多電源集積回路の設計方法の大まかな流れを表したフローチャートである。 Next, a multi-power supply integrated circuit design method performed using the multi-power supply integrated circuit design support system will be described in detail with reference to the drawings. FIG. 2 is a flowchart showing a rough flow of a method for designing a multi-power supply integrated circuit according to the present invention.

図２を参照すると、まず、設計者により入力装置３００から、動作レベル記述、制約の入力が行われると、データ処理装置１００は、これらを記憶装置２００の動作レベル記述記憶部２１０及び制約記憶部２６０に転送する（ステップＡ１）。 Referring to FIG. 2, first, when the designer inputs behavior level descriptions and constraints from the input device 300, the data processing device 100 stores them in the behavior level description storage unit 210 and the constraint storage unit of the storage device 200. 260 (step A1).

次に、データ処理装置１００は、動作レベル記述記憶部２１０及び制約記憶部２６０に記憶された動作レベル記述、動作合成制約に対して動作合成手段１１０を用いて動作合成処理を実行する（ステップＡ２）。データ処理装置１００は、この動作合成の過程で生成される各モジュールにおけるＲＴレベル記述を記憶装置２００のＲＴレベル記述記憶部２２０に記憶する。 Next, the data processing apparatus 100 executes behavioral synthesis processing using the behavioral synthesis unit 110 for the behavioral level description and behavioral synthesis constraints stored in the behavioral level description storage unit 210 and the constraint storage unit 260 (step A2). ). The data processing apparatus 100 stores the RT level description in each module generated in the behavioral synthesis process in the RT level description storage unit 220 of the storage device 200.

次に、データ処理装置１００は、ＲＴレベル記述記憶部２２０に記憶されたＲＴレベル記述の各モジュールに対して、フロアプラニング手段１２０を用いて、制約を満たすようフロアプラニング処理を実行する（ステップＡ３）。データ処理装置１００は、このフロアプラニングの過程で生成されるフロアプランを記憶装置２００のフロアプラン記憶部２３０に記憶する。 Next, the data processing apparatus 100 uses the floor planning unit 120 to perform floor planning processing on each module of the RT level description stored in the RT level description storage unit 220 so as to satisfy the constraints (step A3). ). The data processing device 100 stores the floor plan generated in the process of floor planning in the floor plan storage unit 230 of the storage device 200.

次に、データ処理装置１００は、フロアプラン記憶部２３０に記憶されたフロアプランに対して、性能解析手段１３０を用いて、遅延解析、消費電力解析、面積解析の性能解析処理を実行する（ステップＡ４）。 Next, the data processing apparatus 100 performs performance analysis processing of delay analysis, power consumption analysis, and area analysis on the floor plan stored in the floor plan storage unit 230 using the performance analysis unit 130 (step) A4).

次に、データ処理装置１００は、上記性能解析結果に対して、制約記憶部２６０に記憶された制約を満たしているか否か判定を行う（ステップＡ５）。ここで、制約を満たしていない場合、データ処理装置１００は、性能解析の過程で生成される各結果（遅延、消費電力、面積）に判定結果を加えて記憶装置２００の性能解析結果記憶部２４０に記憶する。 Next, the data processing device 100 determines whether or not the constraint stored in the constraint storage unit 260 is satisfied with respect to the performance analysis result (step A5). Here, when the constraint is not satisfied, the data processing apparatus 100 adds the determination result to each result (delay, power consumption, area) generated in the performance analysis process, and the performance analysis result storage unit 240 of the storage device 200. To remember.

次に、データ処理装置１００は、上記フロアプラン、判定後の性能解析結果に基づき、電圧アイランド生成手段１４０を用いて、電圧アイランド生成処理を実行する（ステップＡ６）。電圧アイランド生成処理は、制約違反を起こしているモジュールを覆う領域を設定し、該領域内に含まれるモジュールの電源電圧を変更することによって行われる。データ処理装置１００は、電圧アイランド生成処理によって作成した電圧アイランド（データ）を、記憶装置２００の電圧アイランド記憶部２５０に記憶する。 Next, the data processing apparatus 100 executes voltage island generation processing using the voltage island generation means 140 based on the floor plan and the performance analysis result after determination (step A6). The voltage island generation process is performed by setting an area that covers a module that has caused a constraint violation and changing the power supply voltage of the module included in the area. The data processing device 100 stores the voltage island (data) created by the voltage island generation processing in the voltage island storage unit 250 of the storage device 200.

次に、データ処理装置１００は、上記フロアプラン、性能解析結果、電圧アイランド（データ）に基づいて、制約抽出手段１５０を用いて、動作合成手段１１０による次の動作合成のための制約を抽出する（ステップＡ７）。抽出された新しい制約は、記憶装置２００の制約記憶部２６０に記憶される。 Next, the data processing apparatus 100 extracts a constraint for the next behavioral synthesis by the behavioral synthesis unit 110 using the constraint extraction unit 150 based on the floor plan, the performance analysis result, and the voltage island (data). (Step A7). The extracted new constraint is stored in the constraint storage unit 260 of the storage device 200.

次に、データ処理装置１００は、抽出した制約を動作合成手段１１０にフィードバックし、再度動作合成処理を行う（ステップＡ２）。以降、データ処理装置１００は、同様にフロアプラニング処理、性能解析処理を行い、制約を満たすまで一連の処理を繰り返す（ステップＡ５）。 Next, the data processing apparatus 100 feeds back the extracted constraints to the behavioral synthesis means 110 and performs behavioral synthesis processing again (step A2). Thereafter, the data processing apparatus 100 similarly performs floor planning processing and performance analysis processing, and repeats a series of processing until the constraints are satisfied (step A5).

最後に、制約を満たした場合（ステップＡ５のＹＥＳ）、データ処理装置１００は、フロアプラン、性能解析結果を記憶装置２００から出力装置４００へ転送し、出力する（ステップＡ８）。 Finally, when the constraint is satisfied (YES in step A5), the data processing device 100 transfers the floor plan and performance analysis result from the storage device 200 to the output device 400 and outputs them (step A8).

以上のとおり、本実施形態に係る多電源集積回路の設計支援システムは、動作合成手段、フロアプラニング手段、性能解析手段に加え、性能解析結果からの電圧アイランド生成手段、及び、制約抽出手段を備えて構成されているため、複数の電源電圧を考慮した適切な制約を抽出することが可能である。そして、この制約をフィードバックし、一連の処理（動作合成、フロアプラニング、性能解析、電圧アイランド生成、制約抽出）を繰り返すことにより、単一の電源電圧を使用した場合と比較して、少なくとも電圧アイランドに含まれるモジュールの諸特性が向上することとなり、遅延、消費電力、面積に関し、より最適化された回路を得ることが可能である。また、２回目以降の動作合成、フロアプラニングは前回の制約から更新されたモジュールのみを対象としているため、チップ全体について、動作合成、フロアプラニングを実行する場合と比較して、設計期間を短縮することが可能である。 As described above, the design support system for the multi-power supply integrated circuit according to the present embodiment includes the voltage island generation unit and the constraint extraction unit from the performance analysis result in addition to the behavioral synthesis unit, the floor planning unit, and the performance analysis unit. Therefore, it is possible to extract an appropriate constraint considering a plurality of power supply voltages. This constraint is fed back and a series of processes (behavioral synthesis, floor planning, performance analysis, voltage island generation, constraint extraction) are repeated, so that at least the voltage island is compared with the case where a single power supply voltage is used. As a result, various characteristics of the module included in the circuit are improved, and a more optimized circuit with respect to delay, power consumption, and area can be obtained. In addition, since the second and subsequent behavioral synthesis and floor planning are only for modules that have been updated from the previous constraints, the design period is shortened compared to the case where behavioral synthesis and floor planning are performed for the entire chip. It is possible.

続いて、本発明による回路の最適化処理の詳細について、簡単な事例を挙げてより具体的に説明する。以下、実施例１は、本発明に係る多電源集積回路の設計支援システムを用いて、遅延制約を違反するパスを改善し、かつ、チップ面積の最適化を試みた例である。 Next, the details of the circuit optimization processing according to the present invention will be described more specifically with a simple example. The first embodiment is an example in which the path that violates the delay constraint is improved and the chip area is optimized by using the multi-power supply integrated circuit design support system according to the present invention.

実施例１では、高電圧側の電源電圧値をＨｉｇｈ値とし、低電圧側の電源電圧値をＬｏｗ値として表す。動作合成から性能解析までの１回目のフローでは、すべてのモジュールの電源電圧値としてＬｏｗ値が設定されているものとする。 In the first embodiment, the power supply voltage value on the high voltage side is represented as a High value, and the power supply voltage value on the low voltage side is represented as a Low value. In the first flow from behavioral synthesis to performance analysis, it is assumed that Low values are set as power supply voltage values for all modules.

図３は、設計者より入力される動作レベル記述の一例である。同図に示す動作レベル記述は、１４個の関数（ｆｕｎｃ＿１、ｆｕｎｃ＿２、…、ｆｕｎｃ＿１４）を含んで構成され、各関数が、ＲＴレベルでのモジュール１〜１４にそれぞれ対応するものとする。 FIG. 3 is an example of the behavior level description input by the designer. The behavior level description shown in the figure includes 14 functions (func_1, func_2,..., Func_14), and each function corresponds to each of the modules 1 to 14 at the RT level.

図４は、設計者より入力される初期制約であり、また、チップの電源電圧値、消費電力、面積（最大面積、使用率）、クロック（動作周波数）等が、電源電圧（パラメタ）制約、（消費）電力制約、面積制約、遅延制約として、制約記憶部２６０に記憶されている。 FIG. 4 shows initial constraints input by the designer, and the power supply voltage value, power consumption, area (maximum area, usage rate), clock (operating frequency), etc. of the chip are power supply voltage (parameter) constraints, (Consumption) Stored in the constraint storage unit 260 as power constraints, area constraints, and delay constraints.

図５は、図３の動作レベル記述から生成したＲＴレベルでのモジュール、及び、モジュール間の接続情報を示している。この後に、フロアプラニング手段１２０により、ＲＴレベル記述、及び、制約記憶部２６０から取得した制約に基づき、各モジュールの形状の決定、配置が行われる。また必要に応じて、各モジュール間の配線経路の決定も行われる。フロアプラニング手段１２０によって生成されたフロアプランはフロアプラン記憶部２３０に記憶される。 FIG. 5 shows modules at the RT level generated from the behavior level description of FIG. 3 and connection information between the modules. Thereafter, the floor planning unit 120 determines and arranges the shape of each module based on the RT level description and the constraints acquired from the constraint storage unit 260. In addition, a wiring path between the modules is determined as necessary. The floor plan generated by the floor planning unit 120 is stored in the floor plan storage unit 230.

図６は、上記フロアプラニング手段１２０によるフロアプラニング実行結果を示す。 FIG. 6 shows a floor planning execution result by the floor planning means 120.

図７は、図６に例示したフロアプラン及び制約記憶部２６０から取得した遅延制約を入力とした場合の性能解析手段１３０による遅延解析結果の例である。図７を参照すると、遅延解析結果には各モジュール内パスの遅延時間、モジュール間パスの遅延時間等が記述されている。 FIG. 7 is an example of a delay analysis result by the performance analysis unit 130 when the delay constraint acquired from the floor plan and constraint storage unit 260 illustrated in FIG. 6 is input. Referring to FIG. 7, the delay analysis result describes a delay time of each intra-module path, a delay time of an inter-module path, and the like.

図８、図９は、図６に例示したフロアプラン及び制約記憶部２６０から取得した消費電力制約又は面積制約を入力とした場合の性能解析手段１３０による消費電力解析結果、面積解析結果の例である。図８、図９を参照すると、それぞれ各モジュールの消費電力、面積と、その合計値が算出されている。 8 and 9 are examples of power consumption analysis results and area analysis results by the performance analysis unit 130 when the power consumption constraint or area constraint acquired from the floor plan and constraint storage unit 260 illustrated in FIG. 6 is input. is there. Referring to FIG. 8 and FIG. 9, the power consumption, area, and total value of each module are calculated.

次に、これらの性能解析結果が、性能解析手段１３０により、制約を満たしているかの判定が行われる。図１０、図１１、図１２はそれぞれ、図７、図８、図９の遅延解析結果、消費電力解析結果、面積解析結果に判定結果を追加した例である。 Next, the performance analysis unit 130 determines whether these performance analysis results satisfy the constraints. FIGS. 10, 11, and 12 are examples in which determination results are added to the delay analysis results, the power consumption analysis results, and the area analysis results of FIGS. 7, 8, and 9, respectively.

図１３は、図６のフロアプランに、図１０の遅延解析結果から特定した遅延違反パスを表示した例である。本実施例では、図１０のとおりモジュール５からモジュール１１へのパス１が遅延違反を起こしており、遅延解消とチップ面積の最適化を達成することを考える。 FIG. 13 is an example in which the delay violation path identified from the delay analysis result of FIG. 10 is displayed on the floor plan of FIG. In the present embodiment, it is considered that the path 1 from the module 5 to the module 11 causes a delay violation as shown in FIG. 10 to achieve the delay elimination and the optimization of the chip area.

ここで、図６のフロアプラン、図７の遅延制約を入力として、電圧アイランド作成手段１４０により、電圧アイランド作成処理を実行する。図１４は、上記遅延違反が生じているモジュール５、モジュール１１を覆う矩形領域を電圧アイランドとした状態を表した図である。 Here, with the floor plan of FIG. 6 and the delay constraint of FIG. 7 as inputs, the voltage island creation unit 140 executes voltage island creation processing. FIG. 14 is a diagram showing a state where the rectangular area covering the module 5 and the module 11 in which the delay violation occurs is a voltage island.

図１５は、上記図１４の電圧アイランド（データ）の例であり、電圧アイランド毎に、使用電圧（電源電圧値）と、対象モジュールを指定可能となっている。図１５の例では、
、図１４の矩形領域に含まれるモジュール５、モジュール６、モジュール１０、モジュール１１を対象とし、電源電圧値としてＨｉｇｈ値を設定した電圧アイランドが定義されている（高電圧アイランド化）。 FIG. 15 is an example of the voltage island (data) in FIG. 14. For each voltage island, a use voltage (power supply voltage value) and a target module can be designated. In the example of FIG.
, A voltage island in which a high value is set as a power supply voltage value is defined for the module 5, module 6, module 10, and module 11 included in the rectangular area of FIG. 14 (high voltage islanding).

図１６は、図６のフロアプラン、図１０〜図１２の性能解析結果、図１５の電圧アイランド（データ）を入力として、制約抽出手段１５０により、次の動作合成に適用する制約を抽出した例である。 FIG. 16 shows an example in which the constraints to be applied to the next behavioral synthesis are extracted by the constraint extraction means 150 using the floor plan of FIG. 6, the performance analysis results of FIGS. 10 to 12 and the voltage island (data) of FIG. It is.

・チップの制約（消費電力制約、面積制約、遅延制約）
チップの消費電力制約は、性能解析結果の消費電力解析結果（３４５ｍＷ）に対し、電圧アイランド化による消費電力増分（＋２００ｍＷ）を考慮して算出した（３４５ｍＷ＋２００ｍＷ≒５５０ｍＷ）ものである。また、チップの面積制約（最大面積、使用率）は、性能解析結果の面積解析結果から電圧アイランド化のレベルシフタ挿入による面積増分を考慮して算出されるが、本実施例では面積解析結果の使用率が６９．８％であり、初期制約（図４）の７０％に接近しているため７０％のままとする。チップの遅延制約も初期制約（図４）から変更していない。 -Chip constraints (power consumption constraints, area constraints, delay constraints)
The power consumption constraint of the chip is calculated (345 mW + 200 mW≈550 mW) with respect to the power consumption analysis result (345 mW) of the performance analysis result in consideration of the power consumption increase (+200 mW) due to voltage islanding. The chip area constraint (maximum area, usage rate) is calculated from the area analysis result of the performance analysis result in consideration of the area increment due to the voltage islanding level shifter insertion. In this embodiment, the area analysis result is used. The rate is 69.8%, which is close to 70% of the initial constraint (FIG. 4), so it remains 70%. The chip delay constraint is not changed from the initial constraint (FIG. 4).

・電圧アイランドの制約（電源電圧値、消費電力制約、対象モジュール名）
次の動作合成に適用する制約では、電圧アイランドに関する制約が追加される。電圧アイランドの制約では、電圧アイランド内で使用する電源電圧値（Ｈｉｇｈ）、消費電力制約（３６０ｍＷ）、アイランドを構成するモジュール名が抽出される。消費電力制約は、性能解析結果の消費電力解析結果（図１１参照）から、電圧アイランド化による消費電力増分を考慮して（モジュール５、６、１０、１１の消費電力がそれぞれ４０ｍＷから９０ｍＷに増大すると算出され、その合計は３６０ｍＷとなる。）算出する。・ Voltage island restrictions (power supply voltage value, power consumption restriction, target module name)
In the constraint applied to the next behavioral synthesis, a constraint on the voltage island is added. In the voltage island constraint, the power supply voltage value (High) used in the voltage island, the power consumption constraint (360 mW), and the names of modules constituting the island are extracted. As for the power consumption constraint, the power consumption analysis result (see FIG. 11) of the performance analysis result is taken into account, and the power consumption increase due to voltage islanding is considered (the power consumption of modules 5, 6, 10 and 11 is increased from 40 mW to 90 mW, respectively) Then, the total is 360 mW.)

・各モジュールの制約（電源電圧値、消費電力制約、面積制約、入力端子数制約、出力端子数制約、入力端子遅延制約、出力端子遅延制約）
図１６の網かけ部分が、制約の更新が行われた箇所を表しており、モジュール５、６、１０、１１と（電圧アイランド化）と、モジュール２（モジュール６の入力端子数削減）に、制約の更新が行われている。各モジュールの制約における電源電圧値は、初期制約（図４）及び図１５の電圧アイランド（データ）を用いて設定される。また、各モジュールの消費電力制約は、性能解析結果の消費電力解析結果を利用することができる。その上で、電圧アイランド内モジュールについては、先に述べたとおり、電圧アイランド化による電力の増大が考慮される。各モジュールの面積制約は、図９の面積解析結果が直接代入されている。 -Restriction of each module (power supply voltage value, power consumption restriction, area restriction, input terminal number restriction, output terminal number restriction, input terminal delay restriction, output terminal delay restriction)
The shaded portions in FIG. 16 represent the places where the constraints have been updated. Modules 5, 6, 10, and 11 (voltage islanding) and module 2 (the number of input terminals of module 6 are reduced) Constraint updates have been made. The power supply voltage value in the constraint of each module is set using the initial constraint (FIG. 4) and the voltage island (data) in FIG. Further, the power consumption constraint of each module can use the power consumption analysis result of the performance analysis result. In addition, for the in-voltage island module, as described above, an increase in power due to voltage islanding is considered. The area analysis result of FIG. 9 is directly substituted for the area constraint of each module.

制約抽出手段１５０は、更に、各モジュールの入力端子数制約、出力端子数制約を追加する。入力端子数制約、出力端子数制約は、レベルシフタの挿入による遅延、消費電力、面積の増加を軽減するために抽出される。電源電圧値が低いモジュールから高いモジュールへ接続する配線間には、回路を誤動作させないために、レベルシフタを追加挿入する必要がある。本実施例では、面積解析結果から、当初から使用率がほぼ制約と同じであり（制約７０％のところ、解析結果が６９．８％）、レベルシフタ挿入による面積増加を抑えるために、モジュール６について入力端子数を３本から２本に削減する制約が追加されている。これに対応して、モジュール６の前段のモジュール（モジュール２）で複数個の出力端子からモジュール６の複数個の入力端子に接続しているため、出力端子数を削減する制約が追加されている。 The constraint extraction unit 150 further adds a constraint on the number of input terminals and a constraint on the number of output terminals of each module. The restrictions on the number of input terminals and the number of output terminals are extracted in order to reduce delay, power consumption, and area increase due to the insertion of the level shifter. In order to prevent malfunction of the circuit, it is necessary to additionally insert a level shifter between the wirings connecting the module having a low power supply voltage value to the module having a high power supply voltage value. In this embodiment, the usage rate is almost the same as the restriction from the beginning based on the area analysis result (the analysis result is 69.8% when the restriction is 70%). In order to suppress the area increase due to the insertion of the level shifter, the module 6 A restriction for reducing the number of input terminals from three to two is added. Correspondingly, since the module (module 2) in the previous stage of the module 6 is connected to the plurality of input terminals of the module 6 from the plurality of output terminals, a restriction for reducing the number of output terminals is added. .

また、制約抽出手段１５０は、図１０の遅延解析結果から、電圧アイランドの境界モジュール、及び、併合するモジュールについても、各モジュールの入力端子遅延制約、出力端子遅延制約を抽出する。図１６の例では、モジュール５、モジュール６に入力端子遅延制約を、モジュール１０、モジュール１１に出力端子遅延制約を与えている。 Further, the constraint extraction unit 150 extracts the input terminal delay constraint and the output terminal delay constraint of each module for the voltage island boundary module and the merged module from the delay analysis result of FIG. In the example of FIG. 16, input terminal delay constraints are given to the modules 5 and 6, and output terminal delay constraints are given to the modules 10 and 11.

２回目の動作合成以降のフローでは、これらの制約を利用（フィードバック）して動作合成が行われる。動作合成は、すべてのモジュールを対象とするのではなく、電圧アイランド化に関連し制約に変更が生じたモジュールを対象とすることができる。本実施例では、モジュール２、モジュール５、モジュール６、モジュール１０、モジュール１１を２回目の動作合成の対象としている。これらのモジュールをフィードバックした制約下で動作合成を実行することで、新しいＲＴレベル記述がＲＴレベル記述記憶部２２０に記憶される。 In the flow after the second behavioral synthesis, behavioral synthesis is performed using (feedback) these constraints. Behavioral synthesis does not target all modules, but can target modules whose constraints have changed in relation to voltage islanding. In this embodiment, the module 2, the module 5, the module 6, the module 10, and the module 11 are targeted for the second behavioral synthesis. A new RT level description is stored in the RT level description storage unit 220 by performing behavioral synthesis under the constraint of feeding back these modules.

図１７は、上記新たに抽出された制約により動作合成を行った後の電圧アイランド内のモジュールの面積の変化を示す図である。モジュール５、モジュール１１は遅延違反を解除するため、面積の変化は顕著ではないが、モジュール６、モジュール１０は遅延違反ではないため、電源電圧値をＬｏｗ値から、Ｈｉｇｈ値に上げたことで、遅延に余裕ができ、１回目のフロー（図左側）と比較して面積が小さくなっている。 FIG. 17 is a diagram illustrating a change in the area of the module in the voltage island after behavioral synthesis is performed according to the newly extracted constraint. Since the module 5 and the module 11 cancel the delay violation, the change in the area is not remarkable. However, since the modules 6 and 10 are not the delay violation, the power supply voltage value is increased from the low value to the high value. There is a margin in the delay, and the area is smaller than the first flow (left side in the figure).

フロアプラニング手段１２０は、ＲＴレベル記述、および、これらの制約を入力として、フロアプラニング処理を実行し、各モジュールの形状を決定し、配置する。実際には、動作合成同様、電圧アイランドに関連するモジュール２、モジュール５、モジュール６、モジュール１０、モジュール１１のみを再配置し、これら以外のモジュールは１回目のフロアプランのまま固定し、移動しないこととすることができる。 The floor planning unit 120 receives the RT level description and these constraints as input and executes the floor planning process to determine and arrange the shape of each module. Actually, as with behavioral synthesis, only module 2, module 5, module 6, module 10, and module 11 related to voltage island are rearranged, and other modules are fixed as the first floor plan and do not move. Can be.

また、フロアプラニング手段１２０は、必要に応じて、各モジュール間の配線経路を決定するとともに、低電圧領域から電圧アイランドに至る配線間にレベルシフタを挿入する。 Further, the floor planning unit 120 determines a wiring path between the modules as necessary, and inserts a level shifter between the wirings extending from the low voltage region to the voltage island.

図１４のフロアプランの以下の配線間にレベルシフタが挿入され、最終的には、図１８のとおりとなる。
・モジュール１からモジュール５
・モジュール２からモジュール５
・モジュール２からモジュール６
・モジュール３からモジュール６ A level shifter is inserted between the following wirings of the floor plan of FIG. 14, and finally, it becomes as shown in FIG.
・ Module 1 to Module 5
・ Module 2 to Module 5
・ Module 2 to Module 6
・ Module 3 to Module 6

なお、図１８において、モジュール２とモジュール６間で挿入するレベルシフタ数は削減されている。図１９の左側は、入力端子数制約、出力端子数制約を課さないで動作合成、フロアプランニングを行った例であり、図１９の右側は、入力端子数制約、出力端子数制約を考慮した例である。右図では、入力端子数制約、出力端子数制約を課して動作合成、フロアプランニングを行った例である。モジュール６の入力端子数及びモジュール２の出力端子数をそれぞれ減少させたことにより、挿入するレベルシフタ数も２個から１個に減少する。 In FIG. 18, the number of level shifters inserted between the module 2 and the module 6 is reduced. The left side of FIG. 19 is an example in which behavioral synthesis and floor planning are performed without imposing input terminal number constraints and output terminal number constraints, and the right side of FIG. 19 is an example in consideration of input terminal number constraints and output terminal number constraints. It is. The right figure shows an example in which behavioral synthesis and floor planning are performed by imposing restrictions on the number of input terminals and the number of output terminals. By reducing the number of input terminals of module 6 and the number of output terminals of module 2, the number of level shifters to be inserted is reduced from two to one.

その後、更に、性能解析手段１３０によって、新しい制約及びフロアプランを入力として性能解析処理が実行され、制約を満たしているか否かの判定が行われる。図２０、図２１、図２２は、それぞれ２回目のフローを経た後の遅延解析結果、消費電力解析結果、面積解析結果に判定結果を追記したものである。 Thereafter, the performance analysis unit 130 executes the performance analysis process with the new constraint and floor plan as inputs, and determines whether the constraint is satisfied. 20, 21, and 22 are obtained by adding determination results to the delay analysis results, power consumption analysis results, and area analysis results after the second flow.

図１０〜図１２と、図２０〜図２２を対比しても明らかなとおり、１回目のフローで検出された違反パスに拘わるモジュールの電源電圧をＨｉｇｈ値に上げ、かつ、その他の近傍の回路の省面積化を達成する電圧アイランドを設けることで、結果として、遅延制約を満たしかつ面積を最適化するフロアプランが得られている。また、２回目に抽出された制約は、モジュール２、モジュール５、モジュール６、モジュール１０、モジュール１１のみを対象とするものであるため、チップ全体（全モジュール）について動作合成以下の一連の処理を行う必要はなく、これらモジュールのみを動作合成以下の処理対象とすることも可能である。 10 to 12 and FIG. 20 to FIG. 22, the power supply voltage of the module related to the violation path detected in the first flow is raised to the High value, and other nearby circuits. As a result, a floor plan that satisfies the delay constraint and optimizes the area is obtained. In addition, since the constraints extracted for the second time are only for module 2, module 5, module 6, module 10, and module 11, the entire chip (all modules) is subjected to a series of processes below behavioral synthesis. It is not necessary to perform this process, and only these modules can be the target of processing below behavioral synthesis.

続いて、上記実施例１と同様の本発明に係る多電源集積回路の設計支援システムを用いて、遅延制約を違反するパスを改善し、かつ、チップ消費電力の最適化を試みた本発明の実施例２について説明する。 Subsequently, the multi-power supply integrated circuit design support system according to the present invention similar to that of the first embodiment is used to improve the path that violates the delay constraint and to try to optimize the chip power consumption. Example 2 will be described.

実施例２においても、高電圧側の電源電圧値をＨｉｇｈ値とし、低電圧側の電源電圧値をＬｏｗ値として表す。動作合成から性能解析までの１回目のフローでは、すべてのモジュールの電源電圧値としてＬｏｗ値が設定されているものとする。 Also in the second embodiment, the power supply voltage value on the high voltage side is expressed as a High value, and the power supply voltage value on the low voltage side is expressed as a Low value. In the first flow from behavioral synthesis to performance analysis, it is assumed that Low values are set as power supply voltage values for all modules.

実施例１と同様に、図３に示す動作レベル記述を動作合成し、フロアプランニングした結果、図２３に示すフロアプランが得られたものとする。 Similarly to the first embodiment, it is assumed that the behavior level description shown in FIG. 3 is behaviorally synthesized and the floor plan is obtained as a result of floor planning.

図２４は、図２３に例示したフロアプラン及び制約記憶部２６０から取得した遅延制約（図４参照）を入力とした場合の性能解析手段１３０による遅延解析結果の例である。図２４を参照すると、遅延解析結果には各モジュール内パスの遅延時間、モジュール間パスの遅延時間等が記述されている。 24 is an example of a delay analysis result by the performance analysis unit 130 when the delay constraint (see FIG. 4) acquired from the floor plan and the constraint storage unit 260 illustrated in FIG. 23 is input. Referring to FIG. 24, the delay analysis result describes the delay time of each intra-module path, the delay time of the inter-module path, and the like.

図２５、図２６は、図２３に例示したフロアプラン及び制約記憶部２６０から取得した消費電力制約又は面積制約（それぞれ図４参照）を入力とした場合の性能解析手段１３０による消費電力解析結果、面積解析結果の例である。図２５、図２６を参照すると、それぞれ各モジュールの消費電力、面積と、その合計値が算出されている。 25 and 26 show the power consumption analysis result by the performance analysis unit 130 when the power consumption constraint or the area constraint (see FIG. 4 respectively) acquired from the floor plan and the constraint storage unit 260 illustrated in FIG. It is an example of an area analysis result. Referring to FIG. 25 and FIG. 26, the power consumption, area, and total value of each module are calculated.

次に、これらの性能解析結果が、性能解析手段１３０により、制約を満たしているかの判定が行われる。図２７、図２８、図２９はそれぞれ、図２４、図２５、図２６の遅延解析結果、消費電力解析結果、面積解析結果に判定結果を追加した例である。 Next, the performance analysis unit 130 determines whether these performance analysis results satisfy the constraints. 27, 28, and 29 are examples in which determination results are added to the delay analysis results, power consumption analysis results, and area analysis results of FIGS. 24, 25, and 26, respectively.

図３０は、図２３のフロアプランに、図２７の遅延解析結果から特定した遅延違反パスを表示した例である。本実施例では、図２７のとおりモジュール４からモジュール９へのパス１が遅延違反を起こしており、遅延解消とチップ消費電力の最適化を達成することを考える。 FIG. 30 is an example in which the delay violation path identified from the delay analysis result of FIG. 27 is displayed on the floor plan of FIG. In the present embodiment, it is considered that the path 1 from the module 4 to the module 9 causes a delay violation as shown in FIG. 27, and the delay elimination and the optimization of the chip power consumption are achieved.

ここで、図２３のフロアプラン、図２４の遅延制約を入力として、電圧アイランド作成手段１４０により、電圧アイランド作成処理を実行する。図３１は、上記遅延違反が生じているモジュール４、モジュール８、モジュール９を覆う矩形領域を電圧アイランドとした状態を表した図である。 Here, the voltage island creation processing is executed by the voltage island creation means 140 with the floor plan of FIG. 23 and the delay constraint of FIG. 24 as inputs. FIG. 31 is a diagram illustrating a state where rectangular regions covering the module 4, the module 8, and the module 9 in which the delay violation has occurred are voltage islands.

図３２は、上記図３１の電圧アイランド（データ）の例であり、図３１の矩形領域に含まれるモジュール４、モジュール８、モジュール９を対象とし、電源電圧値としてＨｉｇｈ値を設定した電圧アイランドが定義されている（高電圧アイランド化）。 FIG. 32 is an example of the voltage island (data) of FIG. 31 described above. The voltage island in which the high value is set as the power supply voltage value for the modules 4, 8 and 9 included in the rectangular area of FIG. Defined (high voltage islanding).

図３３は、図２３のフロアプラン、図２７〜図２９の性能解析結果、図３２の電圧アイランド（データ）を入力として、制約抽出手段１５０により、次の動作合成に適用する制約を抽出した例である。 FIG. 33 is an example in which the constraint applied to the next behavioral synthesis is extracted by the constraint extraction means 150 using the floor plan of FIG. 23, the performance analysis results of FIGS. 27 to 29, and the voltage island (data) of FIG. It is.

・チップの制約（消費電力制約、面積制約、遅延制約）
チップの消費電力制約は、性能解析結果の消費電力解析結果から、電圧アイランド化による消費電力増分（＋２００ｍＷ）を考慮して算出するが、本実施例では消費電力解析結果が４５５ｍＷであり、消費電力増分を加算すると、初期制約（図４）を超えてしまうため、６００ｍＷから変更しないものとする。また、チップの面積制約（最大面積、使用率）は、性能解析結果の面積解析結果から電圧アイランド化のレベルシフタ挿入による面積増分を考慮して算出されるが、本実施例では面積解析結果の使用率が６８．８％であり、初期制約（図４）の７０％に接近しているため７０％のままとする。チップの遅延制約も初期制約（図４）から変更していない。 -Chip constraints (power consumption constraints, area constraints, delay constraints)
The power consumption constraint of the chip is calculated from the power analysis result of the performance analysis result in consideration of the power consumption increment (+200 mW) due to voltage islanding. In this embodiment, the power consumption analysis result is 455 mW, and the power consumption If the increment is added, the initial constraint (FIG. 4) will be exceeded, so it will not be changed from 600 mW. The chip area constraint (maximum area, usage rate) is calculated from the area analysis result of the performance analysis result in consideration of the area increment due to the voltage islanding level shifter insertion. In this embodiment, the area analysis result is used. The rate is 68.8%, which is close to 70% of the initial constraint (FIG. 4), so it remains 70%. The chip delay constraint is not changed from the initial constraint (FIG. 4).

・電圧アイランドの制約（電源電圧値、面積制約、対象モジュール名）
次の動作合成に適用する制約では、電圧アイランドに関する制約が追加される。電圧アイランドの制約では、電圧アイランド内で使用する電源電圧値（Ｈｉｇｈ）、面積制約（４ｍｍ×７ｍｍ）、アイランドを構成するモジュール名が抽出される。面積制約は、性能解析結果の面積解析結果（図２９参照）から、電圧アイランド内モジュールの面積値（１８ｍｍ^２）を合計した値と使用率から算出することができる。・ Voltage island restrictions (power supply voltage value, area restriction, target module name)
In the constraint applied to the next behavioral synthesis, a constraint on the voltage island is added. In the voltage island constraint, the power supply voltage value (High) used in the voltage island, the area constraint (4 mm × 7 mm), and the names of modules constituting the island are extracted. The area constraint can be calculated from the total area value (18 mm ² ) of the modules in the voltage island and the usage rate from the area analysis result (see FIG. 29) of the performance analysis result.

・各モジュールの制約（電源電圧値、消費電力制約、面積制約、入力端子数制約、出力端子数制約、入力端子遅延制約、出力端子遅延制約）
図３３の網かけ部分が、制約の更新が行われた箇所を表しており、モジュール４、８、９（電圧アイランド化）に、制約の更新が行われている。電源電圧値は、初期制約（図４）及び図３２の電圧アイランド（データ）を用いて設定される。また、各モジュールの消費電力制約は、性能解析結果の消費電力解析結果を利用することができる。その上で、電圧アイランド内モジュールについては、先に述べたとおり、電圧アイランド化による電力の増大が考慮される。各モジュールの面積制約は、図２６の面積解析結果が直接代入されている。 -Restriction of each module (power supply voltage value, power consumption restriction, area restriction, input terminal number restriction, output terminal number restriction, input terminal delay restriction, output terminal delay restriction)
The shaded portion in FIG. 33 represents the location where the constraint has been updated, and the constraint is updated in modules 4, 8, and 9 (voltage islanding). The power supply voltage value is set using the initial constraint (FIG. 4) and the voltage island (data) of FIG. Further, the power consumption constraint of each module can use the power consumption analysis result of the performance analysis result. In addition, for the in-voltage island module, as described above, an increase in power due to voltage islanding is considered. The area analysis result of FIG. 26 is directly substituted for the area constraint of each module.

また、制約抽出手段１５０は、上記実施例１と同様に、遅延解析結果を利用して各モジュールの入力端子遅延制約、出力端子遅延制約を抽出する。図３３の例では、モジュール４に入力端子遅延制約を、モジュール９に出力端子遅延制約に与えている。 Also, the constraint extraction unit 150 extracts the input terminal delay constraint and the output terminal delay constraint of each module using the delay analysis result, as in the first embodiment. In the example of FIG. 33, the module 4 is given an input terminal delay constraint, and the module 9 is given an output terminal delay constraint.

２回目の動作合成以降のフローでは、これらの制約を利用して動作合成が行われる。動作合成は、すべてのモジュールを対象とするのではなく、電圧アイランド化に関連し制約に変更が生じたモジュールを対象とすることができる。本実施例では、モジュール４、モジュール８、モジュール９を２回目の動作合成の対象としている。これらのモジュールをフィードバックした制約下で動作合成を実行することで、新しいＲＴレベル記述がＲＴレベル記述記憶部２２０に記憶される。 In the flow after the second behavioral synthesis, behavioral synthesis is performed using these constraints. Behavioral synthesis does not target all modules, but can target modules whose constraints have changed in relation to voltage islanding. In this embodiment, the module 4, the module 8, and the module 9 are targets for the second behavioral synthesis. A new RT level description is stored in the RT level description storage unit 220 by performing behavioral synthesis under the constraint of feeding back these modules.

図３４は、上記新たに抽出された制約により動作合成を行った後の電圧アイランド内のモジュールの消費電力の変化を示す図である。モジュール４、モジュール９は遅延違反を解除するため、消費電力の変化は顕著ではないが、モジュール８は遅延違反ではないため、電源電圧値をＬｏｗ値から、Ｈｉｇｈ値に上げたことで、遅延に余裕ができ、１回目のフロー（図左側）と比較して消費電力が小さくなっている。 FIG. 34 is a diagram showing a change in power consumption of modules in the voltage island after behavioral synthesis is performed according to the newly extracted constraint. Since the module 4 and the module 9 cancel the delay violation, the change in power consumption is not remarkable. However, since the module 8 is not a delay violation, the power supply voltage value is increased from the low value to the high value. There is room, and the power consumption is smaller compared to the first flow (left side in the figure).

フロアプラニング手段１２０は、ＲＴレベル記述、および、これらの制約を入力として、フロアプラニング処理を実行し、各モジュールの形状を決定し、配置する。実際には、動作合成同様、電圧アイランドに関連するモジュール４、モジュール８、モジュール９のみを再配置し、これら以外のモジュールは１回目のフロアプランのまま固定し、移動しないこととすることができる。 The floor planning unit 120 receives the RT level description and these constraints as input and executes the floor planning process to determine and arrange the shape of each module. Actually, as with behavioral synthesis, only the module 4, module 8, and module 9 related to the voltage island can be rearranged, and the other modules can be fixed as the first floor plan and not moved. .

また、フロアプラニング手段１２０は、必要に応じて、各モジュール間の配線経路を決定するとともに、低電圧領域から電圧アイランドに至る配線間（モジュール１−モジュール４）にレベルシフタを挿入する。最終的には、図３５のとおりとなる。 Further, the floor planning unit 120 determines a wiring path between the modules as necessary, and inserts a level shifter between the wirings (module 1 to module 4) from the low voltage region to the voltage island. The final result is as shown in FIG.

その後、更に、性能解析手段１３０によって、新しい制約及びフロアプランを入力として性能解析処理が実行され、制約を満たしているか否かの判定が行われる。図３６、図３７、図３８は、それぞれ２回目のフローを経た後の遅延解析結果、消費電力解析結果、面積解析結果に判定結果を追記したものである。 Thereafter, the performance analysis unit 130 executes the performance analysis process with the new constraint and floor plan as inputs, and determines whether the constraint is satisfied. 36, 37, and 38 are obtained by adding determination results to the delay analysis results, power consumption analysis results, and area analysis results after the second flow.

図２７〜図２９と、図３６〜図３８を対比しても明らかなとおり、１回目のフローで検出された違反パスに拘わるモジュールの電源電圧をＨｉｇｈ値に上げ、かつ、その他の近傍の回路の省電力化を達成する電圧アイランドを設けることで、結果として、遅延制約を満たしかつ消費電力を最適化するフロアプランが得られている。 As is apparent from a comparison of FIGS. 27 to 29 and FIGS. 36 to 38, the power supply voltage of the module related to the violation path detected in the first flow is raised to a high value, and other nearby circuits As a result, a floor plan that satisfies the delay constraint and optimizes the power consumption is obtained.

また、２回目に抽出された制約は、モジュール４、モジュール８、モジュール９のみを対象とするものであるため、チップ全体（全モジュール）について動作合成以下の一連の処理を行う必要はなく、これらモジュールのみを動作合成以下の処理対象とすることも可能である。 In addition, since the constraints extracted for the second time are only for module 4, module 8, and module 9, it is not necessary to perform a series of processing below behavioral synthesis for the entire chip (all modules). It is also possible to set only the module as a processing target below behavioral synthesis.

以上、本発明の好適な実施形態と、その具体例を説明したが、上記遅延制約を違反するモジュールを改善しつつ、消費電力や面積を最適化する例と同様に、消費電力制約を違反するモジュールを改善しつつ、遅延や面積を最適化すること、面積制約を違反するモジュールを改善しつつ、遅延や消費電力を最適化することもそれぞれ実現可能である。換言すれば、本発明は、多電源集積回路の遅延、消費電力、面積の少なくとも２項目を最適化することを容易化するということである。 The preferred embodiments of the present invention and specific examples thereof have been described above, but the power consumption constraints are violated in the same manner as the example of optimizing the power consumption and area while improving the modules that violate the delay constraints. It is possible to optimize the delay and area while improving the module, and to optimize the delay and power consumption while improving the module that violates the area constraint. In other words, the present invention facilitates optimizing at least two items of delay, power consumption, and area of the multi-power supply integrated circuit.

本発明の技術的範囲は、上述した実施形態の記載に限定されるものではなく、多電源集積回路の設計において、性能解析結果に基づいて電圧アイランドを設けるとともに、電圧アイランドを設けたことによる影響を次の動作合成にフィードバックさせるという本発明の原理を逸脱しない範囲で各種の変形を加えることが可能である。例えば、上記した実施形態では、多電源集積回路設計支援システムに動作合成手段、フロアプランニング手段、性能解析手段が備えられているものとして説明したが、これらは、既存の動作合成システム、フロアプランニングシステムのものを利用することができる。 The technical scope of the present invention is not limited to the description of the above-described embodiment. In the design of a multi-power supply integrated circuit, the voltage island is provided based on the performance analysis result, and the influence of the voltage island is provided. It is possible to add various modifications without departing from the principle of the present invention that is fed back to the next behavioral synthesis. For example, in the above-described embodiment, the multi-power supply integrated circuit design support system has been described as including behavioral synthesis means, floor planning means, and performance analysis means. However, these are the existing behavioral synthesis system and floor planning system. Can be used.

本発明の第１の実施形態に係る多電源集積回路設計支援システムの構成を示すブロック図である。1 is a block diagram showing a configuration of a multi-power supply integrated circuit design support system according to a first embodiment of the present invention. 本発明の第１の実施形態に係る多電源集積回路の設計方法の流れを表したフローチャートである。3 is a flowchart showing a flow of a design method of the multi-power supply integrated circuit according to the first embodiment of the present invention. 動作合成の入力となる動作レベル記述の例を示す図である。It is a figure which shows the example of the behavior level description used as the input of behavioral synthesis. 動作合成の初期制約の一例を示す図である。It is a figure which shows an example of the initial restrictions of behavioral synthesis. 図３の動作レベル記述を動作合成して得られたＲＴレベル記述を示す図である。It is a figure which shows RT level description obtained by carrying out the behavioral synthesis of the behavior level description of FIG. 図５のＲＴレベル記述にフロアプラニング処理を実行して得られたフロアプランを示す図である。It is a figure which shows the floor plan obtained by performing a floor planning process in RT level description of FIG. 遅延解析結果の一例である。It is an example of a delay analysis result. 消費電力解析結果の一例である。It is an example of a power consumption analysis result. 面積解析結果の一例である。It is an example of an area analysis result. 図７の遅延解析結果に制約を満たしているか否かの判定結果を追加した例である。FIG. 8 is an example in which a determination result as to whether or not a constraint is satisfied is added to the delay analysis result of FIG. 7. 図８の消費電力解析結果に制約を満たしているか否かの判定結果を追加した例である。It is an example which added the determination result of whether the restrictions are satisfy | filled to the power consumption analysis result of FIG. 図９の面積解析結果に制約を満たしているか否かの判定結果を追加した例である。FIG. 10 is an example in which a determination result as to whether or not a constraint is satisfied is added to the area analysis result of FIG. 9. 図６のフロアプランに、図１０の遅延解析結果から特定した遅延違反パス、モジュールを表示した例である。FIG. 11 is an example in which delay violation paths and modules identified from the delay analysis result of FIG. 10 are displayed on the floor plan of FIG. 6. 図１３の遅延違反が生じているモジュールを覆う矩形領域を電圧アイランドとした状態を表した図である。It is the figure showing the state which made the rectangular area which covers the module in which the delay violation of FIG. 13 has occurred into the voltage island. 図１４の電圧アイランドのデータの例である。It is an example of the data of the voltage island of FIG. 実施例１における制約抽出手段により抽出された次の動作合成に適用する制約の例である。It is an example of the restrictions applied to the next behavioral synthesis extracted by the restriction extraction means in the first embodiment. 図１６の制約による動作合成後の電圧アイランド内のモジュールの面積の変化を示す図である。It is a figure which shows the change of the area of the module in the voltage island after the behavioral synthesis by the restrictions of FIG. 図１６の制約による動作合成、フロアプランニングの結果を表した図である。FIG. 17 is a diagram showing the results of behavioral synthesis and floor planning based on the constraints of FIG. 16. モジュールの入力端子数制約、出力端子数制約によるレベルシフタ数の削減を説明するための図である。It is a figure for demonstrating reduction of the number of level shifters by the restrictions on the number of input terminals of a module, and the restrictions on the number of output terminals. 図１６の制約による動作合成、フロアプランニングを経た後の遅延解析結果の例である。It is an example of the delay analysis result after passing through the behavioral synthesis by the restrictions of FIG. 16, and floor planning. 図１６の制約による動作合成、フロアプランニングを経た後の消費電力解析結果の例である。It is an example of the power consumption analysis result after performing the behavioral synthesis by the restrictions of FIG. 16, and floor planning. 図１６の制約による動作合成、フロアプランニングを経た後の面積解析結果の例である。It is an example of the area analysis result after performing the behavioral synthesis by the restrictions of FIG. 16, and floor planning. 図５のＲＴレベル記述にフロアプラニング処理を実行して得られたフロアプランを示す図である。It is a figure which shows the floor plan obtained by performing a floor planning process in RT level description of FIG. 遅延解析結果の別の一例である。It is another example of a delay analysis result. 消費電力解析結果の別の一例である。It is another example of a power consumption analysis result. 面積解析結果の別の一例である。It is another example of an area analysis result. 図２４の遅延解析結果に制約を満たしているか否かの判定結果を追加した例である。FIG. 25 is an example in which a determination result as to whether or not the constraint is satisfied is added to the delay analysis result of FIG. 24. 図２５の消費電力解析結果に制約を満たしているか否かの判定結果を追加した例である。This is an example in which a determination result as to whether or not the constraint is satisfied is added to the power consumption analysis result of FIG. 図２６の面積解析結果に制約を満たしているか否かの判定結果を追加した例である。27 is an example in which a determination result as to whether or not a constraint is satisfied is added to the area analysis result of FIG. 図２３のフロアプランに、図２７の遅延解析結果から特定した遅延違反パス、モジュールを表示した例である。It is an example in which the delay violation path and module specified from the delay analysis result of FIG. 27 are displayed on the floor plan of FIG. 図３０の遅延違反が生じているモジュールを覆う矩形領域を電圧アイランドとした状態を表した図である。FIG. 31 is a diagram illustrating a state where a rectangular region covering a module in which a delay violation occurs in FIG. 30 is a voltage island. 図３１の電圧アイランドのデータの例である。It is an example of the data of the voltage island of FIG. 実施例２における制約抽出手段により抽出された次の動作合成に適用する制約の例である。It is an example of the restrictions applied to the next behavioral synthesis extracted by the restriction extraction means in the second embodiment. 図３３の制約による動作合成後の電圧アイランド内のモジュールの消費電力の変化を示す図である。It is a figure which shows the change of the power consumption of the module in the voltage island after the behavioral synthesis by the restrictions of FIG. 図３３の制約による動作合成、フロアプランニングの結果を表した図である。It is a figure showing the result of the behavioral synthesis by the restrictions of FIG. 33, and a floor planning. 図３３の制約による動作合成、フロアプランニングを経た後の遅延解析結果の例である。It is an example of the delay analysis result after passing through the behavioral synthesis and floor planning by the restrictions of FIG. 図３３の制約による動作合成、フロアプランニングを経た後の消費電力解析結果の例である。It is an example of the power consumption analysis result after passing through the behavioral synthesis by the restrictions of FIG. 33, and floor planning. 図３３の制約による動作合成、フロアプランニングを経た後の面積解析結果の例である。It is an example of the area analysis result after passing through the behavioral synthesis by the restrictions of FIG. 33, and floor planning. 従来の設計手法説明するための図である。It is a figure for demonstrating the conventional design method. 低電圧側のモジュールから高電圧側のモジュールに至る配線間に配設されるレベルシフタを説明するための図である。It is a figure for demonstrating the level shifter arrange | positioned between the wiring from the low voltage side module to the high voltage side module.

符号の説明Explanation of symbols

１００データ処理装置
２００記憶装置
３００入力装置
４００出力装置
１１０動作合成手段
１２０フロアプラニング手段
１３０性能解析手段
１４０電圧アイランド生成手段
１５０制約抽出手段
２１０動作レベル記述記憶部
２２０ＲＴレベル記述記憶部
２３０フロアプラン記憶部
２４０性能解析結果記憶部
２５０電圧アイランド記憶部
２６０制約記憶部 DESCRIPTION OF SYMBOLS 100 Data processor 200 Storage device 300 Input device 400 Output device 110 Behavior synthesis means 120 Floor planning means 130 Performance analysis means 140 Voltage island generation means 150 Constraint extraction means 210 Behavior level description storage section 220 RT level description storage section 230 Floor plan storage Unit 240 performance analysis result storage unit 250 voltage island storage unit 260 constraint storage unit

Claims

動作レベル記述と制約からＲＴレベル記述を生成する動作合成手段と、
前記生成したＲＴレベル記述と制約からフロアプランを生成するフロアプランニング手段と、
前記フロアプランと制約から、対象回路の性能解析を行う性能解析手段と、
前記性能解析結果から特定された制約違反モジュールを含む領域に、所定の電源電圧値が適用される電圧アイランドを生成する電圧アイランド生成手段と、
前記性能解析結果と、前記電圧アイランドの生成データに基づいて、次の動作合成の制約を抽出する制約抽出手段と、を備え、
前記制約抽出手段によって抽出された制約を前記動作合成手段にフィードバックすること、
を特徴とする多電源集積回路の設計支援システム。 Behavioral synthesis means for generating an RT level description from the behavioral level description and constraints;
Floor planning means for generating a floor plan from the generated RT level description and constraints;
From the floor plan and constraints, performance analysis means for performing performance analysis of the target circuit;
Voltage island generating means for generating a voltage island to which a predetermined power supply voltage value is applied to a region including the constraint violation module identified from the performance analysis result;
Constraint extraction means for extracting the next behavioral synthesis constraint based on the performance analysis result and the generation data of the voltage island,
Feeding back the constraints extracted by the constraint extraction means to the behavioral synthesis means;
Design support system for multi-power supply integrated circuits.

前記制約抽出手段は、前記電圧アイランド内のモジュール、及び、前記電圧アイランドの１段前、１段後の電圧アイランド外モジュールを、以降の動作合成の対象とする制約を抽出すること、
を特徴とする請求項１に記載の多電源集積回路の設計支援システム。 The constraint extraction means extracts a constraint in which a module in the voltage island and a module outside the voltage island one stage before and one stage after the voltage island are targets for subsequent behavioral synthesis;
The multi-power supply integrated circuit design support system according to claim 1.

前記制約抽出手段は、前記電圧アイランド内のモジュール、および、電圧アイランドの１段前、１段後の電圧アイランド外モジュールを、以降のフロアプラニングの再配置対象とし、他のモジュールは固定する制約を生成すること、
を特徴とする請求項１又は２に記載の多電源集積回路の設計支援システム。 The constraint extraction means sets a constraint in which modules in the voltage island and modules outside the voltage island one stage before and one stage after the voltage island are to be rearranged for subsequent floor planning, and other modules are fixed. Generating,
The design support system for a multi-power supply integrated circuit according to claim 1 or 2.

前記制約抽出手段は、前記電圧アイランド内のモジュールの使用電圧を制約として抽出すること、
を特徴とする請求項１乃至３いずれか一に記載の多電源集積回路の設計支援システム。 The constraint extracting means extracts a use voltage of a module in the voltage island as a constraint;
The multi-power supply integrated circuit design support system according to any one of claims 1 to 3.

前記制約抽出手段は、前記電圧アイランド内のモジュールであって電圧アイランド外に接続する境界モジュールに関して、端子数を削減する制約を抽出すること、
を特徴とする請求項１乃至４いずれか一に記載の多電源集積回路の設計支援システム。 The constraint extracting means extracts a constraint for reducing the number of terminals for a boundary module connected to the outside of the voltage island that is a module in the voltage island;
The multi-power supply integrated circuit design support system according to any one of claims 1 to 4.

前記制約抽出手段は、前記境界モジュールの１段前又は１段後の電圧アイランド外のモジュールに関して、端子数を削減する制約を抽出すること、
を特徴とする請求項１乃至５いずれか一に記載の多電源集積回路の設計支援システム。 The constraint extracting means extracts a constraint for reducing the number of terminals for a module outside the voltage island one stage before or after the boundary module;
The multi-power supply integrated circuit design support system according to any one of claims 1 to 5.

前記制約抽出手段は、前記電圧アイランドおよび前記性能解析結果に含まれる遅延解析結果から、前記電圧アイランド内の各モジュールの遅延制約を抽出すること、
を特徴とする請求項５に記載の多電源集積回路の設計支援システム。 The constraint extracting means extracts a delay constraint of each module in the voltage island from the delay analysis result included in the voltage island and the performance analysis result;
The multi-power supply integrated circuit design support system according to claim 5.

前記制約抽出手段は、前記電圧アイランドおよび前記性能解析結果に含まれる消費電力解析結果から、前記電圧アイランド内の各モジュールの消費電力制約を抽出すること、
を特徴とする請求項１乃至７いずれか一に記載の多電源集積回路の設計支援システム。 The constraint extracting means extracts a power consumption constraint of each module in the voltage island from the power island analysis result included in the voltage island and the performance analysis result;
The multi-power supply integrated circuit design support system according to any one of claims 1 to 7.

前記制約抽出手段は、前記電圧アイランドおよび前記性能解析結果に含まれる面積解析結果から、前記電圧アイランド内の各モジュールの面積制約を抽出すること、
を特徴とする請求項１乃至９いずれか一に記載の多電源集積回路の設計支援システム。 The constraint extraction means extracts an area constraint of each module in the voltage island from the area analysis result included in the voltage island and the performance analysis result;
10. The multi-power supply integrated circuit design support system according to any one of claims 1 to 9.

コンピュータを用いた多電源集積回路の設計方法であって、
前記コンピュータが、入力された動作レベル記述と制約からＲＴレベル記述を生成する動作合成ステップと、
前記コンピュータが、前記生成したＲＴレベル記述と制約からフロアプランを生成するフロアプラン生成ステップと、
前記コンピュータが、前記フロアプランと制約から、対象回路の性能解析を行う性能解析ステップと、
前記コンピュータが、前記性能解析結果から特定された制約違反モジュールを含む領域に、所定の電源電圧値が適用される電圧アイランドを生成する電圧アイランド生成ステップと、
前記コンピュータが、前記性能解析結果と、前記電圧アイランドの生成データに基づいて、次の動作合成の制約を抽出する制約抽出ステップと、を含み、
前記制約抽出ステップによって抽出された制約を前記動作合成ステップにフィードバックすること、
を特徴とする多電源集積回路の設計方法。 A method of designing a multi-power supply integrated circuit using a computer,
A behavioral synthesis step in which the computer generates an RT level description from the input behavior level description and constraints;
A floor plan generation step in which the computer generates a floor plan from the generated RT level description and constraints;
A performance analysis step in which the computer performs a performance analysis of the target circuit from the floor plan and the constraints;
A voltage island generating step in which the computer generates a voltage island to which a predetermined power supply voltage value is applied in a region including a constraint violation module identified from the performance analysis result;
The computer includes a constraint extraction step of extracting a next behavioral synthesis constraint based on the performance analysis result and the generation data of the voltage island;
Feeding back the constraints extracted by the constraint extraction step to the behavioral synthesis step;
A method for designing a multi-power supply integrated circuit.

機能設計段階の性能解析結果から特定された制約違反モジュールを含む領域に、所定の電源電圧値が適用される電圧アイランドを生成する電圧アイランド生成手段と、
前記性能解析結果と、前記電圧アイランドの生成データに基づいて、次の動作合成の制約を抽出する制約抽出手段と、の双方として、コンピュータを機能させること、
を特徴とする多電源集積回路の設計支援プログラム。 Voltage island generation means for generating a voltage island to which a predetermined power supply voltage value is applied to a region including a constraint violation module identified from the performance analysis result of the functional design stage;
Causing the computer to function as both the performance analysis result and the constraint extraction means for extracting the next behavioral synthesis constraint based on the generation data of the voltage island,
A multi-power supply integrated circuit design support program.