JP2008171878A - Method of forming wiring in semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置の配線形成方法、特に高温環境下で作動する半導体装置に好適な配線形成方法に関する。 The present invention relates to a wiring formation method for a semiconductor device, and more particularly to a wiring formation method suitable for a semiconductor device operating in a high temperature environment.
近年、アナログ信号処理を高集積化するとともに、高速でかつ消費電力が少ないという相反する特性を満足する半導体装置への要求が高まっている。そのような半導体装置として、バイポーラトランジスタや横拡散型トランジスタ（ＬＤＭＯＳ）などのパワー素子と、各種論理素子やメモリー素子などの非パワー素子とを複合形成した複合ＩＣが提案されている。パワー素子は、出力パワーが大きく、出力歪みが小さいという利点を有し、非パワー素子は高速かつ低消費電力という利点を有しており、複合ＩＣではそれぞれの利点を生かしたデバイスを形成することができる。
このような半導体装置として、例えば、特許文献１には、パワー素子としてバイポーラトランジスタと、非パワー素子としてＣＭＯＳとを単一半導体基板に混載したＢｉ−ＣＭＯＳが開示されている。
As such a semiconductor device, for example,
このような半導体装置の配線において、非パワー素子の配線では、装置の小型化の要請のため微細な配線が要求されている。一方、パワー素子の配線では、大きな電流を流すため、ＯＮ抵抗を低減する必要があるので、配線を厚くすることが要求されている。
これにより、配線溝の幅に対する深さの比であるアスペクト比が増大するので、スパッタリング法などにより配線材料を充填する際に、配線溝内部への充填が不十分、つまり、配線材料の埋め込み性が低下する。このため、エレクトロマイグレーションに対する耐性が低下するという問題があった。
配線材料の埋め込み性が高い配線方法として、半導体基板上に形成された層間絶縁膜に、上層配線が形成される配線溝と、この上層配線を下層配線に接続するビア溝とを形成し、配線材料である銅または銅合金を充填することにより、ビアと上層配線とを一度に形成するＣｕデュアルダマシン法がある。
しかし、Ｃｕ合金からなる配線を車載用の複合ＩＣのように２００℃以上の高温環境下で使用される可能性がある半導体装置に用いた場合、Ｃｕが層間絶縁膜中に拡散してデバイス特性の変動などの不具合を生じるおそれがある。
In such semiconductor device wiring, fine wiring is required for non-power element wiring in order to reduce the size of the device. On the other hand, since a large current flows in the wiring of the power element, it is necessary to reduce the ON resistance.
As a result, the aspect ratio, which is the ratio of the depth to the width of the wiring groove, is increased. Therefore, when the wiring material is filled by sputtering or the like, the wiring groove is not sufficiently filled, that is, the wiring material is embedded. Decreases. For this reason, there existed a problem that the tolerance with respect to electromigration fell.
As a wiring method with a high embedding property of wiring material, a wiring groove in which an upper layer wiring is formed and a via groove that connects this upper layer wiring to a lower layer wiring are formed in an interlayer insulating film formed on a semiconductor substrate. There is a Cu dual damascene method in which a via and an upper layer wiring are formed at once by filling a material copper or copper alloy.
However, when a wiring made of a Cu alloy is used in a semiconductor device that may be used in a high temperature environment of 200 ° C. or more like an in-vehicle composite IC, Cu diffuses into the interlayer insulating film, resulting in device characteristics. There is a risk of problems such as fluctuations.
そこで、この発明は、半導体基板上にパワー素子と非パワー素子とが形成された複合集積回路の配線形成方法において、アスペクト比が高い配線を形成することができるとともに、配線材料が層間絶縁膜中に拡散してデバイス特性の変動などが生じない信頼性の高い配線を形成することができる配線形成方法を実現することを目的とする。 Therefore, the present invention provides a method for forming a wiring of a composite integrated circuit in which a power element and a non-power element are formed on a semiconductor substrate, and a wiring having a high aspect ratio can be formed and the wiring material is contained in an interlayer insulating film. It is an object of the present invention to provide a wiring forming method capable of forming a highly reliable wiring that does not cause fluctuations in device characteristics by being diffused into the device.
この発明は、上記目的を達成するため、請求項１に記載の発明では、半導体基板上にパワー素子と非パワー素子とが形成された複合集積回路の配線形成方法であって、前記パワー素子及び前記非パワー素子に電気的に接続された下層配線を覆って層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜をエッチングして、上層配線を形成するための配線溝を形成する配線溝形成工程と、前記配線溝の内部に、ＡｌまたはＡｌを主成分とする合金を充填し、前記上層配線を形成する配線形成工程と、を備えた、という技術的手段を用いる。 In order to achieve the above object, the present invention provides a wiring formation method for a composite integrated circuit in which a power element and a non-power element are formed on a semiconductor substrate. An interlayer insulating film forming step for forming an interlayer insulating film so as to cover the lower layer wiring electrically connected to the non-power element, and etching the interlayer insulating film to form a wiring groove for forming an upper layer wiring The technical means includes a wiring groove forming step and a wiring forming step of filling the inside of the wiring groove with Al or an alloy containing Al as a main component to form the upper layer wiring.
請求項１に記載の発明によれば、層間絶縁膜形成工程により、パワー素子及び非パワー素子に電気的に接続された下層配線を覆う層間絶縁膜を形成し、配線溝形成工程により、層間絶縁膜をエッチングして、上層配線を形成するための配線溝を形成し、配線形成工程により、配線溝の内部に、ＡｌまたはＡｌを主成分とする合金（以下では総称して、Ａｌ合金、という）を充填し、上層配線を形成することができる。
これにより、非パワー素子に要求される微細配線とパワー素子に要求される厚い配線とを両立するアスペクト比が高い配線を形成することができる。
また、Ａｌ合金からなる配線を用いるため、配線材料が層間絶縁膜中に拡散してデバイス特性の変動などが生じない信頼性の高い配線を形成することができる。
According to the first aspect of the present invention, the interlayer insulating film covering the lower layer wiring electrically connected to the power element and the non-power element is formed by the interlayer insulating film forming step, and the interlayer insulating film is formed by the wiring groove forming step. The film is etched to form a wiring groove for forming an upper layer wiring, and Al or an alloy containing Al as a main component (hereinafter collectively referred to as Al alloy) is formed inside the wiring groove by a wiring forming process. ) To fill the upper layer wiring.
As a result, it is possible to form a wiring with a high aspect ratio that satisfies both the fine wiring required for the non-power element and the thick wiring required for the power element.
In addition, since a wiring made of an Al alloy is used, it is possible to form a highly reliable wiring in which the wiring material is diffused into the interlayer insulating film and the device characteristics do not vary.
請求項２に記載の発明では、請求項１に記載の半導体装置の配線形成方法において、前記複合集積回路は、２００℃以上の高温環境下で使用される複合集積回路である、という技術的手段を用いる。 According to a second aspect of the present invention, in the wiring formation method for a semiconductor device according to the first aspect, the technical means that the composite integrated circuit is a composite integrated circuit used in a high temperature environment of 200 ° C. or higher. Is used.
請求項２に記載の発明にように、半導体装置の配線形成方法は、２００℃以上の高温環境下で使用される、例えば、車載用の複合集積回路に適用することができる。これによれば、Ｃｕ合金による配線においてＣｕの拡散による影響が顕著になる２００℃以上の高温環境下においても、Ａｌ合金による配線を用いるとデバイス特性の変動などを生じないため、車載用の複合集積回路を安定した状態で使用することができる信頼性の高い配線を形成することができる。 According to the second aspect of the present invention, the method for forming a wiring of a semiconductor device can be applied to, for example, a vehicle-mounted composite integrated circuit used in a high temperature environment of 200 ° C. or higher. According to this, in the high temperature environment of 200 ° C. or more where the influence of Cu diffusion becomes remarkable in the wiring made of Cu alloy, the use of the wiring made of Al alloy does not cause a change in device characteristics. A highly reliable wiring which can use the integrated circuit in a stable state can be formed.
請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置の配線形成方法において、前記上層配線のアスペクト比が２以下である、という技術的手段を用いる。 According to a third aspect of the present invention, in the method of forming a wiring of a semiconductor device according to the first or second aspect, the technical means that the upper layer wiring has an aspect ratio of 2 or less is used.
請求項３に記載の発明のように、上層配線のアスペクト比が２以下になるように上層配線を形成すると、Ａｌ合金の配線溝への埋め込み性を向上させることができるので、ボイドが発生することがない信頼性の高い配線を形成することができ、好適である。 When the upper layer wiring is formed so that the aspect ratio of the upper layer wiring is 2 or less as in the invention described in claim 3, voids are generated because the embedding property of the Al alloy in the wiring groove can be improved. Therefore, it is possible to form a highly reliable wiring that does not occur.
請求項４に記載の発明では、請求項１ないし請求項３のいずれか１つに記載の半導体装置の配線形成方法において、前記配線形成工程は、前記ＡｌまたはＡｌを主成分とする合金でリフローを行う場合の処理温度よりも低い温度でスパッタを行い、前記ＡｌまたはＡｌを主成分とする合金からなる膜を成膜する低温スパッタ工程と、前記低温スパッタ工程に続いて、前記低温スパッタ工程よりも高い温度でスパッタを行い、前記ＡｌまたはＡｌを主成分とする合金からなる膜を成膜する高温スパッタ工程とを備えている、という技術的手段を用いる。 According to a fourth aspect of the present invention, in the method for forming a wiring of a semiconductor device according to any one of the first to third aspects, the wiring forming step is performed by reflowing the Al or an alloy containing Al as a main component. Sputtering is performed at a temperature lower than the processing temperature in the case of performing a low temperature sputtering step of forming a film made of Al or an alloy containing Al as a main component, and following the low temperature sputtering step, the low temperature sputtering step. And a high-temperature sputtering step of forming a film made of Al or an alloy containing Al as a main component by sputtering at a high temperature.
請求項４に記載の発明によれば、配線形成工程は、Ａｌ合金でリフローを行う場合の処理温度よりも低い温度でスパッタを行い、Ａｌ合金からなる膜を成膜する低温スパッタ工程を備えているため、Ａｌ合金からなる膜を配線溝の形状を反映させながらゆっくり成長させることができる。これにより、成膜速度が早い場合に生じるＡｌ合金からなる膜のオーバーハングによるボイドを発生しないようにすることができる。
また、低温スパッタ工程に続いて、低温スパッタ工程よりも高い温度でスパッタを行う高温スパッタ工程を備えているため、Ａｌ合金からなる膜の成膜速度を早くすることができ、効率的に配線を形成することができる。
According to the invention described in claim 4, the wiring forming step includes a low-temperature sputtering step of performing sputtering at a temperature lower than the processing temperature in the case of performing reflow with an Al alloy and forming a film made of the Al alloy. Therefore, a film made of an Al alloy can be grown slowly while reflecting the shape of the wiring groove. Thereby, it is possible to prevent the occurrence of voids due to the overhang of the film made of the Al alloy that occurs when the film forming speed is high.
In addition, since it has a high-temperature sputtering process that performs sputtering at a higher temperature than the low-temperature sputtering process following the low-temperature sputtering process, the film formation rate of the Al alloy film can be increased, and wiring can be efficiently performed. Can be formed.
請求項５に記載の発明では、請求項４に記載の半導体装置の配線形成方法において、前記低温スパッタ工程と前記高温スパッタ工程との間にリフローを行うリフロー工程を備えた、という技術的手段を用いる。 According to a fifth aspect of the invention, there is provided a technical means in the method for forming a wiring of a semiconductor device according to the fourth aspect, further comprising a reflow step for performing a reflow between the low temperature sputtering step and the high temperature sputtering step. Use.
請求項５に記載の発明によれば、低温スパッタ工程と高温スパッタ工程との間にリフローを行うリフロー工程を備えているため、低温スパッタ工程により形成されたＡｌ合金膜を配線溝内に流動させることができる。これにより、配線溝内部のＡｌ合金膜の形状が、配線溝の形状を反映した形状から、滑らかな凹部を有する形状に変化するため、続く高温スパッタ工程によりＡｌ合金膜を成膜したときに、ボイドが発生することがなく、信頼性の高い配線を形成することができる。 According to the fifth aspect of the invention, since the reflow process is performed between the low temperature sputtering process and the high temperature sputtering process, the Al alloy film formed by the low temperature sputtering process is caused to flow into the wiring groove. be able to. Thereby, since the shape of the Al alloy film inside the wiring groove changes from the shape reflecting the shape of the wiring groove to a shape having a smooth recess, when the Al alloy film is formed by the subsequent high-temperature sputtering process, A void is not generated and a highly reliable wiring can be formed.
請求項６に記載の発明では、請求項４または請求項５に記載の半導体装置の配線形成方法において、前記低温スパッタ工程で成膜される前記ＡｌまたはＡｌを主成分とする合金からなる膜の厚さは、前記上層配線の厚さの１／３以上１／２以下である、という技術的手段を用いる。 According to a sixth aspect of the present invention, in the wiring formation method for a semiconductor device according to the fourth or fifth aspect, the Al or Al-based alloy film formed in the low temperature sputtering step is formed. The technical means that the thickness is 1/3 or more and 1/2 or less of the thickness of the upper layer wiring is used.
請求項６に記載の発明のように、低温スパッタ工程で形成されるＡｌ合金の膜厚は、上層配線の厚さの１／３以上１／２以下である場合に、低温スパッタ工程及び高温スパッタ工程の利点を効率的に得ることができ、好適である。また、リフローを行う場合には、十分な量のＡｌ合金からなる膜を配線溝側に流動させることができ、好適である。 As in the sixth aspect of the invention, when the film thickness of the Al alloy formed in the low temperature sputtering process is 1/3 or more and 1/2 or less of the thickness of the upper wiring, the low temperature sputtering process and the high temperature sputtering process are performed. The advantages of the process can be obtained efficiently, which is preferable. Further, when performing reflow, it is preferable that a film made of a sufficient amount of Al alloy can flow toward the wiring groove.
請求項７に記載の発明では、請求項４ないし請求項６のいずれか１つに記載の半導体装置の配線形成方法において、前記低温スパッタ工程は、イオンスパッタ法によるスパッタ工程である、という技術的手段を用いる。 According to a seventh aspect of the present invention, in the method for forming a wiring of a semiconductor device according to any one of the fourth to sixth aspects, the low temperature sputtering step is a sputtering step by an ion sputtering method. Use means.
請求項７に記載の発明によれば、低温スパッタ工程として、イオンスパッタ法を用いることができる。
イオンスパッタ法は指向性の高いので、Ａｌ合金からなる膜を配線溝の形状を反映させながら成長させることができる。これにより、Ａｌ合金からなる膜のオーバーハングによるボイドを発生しないようにすることができるので、信頼性の高い配線を形成することができる。
According to invention of Claim 7, an ion sputtering method can be used as a low-temperature sputtering process.
Since ion sputtering is highly directional, a film made of an Al alloy can be grown while reflecting the shape of the wiring trench. As a result, it is possible to prevent the occurrence of voids due to the overhang of the film made of the Al alloy, so that a highly reliable wiring can be formed.
この発明に係る半導体装置の配線形成方法について、図を参照して説明する。図１は、半導体装置の配線構造を示す断面説明図である。図２ないし図５は、配線形成工程を示す断面説明図である。
なお、いずれの図においても、説明のために一部を拡大して誇張して示している。また、以下の説明において、ある層が他の層の上に存在すると記述される場合には、ある層が他の層の真上に存在する場合と、ある層と他の層との間に第３の層が介在される場合とを示す。
A method of forming a wiring of a semiconductor device according to the present invention will be described with reference to the drawings. FIG. 1 is an explanatory cross-sectional view showing a wiring structure of a semiconductor device. 2 to 5 are cross-sectional explanatory views showing a wiring formation process.
In each figure, a part is enlarged and exaggerated for explanation. In addition, in the following description, when it is described that a certain layer exists on the other layer, a case where the certain layer exists directly on the other layer and a certain layer between the other layer and The case where a 3rd layer is interposed is shown.
本実施形態に係る半導体装置の配線形成方法として、同一半導体基板にパワー素子である横拡散型ＭＯＳ（ＬＤＭＯＳ）部と非パワー素子であるＣＭＯＳ部とが形成された車載用複合ＩＣを例に説明する。この車載用複合ＩＣは、２００℃以上の高温環境下に使用されることがある高温作動用半導体装置である。 As a wiring formation method for a semiconductor device according to the present embodiment, an in-vehicle composite IC in which a lateral diffusion type MOS (LDMOS) portion that is a power element and a CMOS portion that is a non-power element are formed on the same semiconductor substrate will be described as an example. To do. This in-vehicle composite IC is a semiconductor device for high temperature operation that may be used in a high temperature environment of 200 ° C. or higher.
（半導体装置の配線構造）
図１に示すように、半導体装置１は、ＣＭＯＳ部３１及びＬＤＭＯＳ部３２が形成された半導体基板１０の基板面１０ａの上方に、順番に積層形成された第１配線層３３、第２配線層３４及び第３配線層３５を備えている。第３配線層３５の表面には、Ｐ−ＳｉＮ膜やＰ−ＴＥＯＳ膜などからなる保護膜２５が形成されている。なお、図中では、ＣＭＯＳ部３１及びＬＤＭＯＳ部３２の構造は省略する。
(Wiring structure of semiconductor device)
As illustrated in FIG. 1, the
第１配線層３３は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などの半導体基板１０の基板面１０ａ上に形成されており、層間絶縁膜１２、配線１８及び保護膜１９とを備えている。
また、基板面１０ａ上には、ＣＭＯＳ部３１及びＬＤＭＯＳ部３２に接続されている下層配線１１が形成されている。
The
In addition, a
層間絶縁膜１２は、ＴＥＯＳ膜により形成されている。各層間絶縁膜は、クロストークを低減するために低誘電率なＬｏｗ−ｋ膜で形成することが好ましく、ＳｉＯ２、ＳｉＯ２膜に多量の炭素を含有させたＳｉＯＣ、フッ素ドープケイ酸塩ガラス（ＦＳＧ）、リン含有ケイ酸塩ガラス（ＰＳＧ）、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）など、低誘電率を有する材料により形成することができる。
The
層間絶縁膜１２には、下層配線１１と配線１８とを接続するためのビア部１３ａ及び所定のパターンの配線が形成される配線部１３ｂからなる配線溝１３が貫通形成されている。配線部１３ｂは、ビア部１３ａの形成領域を含み、ビア部１３ａより幅が広い溝状に形成されている。
ＬＤＭＯＳ部３２では、大きな電流を流すため、ＯＮ抵抗を低減することが要求されており、配線１８を厚くする形成する必要がある。そのため、配線１８が形成される層間絶縁膜１２は、厚さが１．０〜２．０μｍ、例えば１．５μｍに形成されている。
In the
In the
配線１８は、配線溝１３の内壁に形成されたＴｉ膜１４及びＴｉ膜１４の表面に形成されたＴｉＮ膜１５を介して、配線溝１３の内部にＡｌ合金が充填されて形成されている。第１配線層３３の配線１８は、半導体基板１０の基板面１０ａ上に形成されている下層配線１１と接続されている。
配線１８の配線材料として、Ａｌ合金を用いることにより、２００℃以上の高温環境下で使用される場合においても、配線材料が層間絶縁膜１２中に拡散してデバイス特性の変動などが生じない信頼性の高い配線１８を形成することができる。本実施形態では、Ａｌ合金としてＡｌ−Ｃｕ合金を用いるが、純Ａｌ、Ａｌ−Ｓｉ−Ｃｕ合金などのＡｌ合金を用いることもできる。
The
By using an Al alloy as the wiring material for the
ＣＭＯＳ部３１では、半導体装置１の小型化のため、微細な配線が要求されているので、ＣＭＯＳ部３１の配線１８は、例えば、幅０．５〜１μｍ程度に形成される。
ここで、配線１８のアスペクト比（＝配線１８の厚さ／配線１８の幅）が２以下になるように配線１８を形成すると、Ａｌ合金の配線溝１３への埋め込み性を向上させることができるので、好ましい。
In the
Here, when the
第２配線層３４及び第３配線層３５は、層間絶縁膜１２、配線１８及び保護膜１９を備えており、第１配線層３３と同様の構造である。
第２配線層３４は、第１配線層３３の上面に形成されており、第２配線層３４から見て下部配線である第１配線層３３の配線１８の上部と第２配線層３４の配線１８の下部とが接続されている。
同様に、第３配線層３５は、第２配線層３４の上面に形成されており、第３配線層３５から見て下部配線である第２配線層３４の配線１８の上部と第３配線層３５の配線１８の下部とが接続されている。
The
The
Similarly, the
（半導体装置の配線形成方法）
次に、上述した配線構造の形成方法について図を参照して説明する。なお、配線形成方法は、ＣＭＯＳ部３１とＬＤＭＯＳ部３２とで共通であり、各配線層においても同様であるため、図中には、ＣＭＯＳ部３１側の第１配線層３３の形成工程について示す。
(Semiconductor device wiring formation method)
Next, a method for forming the wiring structure described above will be described with reference to the drawings. Note that the wiring forming method is common to the
まず、図２（Ａ）に示すように、半導体基板１０の基板面１０ａ上に、下層配線１１を覆って、層間絶縁膜１２を形成する層間絶縁膜形成工程を行う。層間絶縁膜１２として、例えば厚さ１．５μｍのＴＥＯＳ膜を形成する。
First, as shown in FIG. 2A, an interlayer insulating film forming step for forming an
続いて、図２（Ｂ）に示すように、層間絶縁膜１２の下層配線１１の上方に位置する部位に、フォトリソグラフィ法およびエッチング法により、ビア部１３ａと配線部１３ｂとからなる配線溝１３を形成する配線溝形成工程を行う。これにより、下層配線１１が露出し、ビア部１３ａと連結される。
ここで、配線１８のアスペクト比（＝配線１８の厚さ／配線１８の幅）が２以下になるように配線溝１３を形成すると、Ａｌ合金の埋め込み性を向上させることができるので、好ましい。
また、配線溝１３は、Ａｌ−Ｃｕ合金の埋め込み性を向上させるために、上部エッジを面取りしたり、緩やかなテーパ形状に形成したりすることができる。
Subsequently, as shown in FIG. 2B, a
Here, it is preferable to form the
Further, the
続いて、図３（Ｃ）に示すように、配線溝１３の内壁に、ＰＶＤ法、ＣＶＤ法などによりＴｉ膜１４を形成し、Ｔｉ膜１４の表面にＴｉＮ膜１５を形成する。
これにより、層間絶縁膜１２との密着性が良好で界面の欠陥が少ないバリア層を形成することができるので、Ａｌ−Ｃｕ合金の層間絶縁膜１２への拡散を防止することができる。更に、後述するリフローでのＡｌ合金の流動性を向上することができる。
Subsequently, as shown in FIG. 3C, a
Thus, a barrier layer having good adhesion to the
続いて、配線形成工程を行う。まず、図３（Ｄ）に示すように、低温スパッタ法によりＡｌ−Ｃｕ合金からなる低温スパッタ膜１６を成膜する低温スパッタ工程を行う。低温スパッタ工程は、後述するリフローの処理温度（３５０℃以上）よりも低い１５０℃で行う。Ａｌ−Ｃｕ合金膜の成膜を高温で行った場合には、成膜速度が速いため、アスペクト比が高い配線溝１３内のＡｌ−Ｃｕ合金膜内部に、オーバーハングによるボイドが発生しやすくなり、ＥＭ（エレクトロマイグレーション）特性が低下する。一方、低温スパッタ膜１６は、ビア部１３ａ及び配線部１３ｂの形状を反映しながらゆっくり成長するため、低温スパッタ膜１６内にボイドが発生しない。
また、低温スパッタ膜１６は、成膜厚さｔ２が配線溝１３の深さの１／３〜１／２の厚さ、つまり、配線１８の厚さｔ１の１／３〜１／２の厚さになるように成膜する。
Subsequently, a wiring formation process is performed. First, as shown in FIG. 3D, a low-temperature sputtering process is performed in which a low-
The low-temperature sputtered
続いて、図４（Ｅ）に示すように、半導体基板１０を加熱し、リフローを行う（リフロー工程）。リフローの処理条件は、処理温度が３５０℃以上、処理時間が１分間以上である。リフローにより、低温スパッタ膜１６が表面拡散して、表面積が小さくなるように配線溝１３側に流動する。
ここで、低温スパッタ膜１６は、配線１８の厚さｔ１の１／３〜１／２の厚さになるように成膜されているため、十分な量のＡｌ−Ｃｕ合金が配線溝１３側に流動することができ、配線溝１３内部の低温スパッタ膜１６の形状が、ビア部１３ａ及び配線部１３ｂを反映した形状から、滑らかな凹部を有する形状に変化する。これにより、続く高温スパッタ工程により低温スパッタ膜１６上にＡｌ−Ｃｕ合金膜を成膜したときに、ボイドが発生することがない。
Subsequently, as shown in FIG. 4E, the
Here, since the low-temperature sputtered
続いて、図４（Ｆ）に示すように、高温スパッタ法によりＡｌ−Ｃｕ合金からなる高温スパッタ膜１７を成膜する高温スパッタ工程を行う。高温スパッタ膜１７のスパッタは、３５０℃以上で行う。これにより、低温スパッタ法よりＡｌ−Ｃｕ合金膜の成膜速度を早くすることができ、効率的に配線１８を形成することができる。
Subsequently, as shown in FIG. 4F, a high-temperature sputtering process is performed in which a high-
続いて、図５（Ｇ）に示すように、層間絶縁膜１２表面の残った余分な低温スパッタ膜１６及び高温スパッタ膜１７を化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などにより除去し、平坦化することにより、配線溝１３にＡｌ−Ｃｕ合金が充填された配線１８を形成する。
Subsequently, as shown in FIG. 5G, the excess low-temperature sputtered
そして、図５（Ｈ）に示すように、層間絶縁膜１２及び配線１８を覆ってＰ−ＳｉＮ膜からなる保護膜１９を形成することにより、第１配線層３３を形成する。
上述の工程を繰り返すことにより、第２配線層３４及び第３配線層３５（図１）が形成され、半導体装置１の多層配線を形成することができる。
なお、本実施形態における膜厚、配線層の数などは例示であり、各種構成の配線の形成方法として適用することができる。
Then, as shown in FIG. 5H, a
By repeating the above steps, the
In addition, the film thickness, the number of wiring layers, and the like in this embodiment are examples, and can be applied as a method for forming wirings having various configurations.
［最良の形態の効果］
（１）本実施形態の半導体装置の配線形成方法によれば、層間絶縁膜形成工程により、ＣＭＯＳ部３１及びＬＤＭＯＳ部３２に電気的に接続された下層配線１１を覆う層間絶縁膜１２を形成し、配線溝形成工程により、層間絶縁膜１２をエッチングして、配線１８を形成するための配線溝１３を形成し、配線形成工程により、配線溝１３の内部に、Ａｌ−Ｃｕ合金を充填し、配線１８を形成することができる。
これにより、ＣＭＯＳ部３１に要求される微細配線とＬＤＭＯＳ部３２に要求される厚い配線とを両立するアスペクト比が高い配線１８を形成することができる。
また、Ａｌ−Ｃｕ合金からなる配線１８を用いるため、配線材料が層間絶縁膜１２中に拡散してデバイス特性の変動などが生じない信頼性の高い配線１８を形成することができる。
更に、本実施形態の半導体装置の配線形成方法は、２００℃以上の高温環境下で使用される、例えば、車載用の複合集積回路に好適に用いることができる。これによれば、Ｃｕ合金による配線においてＣｕの拡散による影響が顕著になる２００℃以上の高温環境下においても、Ａｌ合金による配線を用いるとデバイス特性の変動などを生じないため、車載用の複合集積回路を安定した状態で使用することができる信頼性の高い配線１８を形成することができる。
[Effect of the best form]
(1) According to the wiring formation method of the semiconductor device of the present embodiment, the
As a result, it is possible to form the
Further, since the
Furthermore, the wiring formation method of the semiconductor device of the present embodiment can be suitably used for, for example, a vehicle-mounted composite integrated circuit that is used in a high temperature environment of 200 ° C. or higher. According to this, in the high temperature environment of 200 ° C. or more where the influence of Cu diffusion becomes remarkable in the wiring made of Cu alloy, the use of the wiring made of Al alloy does not cause a change in device characteristics. A highly
（２）配線形成工程は、Ａｌ−Ｃｕ合金でリフローを行う場合の処理温度よりも低い温度でスパッタを行い、Ａｌ−Ｃｕ合金からなる低温スパッタ膜１６を成膜する低温スパッタ工程を備えているため、低温スパッタ膜１６を配線溝１３の形状を反映させながらゆっくり成長させることができる。これにより、成膜速度が早い場合に生じるオーバーハングによるボイドを発生しないようにすることができる。
(2) The wiring formation step includes a low-temperature sputtering step in which sputtering is performed at a temperature lower than the processing temperature in the case of performing reflow with an Al—Cu alloy to form a low-
（３）低温スパッタ工程に続いてリフローを行うリフロー工程を備えているため、低温スパッタ工程により形成された低温スパッタ膜１６を配線溝１３内に流動させることができる。これにより、配線溝１３内部の低温スパッタ膜１６の形状が、配線溝１３の形状を反映した形状から、滑らかな凹部を有する形状に変化するため、続く高温スパッタ工程により低温スパッタ膜１６上にＡｌ−Ｃｕ合金膜を成膜したときに、ボイドが発生することがなく、信頼性の高い配線を形成することができる。
(3) Since a reflow process for performing reflow following the low-temperature sputtering process is provided, the low-
（４）リフロー工程に続いて、低温スパッタ工程よりも高い温度でスパッタを行い高温スパッタ膜１８を形成する高温スパッタ工程を備えているため、Ａｌ−Ｃｕ合金膜の成膜速度を早くすることができ、効率的に配線１８を形成することができる。
(4) Since the high-temperature sputtering process for forming the high-temperature sputtered
（５）低温スパッタ工程で形成されるＡｌ合金の膜厚は、上層配線の厚さの１／３以上１／２以下である場合に、低温スパッタ工程及び高温スパッタ工程の利点を効率的に得ることができ、好適である。また、リフローを行う場合には、十分な量のＡｌ−Ｃｕ合金膜を配線溝１３側に流動させることができ、好適である。
(5) When the film thickness of the Al alloy formed in the low temperature sputtering process is 1/3 or more and 1/2 or less of the thickness of the upper wiring, the advantages of the low temperature sputtering process and the high temperature sputtering process are efficiently obtained. Can be preferred. In addition, when reflowing is performed, a sufficient amount of the Al—Cu alloy film can be flowed to the
（６）配線１８のアスペクト比が２以下になるように形成すると、Ａｌ−Ｃｕ合金の配線溝１３への埋め込み性を向上させることができるので、ボイドが発生することがない信頼性の高い配線１８を形成することができ、好適である。
(6) If the
［その他の実施形態］
（１）低温スパッタ法による配線溝１３へのＡｌ−Ｃｕ合金の埋め込み性が良好な場合には、リフローを省略することができる。
また、低温スパッタ法により配線溝１３へ充填するために十分な量の低温スパッタ膜１６を形成することができる場合には、高温スパッタを省略することができる。
更に、低温スパッタ法として、指向性が高いイオンスパッタ法や低圧一長距離スパッタ法を採用することができる。この方法を用いた場合でも、低温スパッタ膜１６は、ビア部１３ａ及び配線部１３ｂの形状を反映しながら成長するため、膜内にボイドが発生しないので、Ａｌ−Ｃｕ合金の埋め込み性が信頼性の高い配線１８を形成することができる。
また、配線材料として、純アルミニウムを用いる場合には、低温スパッタ法としてＣＶＤ法を採用することもできる。
[Other Embodiments]
(1) When the Al—Cu alloy is embedded in the
Further, when a sufficient amount of the low-temperature sputtered
Further, as the low temperature sputtering method, an ion sputtering method or a low pressure one long distance sputtering method with high directivity can be employed. Even when this method is used, since the low-temperature sputtered
In addition, when pure aluminum is used as the wiring material, a CVD method can be employed as a low temperature sputtering method.
（２）半導体基板１０に形成するパワー素子は、ＬＤＭＯＳに限定されるものではなく、例えば、ＩＧＢＴやバイポーラトランジスタなどを用いることもできる。
(2) The power element formed on the
１ 半導体装置
１０ 半導体基板
１０ａ 基板面
１１ 下層配線
１２ 層間絶縁膜
１３ 配線溝
１４ 層間絶縁膜
１３ 配線溝
１６ 低温スパッタ膜
１７ 高温スパッタ膜
１８ 配線（上層配線、下層配線）
１９ 保護膜
３１ ＣＭＯＳ部（非パワー素子）
３２ ＬＤＭＯＳ部（パワー素子）
DESCRIPTION OF
19
32 LDMOS (Power Device)
Claims (7)
前記パワー素子及び前記非パワー素子に電気的に接続された下層配線を覆って層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜をエッチングして、上層配線を形成するための配線溝を形成する配線溝形成工程と、
前記配線溝の内部に、ＡｌまたはＡｌを主成分とする合金を充填し、前記上層配線を形成する配線形成工程と、を備えたことを特徴とする半導体装置の配線形成方法。 A method for forming a wiring of a composite integrated circuit in which a power element and a non-power element are formed on a semiconductor substrate,
An interlayer insulating film forming step of forming an interlayer insulating film so as to cover a lower wiring electrically connected to the power element and the non-power element;
Etching the interlayer insulating film to form a wiring groove for forming a wiring groove for forming an upper layer wiring; and
A wiring forming method for a semiconductor device, comprising: a wiring forming step of filling the inside of the wiring groove with Al or an alloy containing Al as a main component to form the upper layer wiring.
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|---|---|---|---|
| JP2007001386A JP2008171878A (en) | 2007-01-09 | 2007-01-09 | Method of forming wiring in semiconductor device |
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| Publication Number | Publication Date |
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| JP2008171878A true JP2008171878A (en) | 2008-07-24 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012227208A (en) * | 2011-04-15 | 2012-11-15 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
| EP3682481A4 (en) * | 2017-09-11 | 2021-10-13 | General Electric Company | Sputtering system and method for forming a metal layer on a semiconductor device |
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