JP2008164653A - Semiconductor integrated circuit for display control - Google Patents
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Abstract
Description
本発明は、表示制御用半導体集積回路に関し、例えば液晶表示パネルを駆動する液晶コントローラドライバに利用して有効な技術に関する。 The present invention relates to a display control semiconductor integrated circuit, for example, a technique effective for use in a liquid crystal controller driver for driving a liquid crystal display panel.
近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。機器内部には、この液晶パネルの表示制御を行う半導体集積回路化された液晶表示制御装置（液晶コントローラ）や該制御装置の制御下で液晶パネルを駆動する液晶ドライバもしくは液晶コントローラと液晶ドライバを内蔵した液晶表示駆動制御装置（液晶コントローラドライバ）が搭載されている。 2. Description of the Related Art In recent years, a dot matrix type liquid crystal panel in which a plurality of display pixels are two-dimensionally arranged in a matrix is generally used as a display device of a portable electronic device such as a mobile phone or a PDA (Personal Digital Assistance). . Built-in liquid crystal display control device (liquid crystal controller) in the form of a semiconductor integrated circuit that controls the display of the liquid crystal panel, or a liquid crystal driver that drives the liquid crystal panel under the control of the control device, or a liquid crystal controller and a liquid crystal driver The liquid crystal display drive control device (liquid crystal controller driver) is mounted.
表示装置の一例として、表示用ＲＡＭの出力データを取り込んでシフトするシフト部を設け、シフトしたデータをラッチ部に転送してＸドライバに出力し、あるいは更にＲＡＭへ再度データを書き込むようにした技術が知られている（例えば特許文献１参照）。 As an example of a display device, a shift unit that takes in and shifts output data of a display RAM is provided, and the shifted data is transferred to a latch unit and output to an X driver, or data is written again into the RAM. Is known (see, for example, Patent Document 1).
また、セグメント駆動回路にシフトレジスタを設け、スクロール量設定レジスタによりスクロール量を決定することでシフト量を制限して画像のスクロールを行うようにした表示装置が知られている（特許文献２参照）。 There is also known a display device in which a shift register is provided in a segment drive circuit and the scroll amount is limited by the scroll amount setting register to limit the shift amount to scroll the image (see Patent Document 2). .
さらに、消費電力の増加を抑えて、横スクロール表示を行うことができる表示ドライバが知られている（例えば特許文献３参照）。 Furthermore, a display driver that can perform horizontal scroll display while suppressing an increase in power consumption is known (see, for example, Patent Document 3).
携帯電話器やＰＤＡにおいて、表示画面に現在表示されている情報の一部を異なるウインドウに表示させたい場合がある。それを実現するには、表示用メモリの記憶情報の一部のみを変更したデータによって表示用メモリの記憶情報を更新すれば良い。しかし、表示用メモリの１画面分の記憶情報を書き換えるには時間がかかってしまう。そこで、液晶表示パネルを駆動する液晶コントローラドライバにおいて、表示用メモリの記憶情報の一部を別の記憶エリアにコピーすることが検討された。尚、そのような技術について上記特許文献１〜３には記載されていない。
In a cellular phone or PDA, there is a case where a part of information currently displayed on the display screen is desired to be displayed in a different window. In order to realize this, the storage information in the display memory may be updated with data obtained by changing only a part of the storage information in the display memory. However, it takes time to rewrite the storage information for one screen of the display memory. Therefore, in a liquid crystal controller driver for driving a liquid crystal display panel, it has been studied to copy a part of the storage information of the display memory to another storage area. Such a technique is not described in
本発明の目的は、表示用メモリの記憶情報の一部を当該表示用メモリにおける別の記憶エリアにコピーするための技術を提供することにある。 An object of the present invention is to provide a technique for copying a part of information stored in a display memory to another storage area in the display memory.
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。 A representative one of the inventions disclosed in the present application will be briefly described as follows.
すなわち、表示データを記憶可能な表示用メモリと、上記表示用メモリへの書き込みデータを保持可能な書込みラッチ回路とを設ける。そして、コピーインストラクションに基づいて、上記表示用メモリにおけるコピー元始点アドレス、コピー元終点アドレス、及びコピー先始点アドレスを指定可能な制御部を設ける。さらに上記表示用メモリにおけるコピー元始点アドレス及びコピー元終点アドレスによって特定されるエリアにおけるデータをライン単位で上記書込みラッチ回路に保持させ、それを上記コピー先始点アドレスによって特定されるラインから順に書き込むためのタイミング制御回路を設ける。 That is, a display memory capable of storing display data and a write latch circuit capable of holding write data to the display memory are provided. Then, based on the copy instruction, a control unit capable of designating the copy source start point address, the copy source end point address, and the copy destination start point address in the display memory is provided. Further, data in the area specified by the copy source start point address and the copy source end point address in the display memory is held in the write latch circuit in units of lines, and is written in order from the line specified by the copy destination start point address. The timing control circuit is provided.
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
すなわち、表示用メモリの記憶情報の一部を別の記憶エリアにコピーする機能を備えた表示制御用半導体集積回路を提供することができる。 That is, it is possible to provide a display control semiconductor integrated circuit having a function of copying a part of stored information of the display memory to another storage area.
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
1. Representative Embodiment First, an outline of a typical embodiment of the invention disclosed in the present application will be described. The reference numerals in the drawings referred to with parentheses in the outline description of the representative embodiments merely exemplify what are included in the concept of the components to which the reference numerals are attached.
〔１〕本発明の代表的な実施の形態に係る表示制御用半導体集積回路は、表示データを記憶可能な表示用メモリ（２０６）と、上記表示用メモリへの書き込みデータを保持可能な書込みラッチ回路（ＷＬＣＨ１，ＷＬＣＨ２，ＷＬＣＨ３）とを設ける。そして、コピーインストラクションに基づいて、上記表示用メモリにおけるコピー元始点アドレス、コピー元終点アドレス、及びコピー先始点アドレスを指定可能な制御部（２０１）を設ける。さらに上記表示用メモリにおけるコピー元始点アドレス及びコピー元終点アドレスによって特定されるエリアにおけるデータをライン単位で上記書込みラッチ回路に保持させ、それを上記コピー先始点アドレスによって特定されるラインから順に書き込むためのタイミング制御回路（２０３）及びアドレス生成回路（２１０）を設ける。 [1] A display control semiconductor integrated circuit according to a typical embodiment of the present invention includes a display memory (206) capable of storing display data and a write latch capable of holding write data to the display memory. Circuits (WLCH1, WLCH2, WLCH3) are provided. Then, based on the copy instruction, a control unit (201) capable of designating the copy source start point address, the copy source end point address, and the copy destination start point address in the display memory is provided. Further, data in the area specified by the copy source start point address and the copy source end point address in the display memory is held in the write latch circuit in units of lines, and is written in order from the line specified by the copy destination start point address. Timing control circuit (203) and address generation circuit (210) are provided.
上記の構成によれば、制御部（２０１）によって、コピーインストラクションに基づいて、上記表示用メモリにおけるコピー元始点アドレス、コピー元終点アドレス、及びコピー先始点アドレスの指定が行われると、タイミング制御回路（２０３）及びアドレス生成回路（２１０）は、上記表示用メモリにおけるコピー元始点アドレス及びコピー元終点アドレスによって特定されるエリアにおけるデータをライン単位で上記書込みラッチ回路に保持させ、それを上記コピー先始点アドレスによって特定されるラインから順に書き込むためのタイミング制御を行う。このことが、表示用メモリの記憶情報の一部を当該表示用メモリにおける別の記憶エリアにコピーするための技術の提供を達成する。 According to the above configuration, when the control unit (201) designates the copy source start point address, the copy source end point address, and the copy destination start point address in the display memory based on the copy instruction, the timing control circuit (203) and the address generation circuit (210) cause the write latch circuit to hold the data in the area specified by the copy source start point address and the copy source end point address in the display memory in line units, and store the data in the copy destination. Timing control for writing in order from the line specified by the start point address is performed. This achieves the provision of a technique for copying a part of the storage information of the display memory to another storage area in the display memory.
〔２〕また、別の観点によれば、上記表示用メモリにおけるコピー元始点アドレス及びコピー元終点アドレスによって特定されるエリアにおけるデータをライン単位で上記ラインラッチ回路に保持させ、上記コピー先始点アドレスに基づいて上記ラインラッチ回路の保持データをカラム方向にシフトさせてから、それを上記コピー先始点アドレスによって特定されるラインから順に書き込むためのタイミング制御回路（２０３）を設ける。 [2] According to another aspect, data in an area specified by a copy source start address and a copy source end address in the display memory is held in the line latch circuit in units of lines, and the copy destination start address Is provided with a timing control circuit (203) for shifting the data held in the line latch circuit in the column direction and writing the data sequentially from the line specified by the copy destination start point address.
〔３〕上記表示用メモリは、複数のワード線（ＷＬ）と、上記ワード線に交差するように配置された複数のデータ線（ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊）と、上記ワード線と上記データ線との交点箇所に設けられたメモリセル（ＭＣ）とを含んで構成することができる。また、このとき、上記ラインラッチ回路は、上記データ線に対応して配置された複数のラッチ回路を含んで構成することができる。 [3] The display memory includes a plurality of word lines (WL) and a plurality of data lines (DL1, DL1 *, DL2, DL2 *, DL3, DL3 *) arranged so as to intersect the word lines. A memory cell (MC) provided at the intersection of the word line and the data line can be included. At this time, the line latch circuit may include a plurality of latch circuits arranged corresponding to the data lines.
〔４〕上記ラインラッチ回路の保持データをカラム方向にシフトするためのシフトレジスタ（２１３）を設けることができる。 [4] A shift register (213) for shifting the data held in the line latch circuit in the column direction can be provided.
〔５〕さらに、別の観点によれば、上記コピー元始点アドレス及び上記コピー元カラムアドレスに従って上記表示用メモリ内の対応データを上記シフトレジスタに保持させ、上記コピー先カラムアドレスに基づいて上記シフトレジスタの保持データをカラム方向にシフトさせてから上記表示用メモリに書き込むためのタイミング制御回路（２０３）を設ける。 [5] Further, according to another aspect, the corresponding data in the display memory is held in the shift register according to the copy source start point address and the copy source column address, and the shift is performed based on the copy destination column address. A timing control circuit (203) for shifting the data held in the register in the column direction and then writing the data to the display memory is provided.
〔６〕このとき、上記制御回路は、フィルインストラクションに基づいてフィル始点アドレス及びフィル終点アドレスを指定する機能を含み、上記タイミング制御回路は、上記フィル始点アドレス及びフィル終点アドレスに従って上記表示用メモリ内の対応領域に所定カラーデータを書き込むための制御を含んで構成することができる。 [6] At this time, the control circuit includes a function of designating a fill start point address and a fill end point address on the basis of the fill instruction, and the timing control circuit is provided in the display memory according to the fill start point address and the fill end point address. Control for writing predetermined color data in the corresponding area.
２．実施の形態の説明
次に、実施の形態について更に詳述する。
2. Next, the embodiment will be described in more detail.
図１には、本発明にかかる表示制御用半導体集積回路の一例とされる液晶コントローラドライバが示される。図１に示される液晶コントローラドライバ２００は、図示されないドットマトリックス型の液晶表示パネルを駆動する。液晶コントローラドライバ２００は、ドットマトリックス型の液晶表示パネルにグラフィック表示されるデータを記憶するメモリとして、表示データをビットマップ方式で記憶する表示用メモリ（ＧＲＡＭ）２０６を内蔵し、その書込み回路や読み出し回路および液晶表示パネルの駆動信号を出力するドライバとともに１個の半導体基板上に半導体集積回路として構成される。
FIG. 1 shows a liquid crystal controller driver as an example of a display control semiconductor integrated circuit according to the present invention. A liquid
液晶コントローラドライバ２００は、外部のマイクロプロセッサもしくはマイクロコンピュータ等からの指令に基づいてチップ内部全体を制御する制御部２０１を備える。また、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０２、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるタイミング信号を発生するタイミング制御回路２０３を備える。
The liquid
さらに、図示しないバスを介してマイクロコンピュータ等との間で主としてインストラクションや静止表示データなどのデータの送受信を行うシステム・インタフェース２０４、図示しない表示データバスを介して主としてアプリケーションプロセッサなどからの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２０５を備える。
Furthermore, a
さらに、液晶コントローラドライバ２００は、マイクロコンピュータからのＲＧＢの書込みデータのビットの並び替えなどのビット処理を行うビット変換（ＢＧＲ）回路２０７を備える。また、ビット変換回路２０７で変換された表示データまたは外部表示インタフェース２０５を介して入力された表示データを取り込んで保持するライトデータラッチ回路２０８、表示用メモリ２０６から読み出された表示データを保持するリードデータラッチ回路２０９、上記表示用メモリ２０６に対する選択アドレスを生成するアドレス生成回路２１０を備える。ライトデータラッチ回路２１４及びリードデータラッチ回路と、表示用メモリ２０６との間には、コピー機能を実現するためのシフトレジスタ２１３やラインラッチ回路２１４が設けられている。
Further, the liquid
表示用メモリ２０６は、複数のメモリセルおよびワード線、ビット線（データ線）を含むメモリアレイと、アドレス生成回路２１０から供給されるアドレスをデコードしてメモリアレイ内のワード線やビット線を選択する信号を生成するアドレスデコーダを有する読み出し書込み可能なＲＡＭにより構成されている。また、表示用メモリ２０６は、メモリセルから読み出されたデータを記憶保持する読み出しラッチ回路や書込みデータに応じてメモリアレイ内のビット線に所定の電圧を印加したりするライトドライバなどを有する。特に制限されるものでないが、本例では、メモリアレイは１７２８００バイトの記憶容量を有するように構成され、１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。
The
さらに、表示用メモリ２０６から読み出された表示データを順次ラッチするパネル表示用ラッチ回路２１２が設けられている。また、液晶パネルの駆動に必要な複数レベルの電圧を発生する液晶駆動レベル発生回路２１６、該液晶駆動レベル発生回路２１６で生成された電圧に基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２１７、液晶パネルのγ特性を補正するための階調電圧を設定するγ調整回路２１８を備える。
Further, a panel
上記パネル表示用ラッチ回路２１２の後段には、上記階調電圧生成回路２１７から供給される階調電圧の中からパネル表示用ラッチ回路２１２の出力データに応じた電圧を選択して液晶パネルの信号線としてのソース線に印加される電圧（ソース線駆動信号）Ｓ１−Ｓ２４０を出力するソース線駆動回路２１５が設けられている。一方、液晶パネルの選択線としてのゲート線（コモン線とも呼ばれる）に印加される電圧（ゲート線駆動信号）Ｇ１−Ｇ３２０を出力するゲート線駆動回路２１９、液晶パネルのゲート線を１本ずつ順番に選択レベルに駆動するためのスキャンデータを生成するシフトレジスタなどからなるスキャンデータ発生回路２２０等が設けられている。
In the subsequent stage of the panel
さらに、内部基準電圧を生成する内部基準電圧生成回路２２１、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｃを降圧して１．５Ｖのような内部ロジック回路の電源電圧Ｖｄｄを生成する内部ロジック電源レギュレータ２２２が設けられている。ＳＥＬ１，ＳＥＬ２はセレクタで、それぞれタイミング制御回路２０３から出力される切替え信号によって制御され、複数の入力信号のいずれかを選択的に通過させる。
Further, an internal reference
制御部２０１には、液晶コントローラドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、該コントロールレジスタＣＴＲや前記表示用メモリ２０６の参照のためのインデックス情報を記憶するインデックスＩＸＲなどのレジスタが設けられている。外部のマイクロコンピュータ等がインデックスレジスタＩＸＲに書込みを行うことで実行するインストラクションを指定すると、制御部２０１が指定されたインストラクションに対応した制御信号を生成し出力する。
In the
このように構成された制御部２０１による制御によって、液晶コントローラドライバ２００は、マイクロコンピュータ等からの指令およびデータに基づいて図外の液晶パネルに表示を行う際に、表示データを表示用メモリ２０６に順次書き込んで行く描画処理を行う。また、表示用メモリ２０６から周期的に表示データを読み出す読み出し処理を行って液晶パネルのソース線に印加する信号を生成して出力するとともに、ゲート線に順次印加する信号を生成して出力する。
Under the control of the
システム・インタフェース２０４は、マイクロコンピュータ等のシステム制御装置との間で表示用メモリ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行う。本例では、ＩＭ３−１およびＩＭ０／ＩＤ端子の状態に応じて８０系インタフェースとして１８ビット、１６ビット、９ビット、８ビットのパラレル入出力またはシリアル入出力のいずれかが選択可能に構成されている。
The
図２には、上記制御部２０１の構成例が示される。
FIG. 2 shows a configuration example of the
入力バッファ２０１１，２０１２，２０１３，２０１５が設けられる。レジスタ選択信号ＲＳ、チップ選択信号ＣＳ＊（＊はローアクティブの信号であることを意味する）、ライトストローブ信号ＷＲ＊は、それぞれ上記入力バッファ２０１１，２０１２，２０１３を介してコントロール回路２０１４に伝達される。レジスタ選択信号ＲＳは、ローレベルでインデックスレジスタを選択し、ハイレベルでコントロールレジスタを選択する。チップ選択信号ＣＳ＊がローレベルにアサートされることでこの液晶コントローラドライバ２００が選択される。ライトストローブ信号ＷＲ＊がローレベルにアサートされることでデータの書込みが指示される。コントロール回路２０１４は、上記レジスタ選択信号ＲＳ、チップ選択信号ＣＳ＊、及びライトストローブ信号ＷＲ＊に基づいて、クロック信号（ＩＷＥＣＣＬＫ、ＤＷＥＣＣＬＫ）や各種制御信号（ＩＷＥＡ、ＩＷＥ０，１、ＤＢ＿Ｌｏａｄ）を形成する。クロック信号ＩＷＥＣＣＬＫは、インデックスレジスタＩＸＲに供給される。このクロック信号ＩＷＥＣＣＬＫは、レジスタ選択信号ＲＳがローレベルの時に有効とされる。１６ビット構成のデータバス１５−０を介して伝達されたデータは、入力バッファ２０１５を介して取り込まれ、ロードレジスタ２０１６、書込み用レジスタ２０１７，２０１８を介してインデックスレジスタＩＸＲ、及びインストラクションデコーダ２０１９に伝達される。インストラクションデコーダ２０１９では、上記インデックスレジスタＩＸＲの出力及び書込み用レジスタ２０１８の出力データＩＤＥＣ〔１５：０〕のデコードが行われる。インデックスライトが実行されることで、インデックスのデータに対応する制御信号ＩＤＸＲ２００，ＩＤＸＲ２０１，ＩＤＸＲ２０２，…の何れかがイネーブル状態にされる。クロック信号ＤＷＥＣＣＬＫは、レジスタ選択信号ＲＳがハイレベルの時に有効とされる。２入力ナンドゲート２０２０，２０２２，２０２４とインバータ２０２１，２０２３，２０２５を含む論理回路により、クロック信号ＤＷＥＣＣＬＫと、制御信号ＩＤＸＲ２００，ＩＤＸＲ２０１，ＩＤＸＲ２０２，…との論理がとられることで、コントロールレジスタＣＴＲのクロック信号が形成される。コントロールレジスタＣＴＲは、複数のレジスタを含み、コントロールレジスタライトが実行されることで、インデックスで指定されたレジスタに、インストラクションデコーダ２０１９の出力データＥＩＤＥＣ〔１５：０〕が書き込まれる。
上記インデックスレジスタＩＸＲは、図３に示されるようにＩＤ〔１０−０〕に対応する１１個のレジスタを含んで成り、それはデータバスＤＢ１０−ＤＢ０に対応する。コントロールレジスタＣＴＲを構成する各種レジスタは、インデックスで指定することができる。レジスタ番号を２進数で”０００＿００００＿００００”（Ｒ０００ｈ）から”１１１＿１１１１＿１１１１”（Ｒ７ＦＦＨ）の範囲で設定できる。 As shown in FIG. 3, the index register IXR includes 11 registers corresponding to ID [10-0], which correspond to the data buses DB10-DB0. Various registers constituting the control register CTR can be specified by an index. The register number can be set in a binary number ranging from “000 — 0000 — 0000” (R000h) to “111 — 1111 — 1111” (R7FFH).
図４には、表示用メモリ２０６の記憶情報の一部を当該表示用メモリ２０６における別の記憶エリアにコピーする機能に関するインストラクション群の一例が示される。
FIG. 4 shows an example of an instruction group relating to a function of copying a part of stored information in the
インデックスレジスタＲ２００ｈ〜Ｒ２０６ｈに、表示用メモリ２０６の記憶情報の一部を当該表示用メモリ２０６における別の記憶エリアにコピーする機能に関するインストラクション群が割り当てられている。例えば、インデックスレジスタのレジスタ番号”０１０＿００００＿００００”（Ｒ２００ｈ）を指定し、コントロールレジスタＣＴＲにＣＯＰＹ（ＤＢ０＝１）を設定することにより、コピー機能が有効になる。そして、コピー元始点アドレス（Ｘ１，Ｙ１）、コピー元終点アドレス（Ｘ２，Ｙ２）、コピー先始点アドレス（Ｘ３，Ｙ３）をセットすれば、タイミング制御回路２０３の制御により、表示用メモリ２０６の記憶情報の一部が当該表示用メモリ２０６における別の記憶エリアにコピーされる。
Instruction groups relating to a function of copying a part of the storage information of the
図８には、上記表示用メモリ２０６、シフトレジスタ２１３、及びラインラッチ回路２１４における主要部の構成例が示される。
FIG. 8 shows a configuration example of main parts of the
表示用メモリ２０６は、複数のワード線ＷＬと、上記複数のワード線ＷＬに交差するように配置された複数のデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊と、上記複数のワード線ＷＬと複数のデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊との交差する箇所に配置されたメモリセルＭＣ１，ＭＣ２，ＭＣ３とを含んで成る。データ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊には、対応するデータ線をプリチャージするためのプリチャージ回路ＰＣＧ１，ＰＣＧ２，ＰＣＧ３や、データ書き込みにおいて対応するデータ線を駆動するためのライトドライバＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ３が結合される。プリチャージ回路ＰＣＧ１，ＰＣＧ２，ＰＣＧ３によるプリチャージタイミングは、プリチャージ信号によって制御される。上記ライトドライバＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ３にはライトイネーブル信号が入力され、このライトイネーブル信号がアサートされることにより、対応するライトドライバＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ３によってデータ書き込みが行われる。データ線ＤＬ１，ＤＬ２，ＤＬ３には、リードイネーブル信号がアサートされることによって導通されるトライステートバッファＴＢ１，ＴＢ３，ＴＢ５が結合され、このトライステートバッファＴＢ１，ＴＢ３，ＴＢ５の出力データは、それぞれ対応するデマルチプレクサＤＭＰ１，ＤＭＰ４，ＤＭＰ７を介してラインラッチ回路２１４に伝達される。また、データ線ＤＬ１＊，ＤＬ２＊，ＤＬ３＊には、トライステートバッファＴＢ２，ＴＢ４，ＴＢ６が結合され、このトライステートバッファＴＢ２，ＴＢ４，ＴＢ６の出力データは、図１に示されるパネル表示用ラッチ回路２１２に伝達される。
The
ラインラッチ回路２１４は、上記複数のデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊に対応して配置された複数のラッチ回路２１４−１，２１４−２，２１４−３を含む。このラッチ回路２１４−１，２１４−２，２１４−３は、それぞれ入力データをクロック信号ＣＬＫ１に同期してラッチする。
The
シフトレジスタ２１３は、上記複数のデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊に対応して配置された複数のレジスタ２１３−１，２１３−２，２１３−３を含む。この複数のレジスタ２１３−１，２１３−２，２１３−３にはクロックＣＬＫ２が伝達され、このクロックＣＬＫ２に同期してデータシフトが行われる。また、レジスタ２１３−１，２１３−２，２１３−３によってシフトされるデータを取り込むため、レジスタ２１３−１，２１３−２，２１３−３の前段には、マルチプレクサＭＰＸ３，ＭＰＸ６，ＭＰＸ９が設けられる。マルチプレクサＭＰＸ３は、上記ラインラッチ回路２１４におけるラッチ回路２１４−１の出力と、新たな入力データＤＡＴＡｉとを選択信号Ｓｅｌｅｃｔに応じて選択的にレジスタ２１３−１に供給する。マルチプレクサＭＰＸ６は、上記ラインラッチ回路２１４におけるラッチ回路２１４−２の出力と、前段のレジスタ２１３−１の出力データとを選択信号Ｓｅｌｅｃｔに応じて選択的にレジスタ２１３−２に供給する。マルチプレクサＭＰＸ９は、上記ラインラッチ回路２１４におけるラッチ回路２１４−２の出力と、前段のレジスタ２１３−１の出力データとを選択信号Ｓｅｌｅｃｔに応じて選択的にレジスタ２１３−２に供給する。また、マルチプレクサＭＰＸ２，ＭＰＸ５，ＭＰＸ８が設けられ、このマルチプレクサＭＰＸ２，ＭＰＸ５，ＭＰＸ８によって、上記レジスタ２１３−１〜２１３−３の出力データと、内部バスＩＢＵＳのデータとが選択的に、対応する書込みラッチ回路ＷＬＣＨ１，ＷＬＣＨ２，ＷＬＣＨ３に伝達されるようになっている。この書込みラッチ回路ＷＬＣＨ１，ＷＬＣＨ２，ＷＬＣＨ３は、図１におけるライトデータラッチ２０８に含まれるもので、書込みラッチ用クロック信号ＷＣＬＫがアサートされるタイミングで入力データをラッチする。ラッチされたデータは、対応するライトドライバＷＤＲＶ１，ＷＤＲＶ２，ＷＤＲＶ３に伝達される。それによって、対応するメモリセルへの書き込みが可能とされる。
The
次に、上記構成におけるコピー機能について詳述する。このコピー機能によれば、表示用メモリ２０６の記憶情報の一部を当該表示用メモリ２０６における別の記憶エリアにコピーすることができる。
Next, the copy function in the above configuration will be described in detail. According to this copy function, a part of the storage information in the
図７には、コピー機能による処理の流れが示される。 FIG. 7 shows the flow of processing by the copy function.
インデックスレジスタのレジスタ番号”０１０＿００００＿００００”（Ｒ２００ｈ）が指定され、コントロールレジスタＣＴＲにＣＯＰＹ（ＤＢ０＝１）がセットされることにより、コピーインストラクションが設定される（ＳＴ１）。そして図５に示されるように、コピー元ウインドウアドレス指定（Ｘ１，Ｙ１，Ｘ２，Ｙ２）が行われ（ＳＴ２）、コピー先ウインドウアドレス指定（Ｘ３，Ｙ３）が行われ（ＳＴ４）、それに基づいてアドレス生成回路２１０において表示用メモリ２０６のアドレス信号が生成されることにより（ＳＴ４）、コピーシーケンスが実行される（ＳＴ５）。ここで、コピー元ウインドウアドレス指定（Ｘ１，Ｙ１，Ｘ２，Ｙ２）には、表示用メモリ２０６におけるコピー元始点（Ｘ１，Ｙ１）と、コピー元終点（Ｘ２，Ｙ２）とが含まれる。コピー先ウインドウアドレス指定（Ｘ３，Ｙ３）は、コピー先始点（Ｘ３，Ｙ３）を意味する。このインストラクションの指定においては、図６に示されるように、レジスタ選択信号ＲＳがローレベルにされることでインデックスレジスタＩＸＲが選択され、チップ選択信号ＣＳ＊がローレベルにアサートされることでチップ選択が行われ、ライトストローブ信号ＷＲ＊がローレベルにアサートされる。このとき、データバスＤＢ１５−０を介して伝達されたコピー元始点（Ｘ１，Ｙ１）等のコントロールレジスタＣＴＲへの書き込みが行われる。上記コピーシーケンスは次のように実行される。
When the register number “010 — 0000 — 0000” (R200h) of the index register is designated and COPY (DB0 = 1) is set in the control register CTR, a copy instruction is set (ST1). Then, as shown in FIG. 5, copy source window address designation (X1, Y1, X2, Y2) is performed (ST2), copy destination window address designation (X3, Y3) is performed (ST4), and based on that. When the address signal of the
先ず、表示用メモリ２０６において、プリチャージ回路ＰＣＧ１，ＰＣＧ２，ＰＣＧ３によりデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊がプリチャージされ（ＳＴ５１）、コピー元のワード線ＷＬが選択レベルに駆動される（ＳＴ５２）。そして、対応するメモリセルの記憶データがライン単位でラインラッチ回路２１４に伝達される（ＳＴ５３）。コピー元始点が（Ｘ１，Ｙ１）で、コピー元終点が（Ｘ２，Ｙ２）とされるとき、（Ｘ２−Ｘ１）カラム分のデータが同時に読み出され、それがラインラッチ回路２１４を介してシフトレジスタ２１３に書き込まれ（ＳＴ５４）、コピー先まで（Ｘ３−Ｘ１）分のデータシフトが行われる（ＳＴ５５）。そして、プリチャージ回路ＰＣＧ１，ＰＣＧ２，ＰＣＧ３によりデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊がプリチャージされ（ＳＴ５６）、コピー先に対応するライトドライバＷＤＲＶ１〜ＷＤＲＶ３が活性化され（ＳＴ５７）、コピー先に対応するワード線ＷＬが選択レベルに駆動されて（ＳＴ５８）、コピー先始点（Ｘ３，Ｙ３）によって特定されるウインドウにライン単位でデータの書き込みが行われる（ＳＴ５９）。このようにしてコピー元始点（Ｘ１，Ｙ１）と、コピー元終点（Ｘ２，Ｙ２）とによって特定されるコピー元ウインドウにおける全てのデータがライン単位で、コピー先始点（Ｘ３，Ｙ３）によって特定されるウインドウにコピーされる。
First, in the
上記の例によれば、以下の作用効果を得ることができる。 According to the above example, the following effects can be obtained.
（１）表示用メモリ２０６において、コピー元始点（Ｘ１，Ｙ１）と、コピー元終点（Ｘ２，Ｙ２）と、コピー先始点（Ｘ３，Ｙ３）が指定されると、上記コピー元始点（Ｘ１，Ｙ１）と、コピー元終点（Ｘ２，Ｙ２）によって特定されるエリアにおけるデータがライン単位で読み出されてラインラッチ回路２１４に保持される。そしてこのラインラッチ回路２１４に保持されたデータはシフトレジスタ２１３に転送され、上記コピー元始点（Ｘ１，Ｙ１）とコピー先始点（Ｘ３，Ｙ３）とによって決定されるシフト量（Ｘ３−Ｘ１）だけシフトされてから、ラインラッチ回路２１４を介して、コピー先始点アドレス（Ｘ３，Ｙ３）によって特定されるラインから順に書き込まれる。このようなコピーは、表示用メモリ２０６とラインラッチ回路２１４及びシフトレジスタ２１３との間でのデータのやり取りによって可能とされるため、外部から取り込んだデータを、表示用メモリ２０６に書き込む場合に比べて高速に行うことができる。
(1) When the copy source start point (X1, Y1), the copy source end point (X2, Y2), and the copy destination start point (X3, Y3) are designated in the
（２）上記（１）の作用効果により、携帯電話器やＰＤＡにおいて、表示画面に現在表示されている情報の一部を異なるウインドウに高速に表示させることができる。 (2) Due to the effect of the above (1), a part of information currently displayed on the display screen can be displayed in a different window at high speed in the cellular phone or PDA.
図９には、上記液晶コントローラドライバにおける主要部の別の構成例が示される。 FIG. 9 shows another configuration example of the main part of the liquid crystal controller driver.
図９に示される液晶コントローラドライバ２００が、図８に示されるのと大きく相違するのは、シフトレジスタ２１３にラインラッチ回路２１４の機能を持たせることにより、ラインラッチ回路２１４を省略した点にある。シフトレジスタ２１３にデータを選択的に取り込むため、レジスタ２１３−１の近傍には論理ゲート７１，７２が設けられ、レジスタ２１３−２の近傍には論理ゲート７３，７４，７５が配置され、レジスタ２１３−３の近傍には論理ゲート７６，７７，７８が配置される。論理ゲート７１，７２は、セレクト信号Ｓｅｌｅｃｔがハイレベルの期間にデマルチプレクサＤＭＰ１の出力データをレジスタ２１３−１に伝達する。論理ゲート７３，７４，７５は、セレクト信号Ｓｅｌｅｃｔがハイレベルの期間にデマルチプレクサＤＭＰ４の出力データをレジスタ２１３−２に伝達し、セレクト信号Ｓｅｌｅｃｔがローレベルの期間に前段のレジスタ２１３−１の出力データをレジスタ２１３−２に伝達する。論理ゲート７６，７７，７８は、セレクト信号Ｓｅｌｅｃｔがハイレベルの期間にデマルチプレクサＤＭＰ７の出力データをレジスタ２１３−３に伝達し、セレクト信号Ｓｅｌｅｃｔがローレベルの期間に前段のレジスタ２１３−２の出力データをレジスタ２１３−３に伝達する。このように図９に示される構成によれば、シフトレジスタ２１３にラインラッチ回路２１４の機能を持たせ、ラインラッチ回路２１４を省略することによって、液晶コントローラドライバ２００における回路規模の縮小を図ることができる。
The liquid
図１１には、上記液晶コントローラドライバにおける主要部の別の構成例が示される。 FIG. 11 shows another configuration example of the main part of the liquid crystal controller driver.
上記の例では、Ｘ方向にデータシフトを行うようにしたが、そのようなデータシフトを行わない場合には、以下の構成を採用することができる。 In the above example, data shift is performed in the X direction. However, when such data shift is not performed, the following configuration can be employed.
図１１に示される構成が、図１に示されるのと大きく相違するのは、シフトレジスタ２１３が省略されている点である。シフトレジスタ２１３が省略されたことから、ラッチ回路２１４−１の出力データがマルチプレクサＭＰＸ２に伝達され、ラッチ回路２１４−２の出力データがマルチプレクサＭＰＸ５に伝達され、ラッチ回路２１４−３の出力データがマルチプレクサＭＰＸ８に伝達される。本例におけるコピー機能では、図１０に示されるように、Ｙ方向にのみライン単位でコピーされ、コピー元始点（Ｘ１，Ｙ１）及びコピー元終点によって特定されるコピー元ウインドウと、コピー先始点（Ｘ３，Ｙ３）によって特定されるコピー先ウインドウとの間で、Ｘ方向のずれは無い。
The configuration shown in FIG. 11 is greatly different from that shown in FIG. 1 in that the
図１２には、上記液晶コントローラドライバにおける主要部の別の構成例が示される。 FIG. 12 shows another configuration example of the main part of the liquid crystal controller driver.
図１２に示される構成が、図１１に示されるのと大きく相違するのは、ラインラッチ回路２１４を省略した点である。ラインラッチ回路２１４が省略されたことから、デマルチプレクサＤＭＰ１の出力データがマルチプレクサＭＰＸ２を介して書込みラッチ回路ＷＬＣＨ１に伝達され、デマルチプレクサＤＭＰ４の出力データがマルチプレクサＭＰＸ５を介して書込みラッチ回路ＷＬＣＨ２に伝達され、デマルチプレクサＤＭＰ７の出力データがマルチプレクサＭＰＸ８を介して書込みラッチ回路ＷＬＣＨ３に伝達される。コピー時には、読み出しデータが、対応する書込みラッチ回路ＷＬＣＨ１，ＷＬＣＨ２，ＷＬＣＨ３を介して再びデータ線ＤＬ１，ＤＬ１＊、ＤＬ２，ＤＬ２＊、ＤＬ３，ＤＬ３＊に戻される。
The configuration shown in FIG. 12 is greatly different from that shown in FIG. 11 in that the
図１２に示される構成によれば、ラインラッチ回路２１４が省略されたことから、図１１に示される構成の場合よりもさらに回路規模の縮小を図ることができる。
According to the configuration shown in FIG. 12, since the
また、図１１や図１２に示される構成によれば、表示画面における表示情報のスクロールを行うことができる。例えばコピー元始点を（Ｘ１，Ｙ１）とし、コピー元終点を（Ｘ２，Ｙ２）とてスクロールを行う場合、（Ｘ１，Ｙ１）を含むラインのデータを（Ｘ１，Ｙ１＋１）を含むラインにコピーし、（Ｘ１，Ｙ１−１）を含むラインのデータを（Ｘ１，Ｙ１）を含むラインにコピーし、（Ｘ１，Ｙ１−２）を含むラインのデータを（Ｘ１，Ｙ１−１）を含むラインにコピーする。このようにライン単位で順次コピーを繰り返すことにより、表示情報のスクロールが可能となる。 Further, according to the configuration shown in FIGS. 11 and 12, display information on the display screen can be scrolled. For example, when scrolling with the copy source start point (X1, Y1) and the copy source end point (X2, Y2), the data of the line containing (X1, Y1) is copied to the line containing (X1, Y1 + 1) , (X1, Y1-1) is copied to the line including (X1, Y1), and (X1, Y1-2) is copied to the line including (X1, Y1-1). make a copy. Thus, the display information can be scrolled by repeating the copying in units of lines.
上記液晶コントローラドライバ２００において、表示用メモリ２０６における一部の領域に所定カラーデータを書き込むためのフィル機能を設けることができる。このフィル機能により、表示画面の一部を所定カラーで高速に塗りつぶすことができる。
The liquid
このフィル機能を実現するため、所定のカラーデータを保持可能なライトデータレジスタ１３１を設け、内部バスＩＢＵＳを介して上記ライトデータレジスタ１３１の保持データを書込みラッチ回路ＷＬＣＨに伝達可能にする。
In order to realize this fill function, a
フィル機能は、例えば図４に示されるように、インデックスレジスタのレジスタ番号”０２０＿００００＿００００”（Ｒ２００ｈ）を指定し、コントロールレジスタＣＴＲにＦＩＬＬ（ＤＢ１＝１）を設定することにより有効になる。そして、フィル始点（Ｘ１，Ｙ１）と、フィル終点（Ｘ２，Ｙ２）をセットすれば、上記フィル始点（Ｘ１，Ｙ１）と、フィル終点（Ｘ２，Ｙ２）によって特定される領域の全てに、ライトデータレジスタ１３１の記憶データがライン単位で書き込まれる。このフィル機能は、表示画面における一部を所定のカラーで高速に塗りつぶしたい場合に有効となる。 For example, as shown in FIG. 4, the fill function is enabled by specifying the register number “020 — 0000 — 0000” (R200h) of the index register and setting FILL (DB1 = 1) in the control register CTR. Then, if the fill start point (X1, Y1) and fill end point (X2, Y2) are set, all the areas specified by the fill start point (X1, Y1) and fill end point (X2, Y2) are written. Data stored in the data register 131 is written in line units. This fill function is effective when it is desired to fill a part of the display screen with a predetermined color at high speed.
例えば上記コピーインストラクションによりコピーが行われた場合において、コピー元のデータが不要な場合には、それを消去するのにこのフィル機能が有効とされる。すなわち、図５や図１０においけるコピー始点（Ｘ１，Ｙ１）及びコピー元終点（Ｘ２，Ｙ２）によって特定される領域を、上記フィル機能によって背景色と同一色で塗りつぶすことができる。 For example, when copying is performed by the above copy instruction, if the copy source data is unnecessary, this fill function is made effective for erasing it. That is, the area specified by the copy start point (X1, Y1) and the copy source end point (X2, Y2) in FIGS. 5 and 10 can be painted with the same color as the background color by the fill function.
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバに適用した場合を説明したが、本発明はこれに限定されるものでなく、有機ＥＬ表示パネルなど液晶以外の表示装置を駆動する表示制御用半導体集積回路にも利用することができる。 In the above description, the case where the invention made mainly by the present inventor is applied to a liquid crystal controller driver that generates and outputs a drive signal for a liquid crystal panel, which is the field of use behind the invention, has been described. The present invention is not limited to this, and it can also be used for a display control semiconductor integrated circuit for driving a display device other than a liquid crystal such as an organic EL display panel.
２０１ 制御部
２０３ タイミング制御回路
２０６ 表示用メモリ
２１２ パネル表示用ラッチ回路
２１３ シフトレジスタ
２１４ ラインラッチ回路
ＩＸＲ インデックスレジスタ
ＣＴＲＬ コントロールレジスタ
Claims (6)
上記表示用メモリへの書き込みデータを保持可能な書込みラッチ回路と、
コピーインストラクションに基づいて、上記表示用メモリにおけるコピー元始点アドレス、コピー元終点アドレス、及びコピー先始点アドレスを指定可能な制御部と、
上記表示用メモリにおけるコピー元始点アドレス及びコピー元終点アドレスによって特定されるエリアにおけるデータをライン単位で上記書込みラッチ回路に保持させ、それを上記コピー先始点アドレスによって特定されるラインから順に書き込むためのタイミング制御回路と、を含むことを特徴とする表示制御用半導体集積回路。 Display memory capable of storing display data; and
A write latch circuit capable of holding write data to the display memory;
Based on the copy instruction, a control unit capable of designating the copy source start point address, the copy source end point address, and the copy destination start point address in the display memory,
Data in an area specified by the copy source start point address and copy source end point address in the display memory is held in the write latch circuit in units of lines, and written in order from the line specified by the copy destination start point address A display control semiconductor integrated circuit comprising: a timing control circuit;
上記表示用メモリの記憶データをライン単位で記憶保持可能なラインラッチ回路と、
コピーインストラクションに基づいて、上記表示用メモリにおけるコピー元始点アドレス、コピー元終点アドレス、及びコピー先始点アドレスを指定可能な制御部と、
上記表示用メモリにおけるコピー元始点アドレス及びコピー元終点アドレスによって特定されるエリアにおけるデータをライン単位で上記ラインラッチ回路に保持させ、上記コピー先始点アドレスに基づいて上記ラインラッチ回路の保持データをカラム方向にシフトさせてから、それを上記コピー先始点アドレスによって特定されるラインから順に書込みラッチ回路を介して書き込むためのタイミング制御回路と、を含むことを特徴とする表示制御用半導体集積回路。 Display memory capable of storing display data; and
A line latch circuit capable of storing and holding data stored in the display memory in units of lines;
Based on the copy instruction, a control unit capable of designating the copy source start point address, the copy source end point address, and the copy destination start point address in the display memory,
Data in the area specified by the copy source start point address and the copy source end point address in the display memory is held in the line latch circuit in line units, and the data held in the line latch circuit is column-based based on the copy destination start point address. A display control semiconductor integrated circuit comprising: a timing control circuit for shifting the data in a direction and then writing the data sequentially through a write latch circuit from a line specified by the copy destination start point address.
上記ワード線に交差するように配置された複数のデータ線と、
上記ワード線と上記データ線との交点箇所に設けられたメモリセルと、を含み、
上記ラインラッチ回路は、上記データ線に対応して配置された複数のラッチ回路を含んで成る請求項２記載の表示制御用半導体集積回路。 The display memory includes a plurality of word lines,
A plurality of data lines arranged to intersect the word line;
A memory cell provided at the intersection of the word line and the data line,
3. The display control semiconductor integrated circuit according to claim 2, wherein the line latch circuit includes a plurality of latch circuits arranged corresponding to the data lines.
上記表示用メモリの記憶データをライン単位で取り込むと共に、取り込んだデータをカラム方向にシフト可能なシフトレジスタと、
コピーインストラクションに基づいてコピー元始点アドレス、コピー先始点アドレス、及びコピー元カラムアドレスを指定可能な制御部と、
上記コピー元始点アドレス及び上記コピー元カラムアドレスに従って上記表示用メモリ内の対応データを上記シフトレジスタに保持させ、上記コピー先カラムアドレスに基づいて上記シフトレジスタの保持データをカラム方向にシフトさせてから上記表示用メモリに書き込むためのタイミング制御回路と、を含むことを特徴とする表示制御用半導体集積回路。 Display memory capable of storing display data; and
The storage data of the display memory is fetched in line units, and a shift register capable of shifting the fetched data in the column direction;
A control unit capable of designating a copy source start point address, a copy destination start point address, and a copy source column address based on a copy instruction;
The corresponding data in the display memory is held in the shift register according to the copy source start point address and the copy source column address, and the data held in the shift register is shifted in the column direction based on the copy destination column address. A display control semiconductor integrated circuit comprising: a timing control circuit for writing into the display memory.
上記タイミング制御回路は、上記フィル始点アドレス及びフィル終点アドレスに従って上記表示用メモリ内の対応領域に所定カラーデータを書き込むための制御を含む請求項１，２又は５記載の表示制御用半導体集積回路。 The control circuit includes a function of designating a fill start point address and a fill end point address based on a fill instruction,
6. The display control semiconductor integrated circuit according to claim 1, wherein the timing control circuit includes control for writing predetermined color data in a corresponding area in the display memory according to the fill start point address and fill end point address.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9035313B2 (en) | 2008-06-30 | 2015-05-19 | Samsung Display Co., Ltd. | Thin film transistor, method of manufacturing the same and flat panel display device having the same |
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2006
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| US9035313B2 (en) | 2008-06-30 | 2015-05-19 | Samsung Display Co., Ltd. | Thin film transistor, method of manufacturing the same and flat panel display device having the same |
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