JP2008152722A - Software development support device - Google Patents
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Abstract
Description
本発明は、機器を制御するマイクロコンピュータへの組込みソフトウェアを開発評価するためのソフトウェア開発支援装置に関する。 The present invention relates to a software development support apparatus for developing and evaluating software embedded in a microcomputer that controls equipment.
従来、製品に組み込まれるソフトウェアの開発時に、実機試験の前に或いは実機試験に替えて擬似信号を入力してソフトウェアの動作を検証するソフトウェア開発支援装置として、シミュレータに対して操作信号を出力するとともに前記シミュレータから入力されたデータに基づいてシミュレーション結果を表示する操作装置と、前記操作装置から入力された操作信号に従って評価対象ソフトウェアを実行するとともにその結果を前記操作装置に出力する演算処理部を備えたシミュレータとをＬＡＮで接続したソフトウェア開発支援装置が提案されている。 Conventionally, as a software development support device that verifies the operation of software by inputting a pseudo signal before actual machine test or instead of actual machine test at the time of developing software to be incorporated into a product, it outputs an operation signal to the simulator. An operation device that displays a simulation result based on data input from the simulator, and an arithmetic processing unit that executes evaluation target software according to an operation signal input from the operation device and outputs the result to the operation device. A software development support device has been proposed in which a simulator is connected to a LAN.
このようなソフトウェア開発支援装置として、特許文献１には、アプリケーション処理機能と通信機能を備えた中央ブロックと、マイクロコンピュータの周辺装置を擬似的にソフトウェアで実現して入出力処理を行う疑似マイクロコンピュータ周辺装置、演算機能、及び通信機能を有し、前記中央ブロックとＰＣＩバスで接続される周辺ブロックと、電子制御ユニットのハードウエアに相当する回路を有し、前記周辺ブロックに接続するインタフェース回路ブロックとを備え、前記中央ブロックの通信機能と、前記周辺ブロックの前記疑似マイクロコンピュータ周辺装置とが前記ＰＣＩバスで接続され、このＰＣＩバスを介して前記通信機能と前記疑似マイクロコンピュータ周辺装置との間で、直接データの送受信が行えるように構成されているマイクロコンピュータのロジック開発装置が提案されている。 As such a software development support apparatus, Patent Document 1 discloses a pseudo microcomputer that performs input / output processing by realizing a central block having an application processing function and a communication function and a peripheral device of a microcomputer in a pseudo manner by software. Interface circuit block having a peripheral device, an arithmetic function, and a communication function, having a peripheral block connected to the central block via a PCI bus, and a circuit corresponding to the hardware of the electronic control unit, and connecting to the peripheral block The communication function of the central block and the pseudo microcomputer peripheral device of the peripheral block are connected by the PCI bus, and the communication function and the pseudo microcomputer peripheral device are connected via the PCI bus. And configured to send and receive data directly Microcomputer logic development system has been proposed that.
上述したロジック開発装置は、別途ＬＡＮで接続された操作装置から所定周期でシミュレータに入力される操作信号や被処理データに基づいて評価対象ソフトウェアが実行され、その結果が操作装置に出力されるものであったため、評価対象ソフトウェアが大量の被処理データを必要とする場合や操作装置に大量のデータを出力する必要のある場合には、ネットワークのパーフォーマンスが低下して評価対象ソフトウェアをリアルタイムに実行させることが困難であるという問題があった。 In the logic development device described above, evaluation target software is executed based on an operation signal or processed data input to the simulator at a predetermined cycle from an operation device separately connected via a LAN, and the result is output to the operation device. Therefore, if the evaluation target software requires a large amount of data to be processed or if it is necessary to output a large amount of data to the operating device, the performance of the network decreases and the evaluation target software is executed in real time. There was a problem that it was difficult to do.
例えば、車載レーダ装置に搭載される制御用ソフトウェアを評価する場合には、被処理信号としてレーダから出力される反射信号をＡＤ変換した被処理データを模擬した被処理データを操作装置からシミュレータに供給する必要があるが、操作装置から大量の被処理データを送信する場合には、遅延が生じて評価対象ソフトウェアによる演算周期とマッチングが取れず、リアルタイムに動作させることができないという問題が生じるため、評価対象ソフトウェアによる演算周期を大幅に長く設定せざるを得ず、シミュレーションに時間がかかるのである。 For example, when evaluating control software installed in an on-vehicle radar device, processed data simulating processed data obtained by AD-converting a reflected signal output from the radar as a processed signal is supplied from the operating device to the simulator. However, when a large amount of data to be processed is transmitted from the controller device, a delay occurs and the calculation cycle by the evaluation target software cannot be matched, causing a problem that it cannot be operated in real time. The calculation cycle by the software to be evaluated must be set to be significantly longer, and the simulation takes time.
そこで、被処理データの容量を制限すると精度のよいシミュレーションができないため、評価対象ソフトウェアの十分な検証ができなくなるという問題もあった。 Therefore, if the capacity of the data to be processed is limited, accurate simulation cannot be performed, so that there is a problem in that the evaluation target software cannot be sufficiently verified.
また、シミュレーションのために必要な様々なパターンの被処理データを事前に作成する作業も煩雑で手間が掛かるという問題もあった。 In addition, there is a problem that the work of creating various patterns of processing data necessary for the simulation in advance is cumbersome and time-consuming.
このような問題は、車載カメラで撮影された映像情報や集音装置で取り込まれた音声情報等の大量のデータを処理する必要のある車載装置に対する制御ソフトウェアを評価する際にも同様であり、このような状況は、ＬＡＮを介して接続されたエンジンやブレーキ等の他の車載機器のシミュレータと連動させて評価する必要のある場合に特に問題となるため、効率的なソフトウェア開発を困難にするという問題もあった。 Such a problem is the same when evaluating control software for an in-vehicle device that needs to process a large amount of data such as video information captured by an in-vehicle camera or audio information captured by a sound collection device, Such a situation is particularly problematic when it is necessary to evaluate in conjunction with simulators of other in-vehicle devices such as engines and brakes connected via a LAN, making it difficult to develop efficient software. There was also a problem.
本発明は、上述の種々の問題点に鑑み、シミュレーション精度の低下を来たすことなく、シミュレーション環境のパーフォーマンスを向上させ、リアルタイムにシミュレーションを行なえるソフトウェア開発支援装置を提供することを目的とする。 In view of the above-described various problems, an object of the present invention is to provide a software development support apparatus that can improve the performance of a simulation environment and perform simulation in real time without causing a decrease in simulation accuracy.
上述の目的を達成するため、本発明によるソフトウェア開発支援装置の特徴構成は、所定周期でシミュレータに対して操作信号を出力するとともに前記シミュレータから入力されたデータに基づいてシミュレーション結果を表示する操作装置と、前記操作装置から入力された操作信号に従って評価対象ソフトウェアを実行してその結果を前記操作装置に出力する演算処理部を備えたシミュレータとを備えてなるソフトウェア開発支援装置であって、前記シミュレータに、外部から入力される被処理信号を前記所定周期とは非同期で変換処理するとともに変換処理したデータをデータメモリ部に蓄積し、蓄積されたデータを前記演算処理部のバッファメモリに一括転送する信号変換処理部を備え、前記演算処理部は前記バッファメモリに一括転送されたデータに対して評価対象ソフトウェアを起動するプロセス制御部を備えている点にある。 In order to achieve the above-described object, the characteristic configuration of the software development support apparatus according to the present invention is an operation apparatus that outputs an operation signal to a simulator at a predetermined cycle and displays a simulation result based on data input from the simulator. A software development support apparatus comprising: a simulator including an arithmetic processing unit that executes evaluation target software according to an operation signal input from the operation device and outputs a result thereof to the operation device; In addition, the signal to be processed input from the outside is converted asynchronously with the predetermined period, the converted data is stored in the data memory unit, and the stored data is transferred to the buffer memory of the arithmetic processing unit in a batch. A signal conversion processing unit, and the arithmetic processing unit performs batch transfer to the buffer memory. In that it includes a process control unit that starts the evaluation software against data.
上述の構成によれば、シミュレータに備えた信号変換処理部に、操作装置とシミュレータ間の送受信のための周期とは関係なく、外部からリアルな被処理信号が入力され、その被処理信号が信号変換処理部で被処理データに変換処理されてデータメモリ部に蓄積され、蓄積された被処理データが演算処理部のバッファメモリに一括転送される。被処理データが一括転送されるとプロセス制御部により評価対象ソフトウェアが起動されてシミュレーションが実行される。その結果、大量の蓄積データに基づいてリアルタイムに評価対象ソフトウェアを実行できるようになる。 According to the configuration described above, a real processed signal is input from the outside to the signal conversion processing unit provided in the simulator regardless of the cycle for transmission and reception between the controller device and the simulator, and the processed signal is a signal. The conversion processing unit converts the data to be processed and stores the data in the data memory unit, and the stored processing data is collectively transferred to the buffer memory of the arithmetic processing unit. When the data to be processed is transferred at once, the evaluation software is started by the process control unit and a simulation is executed. As a result, the evaluation target software can be executed in real time based on a large amount of accumulated data.
以上説明した通り、本発明によれば、シミュレーション精度の低下を来たすことなく、シミュレーション環境のパーフォーマンスを向上させ、リアルタイムにシミュレーションを行なえるソフトウェア開発支援装置を提供することができるようになった。 As described above, according to the present invention, it is possible to provide a software development support apparatus capable of improving the performance of a simulation environment and performing simulation in real time without causing a decrease in simulation accuracy.
以下に、本発明によるソフトウェア開発支援装置の実施形態を説明する。 Hereinafter, embodiments of the software development support apparatus according to the present invention will be described.
ＦＭ−ＣＷ方式の車載レーダに組み込まれる制御ソフトウェアを評価対象ソフトウェアとするソフトウェア開発支援装置は、図１に示すように、シミュレータ３に対して操作信号を出力するとともにシミュレータ３から入力されたデータに基づいてシミュレーション結果を表示する操作装置１と、操作装置１から入力された操作信号に従って評価対象ソフトウェアを実行するとともにその結果を操作装置１に出力する演算処理部４を備えたパーソナルコンピュータでなるシミュレータ３とをＬＡＮ（Ethernet、ゼロックス社の登録商標）２で接続して構成されている。 As shown in FIG. 1, a software development support apparatus that uses control software incorporated in an FM-CW in-vehicle radar as evaluation target software outputs an operation signal to the simulator 3 and converts the data input from the simulator 3 into data. A simulator composed of a personal computer including an operation device 1 for displaying a simulation result based on it and an arithmetic processing unit 4 for executing the evaluation target software according to an operation signal input from the operation device 1 and outputting the result to the operation device 1 3 is connected by LAN (Ethernet, registered trademark of Xerox Corporation) 2.
操作装置１及びシミュレータ３は、夫々オペレーティングシステム（以下、「ＯＳ」と略記する。）を備えたパーソナルコンピュータで構成され、開発支援用のアプリケーションソフトウェアが搭載されている。 The operation device 1 and the simulator 3 are each composed of a personal computer provided with an operating system (hereinafter abbreviated as “OS”), and is loaded with application software for development support.
操作装置１はＯＳに組み込まれたＧＵＩ（Graphical User Interface）を介してオペレータが操作入力可能に構成され、オペレータによる操作に基づいてシミュレータ３に移植された評価対象ソフトウェアが実行され、その結果が表示される。つまり、アプリケーションソフトウェアに基づいて表示部に表示された操作画面に対してマウスやキーボードを操作することにより、シミュレータに対する環境条件の設定や評価対象ソフトウェアの起動または停止等の操作が可能に構成され、シミュレータから送信される評価対象ソフトウェアの実行結果が操作画面に表示されるように構成されている。 The operation device 1 is configured such that an operator can input an operation via a GUI (Graphical User Interface) incorporated in the OS, and the evaluation target software transplanted to the simulator 3 is executed based on the operation by the operator, and the result is displayed. Is done. In other words, by operating the mouse and keyboard on the operation screen displayed on the display unit based on the application software, it is possible to perform operations such as setting environmental conditions for the simulator and starting or stopping the evaluation target software, The execution result of the evaluation target software transmitted from the simulator is configured to be displayed on the operation screen.
シミュレータ３は、ＯＳを実行するＣＰＵが搭載されたマザーボードと、マザーボードとＰＣＩバス６で接続される拡張スロットルが装着されている。 The simulator 3 is equipped with a motherboard on which a CPU for executing an OS is mounted, and an expansion throttle connected to the motherboard via the PCI bus 6.
演算処理部４はパーソナルコンピュータのマザーボード上にＯＳ及びファームウェアの一部を伴なって構築され、演算処理部４により実行管理される評価対象ソフトウェアがマザーボードに備えたメモリ４Ｈに格納されている。また、拡張スロットルにＣＰＵやＦＰＧＡ等により構成される信号変換処理部５を備えた信号処理ボードが挿入され、信号変換処理部５と演算処理部４がＰＣＩバス６により相互に接続されている。 The arithmetic processing unit 4 is constructed with a part of the OS and firmware on the motherboard of the personal computer, and evaluation target software executed and managed by the arithmetic processing unit 4 is stored in a memory 4H provided on the motherboard. In addition, a signal processing board having a signal conversion processing unit 5 constituted by a CPU, FPGA, or the like is inserted into the expansion throttle, and the signal conversion processing unit 5 and the arithmetic processing unit 4 are connected to each other by a PCI bus 6.
信号変換処理部５は、外部に対してレーダ波を送信するとともに外部から入力される被処理信号であるレーダ波の反射波を受信するアンテナを備えた送受信回路５Ｃと、受信された信号を所定のサンプリングパルスに基づいてＡＤ変換するＡＤ変換回路５Ｄと、演算処理部４の演算周期とは非同期でＡＤ変換処理するとともに変換処理したデータを蓄積するデータメモリ部５Ａと、データメモリ部５Ａに蓄積されたデータを演算処理部４のバッファメモリ４Ａに一括転送するＤＭＡ処理部５Ｂを備えている。 The signal conversion processing unit 5 transmits a radar wave to the outside and receives a reflected wave of a radar wave that is a signal to be processed that is input from the outside. An AD conversion circuit 5D that performs AD conversion based on the sampling pulse, a data memory unit 5A that performs AD conversion processing asynchronously with the calculation cycle of the calculation processing unit 4 and stores the converted data, and stores the converted data in the data memory unit 5A A DMA processing unit 5B is provided for transferring the processed data to the buffer memory 4A of the arithmetic processing unit 4 at once.
送受信回路５Ｃは、レーダ波を生成する発振回路と発振回路から出力されたミリ波を三角波信号により周波数変調するＦＭ変調回路等でなる送信回路と、アンテナで受信された信号を所定レベルに増幅する増幅回路等と増幅された受信信号とＦＭ変調回路からの出力信号を混合してビート信号を生成するミキシング回路とミキシング回路の出力からビート周波数成分を抽出するフィルタ回路等でなる受信回路と、ＡＤ変換回路５Ｄに対するサンプリングパルス等の制御信号を生成するパルス生成回路等を備えている。 The transmission / reception circuit 5C amplifies the signal received by the antenna to a predetermined level, and a transmission circuit including an oscillation circuit that generates a radar wave, an FM modulation circuit that modulates the millimeter wave output from the oscillation circuit with a triangular wave signal, and the like. A receiving circuit comprising an amplifying circuit and the like, an amplified receiving signal and an output signal from the FM modulation circuit to generate a beat signal, a receiving circuit comprising a filter circuit for extracting a beat frequency component from the output of the mixing circuit, and AD A pulse generation circuit for generating a control signal such as a sampling pulse for the conversion circuit 5D is provided.
フィルタ回路から出力されるビート信号がＡＤ変換回路５ＤによりＡＤ変換され、データメモリ部５Ａに所定容量のデータが蓄積されるとＤＭＡ処理部５Ｂによりバッファメモリ４Ａに一括転送される。 The beat signal output from the filter circuit is AD-converted by the AD conversion circuit 5D, and when a predetermined amount of data is accumulated in the data memory unit 5A, it is collectively transferred to the buffer memory 4A by the DMA processing unit 5B.
演算処理部４はＤＭＡ処理部５Ｂによりデータメモリ部５Ａから一括転送されたデータを格納するバッファメモリ４Ａと、バッファメモリ４Ａに転送されたデータに対する処理を行なう評価対象ソフトウェアを起動制御するプロセス制御部４Ｂを備えている。 The arithmetic processing unit 4 stores a buffer memory 4A that stores data collectively transferred from the data memory unit 5A by the DMA processing unit 5B, and a process control unit that activates and controls evaluation target software that performs processing on the data transferred to the buffer memory 4A. 4B is provided.
評価対象ソフトウェアは入力データに対して関数変換処理としての高速フーリエ変換ＦＦＴ（Fast Fourier Transform）を実行する関数変換処理部４Ｃと、関数変換処理部４Ｃにより変換されたデータに基づいて解析処理する解析処理部４Ｄとしてコンピュータを機能させるためのスレッドを備えたタスクを備えて構成されている。 The evaluation target software is a function conversion processing unit 4C that performs fast Fourier transform FFT (Fast Fourier Transform) as a function conversion process on the input data, and an analysis that performs analysis processing based on the data converted by the function conversion processing unit 4C. The processing unit 4D includes a task having a thread for causing the computer to function.
プロセス制御部４Ｂは操作装置１から送信される操作信号に基づいて、評価対象ソフトウェアを起動または停止するとともに実行結果を操作装置１に送信する。プロセス制御部４Ｂは評価対象ソフトウェアを起動すると、信号変換処理部５と連携して評価対象ソフトウェアの必要なスレッドを起動し、所定のタスクが実行されるように管理する。 Based on the operation signal transmitted from the controller device 1, the process control unit 4 </ b> B activates or stops the evaluation target software and transmits the execution result to the controller device 1. When the evaluation target software is activated, the process control unit 4B activates a necessary thread of the evaluation target software in cooperation with the signal conversion processing unit 5, and manages the predetermined task to be executed.
演算処理部４はバッファメモリ４Ａに転送されたデータを時系列的に蓄積する履歴データメモリ４Ｅをさらに備え、プロセス制御部４Ｂは履歴データメモリ４Ｅに蓄積されたデータをバッファメモリ４Ａに読み出して評価対象ソフトウェアを実行させる再生処理部４Ｆを備えている。 The arithmetic processing unit 4 further includes a history data memory 4E for accumulating the data transferred to the buffer memory 4A in time series, and the process control unit 4B reads the data accumulated in the history data memory 4E to the buffer memory 4A for evaluation. A reproduction processing unit 4F for executing the target software is provided.
さらに、演算処理部４は履歴データメモリ４Ｅに蓄積された履歴データをＬＡＮ２を介して操作装置１に送信し、或いは操作装置１に蓄積された過去の履歴データを受信して履歴データメモリ４Ｅに格納する履歴データ送受信処理部４Ｇを備えるとともに、解析処理部４Ｄによる解析結果を操作装置１に送信するＣＡＮインタフェース４Ｉを備えている。 Further, the arithmetic processing unit 4 transmits the history data stored in the history data memory 4E to the controller device 1 via the LAN 2, or receives past history data stored in the controller device 1 and stores it in the history data memory 4E. A history data transmission / reception processing unit 4G to be stored is provided, and a CAN interface 4I for transmitting an analysis result by the analysis processing unit 4D to the controller device 1 is provided.
ＦＭ−ＣＷ方式のレーダでは、ＡＤ変換回路５Ｄにより取り込まれるビート信号から求まる周波数（以下、「ビート周波数」と記す。）に基づいて対象物の相対距離及び相対速度が求められる。 In the FM-CW type radar, the relative distance and the relative speed of the object are obtained based on the frequency (hereinafter referred to as “beat frequency”) obtained from the beat signal taken in by the AD conversion circuit 5D.
相対距離及び相対速度の算出原理を説明する。図２（ａ）に示すように、ビート周波数ｆＢは送信波と反射波とをミキシングした混合波の周波数、つまり送信波の周波数とドップラー効果によりドップラーシフトを起こした反射波の周波数との差分から求められ、ドップラーシフトの影響により図２（ｂ）に示すように変化する。 The calculation principle of the relative distance and the relative speed will be described. As shown in FIG. 2A, the beat frequency f B is the frequency of the mixed wave obtained by mixing the transmission wave and the reflected wave, that is, the difference between the frequency of the transmission wave and the frequency of the reflected wave that causes the Doppler shift due to the Doppler effect. And changes as shown in FIG. 2B due to the influence of the Doppler shift.
図２（ａ）において、Ｔは送信波と反射波との遅延時間、Δｆは変調周波数幅、ｆ０は送信波の中心周波数、ｆｍは変調信号の周波数である。図２（ｂ）において、ｆＢＵ（＝ｆＲ＋ｆＶ）及びｆＢＤ（＝ｆＲ−ｆＶ）は、夫々ビート周波数ｆＢ上昇区間の上昇ビート周波数、及び、ビート周波数ｆＢ下降区間の下降ビート周波数であり、ｆＲは〔数１〕で示すように対象物との相対距離Ｒに比例する距離周波数、ｆＶは〔数２〕で示すように対象物との間の相対速度Ｖに比例する速度周波数となる。ここに、〔数１〕、〔数２〕で示すＣは光速である。 In FIG. 2A, T is the delay time between the transmission wave and the reflected wave, Δf is the modulation frequency width, f 0 is the center frequency of the transmission wave, and fm is the frequency of the modulation signal. In FIG. 2B, f BU (= f R + f V ) and f BD (= f R −f V ) are respectively the rising beat frequency in the beat frequency f B rising section and the beat frequency f B falling section. a descending beat frequency, f R is the distance frequency proportional to the relative distance R to the object as indicated by the equation (1), f V is the relative velocity V between the object as indicated by the expression (2) The speed frequency is proportional to. Here, C shown in [Equation 1] and [Equation 2] is the speed of light.
従って、ビート信号のｆＢＵとｆＢＤとから算出されるｆＲと〔数１〕に基づいて検出対象物の相対距離Ｒが〔数３〕のように求められ、ビート信号のｆＢＵとｆＢＤとから算出されるｆＶと〔数２〕に基づいて検出対象物の相対速度Ｖは〔数４〕のように求められる。 Thus, the relative distance R of the detection object on the basis of the f R calculated from the f BU and f BD of the beat signal equation (1) is determined as Formula 3, the beat signal f BU and f the relative velocity V of the detected object on the basis of the f V calculated from the BD expression (2) is determined as [Equation 4].
関数変換処理部４Ｃを構成する評価対象ソフトウェアは、バッファメモリ４Ａに蓄積されたビート信号に対応するデータを高速フーリエ変換（ＦＦＴ）してビート周波数を算出する複数のスレッドが動作することにより実現され、解析処理部４Ｄを構成する評価対象ソフトウェアは、関数変換処理部４Ｃの各スレッドで算出されたビート周波数と〔数３〕及び〔数４〕に基づいて対象物との相対距離Ｒと相対速度Ｖを算出する単一のスレッドが動作することにより実現されている。 The evaluation target software constituting the function conversion processing unit 4C is realized by operating a plurality of threads that calculate the beat frequency by performing fast Fourier transform (FFT) on the data corresponding to the beat signal stored in the buffer memory 4A. The evaluation target software constituting the analysis processing unit 4D is based on the beat frequency calculated by each thread of the function conversion processing unit 4C and the relative distance R and the relative speed with the target based on [Equation 3] and [Equation 4]. This is realized by operating a single thread for calculating V.
以下、実車両に上述のソフトウェア開発支援装置を搭載して評価する場合の処理フローを図３及び図４に示すフローチャートに基づいて説明する。 Hereinafter, a processing flow in the case where the above-described software development support apparatus is mounted on an actual vehicle for evaluation will be described based on the flowcharts shown in FIGS. 3 and 4.
ソフトウェア開発支援装置に電源が投入されると（ＳＡ１）、操作装置１及びシミュレータ３のＯＳが起動して初期設定が行なわれ、アプリケーションが立ち上がる。アプリケーションが立ち上がると、例えば、操作装置１ではシミュレーションの条件設定等の初期画面が表示され、シミュレータ３ではデータメモリ部５Ａのデータがリセットされ、ＤＭＡ処理部５Ｂの転送レジスタ等の値が初期化される等シミュレーションを実行するための前処理が行なわれる（ＳＡ２）。 When the software development support apparatus is turned on (SA1), the OS of the operation apparatus 1 and the simulator 3 is activated to perform initial settings, and the application is started up. When the application starts up, for example, the controller device 1 displays an initial screen for setting simulation conditions, etc., and the simulator 3 resets the data in the data memory unit 5A and initializes the values of the transfer registers in the DMA processing unit 5B. Pre-processing for executing the simulation is performed (SA2).
操作装置１のＧＵＩを介してオペレータから各種の設定条件が入力されると、それらの設定情報がＬＡＮを介してシミュレータ３に送信され、シミュレーションが実行可能な環境に設定される（ＳＡ３）。 When various setting conditions are input from the operator via the GUI of the controller device 1, the setting information is transmitted to the simulator 3 via the LAN, and an environment in which simulation can be executed is set (SA3).
具体的には、操作装置１とシミュレータ３との間で遣り取りされるデータチャネルの設定、関数変換処理部４Ｃで演算処理に使用されるＦＦＴ関数や解析処理部４Ｄで相対距離Ｒと相対速度Ｖを算出する演算処理に使用される認識アルゴリズムの設定、ＤＭＡ転送のためのアドレス設定や転送されたデータ群の識別情報の設定、設定されたＤＭＡ転送領域に対応して選択される関数変換処理スレッドであるＦＦＴスレッドの対応付け等が行なわれる。ここで、ＦＦＴ関数や認識アルゴリズムは評価対象ソフトウェアの一部を構成し、ユーザに対応して複数の異なるアルゴリズムを採用した複数のスレッドとして予め操作装置１を介して送信され、マザーボードに備えたメモリ４Ｈに格納されているもので、スレッド毎に評価できるように構成されている。 Specifically, the setting of the data channel exchanged between the controller device 1 and the simulator 3, the FFT function used for arithmetic processing in the function conversion processing unit 4C, and the relative distance R and the relative speed V in the analysis processing unit 4D. Setting of recognition algorithm used for calculation processing for calculating, setting of address for DMA transfer and setting of identification information of transferred data group, function conversion processing thread selected corresponding to set DMA transfer area The FFT thread is associated with each other. Here, the FFT function and the recognition algorithm constitute a part of the evaluation target software, and are transmitted in advance through the operation device 1 as a plurality of threads adopting a plurality of different algorithms corresponding to the user, and are provided on the motherboard. It is stored in 4H and is configured so that it can be evaluated for each thread.
操作装置１からシミュレータ３にシミュレーションの実行指令が送信されると（ＳＡ４）、演算処理部４から出力されるＰＣＩバスを介した起動指令に基づいて信号変換処理部（信号処理ボード）５の送受信回路５Ｃが駆動されてレーダ送信波が出力され、反射波とミキシングされたビート信号が送受信回路５Ｃを介してＡＤ変換回路５Ｄに入力される（ＳＡ５）。 When a simulation execution command is transmitted from the controller device 1 to the simulator 3 (SA4), transmission / reception of the signal conversion processing unit (signal processing board) 5 is performed based on an activation command output from the arithmetic processing unit 4 via the PCI bus. The circuit 5C is driven to output a radar transmission wave, and a beat signal mixed with the reflected wave is input to the AD conversion circuit 5D via the transmission / reception circuit 5C (SA5).
図５に示すように、ＡＤ変換回路５Ｄには、送受信回路５Ｃに備えたパルス生成回路から数百μｓｅｃ．の周期でデータ取得開始パルスが入力され、データ取得開始パルスの一周期の間にビート周波数ｆＢ上昇区間とビート周波数ｆＢ下降区間に対応するデータ切替パルスと、当該データ切替パルスに同期したサンプリングパルスが入力される。 As shown in FIG. 5, the AD conversion circuit 5D has several hundred μsec. From the pulse generation circuit provided in the transmission / reception circuit 5C. A data acquisition start pulse is input at a period of, and during one period of the data acquisition start pulse, a data switching pulse corresponding to the beat frequency f B rising section and the beat frequency f B falling section, and sampling synchronized with the data switching pulse A pulse is input.
ＡＤ変換回路５Ｄにより、データ切替パルスに同期してビート周波数ｆＢ上昇区間とビート周波数ｆＢ下降区間の夫々三回、合計六回のサンプリング時に所定容量のデータがサンプリングされる。例えば、一回のサンプリング時に１０２４ｂｙｔｅ（２ｂｙｔｅ×５１２回）の容量のデータがサンプリングされてデータメモリ部５Ａに格納される（ＳＡ６）。 The AD conversion circuit 5D, in synchronism with the data switching pulse beat frequency f B rising section and the beat frequency f B falling section of each three times, data of a predetermined volume at a total six-fold sampling is sampled. For example, 1024 bytes (2 bytes × 512 times) of data is sampled and stored in the data memory unit 5A at one sampling (SA6).
一回のサンプリングが終了する度に信号変換処理部５から演算処理部４に対して割込みリクエストが送信され、リクエストが演算処理部４に受け付けられると信号変換処理部５のデータメモリ部５Ａに格納されたサンプリングデータ群がＤＭＡ処理部５Ｂを介して初期設定で指定された演算処理部（マザーボード）４のバッファメモリ４Ａの所定領域にＤＭＡ転送される（ＳＡ７）。 Each time sampling is completed, an interrupt request is transmitted from the signal conversion processing unit 5 to the arithmetic processing unit 4, and when the request is received by the arithmetic processing unit 4, it is stored in the data memory unit 5A of the signal conversion processing unit 5. The sampled data group is DMA-transferred to a predetermined area of the buffer memory 4A of the arithmetic processing unit (motherboard) 4 designated by the initial setting via the DMA processing unit 5B (SA7).
ＤＭＡ転送が終了すると、演算処理部４では、プロセス制御部４Ｂにより上述の複数のＦＦＴスレッドのうち、ＤＭＡ転送されたバッファメモリ４Ａの領域に対応付けられたＦＦＴスレッドが起動されてビート周波数が算出され、バッファメモリ４Ａに区画された演算結果格納領域に記憶される（ＳＡ８）。 When the DMA transfer is completed, the arithmetic processing unit 4 starts the FFT thread associated with the area of the buffer memory 4A that has been DMA-transferred from among the above-mentioned plurality of FFT threads by the process control unit 4B, and calculates the beat frequency. And stored in the calculation result storage area partitioned in the buffer memory 4A (SA8).
図５を参照して説明すると、データ切替パルス１のタイミングでＡＤ変換され、バッファメモリの領域１にＤＡＭ転送されたデータに対してＦＦＴスレッド１が起動され、データ切替パルス２のタイミングでＡＤ変換され、バッファメモリの領域２にＤＡＭ転送されたデータに対してＦＦＴスレッド２が起動されるという動作がデータ切替パルス６に対する処理まで繰り返されるのである。 Referring to FIG. 5, the A / D conversion is performed at the timing of the data switching pulse 1, the FFT thread 1 is activated for the data transferred to the buffer memory area 1 and the DAM transfer, and the AD conversion is performed at the timing of the data switching pulse 2. Then, the operation that the FFT thread 2 is activated for the data DAM transferred to the area 2 of the buffer memory is repeated until the processing for the data switching pulse 6 is performed.
つまり、ＤＭＡ転送されるデータブロックとＦＦＴスレッド間には相互に対応付けられた個別の管理番号が付されて管理され、演算処理部４のプロセス制御部４Ｂは転送されたデータブロックに対応するＦＦＴスレッドを起動するように制御する。本実施形態では、上述したように、六つのデータブロックに対応して六つのＦＦＴスレッドが管理され、対応付けはステップＳＡ３の環境条件の設定ステップで行なわれる。 That is, the data block and the DMA thread transferred by DMA are managed with individual management numbers associated with each other, and the process control unit 4B of the arithmetic processing unit 4 performs the FFT corresponding to the transferred data block. Control the thread to start. In the present embodiment, as described above, six FFT threads are managed corresponding to the six data blocks, and the association is performed in the environmental condition setting step in step SA3.
このようにしてデータ取得開始パルスの一周期の間に六回のＤＭＡ転送が行なわれ、ＤＭＡ転送されたバッファメモリ４Ａの領域に対応付けられた六つのＦＦＴスレッドがプロセス制御部４Ｂにより順次起動され、全てのＦＦＴスレッドの実行が終了したことが、各ＦＦＴスレッドが生成し演算結果格納領域にセットする処理完了フラグにより検出されると（ＳＡ９）、プロセス制御部４Ｂにより上述の認識アルゴリズムのスレッドが起動されて（ＳＡ１０）、当該スレッドにより対象物との相対距離Ｒと相対速度Ｖが算出され、バッファメモリ４Ａに区画された演算結果格納領域に記憶される（ＳＡ１１）。 In this way, six DMA transfers are performed during one period of the data acquisition start pulse, and six FFT threads associated with the DMA transferred area of the buffer memory 4A are sequentially activated by the process control unit 4B. When the completion of the execution of all the FFT threads is detected by the processing completion flag generated by each FFT thread and set in the operation result storage area (SA9), the process control unit 4B causes the above-described recognition algorithm thread to be When activated (SA10), the relative distance R and the relative speed V with the object are calculated by the thread, and stored in the calculation result storage area partitioned in the buffer memory 4A (SA11).
つまり、プロセス制御部４Ｂはバッファメモリ４Ａに一括転送されたデータに対して評価対象ソフトウェアを起動するように動作する。 That is, the process control unit 4B operates to activate the evaluation target software for the data transferred to the buffer memory 4A in a batch.
認識アルゴリズムのスレッドは、連続する二つのデータブロックで得られるビート周波数ｆＢ上昇区間の上昇ビート周波数とビート周波数ｆＢ下降区間の下降ビート周波数に基づいて対象物との相対距離Ｒと相対速度Ｖを求める処理を三回繰り返し、その平均値を対象物との相対距離Ｒと相対速度Ｖとして算出する。 Threads recognition algorithm, the relative distance R and relative velocity V of the object on the basis of the falling beat frequency of the rising beat frequency and the beat frequency f B falling section of the beat frequency f B rising section obtained by two consecutive data blocks 3 is repeated three times, and the average value is calculated as the relative distance R and the relative speed V with the object.
尚、認識アルゴリズムのスレッドはＦＦＴスレッドより実行優先順位が高く設定されており、認識アルゴリズムのスレッドが動作中に次周期のデータ取得開始パルスに応じてサンプリングされたデータがＤＭＡ転送された場合には、認識アルゴリズムのスレッドが終了した後にＦＦＴスレッドが起動される。 Note that the recognition algorithm thread is set to have a higher execution priority than the FFT thread, and when the data sampled according to the data acquisition start pulse of the next cycle is DMA-transferred while the recognition algorithm thread is operating. After the recognition algorithm thread ends, the FFT thread is activated.
このような処理が繰り返される過程で、演算処理部４では、プロセス制御部４Ｂにより認識アルゴリズムのスレッドが起動されるのと並行して、前回の認識アルゴリズムのスレッドにより算出された対象物との相対距離Ｒと相対速度Ｖがバッファメモリ４Ａから読み出され（ＳＡ１２，ＳＡ１３）、ＣＡＮインタフェース４Ｉを介して操作装置１に送信され、操作装置１の表示部にその結果が表示される（ＳＡ１４）。 In the process in which such processing is repeated, in the arithmetic processing unit 4, in parallel with the activation of the recognition algorithm thread by the process control unit 4B, relative to the object calculated by the previous recognition algorithm thread. The distance R and the relative speed V are read from the buffer memory 4A (SA12, SA13), transmitted to the controller device 1 via the CAN interface 4I, and the result is displayed on the display unit of the controller device 1 (SA14).
さらに、演算処理部４では、図５に示すように、バッファメモリ４Ａに格納された六回のサンプリングデータが履歴データメモリ４Ｅにブロック転送され、次の周期のデータ取得開始パルスによりサンプリングされるデータのＤＭＡ転送に備える（ＳＡ１５）。 Further, in the arithmetic processing unit 4, as shown in FIG. 5, the six times of sampling data stored in the buffer memory 4A are block-transferred to the history data memory 4E, and the data sampled by the data acquisition start pulse of the next cycle To prepare for DMA transfer (SA15).
シミュレータ３では、上述のステップＳＡ４からステップＳＡ１５の処理が２３ｍｓｅｃ．の演算周期（ＳＡ１６）として繰り返され、当該演算周期の最後に操作装置１との間でＬＡＮを介して通信が行なわれ、初期設定されたデータチャネルに対応するデータの送受信や設定操作装置１からの新たな操作情報の送信処理等が行なわれた後に（ＳＡ１７）、ステップＳＡ４に戻り、シミュレーションの終了指令が入力されるまで同様の処理が繰り返される。 In the simulator 3, the processing from the above step SA4 to step SA15 is 23 msec. The calculation cycle (SA16) is repeated, and at the end of the calculation cycle, communication is performed with the controller device 1 via the LAN. Data transmission / reception corresponding to the initially set data channel and the setting operation device 1 are performed. After the new operation information transmission process is performed (SA17), the process returns to step SA4, and the same process is repeated until a simulation end command is input.
上述したデータ取得開始パルスの周期をシミュレータの演算周期と等しくするか短く設定することにより、シミュレータの演算周期内で少なくとも六回のデータサンプリングと、対応する相対距離等の演算処理が行なわれる。 By setting the period of the data acquisition start pulse described above to be equal to or shorter than the calculation period of the simulator, at least six times of data sampling and corresponding calculation processing such as relative distance are performed within the calculation period of the simulator.
つまり、シミュレータに、操作装置とシミュレータ３の交信周期とは非同期で外部から入力される被処理信号を変換処理するとともに変換処理したデータをデータメモリ部に蓄積し、蓄積されたデータを演算処理部のバッファメモリに一括転送する信号変換処理部を備え、プロセス制御部がバッファメモリに一括転送されたデータに対して評価対象ソフトウェアを起動するように構成されている。 In other words, the signal to be processed that is input from the outside is asynchronous with the communication cycle between the controller device and the simulator 3, and the converted data is stored in the data memory unit, and the stored data is stored in the arithmetic processing unit. A signal conversion processing unit for batch transfer to the buffer memory, and the process control unit is configured to activate the evaluation target software for the data batch transferred to the buffer memory.
尚、履歴データメモリ４Ｅに転送されたデータ取得開始パルス一周期分のサンプリングデータは履歴データ送受信処理部４ＧによりＬＡＮを介して外部記憶装置として機能する操作装置１に随時送信され、操作装置１のメモリに格納される。履歴データは操作装置１に必ず送信されるものではなく、ステップＳＡ３の初期設定時に送信するように設定された場合に限られ、そのような設定がなされないときには履歴データメモリ４Ｅに蓄積される。 Note that the sampling data for one cycle of the data acquisition start pulse transferred to the history data memory 4E is transmitted from time to time by the history data transmission / reception processing unit 4G to the operation device 1 functioning as an external storage device via the LAN. Stored in memory. The history data is not necessarily transmitted to the controller device 1 but only when it is set to be transmitted at the initial setting of step SA3. When such setting is not made, the history data is stored in the history data memory 4E.
履歴データメモリ４Ｅに蓄積された履歴データ、または、初期設定でＬＡＮを介して外部記憶装置として機能する操作装置１から履歴データメモリ４Ｅに書き込まれた履歴データは、再生処理部４Ｆにより再度シミュレーションが実行されるように制御される。 The history data stored in the history data memory 4E or the history data written to the history data memory 4E from the operation device 1 functioning as an external storage device via the LAN by default is simulated again by the reproduction processing unit 4F. Controlled to be executed.
詳述すると、再生処理部４Ｆは、同一周期でサンプリングされたブロック単位にバッファメモリ４Ａに読み出した後にプロセス制御部４Ｂを起動し、プロセス制御部４Ｂが複数のＦＦＴスレッドを起動させ、各ＦＦＴスレッドが処理を終了すると解析処理スレッドである認識アルゴリズムのスレッドを起動させるのである。 More specifically, the reproduction processing unit 4F activates the process control unit 4B after reading it into the buffer memory 4A in block units sampled in the same cycle, and the process control unit 4B activates a plurality of FFT threads. When the processing ends, the recognition algorithm thread, which is an analysis processing thread, is activated.
このように蓄積された履歴データを用いてシミュレーションを繰り返す環境が整えられているので、新たなスレッドが開発されたとき、既存のスレッドを再評価する必要がある場合に、実車環境ではなく室内でリアルタイムにシミュレーションができるようになる。 Since the environment for repeating the simulation using the accumulated history data is prepared in this way, when a new thread is developed, when it is necessary to re-evaluate the existing thread, it is indoors instead of the actual vehicle environment. Real-time simulation will be possible.
以上の説明では、信号変換処理部に送信波を自ら送信する送受信回路５Ｃを備えたものを説明したが、外部の送信回路から送信される送信波と、外部の送信回路から送信され対象物から反射した反射波をアンテナを介して受信してビート信号を生成する受信回路を設けるものであってもよい。 In the above description, the signal conversion processing unit including the transmission / reception circuit 5C that transmits the transmission wave itself is described. However, the transmission wave transmitted from the external transmission circuit and the object transmitted from the external transmission circuit are detected. There may be provided a receiving circuit that receives the reflected wave reflected through an antenna and generates a beat signal.
また、以上の説明では、ビート信号が一系統の場合を説明したが、対象物の位置する方向を求めるためには三角測量の原理より少なくとも二系統のビート信号が要求される。本発明では、シミュレータ３の拡張スロットルに信号変換処理部５を複数備えることが可能なように構成されており、プロセス制御部４Ｂは各信号変換処理部５からＤＭＡ転送されたデータの夫々に対して並列して関数変換処理部つまりＦＦＴスレッドを起動するとともに、関数変換処理部により変換されたデータに基づいて解析処理部つまり認識アルゴリズムのスレッドを順次起動させるように構成されている。 In the above description, the case where the beat signal is one line has been described. However, in order to obtain the direction in which the object is located, at least two beat signals are required from the principle of triangulation. In the present invention, the expansion throttle of the simulator 3 is configured to be provided with a plurality of signal conversion processing units 5, and the process control unit 4 B performs the DMA transfer from each signal conversion processing unit 5 on each of the data transferred. The function conversion processing unit, that is, the FFT thread is activated in parallel, and the analysis processing unit, that is, the recognition algorithm thread is sequentially activated based on the data converted by the function conversion processing unit.
つまり、シミュレータに信号変換処理部を複数備え、プロセス制御部は各信号変換処理部から一括転送されたデータの夫々に対して並列して関数変換処理部を起動するとともに、関数変換処理部により変換されたデータに基づいて解析処理部を順次起動させるように構成されている。Ｎ個の信号変換処理部が設けられる場合におけるＦＦＴスレッドの動作を図６に示す。 In other words, the simulator has a plurality of signal conversion processing units, and the process control unit activates the function conversion processing unit in parallel for each of the data batch-transferred from each signal conversion processing unit, and the function conversion processing unit converts the data. The analysis processing unit is sequentially activated based on the obtained data. FIG. 6 shows the operation of the FFT thread when N signal conversion processing units are provided.
例えば、上述の例に基づいて説明すると、系統毎に設けられた信号変換処理部５からデータ取得開始パルスの一周期の間に六回のＤＭＡ転送が行なわれ、ＤＭＡ転送されたバッファメモリ４Ａの領域に対応付けられた六つのＦＦＴスレッドがプロセス制御部４Ｂにより順次起動されるのである。このとき、ＦＦＴスレッドは系統毎に六つ設定され合計１２のスレッドが各データブロックに対応付けられて、プロセス制御部４Ｂにより系統毎に起動される。 For example, to explain based on the above-described example, the DMA transfer is performed six times during one cycle of the data acquisition start pulse from the signal conversion processing unit 5 provided for each system, and the DMA transfer of the buffer memory 4A is performed. The six FFT threads associated with the areas are sequentially activated by the process control unit 4B. At this time, six FFT threads are set for each system, and a total of 12 threads are associated with each data block and activated by the process control unit 4B for each system.
複数系統の信号変換処理部５が設けられる場合には、プロセス制御部４Ｂは異なる系統のＦＦＴスレッドを同時に実行させるマルチスレッド制御を行ない、系統毎に六つのＦＦＴスレッドの処理が終了すると、先に終了した系統から単一の認識アルゴリズムのスレッドが実行される。ここでは、認識アルゴリズムのスレッドに各系統で算出された相対距離とアンテナ間の物理距離に基づいて対象物の位置する角度（方位）を算出するアルゴリズムが付加されている。 When a plurality of signal conversion processing units 5 are provided, the process control unit 4B performs multi-thread control that simultaneously executes FFT threads of different systems, and when processing of six FFT threads is completed for each system, A single recognition algorithm thread is executed from the finished line. Here, an algorithm for calculating the angle (azimuth) at which the object is located based on the relative distance calculated for each system and the physical distance between the antennas is added to the thread of the recognition algorithm.
マルチスレッド制御とは、任意のＦＦＴスレッドの実行中に新たなＤＭＡ転送が終了すると対応する新たなＦＦＴスレッドを時分割で実行させることをいい、認識アルゴリズムのスレッドはＦＦＴスレッドより実行優先順位を高く設定している。従って、認識アルゴリズムのスレッドの実行中は新たなＦＦＴスレッドの実行は受け付けられず待機される。尚、複数のＦＦＴスレッドを実行制御する際には、ＤＭＡ転送終了後に要求されるＦＦＴスレッドを先に実行中のＦＦＴスレッドに対して割込み処理で実行するように構成してもよい。 Multi-thread control means that when a new DMA transfer is completed during execution of an arbitrary FFT thread, the corresponding new FFT thread is executed in a time-sharing manner. The recognition algorithm thread has a higher execution priority than the FFT thread. It is set. Therefore, during the execution of the recognition algorithm thread, the execution of a new FFT thread is not accepted and waits. When performing execution control of a plurality of FFT threads, the FFT thread requested after the end of the DMA transfer may be executed by interrupt processing for the FFT thread being executed first.
このような構成により、複数のＦＦＴスレッドと単一の認識アルゴリズムのスレッドに基づいて複数系統のレーダを同時にシミュレーションすることも可能となっている。例えば、車両に二系統のビート信号を生成する前方用のレーダ装置と、二系統のビート信号を生成する後方用のレーダ装置に対して同時にシミュレーションできるようになる。 With such a configuration, it is possible to simultaneously simulate a plurality of radar systems based on a plurality of FFT threads and a single recognition algorithm thread. For example, it becomes possible to simultaneously simulate a front radar device that generates two beat signals for a vehicle and a rear radar device that generates two beat signals.
具体的には、拡張スロットルに接続された四枚の信号変換処理部５により、夫々の系統のビート信号を処理することにより四系統のビート信号が夫々独立してＡＤ変換され、プロセス制御部４Ｂにより複数のＦＦＴスレッドに対してマルチスレッド制御され、単一の認識アルゴリズムのスレッドにより前方車両の相対速度、相対距離、角度、及び、後方車両の相対速度、相対距離、角度が算出される。 Specifically, the four signal conversion processing units 5 connected to the expansion throttle process the beat signals of the respective systems, thereby AD-converting the four systems of beat signals, respectively, and the process control unit 4B. Thus, multi-thread control is performed on a plurality of FFT threads, and the relative speed, relative distance, and angle of the vehicle ahead and the relative speed, relative distance, and angle of the vehicle behind are calculated by a thread of a single recognition algorithm.
上述のソフトウェア開発支援装置のＬＡＮに他のシミュレータを接続し、他の車載装置と統合された状態におけるシミュレーションを行なうことができる。 Another simulator can be connected to the LAN of the above-described software development support apparatus, and simulation in a state integrated with another in-vehicle apparatus can be performed.
例えば、エンジンを模擬するエンジンモデル演算部にエンジンＥＣＵ（電子制御装置）が接続されたエンジンシミュレータと、ブレーキを模擬するブレーキモデル演算部にブレーキＥＣＵ（電子制御装置）が接続されたブレーキシミュレータをＬＡＮに接続し、上述のレーダシミュレータからの対象物の距離情報や速度情報に基づいて、エンジンシミュレータとブレーキシミュレータが協働して前方車両との車間を保ちながら走行する安全走行制御を行なうような場合に、各電子制御装置の評価を行なうことができる。 For example, an engine simulator in which an engine ECU (electronic control unit) is connected to an engine model calculation unit that simulates an engine, and a brake simulator in which a brake ECU (electronic control unit) is connected to a brake model calculation unit that simulates a brake are connected to a LAN. Connected to the above, and based on the distance information and speed information of the object from the radar simulator described above, the engine simulator and the brake simulator cooperate to perform safe traveling control while maintaining a distance from the preceding vehicle. In addition, each electronic control unit can be evaluated.
以下に別実施形態を説明する。 Another embodiment will be described below.
上述の実施形態では、信号変換処理部として外部から入力される被処理信号をＡＤ変換するものを説明したが、信号変換処理部における変換処理はＡＤ変換処理に限るものではなく、リアルタイムに大量のデータを変換処理するものであれば他の変換処理であってもよい。 In the above-described embodiment, the signal conversion processing unit that performs AD conversion on a signal to be processed input from the outside has been described. However, the conversion processing in the signal conversion processing unit is not limited to AD conversion processing, and a large amount in real time. Any other conversion process may be used as long as it converts data.
上述の実施形態では、関数変換処理部４Ｃが高速フーリエ変換するＦＦＴスレッドで構成されるものを説明したが、関数変換処理はこれに限定されるものではなく、例えば、画像データや音声データの圧縮伸張処理、フィルタ処理等の各種の関数変換処理で構成することができる。 In the above-described embodiment, the function conversion processing unit 4C has been described as being configured with an FFT thread that performs fast Fourier transform. However, the function conversion processing is not limited to this, and for example, compression of image data and audio data It can be configured by various function conversion processes such as an expansion process and a filter process.
上述の実施形態では、操作装置１とシミュレータ３とを接続するＬＡＮにイーサネット（Ethernet、ゼロックス社の登録商標）を採用したものを説明したが、イーサネット以外に任意の規格のＬＡＮを採用することができる。例えば、ＦｌｅｘＲａｙ等の車両用のＬＡＮを用いることも可能である。 In the above-described embodiment, an Ethernet (Ethernet, registered trademark of Xerox Corporation) is used as a LAN for connecting the controller device 1 and the simulator 3. However, any standard LAN other than Ethernet can be used. it can. For example, a vehicle LAN such as FlexRay can be used.
上述の実施形態では、ＦＭ−ＣＷ方式の車載レーダに組み込まれる制御ソフトウェアを評価対象ソフトウェアとするソフトウェア開発支援装置について説明したが、評価対象ソフトウェアはＦＭ−ＣＷ方式の車載レーダに組み込まれる制御ソフトウェアに限るものではなく、パルスドップラー方式等の他の方式の車載レーダに組み込まれる制御ソフトウェアであってもよい。また、レーダは車載されるものに制限されるものではないことは言うまでも無い。 In the above-described embodiment, the software development support apparatus has been described in which the control software incorporated in the FM-CW in-vehicle radar is the evaluation target software. However, the evaluation target software is included in the control software incorporated in the FM-CW in-vehicle radar. The present invention is not limited to this, and may be control software incorporated in other types of on-vehicle radars such as a pulse Doppler method. Needless to say, the radar is not limited to being mounted on the vehicle.
上述の実施形態では、ソフトウェアの開発支援装置として、レーダの反射信号を被処理信号とするレーダ装置に組み込まれる評価対象ソフトウェアを対象としたものを説明したが、他に音声信号を被処理信号とする音声認識装置に組み込まれる評価対象ソフトウェアや、映像信号を被処理信号とする画像処理装置に組み込まれる評価対象ソフトウェア等、大量の被処理データを必要とする評価対象ソフトウェアをリアルタイムで評価する必要のある開発支援装置に適用することができる。その際、入力される被処理信号の系統数に応じて信号変換処理部を複数備えることにより、大容量の入力データに対してリアルタイムで処理することができるようになり、シミュレーションの効率化が促進される。 In the above-described embodiment, the software development support device has been described with respect to the evaluation target software incorporated in the radar device that uses the radar reflection signal as the processed signal. Evaluation target software that requires a large amount of data to be processed, such as evaluation target software incorporated in a speech recognition apparatus that performs image processing, and evaluation target software that is incorporated in an image processing apparatus that uses a video signal as a processed signal. It can be applied to a certain development support device. At that time, by providing a plurality of signal conversion processing units according to the number of systems of input signals to be processed, it becomes possible to process a large amount of input data in real time, thereby promoting the efficiency of simulation. Is done.
上述下実施形態では、評価対象ソフトウェアが、入力データに対して関数変換処理を実行する関数変換処理部と、前記関数変換処理部により変換されたデータに基づいて解析処理する解析処理部としてコンピュータを機能させるための複数のスレッドからなるプログラムを例に説明したが、評価対象ソフトウェアの構成はこれに限るものではなく、アプリケーションにより適宜構成することができる。 In the above-described embodiment, the evaluation target software includes a computer as a function conversion processing unit that performs function conversion processing on input data, and an analysis processing unit that performs analysis processing based on the data converted by the function conversion processing unit. Although a description has been given of a program including a plurality of threads for functioning as an example, the configuration of the evaluation target software is not limited to this, and can be appropriately configured by an application.
例えば、音声認識装置に組み込まれる評価対象ソフトウェアでは、ＡＤ変換した音声データに基づいて音素を検出するスレッドと、検出された音素から単語を認識する単度認識スレッドと、単語から意味を意味認識するスレッドを設けることにより、車両の音声操作装置のソフトウェアを開発評価することができるようになる。これらのスレッドはプロセス制御部により予め設定された優先順位に基づいて制御される。 For example, in the evaluation target software incorporated in the speech recognition apparatus, a thread for detecting a phoneme based on AD-converted speech data, a single recognition thread for recognizing a word from the detected phoneme, and meaning recognition from the word By providing the thread, it becomes possible to develop and evaluate the software of the voice operating device of the vehicle. These threads are controlled based on priorities set in advance by the process control unit.
上述した実施形態は、本発明を実現する一実施例を説明するものであり、各部の具体的な構成は、本発明の作用効果を奏する限りにおいて、構築するシステムに応じて適宜変更設計することが可能である。 The embodiment described above describes an example for realizing the present invention, and the specific configuration of each part should be appropriately changed and designed according to the system to be constructed as long as the effects of the present invention are achieved. Is possible.
１：操作装置
３：シミュレータ
４：演算処理部
４Ａ：バッファメモリ
４Ｂ：プロセス制御部
４Ｃ：関数変換処理部
４Ｄ：解析処理部
４Ｅ：履歴データメモリ
４Ｆ：再生処理部
４Ｇ：履歴データ送受信処理部
５：信号変換処理部
５Ａ：データメモリ部
1: Operation device 3: Simulator 4: Arithmetic processing unit 4A: Buffer memory 4B: Process control unit 4C: Function conversion processing unit 4D: Analysis processing unit 4E: History data memory 4F: Reproduction processing unit 4G: History data transmission / reception processing unit 5 : Signal conversion processing unit 5A: Data memory unit
Claims (8)
前記シミュレータは、評価対象ソフトウェアを所定周期で実行する演算処理部と、外部から入力される被処理信号を前記所定周期とは非同期で所定処理を行ってデータメモリ部に蓄積し、蓄積したデータを前記演算処理部のバッファメモリに転送する信号処理部とを備え、
前記演算処理部は、前記所定周期内に、前記信号処理部から前記バッファメモリにデータの転送があったことを示す割り込みを受けると、前記転送があったデータに対応する評価対象ソフトウェアを起動するプロセス処理部を備えているソフトウェア開発支援装置。 A software development support apparatus that operates evaluation target software that is incorporated in a control apparatus and performs predetermined control, using a simulator that simulates the control apparatus,
The simulator performs a predetermined process asynchronously with the predetermined period and stores an accumulated data in an arithmetic processing unit that executes the evaluation target software at a predetermined period, and performs a predetermined process asynchronously with the predetermined period. A signal processing unit for transferring to the buffer memory of the arithmetic processing unit,
When the arithmetic processing unit receives an interrupt indicating that data has been transferred from the signal processing unit to the buffer memory within the predetermined period, the arithmetic processing unit activates evaluation target software corresponding to the transferred data. Software development support device with a process processing unit.
前記シミュレータは、関数変換処理プログラム及び解析処理プログラムを備えた評価対象ソフトウェアを所定周期で実行する演算処理部と、レーダから入力される被処理信号を前記所定周期とは非同期でＡＤ変換処理を行ってデータメモリ部に蓄積し、蓄積したデータを前記演算処理部のバッファメモリに転送する信号処理部とを備え、
前記演算処理部は、前記所定周期内に、前記信号処理部から前記バッファメモリにデータの転送があったことを示す割り込みを受けると、前記転送があったデータに対応する関数変換処理プログラムを起動するとともに、前記関数変換処理プログラムが所定回数実行された場合に解析処理プログラムを起動するプロセス処理部を備えているソフトウェア開発支援装置。 A software development support apparatus for operating evaluation target software incorporated in a radar control apparatus and performing predetermined control on a simulator that simulates the radar control apparatus,
The simulator performs an A / D conversion process on a processing signal input from a radar asynchronously with the predetermined cycle, and an arithmetic processing unit that executes evaluation target software including a function conversion processing program and an analysis processing program at a predetermined cycle. A signal processing unit for storing the data in the data memory unit and transferring the stored data to the buffer memory of the arithmetic processing unit,
When the arithmetic processing unit receives an interrupt indicating that data has been transferred from the signal processing unit to the buffer memory within the predetermined period, the arithmetic processing unit starts a function conversion processing program corresponding to the transferred data. And a software development support apparatus comprising a process processing unit that activates the analysis processing program when the function conversion processing program is executed a predetermined number of times.
前記シミュレータは複数のレーダ制御装置を模擬するものであり、複数のレーダ制御装置に対応する関数変換処理プログラム及び解析処理プログラムを備えた評価対象ソフトウェアを所定周期で実行する演算処理部と、複数のレーダ制御装置に対応して複数設けられ、レーダから入力される被処理信号を前記所定周期とは非同期でＡＤ変換処理を行ってデータメモリ部に蓄積し、蓄積したデータを前記演算処理部のバッファメモリに転送する信号処理部とを備え、
前記演算処理部は、前記所定周期内に、前記信号処理部から前記バッファメモリにデータの転送があったことを示す割り込みを受けると、前記転送があったデータに対応する関数変換処理プログラムを起動するとともに、前記関数変換処理プログラムが所定回数実行された場合に解析処理プログラムを起動するプロセス処理部を備えているソフトウェア開発支援装置。 A software development support apparatus for operating evaluation target software incorporated in a radar control apparatus and performing predetermined control on a simulator that simulates the radar control apparatus,
The simulator simulates a plurality of radar control devices, and includes an arithmetic processing unit that executes evaluation target software including a function conversion processing program and an analysis processing program corresponding to the plurality of radar control devices, and a plurality of processing units. A plurality of signals corresponding to the radar control device are provided, and a signal to be processed input from the radar is subjected to AD conversion processing asynchronously with the predetermined period and accumulated in the data memory unit, and the accumulated data is buffered in the arithmetic processing unit A signal processing unit for transferring to a memory,
When the arithmetic processing unit receives an interrupt indicating that data has been transferred from the signal processing unit to the buffer memory within the predetermined period, the arithmetic processing unit starts a function conversion processing program corresponding to the transferred data. And a software development support apparatus comprising a process processing unit that activates the analysis processing program when the function conversion processing program is executed a predetermined number of times.
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