JP2008148514A

JP2008148514A - Ｄｃｄｃコンバータ

Info

Publication number: JP2008148514A
Application number: JP2006335485A
Authority: JP
Inventors: Yoshitaro Yamashita; 佳大朗山下
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2006-12-13
Filing date: 2006-12-13
Publication date: 2008-06-26
Also published as: CN101202504A; CN101202504B

Abstract

【課題】単一のインダクタの使用により、複数の正電圧及び／又は負電圧を高効率にて供給する機能を有する低コストＤＣＤＣコンバータ回路を提供する。
【解決手段】インダクタ１２の第１端子が直流電源端子１１に接続され、前記インダクタの第２端子がＮ型ＭＯＳＦＥＴ３１のドレイン端子に接続され、前記インダクタの第２端子が第１整流ダイオード４１のアノード端子に接続され、第１出力端子２１に接続され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地（ＧＮＤ）に接続され、ｎ個の整流ダイオードのアノード端子の全てが前記インダクタの第２端子に接続され、前記ｎ個の整流ダイオードのうちの第１整流ダイオード以外のｎ−１個の整流ダイオードのカソード端子が、それぞれ別々の前記ｎ−１個のＰ型ＭＯＳＦＥＴのソース端子に接続され、それぞれ別々のｎ−１個の出力端子に接続される。
【選択図】図１

Description

本発明は、ＤＣＤＣコンバータ回路、特に、単一のインダクタを使用し複数の正電圧及び／又は負電圧を提供するＤＣＤＣコンバータ回路に関する。

ラップトップ・コンピュータ、携帯電話、ＬＣＤ装置、計算機のようなバッテリ駆動型電子装置においては、装置に電源供給するバッテリによる電圧から装置の回路に必要とされる電圧への変換を必要とする。このような電圧変換のために使用されるＤＣＤＣコンバータとしては種々のものが知られている。

ＤＣＤＣコンバータのなかでも、インダクタを使用したＤＣＤＣコンバータは高効率で様々な出圧を出力することができるという特性を有するため広く使用されてきている。インダクタを使用したＤＣＤＣコンバータにおいては、従来、複数の同極性電圧を得るために、１）システム内の最高電圧をＤＣＤＣコンバータで得た後、ＬＤＯレギュレータで所望の低いで電圧を得る、又は、２）システム内で使用される電圧の個数と同数のＤＣＤＣコンバータを設け、個別に各電圧得るという方法を採用していた。
特開２００６−２５４７００号公報

しかしながら、上記１）の方法では、レギュレータで生じる電力損が不可避のため、電力効率の低下が生じていた。また、上記２）の方法では、１）の電力効率の低下という問題は軽減されるが、複数のインダクタを使用するため、高コストとなっていた。

本発明の目的は、単一のインダクタの使用により、複数の正電圧及び／又は負電圧を高効率にて供給する機能を有する低コスト回路を提供することにある。

本発明のＤＣＤＣコンバータは以下の構成をとることによって、単一のコンダクタの使用により複数の正電圧及び／又は負電圧を得ることを可能にする。また、本発明の構成のＤＣＤＣコンバータをフラットパネルディスプレイ、特に液晶表示装置（ＬＣＤ）に使用することにより、ＬＣＤ等の低価格化を図ることができる。
（１）少なくとも１個のインダクタ、少なくとも１個のＮ型ＭＯＳＦＥＴ，ｎ個の整流ダイオード、ｎ−１個のＰ型ＭＯＳＦＥＴ、ｎ個のリプル除去用コンデンサ、ｎ個の制御回路及びｎ個の出力端子を含み（ここで、ｎは２以上の整数を表す）、前記インダクタの第１の端子が直流電源端子に接続され、前記インダクタの第２端子がＮ型ＭＯＳＦＥＴのドレイン端子に接続され、前記ｎ個の整流ダイオードのうちの第１の整流ダイオードのカソードが前記リプリ除去用のコンデンサのうちの第１のコンデンサと前記ｎ個の出力端子のうちの第１の出力端子に接続され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地（ＧＮＤ）端子に接続され、前記ｎ個の整流ダイオードのアノード端子の全てが前記インダクタの第２端子に接続され、前記ｎ個の整流ダイオードのうちの第１の整流ダイオード以外のｎ−１個の整流ダイオードのカソード端子が、それぞれ別々の前記ｎ−１個のＰ型ＭＯＳＦＥＴのソース端子に接続され、前記ｎ−１個のＰ型ＭＯＳＦＥＴのそれぞれのドレイン端子が前記第１コンデンサ以外のｎ−１個のリプル除去用コンデンサと前記第１の出力端子以外のｎ−１個の出力端子にそれぞれ接続され、前記Ｎ型ＭＯＳＦＥＴのゲート端子には、前記直流電源端子電圧を電源とするｎ個のうちの１つの制御回路の出力端子が接続され、前記ｎ−１個のＰ型ＭＯＳＦＥＴのそれぞれのゲート端子は、前記第１の出力端子の電圧を電源とするｎ−１個の制御回路の出力端子にそれぞれ接続されるＤＣＤＣコンバータ回路において、前記第１の出力端子の電圧がその他の出力端子電圧より高く、かつ前記ｎ個の出力端子の電圧が全て異なるように制御されることにより、ｎ個の異なる直流電圧を出力するＤＣＤＣコンバータ回路。
（２）前記ｎ個リプル除去用ロコンデンサへの電力供給がそれぞれ時分割にて行われる上記（１）に記載のＤＣＤＣコンバータ回路。
（３）前記ｎが２であり、２つの異なる直流電圧を出力する上記（１）又は（２）に記載のＤＣＤＣコンバータ回路。
（４）さらに、前記直流電源端子と前記インダクタの第１端子の間に第２のＰ型ＭＯＳＦＥＴが接続され、ｍ個の整流ダイオード、ｍ−１個のＮ型ＭＯＳＦＥＴ、ｍ個のリプル除去用コンデンサ、ｍ−１個の制御回路及びｍ個の出力端子を含み（ここで、ｍは２以上の整数を表す）、前記ｍ個のダイオードの整流ダイオードのうち第１の整流ダイオードのアノードが前記ｍ個のリプル除去用コンデンサのうちの第１のコンデンサと前記ｍ個の出力端子のうちの第１の出力端子に接続され、前記ｍ個の整流ダイオードのカソード端子の全てが前記インダクタの第１端子に接続され、前記ｍ個のダイオードのうちの第１ダイオード以外のｍ−１個の整流用ダイオードのアノード端子が、それぞれ別々の前記ｍ−１個のＮ型ＭＯＳＦＥＴのソース端子に接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのドレイン端子が前記第１コンデンサ以外のｍ−１個のリプル除去用コンデンサと前記第１の出力端子以外のｍ−１個の出力端子にそれぞれ接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのゲート端子は、前記第１の出力端子の電圧を電源とするｍ−１個の制御回路の出力端子にそれぞれ接続され、前記第１の出力端子の電圧がその他のｍ−１個の出力端子の電圧より高く、かつ前記ｍ個の出力端子の電圧が全て異なるように制御され、さらにｍ個の異なる負の直流電圧を出力する上記（１）から（３）のいずれかに記載のＤＣＤＣコンバータ回路。
（５）１個のインダクタ、少なくとも１個のＰ型ＭＯＳＦＥＴ，ｍ個の整流ダイオード、ｍ−１個のＮ型ＭＯＳＦＥＴ、ｍ個のリプル除去用コンデンサ、ｍ個の制御回路及びｍ個の出力端子を含み（ここで、ｍは２以上の整数を表す）、前記Ｐ型ＭＯＳＦＥＴのソース端子が直流電源端子に接続され、前記インダクタの第１端子が前記Ｐ型ＭＯＳＦＥＴのドレイン端子に接続され、前記インダクタの第２端子が接地（ＧＮＤ）に接続され、前記ｍ個の整流ダイオードのうちの第１の整流ダイオードのアノードが前記リプル除去用のコンデンサのうちの第１のコンデンサと前記ｍ個の出力端子のうちの第１の出力端子に接続され、前記ｍ個の整流ダイオードのカソード端子の全てが前記インダクタの第１端子に接続され、前記ｍ個の整流ダイオードのうちの第１の整流ダイオード以外のｍ−１個の整流ダイオードのアノード端子が、それぞれ別々の前記ｍ−１個のＮ型ＭＯＳＦＥＴのソース端子に接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのドレイン端子が前記第１コンデンサ以外のｍ−１個のリプル除去用コンデンサと前記第１の出力端子以外のｍ−１個の出力端子にそれぞれ接続され、前記Ｐ型ＭＯＳＦＥＴのゲート端子には、前記直流電源端子電圧を電源とするｍ個のうちの１つの制御回路の出力端子が接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのゲート端子は、前記第１の出力端子の電圧を電源とするｍ−１個の制御回路の出力端子にそれぞれ接続されるＤＣＤＣコンバータ回路において、前記第１の出力端子の電圧がその他の出力端子電圧より低く、かつ前記ｍ個の出力端子の電圧が全て異なるように制御されることにより、ｍ個の異なる負の直流電圧を出力するＤＣＤＣコンバータ回路。
（６）前記ｍ個のリプル除去用コンデンサへの負電圧の供給がそれぞれ時分割にて行われる上記（４）又は（５）に記載のＤＣＤＣコンバータ回路。
（７）上記（１）ないし（６）のいずれかに記載のＤＣＤＣコンバータ回路を使用したフラットパネルディスプレイ装置。

本発明は、単一のインダクタの使用により、複数の正電圧及び／又は負電圧を高効率にて供給する機能を有する低コストのＤＣＤＣコンバータ回路を提供することができる。また、本発明の構成のＤＣＤＣコンバータをフラットパネルディスプレイ、特に液晶表示装置（ＬＣＤ）に使用することにより、ＬＣＤ等の低価格化を図ることができる。

本発明のＤＣＤＣコンバータの具体例を以下の実施例により詳細に説明する。本発明は、これら実施例によって限定されるものではない。

図１は、本発明の実施例１のＤＣＤＣコンバータの回路図を示す。図１に示されるように、実施例１におけるＤＣＤＣコンバータは、直流電源１１に接続されるインダクタ１２、スイッチングＭＯＳＦＥＴ３１、３２、整流用ショットキーバリアダイオード４１、４２、出力電圧リプル低減用コンデンサ６１、６２、前記スイッチングＭＯＳＦＥＴを制御するための制御回路５１、５２、出力電圧エラーアンプ（図示せず）、及び出力端子２１、２２から構成される、
上のような回路構成によると、単一の直流電源から、単一のインダクタを使用して、複数の正電圧を得ることが可能となる。

このＤＣＤＣ回路は、直流１１から電力を時分割にて交互に出力する出力端子２１、２２に供給する、このとき、出力電圧が目標値に対して電圧が不足している場合は、エラーアンプからの制御信号（図示せず）が前記制御回路５１、５２に伝達され、電力が供給される。また、出力電圧が目標値を超えている場合は、エアーランプからの制御信号により、スイッチングＭＯＳＦＥＴの駆動が停止する。また、上記電圧制御操作は、各出力に対し時分割にて個別に実施されるため、片方のみへの電力供給が可能である。出力電圧に対する本回路の制御要求は、１）出力端子２１、２２への電力供給、２）出力端子２１のみへの電力供給、３）出力端子２２のみへの電力供給、４）電力供給停止の４種類の状態が想定される。

ここで、１）出力端子２１、２２へ電力供給する場合は、まず、制御回路５２の出力が「高」レベルとなりＰ型ＭＯＳＦＥＴ３２がオフの状態で、制御回路５１の出力は「高」レベルとなりＮ型ＭＯＳＦＥＴ３１がオンとなり、インダクタ１２の両端に電圧が印加される。インダクタ１２の電流は時間に比例して増加し、その後、制御回路５１が「低」を出力することにより、Ｎ型ＭＯＳＦＥＴ３１はオフするため、インダクタ１２の電流の増加は停止する。その後、インダクタ両端電圧は、整流ダイオード４１、４２のいずれかがオンする電圧まで上昇する。このとき、Ｐ型ＭＯＳＦＥＴ３２のゲート電圧は、出力端子２１の電圧となっており、出力端子２２に対して電力を供給するために必要なインダクタ電圧は、出力端子２１に対して電力を供給するために必要なインダクタ電圧より、Ｐ型ＭＯＳＦＥＴのＶｔｈ分だけ高くなる。すなわち、この状態ではインダクタ両端電圧は、整流ダイオード４１が先にオンし、インダクタを介し出力端子２１に電力が供給される。このため、Ｐ型ＭＯＳＦＥＴ３２がオンする電圧に達することがなく、出力端子２２に電力は供給されない。この後インダクタ電流は出力端子２１に電力を供給しながら、下降を続けてやがてゼロに戻る。

次に、出力端子２２への電力供給動作に移行する。まず、制御回路５２の出力が「高」から「低」に変化し、Ｐ型ＭＯＳＦＥＴ３２がオンした状態で、制御回路５１の出力は「高」レベルとなりＮ型ＭＯＳＦＥＴ３１がオンし、インダクタ１２両端に電圧が印加される。このインダクタ１２の電流は時間に比例して増加、この後制御回路５１が「低」を出力することにより、Ｎ型ＭＯＳＦＥＴ３１はオフするため、インダクタ１２の電流の増加は停止する。この後、インダクタ１２の両端の電圧は、整流ダイオード４１、４２のいずれかがオンする電圧まで上昇する、このときＰ型ＭＯＳＦＥＴ３２のゲートは接地（ＧＮＤ）電圧となっており、Ｖｔｈ以上の電圧がソースに印加されるとオンする状態にある。出力端子２２の電圧は、出力端子２２の電圧より低く設定されていれば、整流ダイオード４２が先にオンするため、インダクタ１２の電圧は、整流ダイオード４２がオンする電圧でクリップされ、インダクタ１２を介し出力端子２２に電力が供給される。すなわち、この状態では、整流ダイオード４２が先にオンし、インダクタ１２を介し出力端子２２に電力が供給される。このため、整流ダイオード４１がオンする電圧に達することなく、出力端子２１に電力は供給されない。その後、インダクタ１２の電流は出力端子２２に電力を供給しながら、下降を続けてやがてゼロに戻る。その後、インダクタ１２の電流は出力端子２２に電力を供給しながら下降を続けて、やがてゼロに戻る。

以上の動作を繰り返すことにより、出力端子２１及び２２への電力供給が時分割で行うことができる。

次に、２）出力端子２１のみへ電力供給を行う場合は、上記１）の後半の動作をスキップする。また、３）出力端子２２のみへ電力供給を行う場合は、上記１）の前半の動作をスキップする。４）電力供給停止の場合は、上記１）の全ての動作をスキップする。すなわち、制御回路５１が「低」レベルを出力し、Ｎ型ＭＯＳＦＥＴ３１をオフさせる。

図２は、本発明の実施例２のＤＣＤＣコンバータ回路を示す。実施例２は、実施例１の回路において、さらに３以上の電圧を出力する場合の例である。図２に示されるように、本実施例では、出力端子の電圧が高い側から２１、２２、２３、２４の順に設定される。例えば、出力端子２３に電力供給を行う場合、該当する制御回路５３の出力端子を「低」レベルに設定し、Ｐ型ＭＯＳＦＥＴ３３をオンさせ、その後制御回路５１の出力を「高」レベルに設定し、Ｎ型ＭＯＳＦＥＴ３１をオンさせる。この後、インダクタ１２の電流は時間比例し、制御回路５１が「低」を出力することにより、Ｎ型ＭＯＳＦＥＴ３１はオフするため、インダクタの電流増加は停止する。この後、インダクタ１２の電流は時間に比例して増加し、制御回路５１が「低」を出力することにより、Ｎ型ＭＯＳＦＥＴ３１はオフするため、インダクタ１２の電流増加は停止する。この後、インダクタ１２の両端の電圧は、整流ダイオード４１〜４４のいずれかがオンする電圧まで上昇する。ここでは、Ｐ型ＭＯＳＦＥＴ３３がオンしているため、整流ダイオード４３を介して出力端子２３のみに電力が供給される。ここでは、ダイオード４１及び４２は出力端子２１及び２２の電圧がインダクタの第２端子７１よりも高いため、整流ダイオード４１は逆バイアス電位となるため、オフとなり電力は供給されない。また、出力端子２４の電圧は出力端子２３の電圧よりも低くなっているが、Ｐ型ＭＯＳＦＥＴ３４がオフしているため、出力端子２４にも電力供給はされない。以下、出力端子２２及び２４への供給も上記と同様な手順で行われる。

図３は、本発明の実施例３のＤＣＤＣコンバータ回路を示す。実施例３は、実施例２の回路において、さらに負電圧を出力する場合の例である。実施例２と異なるのは、複数の負電圧を出力するために、入力側にＰ型ＭＯＳＦＥＴ３５と制御回路５５、出力側に整流用ダイオード１０１、１０２、１０３、１０４リプル除去用コンデンサ６４、６３、６２、６１、出力端子１２１、１２２、１２３、１２４、制御回路１１２，１１３，１１４及びＰ型ＭＯＳＦＥＴ９２、９３、９４が追加されていることである。出力端子１２１、１２２、１２３、１２４の電力供給の動作は実施例１と同様である。

まず、出力端子１２１に負電圧を供給するためには、制御回路５５の出力を「低」にし、Ｐ型ＭＯＳＦＥＴ３５をオンにする。この後、制御回路５１の出力を「高」にし、Ｎ型ＭＯＳＦＥＴ３１をオンにする。これにより、インダクタ電流は時間に比例して増加する。次に、制御回路５５から「高」レベルが出力されると、Ｐ型ＭＯＳＦＥＴ３５はオフとなり、インダクタ電流の増加は停止する。ここでは、Ｎ型ＭＯＳＦＥＴ３１はオンしたままであるので、インダクタ第２端子７１は接地（ＧＮＤ）レベルに固定される。このため、インダクタ第一電圧は、整流用ダイオードのいずれかがオンする電圧まで低下を続ける。このとき、Ｎ型ＭＯＳＦＥＴ９２、９３，９４のゲート電圧は、出力端子１２１の電圧となっており、出力端子１２２，１２３、１２４に対して電力を供給するために必要なインダクタ電圧より、Ｎ型ＭＯＳＴＦＥＴのＶｔｈ分だけ低くなる。すなわち、この状態ではインダクタ両端電圧は、整流ダイオード１０１が先にオンし、整流用ダイオード１０１が順方向バイアスとなってオンするまで低下する。出力端子１２１から整流ダイオード１０１、インダクタ１２、Ｎ型ＭＯＳＦＥＴを介し電流が流れ、出力端子１２１には負電圧が供給される。その後インダクタ電流は、下降を続けてやがてゼロに戻る。一連の動作において、整流ダイオード４１、４２、４３、４４は、逆バイアスとなるため、出力端子２１、２２、２３、２４からの電流の逆流は発生しない。

次に、出力端子１２２への負電圧供給動作に移行する。まず、制御回路５５の出力を「低」にし、Ｐ型ＭＯＳＦＥＴ３５をオンにする。この後、制御回路５１の出力を「高」にし、Ｎ型ＭＯＳＦＥＴ３１をオンにする。これにより、インダクタ電流は時間に比例して増加する。次に、制御回路５５から「高」レベルが出力されると、Ｐ型ＭＯＳＦＥＴ３５はオフとなり、インダクタ電流の増加は停止する。ここでは、Ｎ型ＭＯＳＦＥＴ３１はオンしたままであるので、インダクタ第２端子７１は接地（ＧＮＤ）レベルに固定される。このため、インダクタ第１電圧は、整流用ダイオードのいずれかがオンする電圧まで低下を続ける。このとき、Ｐ型ＭＯＳＦＥＴ９２のゲート電圧は接地（ＧＮＤ）電圧となり、Ｎ型ＭＯＳＦＥＴ９３，９４のゲート電圧は出力端子１２１の電圧となっており、出力端子１２３、１２４に対して電力を供給するために必要なインダクタ電圧より、Ｎ型ＭＯＳＴＦＥＴのＶｔｈ分だけ低くなる。すなわち、この状態ではインダクタ両端電圧は、整流ダイオード１０２が先にオンし、整流用ダイオード１０２が順方向バイアスとなってオンするまで低下する。出力端子１２２から整流ダイオード１０２、インダクタ１２、Ｎ型ＭＯＳＦＥＴを介し電流が流れ、出力端子１２１には負電圧が供給される。その後インダクタ電流は、下降を続けてやがてゼロに戻る。一連の動作において、整流ダイオード１０１、１０３、１０４は、逆バイアスとなるため、出力端子１２１、１２３、１２４からの電流の逆流は発生しない。以下、出力端子１２３及び１２４への供給も上記と同様な手順で行われる。以上のように、出力端子１２１、１２２、１２３、１２４へ順次負電圧を供給することができる。

図４は、本発明の実施例４のＤＣＤＣコンバータ回路を示す。実施例４は、正電圧を出力せずに、複数の負電圧のみを出力する場合の例である。図４に示されるように、入力側にＰ型ＭＯＳＦＥＴ３５と制御回路５５、出力側に複数の整流用ダイオード１０１、１０２、１０３、１０４、複数のリプル除去用コンデンサ６４、６３、６２、６１及び複数の出力端子１２１、１２２、１２３、１２４、制御回路１１２，１１３，１１４及びＰ型ＭＯＳＦＥＴ９２、９３，９４が設けられている。出力端子１２１、１２２、１２３、１２４へ負電圧を供給するための動作は実施例３と同様である。

本発明の実施例１のＤＣＤＣコンバータ回路図を示す。本発明の実施例２のＤＣＤＣコンバータ回路図を示す。本発明の実施例３のＤＣＤＣコンバータ回路図を示す。本発明の実施例４のＤＣＤＣコンバータ回路図を示す。

符号の説明

１１直流電源
１２インダクタ
２１出力端子
２２出力端子
２３出力端子
２４出力端子
２５出力端子
３１Ｎ型ＭＯＳＦＥＴ
３２Ｐ型ＭＯＳＦＥＴ
３３Ｐ型ＭＯＳＦＥＴ
３４Ｐ型ＭＯＳＦＥＴ
３５Ｐ型ＭＯＳＦＥＴ
４１整流ダイオード
４２整流ダイオード
４３整流ダイオード
４４整流ダイオード
４５整流ダイオード
５１制御回路
５２制御回路
５３制御回路
５４制御回路
６１リプル除去用コンデンサ
６２リプル除去用コンデンサ
６３リプル除去用コンデンサ
６４リプル除去用コンデンサ
７１インダクタ第２端子
７２インダクタ第１端子
９２Ｐ型ＭＯＳＦＥＴ
９３Ｐ型ＭＯＳＦＥＴ
９４Ｐ型ＭＯＳＦＥＴ
１０１整流ダイオード
１０２整流ダイオード
１０３整流ダイオード
１０４整流ダイオード
１１２制御回路
１１３制御回路
１１４制御回路

Claims

少なくとも１個のインダクタ、少なくとも１個のＮ型ＭＯＳＦＥＴ，ｎ個の整流ダイオード、ｎ−１個のＰ型ＭＯＳＦＥＴ、ｎ個のリプル除去用コンデンサ、ｎ個の制御回路及びｎ個の出力端子を含み（ここで、ｎは２以上の整数を表す）、前記インダクタの第１の端子が直流電源端子に接続され、前記インダクタの第２端子がＮ型ＭＯＳＦＥＴのドレイン端子に接続され、前記ｎ個の整流ダイオードのうちの第１の整流ダイオードのカソードが前記リプル除去用のコンデンサのうちの第１のコンデンサと前記ｎ個の出力端子のうちの第１の出力端子に接続され、前記Ｎ型ＭＯＳＦＥＴのソース端子が接地（ＧＮＤ）端子に接続され、前記ｎ個の整流ダイオードのアノード端子の全てが前記インダクタの第２端子に接続され、前記ｎ個の整流ダイオードのうちの第１の整流ダイオード以外のｎ−１個の整流ダイオードのカソード端子が、それぞれ別々の前記ｎ−１個のＰ型ＭＯＳＦＥＴのソース端子に接続され、前記ｎ−１個のＰ型ＭＯＳＦＥＴのそれぞれのドレイン端子が前記第１コンデンサ以外のｎ−１個のリプル除去用コンデンサと前記第１の出力端子以外のｎ−１個の出力端子にそれぞれ接続され、前記Ｎ型ＭＯＳＦＥＴのゲート端子には、前記直流電源端子電圧を電源とするｎ個のうちの１つの制御回路の出力端子が接続され、前記ｎ−１個のＰ型ＭＯＳＦＥＴのそれぞれのゲート端子は、前記第１の出力端子の電圧を電源とするｎ−１個の制御回路の出力端子にそれぞれ接続されるＤＣＤＣコンバータ回路において、前記第１の出力端子の電圧がその他の出力端子電圧より高く、かつ前記ｎ個の出力端子の電圧が全て異なるように制御されることにより、ｎ個の異なる直流電圧を出力するＤＣＤＣコンバータ回路。
前記ｎ個のリプル除去用コンデンサへの電力供給がそれぞれ時分割にて行われる請求項１に記載のＤＣＤＣコンバータ回路。
前記ｎが２であり、２つの異なる直流電圧を出力する請求項１又は２に記載のＤＣＤＣコンバータ回路。
さらに、前記直流電源端子と前記インダクタの第１端子の間に第２のＰ型ＭＯＳＦＥＴが接続され、ｍ個の整流ダイオード、ｍ−１個のＮ型ＭＯＳＦＥＴ、ｍ個のリプル除去用コンデンサ、ｍ−１個の制御回路及びｍ個の出力端子を含み（ここで、ｍは２以上の整数を表す）、前記ｍ個のダイオードの整流ダイオードのうち第１の整流ダイオードのアノードが前記ｍ個のリプル除去用コンデンサのうちの第１のコンデンサと前記ｍ個の出力端子のうちの第１の出力端子に接続され、前記ｍ個の整流ダイオードのカソード端子の全てが前記インダクタの第１端子に接続され、前記ｍ個のダイオードのうちの第１ダイオード以外のｍ−１個の整流用ダイオードのアノード端子が、それぞれ別々の前記ｍ−１個のＮ型ＭＯＳＦＥＴのソース端子に接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのドレイン端子が前記第１コンデンサ以外のｍ−１個のリプル除去用コンデンサと前記第１の出力端子以外のｍ−１個の出力端子にそれぞれ接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのゲート端子は、前記第１の出力端子の電圧を電源とするｍ−１個の制御回路の出力端子にそれぞれ接続され、前記第１の出力端子の電圧がその他のｍ−１個の出力端子の電圧より高く、かつ前記ｍ個の出力端子の電圧が全て異なるように制御され、さらにｍ個の異なる負の直流電圧を出力する請求項１ないし３のいずれかに記載のＤＣＤＣコンバータ回路。
１個のインダクタ、少なくとも１個のＰ型ＭＯＳＦＥＴ，ｍ個の整流ダイオード、ｍ−１個のＮ型ＭＯＳＦＥＴ、ｍ個のリプル除去用コンデンサ、ｍ個の制御回路及びｍ個の出力端子を含み（ここで、ｍは２以上の整数を表す）、前記Ｐ型ＭＯＳＦＥＴのソース端子が直流電源端子に接続され、前記インダクタの第１端子が前記Ｐ型ＭＯＳＦＥＴのドレイン端子に接続され、前記インダクタの第２端子が接地（ＧＮＤ）に接続され、前記ｍ個の整流ダイオードのうちの第１の整流ダイオードのアノードが前記リプル除去用のコンデンサのうちの第１のコンデンサと前記ｍ個の出力端子のうちの第１の出力端子に接続され、前記ｍ個の整流ダイオードのカソード端子の全てが前記インダクタの第１端子に接続され、前記ｍ個の整流ダイオードのうちの第１の整流ダイオード以外のｍ−１個の整流ダイオードのアノード端子が、それぞれ別々の前記ｍ−１個のＮ型ＭＯＳＦＥＴのソース端子に接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのドレイン端子が前記第１コンデンサ以外のｍ−１個のリプル除去用コンデンサと前記第１の出力端子以外のｍ−１個の出力端子にそれぞれ接続され、前記Ｐ型ＭＯＳＦＥＴのゲート端子には、前記直流電源端子電圧を電源とするｍ個のうちの１つの制御回路の出力端子が接続され、前記ｍ−１個のＮ型ＭＯＳＦＥＴのそれぞれのゲート端子は、前記第１の出力端子の電圧を電源とするｍ−１個の制御回路の出力端子にそれぞれ接続されるＤＣＤＣコンバータ回路において、前記第１の出力端子の電圧がその他の出力端子電圧より低く、かつ前記ｍ個の出力端子の電圧が全て異なるように制御されることにより、ｍ個の異なる負の直流電圧を出力するＤＣＤＣコンバータ回路。
前記ｍ個のリプル除去用コンデンサへの負電圧の供給がそれぞれ時分割にて行われる請求項４又は５に記載のＤＣＤＣコンバータ回路。
請求項１ないし６のいずれかに記載のＤＣＤＣコンバータ回路を使用したフラットパネルディスプレイ装置。