JP2008147837A - 情報処理装置および情報処理方法 - Google Patents

Abstract

【課題】低実装コスト、低消費電力、マルチスタンダード対応のサンプリングレート変換を実現する。
【解決手段】バッファ１４２は、シリアル信号をＬビットのパラレル信号に変換してデシメーションし、ある時刻の入力信号からFIRの次数分だけ遅延した信号までを１グループの入力系列とする。セレクタブロック１４３のセレクタ１５１は、Lビットの入力に対して、後段の加算平均または間引きの係数に対応するNビットの信号が出力されるように、入力信号を選択、補間する。加算処理部１４４の加算または出力選択部１６１は、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、Nビットのうちの１ビットを出力する。デジタルフィルタ１４５は、加算または間引きによって得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を実行する。本発明は、受信装置などのデジタルブロックに適用できる。
【選択図】図１５

Description

本発明は、情報処理装置および情報処理方法に関し、特に、オーバーサンプリングされた受信信号のサンプリングレートを変換する場合に用いて好適な、情報処理装置および情報処理方法に関する。

近年、半導体の微細化が進み、デジタル回路においては、低消費電力かつ高速動作が可能となり、実装面積もより小さくなっている。一方、アナログ回路においては、デジタル回路のような実装面積の小型化は期待できず、また、電源電圧の低下やトランジスタのミスマッチの影響等による特性劣化は不可避である。このような状況を考慮すると、アナログ回路で実現されていた機能をデジタルドメインでの機能に移行すること、すなわち、アナログ信号処理部を減少させて、デジタル信号処理部に置き換えることが求められる。

無線通信における受信機のアナログドメインの主な機能は、周波数変換、直交復調、チャネル選択、AGC（Automatic Gain Control）などであり、これらの機能をデジタルドメインへ効率的に移行するためには、動作周波数が速くダイナミックレンジが広いAD変換器が必要となる。

このような要求を効率的に満足する方法として、低域通過タイプシグマデルタ変調を用いたダイレクトコンバージョン方式が提案されている（例えば、非特許文献1参照）。

Ville Eerola, et al, "Direct Conversion Using Lowpass Sigma-Delta Modulation", ISCAS '92, pp2653 2656

図１を参照して、非特許文献１に記載された従来の受信装置１について説明する。

図示しないアンテナによって受信された入力信号S(t)は、バンドパスフィルタ（BPF）１１に供給されて、帯域制限され、シグマデルタ（ΣΔ）AD変換部１２−１および１２−２に供給される。

シグマデルタAD変換部１２−１は、搬送波周波数と同じ周波数のクロックで動作し、シグマデルタAD変換部１２−２は、シグマデルタAD変換部１２−１への入力クロックとの位相差がpi/2のクロックで動作して、それぞれ、供給されたＲＦ信号を、１bitのビット列に変換して、高次オーバーサンプルし、供給されたアナログ信号をデジタル信号に変換する。

シグマデルタAD変換部１２−１からデジタル信号の供給を受けたLPF(low pass filter)およびデシメーション処理部１３−１は、供給された信号をフィルタリングして、デシメーション、すなわち、供給された信号のサンプリングレートを所定の割合Ｘ₁で減少させて（１／Ｘ₁倍して）、Ｉチャンネルの信号を出力する。そして、シグマデルタAD変換部１２−２からデジタル信号の供給を受けたLPFおよびデシメーション処理部１３−２は、供給された信号をフィルタリングして、デシメーションし、Ｑチャンネルの信号を出力する。

このような変調方式を用いた受信機においては、例えば、Discrete Timeドメインでフィルタなどのアナログ処理を行い、シグマデルタ変調器の動作周波数を減少させる方法（例えば、非特許文献２、または、特許文献１参照）や、Continuous Timeドメインを用いたもの（例えば、特許文献２参照）などが知られている。

K. Muhammad, et al, "A Discrete-Time Bluetooth Receiver in a 0.13um Digital CMOS Process", ISSCC2004, pp268-269 米国公開特許US20030080888A1, “Sigma-delta (sigmadelta) analog-to-digital converter (ADC) structure incorporating a direct sampling mixer” 米国公開特許US20040218693A1, “Direct conversion delta-sigma receiver”

シグマデルタ変調を用いたダイレクトコンバージョン方式においては、サンプリングレートが高速でかつ広いダイナミックレンジが期待できるために、アナログドメインでシステム帯域内の妨害波の減衰はほとんど行わず、主にデジタルドメインでチャネル選択フィルタを実現するようになされている。

また、シグマデルタ変調の際に、高周波成分に量子化ノイズが付加されるため、デジタルドメインで量子化ノイズを減衰させるフィルタが必要になる。更に、シグマデルタ変調器の出力で得られるサンプリングレートは、受信信号のチャネル周波数に依存するため、ベースバンドが要求する周波数に変換する必要がある。

シグマデルタ変調を用いたダイレクトコンバージョン方式においては、これらの要求を、デジタルドメインで実現させる必要があり、また、様々な無線システムに対応するため、フィルタとサンプリングレート変換機能は、柔軟な構成が求められる。

シグマデルタ変調器の出力ビット数が１ビットの場合、メモリおよび加算器等を用いて、乗算器なしでFIR（Finite Impulse Response）フィルタとデシメータを実現する技術がある（例えば、特許文献３、または、特許文献４参照）。

米国公開特許US6202074B1, “Multiplierless digital filtering” 米国公開特許US6584157B1, “ Digital low pass filter ”

次に、図２を参照して、1bit出力時のデシメーションフィルタの従来例について説明する。

図示しないシグマデルタ変調器の1ビットの出力系列は、Lbitのシフトレジスタ３１に入力され、Fsのタイミングでシフトされ、１ビットのシリアル信号が、Nビットのパラレル信号に変換される。そして、Lbitのシフトレジスタ３２により、Fs/NのタイミングでLbitのデータが読み出され、それぞれのデータに基づいて、メモリ３３に記憶されているFIRのタップ係数の正か負の値（a1または-a1、a2または-a2、・・・）が選択されて、選択されたL個のタップ係数が、加算処理部３４によりすべて加算されるので、フィルタリングされ、デシメーションされた信号が出力される。

このようなデシメーションフィルタにおいて、１ビットの入力系列は、FIRフィルタの係数が正であるか負であるかを選択する情報のみ保有している。すなわち、各タップ係数の正または負の情報を、メモリ３３に記憶させておくことにより、乗算器を実装する必要がなくなる。

また、シグマデルタ変調器は、通常、OSR（Over Sampling Ratio）が大きいため、入力系列のサンプリングレートに対して、出力のサンプリングレートは非常に小さい。したがって、加算処理に要求されるスピードは、通常、低速である。

上述したデシメーションフィルタ方式を適用した、11g OFDMモードにおけるデジタルブロックの構成は、例えば、図３に示されるようになる。

SINCフィルタ５１は、移動平均演算を実行する。デシメータ５２は、供給された信号のサンプリングレートを、所定の割合Ｘ₁で減少させる（１／Ｘ₁倍する）ものであり、ここでは、入力された信号のサンプリングレートを１／２倍して出力する。ΣΔＡ／Ｄ変換部５３は、供給されたＲＦ信号を、１ビットのビット列に変換して、高次オーバーサンプルする。ＬＰＦ５４は、所定の周波数帯域以上の高周波成分の信号をフィルタリングする。デシメータ５５は、入力された信号のサンプリングレートを１／３２倍して出力する。

サンプリングレート変換部（ＳＲＣ；Sampling Rate Converter）５６は、サンプリングレートＦｓ₂の入力信号を、所定のサンプリングレートＦｓ₃の出力信号に変換するものである。ＬＰＦ５７は、所定の周波数帯域以上の高周波成分の信号をフィルタリングする。デシメータ５８は、入力された信号のサンプリングレートを１／２倍して出力する。

2412MHzのチャネルを用いた場合、デシメータ５２で１／２倍され、デシメータ５５で１／３２倍された出力周波数は37.6875MHZとなり、サンプリングレート変換部５６は、これを、後段の処理を実行するベースバンドチップが要求する20MHzの整数倍、例えば、40MHzに変換する必要がある。

サンプリングレート変換部５６へ供給された信号の周波数37.6875MHzを40MHzにサンプリングレートを変換する場合、通常、2つのクロックの最小公倍数を実現するクロックに一度アップサンプリングし、エイリアシングを除去するフィルタを通過させてから、ダウンサンプリングする方法が取られる（例えば、非特許文献３参照）。

P.P.VAIDYANATHAN, "Multirate systems and filter banks", PRENTICE-HALL P T R

図４に、サンプリングレート変換部５６の更に詳細な構成例を示す。

アップサンプラー６１は、サンプリングレート変換部５６へ供給された信号の周波数37.6875MHzを、６４０倍にアップサンプリングする。ＬＰＦ６２は、所定の周波数帯域以上の高周波成分の信号をフィルタリングし、エイリアシングを除去する。デシメータ６３は、24120MHzの信号周波数を、１／６０３倍して40MHzにして出力する。

次に、図５を用いて、サンプリングレートコンバータの異なる方式について説明する。ここでは、入力サンプルの周波数Fsを1.5Fsに変換するサンプリングレートコンバータ７１について説明する。

リサンプル（Resample）処理部８１は、入力サンプルの周波数Fsを1.5Fsに変換する。CIC（Cascaded Integrate Comb）フィルタ８２は、FIR(Finite Impulse Response)の一種であるコムフィルターと、IIR(Infinite Impulse Response)の一種である積分器とを複数段接続した、乗算器を含まないフィルタであり、また、広帯域の信号に適用可能で、急峻なフィルタである。デシメータ８３は、入力信号の周波数を１／２倍して出力する。

図６を参照して、リサンプル処理部８１の入出力について説明する。入力サンプルの周波数Fsを1.5Fsに変換する場合、信号が2サンプル入力すると、3サンプル出力する必要があるので、出力の1サンプル分は何かのデータで補間しなければならない。これは、図７に示される入力信号に対して、図８に示されるように、1.5Fs×1/3=0.5Fsの周波数ごとにエイリアシングを発生させることを意味する。ここで、図６に示されるように、補間のために挿入するデータを一つ前のタイミングのデータとすると、発生するエイリアシング信号にSINCフィルタ特性（移動平均フィルタ特性）を加えることと等価であるので、エイリアシング信号を減衰することができる。さらに、1.5Fsの信号の２サンプルごとの加算平均であるCICフィルタ８２の出力信号は、図９に示されるSINCフィルタ特性を実現することができるので、デシメーション時に干渉するエイリアシング成分を更に減衰することができる。

このようにして得られたシンボルに対して、デシメータ８３において、更に１／２倍のデシメーションを行うとエイリアシングの影響を受けてしまう。図１０に、デシメータ８３の出力信号の周波数特性を示す。この段階で、0.25Fsおよび0.5Fsにエイリアシング信号が発生するが、SINCフィルタでエイリアシング信号が許容範囲まで減衰されていれば問題ない。また、希望信号が狭帯域信号であり、帯域内にエイリアシング信号が干渉しなければ、後段のデジタルフィルタで、その影響を軽減することができる。

したがって、図５のデシメーションフィルタのシステムは、図１１に示されるように、１．５倍のアップサンプリングを行うリサンプル処理部８１と、１／２倍のデシメータ８３との間に、SINCフィルタ９１および９２の２段のSINCフィルタを形成したものと等価になり、実装コストは非常に小さくなる。

上述したサンプリングレートコンバージョン方式を用いた、従来における11g OFDMモードにおけるデジタルブロックの構成例を図１２に示す。なお、図３および図５を用いて説明した場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。

図１２においては、実装コストを削減するために、前段のデジタルフィルタの出力系列のサンプリングレートを、１／４倍のデシメータ１０１を用いて302MHzとして、図５を用いて説明したリサンプル処理部８１を含むサンプリングレートコンバータ７１に入力する。そして、サンプリングレートコンバータ７１において、前タイミングのデータを用いた補間処理を実行することにより、入力された302MHzの信号を360MHzに変換してフィルタリングし、その系列を、デシメータ１０２により、９サンプル加算してデシメーション処理して40MHzで出力している。そして、ＬＰＦ５７により高周波成分の信号がフィルタリングされ、デシメータ５８で、入力された信号のサンプリングレートが１／２倍されて、ベースバンドチップが要求する20MHzの信号が出力される。

図３および図４を用いて説明した方法を用いた場合、37.6875MHzと40MHzの最小公倍数を実現するクロック周波数は、24120MHzとなり、その後段に続くデジタルフィルタの実装を考慮すると、消費電力および実装面積の面で現実的ではない。

このように、一般に整数比でないサンプリングレートコンバージョンのデジタルドメインでの実装コストは大きく、実装コストを下げるためには、特性劣化を許容しなければならない。

これに対して、図５のデシメーションフィルタのようなシステムは、SINCフィルタを２段形成したものと等価になり、実装コストは非常に小さくなる。しかしながら、アンチエイリアシングフィルタとしてSINCフィルタを用いた場合、エイリアシングの減衰量が不十分だったり、希望帯域内の振幅を減衰させたり、特性劣化を考慮する必要が生じるなどの問題が発生する。

これらの影響を最小限に抑えるために、リサンプルを行う場合は、できるだけ高い周波数とし、変換する周波数レンジを最低限希望帯域以上に設定するものとすると好適である。リサンプルが高い周波数で実行された場合、エイリアシングは希望帯域より遠くに発生するので、SINCフィルタによって充分減衰可能である。すなわち、リサンプルが高い周波数で実行された場合、エイリアシングは希望帯域内には発生せず、後段のデジタルフィルタを用いてさらにこれらのエイリアシング信号を減衰することができる。また、このようにすることにより、１段目のSINCフィルタのノッチ周波数が大きくなるため、希望帯域の減衰量も小さくなる。

しかしながら、換言すれば、リサンプルが高い周波数で実行されない場合、急峻なフィルタを用いなければ、エイリアシングを充分減衰させることができなくなってしまうため、実装コストが高くなってしまう。

すなわち、ある程度高い周波数で図５のデシメーションフィルタのシステムを用いれば、サンプリングレートコンバージョンブロックの実装コストを減少させることが可能である。しかしながら、リサンプルが高い周波数で実行された場合、前段のデジタルフィルタの要求スピードが上がるため、消費電力が飛躍的に増大してしまう。

すなわち、従来の方法を組み合わせても、デジタルフィルタの要求スピードが上がることにより消費電力量が高くなるか、急峻なフィルタを用いることにより、サンプリングレートコンバージョンの実装コストが上がってしまうかのいずれかとなってしまう。

本発明はこのような状況に鑑みてなされたものであり、サンプリングレートコンバージョンの実装コストを下げたまま、低消費電力やマルチスタンダード対応を実現することができるようにするものである。

本発明の一側面の情報処理装置は、デジタル信号に変換された受信信号を処理する情報処理装置であって、Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行する第１の変換手段と、前記第１の変換手段によりそれぞれサンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理を実行するフィルタ演算手段と、前記第１の変換手段による前記デジタル信号のサンプリングレート変換、および、前記フィルタ演算手段による前記Ｋ次のＦＩＲフィルタの演算処理を制御する制御手段とを備える。

前記第１の変換手段には、前記デジタル信号に対して、それぞれ、間引き、補間、または、フィルタリング処理を施させて、サンプリングレート変換を実行させるようにすることができる。

前記第１の変換手段には、前記デジタル信号の入力を受け、入力された前記デジタル信号のうちの所定のＬ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する第２の変換手段と、前記第２の変換手段から出力される前記Ｌ個のデータ群に対して、補間処理を実行し、レート変換を実行して、データ数Ｌとは異なるＮ個のデータ群を出力するＫ個の第３の変換手段と、前記第３の変換手段から出力された前記Ｎ個のデータ群に含まれるデータを加算して出力するＫ個の加算処理手段とを備えさせるようにすることができる。

前記第２の変換手段には、入力された前記デジタル信号のうちの所定の信号から間隔Ｍ（Ｍは１以上の整数）の整数倍ずつ遅延した前記Ｌ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力させるようにすることができる。

前記第２の変換手段には、シリアル信号である前記デジタル信号の入力を受けてＬビットのパラレル信号に変換して前記Ｌ個のデータ群として出力させるとともに、前記シリアル信号である前記デジタル信号のサンプリング周波数の1/Ｊ（Ｊは１以上の整数）倍の動作クロックでデータを出力させるようにすることができる。

前記第２の変換手段には、前記デジタル信号を保持する複数の信号保持手段を含ませるようにすることができ、複数の前記信号保持手段が前記デジタル信号を順次保持することにより、シリアル信号である前記デジタル信号をＬビットのパラレル信号に変換して前記Ｌ個のデータ群として出力するとともに、前記シリアル信号である前記デジタル信号のサンプリング周波数の1/Ｊ（Ｊは１以上の整数）倍の動作クロックでデータを出力させるようにすることができる。

Ｋ個の前記第３の変換手段のうち、i番目(0≦i<K)のタップ係数に対応するデータ系列を出力する前記第３の変換手段には、現タイミングからi,i+M,i+2M,…,i+(L-1)Mサンプル遅延した前記Ｌ個のデータ群の入力を受けさせ、前記制御手段の制御に基づいて、前記Ｌ個のデータ群のそれぞれの入力信号に対して、１つの出力端子へ出力するか、２つの出力端子へ出力するか、または、いずれの出力端子にも出力しないかを選択させることにより、補間処理を実行させるようにすることができる。

前記第３の変換手段には、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートで前記Ｌ個のデータ群の入力を受けさせるとともに、前記第１のレートとは異なる第２のレートで、補間された前記Ｎ個のデータ群を出力させるようにすることができる。

前記制御手段には、前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、２つの出力端子へ出力する信号を選択させるための第１の制御信号を生成する第１の制御信号生成手段と、前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、前記第３の変換手段から出力される前記Ｎ個のデータ群として選択される信号の開始点を選択するための第２の制御信号と、前回の出力における開始点からの遅延量の初期化を指令する第３の制御信号を生成する第２の制御信号生成手段とを備えさせるようにすることができる。

前記第２の制御信号生成手段には、直前のタイミングにおいて前記第３の変換手段に入力された前記Ｌ個のデータ群のうち２つの出力端子へ出力した信号の数と、所定の閾値との差分を算出させ、算出された前記差分だけ、前回の出力における前記開始点からの前記遅延量を増加させるための前記第２の制御信号を生成させて、前記第３の変換手段に供給させるようにすることができる。

前記第２の制御信号生成手段には、前記第３の変換手段に供給される、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートごとに、第１のカウンタのカウンタ値を所定の値だけインクリメントさせ、前記第１のカウンタのカウンタ値が所定の閾値を超えた場合、遅延量の初期化を指令する前記第２の制御信号を生成させて、前記第３の変換手段に供給させるようにすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記所定の値は、前記第１のレートと、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートである第２のレートによって決まる値であるものとすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記第１の制御信号生成手段には、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで減算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントさせるとともに、第３のカウンタのカウンタ値を１インクリメントさせ、前記第２のカウンタのカウンタ値が所定の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化させるとともに前記第３のカウンタのカウンタ値を保持させて２インクリメントさせ、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、保持されている前記第３のカウンタのカウンタ値に基づいて、２つの出力端子へ出力する信号は入力信号のうちのいずれであるかを示す前記第１の制御信号を生成させて、前記第３の変換手段に供給し、前記第３のカウンタのカウンタ値を初期化させるようにすることができる。

前記所定の値は、前記第２の変換手段に供給される前記デジタル信号のサンプリングレート、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートによって決まる値であるものとすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記第１の制御信号生成手段には、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで減算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントさせ、前記第２のカウンタのカウンタ値が所定の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化させるとともに第３のカウンタのカウンタ値をインクリメントさせ、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、前記第３のカウンタのカウンタ値に基づいて、２つの出力端子へ出力する信号の数を示す前記第１の制御信号を生成させて、前記第３の変換手段に供給させ、前記第３のカウンタのカウンタ値を初期化させるようにすることができる。

前記所定の値は、前記第２の変換手段に供給される前記デジタル信号のサンプリングレート、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートによって決まる値であるものとすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記第３の変換手段により実行される補間処理は、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートFin、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号を補間するものとすることができる。

Ｋ個の前記第３の変換手段のうち、i番目(0≦i<K)の前記タップ係数に対応するデータ系列を出力する前記第３の変換手段には、現タイミングからi,i+M,i+2M,…,i+(L-1)Mサンプル遅延した前記Ｌ個のデータ群の入力を受け、前記制御手段の制御に基づいて、前記Ｌ個のデータ群のそれぞれの入力信号に対して、１つの出力端子へ出力するか、２つの出力端子へ出力するか、３つの出力端子へ出力するか、または、いずれの出力端子にも出力しないかを選択させることにより、補間処理を実行させるようにすることができる。

前記制御手段には、前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、３つの出力端子へ出力する信号を選択させるための第１の制御信号を生成する第１の制御信号生成手段と、前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、前記第３の変換手段から出力される前記Ｎ個のデータ群として選択される信号の開始点を選択するための第２の制御信号と、前回の出力における開始点からの遅延量の初期化を指令する第３の制御信号を生成する第２の制御信号生成手段とを備えさせるようにすることができる。

前記第３の変換手段には、平均的に同様の割合で補間された２系統の出力が得られるように、補間処理を実行させるようにすることができ、前記第２の制御信号生成手段には、直前のタイミングにおいて入力された前記Ｌ個のデータ群のうち、前記２系統の出力のうちのいずれかの出力において２つの出力端子へ出力した信号の数と、所定の閾値との差分を算出させ、算出された前記差分だけ、前回の出力における前記開始点からの前記遅延量を増加させるための前記第２の制御信号を生成させて、前記第３の変換手段に供給させるようにすることができる。

前記第２の制御信号生成手段には、前記第３の変換手段に供給される、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートごとに、第１のカウンタのカウンタ値を所定の値だけインクリメントさせ、前記第１のカウンタのカウンタ値が所定の閾値を超えた場合、遅延量の初期化を指令する前記第２の制御信号を生成させて、前記第３の変換手段に供給させるようにすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記第１の制御信号生成手段には、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで除算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントさせるとともに、第３のカウンタのカウンタ値、および、第４のカウンタのカウンタ値を１インクリメントさせ、前記第２のカウンタのカウンタ値が所定の第１の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化させ、前記第３のカウンタのカウンタ値を保持して２インクリメントさせ、前記第４のカウンタを初期化させ、前記第４のカウンタのカウンタ値が所定の第２の閾値と等しい場合、前記第３のカウンタ値を保持させ、前記第４のカウンタのカウンタ値を２インクリメントさせ、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、保持されている前記第３のカウンタのカウンタ値に基づいて、３つの出力端子へ出力する信号は入力信号のうちのいずれであるかを示す前記第１の制御信号を生成させて、前記第３の変換手段に供給させ、前記第３のカウンタのカウンタ値を初期化させるようにすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記第３の変換手段には、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートFin、前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号が補間された、ビット数Ｎ／Ｘの信号をＸ組生成させるようにすることができる。

前記第３の変換手段には、複数の補間処理手段と、複数の前記補間手段の出力信号を合成して、前記Ｎ個のデータ群を生成する合成手段とを備えさせるようにすることができ、Ｋ個の前記第３の変換手段のうち、i番目(0≦i<K)の前記タップ係数に対応するデータ系列を出力する前記第３の変換手段が備える複数の前記補間手段には、現タイミングからi,i+M,i+2M,…,i+(L-1)Mサンプル遅延した前記Ｌ個のデータ群の入力を受け、前記制御手段の制御に基づいて、前記Ｌ個のデータ群のそれぞれの入力信号に対して、１つの出力端子へ出力するか、２つの出力端子へ出力するか、または、いずれの出力端子にも出力しないかを選択させることにより、補間処理を実行して、それぞれ、Ｎ個のデータを出力させるようにすることができ、前記合成手段には、複数の前記補間手段のそれぞれから出力されたデータを合成させて、前記Ｎ個のデータ群を生成させるようにすることができる。

前記制御手段には、前記第３の変換手段が備える複数の前記補間手段に入力される前記Ｌ個のデータ群のうち、２つの出力端子へ出力する信号を選択させるための第１の制御信号を前記補間手段ごとに生成する第１の制御信号生成手段と、前記第３の変換手段が備える複数の前記補間手段に入力される前記Ｌ個のデータ群のうち、前記補間手段から出力されるデータとして選択される信号の開始点を選択するための第２の制御信号と、前回の出力における開始点からの遅延量の初期化を指令する第３の制御信号を生成する第２の制御信号生成手段とを備えさせるようにすることができる。

前記第２の制御信号生成手段には、前記補間手段が、直前のタイミングにおいて入力された前記Ｌ個のデータ群のうち、２つの出力端子へ出力した信号の数と、所定の閾値との差分を算出し、算出された前記差分だけ、前回の出力における前記開始点からの前記遅延量を増加させるための前記第２の制御信号を生成させて、前記補間手段に供給させるようにすることができる。

前記第２の制御信号生成手段には、前記第３の変換手段に供給される、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートごとに、第１のカウンタのカウンタ値を所定の値だけインクリメントさせ、前記第１のカウンタのカウンタ値が所定の閾値を超えた場合、遅延量の初期化を指令する前記第２の制御信号を生成させて、前記第３の変換手段に供給させるようにすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記第１の制御信号生成手段には、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで除算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントさせるとともに、第３のカウンタのカウンタ値、および、第４のカウンタのカウンタ値を１インクリメントさせ、前記第２のカウンタのカウンタ値が所定の第１の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化させ、前記第３のカウンタのカウンタ値を保持させて２インクリメントさせ、前記第４のカウンタを初期化させ、前記第４のカウンタのカウンタ値が所定の第２の閾値と等しい場合、前記第３のカウンタ値を保持させ、前記第４のカウンタのカウンタ値を２インクリメントさせ、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、保持されている前記第３のカウンタのカウンタ値に基づいて、２つの出力端子へ出力する信号は入力信号のうちのいずれであるかを示す前記第１の制御信号を前記補間手段ごとに生成させて、前記第３の変換手段に備えられた複数の前記補間手段のそれぞれに供給させ、前記第３のカウンタのカウンタ値を初期化させるようにすることができる。

前記Ｎ個のデータ群は、Ｎビットのパラレル信号であるものとすることができ、前記補間手段には、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートFin、前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号が補間された、ビット数Ｎの信号を生成させるようにすることができる。

前記フィルタ演算手段には、複数の無線システムに対応したタップ係数を記憶するタップ係数記憶手段を備えさせるようにすることができ、前記タップ係数記憶手段により記憶されている複数の無線システムに対応したタップ係数のうち、現在利用している無線システムに対応したタップ係数を選択して、前記第１の変換手段によりサンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理を実行させるようにすることができる。

前記第１の変換手段には、前記デジタル信号の入力を受け、入力された前記デジタル信号のうちの所定の信号から間隔Ｍ（Ｍは１以上の整数）の整数倍ずつ遅延したＬ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する第２の変換手段と、前記第２の変換手段から出力される前記Ｌ個のデータ群に対して、補間処理を実行し、レート変換を実行して、データ数Ｌとは異なるＮ個のデータ群を出力するＫ個の第３の変換手段と、前記第２の変換手段から出力された前記Ｎ個のデータ群に含まれるデータを加算するか、または、前記第２の変換手段から出力された前記Ｎ個のデータ群から所定の信号を１つ選択するＫ個の加算または選択処理手段とを備えさせるようにすることができる。

前記加算または選択処理手段には、前記受信信号の変調方式に基づいて、前記第２の変換手段から出力された前記Ｎ個のデータ群の信号の加算結果、または、前記第２の変換手段から出力された前記Ｎ個のデータ群から選択された所定の信号のいずれか一方を出力させるようにすることができる。

前記加算または選択処理手段には、前記受信信号がIEEE802.11aまたはIEEE802.11gの規格を適用した場合の受信信号であり、その変調方式が、16QAMまたは64QAMのいずれかである場合、前記第２の変換手段から出力された前記Ｎ個のデータ群の加算結果を出力させるようにすることができ、BPSKまたはQPSKである場合、前記第２の変換手段から出力された前記Ｎ個のデータ群から選択された所定の信号を出力させるようにすることができる。

前記第１の変換手段には、前記デジタル信号の入力を受け、入力された前記デジタル信号のうちの所定の信号から間隔Ｍ（Ｍは１以上の整数）の整数倍ずつ遅延したＬ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する第２の変換手段と、前記第２の変換手段から出力される前記Ｌ個のデータ群に対して、補間処理を実行し、レート変換を実行して、データ数Ｌとは異なるＮ個のデータ群を出力するＫ個の第３の変換手段と、前記第２の変換手段から出力された前記Ｎ個のデータ群から所定の信号を１つ選択して出力するＫ個の信号選択処理手段とを備えさせるようにすることができる。

本発明の一側面の情報処理方法は、デジタル信号に変換された受信信号を処理する情報処理装置の情報処理方法であって、Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行し、サンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理を実行するステップを含む。

前記デジタル信号に対してそれぞれ実行されるサンプリングレート変換は、前記デジタル信号に対して実行される、間引き、補間、または、フィルタリング処理を含むものとすることができる。

Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行するステップには、前記Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号を、所定の割合Ｍでデシメーションし、前記デシメーションされた信号に対して、補間処理およびサンプリングレート変換を実行し、補間され、サンプリングレート変換された信号を加算して出力するステップを含ませるようにすることができる。

補間され、サンプリングレート変換された信号は、サンプル数Ｎのパラレル信号であるものとすることができ、前記補間処理では、前記デジタル信号のサンプリングレートFin、デシメーションの割合Ｍ、加算されるサンプル数Ｎ、および、加算されるサンプル数Ｎのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号が補間されるものとすることができる。

Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行するステップでは、前記Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号が、所定の割合Ｍでデシメーションされ、前記デシメーションされた信号に対して、補間処理が実行され、レート変換され、補間され、レート変換された所定サンプル数Ｎの信号が、加算されるか、または、前記所定サンプル数Ｎの信号から所定の信号が１つ選択されて出力されるようにすることができる。

補間され、レート変換された信号を加算するか、または、補間され、レート変換された信号から所定の信号を１つ選択して出力するステップでは、前記受信信号の変調方式に基づいて、加算結果、または、選択された所定の信号のいずれか一方が出力されるようにすることができる。

加算結果を出力するか、または、所定の信号を１つ選択して出力するステップでは、前記受信信号がIEEE802.11aまたはIEEE802.11gの規格を適用した場合の受信信号であり、その変調方式が、16QAMまたは64QAMのいずれかである場合、前記サンプル数Ｎの信号の加算結果が出力され、前記受信信号の変調方式が、BPSKまたはQPSKである場合、前記サンプル数Ｎの信号から選択された所定の信号が出力されるようにすることができる。

Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行するステップでは、前記Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号が、所定の割合Ｍでデシメーションされ、前記デシメーションされた信号に対して、補間処理が実行され、レート変換され、補間され、レート変換された所定サンプル数Ｎの信号から所定の信号が１つ選択されて出力されるようにすることができる。

本発明の一側面においては、デジタル信号に変換された受信信号が取得され、Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号がサンプリングレート変換され、サンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理が実行される。

ネットワークとは、少なくとも２つの装置が接続され、ある装置から、他の装置に対して、情報の伝達をできるようにした仕組みをいう。ネットワークを介して通信する装置は、独立した装置どうしであっても良いし、１つの装置を構成している内部ブロックどうしであっても良い。

また、通信とは、無線通信および有線通信は勿論、無線通信と有線通信とが混在した通信、即ち、ある区間では無線通信が行われ、他の区間では有線通信が行われるようなものであっても良い。さらに、ある装置から他の装置への通信が有線通信で行われ、他の装置からある装置への通信が無線通信で行われるようなものであっても良い。

受信信号を制御する情報処理装置は、受信装置に含まれていても良いし、独立した装置であっても良い。また、受信装置は、独立した装置であっても良いし、送受信装置や情報処理装置の受信処理を行うブロックであっても良い。

以上のように、本発明の一側面によれば、サンプリングレート変換およびフィルタリング機能を実現することができ、特に、デジタルフィルタの要求スピードを高くして消費電力量が高くなったり、急峻なフィルタを用いることなく、サンプリングレートを変換することおよびフィルタリング機能を実現することが可能となる。よって、デジタルフィルタとサンプリングレートコンバージョンの実装コストを下げたまま、低消費電力やマルチスタンダード対応を実現することができる。

以下、図を参照して、本発明の実施の形態について説明する。

本発明を適用したサンプリングレート変換機能を有するデジタルブロックは、受信装置において、図１２を用いて説明した従来における場合と基本的に同様の信号処理を、デジタルフィルタの出力のサンプリング周波数を上げることなく実行し、エイリアシングのない良好な受信信号を得ることができるようにするものである。

図１３は、デシメーションフィルタ方式を適用した、11g OFDMモードのデジタルブロック１１１の構成を示すブロック図である。

なお、図３を用いて説明した従来における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

SINCフィルタ５１は、周波数Y1MHzの入力信号を受け、移動平均演算を実行する。デシメータ１３１は、供給された信号のサンプリングレートを、所定の割合X₁で減少させる（すなわち、所定の割合X₁でデシメーションする、または、１／X₁倍する）ものである。ここで、デシメータ１３１の出力周波数をY2MHzとする。ΣΔＡ／Ｄ変換部５３は、供給されたＲＦ信号を、１bitのビット列に変換して、高次オーバーサンプルする。ＬＰＦ５４は、所定の周波数帯域以上の高周波成分の信号をフィルタリングする。デシメータ１３２は、入力された信号のサンプリングレートを、所定の割合X₂で減少させる（すなわち、所定の割合X₂でデシメーションする、または、１／X₂倍する）ものである。ここで、デシメータ１３２の出力周波数をY3MHzとする。

制御部１２１は、例えば、図示しない操作入力部や制御信号などの供給を受ける入力端子などを介して、外部から、受信チャネルの周波数や、受信信号を処理する後段の図示しない信号処理部が要求する周波数の情報の入力を受け、サンプリングレート変換部１３３を制御する。

サンプリングレート変換部（ＳＲＣ；Sampling Rate Converter）１３３は、サンプリングレートＦｓ＝Ｙ３MHzの入力信号を、所定のサンプリングレートＦｓ＝Ｙ４MHzの出力信号に変換する。サンプリングレート変換部１３３の詳細については、後述する。

ＬＰＦ５７は、所定の周波数帯域以上の高周波成分の信号をフィルタリングする。デシメータ５８は、入力された信号のサンプリングレートＹ４MHzを、所定の割合X₃で減少させる（１／X₃倍する）ものである。ここで、デシメータ１３４の出力周波数、すなわち、図１３に示されるデジタルブロック１１１の出力信号の周波数をＹ５MHzとする。

デシメータ１３１、デシメータ１３２、および、デシメータ１３４における、供給された信号のサンプリングレートの減少の割合は、入力チャンネルと、受信信号を処理する後段の図示しない信号処理部が要求する周波数によって異なるものであり、適宜、設計されるものである。

本発明を適用したサンプリングレート変換部１３３を有するデジタルブロック１１１を含んで構成される受信装置は、デジタルフィルタの出力のサンプリング周波数を上げることなく、エイリアシングのない良好な受信信号を得ることができるようにするものである。

例えば、１．２ＧＨzの入力信号系列を、３６０MHzにサンプリングレート変換した後、１／９にデシメーションして、４０ＭＨzに変換する場合を例として、その動作の原理について説明する。

例えば、サンプリングレート１．２GHzの入力信号系列が式（１）、K次のFIRフィルタのタップ係数が式（２）で示される場合、フィルタリングされ、１／４に間引きされた出力信号は、式（３）に示される。

式（３）に示される出力信号は、サンプリングレート１．２GHzの入力信号系列が１／４に間引きされているので、３００MHzの信号である。

次に、この３００MHzの信号を３６０MHzにサンプリングレート変換する。ここで、３００MHzのクロック周波数をFa、サンプリング間隔をTaとし、３６０MHzのクロック周波数をFd、サンプリング間隔をTdとすると、両クロックのサンプリング間隔の割合は、次の式（４）で示される。

式（４）は、３００MHzの信号の５サンプル目のタイミング時に、３６０MHzの信号は６サンプル目のタイミングであることを意味する。即ち、３００MHzの信号が５サンプル目のタイミングの場合、３６０MHzの出力信号の６サンプル目のデータが補間されなければならない。この場合、５サンプルに１サンプルの割合で前タイミングの入力データを用いて補間する必要がある。その信号系列は、例えば、次の式（５）で示される。

次に、この信号系列は、９サンプル加算されることにより、１／９にデシメーションされる。３６０MHzの出力信号が１／９にデシメーションされて得られる４０MHzの出力信号は、次の式（６）で示され、そのうちの出力信号の一つのサンプルＺ₀は、式（７）で示される。

式（７）より、各タップ係数に対応する入力データごとに補間によるレート変換と加算によるデシメーションを先に実行し、その結果に対してフィルタリング処理したとしても、演算結果は従来方式と等価であることが示される。

この式（７）は、次の式（８）のように示される。また、式（８）において、Ｖ_kは、式（９）で示され、Ｈは、式（１０）で示される。

すなわち、式（８）より、受信装置において、図１２を用いて説明した従来における場合と基本的に同様の信号処理を、デジタルフィルタの出力のサンプリング周波数を上げることなく実行し、エイリアシングのない良好な受信信号を得るには、ある時刻の入力信号データXLからFIRの次数分だけ遅延したデータXL+K-1 (L=0,1,2,3,…)までのデータを１グループの入力系列群として、入力系列群ごとに補間と加算によるデシメーションを行い、最後に、得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を行えばよいことがわかる。

図１４に、11gOFDMモードで動作するサンプリングレート変換部１３３における周波数特性を示す。図中アで示されるのは、入力された２４１２MHzの信号を、１／４にデシメーションした３０１．５MHzのOFDM信号を示し、図中イで示されるのは、３０１．５MHzのOFDM信号に対して、更に、同一信号の繰り返しによる補間処理（例えば、３００MHzの入力信号の５サンプル目に対応する入力信号を、３６０MHzの出力信号の５サンプル目および６サンプル目のデータとして繰り返すことにより実行される補間処理）によって、３６０MHzに変換されたOFDM信号を示し、図中ウで示されるのは、３６０MHzのOFDM信号に対して、更に、９サンプルの加算による移動平均処理により、SINCフィルタを加えた信号を示す。

図中イで示されるように、後段のSINCフィルタを加えない場合は、図中ウで示される、後段のSINCフィルタを加えた場合に比較して、エイリアシングのピーク値で１５乃至２０dB程度大きい。また、64QAMの場合のEVM特性を算出すると、図中イで示される後段のSINCフィルタを加えない場合で−３７dBとなり、図中ウで示される、後段のSINCフィルタを加えた場合で−48dBとなる。11gのOFDMモードにおいては、適用される変調方式は、BPSK、QPSK、16QAM、および、64QAMの4種類であり、それぞれ要求されるEVM特性は異なる。一般に、BPSKおよびQPSKにおいてはEVM＜−２０dB程度が要求され、16QAMおよび64QAMにおいては、EVM＜−３０dB程度が要求される。このような要求仕様を考慮すると、BPSKまたはQPSKにおいては、後段のSINCフィルタを省略した特性で十分であり、加算平均処理を実行せずに、所定数のデータのうちの１データのみを選択、すなわち、所定の割合の間引き処理を実行すれば、処理がより単純になる。

即ち、式（８）の部分は、次の式(１０)で示すことができる。

なお、16QAMまたは64QAMにおいては、要求特性が厳しいので、後段のSINCフィルタを実現する必要があり、その場合においては、上述した式（8）に示される演算を実行する必要がある。

このように、サンプリングレート変換部１３３において、選択される変調方式に基づいてSINCフィルタを実現するかしないかを制御することができれば、信号処理を効率的に簡略化することができる。

図１５は、サンプリングレート変換部１３３の詳細な構成例を示すブロック図である。

サンプリングレート変換部１３３は、コントローラ１４１、レート変換処理部１４０、および、デジタルフィルタ１４５で構成されている。レート変換処理部１４０は、バッファ１４２、セレクタブロック１４３、加算処理部１４４で構成されている。

コントローラ１４１は、制御部１２１から供給される制御信号に基づいて、バッファ１４２、セレクタブロック１４３、加算処理部１４４、および、デジタルフィルタ１４５の動作を制御するものである。コントローラ１４１が有する機能の詳細については、図１６を用いて後述する。

レート変換処理部１４０は、供給されたデジタル信号に対して、サンプリングレートを変換する処理を実行して、デジタルフィルタ１４５におけるＫ次のＦＩＲフィルタのそれぞれのタップ係数と演算されるＫ系列のデジタル信号を生成するものである。

バッファ１４２は、供給された１ビットのシリアル信号を保持するとともに所定のタイミングの信号に対応するＬビットの信号を、タップ係数の数に対応するＫ系列、セレクタブロック１４３に供給する。すなわち、バッファ１４２は、ある時刻の入力信号データXLからFIRの次数分だけ遅延したデータXL+K-1 (L=0,1,2,3,…)までのデータを１グループの入力系列群とする処理を実行するために入力データを保持するものである。バッファ１４２の回路構成例については、図１７を用いて後述する。

セレクタブロック１４３は、セレクタ１５１−１乃至セレクタ１５１−KのK個のセレクタにより構成されている。セレクタ１５１−１乃至セレクタ１５１−Kのそれぞれは、所定の入力サンプリングレートから、所定の出力サンプリングレートへ、サンプリングレートを変換するために必要な信号を補間するために、入力信号を選択して出力する処理を実行するものである。セレクタブロック１４３に含まれるセレクタ１５１−１乃至セレクタ１５１−Kのそれぞれに入力されるLビットの信号に対して、出力信号は、後段の加算平均処理（または、間引き処理）の係数に対応するNビットとなる。セレクタブロック１４３に含まれるセレクタ１５１−１乃至セレクタ１５１−Kのうち、その一例として、セレクタ１５１−Kの構成例を、図１８を用いて後述する。すなわち、セレクタブロック１４３は、デシメーションのための補間と加算のうちの、補間処理を実行するものである。

以下の説明においては、セレクタ１５１−１乃至セレクタ１５１−Kを個々に区別する必要がない場合、単に、セレクタ１５１と称する。

加算処理部１４４は、Ｋ個の加算または出力選択部１６１によって構成されており、コントローラ１４１の制御に基づいて、セレクタ１５１のNビットの出力を加算して出力するか、または、Nビットの出力のうちの１ビットのみを出力する。すなわち、加算処理部１４４は、デシメーションのための補間と加算のうちの、加算処理、または、加算処理に代わって実行される間引き処理を実行するものである。加算処理部１４４の構成例については、図２０を用いて後述する。

デジタルフィルタ１４５は、フィルタブロック１７１、および、タップ係数記憶部１７２を含んで構成されている。すなわち、デジタルフィルタ１４５は、最後に、加算または間引きによって得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を実行するものである。

フィルタブロック１７１は、タップ係数記憶部１７２に保持されている情報を基に、加算処理部１４４の出力にタップ係数を乗算して得られる結果を求めるものである。

フィルタブロック１７１には、乗算部１８１−１乃至乗算部１８１−ｋ、および、加算部１８２が設けられる。

タップ係数記憶部１７２は、タップ係数を記憶する。すなわち、フィルタブロック１７１の乗算部１８１−１乃至乗算部１８１−ｋは、加算処理部１４４の出力にタップ係数を乗算して加算部１８２に供給する。加算部１８２は、乗算部１８１−１乃至乗算部１８１−ｋの乗算結果を加算して出力する。

なお、タップ係数記憶部１７２は、タップ係数ではなく、加算処理部１４４の出力にタップ係数を乗算して得られる結果のうちの一部を記憶するようにしてもよい。フィルタブロック１７１の構成は、タップ係数記憶部１７２に記憶されている情報によって異なるものとなる。デジタルフィルタ１４５の異なる構成例については、図２１乃至図２３を参照して後述する。

また、タップ係数記憶部１７２に記憶されたFIRフィルタのタップ係数を書き換えれば、他の無線アプリケーションにも容易に適用可能であり、比較的次数の大きいデジタルフィルタであっても、低消費電力で小さく実装することが可能である。

そこで、デジタルフィルタ１４５においては、例えば、タップ係数記憶部１７２に、複数の無線システムに対応したタップ係数を記憶しておき、コントローラ１４１の制御に基づいて、現在利用している無線システムに対応したタップ係数を選択して、演算することができるようにしても良い。

図１６は、コントローラ１４１が有する機能を示す機能ブロック図である。

コントローラ１４１は、制御信号取得部２０１、セレクタ制御部２０２、加算制御部２０３、および、デジタルフィルタ制御部２０４の機能を有している。

制御信号取得部２０１は、制御部１２１から供給される制御信号を取得し、セレクタ制御部２０２、加算制御部２０３、および、デジタルフィルタ制御部２０４の各部に供給する。制御信号には、デジタルブロックの入力信号の周波数と出力信号の周波数（後段の図示しない信号処理部が要求する信号周波数）、OFDMモードにおける変調方式が、BPSK、QPSK、16QAMまたは64QAMのうちのいずれであるかなどの情報が含まれている。

セレクタ制御部２０２は、セレクタブロック１４３の処理を制御するものであり、補間データ制御部２１１および遅延量制御部２１２により構成されている。

補間データ制御部２１１は、制御信号取得部２０１から供給される制御信号に基づいて、セレクタブロック１４３のセレクタ１５１において実行される補間処理、換言すれば、所定数のサンプルに1サンプルの割合で前タイミングの入力データを用いて出力で信号を補間する処理を制御するための制御信号を生成し、セレクタブロック１４３のセレクタ１５１に供給する。

また、補間処理が実行されることにより、それぞれのセレクタ１５１への入力信号に対する出力信号の遅延量を変化させる必要が生じる。遅延量制御部２１２は、制御信号取得部２０１から供給される制御信号に基づいて、遅延量を制御するための制御信号を生成し、セレクタブロック１４３のセレクタ１５１に供給する。

加算制御部２０３は、制御信号取得部２０１から供給される制御信号に基づいて、OFDMモードにおける変調方式が、BPSK、QPSK、16QAM、または、64QAMのうち、16QAMまたは64QAMのいずれかである場合、供給されたＮビットの信号の加算処理を実行し、BPSKまたはQPSKである場合、供給されたＮビットの信号のうちの１ビットを出力するように、加算処理部１４４を制御する。

デジタルフィルタ制御部２０４は、デジタルフィルタ１４５の処理を制御するものである。例えば、デジタルフィルタ制御部２０４は、デジタルフィルタ１４５のタップ係数記憶部１７２に記憶されている複数の無線システムに対応したタップ係数から、現在利用している無線システムに対応したタップ係数を選択して、演算することができるようにデジタルフィルタ１４５を制御する。

次に、図１５のバッファ１４２の回路構成例を図１７に示す。バッファ１４２は、供給された１ビットのシリアル信号を、複数のフリップフロップを用いてバッファリングして、４ビットのパラレル信号に変換し、後段に直列に接続された各フリップフロップで入力データを保持する。そして、バッファ１４２は、ある時刻の入力信号データXLからFIRの次数Ｋの分だけ遅延したデータXL+K-1 (L=0,1,2,3,…)までのデータを１グループの入力系列群として、セレクタブロック１４３に含まれるＫ個のセレクタ１５１にそれぞれ供給する。

次に、図１５のセレクタブロック１４３に含まれるセレクタ１５１−１乃至セレクタ１５１−Kのうち、その一例として、セレクタ１５１−Kの構成例を、図１８に示す。セレクタ１５１−Kにおいて、３００MHzから３６０MHzのサンプリングレート変換処理を実行する場合について、以下に説明する。

なお、実装においては、バッファ１４２において、１．２GHzの１ビットの入力データをＮビットのパラレル信号に変換してデータを１グループの入力系列群として保持する処理が実行され、このときのＮがＮ＝３２となることを想定する。すなわち、セレクタ１５１は、１．２GHz／３２＝３７．５MHzで入力信号を取得するとともに、４０MHzで信号を出力する構成とすることにより、３００MHzから３６０MHzのサンプリングレート変換を等価的に処理する。

セレクタ１５１−Kには、バッファ１４２からＬビットの信号が入力される。ここでは、バッファ１４２から１つのセレクタ１５１に対して、１６ビットの信号が３７．５MHz（１．２GHz／３２）ごとに同時に供給されるものとする。

ここでは、セレクタ１５１−Kの信号入力端子を、ａ０乃至ａ１５とし、１６ビットの信号が３７．５MHzごとに同時に供給されるものとする。すなわち、バッファ１４２に供給された１ビットの信号列におけるある信号ｎが入力端子ａ０にあるタイミングで供給されたとした場合、入力端子ａ０乃至ａ１５に供給される信号は、1.2GHzから300MHzの１／４のデシメーションが等価的に実行された信号であることから、同時に入力端子ａ１に供給される信号は信号ｎから４カウント遅延した信号であり、入力端子ａ２に供給される信号は信号ｎから８カウント遅延した信号であり、同様にして、４カウントずつ遅延した信号が、それぞれ、入力端子ａ１乃至ａ１５に供給される。

また、セレクタ１５１-Ｋは、加算処理部１４４に、Ｎビットの信号を出力する。ここでは、信号出力端子を、ｂ０乃至ｂ８とし、９ビットの信号が４０MHzごとに同時に出力されるものとする。入力信号のうちのいずれの信号を出力するかは、コントローラ１４１から供給される制御信号に基づいて制御される。

３００MHzを３６０MHzに変換する場合、式（４）を用いて説明したように、例えば、３００MHzのクロックが５サンプルカウントされたら、そのタイミングにおける３６０MHzのサンプルを補間する必要がある。このような補間が４０MHzのタイミングで実行されることを考慮すると、はじめのタイミングでは３００MHzの５サンプル目のタイミングで補間を実行する必要がある。

図１９に、セレクタ１５１−Kへの入出力を示す。

図１９の上部は、セレクタ１５１−Kへの入力信号を示すものである。この横軸の0,1,2,3…は、バッファ１４２からＬビットの信号が入力されるタイミングを示すものであり、３７．５MHzごとで１タイミング進むものである。これに対して0,4,8,12,16…の値は、入力タイミング０において入力端子ａ８に供給された信号を基準とした場合の、それぞれの信号のバッファ１４２入力時における遅延量を示すものである。上述したように、入力端子ａ０乃至ａ１５に供給される信号は、1.2GHzから300MHzの１／４のデシメーションが等価的に実行された信号であることから、入力端子ａ０に入力される信号から４カウントの正の整数倍ずつ遅延した信号が、それぞれ、入力端子ａ１乃至ａ１５に供給される。

すなわち、入力端子ａ０乃至ａ１５に３７．５MHzごとに同時に供給される信号は、シリアル信号に変換して考えると、１．２GHzの１／４である３００MHzの周波数を有する信号と等価である。

そして、セレクタ１５１−Kは、この入力信号のうちの一部を適宜選択し、所定の割合で補間し、４０MHzで出力する処理を実行する。

図１９の下部は、セレクタ１５１−Kからの出力信号を示すものである。この横軸の0,1,2,3…は、セレクタ１５１−Kからの９ビットの信号の出力タイミングを示すものであり、４０MHzごとに１タイミング進むものである。

ここでは、まず、入力タイミング０において入力端子ａ８に供給された信号を基準として、入力タイミング０から1タイミング遅延した出力タイミング１において、９ビットの信号が出力される。３００MHzを３６０MHzに変換する場合、式（４）を用いて説明したように、入力信号の３００MHzのクロックが５サンプルカウントされたら、そのタイミングにおける３６０MHzの出力信号のサンプルを補間する必要がある。これを４０MHzごとに出力される９ビットの信号群で考えると、はじめの出力となるタイミング１では、３００MHzの５サンプル目を用いて３６０MHzの出力信号を補間することに対応する。

すなわち、はじめの出力となるタイミング１では、３００MHzを３６０MHzに変換するには、セレクタ１５１−Kの入力端子ａ１２への入力データ「１６」を、２つの出力端子に出力させる必要がある。したがって、出力端子ｂ４およびｂ５から、入力端子ａ１２への入力データ「１６」が出力される。

そして、次の出力タイミングであるタイミング２では、タイミング１ですでに３サンプル分進んだ（出力された）状態にあるので、まず、３００MHzの出力信号の２サンプル目のタイミングで補間する必要があるとともに、更に、７サンプル目のタイミングでも補間する必要がある。すなわち、出力タイミング２では、３００MHzを３６０MHzに変換するには、セレクタ１５１−Kの入力端子ａ９および入力端子ａ１４に入力された入力データ「３６」および「５６」のそれぞれを、２つの出力端子に出力させる必要がある。したがって、出力端子ｂ１およびｂ２から、入力端子ａ９への入力データ「３６」が出力されるとともに、出力端子ｂ７およびｂ８から、入力端子ａ１４への入力データ「５６」が出力される。

また、一度に入出力される信号のうち、２つの端子に出力する入力データの個数と位置の選択は、コントローラ１４１から供給される制御信号に基づいて制御される。２つの端子に出力する入力データの個数や位置をセレクタ１５１に選択させるための制御信号を、コントローラ１４１が生成する処理の詳細については、図２５または図２９を用いて後述する。

また、ここでは、２つの出力端子に出力する入力データの個数と位置を同時に指定しているが、１度に出力される信号のうち、２つの出力端子に出力される入力信号の個数、すなわち、一度に出力される信号のうちの補間された信号の個数を求め、挿入される位置はランダムに設定することにより、エイリアシングをさらに減衰させることができる。

また、２つの端子に出力する入力データの個数と位置の制御情報が得られれば、その位置情報に予め設定されたオフセットを加えることによって、位置情報だけ異なる制御情報を得ることができる。また、ある位置情報に対応したテーブルを予め用意しておいても，同様にして、２つの端子に出力する入力データの位置、すなわち、補間処理に用いられる入力信号を変更することができる。

また、入力タイミング０においては１つの入力信号が出力時に補間されているのに対して、入力タイミング１においては２つの入力信号が出力時に補間されている。したがって、入力タイミング０においては、入力端子ａ８乃至ａ１５に入力された信号が出力されているが、入力タイミング１においては、入力端子ａ８乃至ａ１４に入力された信号が出力されている、すなわち、入力端子ａ１５に入力された信号は出力されていない。このような場合、次の入力タイミング２において、入力タイミング０および１と同じ入力データの位置から出力データを選択してしまっては、出力されるべき信号（ここでは、入力端子ａ１５に入力された信号「６０」）を出力しそこなってしまう。

このように、図１９に示される入出力においては、２つのデータが補間されて出力された場合に、その次のタイミングにおいて出力される信号の遅延量を１つシフトする必要がある。具体的には、入力タイミング１において入力端子ａ１５に入力された信号「６０」を、次のタイミングである入力タイミング２において出力するために、セレクタ１５１は、入力タイミング２において入力端子ａ７乃至ａ１４に入力された信号を、出力タイミング３において出力しなければならない。すなわち、セレクタ１５１−ｋへ入力される入力信号のうちの出力信号として選択される信号の開始位置は、図１９において図中αで示されるようにシフトされる。

補間された出力データの数と出力される信号の遅延量とは、補間するデータ数と、設定された閾値との差分を求め、その差分値だけ遅延させることにより制御することができる。図１９に示される入出力における場合、閾値の設定値は１となる。すなわち、図１９において図中αで示されるシフト量は、（補間するデータ量−１）により求められる。この制御の具体的な例については、図２８のフローチャートを用いて後述する。

また、セレクタ１５１への入力信号のサンプリング間隔とセレクタ１５１からの出力信号のサンプリング間隔とが異なるので、それぞれのサンプリング間隔の割合に基づいて、出力される信号の遅延量を初期化する必要がある。具体的には、セレクタ１５１への入力信号のクロックの周波数をＦａ、サンプリング間隔をＴａとし、出力信号のクロックの周波数をＦｄ、サンプリング間隔をＴｄとした場合、セレクタ１５１への入力信号のサンプリング間隔は３７．５MHzであり、セレクタ１５１からの出力信号のサンプリング間隔は４０MHzであることから、次の式（１２）を得ることができる。

これは、セレクタ１５１−ｋにおいて、３７．５MHzの１５番目のタイミングと４０MHzの１６番目のタイミングが対応するので、このタイミングにおける入力データが更新されないことを意味する。このような状況を避けるためには、４０MHzの１６番目のタイミング、即ち、３７．５MHzの１５番目のタイミング時に、シフトされて出力されていた入力データを遅延量ゼロの初期状態に設定すればよい。換言すれば、１５番目の入力信号である入力タイミング１４の入力信号を元に、１６番目の出力信号である出力タイミング１５に加えて、１７番目の出力信号である１６の出力信号を出力するようにすれば良い。このように、入力信号と出力信号の周波数によって決まる所定のタイミングにおいて遅延量を初期化するための制御信号を、コントローラ１４１が生成する処理については、図２６を用いて後述する。

図２０に、加算処理部１４４の加算または出力選択部１６１の構成例を示す。加算処理部１４４の加算または出力選択部１６１は、セレクタ１５１のＮビット（ここでは、９ビット）の出力を加算する加算部２３１と、加算部２３１による加算結果を出力するか、または、セレクタ１５１のＮビットの出力のうちの１ビットのみを出力するかを選択するスイッチ２３２で構成される。スイッチ２３２は、コントローラ１４１の加算制御部２０３から供給される制御信号に基づいて、加算部２３１による加算結果、または、セレクタ１５１のＮビットの出力のうちの１ビットのみのいずれかを、デジタルフィルタ１４５に供給する。具体的には、スイッチ２３２は、OFDMモードにおける変調方式が、BPSK、QPSK、16QAM、または、64QAMのうち、16QAMまたは64QAMのいずれかである場合、加算部２３１による加算結果を出力し、BPSKまたはQPSKである場合、供給されたＮビットの信号のうちの１ビットを出力する。

次に、図２１乃至図２３を参照して、デジタルフィルタ１４５の異なる構成例について説明する。デジタルフィルタ１４５は、フィルタブロック１７１、および、タップ係数記憶部１７２で構成されているが、タップ係数記憶部１７２が保持している情報の形態によって、フィルタブロック１７１の構成が異なる。

図２１を参照して、デジタルフィルタ１４５の第２の構成例について説明する。

例えば、タップ係数記憶部１７２に、入力系列とタップ係数の乗算結果が記憶されている場合、フィルタブロック１７１は、乗算部１８１−１乃至乗算部１８１−ｋを備える必要がなく、加算処理部１４４から供給される加算結果（または、間引きされて供給されるセレクタ１５１からの出力信号のうちのいずれか）を基に、タップ係数記憶部１７２から、入力系列とタップ係数の乗算結果のうちの対応するものを選択して、加算部１８２に供給する。

図２２を参照して、デジタルフィルタ１４５の第３の構成例について説明する。

例えば、タップ係数記憶部１７２に、入力系列をグルーピングし、そのグルーピングされた入力系列とタップ係数の乗算結果が、例えば、テーブル形式で記憶されている場合、フィルタブロック１７１は、乗算部１８１−１乃至乗算部１８１−ｋを備える必要がなく、加算処理部１４４から供給される複数の加算結果（または、間引きされて供給されるセレクタ１５１からの出力信号のうちのいずれか）を基に、タップ係数記憶部１７２に保持されたテーブルから、加算処理部１４４からの出力に対応するグルーピングされた入力系列を抽出し、対応する乗算結果を加算部１８２に供給する。

図２２の構成のデジタルフィルタ１４５は、図２１における場合と比較して、タップ係数記憶部１７２の容量は必要であるが、加算部１８２における処理が簡単になる。

図２３を参照して、デジタルフィルタ１４５の第４の構成例について説明する。

例えば、タップ係数記憶部１７２に、全ての入力系列の組み合わせに対する乗算結果が全て記憶されている（例えば、入力系列に対応する次数のテーブル形式で記憶されている）場合、フィルタブロック１７１は、乗算部１８１−１乃至乗算部１８１−ｋのみならず、加算部１８２も備える必要がなく、加算処理部１４４から供給されるＫ個の加算結果（または、間引きされて供給されるセレクタ１５１からの出力信号のうちのいずれか）を基に、タップ係数記憶部１７２に保持されたテーブルから対応する乗算結果を抽出して出力する。

図２３の構成のデジタルフィルタ１４５は、図２２における場合と比較して、タップ係数記憶部１７２の容量が更に必要であるが、加算部１８２を省略することが可能となる。

次に、図２４のフローチャートを参照して、図１５を用いて説明したサンプリングレート変換部１３３が実行する処理について説明する。

ステップＳ１において、サンプリングレート変換部１３３のバッファ１４２は、ΣΔＡ/Ｄ変換部５３によりＡＤ変換された信号を取得する。

ステップＳ２において、バッファ１４２は、ある時刻の入力信号データXLからFIRの次数分だけ遅延したデータXL+K-1(L=0,1,2,3,…)までのデータを、１グループの入力系列群としてセレクタブロック１４３のそれぞれのセレクタ１５１に供給する。

ステップＳ３において、セレクタ１５１は、例えば、３７．５MHzなどの所定のタイミングで入力系列群のデータを取得する。

ステップＳ４において、図２５または図２９を用いて後述する、補間データ制御処理が開始されるとともに、図２６を用いて後述する、遅延量制御処理が開始される。

なお、ここでは、説明のため、入力系列群のデータの取得、補間データ制御処理、および、遅延量制御処理を、ステップＳ３およびステップＳ４として記載したが、これらの処理は、並行して実行されるものである。

ステップＳ５において、図２８を用いて後述する、セレクタ１５１の出力処理が開始される。

なお、ステップＳ４およびステップＳ５において開始される、補間データ制御処理、遅延量制御処理、および、セレクタの出力処理は、それぞれ、入力信号の供給が終了されるまで処理が継続されるものである。

ステップＳ６において、コントローラ１４１は、OFDMモードにおける変調方式が、BPSK、QPSK、16QAM、または、64QAMのうちのいずれであるかに基づいて、加算処理部１４４のＫ個の加算または出力選択部１６１のそれぞれにおいて、セレクタ１５１から供給されるＮビット（例えば、９ビット）の信号の加算処理を実行するか否かを判断する。具体的には、コントローラ１４１は、OFDMモードにおける変調方式が、BPSK、QPSK、16QAM、または、64QAMのうちの、16QAMまたは64QAMのいずれかである場合、加算部２３１による加算結果を出力し、BPSKまたはQPSKである場合、供給されたＮビットの信号のうちの１ビットを出力する。

ステップＳ６において、加算処理を実行すると判断された場合、ステップＳ７において、コントローラ１４１は、加算処理部１４４に、加算処理を実行させるための制御信号を供給するので、加算処理部１４４は、セレクタ１５１から供給されるＮビット（例えば、９ビット）の信号の加算処理を実行する。具体的には、コントローラ１４１は、加算処理部１４４の加算または出力選択部１６１のスイッチ２３２を制御して、加算部２３１によるセレクタ１５１から供給されるＮビットの信号の加算結果を出力させる。

ステップＳ６において、加算処理を実行しないと判断された場合、ステップＳ８において、コントローラ１４１は、加算処理部１４４に、加算処理を実行させずに所定のデータを出力させる、すなわち、１／Ｎの間引き処理を実行させるための制御信号を供給するので、加算処理部１４４は、セレクタ１５１から供給されるＮビット（例えば、９ビット）の信号のうちの所定のデータを出力する。具体的には、コントローラ１４１は、加算処理部１４４の加算または出力選択部１６１のスイッチ２３２を制御して、セレクタ１５１から供給されるＮビット（例えば、９ビット）の信号のうちの所定のデータを出力させる。

ステップＳ９において、デジタルフィルタ１４５は、タップ係数記憶部１７２に保持されているタップ係数、もしくは、入力系列とタップ係数の乗算結果、入力系列をグルーピングし、そのグルーピングされた入力系列とタップ係数の乗算結果、または、入力系列のそれぞれの組み合わせに対する乗算結果などを用いて、フィルタの演算を実行する。

ステップＳ１０において、コントローラ１４１は、ＡＤ変換された信号の供給が終了したか否かを判断する。ステップＳ１０において、ＡＤ変換された信号の供給が終了していないと判断された場合、処理は、ステップＳ１に戻り、それ以降の処理が繰り返される。ステップＳ１０において、ＡＤ変換された信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、ΣΔＡ/Ｄ変換部５３によりオーバーサンプリングされてＡＤ変換された信号のサンプリングレートが変換される。

次に、図２５のフローチャートを参照して、図２４のステップＳ４において開始される、コントローラ１４１の補間データ制御部２１１が実行する処理の第１の例である補間データ制御処理１について説明する。

ステップＳ４１において、コントローラ１４１の補間データ制御部２１１は、それぞれの入力信号を２つの端子に出力するか、１つの端子に出力するかを示すレジスタK、Kのインデックスｉ、および、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１を初期化する。

ここで、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応するレジスタＫの値は０（Ｋ（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応するレジスタＫの値は１（Ｋ（ｉ）＝１）とされる。

ステップＳ４２において、補間データ制御部２１１は、サンプリングレート変換部１３３の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ４２において、サンプリングレート変換部１３３の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、処理は、後述するステップＳ５０に進む。

ステップＳ４２において、サンプリングレート変換部１３３の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出していないと判断された場合、ステップＳ４３において、補間データ制御部２１１は、（サンプリングレート変換部１３３の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ４３において、（サンプリングレート変換部１３３の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出していないと判断された場合、立ち上がりエッジを検出したと判断されるまで、ステップＳ４３の処理が繰り返される。

ステップＳ４３において、（サンプリングレート変換部１３３の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ４４において、補間データ制御部２１１は、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１において、STATE１＜ＢFinが満たされているか否かを判断する。

ここで、Finは、入力信号の周波数であり、ここでは、例えば、１．２GHzである。また、Ｂは、所定の定数であり、ここでは、例えば、1/（0.24×10⁹）であるものとする。

ステップＳ４４において、STATE１＜ＢFinが満たされていると判断された場合、ステップＳ４５において、補間データ制御部２１１は、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ（ｉ）＝０とし、ｉ＝ｉ＋１として、処理は、後述するステップＳ４８に進む。

ステップＳ４４において、STATE１＜BFinが満たされていないと判断された場合、ステップＳ４６において、補間データ制御部２１１は、ｉ番目の入力信号は２つの端子から出力されるものとして、Ｋ（ｉ）＝１とするとともに、Ｋ（ｉ＋１）＝０とし、ｉ＝ｉ＋２とする。

具体的には、例えば、図１９を用いて説明したセレクタ１５１の入出力において、入力タイミング０の入力信号のうち、入力端子ａ１２により入力された信号が２つの端子から出力されるとともに、入力端子ａ１３により入力された信号は１つの端子から出力される場合に対応する。

ステップＳ４７において、補間データ制御部２１１は、パラメータSTATE１を初期化、すなわち、STATE１＝STATE１−ＢＮＭFoutとする。ここで、Ｎは、例えば、SINCフィルタに接続されるデシメータの分周比、具体的には、加算処理部１４４の加算処理に対応する分周処理の分周比であり、ここでは、例えば、９である。また、Ｍは、ＡＤ変換された信号の補間処理前のデシメーションの割合(分周比)、具体的には、バッファ１４２の処理に対応するデシメーションの割合(分周比)であり、ここでは、例えば、４である。

ステップＳ４５、または、ステップＳ４７の処理の終了後、ステップＳ４８において、補間データ制御部２１１は、パラメータSTATE１を所定の値でインクリメント、すなわち、STATE１＝STATE１＋Ｂ（ＮＭFout−Fin）とする。

ステップＳ４９において、補間データ制御部２１１は、入力信号の供給が終了したか否かを判断する。ステップＳ４９において、入力信号の供給が終了していないと判断された場合、処理は、ステップＳ４２に戻り、それ以降の処理が繰り返される。

ステップＳ４２において、サンプリングレート変換部１３３の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ５０において、補間データ制御部２１１は、レジスタＫを参照し、２端子に出力する入力信号を示す制御情報ＣＮＴをセレクタ１５１および遅延量制御部２１２に供給する。

具体的には、例えば、Ｋのインデックスｉが１インクリメントされるごとに、図１９を用いて説明したセレクタ１５１の入出力において、入力タイミング０の入力信号のうち、入力端子ａ８乃至ａ１１に入力された信号は１つの端子から出力され、入力端子ａ１２に入力された信号が２つの端子から出力され、入力端子ａ１３乃至ａ１５に入力された信号は１つの端子から出力されることが、それぞれのレジスタＫに０または１の値として保持される。そして、補間データ制御部２１１は、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したとき、すなわち、セレクタ１５１からの信号の出力タイミングに先駆けて、レジスタＫを参照し、２端子に出力する入力信号を示す制御情報ＣＮＴを生成して、セレクタ１５１に供給する。

ステップＳ５１において、補間データ制御部２１１は、レジスタＫ、および、Ｋのインデックスｉを初期化し、処理は、ステップＳ４３に進む。

ステップＳ４９において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、補間データ制御部２１１は、セレクタ１５１が入力信号のうちの一部を適宜選択し、所定の割合で補間することができるような制御信号を生成し、セレクタ１５１に供給することができる。具体的には、補間データ制御部２１１は、セレクタ１５１が、図１９を用いて説明したように、３００MHzの５サンプル目を用いて３６０MHzの６つ目の出力信号を補間することができるように、セレクタ１５１からの信号の出力タイミングに対応付けて、セレクタ１５１から一度に出力されるＮビット（ここでは、９ビット）分の出力信号に対して、２つの端子から出力される入力信号はいずれの信号であるかを示す制御信号を生成することができる。

また、ここでは、２つの出力端子に出力する入力データの個数と位置を同時に指定しているが、１度に出力される信号のうち、２つの出力端子に出力される入力信号の個数、すなわち、一度に出力される信号のうちの補間される信号の個数を求めて、挿入される位置はランダムに設定することにより、エイリアシングをさらに減衰させることができる。挿入位置をランダムに設定する場合の処理については、図２９を用いて後述する。

また、２つの端子に出力する入力データの個数と位置の制御情報が得られれば、その位置情報に予め設定されたオフセットを加えることによって、位置情報だけ異なる制御情報を得ることができる。また、ある位置情報に対応したテーブルを予め用意しておいても，同様にして、２つの端子に出力する入力データの位置を変更することができる。

次に、図２６のフローチャートを参照して、図２４のステップＳ４において開始される、コントローラ１４１の遅延量制御部２１２が実行する遅延量制御処理について説明する。

ステップＳ８１において、コントローラ１４１の遅延量制御部２１２は、Foutに近いサンプリングレートに入力信号Finを分周するための分周比をＪとして、Fin／ＪとFoutとの位相差に相当する値を示すパラメータSTATE２を初期化する。ここでは、例えば、Fin＝１．２GHzであり、Fout＝４０MHzであり、Ｊ＝３２となる。したがって、Fin／Ｊ＝３７．５MHzとなる。

ステップＳ８２において、遅延量制御部２１２は、Fin／Ｊに対応する周波数のクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ８２において、Fin／Ｊに対応する周波数のクロックの立ち上がりエッジを検出していないと判断された場合、立ち上がりエッジを検出したと判断されるまで、ステップＳ８２の処理が繰り返される。

ステップＳ８２において、Fin／Ｊに対応する周波数のクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ８３において、遅延量制御部２１２は、Fin／ＪとFoutとの位相差に相当する値を示すパラメータSTATE２が、STATE２＜ＡFinを満たすか否かを判断する。

ここで、Ａは定数であり、ここでは、Ａ＝１／（０．０８×１０⁹）であるものとする。

ステップＳ８３において、STATE２＜ＡFinを満たすと判断された場合、ステップＳ８４において、遅延量制御部２１２は、初期化フラグInitialの値を０とし、処理は、後述するステップＳ８７に進む。

ステップＳ８３において、STATE２＜ＡFinを満たさないと判断された場合、ステップＳ８５において、遅延量制御部２１２は、初期化フラグInitialの値を１とする。

ステップＳ８６において、遅延量制御部２１２は、Fin／ＪとFoutとの位相差に相当する値を示すパラメータSTATE２を初期化して、STATE２＝STATE２−ＡＪFoutとする。

ステップＳ８４、または、ステップＳ８６の処理の終了後、ステップＳ８７において、遅延量制御部２１２は、Fin／ＪとFoutとの位相差に相当する値を示すパラメータSTATE２を所定の値だけインクリメントして、STATE２＝STATE２＋Ａ（ＪFout−Fin）とする。

ステップＳ８８において、遅延量制御部２１２は、初期化フラグInitialの値をセレクタ１５１に出力する。

ステップＳ８９において、遅延量制御部２１２は、入力信号の供給が終了したか否かを判断する。ステップＳ８９において、入力信号の供給が終了していないと判断された場合、処理は、ステップＳ８２に戻り、それ以降の処理が繰り返される。ステップＳ８９において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、例えば、上述した式（１２）を用いて説明したように、セレクタ１５１に入出力される信号のタイミングが異なることによる遅延量の初期化処理が制御される。

次に、図２７のフローチャートを参照して、遅延量制御部２１２が実行する遅延量制御情報生成処理について説明する。

ステップＳ１０１において、遅延量制御部２１２は、補間データ制御部２１１から供給された制御情報ＣＮＴに基づいて、２端子に出力する入力データ数Ｐをカウントする。

ステップＳ１０２において、遅延量制御部２１２は、２端子に出力するデータ数Ｐから所定の閾値Ｔを引いた（Ｐ−Ｔ）だけ、遅延ステップ数を増加させるための遅延量制御情報を生成し、セレクタ１５１に供給して、処理が終了される。

このような処理により、後述するセレクタ１５１の出力処理における遅延量を制御するための遅延量制御情報が生成されて、セレクタ１５１に供給される。

次に、図２８のフローチャートを参照して、図２４のステップＳ５において開始される、セレクタ１５１の出力処理について説明する。

ステップＳ１１１において、セレクタ１５１は、遅延ステップを初期化する。

ステップＳ１１２において、セレクタ１５１は、コントローラ１４１から供給された初期化フラグInitialの値は１であるか否かを判断する。

ステップＳ１１２において、コントローラ１４１から供給された初期化フラグInitialの値は１ではないと判断された場合、ステップＳ１１３において、セレクタ１５１は、遅延ステップに示される値の分だけ遅延したデータから、コントローラ１４１から供給された制御情報ＣＮＴに基づいて、所定数のデータを出力する。

ステップＳ１１４において、セレクタ１５１は、遅延量制御部２１２から供給された遅延量制御情報を基に遅延ステップを設定し、処理は、ステップＳ１１７に進む。

例えば、図１９を用いて説明した入出力において、所定の閾値ＴはＴ＝１であり、セレクタ１５１は、図１９を用いて説明した入出力において、例えば、出力タイミング１，３，５・・・において、２端子に出力する入力データ数Ｐ＝１であるから、Ｐ−Ｔ＝０であるので、遅延ステップ数は増加されず、出力タイミング２，４，６・・・において、２端子に出力する入力データ数Ｐ＝２であるから、Ｐ−Ｔ＝１であるので、図中αで示されるように、遅延ステップ数は１増加される。

ステップＳ１１２において、コントローラ１４１から供給された初期化フラグInitialの値は１であると判断された場合、ステップＳ１１５において、セレクタ１５１は、遅延ステップを初期化する。

ステップＳ１１６において、セレクタ１５１は、遅延ステップ０のデータから、コントローラ１４１から供給された制御情報ＣＮＴに基づいて、所定数のデータを出力する。

具体的には、セレクタ１５１は、図１９を用いて説明した入力タイミング１４と、出力タイミング１５および１６における場合のように、出力タイミング１５の次の出力において、遅延ステップ数を０とする。

ステップＳ１１４またはステップＳ１１６の終了後、ステップＳ１１７において、セレクタ１５１は、入力信号の供給が終了したか否かを判断する。

ステップＳ１１７において、入力信号の供給が終了していないと判断された場合、処理は、ステップＳ１１２に戻り、それ以降の処理が繰り返される。ステップＳ１１７において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、セレクタ１５１は、コントローラ１４１から供給された制御情報ＣＮＴに基づいて補間処理に対応する入出力制御を実行するとともに、遅延ステップの初期化を制御することができる。

図２５のフローチャートを用いて説明した処理においては、２つの出力端子に出力する入力データの個数と位置を同時に指定しているが、１度に出力される信号のうち、２つの出力端子に出力される入力信号の個数、すなわち、一度に出力される信号のうちの補間された信号の個数を求め、挿入される位置はランダムに設定することにより、エイリアシングをさらに減衰させることができる。

次に、図２９のフローチャートを参照して、図２４のステップＳ４において開始される、コントローラ１４１の補間データ制御部２１１が実行する処理の第２の例である補間データ制御処理２について説明する。

ステップＳ１４１において、コントローラ１４１の補間データ制御部２１１は、２端子に出力する入力信号の数を示すパラメータＲ、および、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１を初期化する。

ステップＳ１４２乃至ステップＳ１４４において、図２５のステップＳ４２乃至ステップＳ４４と基本的に同様の処理が実行される。

すなわち、サンプリングレート変換部１３３の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したか否かが判断されて、検出していないと判断された場合、（サンプリングレート変換部１３３の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したか否かが判断される。

（サンプリングレート変換部１３３の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したと判断された場合、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１において、STATE１＜ＢFinが満たされているか否かが判断される。

ステップＳ１４４において、STATE１＜ＢFinが満たされていると判断された場合、処理は、後述するステップＳ１４７に進む。ステップＳ１４４において、STATE１＜ＢFinが満たされていないと判断された場合、ステップＳ１４５において、補間データ制御部２１１は、端子に出力する入力信号の数を示すパラメータＲをＲ＝Ｒ＋１とする。

そして、ステップＳ１４６乃至ステップＳ１４８において、図２５のステップＳ４７乃至ステップＳ４９と基本的に同様の処理が実行される。

すなわち、パラメータSTATE１が初期化され、STATE１＝STATE１−ＢＮＭFoutとされる。また、ステップＳ１４４において、STATE１＜ＢFinが満たされていると判断された場合、または、ステップＳ１４６の処理の終了後、パラメータSTATE１が所定の値だけインクリメントされて、STATE１＝STATE１＋Ｂ（ＮＭFout−Fin）とされ、入力信号の供給が終了したか否かが判断される。入力信号の供給が終了していないと判断された場合、処理は、ステップＳ１４２に戻り、それ以降の処理が繰り返される。

ステップＳ１４２において、サンプリングレート変換部１３３の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ１４９において、補間データ制御部２１１は、パラメータＲの値に基づいて、２端子に出力する入力信号をランダムに選択する。

ステップＳ１５０において、補間データ制御部２１１は、２端子に出力する入力信号を示す制御情報ＣＮＴをセレクタ１５１および遅延量制御部２１２に供給する。

ステップＳ１５１において、補間データ制御部２１１は、パラメータＲを初期化し、処理は、ステップＳ１４３に進む。

ステップＳ１４８において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、補間データ制御部２１１は、セレクタ１５１が入力信号のうちの一部を適宜選択し、所定の割合で補間することができるような制御信号を生成する場合、１度に出力される信号のうち、２つの出力端子に出力される入力信号の個数、すなわち、一度に出力される信号のうちの補間される信号の個数を求め、挿入される位置はランダムに設定するものとしたので、エイリアシングをさらに減衰させることができる。

また、補間データ制御部２１１は、セレクタ１５１が、図１９を用いて説明した場合と同様に、３００MHzの５サンプル目を用いて３６０MHzの６つ目の出力信号を補間することができるように、セレクタ１５１からの信号の出力タイミングに対応付けて、セレクタ１５１から一度に出力されるＮビット（ここでは、９ビット）のうちの補間される信号の個数（パラメータＲの値）のみを制御情報としてセレクタ１５１に供給し、セレクタ１５１が、２つの出力端子に出力される入力信号の位置をランダムに設定することができるものとしても良い。

ところで、以上説明した処理を用いてサンプリングレートを変換した場合であっても、所要波と異なる周波数成分であるスプリアス成分が発生してしまう。スプリアス成分をできるだけ抑制したり、ＳＩＮＣフィルタなどの急峻でないフィルタを用いてフィルタリングすることで充分な特性を得るためには、補間処理において、繰り返す入力信号のタイミングをずらしたものを複数用意し、合成すると好適である。

すなわち、図１３を用いて説明した、デシメーションフィルタ方式を適用した11g OFDMモードのデジタルブロック１１１のサンプリングレート変換部１３３に代わって、図３０を用いて説明するサンプリングレート変換部２４１を用いることにより、補間処理において、繰り返す入力信号のタイミングをずらしたものを複数用意し、合成する処理を実行することが可能となる。

なお、図３０においては、図１５における場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。

すなわち、図３０のサンプリングレート変換部２４１は、コントローラ１４１に代わってコントローラ２５１が設けられ、レート変換処理部１４０に代わって、レート変換処理部２５０が設けられている以外は、図１５を用いて説明したサンプリングレート変換部１３３と基本的に同様の構成を有するものである。また、レート変換処理部２５０は、セレクタブロック１４３に代わって、セレクタブロック２５２が設けられ、加算処理部１４４に代わって、加算処理部２５３が設けられている以外は、図１５を用いて説明したレート変換処理部１４０と基本的に同様の構成を有するものである。

コントローラ２５１は、制御部１２１から供給される制御信号に基づいて、バッファ１４２、セレクタブロック２５２、加算処理部２５３、および、デジタルフィルタ１４５の動作を制御するものである。コントローラ２５１が有する機能の詳細については、図３１を用いて後述する。

レート変換処理部２５０は、供給されたデジタル信号に対して、サンプリングレートを変換する処理を実行して、デジタルフィルタ１４５におけるＫ次のＦＩＲフィルタのそれぞれのタップ係数と演算されるＫ系列のデジタル信号を生成するものである。

セレクタブロック２５２は、セレクタ２６１−１乃至セレクタ２６１−KのK個のセレクタにより構成されている。セレクタ２６１−１乃至セレクタ２６１−Kのそれぞれは、所定の入力サンプリングレートから、所定の出力サンプリングレートへ、サンプリングレートを変換するために必要な信号を補間するために、入力信号を選択して出力する処理を実行するものである。

そして、セレクタ２６１−１乃至セレクタ２６１−Kのそれぞれは、補間処理において、繰り返す入力信号のタイミングをずらしたものを、複数系列、出力することができるようになされている。

上述した式（７）における場合では、５番目の入力信号を２つの出力端子に出力して、補間処理を行っている。これに対して、繰り返す入力信号のタイミングをずらしたものを複数用意し合成するためには、セレクタ２６１−１乃至セレクタ２６１−Kのそれぞれは、例えば、300MHzの出力信号の５サンプル中５番目のデータを用いて補間する第１の系列と、300MHzの出力信号の５サンプル中２番目のデータを用いて補間する第２の系列とを、それぞれ出力するものとしても良い。すなわち、第１の系列および第２の系列からなる出力信号のひとつのサンプルz0'は、次の式（１３）で示される。

この式を、式（７）乃至式（９）における場合と同様にして、入力系列群ごとに補間と加算によるデシメーションを行い、最後に、得られた系列とFIRフィルタのタップ係数を用いて、フィルタの演算を行う処理に対応するように変換すると、次の式（１４）となる。

すなわち、セレクタブロック２５２に含まれるセレクタ２６１−１乃至セレクタ２６１−Kのそれぞれに入力されるLビットのパラレル信号に対して、出力信号は、後段の加算平均処理（または、間引き処理）の係数に対応する2Nビットとなる。セレクタブロック２５２に含まれるセレクタ２６１−１乃至セレクタ２６１−Kのうち、その一例として、セレクタ２６１−Kの構成例を、図３２を用いて後述する。すなわち、セレクタブロック２５２も、セレクタブロック１４３と同様に、デシメーションのための補間と加算のうちの、補間処理を実行するものである。

以下の説明においては、セレクタ２６１−１乃至セレクタ２６１−Kを個々に区別する必要がない場合、単に、セレクタ２６１と称する。

そして、加算処理部２５３は、Ｋ個の加算または出力選択部２７１によって構成されており、コントローラ２５１の制御に基づいて、セレクタ２６１の2Nビットの出力を加算して出力するか、または、2Nビットの出力のうちの１ビットのみを出力する。すなわち、加算処理部２５３は、デシメーションのための補間と加算のうちの、加算処理、または、加算処理に代わって実行される間引き処理を実行するものである。

なお、ここでは、セレクタ２６１は、式（１３）に示される２Nビットの出力信号を出力するものとして説明したが、繰り返す入力信号を異なるものとした出力信号の系列の数は、２つ以上であっても良く、スプリアス成分をできるだけ抑制したり、ＳＩＮＣフィルタなどの急峻でないフィルタを用いてフィルタリングすることで充分な特性を得るためには、繰り返される入力信号を異なるものとした出力信号の系列の数をできるだけ多くしたほうが好適であることはいうまでもない。その場合、セレクタ２６１は、Ｓの異なる入力信号が繰り返されることによって補間されたＳ系列の出力信号、すなわち、Ｓ×Ｎビットの出力信号を出力する。そして、加算処理部２５３は、コントローラ２５１の制御に基づいて、セレクタ２６１のＳ×Ｎビットの出力を加算して出力するか、または、Ｓ×Ｎビットの出力のうちの１ビットのみを出力する。

次に、図３１は、コントローラ２５１が有する機能を示す機能ブロック図である。

なお、図３１においては、図１６における場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。

すなわち、コントローラ２５１は、セレクタ制御部２０２に代わって、セレクタ制御部２８１が設けられている以外は、図１６を用いて説明したコントローラ１４１が有する機能と、基本的に同様の機能を有するものである。

セレクタ制御部２８１は、セレクタブロック２５２の処理を制御するものであり、補間データ制御部２９１、および、セレクタ制御部２０２における場合と同様の遅延量制御部２１２により構成されている。

補間データ制御部２９１は、制御信号取得部２０１から供給される制御信号に基づいて、セレクタブロック２５２のセレクタ２６１において実行される補間処理、換言すれば、所定数のサンプルに1サンプルの割合で前タイミングの入力データを用いて出力信号を補間する処理を制御するための制御信号を生成し、セレクタセレクタブロック２５２のセレクタ２６１に供給する。

次に、図３０のセレクタブロック２５２に含まれるセレクタ２６１−１乃至セレクタ２６１−Kのうち、その一例として、セレクタ２６１−Kの構成例を、図３２に示す。セレクタ２６１−Kにおいて、３００MHzから３６０MHzのサンプリングレート変換処理を実行する場合について、以下に説明する。

なお、実装において、セレクタ２６１は、１．２GHz／３２＝３７．５MHzで入力信号を取得するとともに、４０MHzで信号を出力する構成とすることにより、３００MHzから３６０MHzのサンプリングレート変換を等価的に処理する。

セレクタ２６１−Kには、バッファ１４２からＬビットの信号が入力される。ここでは、バッファ１４２から１つのセレクタ２６１に対して、１６ビットの信号が３７．５MHz（１．２GHz／３２）ごとに同時に供給されるものとする。

ここでは、セレクタ２６１−Kの信号入力端子を、ａ１乃至ａ１５とし、１６ビットの信号が３７．５MHzごとに同時に供給されるものとする。すなわち、バッファ１４２に供給された１ビットの信号列におけるある信号ｎが入力端子ａ０にあるタイミングで供給されたとした場合、バッファ１４２において１／４のデシメーションが実行されることから、同時に入力端子ａ１に供給される信号は信号ｎから４カウント遅延した信号であり、入力端子ａ２に供給される信号は信号ｎから８カウント遅延した信号であり、同様にして、４カウントずつ遅延した信号が、それぞれ、入力端子ａ１乃至ａ１５に供給される。

また、セレクタ２６１-Ｋは、加算処理部２５３の加算または出力選択部２７１に、２Ｎビットの信号を出力する。ここでは、信号出力端子を、ｂ０乃至ｂ１７とし、１８ビットの信号が４０MHzごとに同時に出力されるものとする。入力信号のうちのいずれの信号を出力するかは、コントローラ２５１から供給される制御信号に基づいて制御される。

３００MHzを３６０MHzに変換する場合、式（４）を用いて説明したように、例えば、３００MHzのクロックが５サンプルカウントされたら、そのタイミングにおける３６０MHzのサンプルを補間する必要がある。そして、このセレクタ２６１においては、繰り返す入力信号のタイミングをずらしたものを２系統出力することができるようになされている。すなわち、セレクタ２６１は、出力端子ｂ０乃至ｂ８から、５サンプル中の２サンプル目が繰り返されて出力される、すなわち、２つの出力端子から出力されるようになされるとともに、出力端子ｂ９乃至ｂ１７から、５サンプル中の５サンプル目が繰り返されて出力される、すなわち、２つの出力端子から出力されるようになされている。

このような補間が４０MHzのタイミングで実行されることを考慮すると、はじめのタイミングでは、出力端子ｂ０乃至ｂ８において、３００MHzの２サンプル目および７サンプル目のタイミングで補間を実行する必要があり、出力端子ｂ９乃至ｂ１７において、３００MHzの５サンプル目のタイミングで補間を実行する必要がある。

図３３に、セレクタ２６１−Kへの入出力を示す。

図３３の上部は、セレクタ２６１−Kへの入力信号を示すものである。この横軸の0,1,2,3…は、バッファ１４２からＬビットの信号が入力されるタイミングを示すものであり、３７．５MHzごとで１タイミング進むものである。これに対して0,4,8,12,16…の値は、入力タイミング０において入力端子ａ８に供給された信号を基準とした場合の、それぞれの信号のバッファ１４２入力時における遅延量を示すものである。上述したように、バッファ１４２において１／４のデシメーションが実行されることから、４カウントずつ遅延した信号が、それぞれ、入力端子ａ１乃至ａ１５に供給される。

すなわち、入力端子ａ１乃至ａ１５に３７．５MHzごとに同時に供給される信号は、バッファ１４２の入力時においては、１．２GHzの１／４である３００MHzの周波数を有する信号である。

そして、セレクタ１５１−Kは、この入力信号のうちの一部を適宜選択し、２系列で、それぞれ、所定の割合で補間し、４０MHzで出力する処理を実行する。

図３３の下部は、セレクタ２６１−Kからの出力信号を示すものである。この横軸の0,1,2,3…は、セレクタ２６１−Kからの９×２ビットの信号の出力タイミングを示すものであり、４０MHzごとに１タイミング進むものである。

ここでは、まず、入力タイミング０において入力端子ａ８に供給された信号を基準として、入力タイミング０から1タイミング遅延した出力タイミング１において、９×２ビットの信号が出力される。３００MHzを３６０MHzに変換する場合、式（１３）を用いて説明したように、入力信号の３００MHzのクロックの５サンプルのうち、第１の系列では２カウント目に、第２の系列では５カウント目に、そのタイミングにおける３６０MHzの出力信号のサンプルを補間する必要がある。これを４０MHzごとに出力される９×２ビットの信号群で考えると、はじめの出力となるタイミング１では、第１の系列において３００MHzの２サンプル目および７サンプル目を用いて３６０MHzの出力信号を補間することに対応し、第２の系列において３００MHzの５サンプル目を用いて３６０MHzの出力信号を補間することに対応する。

すなわち、はじめの出力となるタイミング１では、３００MHzを３６０MHzに変換するには、セレクタ２６１−Kの入力端子ａ９への入力データ「４」、入力端子ａ１２への入力データ「１６」、および、入力端子ａ１４への入力データ「２４」を、いずれか一方の系列において２つの出力端子に出力させる必要がある。したがって、出力端子ｂ２およびｂ３から、入力端子ａ９への入力データ「４」が出力され、出力端子ｂ７およびｂ８から、入力端子ａ１４への入力データ「２４」が出力され、出力端子ｂ１３およびｂ１４から、入力端子ａ１２への入力データ「１６」が出力される。

そして、次の出力タイミングであるタイミング２では、第１の系列において、タイミング１ですでに２サンプル分進んだ（出力された）状態にあり、３００MHzの出力信号の（５−２＋２）＝５サンプル目のタイミングで補間する必要があり、第２の系列において、タイミング１ですでに３サンプル分進んだ（出力された）状態にあるので、まず、３００MHzの出力信号の２サンプル目のタイミングで補間する必要があるとともに、更に、７サンプル目のタイミングでも補間する必要がある。

すなわち、出力タイミング２では、３００MHzを３６０MHzに変換するには、セレクタ２６１−Kの入力端子ａ９、入力端子ａ１１、および、入力端子ａ１４に入力された入力データ「３６」「４４」および「５６」のそれぞれを、いずれか一方の系列において２つの出力端子に出力させる必要がある。したがって、出力端子ｂ４およびｂ５から、入力端子ａ１１への入力データ「４４」が出力され、出力端子ｂ１０およびｂ１１から、入力端子ａ９への入力データ「３６」が出力され、出力端子ｂ１６およびｂ１７から、入力端子ａ１４への入力データ「５６」が出力される。

セレクタ２６１−Kの入力端子ａ９、入力端子ａ１１、および、入力端子ａ１４に入力された入力データ「３６」「４４」および「５６」のそれぞれは、一方の系列で２つの端子から出力され、他方の系列で１つの出力端子から出力されている。すなわち、セレクタ２６１−Kの入力端子ａ９、入力端子ａ１１、および、入力端子ａ１４に入力された入力データ「３６」「４４」および「５６」のそれぞれは、３つの出力端子から出力されている。

また、一度に入出力される信号のうち、３つの端子に出力する入力データの個数と位置の選択は、コントローラ２５１から供給される制御信号に基づいて制御される。３つの端子に出力する入力データの個数と位置をセレクタ２６１に選択させるための制御信号を、コントローラ２５１が生成する処理の詳細については、図３６を用いて後述する。

なお、遅延の初期化については、上述したセレクタ１５１−ｋにおける場合と同様であり、遅延ステップ数の増加に関しても、いずれかの系列を考えた場合、上述したセレクタ１５１−ｋにおける場合と同様であるので、その説明は省略する。

図３４に、図１５を用いて説明したサンプリングレート変換部１３３を用いた場合と、図３０のサンプリングレート変換部２４１を用いた場合とにおいて、OFDM信号に対してサンプルレート変換処理を行なったあとの信号の時間波形を示す。

図中、イで示される周波数スペクトルは、サンプリングレート変換部１３３を用いて、５サンプル中の１サンプル目を用いて補間処理を行った場合の周波数スペクトルであり、ロで示される周波数スペクトルは、サンプリングレート変換部１３３を用いて、５サンプル中の５サンプル目を用いて補間処理を行った場合の周波数スペクトルであり、ハで示される周波数スペクトルは、サンプリングレート変換部２４を用いて、５サンプル中の１サンプル目および５サンプル目を用いて補間処理を行った場合の周波数スペクトルである。図中、ハで示される周波数スペクトルは、理想的な周波数スペクトルと、略同様の特性を有するものである。

次に、図３５は、図１５を用いて説明したサンプリングレート変換部１３３を用いた場合と、図３０のサンプリングレート変換部２４１を用いた場合とにおいて、OFDM信号に対してサンプルレート変換処理を行なったあとの信号の周波数ドメイン（Frequency domain）における周波数スペクトルを示す。

図中ａおよびcに示されるのが、図１５を用いて説明したサンプリングレート変換部１３３を用いた場合に発生するスプリアス成分であり、図中ｂに示されるのが、図３０のサンプリングレート変換部２４１を用いた場合に発生するスプリアス成分である。すなわち、図１５を用いて説明したサンプリングレート変換部１３３を用いた場合には、正規化周波数0.3付近にスプリアス成分が発生するのに対して、図３０のサンプリングレート変換部２４１を用いた場合には、正規化周波数0.65付近にスプリアス成分が発生する。すなわち、図３０のサンプリングレート変換部２４１を用いた場合、図１５を用いて説明したサンプリングレート変換部１３３を用いた場合と比較して、高周波にスプリアス成分が発生するので、例えば、SINCフィルタなど、急峻でないフィルタで、スプリアス成分を除去することが可能となる。

また、さらに、最小自乗誤差においても、図１５を用いて説明したサンプリングレート変換部１３３を用いた場合には、3.0627e^-4であるのに対して、図３０のサンプリングレート変換部２４１を用いた場合には、3.2357e^-5となり、約10dB低下する。

このように、図３０のサンプリングレート変換部２４１を用いることにより、スプリアス成分の絶対値を低減し、最小自乗誤差を減少させることが可能となる。また、スプリアス成分が発生する周波数を高周波にシフトすることができるので、後段のフィルタにより、効果的にスプリアス成分を除去することが可能となる。

次に、図３６のフローチャートを参照して、図３０のサンプリングレート変換部２４１を用いた場合、図２４のステップＳ４において開始される補間データ制御処理３について説明する。

ステップＳ１８１において、コントローラ２５１の補間データ制御部２９１は、それぞれの系列において、入力信号を２つの端子に出力するか、１つの端子に出力するかを示す第１のレジスタK、および、第２のレジスタＫ´、KおよびK´のインデックスｉ、２端子に出力する入力信号のオフセット値のインデックスｉ´、ならびに、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１を初期化する。

ここで、第１の系列において、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応するレジスタＫの値は０（Ｋ（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応する第１のレジスタＫの値は１（Ｋ（ｉ）＝１）とされる。また、同様に、第２の系列において、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応する第２のレジスタＫ´の値は０（Ｋ´（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応するレジスタＫ´の値は１（Ｋ´（ｉ）＝１）とされる。

ステップＳ１８２において、補間データ制御部２９１は、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ１８２において、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、処理は、後述するステップＳ１９４に進む。

ステップＳ１８２において、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出していないと判断された場合、ステップＳ１８３において、補間データ制御部２９１は、（サンプリングレート変換部２４１の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ１８３において、（サンプリングレート変換部２４１の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出していないと判断された場合、立ち上がりエッジを検出したと判断されるまで、ステップＳ１８３の処理が繰り返される。

ステップＳ１８３において、（サンプリングレート変換部２４１の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ１８４において、補間データ制御部２９１は、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１において、STATE１＜ＢFinが満たされているか否かを判断する。

ここで、Finは、入力信号の周波数であり、ここでは、例えば、１．２GHzである。また、Ｂは、所定の定数であり、ここでは、例えば、1/（0.24×10⁹）であるものとする。

ステップＳ１８４において、STATE１＜ＢFinが満たされていると判断された場合、ステップＳ１８５において、補間データ制御部２９１は、第１の系列において、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ（ｉ）＝０とし、インデックスｉを１インクリメントして、ｉ＝ｉ＋１とする。

ステップＳ１８６において、補間データ制御部２９１は、第１の系列において補間に用いられる入力データと第２の系列において補間に用いられる入力データとのオフセット値ｘに基づいて、ｉ´＝ｘ−１であるか否かを判断する。

ステップＳ１８６において、ｉ´＝ｘ−１であると判断された場合、ステップＳ１８７において、補間データ制御部２９１は、第２の系列において、ｉ番目の入力信号は２つの端子から出力されるものとして、Ｋ´（ｉ）＝１とするとともに、Ｋ´（ｉ＋１）＝０とし、ｉ´＝ｉ´＋２とし、処理は、後述するステップＳ１９２に進む。

ステップＳ１８６において、ｉ´＝ｘ−１ではないと判断された場合、ステップＳ１８８において、補間データ制御部２９１は、第２の系列において、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ´（ｉ）＝０とし、インデックスｉ´を１インクリメントして、ｉ´＝ｉ´＋１とし、処理は、後述するステップＳ１９２に進む。

ステップＳ１８４において、STATE１＜BFinが満たされていないと判断された場合、ステップＳ１８９において、補間データ制御部２９１は、第１の系列において、ｉ番目の入力信号は２つの端子から出力されるものとして、Ｋ（ｉ）＝１とするとともに、Ｋ（ｉ＋１）＝０とし、ｉ＝ｉ＋２とする。

ステップＳ１９０において、補間データ制御部２９１は、オフセット値のインデックスｉ´の値を初期化して、ｉ´＝１とする。

ステップＳ１９１において、補間データ制御部２９１は、パラメータSTATE１を初期化する、すなわち、STATE１＝STATE１−ＢＮＭFoutとする。ここで、Ｎは、例えば、SINCフィルタに接続されるデシメータの分周比、具体的には、加算処理部２５３の加算処理に対応する分周処理の分周比であり、ここでは、例えば、９である。また、Ｍは、ＡＤ変換された信号の補間処理前の分周比、具体的には、バッファ１４２の処理に対応する分周比であり、ここでは、例えば、４である。

ステップＳ１８７、ステップＳ１８８、または、ステップＳ１９１の処理の終了後、ステップＳ１９２において、補間データ制御部２９１は、パラメータSTATE１を所定の値だけインクリメントする、すなわち、STATE１＝STATE１＋Ｂ（ＮＭFout−Fin）とする。

ステップＳ１９３において、補間データ制御部２９１は、入力信号の供給が終了したか否かを判断する。ステップＳ１９３において、入力信号の供給が終了していないと判断された場合、処理は、ステップＳ１８２に戻り、それ以降の処理が繰り返される。

ステップＳ１８２において、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ１９４において、補間データ制御部２９１は、レジスタＫおよびレジスタＫ´を参照し、２端子に出力する入力信号を示す制御情報ＣＮＴをセレクタ２６１および遅延量制御部２１２に供給する。

具体的には、例えば、第１のレジスタＫおよび第２のレジスタＫ´のインデックスｉ、並びに、オフセット値のインデックスｉ´が１インクリメントされるごとに、図３３を用いて説明したセレクタ２６１の入出力において、それぞれの系列において、いずれの入力端子に入力された信号が１つの端子から出力されるか、および、いずれの入力端子に入力された信号が２つの端子から出力されるかが、第１のレジスタＫまたは第２のレジスタＫ´に、それぞれ０または１の値として保持される。そして、補間データ制御部２９１は、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したとき、すなわち、セレクタ２６１からの信号の出力タイミングに先駆けて、第１のレジスタＫおよび第２のレジスタＫ´を参照し、３端子に出力する入力信号を示す制御情報ＣＮＴを生成して、セレクタ２６１に供給する。

すなわち、Ｋ（ｉ）＝１またはＫ´（ｉ）＝１となるインデックスｉに対応する入力信号が、３端子に出力される入力信号となる。

ステップＳ１９５において、補間データ制御部２９１は、第１のレジスタＫ、第１のレジスタＫおよび第２のレジスタＫ´のインデックスｉ、ならびに、第２のレジスタＫ´を初期化し、処理は、ステップＳ１８３に進む。

ステップＳ１９３において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、補間データ制御部２９１は、セレクタ２６１が入力信号のうちの一部を適宜選択し、所定の割合で補間することができるような制御信号を生成し、セレクタ２６１に供給することができる。具体的には、補間データ制御部２９１は、セレクタ２６１が、図３３を用いて説明したように、１つの系列で、それぞれ異なるサンプルを用いて３６０MHzの出力信号を補間することができるように、セレクタ２６１からの信号の出力タイミングごとに、セレクタ２６１から一度に出力される２Ｎビット（ここでは、１８ビット）の補間処理に用いられる入力信号を示す制御信号を生成することができる。

また、図３０を用いて説明した、サンプリングレート変換部２４１に代わって、図３７を用いて説明するサンプリングレート変換部３０１を用いることにより、サンプリングレート変換部２４１と同様に、補間処理において、繰り返す入力信号のタイミングをずらしたものを複数用意し、合成する処理を実行することが可能となる。

なお、図３７においては、図１５または図３０における場合と対応する部分には、同一の符号を付してあり、その説明は適宜省略する。

すなわち、図３７のサンプリングレート変換部３０１は、コントローラ２５１に代わってコントローラ３１１が設けられ、レート変換処理部２５０に代わって、レート変換処理部３１２が設けられている以外は、図３０を用いて説明したサンプリングレート変換部２４１と基本的に同様の構成を有するものである。また、レート変換処理部３１２には、図１５および図３０における場合と同様のバッファ１４２が設けられ、新たにセレクタブロック３２１が設けられ、図１５における場合と同様の加算処理部１４４が設けられている。

コントローラ３１１は、制御部１２１から供給される制御信号に基づいて、レート変換処理部３１２のバッファ１４２、セレクタブロック３２１、および、加算処理部１４４、並びに、デジタルフィルタ１４５の動作を制御するものである。コントローラ３１１が有する機能の詳細については、図３６を用いて説明した補間データ制御処理３の処理の一部が変更されることを除けば、図３１を用いて説明したコントローラ２５１における場合と基本的に同様である。コントローラ３１１が、補間データ制御処理３に代わって実行する処理については、図４１のフローチャートを用いて後述する。

レート変換処理部３１２は、供給されたデジタル信号に対して、サンプリングレートを変換する処理を実行して、デジタルフィルタ１４５におけるＫ次のＦＩＲフィルタのそれぞれのタップ係数と演算されるＫ系列のデジタル信号を生成するものである。

セレクタブロック３２１は、セレクタ３３１−１乃至セレクタ３３１−KのK個のセレクタにより構成されている。セレクタ３３１−１乃至セレクタ３３１−Kのそれぞれは、所定の入力サンプリングレートから、所定の出力サンプリングレートへ、サンプリングレートを変換するために必要な信号を補間するために、入力信号を選択して出力する処理を実行するものである。すなわち、セレクタブロック３２１も、セレクタブロック１４３およびセレクタブロック２５２と同様に、デシメーションのための補間と加算のうちの、補間処理を実行するものである。

セレクタ３３１−１乃至セレクタ３３１−Kのそれぞれは、上述したセレクタ２６１−１乃至セレクタ２６１−Ｋと同様に、補間処理において、繰り返す入力信号のタイミングをずらしたものを、複数系列生成することができる。そして、セレクタ３３１−１乃至セレクタ３３１−Kのそれぞれは、複数系列生成された補間後の信号を合成した後、出力することができるようになされている。

以下の説明においては、セレクタ３３１−１乃至セレクタ３３１−Kを個々に区別する必要がない場合、単に、セレクタ３３１と称する。

図３８を用いて、セレクタ３３１−１の構成と動作について説明する。なお、セレクタ３３１−２乃至レクタ３３１−Kのそれぞれも、図３８を用いて説明するセレクタ３３１−１と同様の構成を有し、同様の動作を実行するので、その詳細な説明は省略する。

上述した式（７）に対応するセレクタ１５１は、５番目の入力信号を２つの出力端子に出力して、補間処理を行っている。これに対して、上述したセレクタ２６１は、上述した式（１３）で示されるように、繰り返す入力信号のタイミングをずらした出力信号系列を複数用意するために、例えば、300MHzの出力信号の５サンプル中５番目のデータを用いて補間する第１の系列と、300MHzの出力信号の５サンプル中２番目のデータを用いて補間する第２の系列とを、それぞれ出力することができるようになされていた。

これに対して、セレクタ３３１は、図１５を用いて説明したセレクタブロック１４３のセレクタ１５１と同様に、入力されるLビットのパラレル信号に対して、コントローラ３１１から供給される制御信号に基づいて所定の信号を補間してＮビットの信号を出力する第１のセレクタ３３１−１−１および第２のセレクタ３３１−１−２を有している。そして、コントローラ３１１からセレクタ３３１−１−１に供給される制御信号と、セレクタ３３１−１−２に供給される制御信号とによって補間される信号は、それぞれ異なるものとなる。

そして、第１のセレクタ３３１−１−１から出力されたＮビットの信号と、第２のセレクタ３３１−１−２から出力されたＮビットの信号とは、それぞれ、加算部３４１−１乃至加算部３４１−Ｎによって加算される。すなわち、セレクタ３３１からは、Ｎビットの信号が出力される。

セレクタ３３１−１乃至セレクタ３３１−Ｋに含まれる第１のセレクタ３３１−ｋ−１の構成例は、基本的に、図１８を用いて説明した場合と同様である。また、セレクタ３３１−１−２など、セレクタ３３１−１乃至セレクタ３３１−Ｋに含まれる第２のセレクタ３３１−ｋ−２の構成例も、基本的に、図１８を用いて説明した場合と同様であるが、ここでは、それぞれの出力信号を区別可能なようにするために、第２のセレクタ３３１−ｋ−２の構成例を図３９に示す。すなわち、第１のセレクタ３３１−ｋ−１は、バッファ１４２から供給されたＬビット（ここでは、ａ０乃至ａ１５の１６ビット）の入力信号を受け、Ｎビット（ここでは、ｂ０乃至ｂ８の９ビット）の信号を出力し、第２のセレクタ３３１−ｋ−２は、バッファ１４２から供給されたＬビット（ここでは、ａ０乃至ａ１５の１６ビット）の入力信号を受け、Ｎビット（ここでは、ｂ０´乃至ｂ８´の９ビット）の信号を出力する。

セレクタ３３１において、３００MHzから３６０MHzのサンプリングレート変換処理を実行する場合の具体的な処理について、以下に説明する。

なお、実装において、セレクタ３３１は、１．２GHz／３２＝３７．５MHzで入力信号を取得するとともに、４０MHzで信号を出力する構成とすることにより、３００MHzから３６０MHzのサンプリングレート変換を等価的に処理する。

セレクタ３３１−Kには、バッファ１４２からＬビットの信号が入力される。ここでは、バッファ１４２から１つのセレクタ３３１に対して、１６ビットの信号が３７．５MHz（１．２GHz／３２）ごとに同時に供給されるものとする。

すなわち、バッファ１４２に供給された１ビットの信号列におけるある信号ｎが、第１のセレクタ３３１−１−１および第２のセレクタ３３１−１−２の入力端子ａ０にあるタイミングで供給されたとした場合、バッファ１４２において１／４のデシメーションが実行されることから、同時に入力端子ａ１に供給される信号は信号ｎから４カウント遅延した信号であり、入力端子ａ２に供給される信号は信号ｎから８カウント遅延した信号であり、同様にして、４カウントずつ遅延した信号が、それぞれ、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２の入力端子ａ１乃至ａ１５に供給される。

また、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２は、それぞれ、Ｎビットの信号を出力する。ここでは、第１のセレクタ３３１−ｋ−１の信号出力端子を、ｂ０乃至ｂ８とし、第２のセレクタ３３１−ｋ−２の信号出力端子を、ｂ０´乃至ｂ８´とし、９ビットの信号が４０MHzごとに同時に出力されるものとする。入力信号のうちのいずれの信号を出力するかは、コントローラ３１１から供給される制御信号に基づいて制御される。

３００MHzを３６０MHzに変換する場合、式（４）を用いて説明したように、例えば、３００MHzのクロックが５サンプルカウントされたら、そのタイミングにおける３６０MHzのサンプルを補間する必要がある。そして、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２においては、繰り返す入力信号のタイミングがずれるように、コントローラ３１１から制御信号が供給されるようになされている。これにより、例えば、第１のセレクタ３３１−ｋ−１では、出力端子ｂ０乃至ｂ８から、５サンプル中の２サンプル目が繰り返されて出力される、すなわち、２つの出力端子から出力されるようになされるとともに、第２のセレクタ３３１−ｋ−２では、出力端子ｂ０´乃至ｂ８´から、５サンプル中の５サンプル目が繰り返されて出力される、すなわち、２つの出力端子から出力されるようにすることができる。

このような補間が４０MHzのタイミングで実行されることを考慮すると、はじめのタイミングでは、第１のセレクタ３３１−ｋ−１において、３００MHzの２サンプル目および７サンプル目のタイミングで補間を実行する必要があり、第２のセレクタ３３１−ｋ−２において、３００MHzの５サンプル目のタイミングで補間を実行する必要がある。

図４０に、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２への入出力を示す。

図４０の上部は、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２への入力信号を示すものである。この横軸の0,1,2,3…は、バッファ１４２からＬビットの信号が入力されるタイミングを示すものであり、３７．５MHzごとで１タイミング進むものである。これに対して0,4,8,12,16…の値は、入力タイミング０において入力端子ａ８に供給された信号を基準とした場合の、それぞれの信号のバッファ１４２入力時における遅延量を示すものである。上述したように、バッファ１４２において１／４のデシメーションが実行されることから、４カウントずつ遅延した信号が、それぞれ、入力端子ａ１乃至ａ１５に供給される。

すなわち、入力端子ａ１乃至ａ１５に３７．５MHzごとに同時に供給される信号は、バッファ１４２の入力時においては、１．２GHzの１／４である３００MHzの周波数を有する信号である。

そして、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２は、それぞれ、この入力信号のうちの一部を適宜選択し、平均的には同一の割合となるように、異なる信号をそれぞれ補間し、４０MHzで出力する処理を実行する。

図４０の下部は、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２からの出力信号を示すものである。このうち、出力端子ｂ０乃至ｂ８の部分が、第１のセレクタ３３１−ｋ−１からの出力であり、出力端子ｂ０´乃至ｂ８´の部分が、第２のセレクタ３３１−ｋ−２からの出力であり、この横軸の0,1,2,3…は、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２からの９ビットの信号の出力タイミングを示すものであり、４０MHzごとに１タイミング進むものである。

ここでは、まず、入力タイミング０において入力端子ａ８に供給された信号を基準として、入力タイミング０から1タイミング遅延した出力タイミング１において、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２のそれぞれから９ビットの信号が出力される。３００MHzを３６０MHzに変換する場合、式（１３）を用いて説明したように、入力信号の３００MHzのクロックの５サンプルのうち、第１の系列である第１のセレクタ３３１−ｋ−１では２カウント目に、第２の系列である第２のセレクタ３３１−ｋ−２では５カウント目に、そのタイミングにおける３６０MHzの出力信号のサンプルを補間する必要がある。これを、それぞれ４０MHzごとに出力される９の信号群２系列として考えると、はじめの出力となるタイミング１では、第１の系列である第１のセレクタ３３１−ｋ−１において３００MHzの２サンプル目および７サンプル目を用いて３６０MHzの出力信号を補間することに対応し、第２の系列において３００MHzの５サンプル目を用いて３６０MHzの出力信号を補間することに対応する。

すなわち、３００MHzを３６０MHzに変換するには、はじめの出力となるタイミング１では、第１の系列である第１のセレクタ３３１−ｋ−１への入力端子ａ９への入力データ「４」、および、入力端子ａ１４への入力データ「２４」、並びに、第２の系列である第２のセレクタ３３１−ｋ−２の入力端子ａ１２への入力データ「１６」を、それぞれ、２つの出力端子に出力させる必要がある。したがって、第１のセレクタ３３１−ｋ−１の出力端子ｂ２およびｂ３から、入力端子ａ９への入力データ「４」が出力され、出力端子ｂ７およびｂ８から、入力端子ａ１４への入力データ「２４」が出力され、第２のセレクタ３３１−ｋ−２の出力端子ｂ４´およびｂ５´から、入力端子ａ１２への入力データ「１６」が出力される。

そして、次の出力タイミングであるタイミング２では、第１の系列である第１のセレクタ３３１−ｋ−１において、タイミング１ですでに２サンプル分進んだ（出力された）状態にあり、３００MHzの出力信号の（５−２＋２）＝５サンプル目のタイミングで補間する必要があり、第２の系列である第２のセレクタ３３１−ｋ−２において、タイミング１ですでに３サンプル分進んだ（出力された）状態にあるので、まず、３００MHzの出力信号の２サンプル目のタイミングで補間する必要があるとともに、更に、７サンプル目のタイミングでも補間する必要がある。

すなわち、３００MHzを３６０MHzに変換するには、出力タイミング２では、第１の系列である第１のセレクタ３３１−ｋ−１の入力端子ａ１１に入力された入力データ「４４」、２の系列である第２のセレクタ３３１−ｋ−２の入力端子ａ９、および、入力端子ａ１４に入力された入力データ「３６」および「５６」のそれぞれを、２つの出力端子に出力させる必要がある。したがって、第１のセレクタ３３１−ｋ−１の出力端子ｂ４およびｂ５から、入力端子ａ１１への入力データ「４４」が出力され、第２のセレクタ３３１−ｋ−２の出力端子ｂ１´およびｂ２´から、入力端子ａ９への入力データ「３６」が出力され、出力端子ｂ７´およびｂ８´から、入力端子ａ１４への入力データ「５６」が出力される。

また、一度に入出力される信号のうち、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２のそれぞれにおいて２つの端子に出力する入力データの個数と位置の選択は、コントローラ３１１から供給される制御信号に基づいて制御される。２つの端子に出力する入力データの個数と位置をセレクタ３３１に選択させるための制御信号を、コントローラ３１１が生成する処理の詳細については、図４１を用いて後述する。

なお、遅延の初期化については、上述したセレクタ１５１−ｋにおける場合と同様であるので、その説明は省略する。

したがって、セレクタ３３１は、結果的に、上述した式（１３）で示される、図３０のセレクタ２６１−１乃至セレクタ２６１−Kのそれぞれと基本的に同様の補間処理を実行することができる。

そして、加算処理部１４４は、Ｋ個の加算または出力選択部１６１によって構成されており、コントローラ３１１の制御に基づいて、セレクタ３３１のＮビットの出力を加算して出力するか、または、Ｎビットの出力のうちの１ビットのみを出力する。すなわち、加算処理部１４４は、デシメーションのための補間と加算のうちの、加算処理、または、加算処理に代わって実行される間引き処理を実行するものである。

なお、ここでは、セレクタ３３１は、２つのセレクタによって所定の信号が繰り返されることによって所定の割合で補間された信号を、合成して出力するものとして説明したが、繰り返す入力信号を異なるものとした出力信号の系列の数、すなわち、セレクタ３３１が含むセレクタの数は、２つ以上であっても良く、スプリアス成分をできるだけ抑制したり、ＳＩＮＣフィルタなどの急峻でないフィルタを用いてフィルタリングすることで充分な特性を得るためには、繰り返される入力信号を異なるものとした出力信号の系列の数をできるだけ多くしたほうが好適であることはいうまでもない。その場合、セレクタ３３１は、セレクタ１５１と基本的に同様の構成を有するＳ個のセレクタを備え、Ｓの異なる入力信号が繰り返されることによって補間されたＳ系列の出力信号、すなわち、Ｓ×Ｎビットの出力信号をＮビットに合成した後出力することができるようになされる。そして、加算処理部１４４は、コントローラ３１１の制御に基づいて、セレクタ３３１のＮビットの出力を加算して出力するか、または、Ｎビットの出力のうちの１ビットのみを出力する。

次に、図４１のフローチャートを参照して、図３７のサンプリングレート変換部３０１を用いた場合、図２４のステップＳ４において開始される補間データ制御処理４について説明する。

ステップＳ２８１において、コントローラ３１１の補間データ制御部２９１は、第１のセレクタ３３１−ｋ−１において、入力信号を２つの端子に出力するか、１つの端子に出力するかを示す第１のレジスタK、および、第２のセレクタ３３１−ｋ−２において、入力信号を２つの端子に出力するか、１つの端子に出力するかを示す第２のレジスタＫ´、KおよびK´のインデックスｉ、２端子に出力する入力信号のオフセット値のインデックスｉ´、ならびに、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１を初期化する。

ここで、第１の系列である第１のセレクタ３３１−ｋ−１において、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応するレジスタＫの値は０（Ｋ（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応する第１のレジスタＫの値は１（Ｋ（ｉ）＝１）とされる。また、同様に、第２の系列である第２のセレクタ３３１−ｋ−２において、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応する第２のレジスタＫ´の値は０（Ｋ´（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応するレジスタＫ´の値は１（Ｋ´（ｉ）＝１）とされる。

ステップＳ２８２において、補間データ制御部２９１は、サンプリングレート変換部３０１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ２８２において、サンプリングレート変換部３０１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、処理は、後述するステップＳ２９４に進む。

ステップＳ２８２において、サンプリングレート変換部３０１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出していないと判断された場合、ステップＳ２８３乃至ステップＳ２９３において、図３６のステップ１８３乃至ステップＳ１９３と基本的に同様の処理が実行される。

すなわち、（サンプリングレート変換部３０１の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジの検出待ち状態とされ、このクロックの立ち上がりエッジを検出したと判断された場合、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１において、STATE１＜ＢFinが満たされているか否かが判断される。

ここで、Finは、入力信号の周波数であり、ここでは、例えば、１．２GHzである。また、Ｂは、所定の定数であり、ここでは、例えば、1/（0.24×10⁹）であるものとする。

そして、STATE１＜ＢFinが満たされていると判断された場合、第１の系列である第１のセレクタ３３１−ｋ−１において、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ（ｉ）＝０とされ、インデックスｉが１インクリメントされて、ｉ＝ｉ＋１とされる。そして、第１の系列である第１のセレクタ３３１−ｋ−１において補間に用いられる入力データと第２の系列である第２のセレクタ３３１−ｋ−２において補間に用いられる入力データとのオフセット値ｘに基づいて、ｉ´＝ｘ−１であるか否かが判断され、ｉ´＝ｘ−１であると判断された場合、第２の系列である第２のセレクタ３３１−ｋ−２において、ｉ番目の入力信号が２つの端子から出力されるものとして、Ｋ´（ｉ）＝１とされるとともに、Ｋ´（ｉ＋１）＝０とされ、ｉ´＝ｉ´＋２とされる。

そして、ｉ´＝ｘ−１ではないと判断された場合、第２の系列である第２のセレクタ３３１−ｋ−２において、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ´（ｉ）＝０とされ、インデックスｉ´を１インクリメントされて、ｉ´＝ｉ´＋１とされる。

そして、STATE１＜BFinが満たされていないと判断された場合、第１の系列である第１のセレクタ３３１−ｋ−１において、ｉ番目の入力信号は２つの端子から出力されるものとして、Ｋ（ｉ）＝１とされるとともに、Ｋ（ｉ＋１）＝０とされ、ｉ＝ｉ＋２とされる。そして、オフセット値のインデックスｉ´の値が初期化されて、ｉ´＝１とされる。

次いで、パラメータSTATE１が初期化、すなわち、STATE１＝STATE１−ＢＮＭFoutとされる。ここで、Ｎは、例えば、SINCフィルタに接続されるデシメータの分周比、具体的には、加算処理部２５３の加算処理に対応する分周処理の分周比であり、ここでは、例えば、９である。また、Ｍは、ＡＤ変換された信号の補間処理前の分周比、具体的には、バッファ１４２の処理に対応する分周比であり、ここでは、例えば、４である。そして、パラメータSTATE１が所定の値だけインクリメント、すなわち、STATE１＝STATE１＋Ｂ（ＮＭFout−Fin）とされる。

そして、入力信号の供給が終了したか否かが判断される。入力信号の供給が終了していないと判断された場合、処理は、ステップＳ２８２に戻り、それ以降の処理が繰り返される。

ステップＳ２８２において、サンプリングレート変換部３０１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ２９４において、補間データ制御部２９１は、レジスタＫおよびレジスタＫ´を参照し、２端子に出力する入力信号を示す制御情報である＃１ＣＮＴおよび＃２ＣＮＴを、第１のセレクタ３３１−Ｋ−１および第２のセレクタ３３１−Ｋ−２、並びに、遅延量制御部２１２に供給する。

具体的には、例えば、第１のセレクタ３３１−ｋ−１において２端子に出力する入力信号を示す第１のレジスタＫ、および、第２のセレクタ３３１−ｋ−２において２端子に出力する入力信号を示す第２のレジスタＫ´のインデックスｉ、並びに、オフセット値のインデックスｉ´が、１インクリメントされるごとに、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２の入出力において、いずれの入力端子に入力された信号が１つの端子から出力されるか、２つの端子から出力されるかのいずれであるかが、第１のレジスタＫまたは第２のレジスタＫ´に、それぞれ、０または１の値として保持される。そして、補間データ制御部２９１は、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したとき、すなわち、セレクタ２６１からの信号の出力タイミングに先駆けて、第１のレジスタＫおよび第２のレジスタＫ´を参照し、第１のセレクタ３３１−ｋ−１において２端子に出力する入力信号を示す第１の制御情報＃１ＣＮＴ、および、第２のセレクタ３３１−ｋ−２において２端子に出力する入力信号を示す第２の制御情報＃２ＣＮＴを生成して、セレクタ３３１に供給する。

すなわち、Ｋ（ｉ）＝１またはＫ´（ｉ）＝１となるインデックスｉに対応する入力信号が、２端子に出力される入力信号となる。

ステップＳ２９５において、補間データ制御部２９１は、第１のレジスタＫ、第１のレジスタＫおよび第２のレジスタＫ´のインデックスｉ、並びに、第２のレジスタＫ´を初期化し、処理は、ステップＳ２８３に進む。

ステップＳ２９３において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、コントローラ３１１の補間データ制御部２９１は、セレクタ３３１が有する第１のセレクタ３３１−ｋ−１、および、第２のセレクタ３３１−ｋ−２が、入力信号のうちの一部を適宜選択し、それぞれが同一の所定の割合で補間することができるような制御信号を生成し、セレクタ３３１に供給することができる。具体的には、コントローラ３１１の補間データ制御部２９１は、セレクタ３３１が、図４０を用いて説明したように、第１のセレクタ３３１−ｋ−１と第２のセレクタ３３１−ｋ−２とで、それぞれ異なるサンプルを用いて３６０MHzの出力信号を補間することができるように、セレクタ３３１からの信号の出力タイミングごとに、第１のセレクタ３３１−ｋ−１、および、第２のセレクタ３３１−ｋ−２のそれぞれから出力されるＮビット（ここでは、９ビット）の補間処理に用いられる入力信号を示す制御信号を生成することができる。

このように、図３７のサンプリングレート変換部３０１を用いることにより、図３０のサンプリングレート変換部２４１を用いた場合と同様にして、スプリアス成分の絶対値を低減し、最小自乗誤差を減少させることが可能となる。また、スプリアス成分が発生する周波数を高周波にシフトすることができるので、後段のフィルタにより、効果的にスプリアス成分を除去することが可能となる。

次に、図４１のフローチャートを参照して、図３７のサンプリングレート変換部３０１を用いた場合、図２４のステップＳ４において開始される補間データ制御処理４について説明する。

ステップＳ２８１において、コントローラ３１１の補間データ制御部２９１は、第１のセレクタ３３１−ｋ−１において、入力信号を２つの端子に出力するか、１つの端子に出力するかを示す第１のレジスタK、および、第２のセレクタ３３１−ｋ−２において、入力信号を２つの端子に出力するか、１つの端子に出力するかを示す第２のレジスタＫ´、KおよびK´のインデックスｉ、２端子に出力する入力信号のオフセット値のインデックスｉ´、ならびに、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１を初期化する。

ここで、第１の系列である第１のセレクタ３３１−ｋ−１において、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応するレジスタＫの値は０（Ｋ（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応する第１のレジスタＫの値は１（Ｋ（ｉ）＝１）とされる。また、同様に、第２の系列である第２のセレクタ３３１−ｋ−２において、ｉ番目の入力信号が1つの端子から出力される場合、ｉ番目の入力信号に対応する第２のレジスタＫ´の値は０（Ｋ´（ｉ）＝０）とされ、ｉ番目の入力信号が２つの端子から出力される、すなわち、ｉ番目の入力信号を用いて出力信号が補間される場合、ｉ番目の入力信号に対応するレジスタＫ´の値は１（Ｋ´（ｉ）＝１）とされる。

ステップＳ２８２において、補間データ制御部２９１は、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したか否かを判断する。ステップＳ２８２において、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、処理は、後述するステップＳ２９４に進む。

ステップＳ２８２において、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出していないと判断された場合、ステップＳ２８３乃至ステップＳ２９３において、図３６のステップ１８３乃至ステップＳ１９３と基本的に同様の処理が実行される。

すなわち、（サンプリングレート変換部２４１の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジの検出待ち状態とされ、（サンプリングレート変換部２４１の入力サンプリングレートFin／デシメータの分周比）、すなわち、例えば、１．２GHzの１／４である３００MHzの周波数のクロックの立ち上がりエッジを検出したと判断された場合、セレクタに対する入出力の位相差に相当する値を示すパラメータSTATE１において、STATE１＜ＢFinが満たされているか否かが判断される。

ここで、Finは、入力信号の周波数であり、ここでは、例えば、１．２GHzである。また、Ｂは、所定の定数であり、ここでは、例えば、1/（0.24×10⁹）であるものとする。

そして、STATE１＜ＢFinが満たされていると判断された場合、第１の系列である第１のセレクタ３３１−ｋ−１において、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ（ｉ）＝０とされ、インデックスｉが１インクリメントされて、ｉ＝ｉ＋１とされる。そして、第１の系列である第１のセレクタ３３１−ｋ−１において補間に用いられる入力データと第２の系列である第２のセレクタ３３１−ｋ−２において補間に用いられる入力データとのオフセット値ｘに基づいて、ｉ´＝ｘ−１であるか否かが判断され、ｉ´＝ｘ−１であると判断された場合、第２の系列である第２のセレクタ３３１−ｋ−２において、ｉ番目の入力信号が２つの端子から出力されるものとして、Ｋ´（ｉ）＝１とされるとともに、Ｋ´（ｉ＋１）＝０とされ、ｉ´＝ｉ´＋２とされる。

そして、ｉ´＝ｘ−１ではないと判断された場合、第２の系列である第２のセレクタ３３１−ｋ−２において、ｉ番目の入力信号は1つの端子から出力されるものとして、Ｋ´（ｉ）＝０とされ、インデックスｉ´を１インクリメントされて、ｉ´＝ｉ´＋１とされる。

そして、STATE１＜BFinが満たされていないと判断された場合、第１の系列である第１のセレクタ３３１−ｋ−１において、ｉ番目の入力信号は２つの端子から出力されるものとして、Ｋ（ｉ）＝１とされるとともに、Ｋ（ｉ＋１）＝０とされ、ｉ＝ｉ＋２とされる。そして、オフセット値のインデックスｉ´の値が初期化されて、ｉ´＝１とされる。

次いで、パラメータSTATE１が初期化、すなわち、STATE１＝STATE１−ＢＮＭFoutとされる。ここで、Ｎは、例えば、SINCフィルタに接続されるデシメータの分周比、具体的には、加算処理部２５３の加算処理に対応する分周処理の分周比であり、ここでは、例えば、９である。また、Ｍは、ＡＤ変換された信号の補間処理前の分周比、具体的には、バッファ１４２の処理に対応する分周比であり、ここでは、例えば、４である。

そして、パラメータSTATE１が所定の値だけインクリメント、すなわち、STATE１＝STATE１＋Ｂ（ＮＭFout−Fin）とされ、入力信号の供給が終了したか否かが判断される。入力信号の供給が終了していないと判断された場合、処理は、ステップＳ２８２に戻り、それ以降の処理が繰り返される。

ステップＳ２８２において、サンプリングレート変換部２４１の出力サンプリングレートFoutと同一の周波数のクロック、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したと判断された場合、ステップＳ２９４において、補間データ制御部２９１は、レジスタＫおよびレジスタＫ´を参照し、２端子に出力する入力信号を示す制御情報である＃１ＣＮＴおよび＃２ＣＮＴを、第１のセレクタ３３１−Ｋ−１および第２のセレクタ３３１−Ｋ−２、並びに、遅延量制御部２１２に供給する。

具体的には、例えば、第１のセレクタ３３１−ｋ−１において２端子に出力する入力信号を示す第１のレジスタＫおよびインデックスｉ、並びに、第２のセレクタ３３１−ｋ−２において２端子に出力する入力信号を示す第２のレジスタＫ´のインデックスｉ´が１インクリメントされるごとに、第１のセレクタ３３１−ｋ−１および第２のセレクタ３３１−ｋ−２の入出力において、いずれの入力端子に入力された信号が１つの端子から出力されるか、および、いずれの入力端子に入力された信号が２つの端子から出力されるかが、それぞれのレジスタＫまたはＫ´に、０または１の値として保持される。そして、補間データ制御部２９１は、例えば、４０ＭＨｚのクロックの立ち上がりエッジを検出したとき、すなわち、セレクタ２６１からの信号の出力タイミングに先駆けて、第１のレジスタＫおよび第２のレジスタＫ´を参照し、第１のセレクタ３３１−ｋ−１において２端子に出力する入力信号を示す第１の制御情報＃１ＣＮＴ、および、第２のセレクタ３３１−ｋ−２において２端子に出力する入力信号を示す第２の制御情報＃２ＣＮＴを生成して、セレクタ３３１に供給する。

すなわち、Ｋ（ｉ）＝１またはＫ´（ｉ）＝１となるインデックスｉに対応する入力信号が、２端子に出力される入力信号となる。

ステップＳ２９５において、補間データ制御部２９１は、第１のレジスタＫ、および、ＫおよびＫ´のインデックスｉ、ならびに、第２のレジスタＫ´を初期化し、処理は、ステップＳ２８３に進む。

ステップＳ２９３において、入力信号の供給が終了したと判断された場合、処理は終了される。

このような処理により、補間データ制御部２９１は、セレクタ３３１が有する第１のセレクタ３３１−ｋ−１、および、第２のセレクタ３３１−ｋ−２が入力信号のうちの一部を適宜選択し、所定の割合で補間することができるような制御信号を生成し、セレクタ３３１に供給することができる。具体的には、補間データ制御部２９１は、セレクタ３３１が、図４０を用いて説明したように、第１のセレクタ３３１−ｋ−１と第２のセレクタ３３１−ｋ−２とで、それぞれ異なるサンプルを用いて３６０MHzの出力信号を補間することができるように、セレクタ３３１からの信号の出力タイミングごとに、第１のセレクタ３３１−ｋ−１、および、第２のセレクタ３３１−ｋ−２のそれぞれから出力されるＮビット（ここでは、９ビット）の補間処理に用いられる入力信号を示す制御信号を生成することができる。

このように、図３７のサンプリングレート変換部３０１を用いることにより、図３０のサンプリングレート変換部２４１を用他場合と同様にして、スプリアス成分の絶対値を低減し、最小自乗誤差を減少させることが可能となる。また、スプリアス成分が発生する周波数を高周波にシフトすることができるので、後段のフィルタにより、効果的にスプリアス成分を除去することが可能となる。

上述した一連の処理は、ソフトウェアにより実行することもできる。そのソフトウェアは、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、記録媒体などからインストールされる。この場合、例えば、図１３を用いて説明したデジタルブロック１１１は、図４２に示されるようなパーソナルコンピュータ４０１により構成される。

図４２において、ＣＰＵ（Central Processing Unit）４１１は、ＲＯＭ（Read Only Memory）４１２に記憶されているプログラム、または記憶部４１８からＲＡＭ（Random Access Memory）４１３にロードされたプログラムにしたがって、各種の処理を実行する。ＲＡＭ４１３にはまた、ＣＰＵ４１１が各種の処理を実行する上において必要なデータなども適宜記憶される。

ＣＰＵ４１１、ＲＯＭ４１２、およびＲＡＭ４１３は、バス４１４を介して相互に接続されている。このバス４１４にはまた、入出力インタフェース４１５も接続されている。

入出力インタフェース４１５には、キーボード、マウスなどよりなる入力部４１６、ディスプレイやスピーカなどよりなる出力部４１７、ハードディスクなどより構成される記憶部４１８、モデム、ターミナルアダプタなどより構成される通信部４１９、および、信号受信部４２０が接続されている。通信部４１９は、インターネットを含むネットワークを介しての通信処理を行う。

信号受信部４２０は、アンテナ、ＢＰＦ、ＬＮＡを有しているか、または、同様の機能を実行可能なようになされている。

ΣΔＡ/Ｄ変換部４２１は、供給されたＲＦ信号を、必要に応じてフィルタリングしてデシメーションした後（換言すれば、図１３を用いて説明したデジタルブロック１１１のＳＩＮＣフィルタ５１およびデシメータ１３１と同様の処理を実行した後）、１bitのビット列に変換して、高次オーバーサンプルし、供給されたアナログ信号をデジタル信号に変換する。また、ΣΔＡ/Ｄ変換部４２１は、図１３を用いて説明したデジタルブロック１１１のＬＰＦ５４およびデシメータ１３２の機能を更に有するものであっても良い。

そして、ＣＰＵ４１１は、ΣΔＡ/Ｄ変換部４２１により変換されたデジタル信号を取得し、図１５を用いて説明したサンプリングレート変換部１３３が実行する処理を含む、図１３を用いて説明したデジタルブロック１１１の少なくとも一部と同様の処理を実行する。

入出力インタフェース４１５にはまた、必要に応じてドライブ４２２が接続され、磁気ディスク４３１、光ディスク４３２、光磁気ディスク４３３、もしくは、半導体メモリ４３４などが適宜装着され、それらから読み出されたコンピュータプログラムが、必要に応じて記憶部４１８にインストールされる。

一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。

この記録媒体は、図４２に示されるように、装置本体とは別に、ユーザにプログラムを供給するために配布される、プログラムが記憶されている磁気ディスク４３１（フロッピディスクを含む）、光ディスク４３２（ＣＤ-ＲＯＭ（Compact Disk-Read Only Memory），ＤＶＤ（Digital Versatile Disk）を含む）、光磁気ディスク４３３（ＭＤ（Mini-Disk）（商標）を含む）、もしくは半導体メモリ４３４などよりなるパッケージメディアにより構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに供給される、プログラムが記憶されているＲＯＭ４１２や、記憶部４１８に含まれるハードディスクなどで構成される。

また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明
の要旨を逸脱しない範囲において種々の変更が可能である。

受信装置１について説明するための図である。 1bit出力時のデシメーションフィルタの従来例について説明するための図である。 従来の11g OFDMモードにおけるデジタルブロックの構成について説明するための図である。 図３のサンプリングレート変換部の構成を示すブロック図である。 従来のサンプリングレートコンバータの異なる方式について説明するための図である。 図５のリサンプル処理部の入出力について説明するための図である。 図５のリサンプル処理部の入力信号を示す図である。 図５のリサンプル処理部の入力信号に発生するエイリアシングを示す図である。 SINCフィルタ特性について説明するための図である。 デシメータの出力信号の特性について説明するための図である。 図５のデシメーションフィルタと等価なシステムを示す図である。 従来における11g OFDMモードにおけるデジタルブロックの構成例を示す図である。 デシメーションフィルタ方式を適用した、11g OFDMモードのデジタルブロックの構成を示すブロック図である。 サンプリングレート変換部における周波数特性を示す図である。 サンプリングレート変換部の構成を示すブロック図である。 図１５のコントローラが有する機能を示す機能ブロック図である。 図１５のバッファの回路構成例を示す図である。 図１５のセレクタの構成例を示す図である。 図１５のセレクタの入出力を示す図である。 図１５の加算処理部の加算または出力選択部の構成例を示す図である。 図１５のデジタルフィルタの構成例を示す図である。 図１５のデジタルフィルタの構成例を示す図である。 図１５のデジタルフィルタの構成例を示す図である。 サンプリングレート変換部が実行する処理について説明するためのフローチャートである。 補間データ制御処理１について説明するためのフローチャートである。 遅延量制御処理について説明するためのフローチャートである。 遅延量制御情報生成処理について説明するためのフローチャートである。 セレクタの出力処理について説明するためのフローチャートである。 補間データ制御処理２について説明するためのフローチャートである。 サンプリングレート変換部の異なる構成を示すブロック図である。 図３０のコントローラが有する機能を示す機能ブロック図である。 図３０のセレクタの構成例を示す図である。 図３０のセレクタの入出力を示す図である。 周波数スペクトルを示す図である。 周波数スペクトルを示す図である。 補間データ制御処理３について説明するためのフローチャートである。 サンプリングレート変換部の異なる構成を示すブロック図である。 図３７のセレクタの詳細な構成を示すブロック図である。 図３８の第２のセレクタの構成例を示す図である。 図３８の第１のセレクタおよび第２のセレクタの入出力を示す図である。 補間データ制御処理４について説明するためのフローチャートである。 パーソナルコンピュータの構成を示すブロック図である。

符号の説明

１１１ デジタルブロック， １２１ 制御部， １３３ サンプリングレート変換部， １４０ レート変換処理部， １４１ コントローラ， １４２ バッファ， １４３ セレクタブロック， １４４ 加算処理部， １４５ デジタルフィルタ， １５１ セレクタ， １６１ 加算または出力選択部， １７１ フィルタブロック， １７２ タップ係数記憶部， １８１ 乗算部， １８２ 加算部， ２０１ 制御信号取得部， ２０２ セレクタ制御部， ２０３ 加算制御部， ２０４ デジタルフィルタ制御部， ２１１ 補間データ制御部， ２１２ 遅延量制御部， ２４１ サンプリングレート変換部， ２５０ レート変換処理部， ２５１ コントローラ， ２５２ セレクタブロック， ２５３ 加算処理部， ２６１ セレクタ， ２８１ セレクタ制御部， ２９１ 補間データ制御部， ３０１ サンプリングレート変換部， ３１１ コントローラ，３１２ レート変換処理部， ３２１ セレクタブロック， ３３１ セレクタ， ３４１ 加算部

Claims (42)

1. デジタル信号に変換された受信信号を処理する情報処理装置において、
   Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行する第１の変換手段と、
   前記第１の変換手段によりそれぞれサンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理を実行するフィルタ演算手段と、
   前記第１の変換手段による前記デジタル信号のサンプリングレート変換、および、前記フィルタ演算手段による前記Ｋ次のＦＩＲフィルタの演算処理を制御する制御手段と
   を備える情報処理装置。
2. 前記第１の変換手段は、前記デジタル信号に対して、それぞれ、間引き、補間、または、フィルタリング処理を施して、サンプリングレート変換を実行する
   請求項１に記載の情報処理装置。
3. 前記第１の変換手段は、
   前記デジタル信号の入力を受け、入力された前記デジタル信号のうちの所定のＬ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する第２の変換手段と、
   前記第２の変換手段から出力される前記Ｌ個のデータ群に対して、補間処理を実行し、レート変換を実行して、データ数Ｌとは異なるＮ個のデータ群を出力するＫ個の第３の変換手段と、
   前記第３の変換手段から出力された前記Ｎ個のデータ群に含まれるデータを加算して出力するＫ個の加算処理手段と
   を備える
   請求項２に記載の情報処理装置。
4. 前記第２の変換手段は、入力された前記デジタル信号のうちの所定の信号から間隔Ｍ（Ｍは１以上の整数）の整数倍ずつ遅延した前記Ｌ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する
   請求項３に記載の情報処理装置。
5. 前記第２の変換手段は、シリアル信号である前記デジタル信号の入力を受けてＬビットのパラレル信号に変換して前記Ｌ個のデータ群として出力するとともに、前記シリアル信号である前記デジタル信号のサンプリング周波数の1/Ｊ（Ｊは１以上の整数）倍の動作クロックでデータを出力する
   請求項３に記載の情報処理装置。
6. 前記第２の変換手段は、
   前記デジタル信号を保持する複数の信号保持手段を含み、
   複数の前記信号保持手段が前記デジタル信号を順次保持することにより、シリアル信号である前記デジタル信号をＬビットのパラレル信号に変換して前記Ｌ個のデータ群として出力するとともに、前記シリアル信号である前記デジタル信号のサンプリング周波数の1/Ｊ（Ｊは１以上の整数）倍の動作クロックでデータを出力する
   請求項３に記載の情報処理装置。
7. Ｋ個の前記第３の変換手段のうち、i番目(0≦i<K)のタップ係数に対応するデータ系列を出力する前記第３の変換手段は、
   現タイミングからi,i+M,i+2M,…,i+(L-1)Mサンプル遅延した前記Ｌ個のデータ群の入力を受け、
   前記制御手段の制御に基づいて、前記Ｌ個のデータ群のそれぞれの入力信号に対して、１つの出力端子へ出力するか、２つの出力端子へ出力するか、または、いずれの出力端子にも出力しないかを選択することにより、補間処理を実行する
   請求項５に記載の情報処理装置。
8. 前記第３の変換手段は、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートで前記Ｌ個のデータ群の入力を受けるとともに、前記第１のレートとは異なる第２のレートで、補間された前記Ｎ個のデータ群を出力する
   請求項７に記載の情報処理装置。
9. 前記制御手段は、
   前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、２つの出力端子へ出力する信号を選択させるための第１の制御信号を生成する第１の制御信号生成手段と、
   前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、前記第３の変換手段から出力される前記Ｎ個のデータ群として選択される信号の開始点を選択するための第２の制御信号と、前回の出力における開始点からの遅延量の初期化を指令する第３の制御信号を生成する第２の制御信号生成手段と
   を備える
   請求項７に記載の情報処理装置。
10. 前記第２の制御信号生成手段は、直前のタイミングにおいて前記第３の変換手段に入力された前記Ｌ個のデータ群のうち２つの出力端子へ出力した信号の数と、所定の閾値との差分を算出し、算出された前記差分だけ、前回の出力における前記開始点からの前記遅延量を増加させるための前記第２の制御信号を生成して、前記第３の変換手段に供給する
    請求項９に記載の情報処理装置。
11. 前記第２の制御信号生成手段は、前記第３の変換手段に供給される、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートごとに、第１のカウンタのカウンタ値を所定の値だけインクリメントし、前記第１のカウンタのカウンタ値が所定の閾値を超えた場合、遅延量の初期化を指令する前記第２の制御信号を生成して、前記第３の変換手段に供給する
    請求項１０に記載の情報処理装置。
12. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記所定の値は、前記第１のレートと、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートである第２のレートによって決まる値である
    請求項１１に記載の情報処理装置。
13. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記第１の制御信号生成手段は、
    前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで減算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントするとともに、第３のカウンタのカウンタ値を１インクリメントし、
    前記第２のカウンタのカウンタ値が所定の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化するとともに前記第３のカウンタのカウンタ値を保持して２インクリメントし、
    前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、保持されている前記第３のカウンタのカウンタ値に基づいて、２つの出力端子へ出力する信号は入力信号のうちのいずれであるかを示す前記第１の制御信号を生成して、前記第３の変換手段に供給し、前記第３のカウンタのカウンタ値を初期化する
    請求項１０に記載の情報処理装置。
14. 前記所定の値は、前記第２の変換手段に供給される前記デジタル信号のサンプリングレート、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートによって決まる値である
    請求項１３に記載の情報処理装置。
15. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記第１の制御信号生成手段は、
    前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで減算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントし、
    前記第２のカウンタのカウンタ値が所定の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化するとともに第３のカウンタのカウンタ値をインクリメントし、
    前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、前記第３のカウンタのカウンタ値に基づいて、２つの出力端子へ出力する信号の数を示す前記第１の制御信号を生成して、前記第３の変換手段に供給し、前記第３のカウンタのカウンタ値を初期化する
    請求項１０に記載の情報処理装置。
16. 前記所定の値は、前記第２の変換手段に供給される前記デジタル信号のサンプリングレート、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートによって決まる値である
    請求項１５に記載の情報処理装置。
17. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記第３の変換手段により実行される補間処理は、前記第２の変換手段に供給される前記デジタル信号のサンプリングレートFin、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号を補間する
    請求項５に記載の情報処理装置。
18. Ｋ個の前記第３の変換手段のうち、i番目(0≦i<K)の前記タップ係数に対応するデータ系列を出力する前記第３の変換手段は、
    現タイミングからi,i+M,i+2M,…,i+(L-1)Mサンプル遅延した前記Ｌ個のデータ群の入力を受け、
    前記制御手段の制御に基づいて、前記Ｌ個のデータ群のそれぞれの入力信号に対して、１つの出力端子へ出力するか、２つの出力端子へ出力するか、３つの出力端子へ出力するか、または、いずれの出力端子にも出力しないかを選択することにより、補間処理を実行する
    請求項５に記載の情報処理装置。
19. 前記制御手段は、
    前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、３つの出力端子へ出力する信号を選択させるための第１の制御信号を生成する第１の制御信号生成手段と、
    前記第３の変換手段に入力される前記Ｌ個のデータ群のうち、前記第３の変換手段から出力される前記Ｎ個のデータ群として選択される信号の開始点を選択するための第２の制御信号と、前回の出力における開始点からの遅延量の初期化を指令する第３の制御信号を生成する第２の制御信号生成手段と
    を備える
    請求項１８に記載の情報処理装置。
20. 前記第３の変換手段は、平均的に同様の割合で補間された２系統の出力が得られるように、補間処理を実行し、
    前記第２の制御信号生成手段は、直前のタイミングにおいて入力された前記Ｌ個のデータ群のうち、前記２系統の出力のうちのいずれかの出力において２つの出力端子へ出力した信号の数と、所定の閾値との差分を算出し、算出された前記差分だけ、前回の出力における前記開始点からの前記遅延量を増加させるための前記第２の制御信号を生成して、前記第３の変換手段に供給する
    請求項１９に記載の情報処理装置。
21. 前記第２の制御信号生成手段は、前記第３の変換手段に供給される、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートごとに、第１のカウンタのカウンタ値を所定の値だけインクリメントし、前記第１のカウンタのカウンタ値が所定の閾値を超えた場合、遅延量の初期化を指令する前記第２の制御信号を生成して、前記第３の変換手段に供給する
    請求項１９に記載の情報処理装置。
22. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記第１の制御信号生成手段は、
    前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで除算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントするとともに、第３のカウンタのカウンタ値、および、第４のカウンタのカウンタ値を１インクリメントし、
    前記第２のカウンタのカウンタ値が所定の第１の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化し、前記第３のカウンタのカウンタ値を保持して２インクリメントし、前記第４のカウンタを初期化し、
    前記第４のカウンタのカウンタ値が所定の第２の閾値と等しい場合、前記第３のカウンタ値を保持し、前記第４のカウンタのカウンタ値を２インクリメントし、
    前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、保持されている前記第３のカウンタのカウンタ値に基づいて、３つの出力端子へ出力する信号は入力信号のうちのいずれであるかを示す前記第１の制御信号を生成して、前記第３の変換手段に供給し、前記第３のカウンタのカウンタ値を初期化する
    請求項１９に記載の情報処理装置。
23. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記第３の変換手段は、
    前記第２の変換手段に供給される前記デジタル信号のサンプリングレートFin、前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号が補間された、ビット数Ｎ／Ｘの信号をＸ組生成する
    請求項５に記載の情報処理装置。
24. 前記第３の変換手段は、
    複数の補間処理手段と、
    複数の前記補間手段の出力信号を合成して、前記Ｎ個のデータ群を生成する合成手段と
    を備え、
    Ｋ個の前記第３の変換手段のうち、i番目(0≦i<K)の前記タップ係数に対応するデータ系列を出力する前記第３の変換手段が備える複数の前記補間手段は、
    現タイミングからi,i+M,i+2M,…,i+(L-1)Mサンプル遅延した前記Ｌ個のデータ群の入力を受け、
    前記制御手段の制御に基づいて、前記Ｌ個のデータ群のそれぞれの入力信号に対して、１つの出力端子へ出力するか、２つの出力端子へ出力するか、または、いずれの出力端子にも出力しないかを選択することにより、補間処理を実行して、それぞれ、Ｎ個のデータを出力し、
    前記合成手段は、
    複数の前記補間手段のそれぞれから出力されたデータを合成して、前記Ｎ個のデータ群を生成する
    請求項５に記載の情報処理装置。
25. 前記制御手段は、
    前記第３の変換手段が備える複数の前記補間手段に入力される前記Ｌ個のデータ群のうち、２つの出力端子へ出力する信号を選択させるための第１の制御信号を前記補間手段ごとに生成する第１の制御信号生成手段と、
    前記第３の変換手段が備える複数の前記補間手段に入力される前記Ｌ個のデータ群のうち、前記補間手段から出力されるデータとして選択される信号の開始点を選択するための第２の制御信号と、前回の出力における開始点からの遅延量の初期化を指令する第３の制御信号を生成する第２の制御信号生成手段と
    を備える
    請求項２４に記載の情報処理装置。
26. 前記第２の制御信号生成手段は、前記補間手段が、直前のタイミングにおいて入力された前記Ｌ個のデータ群のうち、２つの出力端子へ出力した信号の数と、所定の閾値との差分を算出し、算出された前記差分だけ、前回の出力における前記開始点からの前記遅延量を増加させるための前記第２の制御信号を生成して、前記補間手段に供給する
    請求項２５に記載の情報処理装置。
27. 前記第２の制御信号生成手段は、前記第３の変換手段に供給される、前記デジタル信号のサンプリング周波数の1/Ｊ倍である第１のレートごとに、第１のカウンタのカウンタ値を所定の値だけインクリメントし、前記第１のカウンタのカウンタ値が所定の閾値を超えた場合、遅延量の初期化を指令する前記第２の制御信号を生成して、前記第３の変換手段に供給する
    請求項２５に記載の情報処理装置。
28. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記第１の制御信号生成手段は、
    前記第２の変換手段に供給される前記デジタル信号のサンプリングレートを、前記第３の変換手段へ入力される前記Ｌ個のデータ群の各データ間の遅延間隔Ｍで除算した値に対応するサンプリングレートごとに、第２のカウンタのカウンタ値を所定の値だけインクリメントするとともに、第３のカウンタのカウンタ値、および、第４のカウンタのカウンタ値を１インクリメントし、
    前記第２のカウンタのカウンタ値が所定の第１の閾値を超えた場合、前記第２のカウンタのカウンタ値を初期化し、前記第３のカウンタのカウンタ値を保持して２インクリメントし、前記第４のカウンタを初期化し、
    前記第４のカウンタのカウンタ値が所定の第２の閾値と等しい場合、前記第３のカウンタ値を保持し、前記第４のカウンタのカウンタ値を２インクリメントし、
    前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートごとに、保持されている前記第３のカウンタのカウンタ値に基づいて、２つの出力端子へ出力する信号は入力信号のうちのいずれであるかを示す前記第１の制御信号を前記補間手段ごとに生成して、前記第３の変換手段に備えられた複数の前記補間手段のそれぞれに供給し、前記第３のカウンタのカウンタ値を初期化する
    請求項２５に記載の情報処理装置。
29. 前記Ｎ個のデータ群は、Ｎビットのパラレル信号であり、
    前記補間手段は、
    前記第２の変換手段に供給される前記デジタル信号のサンプリングレートFin、前記Ｌ個のデータ群の各データ間の遅延間隔Ｍ、ビット数Ｎ、および、前記第３の変換手段から出力される前記Ｎビットのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号が補間された、ビット数Ｎの信号を生成する
    請求項５に記載の情報処理装置。
30. 前記フィルタ演算手段は、
    複数の無線システムに対応したタップ係数を記憶するタップ係数記憶手段を備え、
    前記タップ係数記憶手段により記憶されている複数の無線システムに対応したタップ係数のうち、現在利用している無線システムに対応したタップ係数を選択して、前記第１の変換手段によりサンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理を実行する
    請求項２に記載の情報処理装置。
31. 前記第１の変換手段は、
    前記デジタル信号の入力を受け、入力された前記デジタル信号のうちの所定の信号から間隔Ｍ（Ｍは１以上の整数）の整数倍ずつ遅延したＬ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する第２の変換手段と、
    前記第２の変換手段から出力される前記Ｌ個のデータ群に対して、補間処理を実行し、レート変換を実行して、データ数Ｌとは異なるＮ個のデータ群を出力するＫ個の第３の変換手段と、
    前記第２の変換手段から出力された前記Ｎ個のデータ群に含まれるデータを加算するか、または、前記第２の変換手段から出力された前記Ｎ個のデータ群から所定の信号を１つ選択するＫ個の加算または選択処理手段と
    を備える
    請求項２に記載の情報処理装置。
32. 前記加算または選択処理手段は、前記受信信号の変調方式に基づいて、前記第２の変換手段から出力された前記Ｎ個のデータ群の信号の加算結果、または、前記第２の変換手段から出力された前記Ｎ個のデータ群から選択された所定の信号のいずれか一方を出力する
    請求項３１に記載の情報処理装置。
33. 前記加算または選択処理手段は、前記受信信号がIEEE802.11aまたはIEEE802.11gの規格を適用した場合の受信信号であり、その変調方式が、16QAMまたは64QAMのいずれかである場合、前記第２の変換手段から出力された前記Ｎ個のデータ群の加算結果を出力し、BPSKまたはQPSKである場合、前記第２の変換手段から出力された前記Ｎ個のデータ群から選択された所定の信号を出力する
    請求項３２に記載の情報処理装置。
34. 前記第１の変換手段は、
    前記デジタル信号の入力を受け、入力された前記デジタル信号のうちの所定の信号から間隔Ｍ（Ｍは１以上の整数）の整数倍ずつ遅延したＬ個のデータ群を、前記Ｋ次のＦＩＲフィルタの各タップ係数に対応するＫ系列出力する第２の変換手段と、
    前記第２の変換手段から出力される前記Ｌ個のデータ群に対して、補間処理を実行し、レート変換を実行して、データ数Ｌとは異なるＮ個のデータ群を出力するＫ個の第３の変換手段と、
    前記第２の変換手段から出力された前記Ｎ個のデータ群から所定の信号を１つ選択して出力するＫ個の信号選択処理手段と
    を備える
    請求項１５に記載の情報処理装置。
35. デジタル信号に変換された受信信号を処理する情報処理装置の情報処理方法において、
    Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行し、
    サンプリングレート変換されたＫ個のデジタル信号に対して、前記Ｋ次のＦＩＲフィルタの演算処理を実行する
    ステップを含む情報処理方法。
36. 前記デジタル信号に対してそれぞれ実行されるサンプリングレート変換は、前記デジタル信号に対して実行される、間引き、補間、または、フィルタリング処理を含む
    請求項３５に記載の情報処理装置。
37. Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行するステップは、
    前記Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号を、所定の割合Ｍでデシメーションし、
    前記デシメーションされた信号に対して、補間処理およびサンプリングレート変換を実行し、
    補間され、サンプリングレート変換された信号を加算して出力する
    ステップを含む請求項３５に記載の情報処理方法。
38. 補間され、サンプリングレート変換された信号は、サンプル数Ｎのパラレル信号であり、
    前記補間処理では、前記デジタル信号のサンプリングレートFin、デシメーションの割合Ｍ、加算されるサンプル数Ｎ、および、加算されるサンプル数Ｎのパラレル信号のレートFoutに基づいて、Fin/(MNFout−Fin)サンプルに１サンプルの割合で信号が補間される
    請求項３７に記載の情報処理方法。
39. Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行するステップは、
    前記Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号を、所定の割合Ｍでデシメーションし、
    前記デシメーションされた信号に対して、補間処理を実行し、レート変換をし、
    補間され、レート変換された所定サンプル数Ｎの信号を加算するか、または、前記所定サンプル数Ｎの信号から所定の信号を１つ選択して出力する
    ステップを含む請求項３５に記載の情報処理方法。
40. 補間され、レート変換された信号を加算するか、または、補間され、レート変換された信号から所定の信号を１つ選択して出力するステップでは、前記受信信号の変調方式に基づいて、加算結果、または、選択された所定の信号のいずれか一方を出力する
    請求項３９に記載の情報処理方法。
41. 加算結果を出力するか、または、所定の信号を１つ選択して出力するステップでは、
    前記受信信号がIEEE802.11aまたはIEEE802.11gの規格を適用した場合の受信信号であり、その変調方式が、16QAMまたは64QAMのいずれかである場合、前記サンプル数Ｎの信号の加算結果を出力し、
    前記受信信号の変調方式が、BPSKまたはQPSKである場合、前記サンプル数Ｎの信号から選択された所定の信号を出力する
    請求項４０に記載の情報処理方法。
42. Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号に対してそれぞれサンプリングレート変換を実行するステップは、
    前記Ｋ次のＦＩＲフィルタの各タップ係数と演算される前記デジタル信号を、所定の割合Ｍでデシメーションし、
    前記デシメーションされた信号に対して、補間処理を実行し、レート変換をし、
    補間され、レート変換された所定サンプル数Ｎの信号から所定の信号を１つ選択して出力する
    ステップを含む請求項３５に記載の情報処理方法。

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