JP2008147613A - Method of manufacturing multilayer thin-film pattern, and display device - Google Patents

Method of manufacturing multilayer thin-film pattern, and display device Download PDF

Info

Publication number
JP2008147613A
JP2008147613A JP2007136972A JP2007136972A JP2008147613A JP 2008147613 A JP2008147613 A JP 2008147613A JP 2007136972 A JP2007136972 A JP 2007136972A JP 2007136972 A JP2007136972 A JP 2007136972A JP 2008147613 A JP2008147613 A JP 2008147613A
Authority
JP
Japan
Prior art keywords
thin film
resist pattern
film
etching
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007136972A
Other languages
Japanese (ja)
Other versions
JP4932602B2 (en
Inventor
Yasuyoshi Itou
康悦 伊藤
Masami Hayashi
正美 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2007136972A priority Critical patent/JP4932602B2/en
Priority to TW096138995A priority patent/TW200839892A/en
Priority to US11/934,301 priority patent/US7932183B2/en
Priority to KR1020070113022A priority patent/KR20080043707A/en
Publication of JP2008147613A publication Critical patent/JP2008147613A/en
Application granted granted Critical
Publication of JP4932602B2 publication Critical patent/JP4932602B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/13439—Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13454—Drivers integrated on the active matrix substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Liquid Crystal (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Weting (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a multilayer thin-film pattern and a display device capable of easily obtaining a pattern into a desired shape. <P>SOLUTION: The method of manufacturing a multilayer thin film pattern includes a process for forming a metal film 3 on a substrate,; a process for forming a second transparent conductive film 4 on the metal film 3,; a process for forming a resist pattern 5 on the second transparent conductive film 4; a process for etching the second transparent conductive film 4 via the resist pattern 5; a process for transforming the resist pattern 5 by using an organic solvent or a RELACS agent, to cover an edge face of the etched second transparent conductive film 4; and a process for etching the metal film 3, while the edge face of the second transparent conductive film 4 is covered with the resist pattern 5. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、多層薄膜パターン及び表示装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a multilayer thin film pattern and a display device.

液晶表示装置には、透過型、反射型、半透過型などの液晶表示装置がある（例えば、特許文献１）。透過型液晶表示装置は、バックライトをその背面に配置して画像表示を行う。反射型液晶表示装置は、基板に反射板を配置して周囲の光を反射板表面で反射させることにより画像表示を行う。そのため、反射型液晶表示装置は、光を反射する画素電極、すなわち反射画素電極を備えている。半透過型液晶表示装置は、光の一部を透過し、光の一部を反射する。半透過型液晶表示装置では、ＴＦＴアレイ基板は、透過画素電極（透過電極）と反射画素電極とを併せ持つ。   Liquid crystal display devices include transmissive, reflective, and transflective liquid crystal display devices (for example, Patent Document 1). The transmissive liquid crystal display device displays an image by arranging a backlight on the back surface thereof. The reflective liquid crystal display device displays an image by disposing a reflecting plate on a substrate and reflecting ambient light on the surface of the reflecting plate. Therefore, the reflective liquid crystal display device includes a pixel electrode that reflects light, that is, a reflective pixel electrode. The transflective liquid crystal display device transmits part of light and reflects part of light. In the transflective liquid crystal display device, the TFT array substrate has both a transmissive pixel electrode (transmissive electrode) and a reflective pixel electrode.

透過型液晶表示装置においては、通常ＴＦＴアレイ基板上の画素電極およびカラーフィルタ基板上の対向電極のいずれも透明であることが求められており、双方とも電極材料としてＩＴＯ等の透明導電性膜が用いられている。このため、液晶の交流駆動に際して、上記画素電極と対向電極は、互いに正、負電圧をほぼ同一の条件で液晶に印加することができる。一方、半透過型液晶表示装置においては、反射画素電極（反射電極）としてＡｌなどの金属膜が用いられている。そのため、対向電極である透明導電性膜との仕事関数差により、駆動条件によって表示のちらつき（フリッカ）や液晶の焼き付きが発生する。   In a transmissive liquid crystal display device, both the pixel electrode on the TFT array substrate and the counter electrode on the color filter substrate are usually required to be transparent, and both are made of a transparent conductive film such as ITO as an electrode material. It is used. For this reason, when the liquid crystal is AC driven, the pixel electrode and the counter electrode can apply positive and negative voltages to the liquid crystal under substantially the same conditions. On the other hand, in a transflective liquid crystal display device, a metal film such as Al is used as a reflective pixel electrode (reflective electrode). For this reason, display flickering or liquid crystal burn-in occurs depending on driving conditions due to a work function difference from the transparent conductive film that is the counter electrode.

このようなフリッカおよび焼き付き対策として、反射電極の金属上に対向電極と同じ材料の透明導電性膜を形成する技術が特許文献２、３に開示されている。特許文献３では、反射電極の金属膜および反射電極上の透明導電性膜を、同じマスクパターンを用いて同じエッチング液により一括ウェットエッチング処理することにより、反射電極および反射電極と同一パターン形状を有する透明導電性膜を形成している。   As countermeasures against such flicker and image sticking, techniques for forming a transparent conductive film of the same material as the counter electrode on the metal of the reflective electrode are disclosed in Patent Documents 2 and 3. In Patent Document 3, the metal film of the reflective electrode and the transparent conductive film on the reflective electrode are subjected to batch wet etching with the same etching solution using the same mask pattern, thereby having the same pattern shape as the reflective electrode and the reflective electrode. A transparent conductive film is formed.

また、半透過型液晶表示装置においては、透過電極を形成する工程と反射電極を形成する工程とを両方備えている。そのため、半透過型液晶表示装置では、透過型液晶表示装置や反射型液晶表示装置に比べて写真製版工程が増大してしまう。写真製版工程数を削減するために、写真製版に工夫を行う技術が特許文献４に開示されている。特許文献４では、写真製版の際にグレートーンやハーフトーン露光技術を用いて、レジスト（感光性樹脂）パターンの膜厚を部位毎に変えている。この膜厚差を有するレジストパターンにより、透過画極と反射電極とを１回の写真製版工程で行っている。   In addition, the transflective liquid crystal display device includes both a step of forming a transmissive electrode and a step of forming a reflective electrode. Therefore, in the transflective liquid crystal display device, the photolithography process is increased as compared with the transmissive liquid crystal display device and the reflective liquid crystal display device. Patent Document 4 discloses a technique for devising photolithography so as to reduce the number of photolithography processes. In Patent Document 4, the film thickness of a resist (photosensitive resin) pattern is changed for each part using a gray tone or halftone exposure technique at the time of photolithography. With the resist pattern having this film thickness difference, the transmission image electrode and the reflection electrode are performed in one photolithography process.

特開平１１−１０１９９２号公報Japanese Patent Laid-Open No. 11-101992 特開２００３−２５５３７８号公報JP 2003-255378 A 特開２００５−２７５３２３号公報JP 2005-275323 A 特開２００５−２１５２７７号公報JP 2005-215277 A

しかしながら、特許文献３の方法により金属膜およびその上に形成された透明導電膜を一括ウェットエッチングする場合、透明導電性膜が金属膜端面から張り出し、庇状（オーバーハング状）に残ることがある。図８は、特許文献３に係る半透過型液晶表示装置において、ＴＦＴアレイ基板の製造工程の一部を模式的に示した断面図である。図８（ａ）では、ＴＦＴ(不図示)、走査信号線（不図示）および表示信号線（不図示）の上部に形成された層間絶縁膜１の上に、第１の透明導電性膜２を成膜し、パターニングする。次に、図８（ｂ）において、第１の透明導電性膜２を覆うように反射電極としての金属膜３、続いてフリッカおよび焼きつき対策としての第２の透明導電性膜４をそれぞれ成膜する。そして、図８（ｃ）のように、第２の透明導電性膜４の上に所望の形状のレジストパターン５を形成し、金属膜３および第２の透明導電性膜４を一括してウェットエッチングする。その後、レジストパターン５を除去すると、図８（ｄ）のような構造となる。   However, when the metal film and the transparent conductive film formed thereon are collectively wet-etched by the method of Patent Document 3, the transparent conductive film may protrude from the end face of the metal film and remain in a bowl shape (overhang shape). . FIG. 8 is a cross-sectional view schematically showing a part of the manufacturing process of the TFT array substrate in the transflective liquid crystal display device according to Patent Document 3. In FIG. 8A, the first transparent conductive film 2 is formed on the interlayer insulating film 1 formed on the TFT (not shown), the scanning signal line (not shown) and the display signal line (not shown). Is deposited and patterned. Next, in FIG. 8B, a metal film 3 as a reflective electrode is formed so as to cover the first transparent conductive film 2, and then a second transparent conductive film 4 as a countermeasure against flicker and image sticking is formed. Film. Then, as shown in FIG. 8C, a resist pattern 5 having a desired shape is formed on the second transparent conductive film 4, and the metal film 3 and the second transparent conductive film 4 are wetted together. Etch. Thereafter, when the resist pattern 5 is removed, the structure shown in FIG.

上記のような方法により多層薄膜パターンを形成した場合、上層である第２の透明導電性膜４が下層の金属膜３のパターン端よりも突出した庇形状となる。特に、ウェットエッチングなどの等方性エッチングが用いられると、このような第２の透明導電性膜４の庇が発生しやすい。図９は、第２の透明導電性膜４および金属膜３の一括ウェットエッチング処理中の様子を示す部分拡大図である。等方性エッチングでは、縦横方向同時にエッチングが進行する。すなわち、第２の透明導電性膜４および金属膜３のエッチングが膜厚方向に進行するとともに、膜厚と垂直な方向にも進行する（サイドエッチ）。このサイドエッチにより、図９に示すように、エッチング中における金属膜３のエッチング表面７とレジストパターン５表面との間には隙間６が形成され、この隙間６からもエッチングが進行するため庇形状となりやすい。さらに、一般的に第２の透明導電性膜４よりも金属膜３のエッチングレートが早く、第２の透明導電性膜４よりも金属膜３のほうがサイドエッチされ易い。したがって、第２の透明導電性膜４が庇状に張り出す。   When the multilayer thin film pattern is formed by the method as described above, the second transparent conductive film 4 as the upper layer has a hook shape protruding from the pattern end of the lower metal film 3. In particular, when isotropic etching such as wet etching is used, such wrinkles of the second transparent conductive film 4 are likely to occur. FIG. 9 is a partially enlarged view showing a state during the collective wet etching process of the second transparent conductive film 4 and the metal film 3. In isotropic etching, etching proceeds simultaneously in the vertical and horizontal directions. That is, the etching of the second transparent conductive film 4 and the metal film 3 proceeds in the film thickness direction and also proceeds in the direction perpendicular to the film thickness (side etching). By this side etching, as shown in FIG. 9, a gap 6 is formed between the etching surface 7 of the metal film 3 and the surface of the resist pattern 5 during etching. It is easy to become. Further, the etching rate of the metal film 3 is generally faster than that of the second transparent conductive film 4, and the metal film 3 is more easily side-etched than the second transparent conductive film 4. Therefore, the second transparent conductive film 4 protrudes in a bowl shape.

このように多層薄膜の端面に庇が形成されると、後のパネル工程におけるラビング処理等の基板を擦る工程において、庇部分が剥がれ、異物発生の原因となる。そして、剥がれた膜による欠片が、隣接する画素間のショートや、画素電極と対向電極とのショートを引き起こし、表示不良の原因となることがある。また、多層膜パターンの端面が被覆膜により被覆される場合には、庇部分で被覆膜に段切れが生じる。被覆膜が保護絶縁膜である場合には、段切れの箇所で絶縁不良となる。被覆膜が導電膜である場合には、段切れの箇所で電気的に接続不良となる。今後、表示装置の高精細化が進むと、画素サイズや隣接画素との間隔が小さくなり、より効果的に庇の発生を防止するプロセスが必要となる。   When wrinkles are formed on the end surfaces of the multilayer thin film in this way, the wrinkles are peeled off in the process of rubbing the substrate such as rubbing in a subsequent panel process, which causes generation of foreign matters. In addition, a piece due to the peeled film may cause a short circuit between adjacent pixels or a short circuit between the pixel electrode and the counter electrode, which may cause display defects. In addition, when the end face of the multilayer film pattern is covered with a coating film, the coating film is cut off at the ridges. In the case where the coating film is a protective insulating film, insulation failure occurs at a stepped portion. In the case where the coating film is a conductive film, an electrical connection failure occurs at the stepped portion. In the future, as display devices become higher in definition, the pixel size and the interval between adjacent pixels become smaller, and a process for more effectively preventing wrinkles is required.

また、特許文献４では、膜厚差を有するレジストパターンを用いて、透過電極及び反射電極の形成を行っている。膜厚差を有するレジストパターンの薄膜部は、アッシングにより除去される。このアッシングには、通常、酸素プラズマ処理を用いる。しかしながら、特許文献４の方法では、透明導電性膜が表面に露出した状態でアッシングを行うことになるため、異常放電が生じることがある。異常放電により、透明導電性膜だけでなく、その下に設けられた層間絶縁膜にまでもダメージを与えてしまう。また、さらに下層に設けられた配線が断線する等の不良を引き起こすこともある。   In Patent Document 4, a transmissive electrode and a reflective electrode are formed using a resist pattern having a film thickness difference. The thin film portion of the resist pattern having a film thickness difference is removed by ashing. For this ashing, oxygen plasma treatment is usually used. However, in the method of Patent Document 4, ashing is performed in a state where the transparent conductive film is exposed on the surface, and thus abnormal discharge may occur. Due to the abnormal discharge, not only the transparent conductive film but also the interlayer insulating film provided thereunder is damaged. In addition, the wiring provided in the lower layer may cause a failure such as disconnection.

本発明は、上記のような問題点を解決するためになされたものであり、簡便に所望の形状のパターンを得ることのできる多層薄膜パターン及び表示装置の製造方法を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer thin film pattern and a method for manufacturing a display device that can easily obtain a pattern having a desired shape. .

本発明にかかる多層薄膜パターンの製造方法は、基板上に第１の薄膜（例えば、実施の形態に係る金属膜３）を形成する工程と、前記第１の薄膜上に第２の薄膜（例えば、実施の形態に係る第２の透明導電性膜４）を形成する工程と、前記第２の薄膜上にレジストパターンを形成する工程と、前記レジストパターンを介して前記第２の薄膜をエッチングする工程と、有機溶媒を用いて前記レジストパターンを変形させ、前記第２の薄膜のエッチング後の端面を覆う工程と、前記第２の薄膜の端面がレジストパターンにより覆われた状態で、前記第１の薄膜をエッチングする工程と、を有するものである。   The method for producing a multilayer thin film pattern according to the present invention includes a step of forming a first thin film (for example, the metal film 3 according to the embodiment) on a substrate, and a second thin film (for example, on the first thin film) , Forming a second transparent conductive film 4) according to the embodiment, forming a resist pattern on the second thin film, and etching the second thin film through the resist pattern A step of deforming the resist pattern using an organic solvent to cover the end face of the second thin film after etching; and a state in which the end face of the second thin film is covered with the resist pattern. Etching the thin film.

また、本発明にかかる多層薄膜パターンの製造方法は、基板上に第１の薄膜を形成する工程と、前記第１の薄膜上に第２の薄膜を形成する工程と、前記第２の薄膜上にレジストパターンを形成する工程と、前記レジストパターンを介して前記第２の薄膜をエッチングする工程と、ＲＥＬＡＣＳ材料を用いて前記レジストパターンを変形させ、前記第２の薄膜のエッチング後の端面を覆う工程と、前記第２の薄膜の端面がレジストパターンにより覆われた状態で、前記第１の薄膜をエッチングする工程と、を有するものである。   The multilayer thin film pattern manufacturing method according to the present invention includes a step of forming a first thin film on a substrate, a step of forming a second thin film on the first thin film, and a step of forming the second thin film on the second thin film. Forming a resist pattern on the substrate, etching the second thin film through the resist pattern, deforming the resist pattern using a RELACS material, and covering the etched end surface of the second thin film And a step of etching the first thin film in a state where an end face of the second thin film is covered with a resist pattern.

さらに、本発明にかかる多層薄膜パターンの製造方法は、基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に導電性薄膜を形成する工程と、前記導電性薄膜上に１層以上の薄膜を形成する工程と、前記１層以上の薄膜上に、複数階調露光によって膜厚差を有するレジストパターンを形成する工程と、前記膜厚差を有するレジストパターンを介して、前記１層以上の薄膜及び前記導電性薄膜をエッチングし、前記層間絶縁膜を露出させる工程と、前記膜厚差を有するレジストパターンをアッシングして、前記レジストパターンの薄膜部を除去する工程と、前記薄膜部が除去されたレジストパターンを介して、前記１層以上の薄膜のうちの少なくとも１層をエッチングする工程と、を有するものである。   Furthermore, the method for manufacturing a multilayer thin film pattern according to the present invention includes a step of forming an interlayer insulating film on a substrate, a step of forming a conductive thin film on the interlayer insulating film, and one or more layers on the conductive thin film. The step of forming a thin film, a step of forming a resist pattern having a film thickness difference by multi-tone exposure on the thin film of one or more layers, and the resist layer having the film thickness difference. Etching the thin film and the conductive thin film to expose the interlayer insulating film; ashing the resist pattern having the film thickness difference; and removing the thin film portion of the resist pattern; and the thin film portion Etching at least one of the one or more thin films through the resist pattern from which is removed.

本発明によれば、簡便に所望の形状のパターンを得ることのできる多層薄膜パターン及び表示装置の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the multilayer thin film pattern and display apparatus which can obtain the pattern of a desired shape simply can be provided.

始めに、図１を用いて、本発明に係る表示装置について説明する。図１は、液晶表示装置に用いられる電極基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる第１〜第６の実施形態で共通である。   First, a display device according to the present invention will be described with reference to FIG. FIG. 1 is a front view showing a configuration of an electrode substrate used in a liquid crystal display device. The display device according to the present invention will be described by taking a liquid crystal display device as an example. However, the display device is merely an example, and a flat display device (flat panel display) such as an organic EL display device can also be used. The overall configuration of the liquid crystal display device is common to the first to sixth embodiments described below.

本発明に係る表示装置は、電極基板１０を有している。電極基板１０には、表示領域１１と表示領域を囲むように設けられた額縁領域１２とが設けられている。この表示領域１１には、複数の走査信号線１３と複数の表示信号線１４と形成されている。複数の走査信号線１３は平行に設けられている。同様に、複数の表示信号線１４は平行に設けられている。走査信号線１３と、表示信号線１４とは、互いに交差するように形成されている。走査信号線１３と表示信号線１４とは直交している。そして、隣接する走査信号線１３と表示信号線１４とで囲まれた領域が画素１７となる。従って、電極基板１０では、画素１７がマトリクス状に配列される。このように、電極基板１０はＴＦＴアレイ基板である。   The display device according to the present invention has an electrode substrate 10. The electrode substrate 10 is provided with a display area 11 and a frame area 12 provided so as to surround the display area. A plurality of scanning signal lines 13 and a plurality of display signal lines 14 are formed in the display area 11. The plurality of scanning signal lines 13 are provided in parallel. Similarly, the plurality of display signal lines 14 are provided in parallel. The scanning signal line 13 and the display signal line 14 are formed so as to cross each other. The scanning signal line 13 and the display signal line 14 are orthogonal to each other. A region surrounded by the adjacent scanning signal lines 13 and display signal lines 14 is a pixel 17. Therefore, in the electrode substrate 10, the pixels 17 are arranged in a matrix. Thus, the electrode substrate 10 is a TFT array substrate.

さらに、電極基板１０の額縁領域１２には、走査信号駆動回路１５と表示信号駆動回路１６とが設けられている。走査信号線１３は、表示領域１１から額縁領域１２まで延設されている。そして、走査信号線１３は、電極基板１０の端部で、走査信号駆動回路１５に接続される。表示信号線１４も同様に表示領域１１から額縁領域１２まで延設されている。そして、表示信号線１４は、電極基板１０の端部で、表示信号駆動回路１６と接続される。走査信号駆動回路１５の近傍には、外部配線１８が接続されている。また、表示信号駆動回路１６の近傍には、外部配線１９が接続されている。外部配線１８、１９は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。   Further, a scanning signal driving circuit 15 and a display signal driving circuit 16 are provided in the frame region 12 of the electrode substrate 10. The scanning signal line 13 extends from the display area 11 to the frame area 12. The scanning signal line 13 is connected to the scanning signal driving circuit 15 at the end of the electrode substrate 10. Similarly, the display signal line 14 extends from the display area 11 to the frame area 12. The display signal line 14 is connected to the display signal drive circuit 16 at the end of the electrode substrate 10. An external wiring 18 is connected in the vicinity of the scanning signal driving circuit 15. Further, an external wiring 19 is connected in the vicinity of the display signal driving circuit 16. The external wirings 18 and 19 are wiring boards such as an FPC (Flexible Printed Circuit).

外部配線１８、１９を介して走査信号駆動回路１５、及び表示信号駆動回路１６に外部からの各種信号が供給される。走査信号駆動回路１５は外部からの制御信号に基づいて、走査信号を走査信号線１３に供給する。この走査信号によって、走査信号線１３が順次選択されていく。表示信号駆動回路１６は外部からの制御信号や、表示データに基づいて表示信号を表示信号線１４に供給する。これにより、表示データに応じた表示電圧を各画素１７に供給することができる。なお、走査信号駆動回路１５と表示信号駆動回路１６は、電極基板１０上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。   Various external signals are supplied to the scanning signal driving circuit 15 and the display signal driving circuit 16 via the external wirings 18 and 19. The scanning signal driving circuit 15 supplies the scanning signal to the scanning signal line 13 based on an external control signal. The scanning signal lines 13 are sequentially selected by this scanning signal. The display signal driving circuit 16 supplies a display signal to the display signal line 14 based on an external control signal or display data. As a result, a display voltage corresponding to the display data can be supplied to each pixel 17. The scanning signal driving circuit 15 and the display signal driving circuit 16 are not limited to the configuration arranged on the electrode substrate 10. For example, the drive circuit may be connected by TCP (Tape Carrier Package).

画素１７内には、少なくとも１つのＴＦＴ２０が形成されている。ＴＦＴ２０の上には層間絶縁膜が形成される。ＴＦＴ２０は表示信号線１４と走査信号線１３の交差点近傍に配置される。ＴＦＴ２０と画素とは層間絶縁膜に設けられたコンタクトホールを介して接続される。例えば、このＴＦＴ２０が画素電極に表示電圧を供給する。即ち、走査信号線１３からの走査信号によって、スイッチング素子であるＴＦＴ２０がオンする。これにより、表示信号線１４から、ＴＦＴ２０のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。なお、電極基板１０の表面には、配向膜（図示せず）が形成されている。   At least one TFT 20 is formed in the pixel 17. An interlayer insulating film is formed on the TFT 20. The TFT 20 is disposed in the vicinity of the intersection of the display signal line 14 and the scanning signal line 13. The TFT 20 and the pixel are connected through a contact hole provided in the interlayer insulating film. For example, the TFT 20 supplies a display voltage to the pixel electrode. That is, the TFT 20 which is a switching element is turned on by the scanning signal from the scanning signal line 13. Thereby, a display voltage is applied from the display signal line 14 to the pixel electrode connected to the drain electrode of the TFT 20. An electric field corresponding to the display voltage is generated between the pixel electrode and the counter electrode. An alignment film (not shown) is formed on the surface of the electrode substrate 10.

ここで、画素１７の構成について、図２を用いて詳細に説明する。ここでは、本発明に係る表示装置の一例である半透過型液晶表示装置の画素構成について説明する。図２（ａ）は、本発明に係る半透過型液晶表示装置の画素構成を模式的に示した平面図である。図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。なお、図２（ａ）には、電極基板１０側の画素構成のみが記されている。図２（ｂ）では、電極基板１０のＡ−Ａ断面図とともに、電極基板１０のＡ−Ａ断面に対応する対向基板側の断面構成も記載されている。図２では、チャネルエッチ型の逆スタガＴＦＴを用いる場合について例示的に示したが、これに限られるものではない。例えば、エッチストッパ型やトップゲート型のＴＦＴであってもよい。   Here, the configuration of the pixel 17 will be described in detail with reference to FIG. Here, a pixel configuration of a transflective liquid crystal display device which is an example of the display device according to the present invention will be described. FIG. 2A is a plan view schematically showing the pixel configuration of the transflective liquid crystal display device according to the present invention. FIG.2 (b) is AA sectional drawing of Fig.2 (a). In FIG. 2A, only the pixel configuration on the electrode substrate 10 side is shown. In FIG. 2B, a cross-sectional configuration on the counter substrate side corresponding to the AA cross section of the electrode substrate 10 is also shown along with the AA cross sectional view of the electrode substrate 10. In FIG. 2, a case where a channel-etched reverse stagger TFT is used is shown as an example, but the present invention is not limited to this. For example, an etch stopper type or top gate type TFT may be used.

図２において、複数の走査信号線（ゲート配線）１３が縦方向に形成されている。複数の表示信号線（ソース配線）１４が横方向に形成されている。隣接する走査信号線１３と表示信号線１４とで囲まれた領域が画素１７となる。電極基板１０の基板６１上には、走査信号線１３、ゲート電極６２、及び共通容量電極６３が同一の層によって形成されている。基板６１は、ガラスやプラスチック等の透明絶縁性基板である。ＴＦＴ２０の外側において、走査信号線１３はゲート電極６２とつながっている。これらゲート電極６２、走査信号線１３、及び共通容量電極６３を覆うようにゲート絶縁膜６４が形成されている。   In FIG. 2, a plurality of scanning signal lines (gate wirings) 13 are formed in the vertical direction. A plurality of display signal lines (source lines) 14 are formed in the horizontal direction. A region surrounded by the adjacent scanning signal lines 13 and display signal lines 14 is a pixel 17. On the substrate 61 of the electrode substrate 10, the scanning signal line 13, the gate electrode 62, and the common capacitor electrode 63 are formed of the same layer. The substrate 61 is a transparent insulating substrate such as glass or plastic. Outside the TFT 20, the scanning signal line 13 is connected to the gate electrode 62. A gate insulating film 64 is formed so as to cover the gate electrode 62, the scanning signal line 13, and the common capacitor electrode 63.

ゲート絶縁膜６４の上には、ＴＦＴ２０の半導体層６５が形成される。半導体層６５は、走査信号線１３と表示信号線１４の交差点近傍に配置される。具体的には、ゲート絶縁膜６４を介してゲート電極６２の対面に半導体層６５が設けられている。半導体層６５は、ｉ層６５ａ及びｎ層６５ｂより構成される。ｉ層６５ａは、ゲート絶縁膜６４上に設けられ、ゲート電極６２と略同じ寸法を有している。ｎ層６５ｂはｉ層６５ａの上に設けられている。後述するソース電極６６とドレイン電極６７との間のｎ層６５ｂは、バックチャネルエッチによって除去されている。すなわち、ｎ層６５ｂは、ソース電極６６とｉ層６５ａとの間、及びドレイン電極６７とｉ層６５ａとの間に形成される。   A semiconductor layer 65 of the TFT 20 is formed on the gate insulating film 64. The semiconductor layer 65 is disposed near the intersection of the scanning signal line 13 and the display signal line 14. Specifically, a semiconductor layer 65 is provided on the opposite side of the gate electrode 62 with the gate insulating film 64 interposed therebetween. The semiconductor layer 65 includes an i layer 65a and an n layer 65b. The i layer 65 a is provided on the gate insulating film 64 and has substantially the same dimensions as the gate electrode 62. The n layer 65b is provided on the i layer 65a. An n layer 65b between a source electrode 66 and a drain electrode 67, which will be described later, is removed by back channel etching. That is, the n layer 65b is formed between the source electrode 66 and the i layer 65a and between the drain electrode 67 and the i layer 65a.

さらに、半導体層６５のｎ層６５ｂとそれぞれ接続するソース電極６６及びドレイン電極６７が、ゲート絶縁膜６４上に設けられている。ソース電極６６は、ＴＦＴ２０の外側において、表示信号線１４と繋がっている。ドレイン電極６７は、共通容量電極６３上に延在されている。ドレイン電極６７のうち、共通容量電極６３と対向する部分は、各画素の付加容量を形成するための容量電極として機能する。この容量電極と、ゲート絶縁膜６４を介して対向配置された共通容量電極６３とにより蓄積容量が構成される。よって、共通容量電極６３上のゲート絶縁膜６４は、蓄積容量のキャパシタ誘電膜として機能する。共通容量電極６３は、隣接する走査信号線１３間に配置される。隣接する画素１７間で共通容量電極６３は繋がっており、共通容量配線を形成する。画素１７内では共通容量配線は幅広く形成され、共通容量電極６３となっている。共通容量配線は、表示信号線１４と交差する部分では寄生容量を小さくするため、幅が狭くなっている。共通容量配線は走査信号線１３と平行になっている。   Further, a source electrode 66 and a drain electrode 67 connected to the n layer 65 b of the semiconductor layer 65 are provided on the gate insulating film 64. The source electrode 66 is connected to the display signal line 14 outside the TFT 20. The drain electrode 67 extends on the common capacitor electrode 63. A portion of the drain electrode 67 facing the common capacitor electrode 63 functions as a capacitor electrode for forming an additional capacitor of each pixel. A storage capacitor is configured by the capacitor electrode and the common capacitor electrode 63 arranged to face each other with the gate insulating film 64 interposed therebetween. Therefore, the gate insulating film 64 on the common capacitor electrode 63 functions as a capacitor dielectric film of the storage capacitor. The common capacitor electrode 63 is disposed between the adjacent scanning signal lines 13. The common capacitor electrode 63 is connected between the adjacent pixels 17 to form a common capacitor line. In the pixel 17, the common capacitor wiring is formed widely and serves as a common capacitor electrode 63. The common capacitor line has a narrow width in order to reduce the parasitic capacitance at the portion intersecting the display signal line 14. The common capacitor line is parallel to the scanning signal line 13.

ソース電極６６、及びドレイン電極６７を覆うように、層間絶縁膜６８が形成されている。層間絶縁膜６８上には有機平坦化膜などの層間絶縁膜１が設けられる。層間絶縁膜１、６８を貫通するコンタクトホール６９がドレイン電極６７上に形成されている。このコンタクトホール６９を介して、ドレイン電極６７と接続する画素電極７０が設けられている。画素電極７０として、透過領域９及び反射領域８には、第１の透明導電性膜２が形成される。また、画素電極７０の反射領域８には、第１の透明導電性膜２の上にさらに金属膜３が形成されている。よって、画素１７のうち、金属膜３の設けられた部分が反射領域８となる。反射領域８以外の画素１７が透過領域９となる。金属膜３は、共通容量電極６３の上に配置されている。すなわち、反射領域８では、金属膜３の下に蓄積容量が設けられている。なお、金属膜３の上には、焼き付き防止のために、第２の透明導電性膜４がさらに積層されることがあるが、図２（ｂ）では記載していない。   An interlayer insulating film 68 is formed so as to cover the source electrode 66 and the drain electrode 67. An interlayer insulating film 1 such as an organic planarizing film is provided on the interlayer insulating film 68. A contact hole 69 that penetrates the interlayer insulating films 1 and 68 is formed on the drain electrode 67. A pixel electrode 70 connected to the drain electrode 67 is provided through the contact hole 69. As the pixel electrode 70, the first transparent conductive film 2 is formed in the transmissive region 9 and the reflective region 8. In addition, a metal film 3 is further formed on the first transparent conductive film 2 in the reflective region 8 of the pixel electrode 70. Therefore, in the pixel 17, the portion where the metal film 3 is provided becomes the reflection region 8. Pixels 17 other than the reflective region 8 become the transmissive region 9. The metal film 3 is disposed on the common capacitor electrode 63. That is, in the reflection region 8, a storage capacitor is provided under the metal film 3. Note that a second transparent conductive film 4 may be further laminated on the metal film 3 to prevent burn-in, but this is not shown in FIG.

電極基板１０の表面には、画素電極７０を覆うように、配向膜７２が形成されている。なお、反射領域８では、反射モードの表示特性を向上させるために、凹凸部７１が設けられている。凹凸部７１では、層間絶縁膜１の表面に凹凸のパターンが形成されている。そして、凹凸部７１では、層間絶縁膜１の凹凸パターンに追従するように、その上に形成された金属膜３が凹凸になっている。   An alignment film 72 is formed on the surface of the electrode substrate 10 so as to cover the pixel electrode 70. In the reflection region 8, an uneven portion 71 is provided in order to improve the display characteristics of the reflection mode. In the uneven portion 71, an uneven pattern is formed on the surface of the interlayer insulating film 1. And in the uneven | corrugated | grooved part 71, the metal film 3 formed on it is uneven | corrugated so that the uneven | corrugated pattern of the interlayer insulation film 1 may be followed.

更に、電極基板１０には、対向基板５０が対向して配置されている。対向基板５０は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板５０には、カラーフィルタ５３、ブラックマトリクス（ＢＭ）５２、対向電極５４、及び配向膜７２等が形成されている。   Further, a counter substrate 50 is disposed opposite to the electrode substrate 10. The counter substrate 50 is a color filter substrate, for example, and is disposed on the viewing side. On the counter substrate 50, a color filter 53, a black matrix (BM) 52, a counter electrode 54, an alignment film 72, and the like are formed.

具体的には、基板５１の電極基板１０と対向する面に、顔料あるいはクロム等の金属から成り、光を遮光するブラックマトリクス５２が形成されている。ブラックマトリクス５２は、走査信号線１３、表示信号線１４と対向する領域に設けられている。そして、ブラックマトリクス５２間を埋めるように顔料あるいは染料からなるカラーフィルタ５３が形成されている。カラーフィルタ５３は、画素電極７０と対向配置される。カラーフィルタ５３は例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の着色層である。さらにブラックマトリクス５２及びカラーフィルタ５３を覆うように、対向電極５４が表示領域１１の略全面に形成されている。また、対向基板５０の表面には、配向膜７２が積層されている。なお、対向電極５４は、電極基板１０側に配置される場合もある。   Specifically, a black matrix 52 made of a metal such as pigment or chromium and blocking light is formed on the surface of the substrate 51 facing the electrode substrate 10. The black matrix 52 is provided in a region facing the scanning signal lines 13 and the display signal lines 14. A color filter 53 made of a pigment or dye is formed so as to fill the space between the black matrices 52. The color filter 53 is disposed to face the pixel electrode 70. The color filter 53 is, for example, a colored layer of R (red), G (green), and B (blue). Further, a counter electrode 54 is formed on substantially the entire display area 11 so as to cover the black matrix 52 and the color filter 53. An alignment film 72 is stacked on the surface of the counter substrate 50. The counter electrode 54 may be disposed on the electrode substrate 10 side.

そして、電極基板１０と対向基板５０との間に液晶層７３が狭持される。即ち、電極基板１０と対向基板５０との間には液晶が注入されている。更に、電極基板１０と対向基板５０との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。   Then, the liquid crystal layer 73 is sandwiched between the electrode substrate 10 and the counter substrate 50. That is, liquid crystal is injected between the electrode substrate 10 and the counter substrate 50. Furthermore, a polarizing plate, a phase difference plate, and the like are provided on the outer surfaces of the electrode substrate 10 and the counter substrate 50. A backlight unit or the like is disposed on the non-viewing side of the liquid crystal display panel.

画素電極７０と対向電極５４との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層７３を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層７３によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、電極基板１０側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層７３を通過することによって、偏光状態が変化する。   The liquid crystal is driven by the electric field between the pixel electrode 70 and the counter electrode 54. That is, the alignment direction of the liquid crystal between the substrates changes. As a result, the polarization state of the light passing through the liquid crystal layer 73 changes. That is, the polarization state of light that has been linearly polarized after passing through the polarizing plate is changed by the liquid crystal layer 73. Specifically, the light from the backlight unit becomes linearly polarized light by the polarizing plate on the electrode substrate 10 side. Then, when the linearly polarized light passes through the liquid crystal layer 73, the polarization state changes.

従って、偏光状態によって、対向基板５０側の偏光板を通過する光量が変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。   Accordingly, the amount of light passing through the polarizing plate on the counter substrate 50 side varies depending on the polarization state. That is, the amount of light that passes through the polarizing plate on the viewing side among the transmitted light that passes through the liquid crystal display panel from the backlight unit changes. The alignment direction of the liquid crystal changes depending on the applied display voltage. Therefore, the amount of light passing through the viewing-side polarizing plate can be changed by controlling the display voltage. That is, a desired image can be displayed by changing the display voltage for each pixel.

実施の形態１．
次に、図３を用いて、本実施の形態１に係る多層薄膜パターンの製造方法について説明する。図３は、本実施の形態１に係る多層薄膜パターンの製造工程を模式的に示した断面図である。本実施の形態では、多層薄膜パターン及び表示装置の好適な例として半透過型液晶表示装置の画素電極における反射電極および透過電極の製造方法を用いて説明するが、これに限らず、多層薄膜を形成する薄膜を種々変更することによって種々の多層薄膜パターン及び表示装置を構成することができる。 Embodiment 1 FIG.
Next, the manufacturing method of the multilayer thin film pattern which concerns on this Embodiment 1 is demonstrated using FIG. FIG. 3 is a cross-sectional view schematically showing the manufacturing process of the multilayer thin film pattern according to the first embodiment. In the present embodiment, a multi-layer thin film pattern and a display device will be described using a method of manufacturing a reflective electrode and a transmissive electrode in a pixel electrode of a transflective liquid crystal display device as a suitable example. Various multilayer thin film patterns and display devices can be configured by variously changing the thin film to be formed.

まず始めに、図８と同様に図３では、有機平坦化膜などの層間絶縁膜１が、図２で示したようにＴＦＴ２０、走査信号線１３および表示信号線１４の上部に形成されている。図３では、層間絶縁膜１の下を省略して記載している。図３（ａ）では、この層間絶縁膜１上に、第１の透明導電性膜２、反射電極となる金属膜３、焼き付き防止のための第２の透明導電性膜４をそれぞれ順に堆積する。金属膜３は、例えばＡｌまたはＡｌを主とする合金を用いる。また、第１の透明導電性膜２および第２の透明導電性膜４は、ＩＴＯやＩＴＺＯ等の透明導電性膜とする。そして、第２の透明導電性膜４の上に、所望の平面形状のレジストパターン５を写真製版によって形成する。   First, like FIG. 8, in FIG. 3, the interlayer insulating film 1 such as an organic planarizing film is formed on the TFT 20, the scanning signal line 13 and the display signal line 14 as shown in FIG. . In FIG. 3, the illustration below the interlayer insulating film 1 is omitted. In FIG. 3A, a first transparent conductive film 2, a metal film 3 serving as a reflective electrode, and a second transparent conductive film 4 for preventing burn-in are sequentially deposited on the interlayer insulating film 1. . For the metal film 3, for example, Al or an alloy mainly containing Al is used. The first transparent conductive film 2 and the second transparent conductive film 4 are transparent conductive films such as ITO and ITZO. Then, a resist pattern 5 having a desired planar shape is formed on the second transparent conductive film 4 by photolithography.

そして、図３（ｂ）において、第２の透明導電性膜４を選択的にエッチングし、レジストパターン５の内側までエッチングする。この工程では、ウェットエッチング等の等方性エッチングを用いることができる。このとき、サイドエッチによる第２の透明導電性膜４のレジストパターン５端面からの後退量（サイドエッチ量）４１は、後述する金属膜３のサイドエッチ量以上とし、ここでは目安として金属膜３の膜厚の約２倍以上とする。   Then, in FIG. 3B, the second transparent conductive film 4 is selectively etched and etched to the inside of the resist pattern 5. In this step, isotropic etching such as wet etching can be used. At this time, the retreat amount (side etch amount) 41 from the end face of the resist pattern 5 of the second transparent conductive film 4 by side etching is set to be equal to or larger than the side etch amount of the metal film 3 to be described later. The film thickness is about twice or more.

次に、有機溶媒を使ったレジストのリフローにより、レジストパターン５が第２の透明導電性膜４の側壁を覆うようレジストパターン５を変形する。例えば、２０〜３５℃程度の低温度下においてレジストパターン５を有機溶媒雰囲気にさらすことで、短時間のうちにレジストパターン５が大きく変形する。これにより、図３（ｃ）に示されるように、第２の透明導電性膜４全体がレジストパターン５により保護される。この有機溶媒を用いたレジストの変形については、SID 06 DIGEST p.1650〜,L-1: Late-News Paper: A14-in. LCD Panel Formed using New 4-Mask Technology with Chemical Re-Flow Technique, S. Kido et. al.に示されている。   Next, the resist pattern 5 is deformed so that the resist pattern 5 covers the side wall of the second transparent conductive film 4 by reflowing the resist using an organic solvent. For example, by exposing the resist pattern 5 to an organic solvent atmosphere at a low temperature of about 20 to 35 ° C., the resist pattern 5 is greatly deformed in a short time. Thereby, as shown in FIG. 3C, the entire second transparent conductive film 4 is protected by the resist pattern 5. For resist deformation using this organic solvent, see SID 06 DIGEST p.1650 ~, L-1: Late-News Paper: A14-in. LCD Panel Formed using New 4-Mask Technology with Chemical Re-Flow Technique, S As shown in Kido et. Al.

その後、図３（ｄ）において、金属膜３を選択的に等方性エッチングする。例えば、ウェットエッチングを用いることができる。金属膜３が少しでも残留すると製品性能に悪影響を及ぼすので、金属膜３について十分なオーバーエッチングを行う必要がある。そのため、エッチングのばらつきや面内均一性を考慮して、金属膜３の膜厚の約１．５〜２倍に相当するエッチング処理を行う。このとき、サイドエッチによる金属膜３のレジストパターン５端面からの後退量（サイドエッチ量）３１は、金属膜３の膜厚の１．５〜２倍程度となる。すなわち、先の第２の透明導電性膜４の後退量４１よりも金属膜３の後退量３１のほうが小さくなる。したがって、金属膜３のエッチング処理中に第２の透明導電性膜４の下表面が露出されることなく、第２の透明導電性膜４による庇の発生を防止することができる。   Thereafter, in FIG. 3D, the metal film 3 is selectively isotropically etched. For example, wet etching can be used. Any remaining metal film 3 adversely affects the product performance, so that the metal film 3 needs to be sufficiently over-etched. Therefore, an etching process corresponding to about 1.5 to 2 times the thickness of the metal film 3 is performed in consideration of etching variation and in-plane uniformity. At this time, the retreating amount (side etching amount) 31 of the metal film 3 from the end face of the resist pattern 5 by side etching is about 1.5 to 2 times the film thickness of the metal film 3. That is, the receding amount 31 of the metal film 3 is smaller than the receding amount 41 of the second transparent conductive film 4. Therefore, generation of wrinkles due to the second transparent conductive film 4 can be prevented without exposing the lower surface of the second transparent conductive film 4 during the etching process of the metal film 3.

さらに、図３（ｃ）と同様、有機溶媒を使ったレジストのリフローにより、レジストパターン５が金属膜３の側壁を覆うようレジストパターン５を再び変形させる。これにより、図３（ｅ）に示されるように、第２の透明導電性膜４および金属膜３の全体がレジストパターン５により保護される。   Further, as in FIG. 3C, the resist pattern 5 is deformed again so that the resist pattern 5 covers the side wall of the metal film 3 by reflowing the resist using an organic solvent. Thereby, as shown in FIG. 3E, the entire second transparent conductive film 4 and the metal film 3 are protected by the resist pattern 5.

その後、図３（ｆ）において、第１の透明導電性膜２をエッチングする。このとき、第１の透明導電性膜２のレジストパターン５端面からの後退量２１が金属膜３の後退量３１よりも少なくなるよう、第１の透明導電性膜２のエッチングを行う。これにより、金属膜３が第１の透明導電性膜２の端面より突き出ることなく、庇の発生を防止することができる。ここでは、例えばウェットエッチングを用いることができる。   Thereafter, in FIG. 3F, the first transparent conductive film 2 is etched. At this time, the first transparent conductive film 2 is etched so that the retreat amount 21 from the end face of the resist pattern 5 of the first transparent conductive film 2 is smaller than the retreat amount 31 of the metal film 3. Thereby, generation | occurrence | production of wrinkles can be prevented, without the metal film 3 protruding from the end surface of the 1st transparent conductive film 2. FIG. Here, for example, wet etching can be used.

最後に、レジストパターン５を除去すると、図３（ｇ）に示すように庇の発生のない多層薄膜パターンが得られる。   Finally, when the resist pattern 5 is removed, a multilayer thin film pattern free from wrinkles is obtained as shown in FIG.

以上のように、本実施の形態では、レジストパターン５をマスクとして、その下に形成された第２の透明導電性膜４に対し等方性エッチングを行う。このとき、第２の透明導電性膜４の後退量４１が金属膜３の膜厚の２倍以上となるまで選択的にエッチングする。そして、有機溶媒を使ったレジストのリフローによりレジストパターン５を第２の透明導電性膜４の側壁を覆うように変形させる。その後、第２の透明導電性膜４の下に形成された金属膜３をエッチングする。これにより、一つのレジストパターン５を用いた第２の透明導電性膜４および金属膜３のパターニングにおいて、第２の透明導電性膜４が金属膜３の端面より突出することなく、庇の発生を防止できる。また、一つのレジストパターン５を用いて２層以上の多層薄膜パターンのパターニングができる。有機溶媒を使ったレジストのリフローを用いることにより、短時間のうちにレジストパターン５を大幅に変形させることが可能である。   As described above, in this embodiment, isotropic etching is performed on the second transparent conductive film 4 formed under the resist pattern 5 as a mask. At this time, the etching is selectively performed until the receding amount 41 of the second transparent conductive film 4 becomes twice or more the film thickness of the metal film 3. Then, the resist pattern 5 is deformed so as to cover the side wall of the second transparent conductive film 4 by reflowing the resist using an organic solvent. Thereafter, the metal film 3 formed under the second transparent conductive film 4 is etched. Thereby, in the patterning of the second transparent conductive film 4 and the metal film 3 using one resist pattern 5, the second transparent conductive film 4 does not protrude from the end face of the metal film 3 and the generation of wrinkles Can be prevented. Further, it is possible to pattern a multilayer thin film pattern of two or more layers using one resist pattern 5. By using resist reflow using an organic solvent, the resist pattern 5 can be significantly deformed in a short time.

さらに、本実施の形態では、金属膜３のエッチング後、再度有機溶媒を使ったレジストのリフローによりレジストパターン５を金属膜３の側壁を覆うように変形させ、金属膜３の下に形成された第１の透明導電性膜２をその後退量２１が金属膜３の後退量３１より少なくなるようエッチングする。これにより、第１の透明導電性膜２が金属膜３の端面より突出することなく、庇の発生を防止できる。すなわち、有機溶媒を使ったレジストのリフローによるレジストパターン５の変形とエッチングを繰り返すことにより、一つのレジストパターン５を用いた３層以上の多層薄膜パターンのパターニングにおいて、庇の発生を防止することができる。すなわち、多層薄膜パターンが階段状に形成される。特に、第１の透明導電性膜２と第２の透明導電性膜４とのエッチング選択比が低い場合に本実施の形態は好適である。また、一つのレジストパターン５を用いて３層以上の多層薄膜パターンのパターニングができる。従って、簡便に所望の断面形状の多層薄膜パターンを得ることができる。   Further, in the present embodiment, after the metal film 3 is etched, the resist pattern 5 is deformed so as to cover the side wall of the metal film 3 by reflowing the resist using an organic solvent, and is formed under the metal film 3. The first transparent conductive film 2 is etched so that the receding amount 21 is smaller than the receding amount 31 of the metal film 3. As a result, the first transparent conductive film 2 can be prevented from generating wrinkles without protruding from the end face of the metal film 3. That is, by repeating the deformation and etching of the resist pattern 5 by reflowing the resist using an organic solvent, generation of wrinkles can be prevented in patterning of a multilayer thin film pattern of three or more layers using one resist pattern 5. it can. That is, a multilayer thin film pattern is formed in a staircase pattern. In particular, this embodiment is suitable when the etching selectivity between the first transparent conductive film 2 and the second transparent conductive film 4 is low. Further, it is possible to pattern a multilayer thin film pattern of three or more layers using one resist pattern 5. Therefore, a multilayer thin film pattern having a desired cross-sectional shape can be easily obtained.

実施の形態２．
次に、本実施の形態２に係る多層薄膜パターンの製造方法について説明する。本実施の形態では、レジストパターン５の変形方法が実施の形態１と異なり、それ以外の製造工程については実施の形態１と同様であるため説明を省略する。 Embodiment 2. FIG.
Next, the manufacturing method of the multilayer thin film pattern which concerns on this Embodiment 2 is demonstrated. In the present embodiment, the method for deforming the resist pattern 5 is different from that in the first embodiment, and the other manufacturing steps are the same as those in the first embodiment, so that the description thereof is omitted.

第２の透明導電性膜４をエッチングした後、図３（ｃ）において、ＲＥＬＡＣＳ（Resolution Enhancement Lithography Assisted by Chemical Shrink）によるレジストサイズの拡大により、レジストパターン５が第２の透明導電性膜４の側壁を覆うようレジストパターン５全体を変形する。具体的には、レジストパターン５の上にＲＥＬＡＣＳ材料を塗布し、加熱する。これにより、レジストパターン５の酸成分が拡散してＲＥＬＡＣＳ材料と架橋反応を起こす。すなわち、レジストパターン５近傍のＲＥＬＡＣＳ材料が変化してレジストパターン５の表面に付着し、熱硬化した樹脂層が形成される。その後、未付着部のＲＥＬＡＣＳ材料は、現像または洗浄等により除去される。これにより、第２の透明導電性膜４の側壁を覆うように、レジストパターン５にＲＥＬＡＣＳ材料が付着し、レジストパターン５全体が拡大する。   After the second transparent conductive film 4 is etched, in FIG. 3C, the resist pattern 5 of the second transparent conductive film 4 is formed by increasing the resist size by RELACS (Resolution Enhancement Lithography Assisted by Chemical Shrink). The entire resist pattern 5 is deformed so as to cover the side wall. Specifically, a RELACS material is applied on the resist pattern 5 and heated. Thereby, the acid component of the resist pattern 5 is diffused to cause a crosslinking reaction with the RELACS material. That is, the RELACS material in the vicinity of the resist pattern 5 changes and adheres to the surface of the resist pattern 5 to form a thermoset resin layer. Thereafter, the RELACS material in the non-adhered portion is removed by development or washing. Thereby, the RELACS material adheres to the resist pattern 5 so as to cover the side wall of the second transparent conductive film 4, and the entire resist pattern 5 is enlarged.

ＲＥＬＡＣＳ材料に加える熱の温度は１００〜１２０℃程度であるが、この温度を調節することによってレジストパターン５に付着する膜の厚さを制御することができ、０．５〜１μｍ程度のレジストパターン５寸法の拡大が可能である。第２の透明導電性膜４の膜厚は０．００５〜０．０１μｍ程度であるため、第２の透明導電性膜４全体がレジストパターン５およびそれに付着したＲＥＬＡＣＳ材料により十分保護される。このＲＥＬＡＣＳ材料を用いたレジストの変形については、1998IEDM p.333〜, 0.1μm Level Contact Hole Pattern Formation with KrF Lithography by Resolution Enhancement Lithography Assisted by Chemical Shrink(RELACS), T. Toyoshima et. al.に示されている。   The temperature of heat applied to the RELACS material is about 100 to 120 ° C. By adjusting this temperature, the thickness of the film attached to the resist pattern 5 can be controlled, and the resist pattern of about 0.5 to 1 μm. Five dimensions can be enlarged. Since the film thickness of the second transparent conductive film 4 is about 0.005 to 0.01 μm, the entire second transparent conductive film 4 is sufficiently protected by the resist pattern 5 and the RELACS material attached thereto. Resist deformation using this RELACS material is described in 1998 IEDM p.333-, 0.1 μm Level Contact Hole Pattern Formation with KrF Lithography by Resolution Enhancement Lithography Assisted by Chemical Shrink (RELACS), T. Toyoshima et.al. ing.

また、図３（ｅ）においても同様に、ＲＥＬＡＣＳによるレジストサイズの拡大により、レジストパターン５が金属膜３の側壁を覆うようレジストパターン５全体を変形する。   Similarly, in FIG. 3E, the entire resist pattern 5 is deformed so that the resist pattern 5 covers the side wall of the metal film 3 by enlarging the resist size by RELACS.

以上のように、本実施の形態では、第２の透明導電性膜４のエッチング処理後、ＲＥＬＡＣＳによるレジストサイズの拡大によりレジストパターン５を変形させる。これにより、実施の形態１と同様に、一つのレジストパターン５を用いた第２の透明導電性膜４および金属膜３のパターニングにおいて、第２の透明導電性膜４が金属膜３の端面より突出することなく、庇の発生を防止できる。また、一つのレジストパターン５を用いて２層以上の多層薄膜パターンのパターニングができる。従って、簡便に所望の断面形状の多層薄膜パターンを得ることができる。   As described above, in the present embodiment, after etching the second transparent conductive film 4, the resist pattern 5 is deformed by enlarging the resist size by RELACS. Thus, as in the first embodiment, in patterning the second transparent conductive film 4 and the metal film 3 using one resist pattern 5, the second transparent conductive film 4 is moved from the end face of the metal film 3. Generation of wrinkles can be prevented without protruding. Further, it is possible to pattern a multilayer thin film pattern of two or more layers using one resist pattern 5. Therefore, a multilayer thin film pattern having a desired cross-sectional shape can be easily obtained.

さらに、本実施の形態では、金属膜３のエッチング後、再度ＲＥＬＡＣＳによるレジストサイズの拡大によりレジストパターン５を金属膜３の側壁を覆うように変形させ、金属膜３の下に形成された第１の透明導電性膜２をエッチングする。これにより、実施の形態１と同様に、第１の透明導電性膜２が金属膜３の端面より突出することなく、庇の発生を防止できる。すなわち、ＲＥＬＡＣＳによるレジストサイズの拡大によるレジストパターン５の変形とエッチングを繰り返すことにより、実施の形態１と同様の効果を奏し、一つのレジストパターン５を用いた３層以上の多層薄膜パターンのパターニングにおいて、庇の発生を防止することができる。特に、第１の透明導電性膜２と第２の透明導電性膜４とのエッチング選択比が低い場合に本実施の形態は好適である。また、一つのレジストパターン５を用いて３層以上の多層薄膜パターンのパターニングができる。   Furthermore, in the present embodiment, after etching the metal film 3, the resist pattern 5 is deformed so as to cover the side wall of the metal film 3 again by enlarging the resist size by RELACS, and the first film formed under the metal film 3 is formed. The transparent conductive film 2 is etched. Thereby, like the first embodiment, the first transparent conductive film 2 can be prevented from protruding from the end face of the metal film 3 and the generation of wrinkles can be prevented. That is, by repeating the deformation and etching of the resist pattern 5 by enlarging the resist size by RELACS, the same effect as in the first embodiment is obtained, and in the patterning of a multilayer thin film pattern of three or more layers using one resist pattern 5 , Generation of wrinkles can be prevented. In particular, this embodiment is suitable when the etching selectivity between the first transparent conductive film 2 and the second transparent conductive film 4 is low. Further, it is possible to pattern a multilayer thin film pattern of three or more layers using one resist pattern 5.

実施の形態３．
次に、図４を用いて、本実施の形態３に係る多層薄膜パターンの製造方法について説明する。半透過型液晶表示装置の画素電極の製造方法において、透過電極および反射電極の形成に際し、グレートーンマスクやハーフトーンマスクによる多段階露光（複数階調露光）技術を用いることがある。この複数階調露光を用いた写真製版により、画素電極の透過領域には膜厚の厚いレジストパターン５ａ、反射領域には膜厚の薄いレジストパターン５ｂを同時に形成することができる。レジストパターン５の膜厚差を利用して、透過電極および反射電極を形成する。本実施の形態では、この複数階調露光を用いた写真製版により透過電極および反射電極を形成する際に、本発明の多層薄膜パターンの製造方法を適用する例について説明する。 Embodiment 3 FIG.
Next, the manufacturing method of the multilayer thin film pattern which concerns on this Embodiment 3 is demonstrated using FIG. In a method for manufacturing a pixel electrode of a transflective liquid crystal display device, a multi-stage exposure (multi-tone exposure) technique using a gray tone mask or a half tone mask may be used when forming a transmissive electrode and a reflective electrode. By this photoengraving using multi-tone exposure, a thick resist pattern 5a can be simultaneously formed in the transmission region of the pixel electrode, and a thin resist pattern 5b can be simultaneously formed in the reflection region. A transmission electrode and a reflection electrode are formed by utilizing the film thickness difference of the resist pattern 5. In the present embodiment, an example in which the method for producing a multilayer thin film pattern of the present invention is applied when forming a transmissive electrode and a reflective electrode by photolithography using multi-tone exposure will be described.

図４は、本実施の形態３に係る多層薄膜パターンの製造工程を模式的に示した断面図である。図４において、図３と同じ構成部分については同一の符号を付し、差異について説明する。まず始めに、図３と同様に図４では、有機平坦化膜などの層間絶縁膜１が、図２で示したようにＴＦＴ２０、走査信号線１３および表示信号線１４の上部に形成されている図４では、層間絶縁膜１の下を省略して記載している。図４（ａ）では、この層間絶縁膜１上に、第１の透明導電性膜２、反射電極となる金属膜３、焼き付き防止のための第２の透明導電性膜４をそれぞれ順に堆積する。そして、第２の透明導電性膜４の上に、所望の平面形状のレジストパターン５を写真製版によって形成する。ここでは、グレートーンマスク等を用いて、反射領域８におけるレジストパターン５ａの膜厚が透過領域９のレジストパターン５ｂよりも厚くなるように形成する。すなわち、膜厚差を有するレジストパターン５の厚膜部がレジストパターン５ａとなり、薄膜部がレジストパターン５ｂとなる。   FIG. 4 is a cross-sectional view schematically showing the manufacturing process of the multilayer thin film pattern according to the third embodiment. 4, the same components as those in FIG. 3 are denoted by the same reference numerals, and differences will be described. First, like FIG. 3, in FIG. 4, the interlayer insulating film 1 such as an organic planarizing film is formed on the TFT 20, the scanning signal line 13 and the display signal line 14 as shown in FIG. In FIG. 4, the illustration below the interlayer insulating film 1 is omitted. In FIG. 4A, on the interlayer insulating film 1, a first transparent conductive film 2, a metal film 3 serving as a reflective electrode, and a second transparent conductive film 4 for preventing burn-in are sequentially deposited. . Then, a resist pattern 5 having a desired planar shape is formed on the second transparent conductive film 4 by photolithography. Here, a gray-tone mask or the like is used so that the resist pattern 5a in the reflective region 8 is thicker than the resist pattern 5b in the transmissive region 9. That is, the thick film portion of the resist pattern 5 having a difference in film thickness becomes the resist pattern 5a, and the thin film portion becomes the resist pattern 5b.

次に、図４（ｂ）において、第２の透明導電性膜４、金属膜３、及び第１の透明導電性膜２を一括でエッチングする。あるいは、第２の透明導電性膜４、金属膜３、及び第１の透明導電性膜２を個々にエッチングしてもよい。この場合、それぞれを選択的にエッチングするエッチング液を用い、上層から順にレジストパターン５の形状に合わせたパターニングをする。   Next, in FIG. 4B, the second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 are etched together. Alternatively, the second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 may be etched individually. In this case, patterning is performed in accordance with the shape of the resist pattern 5 in order from the upper layer using an etching solution for selectively etching each of them.

そして、図４（ｃ）のように、レジストパターン５が画素電極の透過領域９において除去され反射領域８のみに残るように、レジストパターン５のアッシングを行う。例えば、酸素プラズマ中でアッシングを行う。透過領域９において第２の透明導電性膜４の表面が露出するまでレジストを除去すると、レジストパターン５ｃは反射領域８を覆う形状となる。これにより、薄膜部のレジストパターン５ｂは除去され、厚膜部のレジストパターン５ａは薄くなるが、レジストパターン５ｃとして残存する。このアッシングによって、レジストパターン５ｃは第２の透明導電性膜４の側壁から後退する。その後、第２の透明導電性膜４を等方性のエッチングにより選択的にパターニングする。等方性のエッチングを用いることで、第２の透明導電性膜４はレジストパターン５ｃの外形よりも小さくなり、図４（ｄ）に示されるようにサイドエッチされる。このとき、第２の透明導電性膜４のレジストパターン５ｃ端面からの後退量４２が、後述する金属膜３の後退量以上であることが好ましい。ここでは目安として、後退量４２が金属膜３の膜厚の約２倍以上となるまで第２の透明導電性膜４のエッチングを行う。   Then, as shown in FIG. 4C, ashing of the resist pattern 5 is performed so that the resist pattern 5 is removed in the transmissive region 9 of the pixel electrode and remains only in the reflective region 8. For example, ashing is performed in oxygen plasma. When the resist is removed until the surface of the second transparent conductive film 4 is exposed in the transmissive region 9, the resist pattern 5 c has a shape covering the reflective region 8. As a result, the resist pattern 5b in the thin film portion is removed and the resist pattern 5a in the thick film portion becomes thin, but remains as the resist pattern 5c. By this ashing, the resist pattern 5 c is retreated from the side wall of the second transparent conductive film 4. Thereafter, the second transparent conductive film 4 is selectively patterned by isotropic etching. By using isotropic etching, the second transparent conductive film 4 becomes smaller than the outer shape of the resist pattern 5c and is side-etched as shown in FIG. At this time, it is preferable that the retreat amount 42 of the second transparent conductive film 4 from the end face of the resist pattern 5c is equal to or greater than the retreat amount of the metal film 3 described later. Here, as a guide, the second transparent conductive film 4 is etched until the receding amount 42 is about twice or more the film thickness of the metal film 3.

次に、実施の形態１と同じように、有機溶媒を使ったレジストのリフローにより、レジストパターン５ｃが第２の透明導電性膜４の側壁を覆うようレジストパターン５ｃを変形する。これにより、図４（ｅ）に示されるように、第２の透明導電性膜４全体がレジストパターン５ｃにより保護される。このとき、金属膜３および第１の透明導電性膜２の側壁はレジストパターン５ｃによって覆われておらず、露出している。   Next, as in the first embodiment, the resist pattern 5c is deformed so that the resist pattern 5c covers the side wall of the second transparent conductive film 4 by reflowing the resist using an organic solvent. As a result, as shown in FIG. 4E, the entire second transparent conductive film 4 is protected by the resist pattern 5c. At this time, the side walls of the metal film 3 and the first transparent conductive film 2 are not covered with the resist pattern 5c but are exposed.

その後、図４（ｆ）において、金属膜３を選択的に等方性エッチングする。例えば、ウェットエッチングを用いることができる。このとき、金属膜３が少しでも残留すると製品性能に悪影響を及ぼすので、金属膜３について十分なオーバーエッチングを行う必要がある。そのため、エッチングのばらつきや面内均一性を考慮して、金属膜３の膜厚の約１．５〜２倍に相当するエッチング処理を行う。これにより、金属膜３のレジストパターン５ｃ端面からの後退量（サイドエッチ量）３２は、金属膜３の膜厚の１．５〜２倍程度となる。すなわち、先の第２の透明導電性膜４の後退量４２よりも金属膜３の後退量３２のほうが小さくなる。したがって、金属膜３のエッチング処理中に第２の透明導電性膜４の下表面が露出されることなく、第２の透明導電性膜４による庇が発生しない。   Thereafter, in FIG. 4F, the metal film 3 is selectively isotropically etched. For example, wet etching can be used. At this time, if the metal film 3 remains even a little, the product performance is adversely affected, so that the metal film 3 needs to be sufficiently over-etched. Therefore, an etching process corresponding to about 1.5 to 2 times the thickness of the metal film 3 is performed in consideration of etching variation and in-plane uniformity. As a result, the retreat amount (side etch amount) 32 of the metal film 3 from the end face of the resist pattern 5 c is about 1.5 to 2 times the film thickness of the metal film 3. That is, the retreat amount 32 of the metal film 3 is smaller than the retreat amount 42 of the second transparent conductive film 4. Therefore, the lower surface of the second transparent conductive film 4 is not exposed during the etching process of the metal film 3, and wrinkles due to the second transparent conductive film 4 do not occur.

最後に、レジストパターン５ｃを除去すると、図４（ｇ）に示すように庇の発生のない多層薄膜パターンが得られる。すなわち、多層薄膜パターンが階段状に形成される。   Finally, when the resist pattern 5c is removed, a multilayer thin film pattern free from wrinkles is obtained as shown in FIG. That is, a multilayer thin film pattern is formed in a staircase pattern.

以上のように、本実施の形態では、複数階調露光を用いた写真製版により透過電極および反射電極を形成する。このとき、焼き付き防止のための第２の透明導電性膜４を等方性エッチングにより、後退量４２が反射電極となる金属膜３の膜厚の２倍以上となるまで選択的にエッチングする。そして、有機溶媒を使ったレジストのリフローによりレジストパターン５ｃを第２の透明導電性膜４の側壁を覆うように変形させた後、金属膜３をエッチングする。これにより、一つのレジストパターン５ｃを用いた第２の透明導電性膜４および金属膜３のパターニングにおいて、第２の透明導電性膜４が金属膜３の端面より突出することなく、庇の発生を防止できる。従って、簡便に所望の断面形状の多層薄膜パターンを得ることができる。また、有機溶媒を使ったレジストのリフローを用いることにより、短時間のうちにレジストパターン５ｃを大幅に変形させることが可能である。   As described above, in this embodiment, the transmissive electrode and the reflective electrode are formed by photolithography using multi-tone exposure. At this time, the second transparent conductive film 4 for preventing burn-in is selectively etched by isotropic etching until the receding amount 42 becomes twice or more the film thickness of the metal film 3 serving as the reflective electrode. Then, after the resist pattern 5c is deformed so as to cover the side wall of the second transparent conductive film 4 by reflowing the resist using an organic solvent, the metal film 3 is etched. Thereby, in the patterning of the second transparent conductive film 4 and the metal film 3 using one resist pattern 5c, the second transparent conductive film 4 does not protrude from the end face of the metal film 3, and the generation of wrinkles Can be prevented. Therefore, a multilayer thin film pattern having a desired cross-sectional shape can be easily obtained. Further, by using resist reflow using an organic solvent, the resist pattern 5c can be greatly deformed in a short time.

なお、本実施の形態では、レジストパターン５を変形させる工程において有機溶媒を使ったレジストのリフローを用いてレジストパターン５を変形させる場合について例示的に説明をしたが、実施の形態２と同様に、ＲＥＬＡＣＳによるレジストサイズの拡大によりレジストパターン５を変形させることも可能である。これにより、実施の形態３と同様の効果が得られ、一つのレジストパターン５パターンを用いた多層薄膜パターンの形成において、庇の発生を防止することができる。   In the present embodiment, the case where the resist pattern 5 is deformed by using resist reflow using an organic solvent in the step of deforming the resist pattern 5 has been described as an example. It is also possible to deform the resist pattern 5 by enlarging the resist size by RELACS. As a result, the same effect as in the third embodiment can be obtained, and generation of wrinkles can be prevented in the formation of the multilayer thin film pattern using one resist pattern 5 pattern.

実施の形態４．
本実施の形態４に係る多層薄膜パターンの製造方法について、図５を用いて、説明する。本実施の形態は、実施の形態３と同様に、この複数階調露光を用いた写真製版により透過電極および反射電極を形成する際に、本発明の多層薄膜パターンの製造方法を適用する別の適用例について示している。本実施の形態では、一部の工程が実施の形態３と異なり、それ以外の工程については実施の形態３と同様であるため説明を省略する。すなわち、本実施の形態４では、実施の形態３の図４（ｂ）に相当する工程において、実施の形態３と異なる方法を用いる。 Embodiment 4 FIG.
The manufacturing method of the multilayer thin film pattern which concerns on this Embodiment 4 is demonstrated using FIG. In the present embodiment, similar to the third embodiment, when the transmissive electrode and the reflective electrode are formed by photolithography using this multi-tone exposure, another method of applying the multilayer thin film pattern manufacturing method of the present invention is applied. An application example is shown. In the present embodiment, some steps are different from those in the third embodiment, and the other steps are the same as those in the third embodiment, and thus description thereof is omitted. That is, in the fourth embodiment, a method different from that of the third embodiment is used in the process corresponding to FIG. 4B of the third embodiment.

図５は、本実施の形態４に係る多層薄膜パターンの製造工程を模式的に示した断面図である。まず始めに、図４と同様に図５において、有機平坦化膜などの層間絶縁膜１が、図２で示したようにＴＦＴ２０、走査信号線１３および表示信号線１４の上部に形成されている。図５では、層間絶縁膜１の下を省略して記載している。図５（ａ）では、図４（ａ）と同様、この層間絶縁膜１上に、第１の透明導電性膜２、反射電極となる金属膜３、焼き付き防止のための第２の透明導電性膜４をそれぞれ順に堆積し、さらにその上に所望の平面形状のレジストパターン５を写真製版によって形成する。グレートーンマスク等を用いて、反射領域８におけるレジストパターン５ａの膜厚が透過領域９のレジストパターン５ｂよりも厚くなるようにレジストパターン５を形成する。   FIG. 5 is a cross-sectional view schematically showing the manufacturing process of the multilayer thin film pattern according to the fourth embodiment. First, in FIG. 5 as in FIG. 4, an interlayer insulating film 1 such as an organic planarizing film is formed above the TFT 20, the scanning signal line 13 and the display signal line 14 as shown in FIG. . In FIG. 5, the illustration below the interlayer insulating film 1 is omitted. In FIG. 5A, as in FIG. 4A, a first transparent conductive film 2, a metal film 3 serving as a reflective electrode, and a second transparent conductive film for preventing burn-in are formed on the interlayer insulating film 1. Each of the conductive films 4 is sequentially deposited, and a resist pattern 5 having a desired planar shape is formed thereon by photolithography. Using a gray tone mask or the like, the resist pattern 5 is formed so that the film thickness of the resist pattern 5a in the reflective region 8 is thicker than the resist pattern 5b in the transmissive region 9.

次に、図５（ｂ）において、第２の透明導電性膜４に対して選択的に等方性のエッチングを行う。例えば、ウェットエッチングを用いることができる。ここで、第２の透明導電性膜４のレジストパターン５端面からの後退量４３が後述する金属膜３の後退量以上であることが好ましく、例えば目安として後退量４３が金属膜３の膜厚の約２倍以上となるまで第２の透明導電性膜４のエッチングを行う。これにより、第２の透明導電性膜４の一部が除去され、レジストパターン５の外側において金属膜３が露出する。そして、実施の形態１と同じように、有機溶媒を使ったレジストのリフローにより、レジストパターン５が第２の透明導電性膜４の側壁を覆うようレジストパターン５を変形する。これにより、図５（ｃ）に示されるように、第２の透明導電性膜４全体がレジストパターン５により保護される。   Next, in FIG. 5B, isotropic etching is selectively performed on the second transparent conductive film 4. For example, wet etching can be used. Here, it is preferable that the retraction amount 43 from the end face of the resist pattern 5 of the second transparent conductive film 4 is equal to or more than the retraction amount of the metal film 3 to be described later. The second transparent conductive film 4 is etched until it becomes about twice or more of the above. Thereby, a part of the second transparent conductive film 4 is removed, and the metal film 3 is exposed outside the resist pattern 5. As in the first embodiment, the resist pattern 5 is deformed so that the resist pattern 5 covers the side wall of the second transparent conductive film 4 by reflowing the resist using an organic solvent. Thereby, as shown in FIG. 5C, the entire second transparent conductive film 4 is protected by the resist pattern 5.

その後、図５（ｄ）では、金属膜３を選択的に等方性エッチングする。例えば、ウェットエッチングを用いることができる。このとき、金属膜３の膜厚の約１．５〜２倍に相当する十分なエッチングを行っても、金属膜３のレジストパターン５端面からの後退量３３は、先の第２の透明導電性膜４の後退量４３よりも少なくなる。金属膜３のエッチング後、さらに、有機溶媒を使ったレジストのリフローによりレジストパターン５を金属膜３の側壁を覆うように再度変形させる。これにより、第２の透明導電性膜４および金属膜３の全体がレジストパターン５により保護される。そして、第１の透明導電性膜２にエッチング処理を施し、第１の透明導電性膜２のレジストパターン５からの後退量２３が先の金属膜３の後退量３３より少なくなるようにエッチングを行う。   Thereafter, in FIG. 5D, the metal film 3 is selectively isotropically etched. For example, wet etching can be used. At this time, even if sufficient etching corresponding to about 1.5 to 2 times the film thickness of the metal film 3 is performed, the receding amount 33 from the end face of the resist pattern 5 of the metal film 3 is the second transparent conductive material. This is less than the retreat amount 43 of the conductive film 4. After the etching of the metal film 3, the resist pattern 5 is deformed again so as to cover the side wall of the metal film 3 by reflowing the resist using an organic solvent. Thereby, the entire second transparent conductive film 4 and the metal film 3 are protected by the resist pattern 5. Then, the first transparent conductive film 2 is subjected to an etching process, and etching is performed so that the amount of receding 23 of the first transparent conductive film 2 from the resist pattern 5 is smaller than the amount of receding 33 of the previous metal film 3. Do.

なお、図５（ｄ）の工程では、金属膜３のエッチング後、金属膜３の側壁を覆うようにレジストパターン５を変形させてから第１の透明導電性膜２のエッチングを行ったが、レジストパターン５の変形を行わず、そのまま第１の透明導電性膜２のエッチングを行うことも可能である。例えば、金属膜３と第１の透明導電性膜２のエッチングに、ドライエッチなどを用いて一括にエッチングしてもよい。   5D, after etching the metal film 3, the first transparent conductive film 2 was etched after the resist pattern 5 was deformed so as to cover the side wall of the metal film 3. It is also possible to etch the first transparent conductive film 2 as it is without modifying the resist pattern 5. For example, the metal film 3 and the first transparent conductive film 2 may be etched in a lump using dry etching or the like.

このようにして、上層の膜の端面が下層の膜の端面よりも内側に形成され、上層の膜が突出しない形状にパターニングされる。その後、図５（ｅ）以降の工程については、図４（ｃ）〜（ｇ）示す実施の形態３と同様である。すなわち、図５（ｅ）では、レジストパターン５をアッシングして、透過領域９の第２の透明導電性膜４を露出する。そして、図５（ｆ）〜（ｈ）に示すように、第２の透明導電性膜４及び金属膜３のエッチングを行う。最後にレジストパターン５ｃを除去すると、図５（ｉ）に示すように庇の発生のない多層薄膜パターンが得られる。すなわち、多層薄膜パターンが階段状に形成される。   In this way, the end face of the upper layer film is formed inside the end face of the lower layer film, and the upper layer film is patterned so as not to protrude. Thereafter, the steps after FIG. 5E are the same as those in the third embodiment shown in FIGS. That is, in FIG. 5E, the resist pattern 5 is ashed to expose the second transparent conductive film 4 in the transmissive region 9. Then, as shown in FIGS. 5F to 5H, the second transparent conductive film 4 and the metal film 3 are etched. Finally, when the resist pattern 5c is removed, a multilayer thin film pattern free from wrinkles is obtained as shown in FIG. 5 (i). That is, a multilayer thin film pattern is formed in a staircase pattern.

以上のように、本実施の形態では、実施の形態３の図４（ｂ）に相当する工程においても上層である第２の透明導電性膜４の側壁をレジストパターン５の変形により保護する。すなわち、第２の透明導電性膜４のエッチング後に下層の膜をエッチングする場合は、第２の透明導電性膜４の側壁がレジストパターン５によって覆われた状態にする。これにより、庇形状をさらに確実に抑制することができる。従って、簡便に所望の断面形状の多層薄膜パターンを得ることができる。特に、第１の透明導電性膜２と第２の透明導電性膜４とのエッチング選択比が低い場合に本実施の形態は好適である。   As described above, in the present embodiment, the sidewall of the second transparent conductive film 4 that is the upper layer is protected by the deformation of the resist pattern 5 even in the process corresponding to FIG. 4B of the third embodiment. That is, when the lower film is etched after the second transparent conductive film 4 is etched, the side wall of the second transparent conductive film 4 is covered with the resist pattern 5. As a result, the shape of the ridge can be more reliably suppressed. Therefore, a multilayer thin film pattern having a desired cross-sectional shape can be easily obtained. In particular, this embodiment is suitable when the etching selectivity between the first transparent conductive film 2 and the second transparent conductive film 4 is low.

なお、本実施の形態では、レジストパターン５を変形させる工程において有機溶媒を使ったレジストのリフローを用いてレジストパターン５を変形させる場合について例示的に説明をしたが、実施の形態２と同様に、ＲＥＬＡＣＳによるレジストサイズの拡大によりレジストパターン５を変形させることも可能である。これにより、実施の形態４と同様の効果が得られ、一つのレジストパターン５パターンを用いた多層薄膜パターンの形成において、庇の発生を防止することができる。   In the present embodiment, the case where the resist pattern 5 is deformed by using resist reflow using an organic solvent in the step of deforming the resist pattern 5 has been described as an example. It is also possible to deform the resist pattern 5 by enlarging the resist size by RELACS. As a result, the same effect as in the fourth embodiment can be obtained, and generation of wrinkles can be prevented in the formation of the multilayer thin film pattern using one resist pattern 5 pattern.

実施の形態５．
本実施の形態５に係る多層薄膜パターンの製造方法について、図６を用いて、説明する。本実施の形態は、実施の形態３、４と同様に、複数階調露光を用いた写真製版により透過電極および反射電極を形成する際に、本発明の多層薄膜パターンの製造方法を適用する別の適用例について示している。 Embodiment 5. FIG.
The manufacturing method of the multilayer thin film pattern which concerns on this Embodiment 5 is demonstrated using FIG. In the present embodiment, similar to the third and fourth embodiments, when the transmissive electrode and the reflective electrode are formed by photolithography using multi-tone exposure, the method for producing the multilayer thin film pattern of the present invention is applied. An application example is shown.

図６は、本実施の形態５に係る多層薄膜パターンの製造工程を模式的に示した断面図である。図６において、図４及び図５と同じ構成部分については同一の符号を付し、差異について説明する。まず始めに、図４及び図５と同様に図６では、有機平坦化膜などの層間絶縁膜１が、図２で示したようにＴＦＴ２０、走査信号線１３および表示信号線１４の上部に形成されている。図６では、層間絶縁膜１の下を省略して記載している。本実施の形態では、図６（ａ）において、この層間絶縁膜１上に、透過電極となる第１の透明導電性膜２、反射電極となる金属膜３をそれぞれ順に堆積する。そして、金属膜３の上に、所望の平面形状のレジストパターン５を写真製版によって形成する。ここでは、複数階調露光技術を用いて、反射領域８におけるレジストパターン５ａの膜厚が透過領域９のレジストパターン５ｂよりも厚くなるように形成する。これにより、膜厚差を有するレジストパターン５が金属膜３の上に形成される。   FIG. 6 is a cross-sectional view schematically showing the manufacturing process of the multilayer thin film pattern according to the fifth embodiment. In FIG. 6, the same components as those in FIGS. 4 and 5 are denoted by the same reference numerals, and differences will be described. First, as in FIGS. 4 and 5, in FIG. 6, an interlayer insulating film 1 such as an organic planarizing film is formed on the TFT 20, the scanning signal line 13 and the display signal line 14 as shown in FIG. 2. Has been. In FIG. 6, the illustration below the interlayer insulating film 1 is omitted. In the present embodiment, in FIG. 6A, a first transparent conductive film 2 serving as a transmissive electrode and a metal film 3 serving as a reflective electrode are sequentially deposited on the interlayer insulating film 1. Then, a resist pattern 5 having a desired planar shape is formed on the metal film 3 by photolithography. Here, the multi-tone exposure technique is used so that the resist pattern 5a in the reflective region 8 is thicker than the resist pattern 5b in the transmissive region 9. Thereby, a resist pattern 5 having a film thickness difference is formed on the metal film 3.

次に、図６（ｂ）では、レジストパターン５を介して、金属膜３及び第１の透明導電性膜２をエッチングする。このとき、後述するアッシングにおいて異常放電を防止するため、第１の透明導電性膜２までエッチングしておく。すなわち、レジストパターン５の設けられない領域において層間絶縁膜１が露出するように、金属膜３とともに第１の透明導電性膜２を除去しておく。ここでは、金属膜３と第１の透明導電性膜２を別々に順次エッチングしてもよく、また一括でエッチングしてもよい。金属膜３及び第１の透明導電性膜２のエッチングを一括で行う場合は、工程数が削減されるので、生産性を向上することができる。これにより、金属膜３及び第１の透明導電性膜２が、レジストパターン５の下のみに残存するようにパターニングされる。   Next, in FIG. 6B, the metal film 3 and the first transparent conductive film 2 are etched through the resist pattern 5. At this time, the first transparent conductive film 2 is etched in order to prevent abnormal discharge in ashing described later. That is, the first transparent conductive film 2 is removed together with the metal film 3 so that the interlayer insulating film 1 is exposed in a region where the resist pattern 5 is not provided. Here, the metal film 3 and the first transparent conductive film 2 may be etched separately and sequentially, or may be etched together. When the etching of the metal film 3 and the first transparent conductive film 2 is performed at a time, the number of processes is reduced, so that productivity can be improved. As a result, the metal film 3 and the first transparent conductive film 2 are patterned so as to remain only under the resist pattern 5.

そして、図６（ｃ）のように、レジストパターン５が画素電極の透過領域９において除去され反射領域８のみに残るように、レジストパターン５のアッシングを行う。酸素雰囲気中でプラズマ処理を行い、アッシングをする。このとき、本実施の形態では、第１の透明導電性膜２が表面に露出していない。すなわち、アッシング開始時では第１の透明導電性膜２の全体がレジストパターン５に覆われていて、アッシング中に異常放電などの不具合を防止することができる。透過領域９において金属膜３の表面が露出するまでレジストを除去すると、レジストパターン５ｃは反射領域８を覆う形状となる。これにより、薄膜部のレジストパターン５ｂは除去され、厚膜部のレジストパターン５ａは薄くなるが、レジストパターン５ｃとして残存する。このアッシングによって、レジストパターン５ｃは金属膜３の側壁から後退する。   Then, as shown in FIG. 6C, ashing of the resist pattern 5 is performed so that the resist pattern 5 is removed in the transmissive region 9 of the pixel electrode and remains only in the reflective region 8. Ashing is performed by performing plasma treatment in an oxygen atmosphere. At this time, in the present embodiment, the first transparent conductive film 2 is not exposed on the surface. That is, the entire first transparent conductive film 2 is covered with the resist pattern 5 at the start of ashing, and problems such as abnormal discharge can be prevented during ashing. When the resist is removed until the surface of the metal film 3 is exposed in the transmissive region 9, the resist pattern 5 c has a shape covering the reflective region 8. As a result, the resist pattern 5b in the thin film portion is removed and the resist pattern 5a in the thick film portion becomes thin, but remains as the resist pattern 5c. By this ashing, the resist pattern 5c is retracted from the side wall of the metal film 3.

その後、レジストパターン５ｃを介して、金属膜３を選択的にエッチングする。これにより、透過領域９の金属膜３が除去される。最後に、レジストパターン５ｃを除去すると、図６（ｄ）に示すような階段状の多層薄膜パターンが得られる。   Thereafter, the metal film 3 is selectively etched through the resist pattern 5c. Thereby, the metal film 3 in the transmission region 9 is removed. Finally, when the resist pattern 5c is removed, a step-like multilayer thin film pattern as shown in FIG. 6D is obtained.

以上のように、本実施の形態では、複数階調露光を用いた写真製版により透過電極および反射電極を形成する。膜厚差を有するレジストパターン５のアッシング前に、層間絶縁膜１が露出するように第１の透明導電性膜２までエッチングして除去しておく。このような方法により、アッシング中、異常放電などの不具合が発生するのを防止することができ、簡便に所望の形状の多層薄膜パターンを得ることができる。また、透過電極領域及び反射電極領域のパターンを、１回の写真製版工程によって形成することができ、生産性が向上する。   As described above, in this embodiment, the transmissive electrode and the reflective electrode are formed by photolithography using multi-tone exposure. Before the ashing of the resist pattern 5 having a film thickness difference, the first transparent conductive film 2 is etched and removed so that the interlayer insulating film 1 is exposed. By such a method, it is possible to prevent occurrence of problems such as abnormal discharge during ashing, and a multilayer thin film pattern having a desired shape can be easily obtained. Moreover, the pattern of the transmissive electrode area | region and the reflective electrode area | region can be formed by one photolithography process, and productivity improves.

なお、本実施の形態は、実施の形態１〜４と組み合わせることが可能である。具体的には、図６（ｂ）において金属膜３及び第１の透明導電性膜２を別々にエッチングする場合は、次のように行ってもよい。膜厚差を有するレジストパターン５を介して金属膜３のエッチングをする。そして有機溶媒を使ったレジストのリフロー、又はＲＥＬＡＣＳによるレジストサイズの拡大により、レジストパターン５が金属膜３の側壁を覆うようにレジストパターンを変形させる。その後、第１の透明導電性膜２をエッチングする。このとき、第１の透明導電性膜２のレジストパターン５端面からの後退量が、金属膜３の後退量よりも少なくなるよう、第１の透明導電性膜２のエッチングを行う。これにより、さらに庇の発生も防止できる。また、本実施の形態では、第１の透明導電性膜２の上に金属膜３が積層された、２層の導電性薄膜からなる多層薄膜パターンを形成する場合について例示的に説明をしたが、それに限定されるものではない。層間絶縁膜１の上の導電性薄膜に、例えば絶縁膜が積層された多層薄膜パターンを形成する場合であってもよい。   Note that this embodiment can be combined with Embodiments 1 to 4. Specifically, when the metal film 3 and the first transparent conductive film 2 are separately etched in FIG. 6B, the following may be performed. The metal film 3 is etched through the resist pattern 5 having a film thickness difference. Then, the resist pattern is deformed so that the resist pattern 5 covers the side wall of the metal film 3 by reflowing the resist using an organic solvent or enlarging the resist size by RELACS. Thereafter, the first transparent conductive film 2 is etched. At this time, the first transparent conductive film 2 is etched so that the retreat amount of the first transparent conductive film 2 from the end face of the resist pattern 5 is smaller than the retreat amount of the metal film 3. This further prevents wrinkles. In the present embodiment, the case where a multilayer thin film pattern composed of two conductive thin films in which the metal film 3 is laminated on the first transparent conductive film 2 is described as an example. It is not limited to that. For example, a multilayer thin film pattern in which an insulating film is laminated may be formed on the conductive thin film on the interlayer insulating film 1.

実施の形態６．
本実施の形態６に係る多層薄膜パターンの製造方法について、図７を用いて、説明する。本実施の形態は、実施の形態３〜５と同様に、複数階調露光を用いた写真製版により透過電極および反射電極を形成する際に、本発明の多層薄膜パターンの製造方法を適用する別の適用例について示している。 Embodiment 6 FIG.
The manufacturing method of the multilayer thin film pattern which concerns on this Embodiment 6 is demonstrated using FIG. In the present embodiment, similar to the third to fifth embodiments, when the transmissive electrode and the reflective electrode are formed by photolithography using multi-tone exposure, the manufacturing method of the multilayer thin film pattern of the present invention is applied. An application example is shown.

図７は、本実施の形態６に係る多層薄膜パターンの製造工程を模式的に示した断面図である。図７において、図４〜図６と同じ構成部分については同一の符号を付し、差異について説明する。まず始めに、図４〜図６と同様に図７では、有機平坦化膜などの層間絶縁膜１が、図２で示したようにＴＦＴ２０、走査信号線１３および表示信号線１４の上部に形成されている。図７では、層間絶縁膜１の下を省略して記載している。本実施の形態では、図７（ａ）において、この層間絶縁膜１上に、透過電極となる第１の透明導電性膜２、反射電極となる金属膜３、焼き付き防止のための第２の透明導電性膜４をそれぞれ順に堆積する。そして、第２の透明導電性膜４の上に、所望の平面形状のレジストパターン５を写真製版によって形成する。複数階調露光技術を用いて、反射領域８におけるレジストパターン５ａの膜厚が透過領域９のレジストパターン５ｂよりも厚くなるように形成する。これにより、膜厚差を有するレジストパターン５が金属膜３の上に形成される。   FIG. 7 is a cross-sectional view schematically showing the manufacturing process of the multilayer thin film pattern according to the sixth embodiment. In FIG. 7, the same components as those in FIGS. 4 to 6 are denoted by the same reference numerals, and differences will be described. First, as in FIGS. 4 to 6, in FIG. 7, the interlayer insulating film 1 such as an organic planarizing film is formed on the TFT 20, the scanning signal line 13 and the display signal line 14 as shown in FIG. 2. Has been. In FIG. 7, the illustration below the interlayer insulating film 1 is omitted. In the present embodiment, in FIG. 7A, on the interlayer insulating film 1, a first transparent conductive film 2 serving as a transmissive electrode, a metal film 3 serving as a reflective electrode, and a second for preventing image sticking. Transparent conductive films 4 are sequentially deposited. Then, a resist pattern 5 having a desired planar shape is formed on the second transparent conductive film 4 by photolithography. Using the multi-tone exposure technique, the resist pattern 5a in the reflective region 8 is formed to be thicker than the resist pattern 5b in the transmissive region 9. Thereby, a resist pattern 5 having a film thickness difference is formed on the metal film 3.

次に、図７（ｂ）では、レジストパターン５を介して、第２の透明導電性膜４、金属膜３、及び第１の透明導電性膜２をエッチングする。このとき、後述するアッシングにおいて異常放電を防止するため、第１の透明導電性膜２までエッチングしておく。すなわち、レジストパターン５の設けられない領域において層間絶縁膜１が露出するように、第２の透明導電性膜４とともに金属膜３、第１の透明導電性膜２を除去しておく。ここでは、第２の透明導電性膜４と金属膜３と第１の透明導電性膜２とを別々に順次エッチングしてもよく、また一括でエッチングしてもよい。第２の透明導電性膜４、金属膜３、及び第１の透明導電性膜２のエッチングを一括で行う場合は、工程数が削減されるので、生産性を向上することができる。これにより、第２の透明導電性膜４、金属膜３、及び第１の透明導電性膜２が、レジストパターン５の下のみに残存するようにパターニングされる。   Next, in FIG. 7B, the second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 are etched through the resist pattern 5. At this time, the first transparent conductive film 2 is etched in order to prevent abnormal discharge in ashing described later. That is, the metal film 3 and the first transparent conductive film 2 are removed together with the second transparent conductive film 4 so that the interlayer insulating film 1 is exposed in a region where the resist pattern 5 is not provided. Here, the second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 may be etched separately and sequentially, or may be etched at once. When the etching of the second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 is performed at a time, the number of steps is reduced, so that productivity can be improved. Thus, the second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 are patterned so as to remain only under the resist pattern 5.

そして、図７（ｃ）のように、レジストパターン５が画素電極の透過領域９において除去され反射領域８のみに残るように、レジストパターン５のアッシングを行う。酸素雰囲気中でプラズマ処理を行い、アッシングをする。このとき、本実施の形態では、金属膜３及び第１の透明導電性膜２が表面に露出していない。すなわち、アッシング開始時では第１の透明導電性膜２の全体がレジストパターン５に覆われていて、アッシング中に異常放電などの不具合を防止することができる。透過領域９において第２の透明導電性膜４の表面が露出するまでレジストを除去すると、レジストパターン５ｃは反射領域８を覆う形状となる。これにより、薄膜部のレジストパターン５ｂは除去され、厚膜部のレジストパターン５ａは薄くなるが、レジストパターン５ｃとして残存する。このアッシングによって、レジストパターン５ｃは第２の透明導電性膜４の側壁から後退する。   Then, as shown in FIG. 7C, ashing of the resist pattern 5 is performed so that the resist pattern 5 is removed in the transmissive region 9 of the pixel electrode and remains only in the reflective region 8. Ashing is performed by performing plasma treatment in an oxygen atmosphere. At this time, in the present embodiment, the metal film 3 and the first transparent conductive film 2 are not exposed on the surface. That is, the entire first transparent conductive film 2 is covered with the resist pattern 5 at the start of ashing, and problems such as abnormal discharge can be prevented during ashing. When the resist is removed until the surface of the second transparent conductive film 4 is exposed in the transmissive region 9, the resist pattern 5 c has a shape covering the reflective region 8. As a result, the resist pattern 5b in the thin film portion is removed and the resist pattern 5a in the thick film portion becomes thin, but remains as the resist pattern 5c. By this ashing, the resist pattern 5 c is retreated from the side wall of the second transparent conductive film 4.

その後、レジストパターン５ｃを介して、第２の透明導電性膜４及び金属膜３を選択的にエッチングする。これにより、透過領域９の第２の透明導電性膜４及び金属膜３が除去される。最後に、レジストパターン５ｃを除去すると、図７（ｄ）に示すような階段状の多層薄膜パターンが得られる。   Thereafter, the second transparent conductive film 4 and the metal film 3 are selectively etched through the resist pattern 5c. As a result, the second transparent conductive film 4 and the metal film 3 in the transmission region 9 are removed. Finally, when the resist pattern 5c is removed, a step-like multilayer thin film pattern as shown in FIG. 7D is obtained.

以上のように、本実施の形態では、複数階調露光を用いた写真製版により透過電極および反射電極を形成する。膜厚差を有するレジストパターン５のアッシング前に、層間絶縁膜１が露出するように第１の透明導電性膜２までエッチングして除去しておく。このような方法により、アッシング中、異常放電などの不具合が発生するのを防止することでき、簡便に所望の形状多層薄膜パターンを得ることができる。また、透過電極領域及び反射電極領域のパターンを、１回の写真製版工程によって形成することができ、生産性が向上する。   As described above, in this embodiment, the transmissive electrode and the reflective electrode are formed by photolithography using multi-tone exposure. Before the ashing of the resist pattern 5 having a film thickness difference, the first transparent conductive film 2 is etched and removed so that the interlayer insulating film 1 is exposed. By such a method, it is possible to prevent the occurrence of problems such as abnormal discharge during ashing, and it is possible to easily obtain a desired shape multilayer thin film pattern. Moreover, the pattern of the transmissive electrode area | region and the reflective electrode area | region can be formed by one photolithography process, and productivity improves.

なお、本実施の形態は、実施の形態１〜４と組み合わせることが可能である。具体的には、図７（ｃ）においてアッシングを行った後、図７（ｄ）の代わりに実施の形態３の図４（ｄ）〜図４（ｇ）の方法を用いて第２の透明導電性膜４及び金属膜３をエッチングすることが可能である。また、図７（ａ）において膜厚差を有するレジストパターン５を形成した後、図７（ｂ）の代わりに実施の形態４の図５（ｂ）〜図５（ｄ）の方法を用いて第２の透明導電性膜４、金属膜３、及び第１の透明導電性膜２をエッチングしてもよい。これにより、さらに庇の発生も防止できる。また、本実施の形態では、第１の透明導電性膜２、金属膜３、及び第２の透明導電性膜４が順次積層された、３層の導電性薄膜からなる多層薄膜パターン３を形成する場合について例示的に説明をしたが、それに限定されるものではない。すなわち、層間絶縁膜１の上の導電性薄膜に、２層以上の薄膜が積層された多層薄膜パターンを形成する場合であればよい。導電性薄膜の上に形成される２層以上の薄膜は、絶縁膜であってもよい。   Note that this embodiment can be combined with Embodiments 1 to 4. Specifically, after ashing is performed in FIG. 7C, the second transparent is used by using the method of FIGS. 4D to 4G of Embodiment 3 instead of FIG. 7D. It is possible to etch the conductive film 4 and the metal film 3. Further, after forming resist pattern 5 having a difference in film thickness in FIG. 7 (a), the method of FIGS. 5 (b) to 5 (d) of the fourth embodiment is used instead of FIG. 7 (b). The second transparent conductive film 4, the metal film 3, and the first transparent conductive film 2 may be etched. This further prevents wrinkles. Further, in the present embodiment, a multilayer thin film pattern 3 composed of three layers of conductive thin films is formed in which the first transparent conductive film 2, the metal film 3, and the second transparent conductive film 4 are sequentially laminated. However, the present invention is not limited to this. That is, it is only necessary to form a multilayer thin film pattern in which two or more thin films are laminated on the conductive thin film on the interlayer insulating film 1. The thin film of two or more layers formed on the conductive thin film may be an insulating film.

実施の形態１〜６では、金属膜３はＡｌまたはＡｌを主とする合金からなる単層として例示的に説明をしたが、それに限らず、２種類以上の膜が積層されたものであってもよい。例えば、Ｃｒ，Ｍｏ，Ｗ，Ｔｉ，あるいはこれらを主な材料とする合金からなる層上に、Ａｌ，Ａｇ，あるいはこれらを主な材料とする合金を積層した構造の金属膜３とすることも可能である。金属膜３の上層側にＡｌ，Ａｇ，あるいはこれらを主な材料とする合金を用いることによって、反射の光学特性等が向上する。また、金属膜３の下層側にＣｒ，Ｍｏ，Ｗ，Ｔｉ，あるいはこれらを主な材料とする合金を用いることによって、金属膜３の下に形成された第１の透明導電性膜２との電気的接続が向上する。   In the first to sixth embodiments, the metal film 3 has been exemplarily described as a single layer made of Al or an alloy mainly containing Al. However, the present invention is not limited thereto, and two or more kinds of films are laminated. Also good. For example, the metal film 3 having a structure in which Al, Ag, or an alloy containing these as a main material is laminated on a layer made of Cr, Mo, W, Ti, or an alloy containing these as a main material may be used. Is possible. By using Al, Ag, or an alloy containing these as the main material on the upper layer side of the metal film 3, the optical characteristics of reflection are improved. Further, by using Cr, Mo, W, Ti, or an alloy mainly composed of these for the lower layer side of the metal film 3, the first transparent conductive film 2 formed under the metal film 3 Electrical connection is improved.

また、反射の光学特性を向上するため、反射領域８の層間絶縁膜１には凹凸を形成する場合がある。図４〜図７では、この層間絶縁膜１の凹凸は図示していない。   Further, in order to improve the optical characteristics of reflection, irregularities may be formed in the interlayer insulating film 1 in the reflection region 8. 4-7, the unevenness | corrugation of this interlayer insulation film 1 is not shown in figure.

本実施の形態では、多層薄膜パターン及び表示装置の好適な例として半透過型液晶表示装置の画素電極における反射電極および透過電極の製造方法を用いて説明したが、これに限らず、多層薄膜を形成する薄膜を種々変更することによって種々の多層薄膜パターン及び表示装置を構成することができる。例えば、ＴＦＴのソース電極およびドレイン電極を形成する金属膜と、その上に形成されたＩＴＯ等からなる透明導電性膜とを含む多層薄膜であってもよい。また、有機溶媒を使ったレジストのリフローと、ＲＥＬＡＣＳによるレジストサイズの拡大との両方を組み合わせて用いてもよい。すなわち、１度目を有機溶媒を使ったレジストのリフローによりレジストパターン５を変形し、２度目をＲＥＬＡＣＳによるレジストサイズの拡大によりレジストパターン５を変形してもよい。逆に、１度目をＲＥＬＡＣＳによるレジストサイズの拡大によりレジストパターン５を変形し、２度目を有機溶媒を使ったレジストのリフローによりレジストパターン５を変形することも可能である。   In this embodiment, the multilayer thin film pattern and the display device have been described using the method of manufacturing the reflective electrode and the transmissive electrode in the pixel electrode of the transflective liquid crystal display device as a suitable example. Various multilayer thin film patterns and display devices can be configured by variously changing the thin film to be formed. For example, it may be a multilayer thin film including a metal film that forms a source electrode and a drain electrode of a TFT and a transparent conductive film made of ITO or the like formed thereon. Moreover, you may use combining the reflow of the resist using an organic solvent, and the expansion of the resist size by RELACS. That is, the resist pattern 5 may be deformed by reflowing the resist using an organic solvent for the first time, and the resist pattern 5 may be deformed by increasing the resist size by RELACS for the second time. Conversely, it is possible to deform the resist pattern 5 by increasing the resist size by RELACS for the first time, and deform the resist pattern 5 by reflowing the resist using an organic solvent for the second time.

以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。   The above description describes the embodiment of the present invention, and the present invention is not limited to the above embodiment. Moreover, those skilled in the art can easily change, add, and convert each element of the above embodiment within the scope of the present invention.

本発明に係る液晶表示装置の電極基板の構成を示す図である。It is a figure which shows the structure of the electrode substrate of the liquid crystal display device which concerns on this invention. 本発明に係る半透過型液晶表示装置の画素構成を模式的に示した平面図及び断面図である。2A and 2B are a plan view and a cross-sectional view schematically showing a pixel configuration of a transflective liquid crystal display device according to the present invention. 実施の形態１に係る多層薄膜パターンの製造工程を模式的に示した図である。5 is a diagram schematically showing a manufacturing process of the multilayer thin film pattern according to Embodiment 1. FIG. 実施の形態３に係る多層薄膜パターンの製造工程を模式的に示した図である。It is the figure which showed typically the manufacturing process of the multilayer thin film pattern which concerns on Embodiment 3. FIG. 実施の形態４に係る多層薄膜パターンの製造工程を模式的に示した図である。It is the figure which showed typically the manufacturing process of the multilayer thin film pattern which concerns on Embodiment 4. FIG. 実施の形態５に係る多層薄膜パターンの製造工程を模式的に示した図である。It is the figure which showed typically the manufacturing process of the multilayer thin film pattern which concerns on Embodiment 5. FIG. 実施の形態６に係る多層薄膜パターンの製造工程を模式的に示した図である。It is the figure which showed typically the manufacturing process of the multilayer thin film pattern which concerns on Embodiment 6. FIG. 従来技術に係る多層薄膜パターンの製造工程を模式的に示した図である。It is the figure which showed typically the manufacturing process of the multilayer thin film pattern which concerns on a prior art. 従来技術に係る多層薄膜パターンのエッチング進行中を示した部分拡大図である。It is the elements on larger scale which showed the etching progress of the multilayer thin film pattern which concerns on a prior art.

符号の説明Explanation of symbols

１ 層間絶縁膜、２ 第１の透明導電性膜、
３ 金属膜、４ 第２の透明導電性膜、
５、５ａ、５ｂ、５ｃ レジストパターン、
６ 隙間、７ エッチング表面、８ 反射領域、９ 透過領域、
１０ 電極基板、１１ 表示領域、１２ 額縁領域、１３ 走査信号線、
１４ 表示信号線、１５ 走査信号駆動回路、１６ 表示信号駆動回路、
１７ 画素、１８、１９ 外部配線、２０ ＴＦＴ、
２１、２３、３１、３２、３３、４１、４２、４３ 後退量、
５０ 対向基板、５１ 基板、５２ ブラックマトリクス、
５３ カラーフィルタ、５４ 対向電極、６１ 基板、
６２ ゲート電極、６３ 共通容量電極、６４ ゲート絶縁膜、
６５ 半導体層、６５ａ ｉ層、６５ｂ ｎ層、６６ ソース電極、
６７ ドレイン電極、６８ 層間絶縁膜、６９ コンタクトホール、
７０ 画素電極、７１ 凹凸部、７２ 配向膜、７３ 液晶層 1 interlayer insulating film, 2 first transparent conductive film,
3 metal film, 4 second transparent conductive film,
5, 5a, 5b, 5c resist pattern,
6 gap, 7 etching surface, 8 reflection area, 9 transmission area,
10 electrode substrate, 11 display area, 12 frame area, 13 scanning signal line,
14 display signal lines, 15 scanning signal drive circuits, 16 display signal drive circuits,
17 pixels, 18, 19 external wiring, 20 TFT,
21, 23, 31, 32, 33, 41, 42, 43 Retraction amount,
50 counter substrate, 51 substrate, 52 black matrix,
53 color filter, 54 counter electrode, 61 substrate,
62 gate electrode, 63 common capacitance electrode, 64 gate insulating film,
65 semiconductor layer, 65a i layer, 65b n layer, 66 source electrode,
67 drain electrode, 68 interlayer insulation film, 69 contact hole,
70 pixel electrode, 71 uneven portion, 72 alignment film, 73 liquid crystal layer

Claims (16)

基板上に第１の薄膜を形成する工程と、
前記第１の薄膜上に第２の薄膜を形成する工程と、
前記第２の薄膜上にレジストパターンを形成する工程と、
前記レジストパターンを介して前記第２の薄膜をエッチングする工程と、
有機溶媒を用いて前記レジストパターンを変形させ、前記第２の薄膜のエッチング後の端面を覆う工程と、
前記第２の薄膜の端面がレジストパターンにより覆われた状態で、前記第１の薄膜をエッチングする工程と、を有する多層薄膜パターンの製造方法。 Forming a first thin film on the substrate;
Forming a second thin film on the first thin film;
Forming a resist pattern on the second thin film;
Etching the second thin film through the resist pattern;
Deforming the resist pattern using an organic solvent and covering the end face after etching of the second thin film;
Etching the first thin film in a state where an end face of the second thin film is covered with a resist pattern. 基板上に第１の薄膜を形成する工程と、
前記第１の薄膜上に第２の薄膜を形成する工程と、
前記第２の薄膜上にレジストパターンを形成する工程と、
前記レジストパターンを介して前記第２の薄膜をエッチングする工程と、
ＲＥＬＡＣＳ材料を用いて前記レジストパターンを変形させ、前記第２の薄膜のエッチング後の端面を覆う工程と、
前記第２の薄膜の表面がレジストパターンにより覆われた状態で、前記第１の薄膜をエッチングする工程と、を有する多層薄膜パターンの製造方法。 Forming a first thin film on the substrate;
Forming a second thin film on the first thin film;
Forming a resist pattern on the second thin film;
Etching the second thin film through the resist pattern;
Deforming the resist pattern using a RELACS material and covering the end face after etching of the second thin film;
Etching the first thin film in a state where the surface of the second thin film is covered with a resist pattern. 前記ＲＥＬＡＣＳ材料は、加熱されることにより前記レジストパターンと架橋反応を起こし、前記レジストパターン表面に樹脂層を形成する請求項２に記載の多層薄膜パターンの製造方法。   The method for producing a multilayer thin film pattern according to claim 2, wherein the RELACS material causes a crosslinking reaction with the resist pattern by being heated to form a resin layer on a surface of the resist pattern. 前記第２の薄膜をエッチングする工程では、前記レジストパターン端面から後退するよう前記第２の薄膜をエッチングし、
前記レジストパターン端面からの後退量が前記第１の薄膜の膜厚の２倍以上である請求項１乃至３のいずれかに記載の多層薄膜パターンの製造方法。 In the step of etching the second thin film, the second thin film is etched so as to recede from the end face of the resist pattern,
The method for producing a multilayer thin film pattern according to any one of claims 1 to 3, wherein a receding amount from the end face of the resist pattern is twice or more a film thickness of the first thin film. 有機溶媒を用いて前記レジストパターンを変形させ、前記第１の薄膜のエッチング後の端面を覆う工程と、
前記第１の薄膜および前記第２の薄膜の端面がレジストパターンに覆われた状態で、前記第１の薄膜の下に設けられた第３の薄膜をエッチングする工程と、をさらに有する請求項１乃至４のいずれかに記載の多層薄膜パターンの製造方法。 Deforming the resist pattern using an organic solvent and covering the end face after etching of the first thin film;
The method further comprises: etching a third thin film provided under the first thin film in a state where end faces of the first thin film and the second thin film are covered with a resist pattern. The manufacturing method of the multilayer thin film pattern in any one of thru | or 4. ＲＥＬＡＣＳ材料を用いて前記レジストパターンを拡大させ、前記第１の薄膜のエッチング後の端面を覆う工程と、
前記第１の薄膜および前記第２の薄膜の端面がレジストパターンに覆われた状態で、前記第１の薄膜の下に設けられた第３の薄膜をエッチングする工程と、をさらに有する請求項１乃至４のいずれかに記載の多層薄膜パターンの製造方法。 Enlarging the resist pattern using a RELACS material and covering the end face after etching of the first thin film;
The method further comprises: etching a third thin film provided under the first thin film in a state where end faces of the first thin film and the second thin film are covered with a resist pattern. The manufacturing method of the multilayer thin film pattern in any one of thru | or 4. 前記第３の薄膜をエッチングする工程における前記第２の薄膜の前記第３の薄膜に対するエッチング選択比が１／２以上２未満である請求項５又は６に記載の多層薄膜パターンの製造方法。   The method for producing a multilayer thin film pattern according to claim 5 or 6, wherein an etching selection ratio of the second thin film to the third thin film in the step of etching the third thin film is 1/2 or more and less than 2. 前記第１の薄膜をエッチングする工程では、前記レジストパターン端面から後退するよう前記第１の薄膜をエッチングし、
前記レジストパターン端面からの後退量が、前記第３の薄膜の膜厚以上かつ前記第２の薄膜の後退量以下である請求項５乃至７のいずれかに記載の多層薄膜パターンの製造方法。 In the step of etching the first thin film, the first thin film is etched so as to recede from the end face of the resist pattern,
The method for producing a multilayer thin film pattern according to claim 5, wherein a receding amount from the end face of the resist pattern is not less than a thickness of the third thin film and not more than a receding amount of the second thin film. 前記第３の薄膜をエッチングする工程では、前記レジストパターン端面からの前記第３の薄膜の後退量が、前記第１の薄膜の後退量以下である請求項８に記載の多層薄膜パターンの製造方法。   9. The method of manufacturing a multilayer thin film pattern according to claim 8, wherein in the step of etching the third thin film, a retraction amount of the third thin film from the end face of the resist pattern is equal to or less than a retraction amount of the first thin film. . 第１の薄膜はＡｌを含む金属膜であり、第２の薄膜および第３の薄膜は透明導電性膜である請求項９に記載の多層薄膜パターンの製造方法。   The method for producing a multilayer thin film pattern according to claim 9, wherein the first thin film is a metal film containing Al, and the second thin film and the third thin film are transparent conductive films. 前記レジストパターンを形成する工程は、
複数階調露光によって膜厚差を有するレジストパターンを形成する工程と、
前記膜厚差を有するレジストパターンをアッシングして前記レジストパターンの薄膜部を除去する工程と、を有し、
前記第２の薄膜をエッチングする工程では、前記薄膜部が除去されたレジストパターンを介して前記第２の薄膜をエッチングする請求項１又は２に記載の多層薄膜パターンの製造方法。 The step of forming the resist pattern includes:
Forming a resist pattern having a film thickness difference by multi-tone exposure;
Ashing the resist pattern having the film thickness difference and removing the thin film portion of the resist pattern,
3. The method of manufacturing a multilayer thin film pattern according to claim 1, wherein, in the step of etching the second thin film, the second thin film is etched through a resist pattern from which the thin film portion has been removed. 前記レジストパターンを形成する工程では、複数階調露光によって膜厚差を有するレジストパターンを形成し、
前記第２の薄膜をエッチングする工程では、前記膜厚差を有するレジストパターンを介して前記第２の薄膜をエッチングし、前記膜厚差を有するレジストパターンをアッシングして薄膜部を除去し、前記薄膜部が除去されたレジストパターンを介して前記第２の薄膜をエッチングする請求項１又は２に記載の多層薄膜パターンの製造方法。 In the step of forming the resist pattern, a resist pattern having a film thickness difference is formed by multi-tone exposure,
In the step of etching the second thin film, the second thin film is etched through the resist pattern having the film thickness difference, and the thin film portion is removed by ashing the resist pattern having the film thickness difference, The method of manufacturing a multilayer thin film pattern according to claim 1 or 2, wherein the second thin film is etched through the resist pattern from which the thin film portion has been removed. 前記基板と前記第１の薄膜との間に層間絶縁膜を形成する工程と、
前記アッシングする工程の前に、前記膜厚差を有するレジストパターンを介して前記第２の薄膜及び前記第１の薄膜をエッチングして、前記層間絶縁膜を露出させる工程と、をさらに備える請求項１１に記載の多層薄膜パターンの製造方法。 Forming an interlayer insulating film between the substrate and the first thin film;
The method further comprises: before the ashing step, etching the second thin film and the first thin film through the resist pattern having the film thickness difference to expose the interlayer insulating film. 11. A method for producing a multilayer thin film pattern according to item 11. 前記基板と前記第１の薄膜との間に層間絶縁膜を形成する工程をさらに備え、
前記第２の薄膜をエッチングする工程では、前記アッシングの前に、前記膜厚差を有するレジストパターンを介して前記第２の薄膜及び前記第１の薄膜をエッチングして、前記層間絶縁膜を露出させる請求項１２に記載の多層薄膜パターンの製造方法。 Further comprising forming an interlayer insulating film between the substrate and the first thin film;
In the step of etching the second thin film, before the ashing, the second thin film and the first thin film are etched through the resist pattern having the film thickness difference to expose the interlayer insulating film. The method for producing a multilayer thin film pattern according to claim 12. 基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に導電性薄膜を形成する工程と、
前記導電性薄膜上に１層以上の薄膜を形成する工程と、
前記１層以上の薄膜上に、複数階調露光によって膜厚差を有するレジストパターンを形成する工程と、
前記膜厚差を有するレジストパターンを介して、前記１層以上の薄膜及び前記導電性薄膜をエッチングし、前記層間絶縁膜を露出させる工程と、
前記膜厚差を有するレジストパターンをアッシングして、前記レジストパターンの薄膜部を除去する工程と、
前記薄膜部が除去されたレジストパターンを介して、前記１層以上の薄膜のうちの少なくとも１層をエッチングする工程と、を有する多層薄膜パターンの製造方法。 Forming an interlayer insulating film on the substrate;
Forming a conductive thin film on the interlayer insulating film;
Forming one or more thin films on the conductive thin film;
Forming a resist pattern having a film thickness difference by multiple gradation exposure on the one or more thin films;
Etching the one or more thin films and the conductive thin film through the resist pattern having the film thickness difference to expose the interlayer insulating film;
Ashing the resist pattern having the film thickness difference, and removing the thin film portion of the resist pattern;
Etching at least one of the one or more thin films through the resist pattern from which the thin film portion has been removed. 請求項１乃至１５のいずれかに記載の多層薄膜パターンの製造方法を用いた表示装置の製造方法。   A method for manufacturing a display device using the method for manufacturing a multilayer thin film pattern according to claim 1.
JP2007136972A 2006-11-14 2007-05-23 Multilayer thin film pattern and display device manufacturing method Expired - Fee Related JP4932602B2 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007136972A JP4932602B2 (en) 2006-11-14 2007-05-23 Multilayer thin film pattern and display device manufacturing method
TW096138995A TW200839892A (en) 2006-11-14 2007-10-18 Method of manufacturing multilayer thin film pattern and display device
US11/934,301 US7932183B2 (en) 2006-11-14 2007-11-02 Method of manufacturing multilayer thin film pattern and display device
KR1020070113022A KR20080043707A (en) 2006-11-14 2007-11-07 Multi-layer thin film pattern and method of manufacturing display device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006307856 2006-11-14
JP2006307856 2006-11-14
JP2007136972A JP4932602B2 (en) 2006-11-14 2007-05-23 Multilayer thin film pattern and display device manufacturing method

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2012030712A Division JP2012137771A (en) 2006-11-14 2012-02-15 Methods for manufacturing multilayer thin film pattern and display device

Publications (2)

Publication Number Publication Date
JP2008147613A true JP2008147613A (en) 2008-06-26
JP4932602B2 JP4932602B2 (en) 2012-05-16

Family

ID=39607408

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2007136972A Expired - Fee Related JP4932602B2 (en) 2006-11-14 2007-05-23 Multilayer thin film pattern and display device manufacturing method
JP2012030712A Pending JP2012137771A (en) 2006-11-14 2012-02-15 Methods for manufacturing multilayer thin film pattern and display device

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2012030712A Pending JP2012137771A (en) 2006-11-14 2012-02-15 Methods for manufacturing multilayer thin film pattern and display device

Country Status (4)

Country Link
JP (2) JP4932602B2 (en)
KR (1) KR20080043707A (en)
CN (1) CN101231940A (en)
TW (1) TW200839892A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011170311A (en) * 2010-02-22 2011-09-01 Samsung Mobile Display Co Ltd Touch screen panel and fabricating method thereof
KR101137192B1 (en) * 2009-02-06 2012-04-19 주식회사 엘지화학 Preparation method for insulated conductive pattern and laminate
US8208103B2 (en) 2008-04-30 2012-06-26 Mitsubishi Electric Corporation Liquid crystal display device
JP2014060454A (en) * 2009-02-06 2014-04-03 Lg Chem Ltd Conductive pattern and manufacturing method of the same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101898212B1 (en) * 2011-11-21 2018-09-13 엘지디스플레이 주식회사 Method of fabricating array substrate for fringe field switching mode liquid crystal display device
US20150316804A1 (en) * 2012-12-28 2015-11-05 Sharp Kabushiki Kaisha Conductive structure, method for producing conductive structure, and display device
KR102295611B1 (en) * 2013-12-27 2021-08-30 엘지디스플레이 주식회사 Manufacturing method of thin film transistor array substrate
CN107037655A (en) * 2017-05-26 2017-08-11 京东方科技集团股份有限公司 A kind of display base plate and preparation method thereof, display device
JP7022589B2 (en) * 2018-01-05 2022-02-18 東京エレクトロン株式会社 Board processing equipment, board processing method and computer storage medium
CN109860043B (en) * 2018-12-13 2021-03-16 深圳市华星光电半导体显示技术有限公司 Array substrate preparation method

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248025A (en) * 1985-08-28 1987-03-02 Sharp Corp Contacting hole forming method on insulating film
JP2002341367A (en) * 2001-05-18 2002-11-27 Nec Corp Liquid crystal display device and its manufacturing method
WO2004100235A1 (en) * 2003-05-09 2004-11-18 Fujitsu Limited Method of processing resist, semiconductor device, and method of producing the device
JP2005215277A (en) * 2004-01-29 2005-08-11 Quanta Display Japan Inc Liquid crystal display and its manufacturing method
JP2005275323A (en) * 2004-03-26 2005-10-06 Mitsubishi Electric Corp Liquid crystal display device and its manufacturing method
JP2006351866A (en) * 2005-06-16 2006-12-28 Sharp Corp Processing method for processed layer
JP2007005379A (en) * 2005-06-21 2007-01-11 Toshiba Corp Method of manufacturing semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002107762A (en) * 2000-10-02 2002-04-10 Sharp Corp Method for manufacturing matrix substrate for liquid crystal
JP2003015145A (en) * 2001-06-29 2003-01-15 Koninkl Philips Electronics Nv Electrode forming method and liquid crystal display device
JP2003195329A (en) * 2001-12-27 2003-07-09 Sharp Corp Display device and its manufacturing method
JP4278034B2 (en) * 2003-03-10 2009-06-10 シャープ株式会社 Display device substrate, manufacturing method thereof, and display device including the same
JP4085094B2 (en) * 2004-02-19 2008-04-30 シャープ株式会社 Manufacturing method of conductive element substrate, manufacturing method of liquid crystal display device
JP5105811B2 (en) * 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 Display device
JP2007199708A (en) * 2005-12-28 2007-08-09 Semiconductor Energy Lab Co Ltd Display device and manufacturing method thereof
JP5011479B2 (en) * 2006-02-14 2012-08-29 株式会社ジャパンディスプレイイースト Manufacturing method of display device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6248025A (en) * 1985-08-28 1987-03-02 Sharp Corp Contacting hole forming method on insulating film
JP2002341367A (en) * 2001-05-18 2002-11-27 Nec Corp Liquid crystal display device and its manufacturing method
WO2004100235A1 (en) * 2003-05-09 2004-11-18 Fujitsu Limited Method of processing resist, semiconductor device, and method of producing the device
JP2005215277A (en) * 2004-01-29 2005-08-11 Quanta Display Japan Inc Liquid crystal display and its manufacturing method
JP2005275323A (en) * 2004-03-26 2005-10-06 Mitsubishi Electric Corp Liquid crystal display device and its manufacturing method
JP2006351866A (en) * 2005-06-16 2006-12-28 Sharp Corp Processing method for processed layer
JP2007005379A (en) * 2005-06-21 2007-01-11 Toshiba Corp Method of manufacturing semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208103B2 (en) 2008-04-30 2012-06-26 Mitsubishi Electric Corporation Liquid crystal display device
US8471987B2 (en) 2008-04-30 2013-06-25 Mitsubishi Electric Corporation Liquid crystal display device
KR101137192B1 (en) * 2009-02-06 2012-04-19 주식회사 엘지화학 Preparation method for insulated conductive pattern and laminate
JP2014060454A (en) * 2009-02-06 2014-04-03 Lg Chem Ltd Conductive pattern and manufacturing method of the same
US9060452B2 (en) 2009-02-06 2015-06-16 Lg Chem, Ltd. Method for manufacturing insulated conductive pattern and laminate
JP2011170311A (en) * 2010-02-22 2011-09-01 Samsung Mobile Display Co Ltd Touch screen panel and fabricating method thereof
US8804055B2 (en) 2010-02-22 2014-08-12 Samsung Display Co., Ltd. Touch screen panel and fabricating method thereof

Also Published As

Publication number Publication date
CN101231940A (en) 2008-07-30
JP4932602B2 (en) 2012-05-16
JP2012137771A (en) 2012-07-19
TW200839892A (en) 2008-10-01
KR20080043707A (en) 2008-05-19

Similar Documents

Publication Publication Date Title
JP4932602B2 (en) Multilayer thin film pattern and display device manufacturing method
US7932183B2 (en) Method of manufacturing multilayer thin film pattern and display device
JP5536986B2 (en) Liquid crystal display
US7714963B2 (en) Transflective liquid crystal display device and method of fabricating the same
US9244320B2 (en) Liquid crystal display and manufacturing method thereof
KR101190045B1 (en) The photo mask and method of fabricating the array substrate for liquid crystal display device using the same
US20090303423A1 (en) Liquid crystal display and a method for manufacturing the same
US20120113366A1 (en) Array substrate and liquid crystal display
US10481445B2 (en) Array substrate and fabrication method thereof, and display device
KR20080000751A (en) Array substrate for liquid crystal display device and method of fabricating the same
KR20090088575A (en) Manufacturing method of thin film transistor substrate
US20070188682A1 (en) Method for manufacturing a display device
JP5525773B2 (en) TFT substrate and manufacturing method thereof
WO2013023561A1 (en) Array substrate, preparation method thereof and display device
KR20180010655A (en) Method of manufacturing thin film transistor and method of manufacturing flat panel display device
JP4565572B2 (en) Manufacturing method of liquid crystal display panel
JP2010181474A (en) Thin film transistor array substrate, reflection type liquid crystal display device and method of manufacturing the same
JP2009093145A (en) Display device and method of manufacturing same
KR100413512B1 (en) an array panel for liquid crystal display and manufacturing method thereof
JP2017134101A (en) Liquid crystal display device and method for manufacturing the same
KR100655273B1 (en) Method for Forming a Pixel Electrode of a Liquid Crystal Display Device and a LCD Device Using the Same
JP2008032855A (en) Liquid crystal display
JP5236370B2 (en) Manufacturing method of TFT substrate and TFT substrate
KR20070072204A (en) Liquid crystal display device and method for fabricating liquid crystal dispaly device
KR20080057034A (en) Liquid crystal display device and method of fabricating the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100419

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111101

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120117

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150224

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees