JP2008147493A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】層間絶縁膜による埋め込み時にボイドが発生するのを効果的に抑制でき、したがってコンタクトプラグ間の短絡を解消できる半導体装置の製造方法を提供すること。
【解決手段】半導体基板1の表面で活性領域30Aを仕切るように、素子分離領域7を定める凹溝を形成する。凹溝内に第1の絶縁膜7を埋め込む。第1の絶縁膜7の表面を平坦化する。第1の絶縁膜7を所定の厚さ分だけエッチングする。第1の絶縁膜7をエッチングすることにより生じた帯状の窪みを、第2の絶縁膜9で埋め込む。この第2の絶縁膜9の表面は基板表面よりも高いレベルにある。半導体基板1上にポリシリコン膜11wを堆積する。フォトリソグラフィおよび第2の絶縁膜9に対して選択的なエッチングを行って、ポリシリコン膜11wを、素子分離領域7に対して垂直に互いに平行に帯状に延びるゲート電極配線に加工する。それから、層間絶縁膜19を堆積する。
【選択図】図9B
【解決手段】半導体基板1の表面で活性領域30Aを仕切るように、素子分離領域7を定める凹溝を形成する。凹溝内に第1の絶縁膜7を埋め込む。第1の絶縁膜7の表面を平坦化する。第1の絶縁膜7を所定の厚さ分だけエッチングする。第1の絶縁膜7をエッチングすることにより生じた帯状の窪みを、第2の絶縁膜9で埋め込む。この第2の絶縁膜9の表面は基板表面よりも高いレベルにある。半導体基板1上にポリシリコン膜11wを堆積する。フォトリソグラフィおよび第2の絶縁膜9に対して選択的なエッチングを行って、ポリシリコン膜11wを、素子分離領域7に対して垂直に互いに平行に帯状に延びるゲート電極配線に加工する。それから、層間絶縁膜19を堆積する。
【選択図】図9B
Description
この発明は半導体装置およびその製造方法に関し、より詳しくは、半導体基板の表面に、トランジスタなどの素子が形成された活性領域と、そのような活性領域同士を電気的に分離する素子分離領域とを有する半導体装置およびその製造方法に関する。
従来、この種の半導体装置としては、図12に示すように、半導体基板101上に、トランジスタなどの素子が形成された活性領域130A,130Aと、そのような活性領域130A,130A同士を電気的に分離する素子分離領域107,107とを有するものがある(例えば、特許文献1(特開平2−273930号公報)参照。)。半導体基板101の表面で、素子分離領域107,107が一方向に延び、それに対して垂直な方向にゲート電極配線111w,111wが延びている。ゲート電極配線111w,111wは層間絶縁膜119で覆われている。素子分離領域107,107同士の間でかつゲート電極配線111w,111w同士の間に相当する領域に、層間絶縁膜119を上下に貫通するコンタクトプラグ121,121が設けられている。図13Aは図12のものをゲート電極配線111w,111wが延びる方向から見たところ、図13Bは図12のものを素子分離領域107,107が延びる方向から見たところをそれぞれ示している。なお、薄い絶縁膜118は図12では図示を省略されている。近年の半導体装置では、図13Aに示すようにゲート電極配線111w,111w同士の間を埋め込む層間絶縁膜119が高アスペクト比(つまり、深さ/幅が大)になっているため、ゲート電極配線111w,111w間にボイド(空隙)131が発生する傾向がある。このため、図13B中に示すコンタクトホール123,123を開口した後、そこに金属材料からなるコンタクトプラグ121,121を形成する時に、ボイド131に金属材料が入り込んで、短絡が発生するという問題がある。
この対策として、例えば特許文献2(特開2001−338977号公報)では、図13B中に示すようなコンタクトホール123,123を開口した後、コンタクトホール123,123の内壁を覆うように薄い絶縁膜を形成し、エッチバックする技術が提案されている。これにより、コンタクトホール123,123の内壁に現れたボイド131をその薄い絶縁膜で埋めて、コンタクトプラグ121,121間の短絡を防止するようにしている。
特開平2−273930号公報
特開2001−338977号公報
しかしながら、近年の半導体装置では、コンタクトホール123,123のパターンが微細になっているので、コンタクトホール123,123の内壁を覆うように薄い絶縁膜を形成するのが困難である。
そこで、この発明の課題は、層間絶縁膜による埋め込み時にボイドが発生するのを効果的に抑制でき、したがってコンタクトプラグ間の短絡を解消できる半導体装置の製造方法を提供することにある。
また、この発明の課題は、そのような製造方法によって作製される半導体装置を提供することにある。
上記課題を解決するため、この発明の半導体装置の製造方法は、
半導体基板の表面にゲート絶縁膜を形成した後、浮遊ゲートの材料となる第1のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面でトランジスタ素子が形成されるべき活性領域に対応して、互いに平行に一方向に帯状に延びる第1のパターンマスクを設ける工程と、
上記第1のパターンマスクを用いて上記第1のポリシリコン膜の表面から上記半導体基板の所定の深さまでエッチングして、上記第1のポリシリコン膜およびゲート絶縁膜を帯状に加工するとともに、上記半導体基板の表面に素子分離領域を定める凹溝を形成する工程と、
上記第1のパターンマスクを除去した後、上記凹溝内を埋めるとともに上記帯状に加工された第1のポリシリコン膜の上面を越えるレベルまで上記半導体基板上に第1の絶縁膜を堆積する工程と、
上記第1の絶縁膜の表面を平坦化する工程と、
上記第1のポリシリコン膜に対して選択的に上記第1の絶縁膜を所定の厚さ分だけエッチングする工程と、
上記第1の絶縁膜をエッチングすることにより上記第1のポリシリコン膜同士の間に生じた帯状の窪みを、上記第1の絶縁膜に対して選択的にエッチング可能な材料からなる第2の絶縁膜で埋め込む工程と、
上記半導体基板上に第3の絶縁膜を薄い厚さに形成し、続いて第2のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面で互いに平行に上記一方向に対して垂直に帯状に延びる第2のパターンマスクを設ける工程と、
上記第2のパターンマスクを用いて上記第2のポリシリコン膜を上記第2の絶縁膜に対して選択的にエッチングしてゲート電極配線として帯状に加工するとともに、上記第3の絶縁膜のうち上記第2のパターンマスクに覆われていない部分を除去し、さらに、上記帯状に加工された第1のポリシリコン膜のうち上記第2のパターンマスクに覆われていない部分を除去して上記第1のポリシリコン膜を直方体状の浮遊ゲートに加工する工程と、
上記第2のパターンマスクを除去した後、上記半導体基板上の凹凸を埋めて上記帯状に加工された第2のポリシリコン膜の上面を越えるレベルまで層間絶縁膜を堆積する工程とを備えたことを特徴とする。
半導体基板の表面にゲート絶縁膜を形成した後、浮遊ゲートの材料となる第1のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面でトランジスタ素子が形成されるべき活性領域に対応して、互いに平行に一方向に帯状に延びる第1のパターンマスクを設ける工程と、
上記第1のパターンマスクを用いて上記第1のポリシリコン膜の表面から上記半導体基板の所定の深さまでエッチングして、上記第1のポリシリコン膜およびゲート絶縁膜を帯状に加工するとともに、上記半導体基板の表面に素子分離領域を定める凹溝を形成する工程と、
上記第1のパターンマスクを除去した後、上記凹溝内を埋めるとともに上記帯状に加工された第1のポリシリコン膜の上面を越えるレベルまで上記半導体基板上に第1の絶縁膜を堆積する工程と、
上記第1の絶縁膜の表面を平坦化する工程と、
上記第1のポリシリコン膜に対して選択的に上記第1の絶縁膜を所定の厚さ分だけエッチングする工程と、
上記第1の絶縁膜をエッチングすることにより上記第1のポリシリコン膜同士の間に生じた帯状の窪みを、上記第1の絶縁膜に対して選択的にエッチング可能な材料からなる第2の絶縁膜で埋め込む工程と、
上記半導体基板上に第3の絶縁膜を薄い厚さに形成し、続いて第2のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面で互いに平行に上記一方向に対して垂直に帯状に延びる第2のパターンマスクを設ける工程と、
上記第2のパターンマスクを用いて上記第2のポリシリコン膜を上記第2の絶縁膜に対して選択的にエッチングしてゲート電極配線として帯状に加工するとともに、上記第3の絶縁膜のうち上記第2のパターンマスクに覆われていない部分を除去し、さらに、上記帯状に加工された第1のポリシリコン膜のうち上記第2のパターンマスクに覆われていない部分を除去して上記第1のポリシリコン膜を直方体状の浮遊ゲートに加工する工程と、
上記第2のパターンマスクを除去した後、上記半導体基板上の凹凸を埋めて上記帯状に加工された第2のポリシリコン膜の上面を越えるレベルまで層間絶縁膜を堆積する工程とを備えたことを特徴とする。
ここで、上記第3の絶縁膜の「薄い厚さ」とは、上記第3の絶縁膜を介した容量結合により、上記ゲート電極配線(第2のポリシリコン膜)による上記浮遊ゲート(第1のポリシリコン膜)の電位制御が可能な厚さを意味する。
この発明の半導体装置の製造方法によれば、活性領域上では第2の絶縁膜が積層されていないが、素子分離領域上では第2の絶縁膜はその表面が上記半導体基板の表面よりも高いレベルまで積層されている。したがって、上記層間絶縁膜を堆積する工程で、素子分離領域上でのアスペクト比が小さくなって、素子分離領域上でのボイドの発生が効果的に抑制される。したがって、活性領域上にそれぞれ上記層間絶縁膜を上下に貫通するコンタクトプラグを設けるとき、コンタクトプラグ間の短絡が生じなくなる。この結果、作製される半導体装置の歩留りおよび信頼性が向上する。
また、上記素子分離領域上に積層されている第2の絶縁膜は、第1の絶縁膜に対して選択的にエッチング可能な材料からなるので、上記第2の絶縁膜の存在によって、上記凹溝を埋める第1の絶縁膜が工程中の薬液洗浄工程で膜減りするのを抑制できる。それとともに、コンタクトホール形成時にセルフアライメントが可能となる。
また、この製造方法により作製された半導体装置では、上記第3の絶縁膜を介した容量結合により、上記ゲート電極配線によって上記浮遊ゲートの電位が制御される。したがって、作製された半導体装置は、いわゆるフラッシュメモリとして動作できる。
一実施形態の半導体装置の製造方法では、上記第1のパターンマスクはレジストとシリコン窒化膜との積層膜からなることを特徴とする。
この一実施形態の半導体装置の製造方法では、上記第1のパターンマスクはレジストとシリコン窒化膜との積層膜からなるので、上記凹溝を形成する工程が円滑に行われる。
一実施形態の半導体装置の製造方法では、上記第2の絶縁膜がシリコン窒化膜であることを特徴とする。
この一実施形態の半導体装置の製造方法では、上記第2の絶縁膜がシリコン窒化膜であるから、上記第1の絶縁膜と第2の絶縁膜に対して選択的にエッチング可能な上記第1の絶縁膜として、通常用いられるシリコン酸化膜を採用できる。
一実施形態の半導体装置の製造方法では、上記第2の絶縁膜を堆積する厚さは、上記平坦化後に上記第1の絶縁膜をエッチングした厚さ分に実質的に等しいことを特徴とする。
この一実施形態の半導体装置の製造方法では、上記第1の絶縁膜をエッチングした厚さ分の窪みを上記第2の絶縁膜が埋める。したがって、上記半導体基板上を平坦化できる。
一実施形態の半導体装置の製造方法では、上記帯状の窪みを上記第2の絶縁膜で埋め込む工程は、上記窪みを埋めるように上記半導体基板上に上記第2の絶縁膜を堆積する工程と、エッチバックを行って、上記第2の絶縁膜のうち上記第1の絶縁膜上に存する部分を残す一方、上記ポリシリコン膜または第1のポリシリコン膜上に存する部分を除去する工程とを含むことを特徴とする。
この一実施形態の半導体装置の製造方法では、上記帯状の窪みを上記第2の絶縁膜で首尾良く埋め込むことができる。これにより、上記第2の絶縁膜を上記素子分離領域上のみに設けることができる。したがって、後の工程で層間絶縁膜を上下方向に貫通して上記活性領域に達するコンタクトホールを容易に形成できる。
一実施形態の半導体装置の製造方法では、上記第2の絶縁膜を堆積する厚さは60nm乃至120nmの範囲内であることを特徴とする。
この一実施形態の半導体装置の製造方法では、作製すべき半導体装置の他の構成要素の寸法に応じて、上記第2の絶縁膜を堆積する厚さを可変して設定できる。
一実施形態の半導体装置の製造方法では、上記第3の絶縁膜はシリコン酸化膜とシリコン窒化膜との積層またはシリコン酸化膜とシリコン酸窒化膜との積層からなることを特徴とする。
この一実施形態の半導体装置の製造方法では、上記ゲート電極配線と浮遊ゲートとの間の絶縁性を確保しながら、上記ゲート電極配線(第2のポリシリコン膜)による上記浮遊ゲート(第1のポリシリコン膜)の電位制御を行うことが可能になる。
一実施形態の半導体装置の製造方法では、上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に達する穴を設け、この穴にコンタクトプラグを形成することを特徴とする。
この一実施形態の半導体装置の製造方法は、上記活性領域のうち上記ゲート電極配線で覆われていない部分に導通するように、コンタクトプラグを設けることができる。
この発明の半導体装置は、
半導体基板の表面で互いに平行に一方向に延び、トランジスタ素子を構成する活性領域と、
上記活性領域の間で上記一方向に延び、上記活性領域同士を電気的に分離する素子分離領域とを備え、
上記素子分離領域は、上記半導体基板の表面に形成された凹溝と、この凹溝を埋める第1の絶縁体と、この第1の絶縁体上に設けられ上記第1の絶縁体とは異なる材料からなる第2の絶縁体とを有し、この第2の絶縁体の表面は上記半導体基板の表面よりも高いレベルにあり、
それぞれ上記一方向に対して垂直な方向に延びて上記活性領域におけるトランジスタ素子の浮遊ゲート上を通る複数のゲート電極配線と、
上記第2の絶縁体とは異なる材料からなり、上記活性領域におけるトランジスタ素子のソース・ドレイン領域の表面と上記素子分離領域の第2の絶縁体の表面とを連続的に覆うとともに上記ゲート電極配線の上面を越えるレベルまで設けられた層間絶縁膜と、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に接するコンタクトプラグとを備えたことを特徴とする。
半導体基板の表面で互いに平行に一方向に延び、トランジスタ素子を構成する活性領域と、
上記活性領域の間で上記一方向に延び、上記活性領域同士を電気的に分離する素子分離領域とを備え、
上記素子分離領域は、上記半導体基板の表面に形成された凹溝と、この凹溝を埋める第1の絶縁体と、この第1の絶縁体上に設けられ上記第1の絶縁体とは異なる材料からなる第2の絶縁体とを有し、この第2の絶縁体の表面は上記半導体基板の表面よりも高いレベルにあり、
それぞれ上記一方向に対して垂直な方向に延びて上記活性領域におけるトランジスタ素子の浮遊ゲート上を通る複数のゲート電極配線と、
上記第2の絶縁体とは異なる材料からなり、上記活性領域におけるトランジスタ素子のソース・ドレイン領域の表面と上記素子分離領域の第2の絶縁体の表面とを連続的に覆うとともに上記ゲート電極配線の上面を越えるレベルまで設けられた層間絶縁膜と、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に接するコンタクトプラグとを備えたことを特徴とする。
この発明の半導体装置は、上記発明の半導体装置の製造方法により、コンタクトプラグ間の短絡が生じることなく作製される。この結果、この半導体装置は、歩留り良く作製され、しかも信頼性が高いものとなる。
上記浮遊ゲートおよびゲート電極配線はポリシリコンからなるのが望ましい。
上記第2の絶縁体は上記第1の絶縁体および層間絶縁膜に対して選択的にエッチング可能な材料からなるのが望ましい。
以下、この発明を図示の実施の形態により詳細に説明する。
ここでは、一実施形態の半導体装置の製造方法を適用して半導体装置としてのフラッシュメモリを作製する場合について説明する。
まず、図1に示すように、半導体基板としてのシリコン基板1の表面にゲート絶縁膜2を形成した後、浮遊ゲートの材料となる第1のポリシリコン膜3と、シリコン窒化膜(SiN膜)4を堆積する。ここで、第1のポリシリコン3の膜厚は、200nm〜400nmの範囲内であるのが望ましく、この例では200nmとする。
次に、フォトリソグラフィを行って、シリコン基板1の表面で互いに平行に一方向(図1の紙面に垂直な方向)に帯状に延びる素子分離領域形成用の第1のパターンマスクとしてのフォトレジスト5を設ける。フォトレジスト5はシリコン基板1の表面のうちトランジスタ素子が形成される活性領域30Aに対応して設けられる。
次に、図2Aに示すように、フォトレジスト5をマスクとして用いてシリコン窒化膜4の表面からシリコン基板1の所定の深さまで通常の異方性ドライエッチングを行って、シリコン窒化膜4、第1のポリシリコン膜3およびゲート絶縁膜2を帯状に加工するとともに、シリコン基板1の表面に素子分離領域を定める凹溝6を形成する。凹溝6のパターンは、図2B(図2Aのものを真上から見たところを示す。)に示すように、シリコン基板1の表面で互いに平行に一方向(図2Bにおける上下方向)に帯状に延びている。
ここで、凹溝6の深さ(シリコン基板1の表面からの深さ)は、デバイスの性能に合わせて決定されるが、通常200nm〜400nmの範囲内であるのが望ましく、この例では350nmとする。
なお、シリコン窒化膜4は、第1のポリシリコン膜3から凹溝6までをエッチングする間、フォトレジスト5とともに第1のパターンマスクとして働く。つまり、この例では、第1のパターンマスクは実質的にはフォトレジスト5とシリコン窒化膜4との積層膜からなる。これにより、凹溝6を形成する工程が円滑に行われる。
次に、フォトレジスト5を除去した後、図3に示すように、凹溝6内、帯状に加工された第1のポリシリコン膜3の側面(およびシリコン窒化膜4の表面(図示せず))に沿って、薄いシリコン酸化膜8を形成する。続いて、CVD(化学気相成長)法により、凹溝6内を埋めるとともに帯状に加工された第1のポリシリコン膜3の上面を越えるレベルまでシリコン基板1上に第1の絶縁膜としてのシリコン酸化膜7を堆積する。
次に、CMP(化学機械研磨)処理を行って、図3に示すように、シリコン酸化膜7の表面を平坦化する。つまり、シリコン酸化膜7の表面とシリコン窒化膜4の表面とを同じ平面にする。
次に、図4に示すように、第1のポリシリコン膜3に対して選択的にシリコン酸化膜7を、この例では厚さ150nm分だけエッチングする。これにより、第1のポリシリコン膜3同士の間に帯状の窪み33を生じさせる。
次に、その窪み33を、シリコン酸化膜7に対して選択的にエッチング可能な材料からなる第2の絶縁膜としてのシリコン窒化膜9で埋め込む。具体的には、その窪み33を埋めるようにシリコン窒化膜9を厚さ150nm分だけCVD法により堆積し、続いて、最表面から160nm分だけエッチバックを行って、シリコン窒化膜9のうちシリコン酸化膜7上に存する部分を残す一方、第1のポリシリコン膜3上に存する部分を除去する。この例では、シリコン窒化膜9を堆積する厚さがシリコン酸化膜7をエッチングした厚さ分に等しいので、エッチバックの結果、シリコン基板1上を良好に平坦化できる。このようにして、帯状の窪み33をシリコン窒化膜9で首尾良く埋め込むことができる。この結果、素子分離領域(シリコン酸化膜)7上にはシリコン窒化膜9が厚さ140nm分だけ残る。
なお、シリコン窒化膜9を堆積する厚さは、作製すべき半導体装置の他の構成要素の寸法に応じて、可変して設定される。例えば、ゲート電極の高さ(後述の浮遊ゲートとゲート電極配線の合計の高さを意味する。以下同様。)が500nmである場合は、一般的にはゲート電極間の間隔は200nm程度に設定される。この場合、シリコン窒化膜9を堆積する厚さは150nmとする。また、ゲート電極の高さが300nmである場合は、一般的にはゲート電極間の間隔は120nm程度に設定される。この場合、シリコン窒化膜9を堆積する厚さは80nmとする。
次に、図5Aに示すように、第3の絶縁膜10を薄い厚さ(例えば15nm)に形成する。この例では、第3の絶縁膜10は、シリコン窒化膜をシリコン酸化膜で挟んだ積層(つまり、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜という三層構造)からなっている。これにより、第3の絶縁膜10は、ゲート電極配線(後述の第2のポリシリコン膜11)と浮遊ゲート(第1のポリシリコン膜3)との間の絶縁性を確保しながら、ゲート電極配線による浮遊ゲートの電位制御を可能する。ただし、絶縁性がよければ、第3の絶縁膜10の構成はこれに限るものではない。例えば、第3の絶縁膜10はシリコン酸化膜とシリコン酸窒化膜との積層からなっていても良い。
続いて、その上に、ゲート電極配線の材料となる第2のポリシリコン膜11を厚さ300nmだけ堆積する。
次に、フォトリソグラフィを行って、ゲート電極配線形成用の第2のパターンマスクとしてのフォトレジスト12を形成する。図5B(図5Aのものを真上から見たところを示す。)に示すように、フォトレジスト12は、シリコン基板1の表面で互いに平行に、素子分領域7が延びる方向に対して垂直な方向(図5Bにおける左右方向)に帯状に延びている。
次に、図6Aおよび図6B(図6Aのものを真上から見たところを示す。)に示すように、フォトレジスト12をマスクとして用いて第2のポリシリコン膜11をシリコン窒化膜9に対して選択的にエッチングしてゲート電極配線11wとして帯状に加工する。さらに、そのエッチングを継続して、第3の絶縁膜10のうちゲート電極配線11w直下から外れた部分を除去するとともに、帯状に加工された第1のポリシリコン膜3のうちゲート電極配線11wに覆われていない部分を除去して、第1のポリシリコン膜3を直方体状(島状)の浮遊ゲート3gに加工する。
次に、図7Aおよび図7B(図7Aのものを真上から見たところを示す。)に示すように、フォトレジスト12を除去した後、活性領域30Aのうちゲート電極配線11wで覆われていない部分(図7B中の白い矩形部分)に砒素を注入し、アニールすることにより、ソースドレイン領域24(図10参照)を形成する。
なお、浮遊ゲート3gを形成した後、LDD(ライトリ・ドープト・ドレイン)構造を形成するための低濃度注入を行い、酸化膜を堆積してエッチバックした後、高濃度のソースドレイン注入を行うことによって、LDD構造のソースドレインを有するトランジスタを形成することも可能である。
次に、図8A,図8B,図8Cに示すように、薄い絶縁膜18を形成した後、シリコン基板1上の凹凸を埋めてゲート電極配線11wの上面を越えるレベルまで層間絶縁膜19を堆積する。なお、図8A,図8B,図8Cは図8DにおけるVIIIA−VIIIA線矢視断面、VIIIB−VIIIB線矢視断面、VIIIC−VIIIC線矢視断面に相当する。
次に、図9Aおよび図9B(図9Aのものを斜め上方から見たところを示す。)に示すように、層間絶縁膜19を上下に貫通して、活性領域30Aのうちゲート電極配線11wで覆われていない部分に達する穴(これを「コンタクトホール」と呼ぶ。)23を形成する。なお、シリコン窒化膜9は、素子分離領域7上のみに設けられ、活性領域30A上には設けられていないので、コンタクトホール23を容易に形成できる。このコンタクトホール23に金属材料を埋め込んで、活性領域30Aに導通するコンタクトプラグ21を設ける。
このようにして、フラッシュメモリを作製することができる。このフラッシュメモリでは、ゲート電極配線11wによって第3の絶縁膜10(図8C参照)を介した容量結合により浮遊ゲート3gの電位が制御される。
この製造方法によれば、図9Aおよび図9Bによって良く分かるように、活性領域30A上ではシリコン窒化膜9が積層されていないが、素子分離領域(凹溝6を埋めるシリコン酸化膜7)上ではシリコン窒化膜9が積層されている。したがって、層間絶縁膜19を堆積する工程で、素子分離領域7上でのアスペクト比が小さくなって、素子分離領域7上でのボイドの発生を効果的に抑制できる。したがって、活性領域30A上に層間絶縁膜19を上下に貫通するコンタクトプラグ21を設けるとき、コンタクトプラグ21,21間の短絡が生じなくなる。この結果、作製されるフラッシュメモリの歩留りおよび信頼性を向上させることができる。
具体的には、本実施形態のように、ゲート電極の高さ(浮遊ゲート3gとゲート電極配線11wの合計の高さ)を500nm、ゲート電極間の間隔を200nmとすると、アスペクト比は2.5となる。ゲート電極の形状にもよるが、一般的に言って、アスペクト比が2より大きくなると、ボイドが発生する確率が高くなる。本実施形態では、活性領域30A上は、アスペクト比が大きい領域であり(アスペクト比2.5)、図9A中に示すように、ボイド31が発生する可能性がある。しかしながら、素子分離領域7上ではシリコン窒化膜9が厚さ150nm分だけ形成されているため、素子分離領域7上でのアスペクト比は1.42となって、素子分離領域7上でボイド31の発生を解消できる。活性領域30A上に層間絶縁膜19を上下に貫通するコンタクトプラグ21を設けるとき、コンタクトプラグ21,21間の短絡が生じるのを防止できる。
また、本実施形態では、素子分離領域7上に積層されているシリコン窒化膜9は、既述のようにシリコン酸化膜に対して選択的にエッチング可能な性質を有している。したがって、例えば図10に示すように、仮にコンタクトホール23形成時のマスク22が位置ずれしたとしても、このシリコン窒化膜9の存在によって、素子分離領域をなすシリコン酸化膜7が工程中の薬液洗浄工程で膜減りするのを抑制できる。それとともに、コンタクトホール23形成時にセルフアライメントが可能となる。
これに対して、図11に示す従来例のように、素子分離領域107上にシリコン窒化膜が設けられていない場合は、コンタクトホール123形成時のマスク122が位置ずれしたとき、素子分離領域をなすシリコン酸化膜107が工程中の薬液洗浄工程で膜減りする。このため、コンタクトホール123に金属材料を埋め込んでコンタクトプラグを形成すると、ソースドレイン領域24とシリコン基板101とが短絡するという不具合が生ずる。この結果、コンタクトホール123と他の構成要素との間の位置合わせマージンを大きくせざるを得ず、セルフアライメントでコンタクトホールを形成することはできない。
1 シリコン基板
2 ゲート絶縁膜
3 第1のポリシリコン膜
3g 浮遊ゲート
4 シリコン窒化膜
6 凹溝
7 シリコン酸化膜
9 シリコン窒化膜
11 第2のポリシリコン膜
11w ゲート電極配線
19 層間絶縁膜
31 ボイド
2 ゲート絶縁膜
3 第1のポリシリコン膜
3g 浮遊ゲート
4 シリコン窒化膜
6 凹溝
7 シリコン酸化膜
9 シリコン窒化膜
11 第2のポリシリコン膜
11w ゲート電極配線
19 層間絶縁膜
31 ボイド
Claims (9)
- 半導体基板の表面にゲート絶縁膜を形成した後、浮遊ゲートの材料となる第1のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面でトランジスタ素子が形成されるべき活性領域に対応して、互いに平行に一方向に帯状に延びる第1のパターンマスクを設ける工程と、
上記第1のパターンマスクを用いて上記第1のポリシリコン膜の表面から上記半導体基板の所定の深さまでエッチングして、上記第1のポリシリコン膜およびゲート絶縁膜を帯状に加工するとともに、上記半導体基板の表面に素子分離領域を定める凹溝を形成する工程と、
上記第1のパターンマスクを除去した後、上記凹溝内を埋めるとともに上記帯状に加工された第1のポリシリコン膜の上面を越えるレベルまで上記半導体基板上に第1の絶縁膜を堆積する工程と、
上記第1の絶縁膜の表面を平坦化する工程と、
上記第1のポリシリコン膜に対して選択的に上記第1の絶縁膜を所定の厚さ分だけエッチングする工程と、
上記第1の絶縁膜をエッチングすることにより上記第1のポリシリコン膜同士の間に生じた帯状の窪みを、上記第1の絶縁膜に対して選択的にエッチング可能な材料からなる第2の絶縁膜で埋め込む工程と、
上記半導体基板上に第3の絶縁膜を薄い厚さに形成し、続いて第2のポリシリコン膜を堆積する工程と、
フォトリソグラフィを行って、上記半導体基板の表面で互いに平行に上記一方向に対して垂直に帯状に延びる第2のパターンマスクを設ける工程と、
上記第2のパターンマスクを用いて上記第2のポリシリコン膜を上記第2の絶縁膜に対して選択的にエッチングしてゲート電極配線として帯状に加工するとともに、上記第3の絶縁膜のうち上記第2のパターンマスクに覆われていない部分を除去し、さらに、上記帯状に加工された第1のポリシリコン膜のうち上記第2のパターンマスクに覆われていない部分を除去して上記第1のポリシリコン膜を直方体状の浮遊ゲートに加工する工程と、
上記第2のパターンマスクを除去した後、上記半導体基板上の凹凸を埋めて上記帯状に加工された第2のポリシリコン膜の上面を越えるレベルまで層間絶縁膜を堆積する工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記凹溝を形成するためのエッチングを、レジストとシリコン窒化膜との積層膜からなる第1のパターンマスクを用いて行うことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記第2の絶縁膜がシリコン窒化膜であることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記第2の絶縁膜を堆積する厚さは、上記平坦化後に上記第1の絶縁膜をエッチングした厚さ分に実質的に等しいことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記帯状の窪みを上記第2の絶縁膜で埋め込む工程は、
上記窪みを埋めるように上記半導体基板上に上記第2の絶縁膜を堆積する工程と、
エッチバックを行って、上記第2の絶縁膜のうち上記第1の絶縁膜上に存する部分を残す一方、上記ポリシリコン膜または第1のポリシリコン膜上に存する部分を除去する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記第2の絶縁膜を堆積する厚さは60nm乃至120nmの範囲内であることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記第3の絶縁膜はシリコン酸化膜とシリコン窒化膜との積層またはシリコン酸化膜とシリコン酸窒化膜との積層からなることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に達する穴を設け、この穴にコンタクトプラグを形成することを特徴とする半導体装置の製造方法。 - 半導体基板の表面で互いに平行に一方向に延び、トランジスタ素子を構成する活性領域と、
上記活性領域の間で上記一方向に延び、上記活性領域同士を電気的に分離する素子分離領域とを備え、
上記素子分離領域は、上記半導体基板の表面に形成された凹溝と、この凹溝を埋める第1の絶縁体と、この第1の絶縁体上に設けられ上記第1の絶縁体とは異なる材料からなる第2の絶縁体とを有し、この第2の絶縁体の表面は上記半導体基板の表面よりも高いレベルにあり、
それぞれ上記一方向に対して垂直な方向に延びて上記活性領域におけるトランジスタ素子の浮遊ゲート上を通る複数のゲート電極配線と、
上記第2の絶縁体とは異なる材料からなり、上記活性領域におけるトランジスタ素子のソース・ドレイン領域の表面と上記素子分離領域の第2の絶縁体の表面とを連続的に覆うとともに上記ゲート電極配線の上面を越えるレベルまで設けられた層間絶縁膜と、
上記層間絶縁膜を上下に貫通して、上記活性領域のうち上記ゲート電極配線で覆われていない部分に接するコンタクトプラグとを備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006334371A JP2008147493A (ja) | 2006-12-12 | 2006-12-12 | 半導体装置およびその製造方法 |
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JP2006334371A Pending JP2008147493A (ja) | 2006-12-12 | 2006-12-12 | 半導体装置およびその製造方法 |
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2006
- 2006-12-12 JP JP2006334371A patent/JP2008147493A/ja active Pending
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