JP2008140505A - Semiconductor storage device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor storage device having an improved sense amplifier for FBC. <P>SOLUTION: The semiconductor storage device includes first and second memory cells for storing data of reverse polarity each other according to the number of many carriers in a body area. In a first isolation transistor 1, a first node SN1 to be connected to the first memory cell is made to be one end and another end is set to a second node SN0. As to a second isolation transistor 2, a third node /SN1 to be connected to the second memory cell is made to be one end and another end is set to a fourth node /SN0. First conductivity-type first and second amplification transistors 13, 14 are connected in series between the first and third nodes, and their gate electrodes are respectively connected with the third and first nodes. Second conductivity-type third and fourth amplification transistors 22, 23 are connected in series between the second and fourth nodes, and their gate electrodes are respectively connected with the fourth and second nodes. Equalizing transistor 15 is connected between the first and third nodes. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体記憶装置に関し、例えば、半導体記憶装置のセンスアンプ回路に関する。   The present invention relates to a semiconductor memory device, for example, a sense amplifier circuit of a semiconductor memory device.

近時、半導体記憶装置のメモリセルとして、ＦＢＣ（floating body cell）というメモリセルが注目を集めている（例えば非特許文献１）。ＦＢＣは、ＳＯＩ（silicon on insulator）基板上に形成され、ＳＯＩのボディ領域に電荷を蓄え、電荷の有無を“１”および“０”データに対応させることにより情報を記憶する。ＳＯＩ技術においては、半導体記憶装置の微細化と共に信号量が減少しないので、半導体記憶装置の微細化を進めるに当たって有効である。   Recently, a memory cell called FBC (floating body cell) has attracted attention as a memory cell of a semiconductor memory device (for example, Non-Patent Document 1). The FBC is formed on an SOI (silicon on insulator) substrate, stores charges in the body region of the SOI, and stores information by associating the presence or absence of charges with “1” and “0” data. In the SOI technology, the amount of signal does not decrease with the miniaturization of the semiconductor memory device, which is effective in promoting the miniaturization of the semiconductor memory device.

ＦＢＣは非破壊型読み出しが可能であるが、揮発性でありリフレッシュを必要とする。また、チャージポンプ（charge-pumping）現象等があるため、読み出したデータを書き戻す必要がある。このため、ＦＢＣセルを用いた半導体記憶装置では、これらの要件を満たすセンスアンプが必要であり、それに合致するものが提案されている。
Takashi Ohsawa et Al.、"An 18.5ns 128Mb SOI DRAM with a Floating Body Cell"、「ISSCC2005 Digest of Technical Papers」、pp.458-459 FBC can be read non-destructively, but is volatile and requires refresh. In addition, since there is a charge-pumping phenomenon, it is necessary to write back the read data. For this reason, in a semiconductor memory device using FBC cells, a sense amplifier that satisfies these requirements is necessary, and a device that matches the sense amplifier has been proposed.
Takashi Ohsawa et Al., "An 18.5ns 128Mb SOI DRAM with a Floating Body Cell", "ISSCC2005 Digest of Technical Papers", pp.458-459

本発明は、改良されたＦＢＣ用センスアンプを有する半導体記憶装置を提供しようとするものである。   The present invention seeks to provide a semiconductor memory device having an improved FBC sense amplifier.

本発明の一態様による半導体記憶装置は、電気的に浮遊状態のボディ領域を含み、前記ボディ領域内の多数キャリアの数に応じてデータを記憶し、相互に逆極性のデータを記憶する第１メモリセルおよび第２メモリセルと、前記第１メモリセルに接続される第１ノードを一端とし且つ他端を第２ノードとして接続される第１分離トランジスタと、前記第２メモリセルに接続される第３ノードを一端とし且つ他端を第４ノードとして接続される第２分離トランジスタと、一端を前記第１ノードと接続され、ゲート電極を前記第３ノードと接続された第１導電型の第１増幅トランジスタと、一端を前記第３ノードと接続され、他端を前記第１増幅トランジスタの他端と接続され、ゲート電極を前記第１ノードと接続された第１導電型の第２増幅トランジスタと、一端を前記第２ノードと接続され、ゲート電極を前記第４ノードと接続された第２導電型の第３増幅トランジスタと、一端を前記第４ノードと接続され、他端を前記第２増幅トランジスタの他端と接続され、ゲート電極を前記第２ノードと接続された第２導電型の第４増幅トランジスタと、前記第１ノードと前記第３ノードとの間に接続されたイコライズトランジスタと、を具備することを特徴とする半導体記憶装置。   A semiconductor memory device according to one aspect of the present invention includes a first electrically-floating body region, storing data according to the number of majority carriers in the body region, and storing data having opposite polarities. A memory cell, a second memory cell, a first isolation transistor connected to one end of the first node connected to the first memory cell and the other end as a second node, and connected to the second memory cell A second isolation transistor having a third node as one end and the other end as a fourth node; a first conductivity type first transistor having one end connected to the first node and a gate electrode connected to the third node; A first amplifying transistor having one end connected to the third node, the other end connected to the other end of the first amplifying transistor, and a gate electrode connected to the first node; A third conductivity type third amplifying transistor having one end connected to the second node, a gate electrode connected to the fourth node, one end connected to the fourth node, and the other end connected to the second node. A second amplifying transistor connected to the other end of the second amplifying transistor and having a gate electrode connected to the second node; and an equalizing transistor connected between the first node and the third node And a semiconductor memory device.

本発明によれば、改良されたＦＢＣ用センスアンプを有する半導体記憶装置を提供できる。   According to the present invention, a semiconductor memory device having an improved FBC sense amplifier can be provided.

本発明者等は、本発明の開発の過程において、ＦＢＣ用のセンスアンプについて研究した。その結果、本発明者等は、以下に述べるような知見を得た。   The inventors of the present invention have studied a sense amplifier for FBC in the course of development of the present invention. As a result, the present inventors have obtained knowledge as described below.

図９は、ＦＢＣ用のセンスアンプを概略的に示している。図１０は、図９の各部の電位のタイミングチャートである。図９、図１０に示すように、互いに相補なビット線ＢＬＬ、／ＢＬＬは、トランジスタＴＧＬ１、ＴＧＬ２をそれぞれ介して、ノードＳＮ、／ＳＮにそれぞれ接続されている。ビット線ＢＬＬ、／ＢＬＬには、互いに相補なデータを保持するメモリセル（図示せぬ）が接続されている。センスアンプを含んだ半導体記憶装置に外部から供給された読み出しコマンドＲＥＡＤ１が時刻Ｔ１０にキャプチャされたことを受けて、時刻Ｔ１１において、このメモリセルのゲートと接続されたワード線が活性化される。   FIG. 9 schematically shows a sense amplifier for FBC. FIG. 10 is a timing chart of the potential of each part in FIG. As shown in FIGS. 9 and 10, bit lines BLL and / BLL complementary to each other are connected to nodes SN and / SN via transistors TGL1 and TGL2, respectively. Memory cells (not shown) that hold complementary data are connected to the bit lines BLL and / BLL. When the read command READ1 supplied from the outside to the semiconductor memory device including the sense amplifier is captured at time T10, the word line connected to the gate of the memory cell is activated at time T11.

また、時刻Ｔ１１において、信号φｔＲが非活性化される。この結果、トランジスタＴＧＲ１、ＴＧＲ２がオフとされることにより、ノードＳＮ０、／ＳＮ０がビット線ＢＬＲ、／ＢＬＲから分離される。さらに、時刻Ｔ１１において、信号ＥＱが非活性化される。この結果、ノードＳＮ０、／ＳＮ０間に接続されたトランジスタＴＮ３がオフされることにより、ノードＳＮ０、／ＳＮ０が相互に分離される。   At time T11, signal φtR is deactivated. As a result, the transistors TGR1 and TGR2 are turned off, so that the nodes SN0 and / SN0 are separated from the bit lines BLR and / BLR. Further, at time T11, signal EQ is deactivated. As a result, the transistor TN3 connected between the nodes SN0 and / SN0 is turned off, so that the nodes SN0 and / SN0 are separated from each other.

上記のような、時刻Ｔ１１における信号の変化の結果、メモリセルの電位が、ビット線ＢＬＬ、／ＢＬＬを介して、ノードＳＮ０、／ＳＮ０に読み出される。   As a result of the signal change at time T11 as described above, the potential of the memory cell is read to the nodes SN0 and / SN0 via the bit lines BLL and / BLL.

また、時刻Ｔ１１において、信号ＳＡＰが活性化される。信号ＳＡＰは、ノードＳＮ０、／ＳＮ０間にクロスカップル接続されたトランジスタＴＰ１、ＴＰ２の接続ノードに供給される。この結果、トランジスタＴＰ１、ＴＰ２が増幅動作を開始し、ノードＳＮ０、／ＳＮ０の電位が上昇する。   At time T11, the signal SAP is activated. The signal SAP is supplied to the connection node of the transistors TP1 and TP2 that are cross-coupled between the nodes SN0 and / SN0. As a result, the transistors TP1 and TP2 start amplification, and the potentials of the nodes SN0 and / SN0 rise.

ノードＳＮ０、／ＳＮ０の電位が十分に上昇した後、時刻Ｔ１２において、信号／ＳＡＮが活性化される。信号／ＳＡＮは、ノードＳＮ０、／ＳＮ０間にクロスカップル接続されたトランジスタＴＮ１、ＴＮ２の接続ノードに供給される。この結果、トランジスタＴＮ１、ＴＮ２が増幅動作を開始し、ノードＳＮ０、／ＳＮ０の電位がさらに上昇する。トランジスタＴＮ１、ＴＮ２によって、ノードＳＮ０、／ＳＮ０は、フルレンジまで上昇または下降し、その状態がラッチされる。   After the potentials of nodes SN0 and / SN0 rise sufficiently, signal / SAN is activated at time T12. Signal / SAN is supplied to a connection node of transistors TN1 and TN2 that are cross-coupled between nodes SN0 and / SN0. As a result, the transistors TN1 and TN2 start an amplification operation, and the potentials of the nodes SN0 and / SN0 further increase. The transistors SN0 and / SN0 are raised or lowered to the full range by the transistors TN1 and TN2, and the state is latched.

ノードＳＮ０、／ＳＮ０の電位がフルレンジまで変化した後、時刻Ｔ１３において、信号ＣＳが活性化される。この結果、ノードＳＮ０、／ＳＮ０の電位が、トランジスタＴＮ４、ＴＮ５を介してデータ線ＤＱ、／ＤＱに転送される。次いで、時刻Ｔ１４において、信号ＣＳが非活性化されることによって、ノードＳＮ０、／ＳＮ０がデータ線ＤＱ、／ＤＱからそれぞれ分離される。   After the potentials of nodes SN0 and / SN0 change to the full range, signal CS is activated at time T13. As a result, the potentials of the nodes SN0 and / SN0 are transferred to the data lines DQ and / DQ via the transistors TN4 and TN5. Next, at time T14, the signal CS is deactivated, so that the nodes SN0 and / SN0 are separated from the data lines DQ and / DQ, respectively.

ここで、半導体記憶装置からのデータ読み出し効率を上げるために、読み出しコマンドＲＥＡＤ１から２サイクル後（クロック信号の２周期後）にさらなる読み出しコマンドＲＥＡＤ２が供給される仕様とされている場合を考える。   Here, in order to increase the efficiency of reading data from the semiconductor memory device, a case is considered in which the specification is such that a further read command READ2 is supplied two cycles after the read command READ1 (after two cycles of the clock signal).

２つ目の読み出しコマンドの供給を受けて、このコマンドによる読み出しに備えるために、データ線ＤＱ、／ＤＱに電位が十分に転送される時間の経過後のなるべく早い時刻Ｔ１５において、信号ＥＱが活性化される。この結果、ノードＳＮ０、／ＳＮ０のプリチャージが開始する。   In response to the supply of the second read command, the signal EQ is activated at the time T15 as early as possible after the lapse of the time when the potential is sufficiently transferred to the data lines DQ and / DQ in order to prepare for the read by this command. It becomes. As a result, precharging of the nodes SN0 and / SN0 starts.

また、時刻Ｔ１５において、信号ＳＡＰ、／ＳＡＮの非活性化によって増幅動作が終了するとともに、信号φｔＲ、φＴＬの活性化によってノードＳＮ０、／ＳＮ０は、ビット線ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲと接続される。次いで、時刻Ｔ１６において、読み出しコマンドＲＥＡＤ２がキャプチャされる。   At time T15, the amplification operation is ended by deactivation of the signals SAP and / SAN, and the nodes SN0 and / SN0 are connected to the bit lines BLL, / BLL, BLR, and / BLR by the activation of the signals φtR and φTL. Connected. Next, at time T16, the read command READ2 is captured.

この後、時刻Ｔ１７において、再度、メモリセルからの電位を転送するために、時刻Ｔ１１での変化と同様に各信号が変化する。すなわち、信号ＥＱの非活性化によってノードＳＮ０、／ＳＮ０のプリチャージが終了し、信号φｔＲの非活性化によりノードＳＮ０、／ＳＮ０がビット線ＢＬＲ、／ＢＬＲからそれぞれ分離される。また、ワード線ＷＬが活性化される。   Thereafter, at time T17, in order to transfer the potential from the memory cell again, each signal changes in the same manner as the change at time T11. That is, deactivation of signal EQ ends precharging of nodes SN0 and / SN0, and deactivation of signal φtR separates nodes SN0 and / SN0 from bit lines BLR and / BLR, respectively. Further, the word line WL is activated.

さらに、時刻Ｔ１７において、信号ＳＡＰの活性化によって、トランジスタＴＰ１、ＴＰ２による増幅動作が開始する。   Further, at time T17, the amplification operation by the transistors TP1 and TP2 is started by the activation of the signal SAP.

ところが、２回目の読み出しについての、プリチャージの再開からトランジスタＴＰ１、ＴＰ２によるノードＳＮ０、／ＳＮ０の電位の増幅までの時間、すなわち、時刻Ｔ１５から時刻Ｔ１７までの時間が十分でない。具体的には、Ｔ１５からＴ１７までの時間が、読み出しコマンドが連続しない場合のプリチャージからノードの電位増幅開始までの時間よりも短い。この結果、読み出されたデータが反転してしまう恐れが生じる。   However, the time from the restart of precharging to the amplification of the potentials of the nodes SN0 and / SN0 by the transistors TP1 and TP2, ie, the time from time T15 to time T17, is not sufficient for the second reading. Specifically, the time from T15 to T17 is shorter than the time from the precharge when the read command is not continuous to the start of node potential amplification. As a result, the read data may be inverted.

この現象は、以下の理由に起因する。すなわち、トランジスタＴＰ１、ＴＰ２によるデータの増幅は、セルトランジスタのサイズが小さいがために、サイズの大きなトランジスタを用いると、読み出しデータが反転することを防止するために行われる。トランジスタＴＰ１、ＴＰ２による増幅時間（信号発展時間）、すなわち時刻Ｔ１１からＴ１２までの時間は、セルトランジスタの閾値のばらつきに関わらずトランジスタＴＮ１、ＴＮ２による増幅によってデータが反転しない程度までノードＳＮ０、／ＳＮ０間に電位差が生じる長さに設定される。すなわち、信号発展時間を短くすると、読み出しデータの反転に繋がるため、信号発展時間をさらに短くすることはできない。   This phenomenon is caused by the following reason. That is, the data amplification by the transistors TP1 and TP2 is performed in order to prevent the read data from being inverted when a large transistor is used because the cell transistor is small in size. The amplification time (signal development time) by the transistors TP1 and TP2, that is, the time from the time T11 to the time T12 is set to the nodes SN0 and / SN0 to the extent that the data is not inverted by the amplification by the transistors TN1 and TN2, regardless of variations in the threshold values of the cell transistors. The length is set such that a potential difference is generated between them. That is, shortening the signal development time leads to inversion of read data, and therefore the signal development time cannot be further shortened.

また、トランジスタＴＮ１、ＴＮ２によるデータの増幅およびデータ線ＤＱ、／ＤＱへのデータの転送時間も同様である。すなわち、トランジスタＴＮ１、ＴＮ２による増幅と、データ線ＤＱ、／ＤＱの充電にも所定の長さが必要である。このため、ある程度以下の長さにすることはできない。   The same applies to the data amplification time by the transistors TN1 and TN2 and the data transfer time to the data lines DQ and / DQ. That is, a predetermined length is required for amplification by the transistors TN1 and TN2 and charging of the data lines DQ and / DQ. For this reason, it cannot be set to a certain length or less.

この結果、これらの動作に続く２回目の読み出しのプリチャージ時間にしわ寄せがかかり、この２回目のプリチャージ時間が短くなる。プリチャージ時間が短いことにより、読み出しデータの反転が生じ得る。   As a result, the precharge time for the second read following these operations is reduced, and the second precharge time is shortened. Due to the short precharge time, inversion of read data can occur.

以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。   Hereinafter, an embodiment of the present invention configured based on such knowledge will be described with reference to the drawings. In the following description, components having substantially the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構成を示す回路図である。半導体記憶装置は、ｋ行ｍ列の行列上に配置された複数のセンスアンプＳＡ00乃至ＳＡmkを含んでいる。以下、どのセンスアンプかを特定する必要がない場合、または、ある特定のものに限られないセンスアンプを指す場合、包括的に、単にセンスアンプＳＡと記載する。 (First embodiment)
FIG. 1 is a circuit diagram showing a configuration of the semiconductor memory device according to the first embodiment. The semiconductor memory device includes a plurality of sense amplifiers SA 00 to SA mk arranged on a matrix of k rows and m columns. Hereinafter, when it is not necessary to specify which sense amplifier, or when referring to a sense amplifier that is not limited to a specific one, it is simply referred to as a sense amplifier SA.

例えば図の左右方向に延びる複数のビット線対ＢＬ（0,0）、／ＢＬ（0,0）乃至ＢＬ（m-1,n）、／ＢＬ（m-1,n）が設けられる。同じ添え字を有するビット線は、１つの対を構成する。添え字の左側の数字ｘは、左から数えてｘ列目のセンスアンプＳＡとｘ＋１列目のセンスアンプＳＡの間に位置するビット線であることを示し、右側の数字ｙは上から数えてｙ行目のビット線対であることを示している。以下、どのビット線を特定する必要がない場合、または、ある特定のものに限られないビット線を指す場合、包括的に、単にビット線ＢＬ、／ＢＬと記載する。 For example, a plurality of bit line pairs BL (0,0) and / BL (0,0) to BL (m−1, n) and / BL (m−1, n) extending in the left-right direction in the drawing are provided. Bit lines having the same subscript constitute one pair. The number x on the left side of the subscript indicates that the bit line is located between the sense amplifier SA in the x column and the sense amplifier SA in the x + 1 column from the left, and the number y on the right side is counted from the top. The bit line pair in the y-th row is shown. Hereinafter, when it is not necessary to specify which bit line, or when referring to a bit line that is not limited to a specific one, it is simply described as bit lines BL and / BL.

各ビット線対ＢＬ、／ＢＬは、自身の左側と右側に位置する２つのセンスアンプＳＡの一方のみに接続される。より詳しくは、奇数列のセンスアンプＳＡが左側に位置し、偶数列のセンスアンプＳＡが右側に位置する２つのセンスアンプＳＡ間のビット線ＢＬ、／ＢＬに関しては、上から１行目のビット線対が右側のセンスアンプＳＡに接続され、上から２行目のビット線対が左側のセンスアンプＳＡに接続される。一方、偶数列のセンスアンプＳＡが左側に位置し、奇数列のセンスアンプＳＡが右側に位置する２つのセンスアンプＳＡ間のビット線ＢＬ、／ＢＬに関しては、上から１行目のビット線対が左側のセンスアンプＳＡに接続され、上から２行目のビット線対が右側のセンスアンプＳＡに接続される。この結果、１つのセンスアンプＳＡには、左右それぞれに１対のビット線対（計４本のビット線）が接続される。   Each bit line pair BL, / BL is connected to only one of the two sense amplifiers SA located on the left side and the right side thereof. More specifically, the bit lines BL and / BL between the two sense amplifiers SA in which the odd-numbered column sense amplifiers SA are positioned on the left side and the even-numbered column sense amplifiers SA are positioned on the right side are the bits in the first row from the top. The line pair is connected to the right sense amplifier SA, and the bit line pair in the second row from the top is connected to the left sense amplifier SA. On the other hand, regarding the bit lines BL and / BL between two sense amplifiers SA in which the even-numbered sense amplifiers SA are located on the left side and the odd-numbered sense amplifiers SA are located on the right side, Are connected to the left sense amplifier SA, and the bit line pair in the second row from the top is connected to the right sense amplifier SA. As a result, one sense amplifier SA is connected to one pair of bit lines (four bit lines in total) on the left and right.

具体的には、センスアンプＳＡ00、ＳＡ10間においては、ＢＬ（0,0）、／ＢＬ（0,0）は自身の左側のセンスアンプＳＡ１０に接続され、ＢＬ（0,1）、／ＢＬ（0,1）は自身の右側のセンスアンプＳＡ１０と接続される。 Specifically, between the sense amplifiers SA 00 and SA 10 , BL (0,0) and / BL (0,0) are connected to the left-side sense amplifier SA10, and BL (0,1 ), / BL (0, 1) is connected to the sense amplifier SA10 on its right side.

図の上下方向に延びる複数のワード線ＷＬ0乃至ＷＬm-1が設けられる。ワード線の添え字ｚは、ワード線が、左からｚ列目のセンスアンプＳＡとｚ＋１列目のセンスアンプＳＡとの間に位置することを示している。以下、どのワード線かを特定する必要がない場合、包括的に、単にワード線ＷＬと記載する。なお、ビット線ＢＬ、／ＢＬとワード線ＷＬの延びる方向は互いに入れ替わっていても良い
ビット線ＢＬ、／ＢＬとワード線ＷＬとの交点に、メモリセルＭＣが設けられる。よって、メモリセルＭＣは、行列状に配置される。メモリセルＭＣは、ＦＢＣから構成され、トランジスタによって実現される。各メモリセルのトランジスタの一端は、ビット線ＢＬ、／ＢＬと接続され、他端はソース線ＳＬと接続される。同じ列に属するメモリセルトランジスタのゲートは、同じワード線ＷＬと接続される。 A plurality of word lines WL 0 to WL m−1 extending in the vertical direction in the figure are provided. The subscript z of the word line indicates that the word line is located between the sense amplifier SA in the z column and the sense amplifier SA in the z + 1 column from the left. Hereinafter, when it is not necessary to specify which word line, it is simply referred to as a word line WL. Note that the extending directions of the bit lines BL and / BL and the word line WL may be interchanged. The memory cell MC is provided at the intersection of the bit lines BL and / BL and the word line WL. Therefore, the memory cells MC are arranged in a matrix. The memory cell MC is composed of FBC and is realized by a transistor. One end of each memory cell transistor is connected to the bit lines BL and / BL, and the other end is connected to the source line SL. Gates of memory cell transistors belonging to the same column are connected to the same word line WL.

本実施形態によるＦＢＣメモリ装置は、２セル／ビット方式を採用している。２セル／
ビット方式とは、ビット線対ＢＬ、／ＢＬに接続され、同一ワード線と接続される２つのメモリセルＭＣに逆極性のデータを書き込むことによって１ビットのデータを格納する方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。 The FBC memory device according to the present embodiment employs a 2-cell / bit system. 2 cells /
The bit method is a method of storing 1-bit data by writing data of opposite polarity to two memory cells MC connected to the bit line pair BL, / BL and connected to the same word line. The reverse polarity data is data having a complementary relationship such as the relationship between data “0” and data “1”.

データの読み出しの際は、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。したがって、ビット線対ＢＬ、／ＢＬは、互いに逆極性のデータを伝達する。   When reading data, one data of reverse polarity is used as a reference for the other data, and the other data is used as a reference for the one data. Therefore, bit line pairs BL and / BL transmit data having opposite polarities.

図２は、第１実施形態に適用可能なメモリセルＭＣを概略的に示す断面図である。メモリセルＭＣは、ＳＯＩ基板上に設けられる。ＳＯＩ基板は、積層された、支持基板１０１、ＢＯＸ層１０２、ＳＯＩ層（シリコン層）１０３を含んでいる。   FIG. 2 is a cross-sectional view schematically showing a memory cell MC applicable to the first embodiment. Memory cell MC is provided on an SOI substrate. The SOI substrate includes a support substrate 101, a BOX layer 102, and an SOI layer (silicon layer) 103, which are stacked.

ＳＯＩ層１０３内に、ソース領域１１１およびドレイン領域１１２が設けられている。ボディ領域１１３は、ソース領域１１１とドレイン領域１１２との間のＳＯＩ層１０３内の領域である。ボディ領域１１３は、ソース領域１１１およびドレイン領域１１２とは逆導電型である。ソース領域１１１はソース線ＳＬと接続され、ドレイン領域１１２はビット線ＢＬ、／ＢＬと接続されている。ソース線ＳＬは０ボルトとされている。   A source region 111 and a drain region 112 are provided in the SOI layer 103. The body region 113 is a region in the SOI layer 103 between the source region 111 and the drain region 112. The body region 113 has a conductivity type opposite to that of the source region 111 and the drain region 112. Source region 111 is connected to source line SL, and drain region 112 is connected to bit lines BL and / BL. The source line SL is set to 0 volts.

ボディ領域１１３上には、ゲート絶縁膜１１４が設けられ、ゲート絶縁膜１１４上にはゲート電極１１５が設けられる。ゲート電極１１５は、ワード線ＷＬと接続される。   A gate insulating film 114 is provided on the body region 113, and a gate electrode 115 is provided on the gate insulating film 114. Gate electrode 115 is connected to word line WL.

本実施形態では、メモリセルＭＣはｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。ボディ領域１１３は、ソース領域１１１、ドレイン領域１１２、ＢＯＸ層１０２、ゲート絶縁膜１１４、例えばＳＴＩ（shallow trench isolation）構造の素子分離絶縁膜（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ領域１１３内の多数キャリアの数によってデータを記憶する。   In the present embodiment, the memory cell MC is composed of an n-type MOSFET (metal oxide semiconductor field effect transistor). The body region 113 is electrically floating by being surrounded by a source region 111, a drain region 112, a BOX layer 102, a gate insulating film 114, for example, an element isolation insulating film (not shown) having an STI (shallow trench isolation) structure. It is. The FBC memory stores data according to the number of majority carriers in the body region 113.

例えば、ボディ領域１１３に蓄積されたホールが多い状態をデータ“１”の保持状態とし、ホールが少ない状態をデータ“０”の保持状態と定義する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。すなわち、例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。上記のように、ソース領域１１１には０ボルトが印加されている。これにより、ドレイン領域１１２近傍においてインパクトイオン化が生じ、電子とホールとの対が大量に発生する。生じた電子は、ドレイン領域１１２に流れ、生じたホールはポテンシャルの低いボディ領域１１３に蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ領域１１３とソース領域１１２との間のｐｎ接合における順方向電流が釣り合ったときに、ボディ領域１１４の電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。   For example, a state where there are many holes accumulated in the body region 113 is defined as a data “1” holding state, and a state where there are few holes is defined as a data “0” holding state. In order to write data “1” to the memory cell MC, the memory cell MC is operated in a saturated state. That is, for example, the word line WL is biased to 1.5V, and the bit line BL is biased to 1.5V. As described above, 0 volts is applied to the source region 111. Thereby, impact ionization occurs in the vicinity of the drain region 112, and a large number of pairs of electrons and holes are generated. The generated electrons flow to the drain region 112, and the generated holes are stored in the body region 113 having a low potential. When the current flowing when holes are generated by impact ionization and the forward current at the pn junction between the body region 113 and the source region 112 are balanced, the voltage of the body region 114 reaches an equilibrium state. This body voltage is about 0.7V.

データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ領域１１３とドレイン領域１１２との間のｐｎ接合が大きく順方向にバイアスされる。この結果、ボディ領域１１３に蓄積されていたホールはドレイン領域１１２へ排出され、データ“０”がメモリセルＭＣに記憶される。   When writing data “0”, the bit line BL is lowered to a negative voltage. For example, the potential of the bit line BL is lowered to −1.5V. By this operation, the pn junction between the body region 113 and the drain region 112 is largely biased in the forward direction. As a result, the holes accumulated in the body region 113 are discharged to the drain region 112, and data “0” is stored in the memory cell MC.

データの読み出し動作では、ワード線ＷＬをデータ書き込み時と同様に活性にするが、ビット線ＢＬ、／ＢＬをデータ“１”の書き込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬ、／ＢＬを０．２Ｖにする。この結果、メモリセルＭＣは線形領域で動作する。データ“０”を保持しているメモリセルＭＣとデータ“１”を保持しているメモリセルＭＣとは、ボディ領域１１３に蓄積されたホール数の違いにより、閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬ、／ＢＬを低電圧にする理由は、ビット線ＢＬ、／ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。   In the data read operation, the word line WL is activated in the same way as when data is written, but the bit lines BL and / BL are set lower than when data “1” is written. For example, the word line WL is set to 1.5V, and the bit lines BL and / BL are set to 0.2V. As a result, the memory cell MC operates in the linear region. The memory cell MC holding data “0” and the memory cell MC holding data “1” differ in threshold voltage due to the difference in the number of holes accumulated in the body region 113. By detecting this difference in threshold voltage, data “1” and data “0” are identified. The reason for lowering the voltage of the bit lines BL and / BL at the time of reading is that if the voltage of the bit lines BL and / BL is increased and the memory cell MC is biased to a saturated state, the data “0” is read. This is because data “0” changes to data “1” due to ionization.

次に、図３乃至図６を参照して第１実施形態に係るセンスアンプＳＡについて説明する。図３は、第１実施形態に係る半導体記憶装置のセンスアンプＳＡおよびその周辺を示す回路図である。図３に示すように、センスアンプＳＡの左側のビット線をビット線ＢＬＬ、／ＢＬＬとし、右側のビット線をビット線ＢＬＲ、／ＢＬＲと称する。例えば、図１のセンスアンプＳＡ１０を例に取った場合、図１のビット線ＢＬ（0,0）、／ＢＬ（0,0）、ＢＬ（1,0）、／ＢＬ（1,0）が、図３のビット線ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲにそれぞれ対応する。 Next, the sense amplifier SA according to the first embodiment will be described with reference to FIGS. FIG. 3 is a circuit diagram showing the sense amplifier SA and its periphery of the semiconductor memory device according to the first embodiment. As shown in FIG. 3, the left bit lines of the sense amplifier SA are referred to as bit lines BLL and / BLL, and the right bit lines are referred to as bit lines BLR and / BLR. For example, when the sense amplifier SA10 of FIG. 1 is taken as an example, the bit lines BL (0,0) , / BL (0,0) , BL (1,0) , / BL (1,0) of FIG. , Corresponding to the bit lines BLL, / BLL, BLR, / BLR in FIG.

ビット線ＢＬＬ、／ＢＬＬは、それぞれトランジスタ１１、１２の各一端と接続される。トランジスタ１１、１２は、例えばｎ型のＭＯＳＦＥＴから構成される。トランジスタ１１、１２の各他端は、センスアンプノード（以下、単にノードと称する）ＳＮ１、／ＳＮ１とそれぞれ接続される。トランジスタ１１は信号φｔＬに応じてビット線ＢＬとノードＳＮ１の一端との接続または非接続を制御する。トランジスタ１２は信号φｔＬに応じてノード／ＢＬＬとノード／ＳＮ１の一端との接続または非接続を制御する。   Bit lines BLL and / BLL are connected to respective one ends of transistors 11 and 12, respectively. The transistors 11 and 12 are composed of, for example, an n-type MOSFET. The other ends of the transistors 11 and 12 are connected to sense amplifier nodes (hereinafter simply referred to as nodes) SN1 and / SN1, respectively. The transistor 11 controls connection or disconnection between the bit line BL and one end of the node SN1 in accordance with the signal φtL. The transistor 12 controls connection / disconnection between the node / BLL and one end of the node / SN1 in accordance with the signal φtL.

ノードＳＮ１は、ｎ型のＭＯＳＦＥＴ４１を介してビット線ＢＬＲと接続される。ノード／ＳＮ１は、ｎ型のＭＯＳＦＥＴ４２を介してビット線／ＢＬＲと接続される。トランジスタ４１は信号φｔＲに応じてノードＳＮ１とビット線ＢＬＲとの接続または非接続を制御する。トランジスタ４２は信号φｔＲに応じてノード／ＳＮ１とビット線／ＢＬＲとの接続または非接続を制御する。   The node SN1 is connected to the bit line BLR via the n-type MOSFET 41. Node / SN1 is connected to bit line / BLR via n-type MOSFET. The transistor 41 controls connection or non-connection between the node SN1 and the bit line BLR in accordance with the signal φtR. Transistor 42 controls connection / disconnection between node / SN1 and bit line / BLR in accordance with signal φtR.

ノードＳＮ１とノード／ＳＮ１との間には、クロスカップル接続されたｐ型のＭＯＳＦＥＴ（増幅トランジスタ）１３、１４が接続されている。具体的には、トランジスタ１３、１４は、各一端同士を接続され、トランジスタ１３の他端はビット線ＳＮ１と接続され、トランジスタ１４の他端はノード／ＳＮ１と接続される。トランジスタ１３のゲート端子はノード／ＳＮ１と接続され、トランジスタ１４のゲート端子はノードＳＮ１と接続される。トランジスタ１３、１４の各他端（トランジスタ１３、１４の接続ノード）には、信号ＳＡＰが供給される。   Cross-coupled p-type MOSFETs (amplification transistors) 13 and 14 are connected between the node SN1 and the node / SN1. Specifically, one end of each of the transistors 13 and 14 is connected, the other end of the transistor 13 is connected to the bit line SN1, and the other end of the transistor 14 is connected to the node / SN1. The gate terminal of transistor 13 is connected to node / SN1, and the gate terminal of transistor 14 is connected to node SN1. A signal SAP is supplied to the other ends of the transistors 13 and 14 (connection nodes of the transistors 13 and 14).

トランジスタ１３、１４は、メモリセルトランジスタの信号差を増幅する機能を有する。このため、トランジスタ１３、１４は、小さな駆動能力（サイズ）を有している必要がある。具体的には、メモリセルトランジスタと同等のサイズを有する。メモリセルトランジスタは、半導体記憶装置の微細化を達成するために、サイズが小さく、よって、ビット線ＢＬ、／ＢＬに読み出す信号量が小さい。また、メモリセルトランジスタ相互間には、同じプロセスで形成されたとしても、通常、閾値のばらつきが生じる。このため、小さな信号を、メモリセルトランジスタに比して大きなサイズのトランジスタで増幅すると、閾値ばらつきに起因して、読み出しデータが反転する恐れが生じる。そこで、後述のトランジスタ２２、２３によるデータ信号の増幅に先立ち、閾値ばらつきの影響によって読み出しデータの反転が生じない程度まで、駆動能力の低いトランジスタ１３、１４で、ビット線ＢＬ、／ＢＬ上の小さな信号が増幅される。   The transistors 13 and 14 have a function of amplifying the signal difference between the memory cell transistors. For this reason, the transistors 13 and 14 need to have a small driving capability (size). Specifically, it has the same size as the memory cell transistor. The memory cell transistor is small in size in order to achieve miniaturization of the semiconductor memory device, and thus the amount of signal read to the bit lines BL and / BL is small. Also, even if the memory cell transistors are formed by the same process, variations in threshold value usually occur. For this reason, if a small signal is amplified by a transistor having a size larger than that of the memory cell transistor, read data may be inverted due to threshold variation. Therefore, prior to amplification of data signals by transistors 22 and 23, which will be described later, the transistors 13 and 14 having low driving capability are small on the bit lines BL and / BL to the extent that read data is not inverted due to the influence of threshold variation. The signal is amplified.

ノードＳＮ１とノード／ＳＮ１との間には、例えばｎ型のＭＯＳＦＥＴ１５が接続されている。トランジスタ１５は、センスアンプＳＡを非活性化するとともにノードＳＮ１とノード／ＳＮ１をプリジャージする機能を有する。トランジスタ１５のゲート端子には、信号ＥＱ１が供給されている。トランジスタ１５は、信号ＥＱ１に応じて、ノードＳＮ１１とノード／ＳＮ１１とを短絡または分離する。   For example, an n-type MOSFET 15 is connected between the node SN1 and the node / SN1. The transistor 15 has a function of deactivating the sense amplifier SA and pre-jerking the node SN1 and the node / SN1. A signal EQ 1 is supplied to the gate terminal of the transistor 15. Transistor 15 short-circuits or isolates node SN11 and node / SN11 in response to signal EQ1.

ノードＳＮ１、／ＳＮ１の他端は、それぞれ、例えばｎ型のＭＯＳＦＥＴ１、２の一端と接続されている。トランジスタ（分離トランジスタ）１、２の各他端は、センスアンプノード（以下、単にノードと称する）ＳＮ０、／ＳＮ０とそれぞれ接続されている。トランジスタ１、２のゲート端子には、信号φｔ２が供給される。トランジスタ１は、信号φｔ２に応じてノードＳＮ１とノードＳＮ０の一端との接続または非接続を制御する。トランジスタ２は、φｔ２に応じてノード／ＳＮ１とノード／ＳＮ０の一端との接続または非接続を制御する。   The other ends of the nodes SN1 and / SN1 are respectively connected to one ends of n-type MOSFETs 1 and 2, for example. The other ends of the transistors (isolation transistors) 1 and 2 are connected to sense amplifier nodes (hereinafter simply referred to as nodes) SN0 and / SN0, respectively. A signal φt2 is supplied to the gate terminals of the transistors 1 and 2. The transistor 1 controls connection or non-connection between the node SN1 and one end of the node SN0 according to the signal φt2. The transistor 2 controls connection / disconnection between the node / SN1 and one end of the node / SN0 according to φt2.

ノードＳＮ０とノード／ＳＮ０との間には、例えばｎ型のＭＯＳＦＥＴ（イコライズトランジスタ）１５が接続されている。トランジスタ２１は、ノードＳＮ０、／ＳＮ０をイコライズする機能を有する。トランジスタ２１のゲート端子には、信号ＥＱ０が供給されている。トランジスタ２１は、信号ＥＱ０に応じて、ノードＳＮ０とノード／ＳＮ０とを短絡または分離する。   For example, an n-type MOSFET (equalize transistor) 15 is connected between the node SN0 and the node / SN0. The transistor 21 has a function of equalizing the nodes SN0 and / SN0. A signal EQ 0 is supplied to the gate terminal of the transistor 21. Transistor 21 short-circuits or isolates node SN0 and node / SN0 in response to signal EQ0.

ノードＳＮ０とノード／ＳＮ０との間には、クロスカップル接続された、ｎ型のＭＯＳＦＥＴ（増幅トランジスタ）２２、２３が接続されている。具体的には、トランジスタ２２、２３は、各一端同士を接続され、トランジスタ２２の他端はノードＳＮ０と接続され、トランジスタ２３の他端はノード／ＳＮ０と接続される。トランジスタ２２のゲート端子はノード／ＳＮ０と接続され、トランジスタ２３のゲート端子はノードＳＮ０と接続される。トランジスタ２２、２３の各他端（トランジスタ２２、２３の接続ノード）には、信号／ＳＡＮが供給される。トランジスタ２２、２３は、ノードＳＮ０、／ＳＮ０上の信号差を増幅する機能を有し、トランジスタ１３、１４よりも大きなサイズを有する。   Cross-coupled n-type MOSFETs (amplification transistors) 22 and 23 are connected between the node SN0 and the node / SN0. Specifically, one end of each of the transistors 22 and 23 is connected, the other end of the transistor 22 is connected to the node SN0, and the other end of the transistor 23 is connected to the node / SN0. Transistor 22 has a gate terminal connected to node / SN0, and transistor 23 has a gate terminal connected to node SN0. A signal / SAN is supplied to the other ends of the transistors 22 and 23 (connection nodes of the transistors 22 and 23). The transistors 22 and 23 have a function of amplifying a signal difference on the nodes SN0 and / SN0, and have a larger size than the transistors 13 and 14.

ノードＳＮ０は、また、ｎ型のＭＯＳＦＥＴ２４を介してデータ線ＤＱと接続される。ノード／ＳＮ０は、また、ｎ型のＭＯＳＦＥＴ２５を介してデータ線／ＤＱと接続される。トランジスタ２４、２５のゲート端子には、カラム選択信号ＣＳが供給される。トランジスタ２４は、信号ＣＳに応じて、ノードＳＮ０とデータ線ＤＱとを接続する。トランジスタ２５は、信号ＣＳに応じて、ノード／ＳＮ０とデータ線／ＤＱとを接続する。   Node SN0 is also connected to data line DQ via n-type MOSFET 24. Node / SN0 is also connected to data line / DQ via n-type MOSFET 25. A column selection signal CS is supplied to the gate terminals of the transistors 24 and 25. The transistor 24 connects the node SN0 and the data line DQ according to the signal CS. Transistor 25 connects node / SN0 and data line / DQ in accordance with signal CS.

ＦＢＣ用のセンスアンプでは、リフレッシュ等の際に、読み出された信号と逆方向の極性のデータをビット線に印加する必要がある。センスアンプＳＡは、これを達成するためのトランジスタ３１乃至３４、４３乃至４６を有する。ｎ型のＭＯＳＦＥＴ３１は、ノードＳＮ１とビット線／ＢＬＬとの間に接続される。ｎ型のＭＯＳＦＥＴ３２は、ノード／ＳＮ１とビット線ＢＬＬとの間に接続される。トランジスタ３１、３２の各ゲート端子には、信号ＦＢＬが供給される。   In the sense amplifier for FBC, it is necessary to apply data having a polarity opposite to the read signal to the bit line at the time of refresh or the like. The sense amplifier SA includes transistors 31 to 34 and 43 to 46 for achieving this. N-type MOSFET 31 is connected between node SN1 and bit line / BLL. N-type MOSFET 32 is connected between node / SN1 and bit line BLL. A signal FBL is supplied to each gate terminal of the transistors 31 and 32.

ｐ型のＭＯＳＦＥＴ３３は、ビット線ＢＬＬと信号ＦＢＬの供給線と間に接続される。トランジスタ３３のゲート端子は、ノードＳＮ１と接続される。ｐ型のＭＯＳＦＥＴ３４は、ビット線／ＢＬＬと信号ＦＢＬの供給線との間に接続される。トランジスタ３４のゲート端子は、ノード／ＳＮ１と接続される。   The p-type MOSFET 33 is connected between the bit line BLL and the signal FBL supply line. The gate terminal of transistor 33 is connected to node SN1. The p-type MOSFET 34 is connected between the bit line / BLL and the signal FBL supply line. The gate terminal of transistor 34 is connected to node / SN1.

ｎ型のＭＯＳＦＥＴ４３は、ノードＳＮ１とビット線／ＢＬＲとの間に接続される。ｎ型のＭＯＳＦＥＴ４４は、ノード／ＳＮ１とビット線ＢＬＲとの間に接続される。トランジスタ４３、４４の各ゲート端子には、信号ＦＢＲが供給される。   N-type MOSFET 43 is connected between node SN1 and bit line / BLR. The n-type MOSFET 44 is connected between the node / SN1 and the bit line BLR. A signal FBR is supplied to each gate terminal of the transistors 43 and 44.

ｐ型のＭＯＳＦＥＴ４５は、ビット線ＢＬＲと信号ＦＢＲの供給線と間に接続される。トランジスタ４５のゲート端子は、ノードＳＮ１と接続される。ｐ型のＭＯＳＦＥＴ４６は、ビット線／ＢＬＲと信号ＦＢＲの供給線との間に接続される。トランジスタ４６のゲート端子は、ノード／ＳＮ１と接続される。   The p-type MOSFET 45 is connected between the bit line BLR and the supply line of the signal FBR. The gate terminal of transistor 45 is connected to node SN1. The p-type MOSFET 46 is connected between the bit line / BLR and the supply line of the signal FBR. The gate terminal of transistor 46 is connected to node / SN1.

信号ＦＢＬを活性化することによって、ビット線ＢＬＬ、／ＢＬＬに読み出されたデータと逆の極性のデータが、ビット線ＢＬＬ、／ＢＬＬに印加される。この結果、ビット線ＢＬＬ、／ＢＬＬに接続されたメモリセルＭＣに、読み出されたデータと同じ極性のデータが書き込まれる。   By activating the signal FBL, data having the opposite polarity to the data read to the bit lines BLL and / BLL is applied to the bit lines BLL and / BLL. As a result, data having the same polarity as the read data is written into the memory cells MC connected to the bit lines BLL and / BLL.

同様に、信号ＦＢＲを活性化することによって、ビット線ＢＬＲ、／ＢＬＲに読み出されたデータと逆の極性のデータが、ビット線ＢＬＲ、／ＢＬＲに印加される。この結果、ビット線ＢＬＲ、／ＢＬＲに接続されたメモリセルＭＣに、読み出されたデータと同じ極性のデータが書き込まれる。   Similarly, by activating the signal FBR, data having the opposite polarity to the data read to the bit lines BLR and / BLR is applied to the bit lines BLR and / BLR. As a result, data having the same polarity as the read data is written into the memory cells MC connected to the bit lines BLR and / BLR.

信号ＳＡＰ、／ＳＡＮ、φｔＬ、φｔＲ、φｔ２、ＥＱ０、ＥＱ１、ＣＳ、ＦＢＬ、ＦＢＲは、図４に示すように、コントローラＣＴから供給される。図４は、センスアンプＳＡに供給される各種信号とコントローラとの関係を示している。信号ＳＡＰ１については、第２実施形態で説明する。   The signals SAP, / SAN, φtL, φtR, φt2, EQ0, EQ1, CS, FBL, and FBR are supplied from the controller CT as shown in FIG. FIG. 4 shows the relationship between various signals supplied to the sense amplifier SA and the controller. The signal SAP1 will be described in the second embodiment.

また、データ線ＤＱ、／ＤＱは、図５に示すように、データバッファＤＱＢと接続される。図５は、データ線ＤＱ、／ＤＱを介した接続を示す図である。データバッファＤＱＢは、データ線ＤＱ、／ＤＱの電位を、さらに増幅し、半導体記憶装置の外部へと出力する。   Data lines DQ and / DQ are connected to data buffer DQB as shown in FIG. FIG. 5 is a diagram showing connections via the data lines DQ and / DQ. Data buffer DQB further amplifies the potentials of data lines DQ and / DQ and outputs the amplified data to the outside of the semiconductor memory device.

データバッファＤＱＢは、データ線ＤＱ、／ＤＱ間との間に設けられた、クロスカップル接続されたｐ型のＭＯＳＦＥＴ５１、５２を有する。すなわち、トランジスタ５１、５２は、各一端同士を接続され、トランジスタ５１の他端はデータ線ＤＱと接続され、トランジスタ５２の他端はデータ線／ＤＱと接続される。トランジスタ５１のゲート端子はデータ線／ＤＱと接続され、トランジスタ５２のゲート端子はデータ線ＤＱと接続される。トランジスタ５１、５２の各他端（トランジスタ５１、５２の接続ノード）には、電源電位が供給される。   Data buffer DQB includes cross-coupled p-type MOSFETs 51 and 52 provided between data lines DQ and / DQ. That is, each of the transistors 51 and 52 is connected to each other, the other end of the transistor 51 is connected to the data line DQ, and the other end of the transistor 52 is connected to the data line / DQ. Transistor 51 has a gate terminal connected to data line / DQ, and transistor 52 has a gate terminal connected to data line DQ. A power supply potential is supplied to the other ends of the transistors 51 and 52 (connection nodes of the transistors 51 and 52).

次に、図６を参照して、図３のセンスアンプＳＡの読み出し動作を説明する。図６は、第１実施形態のセンスアンプＳＡの読み出し時の各部の電位を示すタイミングチャートである。なお、図６は、センスアンプＳＡの左側のメモリセルＭＣからの読み出し、すなわちビット線ＢＬＬ、／ＢＬＬと接続されたメモリセルＭＣからの読み出しを例示している。   Next, the read operation of the sense amplifier SA of FIG. 3 will be described with reference to FIG. FIG. 6 is a timing chart showing the potential of each part at the time of reading by the sense amplifier SA of the first embodiment. FIG. 6 exemplifies reading from the memory cell MC on the left side of the sense amplifier SA, that is, reading from the memory cell MC connected to the bit lines BLL and / BLL.

図６に示すように、スタンバイ状態において、信号φｔＬ、φｔＲは活性化されている。よって、ビット線ＢＬＬ、ノードＳＮ１、ビット線ＢＬＲは相互に接続されており、ビット線／ＢＬＬ、ノード／ＳＮ１、ビット線／ＢＬＲは相互に接続されている。一方、信号φｔ２は非活性化されているため、ノードＳＮ１、／ＳＮ１は、ノードＳＮ０、／ＳＮ０から、それぞれ分離している。   As shown in FIG. 6, in the standby state, the signals φtL and φtR are activated. Therefore, the bit line BLL, the node SN1, and the bit line BLR are connected to each other, and the bit line / BLL, the node / SN1, and the bit line / BLR are connected to each other. On the other hand, since the signal φt2 is inactivated, the nodes SN1 and / SN1 are separated from the nodes SN0 and / SN0, respectively.

ここで、活性化とは、活性化の対象とされる信号の論理レベルが、この信号を供給されるトランジスタをオンさせるレベルであることを意味する。したがって、ある信号がｎ型のＭＯＳＦＥＴのゲート端子に供給されている場合は、この信号の活性レベルはハイレベルを意味し、ｐ型のＭＯＳＦＥＴのゲート端子に供給されている場合は、この信号の活性レベルはローレベルを意味する。   Here, activation means that the logic level of a signal to be activated is a level at which a transistor to which this signal is supplied is turned on. Therefore, when a certain signal is supplied to the gate terminal of the n-type MOSFET, the active level of this signal means a high level, and when it is supplied to the gate terminal of the p-type MOSFET, The activity level means a low level.

スタンバイ状態において、信号ＥＱ０、ＥＱ１は活性化されている。よって、ノードＳＮ０、／ＳＮ０は同電位とされ、ノードＳＮ１、／ＳＮ１は同電位とされている。   In the standby state, the signals EQ0 and EQ1 are activated. Therefore, the nodes SN0 and / SN0 are set to the same potential, and the nodes SN1 and / SN1 are set to the same potential.

信号ＳＡＰ、／ＳＡＮは非活性化されており、トランジスタ１３、１４、２２、２３はオフしている。信号ＣＳも非活性であり、ノードＳＮ０、／ＳＮ０は、データ線ＤＱ、／ＤＱと、それぞれ分離している。   The signals SAP and / SAN are deactivated, and the transistors 13, 14, 22, and 23 are off. Signal CS is also inactive, and nodes SN0 and / SN0 are separated from data lines DQ and / DQ, respectively.

半導体記憶装置の外部から供給された読み出しコマンドＲＥＡＤ１が、時刻Ｔ０においてキャプチャされる。これを受けて、時刻Ｔ１において、信号ＥＱ１が非活性化されることにより、ノードＳＮ１、／ＳＮ１のイコライズが停止される。また、時刻Ｔ１において、信号φｔＲが非活性化されることにより、ビット線ＢＬＲ、／ＢＬＲが、ノードＳＮ０、／ＳＮ０から、それぞれ分離される。   A read command READ1 supplied from the outside of the semiconductor memory device is captured at time T0. In response, signal EQ1 is deactivated at time T1, and equalization of nodes SN1 and / SN1 is stopped. At time T1, signal φtR is deactivated, so that bit lines BLR and / BLR are separated from nodes SN0 and / SN0, respectively.

また、時刻Ｔ１において、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬが活性化される。この結果、メモリセルＭＣの保持データに応じた電位が、ビット線ＢＬＬ、／ＢＬＬに読み出される。なお、図示していないが、その他のワード線は非活性を維持する。   At time T1, the word line WL connected to the memory cell MC to be read is activated. As a result, the potential corresponding to the data held in the memory cell MC is read to the bit lines BLL and / BLL. Although not shown, other word lines remain inactive.

また、時刻Ｔ１において、信号ＳＡＰが活性化されることにより、トランジスタ１３、１４の増幅動作が開始する。これにより、ノードＳＮ１、／ＳＮ１上の電位に差が形成される（信号発展が行われる）。なお、信号ＳＡＰの活性化と、信号ＥＱ１の非活性化とは、順番が前後しても構わない。   At time T1, the signal SAP is activated, and the amplification operation of the transistors 13 and 14 starts. As a result, a difference is formed between the potentials on the nodes SN1 and / SN1 (signal evolution is performed). Note that the order of activation of the signal SAP and deactivation of the signal EQ1 may be reversed.

時刻Ｔ１から所定時間経過後の時刻Ｔ２において、信号φｔ２が活性化されるとともに信号ＥＱ０が非活性化される。この結果、ノードＳＮ０、／ＳＮ０が、ノードＳＮ１、／ＳＮ１とそれぞれ接続されるとともに、ノードＳＮ０、／ＳＮ０が相互に分離される。よって、ノードＳＮ１、／ＳＮ１の電位が、ノードＳＮ０、／ＳＮ０にそれぞれ転送される。   At time T2 after a predetermined time has elapsed from time T1, signal φt2 is activated and signal EQ0 is deactivated. As a result, nodes SN0 and / SN0 are connected to nodes SN1 and / SN1, respectively, and nodes SN0 and / SN0 are separated from each other. Therefore, the potentials of the nodes SN1 and / SN1 are transferred to the nodes SN0 and / SN0, respectively.

次に、時刻Ｔ３において、信号φｔＬが非活性化されることにより、ビット線ＢＬＬ、／ＢＬＬが、ノードＳＮ１、／ＳＮ１からそれぞれ分離される。また、時刻Ｔ３において、信号／ＳＡＮが活性化されることにより、トランジスタ２２、２３の増幅動作が開始する。この結果、ノードＳＮ０、／ＳＮ０間の電位差（従って、ノードＳＮ１、／ＳＮ１間の電位差も）が、フルレンジまで増幅される。なお、時刻Ｔ３は、時刻Ｔ１から、メモリセルＭＣ相互間の閾値のばらつきの影響を排除してトランジスタ２２、２３の増幅動作の最中に読み出しデータの極性の反転が生じない程度までノードＳＮ１、／ＳＮ１間に電位差が生じるのに要する時間の経過後に設定される。   Next, at time T3, signal φtL is deactivated, whereby bit lines BLL and / BLL are separated from nodes SN1 and / SN1, respectively. At time T3, the signal / SAN is activated, and the amplification operation of the transistors 22 and 23 is started. As a result, the potential difference between the nodes SN0 and / SN0 (and therefore the potential difference between the nodes SN1 and / SN1) is amplified to the full range. At time T3, from time T1, the influence of the threshold value variation between the memory cells MC is eliminated, and the nodes SN1 and SN1 are not affected until the polarity of the read data is inverted during the amplification operation of the transistors 22 and 23. / SN1 is set after elapse of time required to generate a potential difference between SN1.

時刻Ｔ３後、適当な時間で、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬが非活性化される。   After time T3, the word line WL connected to the memory cell MC to be read is deactivated at an appropriate time.

次に、時刻Ｔ４において、信号ＣＳが活性化されることにより、ノードＳＮ０、／ＳＮ０の電位のデータ線ＤＱ、／ＤＱへの転送が開始される。時刻Ｔ４は、時刻Ｔ３から、トランジスタ２２、２３による十分な増幅に要する時間の経過後に設定される。データ線ＤＱ、／ＤＱへの読み出しデータの転送には、ある程度の時間を要する。   Next, at time T4, the signal CS is activated, whereby the transfer of the potentials of the nodes SN0 and / SN0 to the data lines DQ and / DQ is started. Time T4 is set after elapse of time required for sufficient amplification by the transistors 22 and 23 from time T3. A certain amount of time is required to transfer read data to the data lines DQ and / DQ.

ここで、１つ目の読み出しコマンドの供給から２サイクル後に２つ目の読み出しコマンドが供給されている。この２つ目の読み出しに備えるために、データ線ＤＱ、／ＤＱへの読み出しデータの転送の完了を待たずに、時刻Ｔ５において、信号φｔ２が非活性化されることにより、ノードＳＮ１、／ＳＮ１が、ノードＳＮ０、／ＳＮ０から、それぞれ分離される。また、時刻Ｔ５に、またはこの後（直後）に、信号ＥＱ１が活性化されることにより、ノードＳＮ１、／ＳＮ１のプリチャージが開始される。   Here, the second read command is supplied after two cycles from the supply of the first read command. In preparation for this second read, the signal φt2 is deactivated at time T5 without waiting for the completion of transfer of read data to the data lines DQ, / DQ, thereby causing the nodes SN1, / SN1 Are separated from the nodes SN0 and / SN0, respectively. At time T5 or after (immediately after), the signal EQ1 is activated to start precharging of the nodes SN1 and / SN1.

この分離によって、読み出しデータの転送と２回目の読み出し動作に備えたプリチャージを平行して行うことができる。すなわち、ノードＳＮ０、／ＳＮ０を用いてデータ線ＤＱ、／ＤＱへの読み出しデータの転送を行うと同時に、ノードＳＮ１、／ＳＮ１間ではプリチャージを行うことができる。   By this separation, transfer of read data and precharge for the second read operation can be performed in parallel. That is, the read data is transferred to the data lines DQ and / DQ using the nodes SN0 and / SN0, and at the same time, precharging can be performed between the nodes SN1 and / SN1.

信号φｔ２の非活性化前は、ノードＳＮ０、／ＳＮ０上の電位は、トランジスタ１３、１４、２２、２３によってラッチされている。しかし、信号φｔ２の非活性化によって、トランジスタ１３、１４は、ノードＳＮ０、／ＳＮ０上の電位のラッチにもはや寄与しない。しかしながら、ノードＳＮ０、／ＳＮ０がデータ線ＤＱ、／ＤＱと接続されることにより、トランジスタ２２、２３に加えて、図５に示すトランジスタ５１、５２が代わってラッチに寄与する。このため、このため、ノードＳＮ０、／ＳＮ０上の電位が失われることはない。トランジスタ５１、５２は、データ線ＤＱ、／ＤＱへの電位の転送の開始後にオンする。   Before the signal φt2 is deactivated, the potentials on the nodes SN0 and / SN0 are latched by the transistors 13, 14, 22, and 23. However, due to the inactivation of signal φt2, transistors 13 and 14 no longer contribute to the potential latch on nodes SN0 and / SN0. However, when nodes SN0 and / SN0 are connected to data lines DQ and / DQ, in addition to transistors 22 and 23, transistors 51 and 52 shown in FIG. 5 contribute to the latch instead. For this reason, the potentials on the nodes SN0 and / SN0 are not lost. Transistors 51 and 52 are turned on after the start of potential transfer to data lines DQ and / DQ.

また、時刻Ｔ５において、信号φｔＲ、φｔＬが活性化されることにより、ビット線ＢＬＬ、ノードＳＮ１、ビット線ＢＬＲが相互に接続され、ビット線／ＢＬＬ、ノード／ＳＮ１、ビット線／ＢＬＲが相互に接続される。また、時刻Ｔ５において、信号ＳＡＰが非活性化されることによりトランジスタ１３、１４の増幅動作が終了する。なお、信号ＳＡＰの非活性化のタイミングは、時刻Ｔ５に限られず、ノードＳＮ１、／ＳＮ１のプリチャージ再開後、さらなる読み出しコマンドに応じた増幅動作再開までの任意のタイミングで行うことができる。   At time T5, signals φtR and φtL are activated to connect bit line BLL, node SN1, and bit line BLR to each other, and bit line / BLL, node / SN1, and bit line / BLR are mutually connected. Connected. In addition, at time T5, the signal SAP is deactivated, whereby the amplification operation of the transistors 13 and 14 ends. Note that the timing of deactivation of the signal SAP is not limited to the time T5, and can be performed at any timing after the precharge of the nodes SN1 and / SN1 is resumed until the amplification operation is resumed according to a further read command.

次に、時刻Ｔ４からデータ線ＤＱ、／ＤＱへのデータの転送が十分に行われる時間の経過後、時刻Ｔ６において、信号ＣＳが非活性化されることにより、ノードＳＮ０、／ＳＮ０が、データ線ＤＱ、／ＤＱから分離される。   Next, after a period of time during which data is sufficiently transferred from the time T4 to the data lines DQ and / DQ, the signal CS is deactivated at time T6, so that the nodes SN0 and / SN0 Separated from lines DQ and / DQ.

次に、時刻Ｔ７において、２つ目の読み出しコマンドＲＥＡＤ２がキャプチャされることにより、時刻Ｔ８において２回目の読み出し動作の準備が開始する。より具体的には、時刻Ｔ８において、信号ＥＱ０が活性化されることにより、ノードＳＮ０、／ＳＮ０のプリチャージが開始する。また、時刻Ｔ７において、信号／ＳＡＮが非活性化されることによりトランジスタ２２、２３の増幅動作が終了する。   Next, by capturing the second read command READ2 at time T7, preparation for the second read operation starts at time T8. More specifically, at time T8, signal EQ0 is activated to start precharging of nodes SN0 and / SN0. At time T7, the signal / SAN is deactivated, so that the amplification operation of the transistors 22 and 23 is completed.

次に、時刻Ｔ９において、信号ＥＱ１の非活性化によってノードＳＮ１、／ＳＮ１のプリチャージが終了し、信号φｔＲの非活性化によってビット線ＢＬＬ、／ＢＬＬがノードＳＮ１、／ＳＮ１から分離される。また、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬが活性化され、信号ＳＡＰの活性化によってノードＳＮ１、／ＳＮ１間の電位に差が形成される。この後の動作は、１回目の読み出しと同じである。   Next, at time T9, the deactivation of the signal EQ1 ends the precharging of the nodes SN1 and / SN1, and the deactivation of the signal φtR separates the bit lines BLL and / BLL from the nodes SN1 and / SN1. In addition, the word line WL connected to the memory cell MC to be read is activated, and a difference is formed in the potential between the nodes SN1 and / SN1 by the activation of the signal SAP. The subsequent operation is the same as the first reading.

時刻Ｔ９は、ノードＳＮ０、／ＳＮ０のプリチャージが開始する時刻Ｔ８からすぐに到来することが多い。このため、ノードＳＮ０、／ＳＮ０のプリチャージが十分でないことが多い。これに対して、本実施形態では、データ線ＤＱ、／ＤＱへの読み出しデータの転送中にノードＳＮ０、／ＳＮ０をノードＳＮ１、／ＳＮ１から切り離している。この分離によって、読み出しデータの転送はノードＳＮ０、／ＳＮ０に担わせ、時刻Ｔ８に先立つ時刻Ｔ５でノードＳＮ１、／ＳＮ１のプリチャージが開始されている。このため、ビット線ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲから読み出しデータが転送されるノードＳＮ１、／ＳＮ１のプリチャージに十分な時間を取ることができる。よって、２回目の読み出しについての信号展開の開始の時点で、プリチャージが完了していないことが回避される。このため、ある読み出しコマンドのすぐ後（例えば２サイクル後）にさらなる読み出しコマンドの供給を可能として読み出しサイクルの高速化を達成すると同時に、読み出しデータの反転を回避することができる。   The time T9 often comes immediately after the time T8 when the precharge of the nodes SN0 and / SN0 starts. For this reason, the precharge of the nodes SN0 and / SN0 is often not sufficient. In contrast, in the present embodiment, the nodes SN0 and / SN0 are disconnected from the nodes SN1 and / SN1 during transfer of read data to the data lines DQ and / DQ. By this separation, transfer of read data is performed by the nodes SN0 and / SN0, and precharging of the nodes SN1 and / SN1 is started at time T5 prior to time T8. Therefore, a sufficient time can be taken for precharging the nodes SN1 and / SN1 to which read data is transferred from the bit lines BLL, / BLL, BLR, and / BLR. Therefore, it is avoided that precharge is not completed at the start of signal development for the second read. For this reason, it is possible to supply a further read command immediately after a certain read command (for example, after two cycles), thereby achieving a high speed read cycle and at the same time avoiding inversion of read data.

第１実施形態に係る半導体記憶装置によれば、ＦＢＣ用のセンスアンプにおいて、ノードＳＮ０とノードＳＮ１との間、ノード／ＳＮ０とノード／ＳＮ１とが、分離可能な構成とされている。このため、読み出しデータのデータ線ＤＱ、／ＤＱへの転送と、次の読み出し動作に備えたプリチャージを平行して行うことができる。よって、高速読み出しと読み出しデータの反転の回避を両立可能な半導体記憶装置を実現できる。   According to the semiconductor memory device of the first embodiment, in the FBC sense amplifier, the node / SN0 and the node / SN1 can be separated between the node SN0 and the node SN1. Therefore, the transfer of read data to the data lines DQ and / DQ and the precharge for the next read operation can be performed in parallel. Therefore, a semiconductor memory device that can achieve both high-speed reading and avoidance of inversion of read data can be realized.

（第２実施形態）
第１実施形態では、ノードＳＮ０、／ＳＮ０とノードＳＮ１、／ＳＮ１の分離後の読み出しデータのラッチが、センスアンプ中のｎ型ＭＯＦＥＴとデータバッファ中のｐ型ＭＯＳＦＥＴとによって行われる。これに対して、第２実施形態は、センスアンプ中のトランジスタのみでラッチ可能な構成を有する。 (Second Embodiment)
In the first embodiment, latching of read data after separation of the nodes SN0 and / SN0 and the nodes SN1 and / SN1 is performed by the n-type MOFET in the sense amplifier and the p-type MOSFET in the data buffer. In contrast, the second embodiment has a configuration that can be latched only by the transistors in the sense amplifier.

図７、図８を参照して、第２実施形態に係る半導体記憶装置について説明する。図７は、本発明の第２実施形態に係る半導体記憶装置のセンスアンプＳＡおよびその周辺を示す回路図である。   The semiconductor memory device according to the second embodiment will be described with reference to FIGS. FIG. 7 is a circuit diagram showing the sense amplifier SA and its periphery in the semiconductor memory device according to the second embodiment of the present invention.

図７に示すように、第１実施形態の構成に加えて、ノードＳＮ０とノード／ＳＮ０との間には、クロスカップル接続されたｐ型のＭＯＳＦＥＴ６１、６２が設けられている。具体的には、トランジスタ６１、６２は、各一端同士を接続され、トランジスタ６１の他端はビット線ＳＮ０と接続され、トランジスタ６２の他端はノード／ＳＮ０と接続される。トランジスタ６１のゲート端子はノード／ＳＮ０と接続され、トランジスタ６２のゲート端子はノードＳＮ０と接続される。トランジスタ６１、６２の各他端（トランジスタ６１、６２の接続ノード）には、信号ＳＡＰ１が供給される。信号ＳＡＰ１は、図４に示すコントローラＣＴから供給される。その他の構成は、第１実施形態と同じである。   As shown in FIG. 7, in addition to the configuration of the first embodiment, cross-coupled p-type MOSFETs 61 and 62 are provided between the node SN0 and the node / SN0. Specifically, transistors 61 and 62 have one ends connected to each other, the other end of transistor 61 is connected to bit line SN0, and the other end of transistor 62 is connected to node / SN0. Transistor 61 has a gate terminal connected to node / SN0, and transistor 62 has a gate terminal connected to node SN0. A signal SAP1 is supplied to each of the other ends of the transistors 61 and 62 (a connection node of the transistors 61 and 62). The signal SAP1 is supplied from the controller CT shown in FIG. Other configurations are the same as those of the first embodiment.

次に、図８を参照して、図７のセンスアンプの読み出し動作を説明する。図８は、第２実施形態のセンスアンプＳＡの読み出し時の各部の電位を示すタイミングチャートである。なお、図８は、センスアンプＳＡの左側のメモリセルＭＣからの読み出し、すなわちビット線ＢＬＬ、／ＢＬＬと接続されたメモリセルＭＣからの読み出しを例示している。第２実施形態での読み出し動作は、第１実施形態に、信号ＳＡＰ１の制御が加わる。また、信号φｔＬは、活性化された状態を維持している。   Next, the read operation of the sense amplifier of FIG. 7 will be described with reference to FIG. FIG. 8 is a timing chart showing the potential of each part at the time of reading by the sense amplifier SA of the second embodiment. FIG. 8 illustrates reading from the memory cell MC on the left side of the sense amplifier SA, that is, reading from the memory cell MC connected to the bit lines BLL and / BLL. In the read operation in the second embodiment, control of the signal SAP1 is added to the first embodiment. In addition, the signal φtL maintains the activated state.

図８に示すように、時刻Ｔ２までの動作は、第１実施形態と同じである。信号ＳＡＰ１は、スタンバイ状態において、非活性化されている。時刻Ｔ３または時刻Ｔ３の後（直後）において、第１実施形態での制御に加えて、信号ＳＡＰ１が活性化されることによってトランジスタ６１、６２が動作を開始する。この結果、トランジスタ２２、２３によって増幅されたノードＳＮ０、／ＳＮ０上の電位が、トランジスタ２２、２３、６１、６２によってラッチされる。このため、ノードＳＮ０、／ＳＮ０がトランジスタ１３、１４と分離された後であっても、ノードＳＮ０、／ＳＮ０上の電位のラッチを行うのに、データバッファＤＱＢ内のトランジスタ５１、５２を用いる必要がない。よって、信号ＣＳの活性化を急ぐ必要がなく、信号ＣＳを含む各信号の活性化および非活性化のタイミングの設定の自由度が上がる。   As shown in FIG. 8, the operation up to time T2 is the same as in the first embodiment. The signal SAP1 is inactivated in the standby state. After the time T3 or after the time T3 (immediately after), in addition to the control in the first embodiment, the signal SAP1 is activated to start the operation of the transistors 61 and 62. As a result, the potentials on the nodes SN0 and / SN0 amplified by the transistors 22 and 23 are latched by the transistors 22, 23, 61, and 62. Therefore, it is necessary to use the transistors 51 and 52 in the data buffer DQB to latch the potentials on the nodes SN0 and / SN0 even after the nodes SN0 and / SN0 are separated from the transistors 13 and 14. There is no. Therefore, there is no need to rush activation of the signal CS, and the degree of freedom of setting the activation and deactivation timing of each signal including the signal CS is increased.

時刻Ｔ３以降の動作は、時刻Ｔ８での制御において信号ＳＡＰ１を非活性化する制御が加わることを除いて、第１実施形態と同じとすることができる。しかしながら、上記のように、第２実施形態においては、信号ＣＳの活性化を急ぐ必要が無い。このため、図８では、信号ＣＳの活性化を、ノードＳＮ０、／ＳＮ０がトランジスタ１３、１４と分離された後に行う例を示している。換言すれば、第１実施形態の時刻Ｔ４での制御と時刻Ｔ５での制御が入れ替わっている。   The operation after time T3 can be the same as that in the first embodiment except that control for deactivating the signal SAP1 is added in the control at time T8. However, as described above, in the second embodiment, there is no need to rush activation of the signal CS. Therefore, FIG. 8 shows an example in which the signal CS is activated after the nodes SN0 and / SN0 are separated from the transistors 13 and 14. In other words, the control at time T4 and the control at time T5 in the first embodiment are interchanged.

具体的には、時刻Ｔ４において、信号φｔ２が非活性化されることにより、ノードＳＮ１、／ＳＮ１が、ノードＳＮ０、／ＳＮ０から、それぞれ分離される。また、時刻Ｔ４に、またはこの直後に、信号ＥＱ１が活性化されることにより、ノードＳＮ１、／ＳＮ１のプリチャージが開始される。この分離によって、読み出しデータの転送と２回目の読み出し動作に備えたプリチャージを平行して行うことができる。また、時刻Ｔ４において、信号ＳＡＰが非活性化されることによりトランジスタ１３、１４の増幅動作が終了する。また、時刻Ｔ４において、信号φｔＲが活性化されることによりノードＳＮ１とビット線ＢＬＲとが接続され、ノード／ＳＮ１とビット線／ＢＬＲとが相互に接続される。なお、信号ＳＡＰの非活性化のタイミングは、第１実施形態と同じく、時刻Ｔ４に限られない。   Specifically, at time T4, the signal φt2 is deactivated, so that the nodes SN1 and / SN1 are separated from the nodes SN0 and / SN0, respectively. At time T4 or immediately after this, signal EQ1 is activated to start precharging of nodes SN1 and / SN1. By this separation, transfer of read data and precharge for the second read operation can be performed in parallel. At time T4, the signal SAP is deactivated, so that the amplification operation of the transistors 13 and 14 ends. At time T4, signal φtR is activated to connect node SN1 and bit line BLR, and node / SN1 and bit line / BLR are connected to each other. Note that the timing of deactivation of the signal SAP is not limited to the time T4, as in the first embodiment.

次に、時刻Ｔ５において、信号ＣＳが活性化されることにより、ノードＳＮ０、／ＳＮ０の電位のデータ線ＤＱ、／ＤＱへの転送が開始される。   Next, at time T5, the signal CS is activated, whereby the transfer of the potentials of the nodes SN0 and / SN0 to the data lines DQ and / DQ is started.

この後、時刻Ｔ６、時刻Ｔ７での制御は、第１実施形態と同じである。次いで、時刻Ｔ８において、第１実施形態と同じ制御に加えて、信号ＳＡＰ１が非活性化される。続く時刻Ｔ９での制御も、第１実施形態と同じである。   Thereafter, the control at time T6 and time T7 is the same as in the first embodiment. Next, at time T8, in addition to the same control as in the first embodiment, the signal SAP1 is deactivated. The subsequent control at time T9 is the same as in the first embodiment.

第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、ＦＢＣ用のセンスアンプにおいて、ノードＳＮ０とノードＳＮ１との間、ノード／ＳＮ０とノード／ＳＮ１とが、分離可能な構成とされている。このため、第１実施形態と同じ効果を得られる。   According to the semiconductor memory device of the second embodiment, as in the first embodiment, in the FBC sense amplifier, the node / SN0 and the node / SN1 can be separated between the node SN0 and the node SN1. It is said that. For this reason, the same effect as the first embodiment can be obtained.

また、第２実施形態によれば、ノードＳＮ０、／ＳＮ上の電位のラッチに、センスアンプＳＡ内のトランジスタ６１、６２が用いられる。このため、ノードＳＮ０、／ＳＮ０がトランジスタ１３、１４と分離された後であっても、ノードＳＮ０、／ＳＮ０上の電位のラッチのために、ノードＳＮ０、／ＳＮ０をデータバッファＤＱＢと接続する必要がない。よって、信号の活性化および非活性化のタイミングの自由度が上がる。   According to the second embodiment, the transistors 61 and 62 in the sense amplifier SA are used for latching the potentials on the nodes SN0 and / SN. Therefore, even after the nodes SN0 and / SN0 are separated from the transistors 13 and 14, the nodes SN0 and / SN0 need to be connected to the data buffer DQB in order to latch the potential on the nodes SN0 and / SN0. There is no. Therefore, the degree of freedom of signal activation and deactivation timing is increased.

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。   In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .

第１実施形態に係る半導体記憶装置の構成を示す回路図。1 is a circuit diagram showing a configuration of a semiconductor memory device according to a first embodiment. 第１実施形態に適用可能なメモリセルを示す断面図。FIG. 3 is a cross-sectional view showing a memory cell applicable to the first embodiment. 第１実施形の半導体記憶装置のセンスアンプおよびその周辺を示す回路図。FIG. 3 is a circuit diagram showing a sense amplifier and its periphery of the semiconductor memory device of the first embodiment. センスアンプに供給される信号とコントローラとの関係を示す図。The figure which shows the relationship between the signal supplied to a sense amplifier, and a controller. データ線を介した接続を示す図。The figure which shows the connection via a data line. 第１実施形態のセンスアンプの読み出し時の各部の電位を示すタイミングチャート。6 is a timing chart showing the potential of each part at the time of reading by the sense amplifier according to the first embodiment. 第２実施形態の半導体記憶装置のセンスアンプおよびその周辺を示す回路図。FIG. 5 is a circuit diagram showing a sense amplifier and its periphery of a semiconductor memory device according to a second embodiment. 第２実施形態のセンスアンプの読み出し時の各部の電位を示すタイミングチャート。9 is a timing chart showing the potential of each part at the time of reading by the sense amplifier according to the second embodiment. ＦＢＣ用センスアンプを概略的に示す回路図。The circuit diagram which shows schematically the sense amplifier for FBC. 図９のセンスアンプの読み出し時の各部の電位を示すタイミングチャート。FIG. 10 is a timing chart showing the potential of each part during reading of the sense amplifier of FIG. 9. FIG.

符号の説明Explanation of symbols

１、２、１１乃至１５、２１乃至２５、３１乃至３４、４１乃至４６…トランジスタ、
ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲ…ビット線、ＳＮ０、／ＳＮ０、ＳＮ１、／ＳＮ１…センスアンプノード、ＦＢＬ、ＦＢＲ、φｔＬ、φｔＲ、φｔ２、ＳＡＰ、／ＳＡＮ、ＥＱ０、ＥＱ１、ＣＳ…制御信号、ＤＱ、／ＤＱ…データ線。 1, 2, 11 to 15, 21 to 25, 31 to 34, 41 to 46 ... transistors,
BLL, / BLL, BLR, / BLR ... bit line, SN0, / SN0, SN1, / SN1 ... sense amplifier node, FBL, FBR, φtL, φtR, φt2, SAP, / SAN, EQ0, EQ1, CS ... control signal , DQ, / DQ ... data lines.

Claims (5)

電気的に浮遊状態のボディ領域を含み、前記ボディ領域内の多数キャリアの数に応じてデータを記憶し、相互に逆極性のデータを記憶する第１メモリセルおよび第２メモリセルと、
前記第１メモリセルに接続される第１ノードを一端とし且つ他端を第２ノードとして接続される第１分離トランジスタと、
前記第２メモリセルに接続される第３ノードを一端とし且つ他端を第４ノードとして接続される第２分離トランジスタと、
一端を前記第１ノードと接続され、ゲート電極を前記第３ノードと接続された第１導電型の第１増幅トランジスタと、
一端を前記第３ノードと接続され、他端を前記第１増幅トランジスタの他端と接続され、ゲート電極を前記第１ノードと接続された第１導電型の第２増幅トランジスタと、
一端を前記第２ノードと接続され、ゲート電極を前記第４ノードと接続された第２導電型の第３増幅トランジスタと、
一端を前記第４ノードと接続され、他端を前記第２増幅トランジスタの他端と接続され、ゲート電極を前記第２ノードと接続された第２導電型の第４増幅トランジスタと、
前記第１ノードと前記第３ノードとの間に接続されたイコライズトランジスタと、
を具備することを特徴とする半導体記憶装置。 A first memory cell that includes an electrically floating body region, stores data according to the number of majority carriers in the body region, and stores data of opposite polarities; and
A first isolation transistor connected to the first node connected to the first memory cell as one end and the other end as a second node;
A second isolation transistor connected with the third node connected to the second memory cell as one end and the other end as a fourth node;
A first amplifying transistor of a first conductivity type having one end connected to the first node and a gate electrode connected to the third node;
A first conductivity type second amplification transistor having one end connected to the third node, the other end connected to the other end of the first amplification transistor, and a gate electrode connected to the first node;
A third amplifying transistor of a second conductivity type having one end connected to the second node and a gate electrode connected to the fourth node;
A fourth amplifying transistor of a second conductivity type having one end connected to the fourth node, the other end connected to the other end of the second amplifying transistor, and a gate electrode connected to the second node;
An equalizing transistor connected between the first node and the third node;
A semiconductor memory device comprising: 第１時刻前に、オフ状態であった前記第１、第２増幅トランジスタがオンされ、オン状態であった前記イコライズトランジスタがオフされ、
前記第１時刻後の第２時刻に、オフ状態であった前記第１、第２分離トランジスタがオンされ、
前記第２時刻後の第３時刻に、オフ状態であった前記第３、第４増幅トランジスタがオンされ、
前記第３時刻後の第４時刻に、前記第１、第２分離トランジスタがオフされ、
前記第４時刻と同じまたは前記第４時刻後の第５時刻に、前記イコライズトランジスタがオンされる、
ことを特徴とする請求項１に記載の半導体記憶装置。 Prior to the first time, the first and second amplification transistors that were in the off state are turned on, and the equalizing transistor that was in the on state is turned off,
At the second time after the first time, the first and second isolation transistors that were in the off state are turned on,
At the third time after the second time, the third and fourth amplification transistors that were in the off state are turned on,
At the fourth time after the third time, the first and second isolation transistors are turned off,
The equalizing transistor is turned on at a fifth time that is the same as the fourth time or after the fourth time.
The semiconductor memory device according to claim 1. 第１転送トランジスタを介して前記第２ノードと接続された第１データ線と、
第２転送トランジスタを介して前記第４ノードと接続された第２データ線と、
一端を前記第１データ線と接続され、ゲート電極を前記第２データ線と接続された第１導電型の第５増幅トランジスタと、
一端を前記第２データ線と接続され、他端を前記第５増幅トランジスタの他端と接続され、ゲート電極を前記第１データ線と接続された第１導電型の第６トランジスタと、
をさらに具備し、
前記第３時刻と前記第４時刻の間の第６時刻に、オフ状態とされていた前記第１、第２転送トランジスタがオンされ、前記第６時刻と前記第４時刻の間の第７時刻に前記第５、第６増幅トランジスタがオンされる、
ことを特徴とする請求項２に記載の半導体記憶装置。 A first data line connected to the second node via a first transfer transistor;
A second data line connected to the fourth node via a second transfer transistor;
A first conductivity type fifth amplification transistor having one end connected to the first data line and a gate electrode connected to the second data line;
A first conductivity type sixth transistor having one end connected to the second data line, the other end connected to the other end of the fifth amplification transistor, and a gate electrode connected to the first data line;
Further comprising
At the sixth time between the third time and the fourth time, the first and second transfer transistors that have been turned off are turned on, and the seventh time between the sixth time and the fourth time The fifth and sixth amplification transistors are turned on,
The semiconductor memory device according to claim 2. 一端を前記第２ノードと接続され、ゲート電極を前記第４ノードと接続された第１導電型の第５増幅トランジスタと、
一端を前記第４ノードと接続され、他端を前記第５増幅トランジスタの他端と接続され、ゲート電極を前記第２ノードと接続された第１導電型の第６増幅トランジスタと、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。 A first conductivity type fifth amplification transistor having one end connected to the second node and a gate electrode connected to the fourth node;
A sixth conductivity type first amplification transistor having one end connected to the fourth node, the other end connected to the other end of the fifth amplification transistor, and a gate electrode connected to the second node;
The semiconductor memory device according to claim 1, further comprising: 第１時刻前に、オフ状態であった前記第１、第２増幅トランジスタがオンされ、オン状態であった前記イコライズトランジスタがオフされ、
前記第１時刻後の第２時刻に、オフ状態であった前記第１、第２分離トランジスタがオンされ、
前記第２時刻後の第３時刻に、オフ状態であった前記第３、第４増幅トランジスタがオンされ、
前記第３時刻と同じまたは第３時刻後の第４時刻に、オフ状態であった前記第５、第６増幅トランジスタがオンされ、
前記第４時刻後の第５時刻に、前記第１、第２分離トランジスタがオフされ、
前記第５時刻と同じまたは前記第５時刻後の第６時刻に、前記イコライズトランジスタがオンされる、
ことを特徴とする請求項４に記載の半導体記憶装置。 Prior to the first time, the first and second amplification transistors that were in the off state are turned on, and the equalizing transistor that was in the on state is turned off,
At the second time after the first time, the first and second isolation transistors that were in the off state are turned on,
At the third time after the second time, the third and fourth amplification transistors that were in the off state are turned on,
At the fourth time that is the same as the third time or after the third time, the fifth and sixth amplification transistors that are in the off state are turned on,
At the fifth time after the fourth time, the first and second isolation transistors are turned off,
The equalizing transistor is turned on at the same time as the fifth time or at a sixth time after the fifth time.
The semiconductor memory device according to claim 4.
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