JP2008140505A - Semiconductor storage device - Google Patents
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Abstract
Description
本発明は、半導体記憶装置に関し、例えば、半導体記憶装置のセンスアンプ回路に関する。 The present invention relates to a semiconductor memory device, for example, a sense amplifier circuit of a semiconductor memory device.
近時、半導体記憶装置のメモリセルとして、FBC(floating body cell)というメモリセルが注目を集めている(例えば非特許文献1)。FBCは、SOI(silicon on insulator)基板上に形成され、SOIのボディ領域に電荷を蓄え、電荷の有無を“1”および“0”データに対応させることにより情報を記憶する。SOI技術においては、半導体記憶装置の微細化と共に信号量が減少しないので、半導体記憶装置の微細化を進めるに当たって有効である。 Recently, a memory cell called FBC (floating body cell) has attracted attention as a memory cell of a semiconductor memory device (for example, Non-Patent Document 1). The FBC is formed on an SOI (silicon on insulator) substrate, stores charges in the body region of the SOI, and stores information by associating the presence or absence of charges with “1” and “0” data. In the SOI technology, the amount of signal does not decrease with the miniaturization of the semiconductor memory device, which is effective in promoting the miniaturization of the semiconductor memory device.
FBCは非破壊型読み出しが可能であるが、揮発性でありリフレッシュを必要とする。また、チャージポンプ(charge-pumping)現象等があるため、読み出したデータを書き戻す必要がある。このため、FBCセルを用いた半導体記憶装置では、これらの要件を満たすセンスアンプが必要であり、それに合致するものが提案されている。
本発明は、改良されたFBC用センスアンプを有する半導体記憶装置を提供しようとするものである。 The present invention seeks to provide a semiconductor memory device having an improved FBC sense amplifier.
本発明の一態様による半導体記憶装置は、電気的に浮遊状態のボディ領域を含み、前記ボディ領域内の多数キャリアの数に応じてデータを記憶し、相互に逆極性のデータを記憶する第1メモリセルおよび第2メモリセルと、前記第1メモリセルに接続される第1ノードを一端とし且つ他端を第2ノードとして接続される第1分離トランジスタと、前記第2メモリセルに接続される第3ノードを一端とし且つ他端を第4ノードとして接続される第2分離トランジスタと、一端を前記第1ノードと接続され、ゲート電極を前記第3ノードと接続された第1導電型の第1増幅トランジスタと、一端を前記第3ノードと接続され、他端を前記第1増幅トランジスタの他端と接続され、ゲート電極を前記第1ノードと接続された第1導電型の第2増幅トランジスタと、一端を前記第2ノードと接続され、ゲート電極を前記第4ノードと接続された第2導電型の第3増幅トランジスタと、一端を前記第4ノードと接続され、他端を前記第2増幅トランジスタの他端と接続され、ゲート電極を前記第2ノードと接続された第2導電型の第4増幅トランジスタと、前記第1ノードと前記第3ノードとの間に接続されたイコライズトランジスタと、を具備することを特徴とする半導体記憶装置。 A semiconductor memory device according to one aspect of the present invention includes a first electrically-floating body region, storing data according to the number of majority carriers in the body region, and storing data having opposite polarities. A memory cell, a second memory cell, a first isolation transistor connected to one end of the first node connected to the first memory cell and the other end as a second node, and connected to the second memory cell A second isolation transistor having a third node as one end and the other end as a fourth node; a first conductivity type first transistor having one end connected to the first node and a gate electrode connected to the third node; A first amplifying transistor having one end connected to the third node, the other end connected to the other end of the first amplifying transistor, and a gate electrode connected to the first node; A third conductivity type third amplifying transistor having one end connected to the second node, a gate electrode connected to the fourth node, one end connected to the fourth node, and the other end connected to the second node. A second amplifying transistor connected to the other end of the second amplifying transistor and having a gate electrode connected to the second node; and an equalizing transistor connected between the first node and the third node And a semiconductor memory device.
本発明によれば、改良されたFBC用センスアンプを有する半導体記憶装置を提供できる。 According to the present invention, a semiconductor memory device having an improved FBC sense amplifier can be provided.
本発明者等は、本発明の開発の過程において、FBC用のセンスアンプについて研究した。その結果、本発明者等は、以下に述べるような知見を得た。 The inventors of the present invention have studied a sense amplifier for FBC in the course of development of the present invention. As a result, the present inventors have obtained knowledge as described below.
図9は、FBC用のセンスアンプを概略的に示している。図10は、図9の各部の電位のタイミングチャートである。図9、図10に示すように、互いに相補なビット線BLL、/BLLは、トランジスタTGL1、TGL2をそれぞれ介して、ノードSN、/SNにそれぞれ接続されている。ビット線BLL、/BLLには、互いに相補なデータを保持するメモリセル(図示せぬ)が接続されている。センスアンプを含んだ半導体記憶装置に外部から供給された読み出しコマンドREAD1が時刻T10にキャプチャされたことを受けて、時刻T11において、このメモリセルのゲートと接続されたワード線が活性化される。 FIG. 9 schematically shows a sense amplifier for FBC. FIG. 10 is a timing chart of the potential of each part in FIG. As shown in FIGS. 9 and 10, bit lines BLL and / BLL complementary to each other are connected to nodes SN and / SN via transistors TGL1 and TGL2, respectively. Memory cells (not shown) that hold complementary data are connected to the bit lines BLL and / BLL. When the read command READ1 supplied from the outside to the semiconductor memory device including the sense amplifier is captured at time T10, the word line connected to the gate of the memory cell is activated at time T11.
また、時刻T11において、信号φtRが非活性化される。この結果、トランジスタTGR1、TGR2がオフとされることにより、ノードSN0、/SN0がビット線BLR、/BLRから分離される。さらに、時刻T11において、信号EQが非活性化される。この結果、ノードSN0、/SN0間に接続されたトランジスタTN3がオフされることにより、ノードSN0、/SN0が相互に分離される。 At time T11, signal φtR is deactivated. As a result, the transistors TGR1 and TGR2 are turned off, so that the nodes SN0 and / SN0 are separated from the bit lines BLR and / BLR. Further, at time T11, signal EQ is deactivated. As a result, the transistor TN3 connected between the nodes SN0 and / SN0 is turned off, so that the nodes SN0 and / SN0 are separated from each other.
上記のような、時刻T11における信号の変化の結果、メモリセルの電位が、ビット線BLL、/BLLを介して、ノードSN0、/SN0に読み出される。 As a result of the signal change at time T11 as described above, the potential of the memory cell is read to the nodes SN0 and / SN0 via the bit lines BLL and / BLL.
また、時刻T11において、信号SAPが活性化される。信号SAPは、ノードSN0、/SN0間にクロスカップル接続されたトランジスタTP1、TP2の接続ノードに供給される。この結果、トランジスタTP1、TP2が増幅動作を開始し、ノードSN0、/SN0の電位が上昇する。 At time T11, the signal SAP is activated. The signal SAP is supplied to the connection node of the transistors TP1 and TP2 that are cross-coupled between the nodes SN0 and / SN0. As a result, the transistors TP1 and TP2 start amplification, and the potentials of the nodes SN0 and / SN0 rise.
ノードSN0、/SN0の電位が十分に上昇した後、時刻T12において、信号/SANが活性化される。信号/SANは、ノードSN0、/SN0間にクロスカップル接続されたトランジスタTN1、TN2の接続ノードに供給される。この結果、トランジスタTN1、TN2が増幅動作を開始し、ノードSN0、/SN0の電位がさらに上昇する。トランジスタTN1、TN2によって、ノードSN0、/SN0は、フルレンジまで上昇または下降し、その状態がラッチされる。 After the potentials of nodes SN0 and / SN0 rise sufficiently, signal / SAN is activated at time T12. Signal / SAN is supplied to a connection node of transistors TN1 and TN2 that are cross-coupled between nodes SN0 and / SN0. As a result, the transistors TN1 and TN2 start an amplification operation, and the potentials of the nodes SN0 and / SN0 further increase. The transistors SN0 and / SN0 are raised or lowered to the full range by the transistors TN1 and TN2, and the state is latched.
ノードSN0、/SN0の電位がフルレンジまで変化した後、時刻T13において、信号CSが活性化される。この結果、ノードSN0、/SN0の電位が、トランジスタTN4、TN5を介してデータ線DQ、/DQに転送される。次いで、時刻T14において、信号CSが非活性化されることによって、ノードSN0、/SN0がデータ線DQ、/DQからそれぞれ分離される。 After the potentials of nodes SN0 and / SN0 change to the full range, signal CS is activated at time T13. As a result, the potentials of the nodes SN0 and / SN0 are transferred to the data lines DQ and / DQ via the transistors TN4 and TN5. Next, at time T14, the signal CS is deactivated, so that the nodes SN0 and / SN0 are separated from the data lines DQ and / DQ, respectively.
ここで、半導体記憶装置からのデータ読み出し効率を上げるために、読み出しコマンドREAD1から2サイクル後(クロック信号の2周期後)にさらなる読み出しコマンドREAD2が供給される仕様とされている場合を考える。 Here, in order to increase the efficiency of reading data from the semiconductor memory device, a case is considered in which the specification is such that a further read command READ2 is supplied two cycles after the read command READ1 (after two cycles of the clock signal).
2つ目の読み出しコマンドの供給を受けて、このコマンドによる読み出しに備えるために、データ線DQ、/DQに電位が十分に転送される時間の経過後のなるべく早い時刻T15において、信号EQが活性化される。この結果、ノードSN0、/SN0のプリチャージが開始する。 In response to the supply of the second read command, the signal EQ is activated at the time T15 as early as possible after the lapse of the time when the potential is sufficiently transferred to the data lines DQ and / DQ in order to prepare for the read by this command. It becomes. As a result, precharging of the nodes SN0 and / SN0 starts.
また、時刻T15において、信号SAP、/SANの非活性化によって増幅動作が終了するとともに、信号φtR、φTLの活性化によってノードSN0、/SN0は、ビット線BLL、/BLL、BLR、/BLRと接続される。次いで、時刻T16において、読み出しコマンドREAD2がキャプチャされる。 At time T15, the amplification operation is ended by deactivation of the signals SAP and / SAN, and the nodes SN0 and / SN0 are connected to the bit lines BLL, / BLL, BLR, and / BLR by the activation of the signals φtR and φTL. Connected. Next, at time T16, the read command READ2 is captured.
この後、時刻T17において、再度、メモリセルからの電位を転送するために、時刻T11での変化と同様に各信号が変化する。すなわち、信号EQの非活性化によってノードSN0、/SN0のプリチャージが終了し、信号φtRの非活性化によりノードSN0、/SN0がビット線BLR、/BLRからそれぞれ分離される。また、ワード線WLが活性化される。 Thereafter, at time T17, in order to transfer the potential from the memory cell again, each signal changes in the same manner as the change at time T11. That is, deactivation of signal EQ ends precharging of nodes SN0 and / SN0, and deactivation of signal φtR separates nodes SN0 and / SN0 from bit lines BLR and / BLR, respectively. Further, the word line WL is activated.
さらに、時刻T17において、信号SAPの活性化によって、トランジスタTP1、TP2による増幅動作が開始する。 Further, at time T17, the amplification operation by the transistors TP1 and TP2 is started by the activation of the signal SAP.
ところが、2回目の読み出しについての、プリチャージの再開からトランジスタTP1、TP2によるノードSN0、/SN0の電位の増幅までの時間、すなわち、時刻T15から時刻T17までの時間が十分でない。具体的には、T15からT17までの時間が、読み出しコマンドが連続しない場合のプリチャージからノードの電位増幅開始までの時間よりも短い。この結果、読み出されたデータが反転してしまう恐れが生じる。 However, the time from the restart of precharging to the amplification of the potentials of the nodes SN0 and / SN0 by the transistors TP1 and TP2, ie, the time from time T15 to time T17, is not sufficient for the second reading. Specifically, the time from T15 to T17 is shorter than the time from the precharge when the read command is not continuous to the start of node potential amplification. As a result, the read data may be inverted.
この現象は、以下の理由に起因する。すなわち、トランジスタTP1、TP2によるデータの増幅は、セルトランジスタのサイズが小さいがために、サイズの大きなトランジスタを用いると、読み出しデータが反転することを防止するために行われる。トランジスタTP1、TP2による増幅時間(信号発展時間)、すなわち時刻T11からT12までの時間は、セルトランジスタの閾値のばらつきに関わらずトランジスタTN1、TN2による増幅によってデータが反転しない程度までノードSN0、/SN0間に電位差が生じる長さに設定される。すなわち、信号発展時間を短くすると、読み出しデータの反転に繋がるため、信号発展時間をさらに短くすることはできない。 This phenomenon is caused by the following reason. That is, the data amplification by the transistors TP1 and TP2 is performed in order to prevent the read data from being inverted when a large transistor is used because the cell transistor is small in size. The amplification time (signal development time) by the transistors TP1 and TP2, that is, the time from the time T11 to the time T12 is set to the nodes SN0 and / SN0 to the extent that the data is not inverted by the amplification by the transistors TN1 and TN2, regardless of variations in the threshold values of the cell transistors. The length is set such that a potential difference is generated between them. That is, shortening the signal development time leads to inversion of read data, and therefore the signal development time cannot be further shortened.
また、トランジスタTN1、TN2によるデータの増幅およびデータ線DQ、/DQへのデータの転送時間も同様である。すなわち、トランジスタTN1、TN2による増幅と、データ線DQ、/DQの充電にも所定の長さが必要である。このため、ある程度以下の長さにすることはできない。 The same applies to the data amplification time by the transistors TN1 and TN2 and the data transfer time to the data lines DQ and / DQ. That is, a predetermined length is required for amplification by the transistors TN1 and TN2 and charging of the data lines DQ and / DQ. For this reason, it cannot be set to a certain length or less.
この結果、これらの動作に続く2回目の読み出しのプリチャージ時間にしわ寄せがかかり、この2回目のプリチャージ時間が短くなる。プリチャージ時間が短いことにより、読み出しデータの反転が生じ得る。 As a result, the precharge time for the second read following these operations is reduced, and the second precharge time is shortened. Due to the short precharge time, inversion of read data can occur.
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。 Hereinafter, an embodiment of the present invention configured based on such knowledge will be described with reference to the drawings. In the following description, components having substantially the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.
(第1実施形態)
図1は、第1実施形態に係る半導体記憶装置の構成を示す回路図である。半導体記憶装置は、k行m列の行列上に配置された複数のセンスアンプSA00乃至SAmkを含んでいる。以下、どのセンスアンプかを特定する必要がない場合、または、ある特定のものに限られないセンスアンプを指す場合、包括的に、単にセンスアンプSAと記載する。
(First embodiment)
FIG. 1 is a circuit diagram showing a configuration of the semiconductor memory device according to the first embodiment. The semiconductor memory device includes a plurality of sense amplifiers SA 00 to SA mk arranged on a matrix of k rows and m columns. Hereinafter, when it is not necessary to specify which sense amplifier, or when referring to a sense amplifier that is not limited to a specific one, it is simply referred to as a sense amplifier SA.
例えば図の左右方向に延びる複数のビット線対BL(0,0)、/BL(0,0)乃至BL(m-1,n)、/BL(m-1,n)が設けられる。同じ添え字を有するビット線は、1つの対を構成する。添え字の左側の数字xは、左から数えてx列目のセンスアンプSAとx+1列目のセンスアンプSAの間に位置するビット線であることを示し、右側の数字yは上から数えてy行目のビット線対であることを示している。以下、どのビット線を特定する必要がない場合、または、ある特定のものに限られないビット線を指す場合、包括的に、単にビット線BL、/BLと記載する。 For example, a plurality of bit line pairs BL (0,0) and / BL (0,0) to BL (m−1, n) and / BL (m−1, n) extending in the left-right direction in the drawing are provided. Bit lines having the same subscript constitute one pair. The number x on the left side of the subscript indicates that the bit line is located between the sense amplifier SA in the x column and the sense amplifier SA in the x + 1 column from the left, and the number y on the right side is counted from the top. The bit line pair in the y-th row is shown. Hereinafter, when it is not necessary to specify which bit line, or when referring to a bit line that is not limited to a specific one, it is simply described as bit lines BL and / BL.
各ビット線対BL、/BLは、自身の左側と右側に位置する2つのセンスアンプSAの一方のみに接続される。より詳しくは、奇数列のセンスアンプSAが左側に位置し、偶数列のセンスアンプSAが右側に位置する2つのセンスアンプSA間のビット線BL、/BLに関しては、上から1行目のビット線対が右側のセンスアンプSAに接続され、上から2行目のビット線対が左側のセンスアンプSAに接続される。一方、偶数列のセンスアンプSAが左側に位置し、奇数列のセンスアンプSAが右側に位置する2つのセンスアンプSA間のビット線BL、/BLに関しては、上から1行目のビット線対が左側のセンスアンプSAに接続され、上から2行目のビット線対が右側のセンスアンプSAに接続される。この結果、1つのセンスアンプSAには、左右それぞれに1対のビット線対(計4本のビット線)が接続される。 Each bit line pair BL, / BL is connected to only one of the two sense amplifiers SA located on the left side and the right side thereof. More specifically, the bit lines BL and / BL between the two sense amplifiers SA in which the odd-numbered column sense amplifiers SA are positioned on the left side and the even-numbered column sense amplifiers SA are positioned on the right side are the bits in the first row from the top. The line pair is connected to the right sense amplifier SA, and the bit line pair in the second row from the top is connected to the left sense amplifier SA. On the other hand, regarding the bit lines BL and / BL between two sense amplifiers SA in which the even-numbered sense amplifiers SA are located on the left side and the odd-numbered sense amplifiers SA are located on the right side, Are connected to the left sense amplifier SA, and the bit line pair in the second row from the top is connected to the right sense amplifier SA. As a result, one sense amplifier SA is connected to one pair of bit lines (four bit lines in total) on the left and right.
具体的には、センスアンプSA00、SA10間においては、BL(0,0)、/BL(0,0)は自身の左側のセンスアンプSA10に接続され、BL(0,1)、/BL(0,1)は自身の右側のセンスアンプSA10と接続される。 Specifically, between the sense amplifiers SA 00 and SA 10 , BL (0,0) and / BL (0,0) are connected to the left-side sense amplifier SA10, and BL (0,1 ), / BL (0, 1) is connected to the sense amplifier SA10 on its right side.
図の上下方向に延びる複数のワード線WL0乃至WLm-1が設けられる。ワード線の添え字zは、ワード線が、左からz列目のセンスアンプSAとz+1列目のセンスアンプSAとの間に位置することを示している。以下、どのワード線かを特定する必要がない場合、包括的に、単にワード線WLと記載する。なお、ビット線BL、/BLとワード線WLの延びる方向は互いに入れ替わっていても良い
ビット線BL、/BLとワード線WLとの交点に、メモリセルMCが設けられる。よって、メモリセルMCは、行列状に配置される。メモリセルMCは、FBCから構成され、トランジスタによって実現される。各メモリセルのトランジスタの一端は、ビット線BL、/BLと接続され、他端はソース線SLと接続される。同じ列に属するメモリセルトランジスタのゲートは、同じワード線WLと接続される。
A plurality of word lines WL 0 to WL m−1 extending in the vertical direction in the figure are provided. The subscript z of the word line indicates that the word line is located between the sense amplifier SA in the z column and the sense amplifier SA in the z + 1 column from the left. Hereinafter, when it is not necessary to specify which word line, it is simply referred to as a word line WL. Note that the extending directions of the bit lines BL and / BL and the word line WL may be interchanged. The memory cell MC is provided at the intersection of the bit lines BL and / BL and the word line WL. Therefore, the memory cells MC are arranged in a matrix. The memory cell MC is composed of FBC and is realized by a transistor. One end of each memory cell transistor is connected to the bit lines BL and / BL, and the other end is connected to the source line SL. Gates of memory cell transistors belonging to the same column are connected to the same word line WL.
本実施形態によるFBCメモリ装置は、2セル/ビット方式を採用している。2セル/
ビット方式とは、ビット線対BL、/BLに接続され、同一ワード線と接続される2つのメモリセルMCに逆極性のデータを書き込むことによって1ビットのデータを格納する方式である。逆極性のデータとは、データ“0”とデータ“1”との関係のように相補の関係を有するデータである。
The FBC memory device according to the present embodiment employs a 2-cell / bit system. 2 cells /
The bit method is a method of storing 1-bit data by writing data of opposite polarity to two memory cells MC connected to the bit line pair BL, / BL and connected to the same word line. The reverse polarity data is data having a complementary relationship such as the relationship between data “0” and data “1”.
データの読み出しの際は、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。したがって、ビット線対BL、/BLは、互いに逆極性のデータを伝達する。 When reading data, one data of reverse polarity is used as a reference for the other data, and the other data is used as a reference for the one data. Therefore, bit line pairs BL and / BL transmit data having opposite polarities.
図2は、第1実施形態に適用可能なメモリセルMCを概略的に示す断面図である。メモリセルMCは、SOI基板上に設けられる。SOI基板は、積層された、支持基板101、BOX層102、SOI層(シリコン層)103を含んでいる。
FIG. 2 is a cross-sectional view schematically showing a memory cell MC applicable to the first embodiment. Memory cell MC is provided on an SOI substrate. The SOI substrate includes a
SOI層103内に、ソース領域111およびドレイン領域112が設けられている。ボディ領域113は、ソース領域111とドレイン領域112との間のSOI層103内の領域である。ボディ領域113は、ソース領域111およびドレイン領域112とは逆導電型である。ソース領域111はソース線SLと接続され、ドレイン領域112はビット線BL、/BLと接続されている。ソース線SLは0ボルトとされている。
A
ボディ領域113上には、ゲート絶縁膜114が設けられ、ゲート絶縁膜114上にはゲート電極115が設けられる。ゲート電極115は、ワード線WLと接続される。
A
本実施形態では、メモリセルMCはn型のMOSFET(metal oxide semiconductor field effect transistor)から構成される。ボディ領域113は、ソース領域111、ドレイン領域112、BOX層102、ゲート絶縁膜114、例えばSTI(shallow trench isolation)構造の素子分離絶縁膜(図示せず)によって囲まれることによって電気的に浮遊状態である。FBCメモリは、ボディ領域113内の多数キャリアの数によってデータを記憶する。
In the present embodiment, the memory cell MC is composed of an n-type MOSFET (metal oxide semiconductor field effect transistor). The
例えば、ボディ領域113に蓄積されたホールが多い状態をデータ“1”の保持状態とし、ホールが少ない状態をデータ“0”の保持状態と定義する。データ“1”をメモリセルMCに書き込むためには、メモリセルMCを飽和状態で動作させる。すなわち、例えば、ワード線WLを1.5Vにバイアスし、ビット線BLを1.5Vにバイアスする。上記のように、ソース領域111には0ボルトが印加されている。これにより、ドレイン領域112近傍においてインパクトイオン化が生じ、電子とホールとの対が大量に発生する。生じた電子は、ドレイン領域112に流れ、生じたホールはポテンシャルの低いボディ領域113に蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ領域113とソース領域112との間のpn接合における順方向電流が釣り合ったときに、ボディ領域114の電圧は平衡状態に達する。このボディ電圧は、約0.7Vである。
For example, a state where there are many holes accumulated in the
データ“0”を書き込むときには、ビット線BLを負の電圧に低下させる。例えば、ビット線BLの電位を−1.5Vに低下させる。この動作により、ボディ領域113とドレイン領域112との間のpn接合が大きく順方向にバイアスされる。この結果、ボディ領域113に蓄積されていたホールはドレイン領域112へ排出され、データ“0”がメモリセルMCに記憶される。
When writing data “0”, the bit line BL is lowered to a negative voltage. For example, the potential of the bit line BL is lowered to −1.5V. By this operation, the pn junction between the
データの読み出し動作では、ワード線WLをデータ書き込み時と同様に活性にするが、ビット線BL、/BLをデータ“1”の書き込み時と比べて低く設定する。例えば、ワード線WLを1.5Vとし、ビット線BL、/BLを0.2Vにする。この結果、メモリセルMCは線形領域で動作する。データ“0”を保持しているメモリセルMCとデータ“1”を保持しているメモリセルMCとは、ボディ領域113に蓄積されたホール数の違いにより、閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“1”とデータ“0”とを識別する。読み出し時にビット線BL、/BLを低電圧にする理由は、ビット線BL、/BLの電圧を高くしてメモリセルMCを飽和状態にバイアスしてしまうと、データ“0”を読み出す場合にインパクトイオン化によりデータ“0”がデータ“1”に変化してしまうからである。
In the data read operation, the word line WL is activated in the same way as when data is written, but the bit lines BL and / BL are set lower than when data “1” is written. For example, the word line WL is set to 1.5V, and the bit lines BL and / BL are set to 0.2V. As a result, the memory cell MC operates in the linear region. The memory cell MC holding data “0” and the memory cell MC holding data “1” differ in threshold voltage due to the difference in the number of holes accumulated in the
次に、図3乃至図6を参照して第1実施形態に係るセンスアンプSAについて説明する。図3は、第1実施形態に係る半導体記憶装置のセンスアンプSAおよびその周辺を示す回路図である。図3に示すように、センスアンプSAの左側のビット線をビット線BLL、/BLLとし、右側のビット線をビット線BLR、/BLRと称する。例えば、図1のセンスアンプSA10を例に取った場合、図1のビット線BL(0,0)、/BL(0,0)、BL(1,0)、/BL(1,0)が、図3のビット線BLL、/BLL、BLR、/BLRにそれぞれ対応する。 Next, the sense amplifier SA according to the first embodiment will be described with reference to FIGS. FIG. 3 is a circuit diagram showing the sense amplifier SA and its periphery of the semiconductor memory device according to the first embodiment. As shown in FIG. 3, the left bit lines of the sense amplifier SA are referred to as bit lines BLL and / BLL, and the right bit lines are referred to as bit lines BLR and / BLR. For example, when the sense amplifier SA10 of FIG. 1 is taken as an example, the bit lines BL (0,0) , / BL (0,0) , BL (1,0) , / BL (1,0) of FIG. , Corresponding to the bit lines BLL, / BLL, BLR, / BLR in FIG.
ビット線BLL、/BLLは、それぞれトランジスタ11、12の各一端と接続される。トランジスタ11、12は、例えばn型のMOSFETから構成される。トランジスタ11、12の各他端は、センスアンプノード(以下、単にノードと称する)SN1、/SN1とそれぞれ接続される。トランジスタ11は信号φtLに応じてビット線BLとノードSN1の一端との接続または非接続を制御する。トランジスタ12は信号φtLに応じてノード/BLLとノード/SN1の一端との接続または非接続を制御する。
Bit lines BLL and / BLL are connected to respective one ends of
ノードSN1は、n型のMOSFET41を介してビット線BLRと接続される。ノード/SN1は、n型のMOSFET42を介してビット線/BLRと接続される。トランジスタ41は信号φtRに応じてノードSN1とビット線BLRとの接続または非接続を制御する。トランジスタ42は信号φtRに応じてノード/SN1とビット線/BLRとの接続または非接続を制御する。
The node SN1 is connected to the bit line BLR via the n-
ノードSN1とノード/SN1との間には、クロスカップル接続されたp型のMOSFET(増幅トランジスタ)13、14が接続されている。具体的には、トランジスタ13、14は、各一端同士を接続され、トランジスタ13の他端はビット線SN1と接続され、トランジスタ14の他端はノード/SN1と接続される。トランジスタ13のゲート端子はノード/SN1と接続され、トランジスタ14のゲート端子はノードSN1と接続される。トランジスタ13、14の各他端(トランジスタ13、14の接続ノード)には、信号SAPが供給される。
Cross-coupled p-type MOSFETs (amplification transistors) 13 and 14 are connected between the node SN1 and the node / SN1. Specifically, one end of each of the
トランジスタ13、14は、メモリセルトランジスタの信号差を増幅する機能を有する。このため、トランジスタ13、14は、小さな駆動能力(サイズ)を有している必要がある。具体的には、メモリセルトランジスタと同等のサイズを有する。メモリセルトランジスタは、半導体記憶装置の微細化を達成するために、サイズが小さく、よって、ビット線BL、/BLに読み出す信号量が小さい。また、メモリセルトランジスタ相互間には、同じプロセスで形成されたとしても、通常、閾値のばらつきが生じる。このため、小さな信号を、メモリセルトランジスタに比して大きなサイズのトランジスタで増幅すると、閾値ばらつきに起因して、読み出しデータが反転する恐れが生じる。そこで、後述のトランジスタ22、23によるデータ信号の増幅に先立ち、閾値ばらつきの影響によって読み出しデータの反転が生じない程度まで、駆動能力の低いトランジスタ13、14で、ビット線BL、/BL上の小さな信号が増幅される。
The
ノードSN1とノード/SN1との間には、例えばn型のMOSFET15が接続されている。トランジスタ15は、センスアンプSAを非活性化するとともにノードSN1とノード/SN1をプリジャージする機能を有する。トランジスタ15のゲート端子には、信号EQ1が供給されている。トランジスタ15は、信号EQ1に応じて、ノードSN11とノード/SN11とを短絡または分離する。
For example, an n-
ノードSN1、/SN1の他端は、それぞれ、例えばn型のMOSFET1、2の一端と接続されている。トランジスタ(分離トランジスタ)1、2の各他端は、センスアンプノード(以下、単にノードと称する)SN0、/SN0とそれぞれ接続されている。トランジスタ1、2のゲート端子には、信号φt2が供給される。トランジスタ1は、信号φt2に応じてノードSN1とノードSN0の一端との接続または非接続を制御する。トランジスタ2は、φt2に応じてノード/SN1とノード/SN0の一端との接続または非接続を制御する。
The other ends of the nodes SN1 and / SN1 are respectively connected to one ends of n-
ノードSN0とノード/SN0との間には、例えばn型のMOSFET(イコライズトランジスタ)15が接続されている。トランジスタ21は、ノードSN0、/SN0をイコライズする機能を有する。トランジスタ21のゲート端子には、信号EQ0が供給されている。トランジスタ21は、信号EQ0に応じて、ノードSN0とノード/SN0とを短絡または分離する。
For example, an n-type MOSFET (equalize transistor) 15 is connected between the node SN0 and the node / SN0. The
ノードSN0とノード/SN0との間には、クロスカップル接続された、n型のMOSFET(増幅トランジスタ)22、23が接続されている。具体的には、トランジスタ22、23は、各一端同士を接続され、トランジスタ22の他端はノードSN0と接続され、トランジスタ23の他端はノード/SN0と接続される。トランジスタ22のゲート端子はノード/SN0と接続され、トランジスタ23のゲート端子はノードSN0と接続される。トランジスタ22、23の各他端(トランジスタ22、23の接続ノード)には、信号/SANが供給される。トランジスタ22、23は、ノードSN0、/SN0上の信号差を増幅する機能を有し、トランジスタ13、14よりも大きなサイズを有する。
Cross-coupled n-type MOSFETs (amplification transistors) 22 and 23 are connected between the node SN0 and the node / SN0. Specifically, one end of each of the
ノードSN0は、また、n型のMOSFET24を介してデータ線DQと接続される。ノード/SN0は、また、n型のMOSFET25を介してデータ線/DQと接続される。トランジスタ24、25のゲート端子には、カラム選択信号CSが供給される。トランジスタ24は、信号CSに応じて、ノードSN0とデータ線DQとを接続する。トランジスタ25は、信号CSに応じて、ノード/SN0とデータ線/DQとを接続する。
Node SN0 is also connected to data line DQ via n-
FBC用のセンスアンプでは、リフレッシュ等の際に、読み出された信号と逆方向の極性のデータをビット線に印加する必要がある。センスアンプSAは、これを達成するためのトランジスタ31乃至34、43乃至46を有する。n型のMOSFET31は、ノードSN1とビット線/BLLとの間に接続される。n型のMOSFET32は、ノード/SN1とビット線BLLとの間に接続される。トランジスタ31、32の各ゲート端子には、信号FBLが供給される。
In the sense amplifier for FBC, it is necessary to apply data having a polarity opposite to the read signal to the bit line at the time of refresh or the like. The sense amplifier SA includes
p型のMOSFET33は、ビット線BLLと信号FBLの供給線と間に接続される。トランジスタ33のゲート端子は、ノードSN1と接続される。p型のMOSFET34は、ビット線/BLLと信号FBLの供給線との間に接続される。トランジスタ34のゲート端子は、ノード/SN1と接続される。
The p-
n型のMOSFET43は、ノードSN1とビット線/BLRとの間に接続される。n型のMOSFET44は、ノード/SN1とビット線BLRとの間に接続される。トランジスタ43、44の各ゲート端子には、信号FBRが供給される。
N-
p型のMOSFET45は、ビット線BLRと信号FBRの供給線と間に接続される。トランジスタ45のゲート端子は、ノードSN1と接続される。p型のMOSFET46は、ビット線/BLRと信号FBRの供給線との間に接続される。トランジスタ46のゲート端子は、ノード/SN1と接続される。
The p-
信号FBLを活性化することによって、ビット線BLL、/BLLに読み出されたデータと逆の極性のデータが、ビット線BLL、/BLLに印加される。この結果、ビット線BLL、/BLLに接続されたメモリセルMCに、読み出されたデータと同じ極性のデータが書き込まれる。 By activating the signal FBL, data having the opposite polarity to the data read to the bit lines BLL and / BLL is applied to the bit lines BLL and / BLL. As a result, data having the same polarity as the read data is written into the memory cells MC connected to the bit lines BLL and / BLL.
同様に、信号FBRを活性化することによって、ビット線BLR、/BLRに読み出されたデータと逆の極性のデータが、ビット線BLR、/BLRに印加される。この結果、ビット線BLR、/BLRに接続されたメモリセルMCに、読み出されたデータと同じ極性のデータが書き込まれる。 Similarly, by activating the signal FBR, data having the opposite polarity to the data read to the bit lines BLR and / BLR is applied to the bit lines BLR and / BLR. As a result, data having the same polarity as the read data is written into the memory cells MC connected to the bit lines BLR and / BLR.
信号SAP、/SAN、φtL、φtR、φt2、EQ0、EQ1、CS、FBL、FBRは、図4に示すように、コントローラCTから供給される。図4は、センスアンプSAに供給される各種信号とコントローラとの関係を示している。信号SAP1については、第2実施形態で説明する。 The signals SAP, / SAN, φtL, φtR, φt2, EQ0, EQ1, CS, FBL, and FBR are supplied from the controller CT as shown in FIG. FIG. 4 shows the relationship between various signals supplied to the sense amplifier SA and the controller. The signal SAP1 will be described in the second embodiment.
また、データ線DQ、/DQは、図5に示すように、データバッファDQBと接続される。図5は、データ線DQ、/DQを介した接続を示す図である。データバッファDQBは、データ線DQ、/DQの電位を、さらに増幅し、半導体記憶装置の外部へと出力する。 Data lines DQ and / DQ are connected to data buffer DQB as shown in FIG. FIG. 5 is a diagram showing connections via the data lines DQ and / DQ. Data buffer DQB further amplifies the potentials of data lines DQ and / DQ and outputs the amplified data to the outside of the semiconductor memory device.
データバッファDQBは、データ線DQ、/DQ間との間に設けられた、クロスカップル接続されたp型のMOSFET51、52を有する。すなわち、トランジスタ51、52は、各一端同士を接続され、トランジスタ51の他端はデータ線DQと接続され、トランジスタ52の他端はデータ線/DQと接続される。トランジスタ51のゲート端子はデータ線/DQと接続され、トランジスタ52のゲート端子はデータ線DQと接続される。トランジスタ51、52の各他端(トランジスタ51、52の接続ノード)には、電源電位が供給される。
Data buffer DQB includes cross-coupled p-
次に、図6を参照して、図3のセンスアンプSAの読み出し動作を説明する。図6は、第1実施形態のセンスアンプSAの読み出し時の各部の電位を示すタイミングチャートである。なお、図6は、センスアンプSAの左側のメモリセルMCからの読み出し、すなわちビット線BLL、/BLLと接続されたメモリセルMCからの読み出しを例示している。 Next, the read operation of the sense amplifier SA of FIG. 3 will be described with reference to FIG. FIG. 6 is a timing chart showing the potential of each part at the time of reading by the sense amplifier SA of the first embodiment. FIG. 6 exemplifies reading from the memory cell MC on the left side of the sense amplifier SA, that is, reading from the memory cell MC connected to the bit lines BLL and / BLL.
図6に示すように、スタンバイ状態において、信号φtL、φtRは活性化されている。よって、ビット線BLL、ノードSN1、ビット線BLRは相互に接続されており、ビット線/BLL、ノード/SN1、ビット線/BLRは相互に接続されている。一方、信号φt2は非活性化されているため、ノードSN1、/SN1は、ノードSN0、/SN0から、それぞれ分離している。 As shown in FIG. 6, in the standby state, the signals φtL and φtR are activated. Therefore, the bit line BLL, the node SN1, and the bit line BLR are connected to each other, and the bit line / BLL, the node / SN1, and the bit line / BLR are connected to each other. On the other hand, since the signal φt2 is inactivated, the nodes SN1 and / SN1 are separated from the nodes SN0 and / SN0, respectively.
ここで、活性化とは、活性化の対象とされる信号の論理レベルが、この信号を供給されるトランジスタをオンさせるレベルであることを意味する。したがって、ある信号がn型のMOSFETのゲート端子に供給されている場合は、この信号の活性レベルはハイレベルを意味し、p型のMOSFETのゲート端子に供給されている場合は、この信号の活性レベルはローレベルを意味する。 Here, activation means that the logic level of a signal to be activated is a level at which a transistor to which this signal is supplied is turned on. Therefore, when a certain signal is supplied to the gate terminal of the n-type MOSFET, the active level of this signal means a high level, and when it is supplied to the gate terminal of the p-type MOSFET, The activity level means a low level.
スタンバイ状態において、信号EQ0、EQ1は活性化されている。よって、ノードSN0、/SN0は同電位とされ、ノードSN1、/SN1は同電位とされている。 In the standby state, the signals EQ0 and EQ1 are activated. Therefore, the nodes SN0 and / SN0 are set to the same potential, and the nodes SN1 and / SN1 are set to the same potential.
信号SAP、/SANは非活性化されており、トランジスタ13、14、22、23はオフしている。信号CSも非活性であり、ノードSN0、/SN0は、データ線DQ、/DQと、それぞれ分離している。
The signals SAP and / SAN are deactivated, and the
半導体記憶装置の外部から供給された読み出しコマンドREAD1が、時刻T0においてキャプチャされる。これを受けて、時刻T1において、信号EQ1が非活性化されることにより、ノードSN1、/SN1のイコライズが停止される。また、時刻T1において、信号φtRが非活性化されることにより、ビット線BLR、/BLRが、ノードSN0、/SN0から、それぞれ分離される。 A read command READ1 supplied from the outside of the semiconductor memory device is captured at time T0. In response, signal EQ1 is deactivated at time T1, and equalization of nodes SN1 and / SN1 is stopped. At time T1, signal φtR is deactivated, so that bit lines BLR and / BLR are separated from nodes SN0 and / SN0, respectively.
また、時刻T1において、読み出し対象のメモリセルMCと接続されたワード線WLが活性化される。この結果、メモリセルMCの保持データに応じた電位が、ビット線BLL、/BLLに読み出される。なお、図示していないが、その他のワード線は非活性を維持する。 At time T1, the word line WL connected to the memory cell MC to be read is activated. As a result, the potential corresponding to the data held in the memory cell MC is read to the bit lines BLL and / BLL. Although not shown, other word lines remain inactive.
また、時刻T1において、信号SAPが活性化されることにより、トランジスタ13、14の増幅動作が開始する。これにより、ノードSN1、/SN1上の電位に差が形成される(信号発展が行われる)。なお、信号SAPの活性化と、信号EQ1の非活性化とは、順番が前後しても構わない。
At time T1, the signal SAP is activated, and the amplification operation of the
時刻T1から所定時間経過後の時刻T2において、信号φt2が活性化されるとともに信号EQ0が非活性化される。この結果、ノードSN0、/SN0が、ノードSN1、/SN1とそれぞれ接続されるとともに、ノードSN0、/SN0が相互に分離される。よって、ノードSN1、/SN1の電位が、ノードSN0、/SN0にそれぞれ転送される。 At time T2 after a predetermined time has elapsed from time T1, signal φt2 is activated and signal EQ0 is deactivated. As a result, nodes SN0 and / SN0 are connected to nodes SN1 and / SN1, respectively, and nodes SN0 and / SN0 are separated from each other. Therefore, the potentials of the nodes SN1 and / SN1 are transferred to the nodes SN0 and / SN0, respectively.
次に、時刻T3において、信号φtLが非活性化されることにより、ビット線BLL、/BLLが、ノードSN1、/SN1からそれぞれ分離される。また、時刻T3において、信号/SANが活性化されることにより、トランジスタ22、23の増幅動作が開始する。この結果、ノードSN0、/SN0間の電位差(従って、ノードSN1、/SN1間の電位差も)が、フルレンジまで増幅される。なお、時刻T3は、時刻T1から、メモリセルMC相互間の閾値のばらつきの影響を排除してトランジスタ22、23の増幅動作の最中に読み出しデータの極性の反転が生じない程度までノードSN1、/SN1間に電位差が生じるのに要する時間の経過後に設定される。
Next, at time T3, signal φtL is deactivated, whereby bit lines BLL and / BLL are separated from nodes SN1 and / SN1, respectively. At time T3, the signal / SAN is activated, and the amplification operation of the
時刻T3後、適当な時間で、読み出し対象のメモリセルMCと接続されたワード線WLが非活性化される。 After time T3, the word line WL connected to the memory cell MC to be read is deactivated at an appropriate time.
次に、時刻T4において、信号CSが活性化されることにより、ノードSN0、/SN0の電位のデータ線DQ、/DQへの転送が開始される。時刻T4は、時刻T3から、トランジスタ22、23による十分な増幅に要する時間の経過後に設定される。データ線DQ、/DQへの読み出しデータの転送には、ある程度の時間を要する。
Next, at time T4, the signal CS is activated, whereby the transfer of the potentials of the nodes SN0 and / SN0 to the data lines DQ and / DQ is started. Time T4 is set after elapse of time required for sufficient amplification by the
ここで、1つ目の読み出しコマンドの供給から2サイクル後に2つ目の読み出しコマンドが供給されている。この2つ目の読み出しに備えるために、データ線DQ、/DQへの読み出しデータの転送の完了を待たずに、時刻T5において、信号φt2が非活性化されることにより、ノードSN1、/SN1が、ノードSN0、/SN0から、それぞれ分離される。また、時刻T5に、またはこの後(直後)に、信号EQ1が活性化されることにより、ノードSN1、/SN1のプリチャージが開始される。 Here, the second read command is supplied after two cycles from the supply of the first read command. In preparation for this second read, the signal φt2 is deactivated at time T5 without waiting for the completion of transfer of read data to the data lines DQ, / DQ, thereby causing the nodes SN1, / SN1 Are separated from the nodes SN0 and / SN0, respectively. At time T5 or after (immediately after), the signal EQ1 is activated to start precharging of the nodes SN1 and / SN1.
この分離によって、読み出しデータの転送と2回目の読み出し動作に備えたプリチャージを平行して行うことができる。すなわち、ノードSN0、/SN0を用いてデータ線DQ、/DQへの読み出しデータの転送を行うと同時に、ノードSN1、/SN1間ではプリチャージを行うことができる。 By this separation, transfer of read data and precharge for the second read operation can be performed in parallel. That is, the read data is transferred to the data lines DQ and / DQ using the nodes SN0 and / SN0, and at the same time, precharging can be performed between the nodes SN1 and / SN1.
信号φt2の非活性化前は、ノードSN0、/SN0上の電位は、トランジスタ13、14、22、23によってラッチされている。しかし、信号φt2の非活性化によって、トランジスタ13、14は、ノードSN0、/SN0上の電位のラッチにもはや寄与しない。しかしながら、ノードSN0、/SN0がデータ線DQ、/DQと接続されることにより、トランジスタ22、23に加えて、図5に示すトランジスタ51、52が代わってラッチに寄与する。このため、このため、ノードSN0、/SN0上の電位が失われることはない。トランジスタ51、52は、データ線DQ、/DQへの電位の転送の開始後にオンする。
Before the signal φt2 is deactivated, the potentials on the nodes SN0 and / SN0 are latched by the
また、時刻T5において、信号φtR、φtLが活性化されることにより、ビット線BLL、ノードSN1、ビット線BLRが相互に接続され、ビット線/BLL、ノード/SN1、ビット線/BLRが相互に接続される。また、時刻T5において、信号SAPが非活性化されることによりトランジスタ13、14の増幅動作が終了する。なお、信号SAPの非活性化のタイミングは、時刻T5に限られず、ノードSN1、/SN1のプリチャージ再開後、さらなる読み出しコマンドに応じた増幅動作再開までの任意のタイミングで行うことができる。
At time T5, signals φtR and φtL are activated to connect bit line BLL, node SN1, and bit line BLR to each other, and bit line / BLL, node / SN1, and bit line / BLR are mutually connected. Connected. In addition, at time T5, the signal SAP is deactivated, whereby the amplification operation of the
次に、時刻T4からデータ線DQ、/DQへのデータの転送が十分に行われる時間の経過後、時刻T6において、信号CSが非活性化されることにより、ノードSN0、/SN0が、データ線DQ、/DQから分離される。 Next, after a period of time during which data is sufficiently transferred from the time T4 to the data lines DQ and / DQ, the signal CS is deactivated at time T6, so that the nodes SN0 and / SN0 Separated from lines DQ and / DQ.
次に、時刻T7において、2つ目の読み出しコマンドREAD2がキャプチャされることにより、時刻T8において2回目の読み出し動作の準備が開始する。より具体的には、時刻T8において、信号EQ0が活性化されることにより、ノードSN0、/SN0のプリチャージが開始する。また、時刻T7において、信号/SANが非活性化されることによりトランジスタ22、23の増幅動作が終了する。
Next, by capturing the second read command READ2 at time T7, preparation for the second read operation starts at time T8. More specifically, at time T8, signal EQ0 is activated to start precharging of nodes SN0 and / SN0. At time T7, the signal / SAN is deactivated, so that the amplification operation of the
次に、時刻T9において、信号EQ1の非活性化によってノードSN1、/SN1のプリチャージが終了し、信号φtRの非活性化によってビット線BLL、/BLLがノードSN1、/SN1から分離される。また、読み出し対象のメモリセルMCと接続されたワード線WLが活性化され、信号SAPの活性化によってノードSN1、/SN1間の電位に差が形成される。この後の動作は、1回目の読み出しと同じである。 Next, at time T9, the deactivation of the signal EQ1 ends the precharging of the nodes SN1 and / SN1, and the deactivation of the signal φtR separates the bit lines BLL and / BLL from the nodes SN1 and / SN1. In addition, the word line WL connected to the memory cell MC to be read is activated, and a difference is formed in the potential between the nodes SN1 and / SN1 by the activation of the signal SAP. The subsequent operation is the same as the first reading.
時刻T9は、ノードSN0、/SN0のプリチャージが開始する時刻T8からすぐに到来することが多い。このため、ノードSN0、/SN0のプリチャージが十分でないことが多い。これに対して、本実施形態では、データ線DQ、/DQへの読み出しデータの転送中にノードSN0、/SN0をノードSN1、/SN1から切り離している。この分離によって、読み出しデータの転送はノードSN0、/SN0に担わせ、時刻T8に先立つ時刻T5でノードSN1、/SN1のプリチャージが開始されている。このため、ビット線BLL、/BLL、BLR、/BLRから読み出しデータが転送されるノードSN1、/SN1のプリチャージに十分な時間を取ることができる。よって、2回目の読み出しについての信号展開の開始の時点で、プリチャージが完了していないことが回避される。このため、ある読み出しコマンドのすぐ後(例えば2サイクル後)にさらなる読み出しコマンドの供給を可能として読み出しサイクルの高速化を達成すると同時に、読み出しデータの反転を回避することができる。 The time T9 often comes immediately after the time T8 when the precharge of the nodes SN0 and / SN0 starts. For this reason, the precharge of the nodes SN0 and / SN0 is often not sufficient. In contrast, in the present embodiment, the nodes SN0 and / SN0 are disconnected from the nodes SN1 and / SN1 during transfer of read data to the data lines DQ and / DQ. By this separation, transfer of read data is performed by the nodes SN0 and / SN0, and precharging of the nodes SN1 and / SN1 is started at time T5 prior to time T8. Therefore, a sufficient time can be taken for precharging the nodes SN1 and / SN1 to which read data is transferred from the bit lines BLL, / BLL, BLR, and / BLR. Therefore, it is avoided that precharge is not completed at the start of signal development for the second read. For this reason, it is possible to supply a further read command immediately after a certain read command (for example, after two cycles), thereby achieving a high speed read cycle and at the same time avoiding inversion of read data.
第1実施形態に係る半導体記憶装置によれば、FBC用のセンスアンプにおいて、ノードSN0とノードSN1との間、ノード/SN0とノード/SN1とが、分離可能な構成とされている。このため、読み出しデータのデータ線DQ、/DQへの転送と、次の読み出し動作に備えたプリチャージを平行して行うことができる。よって、高速読み出しと読み出しデータの反転の回避を両立可能な半導体記憶装置を実現できる。 According to the semiconductor memory device of the first embodiment, in the FBC sense amplifier, the node / SN0 and the node / SN1 can be separated between the node SN0 and the node SN1. Therefore, the transfer of read data to the data lines DQ and / DQ and the precharge for the next read operation can be performed in parallel. Therefore, a semiconductor memory device that can achieve both high-speed reading and avoidance of inversion of read data can be realized.
(第2実施形態)
第1実施形態では、ノードSN0、/SN0とノードSN1、/SN1の分離後の読み出しデータのラッチが、センスアンプ中のn型MOFETとデータバッファ中のp型MOSFETとによって行われる。これに対して、第2実施形態は、センスアンプ中のトランジスタのみでラッチ可能な構成を有する。
(Second Embodiment)
In the first embodiment, latching of read data after separation of the nodes SN0 and / SN0 and the nodes SN1 and / SN1 is performed by the n-type MOFET in the sense amplifier and the p-type MOSFET in the data buffer. In contrast, the second embodiment has a configuration that can be latched only by the transistors in the sense amplifier.
図7、図8を参照して、第2実施形態に係る半導体記憶装置について説明する。図7は、本発明の第2実施形態に係る半導体記憶装置のセンスアンプSAおよびその周辺を示す回路図である。 The semiconductor memory device according to the second embodiment will be described with reference to FIGS. FIG. 7 is a circuit diagram showing the sense amplifier SA and its periphery in the semiconductor memory device according to the second embodiment of the present invention.
図7に示すように、第1実施形態の構成に加えて、ノードSN0とノード/SN0との間には、クロスカップル接続されたp型のMOSFET61、62が設けられている。具体的には、トランジスタ61、62は、各一端同士を接続され、トランジスタ61の他端はビット線SN0と接続され、トランジスタ62の他端はノード/SN0と接続される。トランジスタ61のゲート端子はノード/SN0と接続され、トランジスタ62のゲート端子はノードSN0と接続される。トランジスタ61、62の各他端(トランジスタ61、62の接続ノード)には、信号SAP1が供給される。信号SAP1は、図4に示すコントローラCTから供給される。その他の構成は、第1実施形態と同じである。
As shown in FIG. 7, in addition to the configuration of the first embodiment, cross-coupled p-
次に、図8を参照して、図7のセンスアンプの読み出し動作を説明する。図8は、第2実施形態のセンスアンプSAの読み出し時の各部の電位を示すタイミングチャートである。なお、図8は、センスアンプSAの左側のメモリセルMCからの読み出し、すなわちビット線BLL、/BLLと接続されたメモリセルMCからの読み出しを例示している。第2実施形態での読み出し動作は、第1実施形態に、信号SAP1の制御が加わる。また、信号φtLは、活性化された状態を維持している。 Next, the read operation of the sense amplifier of FIG. 7 will be described with reference to FIG. FIG. 8 is a timing chart showing the potential of each part at the time of reading by the sense amplifier SA of the second embodiment. FIG. 8 illustrates reading from the memory cell MC on the left side of the sense amplifier SA, that is, reading from the memory cell MC connected to the bit lines BLL and / BLL. In the read operation in the second embodiment, control of the signal SAP1 is added to the first embodiment. In addition, the signal φtL maintains the activated state.
図8に示すように、時刻T2までの動作は、第1実施形態と同じである。信号SAP1は、スタンバイ状態において、非活性化されている。時刻T3または時刻T3の後(直後)において、第1実施形態での制御に加えて、信号SAP1が活性化されることによってトランジスタ61、62が動作を開始する。この結果、トランジスタ22、23によって増幅されたノードSN0、/SN0上の電位が、トランジスタ22、23、61、62によってラッチされる。このため、ノードSN0、/SN0がトランジスタ13、14と分離された後であっても、ノードSN0、/SN0上の電位のラッチを行うのに、データバッファDQB内のトランジスタ51、52を用いる必要がない。よって、信号CSの活性化を急ぐ必要がなく、信号CSを含む各信号の活性化および非活性化のタイミングの設定の自由度が上がる。
As shown in FIG. 8, the operation up to time T2 is the same as in the first embodiment. The signal SAP1 is inactivated in the standby state. After the time T3 or after the time T3 (immediately after), in addition to the control in the first embodiment, the signal SAP1 is activated to start the operation of the
時刻T3以降の動作は、時刻T8での制御において信号SAP1を非活性化する制御が加わることを除いて、第1実施形態と同じとすることができる。しかしながら、上記のように、第2実施形態においては、信号CSの活性化を急ぐ必要が無い。このため、図8では、信号CSの活性化を、ノードSN0、/SN0がトランジスタ13、14と分離された後に行う例を示している。換言すれば、第1実施形態の時刻T4での制御と時刻T5での制御が入れ替わっている。
The operation after time T3 can be the same as that in the first embodiment except that control for deactivating the signal SAP1 is added in the control at time T8. However, as described above, in the second embodiment, there is no need to rush activation of the signal CS. Therefore, FIG. 8 shows an example in which the signal CS is activated after the nodes SN0 and / SN0 are separated from the
具体的には、時刻T4において、信号φt2が非活性化されることにより、ノードSN1、/SN1が、ノードSN0、/SN0から、それぞれ分離される。また、時刻T4に、またはこの直後に、信号EQ1が活性化されることにより、ノードSN1、/SN1のプリチャージが開始される。この分離によって、読み出しデータの転送と2回目の読み出し動作に備えたプリチャージを平行して行うことができる。また、時刻T4において、信号SAPが非活性化されることによりトランジスタ13、14の増幅動作が終了する。また、時刻T4において、信号φtRが活性化されることによりノードSN1とビット線BLRとが接続され、ノード/SN1とビット線/BLRとが相互に接続される。なお、信号SAPの非活性化のタイミングは、第1実施形態と同じく、時刻T4に限られない。
Specifically, at time T4, the signal φt2 is deactivated, so that the nodes SN1 and / SN1 are separated from the nodes SN0 and / SN0, respectively. At time T4 or immediately after this, signal EQ1 is activated to start precharging of nodes SN1 and / SN1. By this separation, transfer of read data and precharge for the second read operation can be performed in parallel. At time T4, the signal SAP is deactivated, so that the amplification operation of the
次に、時刻T5において、信号CSが活性化されることにより、ノードSN0、/SN0の電位のデータ線DQ、/DQへの転送が開始される。 Next, at time T5, the signal CS is activated, whereby the transfer of the potentials of the nodes SN0 and / SN0 to the data lines DQ and / DQ is started.
この後、時刻T6、時刻T7での制御は、第1実施形態と同じである。次いで、時刻T8において、第1実施形態と同じ制御に加えて、信号SAP1が非活性化される。続く時刻T9での制御も、第1実施形態と同じである。 Thereafter, the control at time T6 and time T7 is the same as in the first embodiment. Next, at time T8, in addition to the same control as in the first embodiment, the signal SAP1 is deactivated. The subsequent control at time T9 is the same as in the first embodiment.
第2実施形態に係る半導体記憶装置によれば、第1実施形態と同じく、FBC用のセンスアンプにおいて、ノードSN0とノードSN1との間、ノード/SN0とノード/SN1とが、分離可能な構成とされている。このため、第1実施形態と同じ効果を得られる。 According to the semiconductor memory device of the second embodiment, as in the first embodiment, in the FBC sense amplifier, the node / SN0 and the node / SN1 can be separated between the node SN0 and the node SN1. It is said that. For this reason, the same effect as the first embodiment can be obtained.
また、第2実施形態によれば、ノードSN0、/SN上の電位のラッチに、センスアンプSA内のトランジスタ61、62が用いられる。このため、ノードSN0、/SN0がトランジスタ13、14と分離された後であっても、ノードSN0、/SN0上の電位のラッチのために、ノードSN0、/SN0をデータバッファDQBと接続する必要がない。よって、信号の活性化および非活性化のタイミングの自由度が上がる。
According to the second embodiment, the
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 In addition, in the category of the idea of the present invention, those skilled in the art can conceive of various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .
1、2、11乃至15、21乃至25、31乃至34、41乃至46…トランジスタ、
BLL、/BLL、BLR、/BLR…ビット線、SN0、/SN0、SN1、/SN1…センスアンプノード、FBL、FBR、φtL、φtR、φt2、SAP、/SAN、EQ0、EQ1、CS…制御信号、DQ、/DQ…データ線。
1, 2, 11 to 15, 21 to 25, 31 to 34, 41 to 46 ... transistors,
BLL, / BLL, BLR, / BLR ... bit line, SN0, / SN0, SN1, / SN1 ... sense amplifier node, FBL, FBR, φtL, φtR, φt2, SAP, / SAN, EQ0, EQ1, CS ... control signal , DQ, / DQ ... data lines.
Claims (5)
前記第1メモリセルに接続される第1ノードを一端とし且つ他端を第2ノードとして接続される第1分離トランジスタと、
前記第2メモリセルに接続される第3ノードを一端とし且つ他端を第4ノードとして接続される第2分離トランジスタと、
一端を前記第1ノードと接続され、ゲート電極を前記第3ノードと接続された第1導電型の第1増幅トランジスタと、
一端を前記第3ノードと接続され、他端を前記第1増幅トランジスタの他端と接続され、ゲート電極を前記第1ノードと接続された第1導電型の第2増幅トランジスタと、
一端を前記第2ノードと接続され、ゲート電極を前記第4ノードと接続された第2導電型の第3増幅トランジスタと、
一端を前記第4ノードと接続され、他端を前記第2増幅トランジスタの他端と接続され、ゲート電極を前記第2ノードと接続された第2導電型の第4増幅トランジスタと、
前記第1ノードと前記第3ノードとの間に接続されたイコライズトランジスタと、
を具備することを特徴とする半導体記憶装置。 A first memory cell that includes an electrically floating body region, stores data according to the number of majority carriers in the body region, and stores data of opposite polarities; and
A first isolation transistor connected to the first node connected to the first memory cell as one end and the other end as a second node;
A second isolation transistor connected with the third node connected to the second memory cell as one end and the other end as a fourth node;
A first amplifying transistor of a first conductivity type having one end connected to the first node and a gate electrode connected to the third node;
A first conductivity type second amplification transistor having one end connected to the third node, the other end connected to the other end of the first amplification transistor, and a gate electrode connected to the first node;
A third amplifying transistor of a second conductivity type having one end connected to the second node and a gate electrode connected to the fourth node;
A fourth amplifying transistor of a second conductivity type having one end connected to the fourth node, the other end connected to the other end of the second amplifying transistor, and a gate electrode connected to the second node;
An equalizing transistor connected between the first node and the third node;
A semiconductor memory device comprising:
前記第1時刻後の第2時刻に、オフ状態であった前記第1、第2分離トランジスタがオンされ、
前記第2時刻後の第3時刻に、オフ状態であった前記第3、第4増幅トランジスタがオンされ、
前記第3時刻後の第4時刻に、前記第1、第2分離トランジスタがオフされ、
前記第4時刻と同じまたは前記第4時刻後の第5時刻に、前記イコライズトランジスタがオンされる、
ことを特徴とする請求項1に記載の半導体記憶装置。 Prior to the first time, the first and second amplification transistors that were in the off state are turned on, and the equalizing transistor that was in the on state is turned off,
At the second time after the first time, the first and second isolation transistors that were in the off state are turned on,
At the third time after the second time, the third and fourth amplification transistors that were in the off state are turned on,
At the fourth time after the third time, the first and second isolation transistors are turned off,
The equalizing transistor is turned on at a fifth time that is the same as the fourth time or after the fourth time.
The semiconductor memory device according to claim 1.
第2転送トランジスタを介して前記第4ノードと接続された第2データ線と、
一端を前記第1データ線と接続され、ゲート電極を前記第2データ線と接続された第1導電型の第5増幅トランジスタと、
一端を前記第2データ線と接続され、他端を前記第5増幅トランジスタの他端と接続され、ゲート電極を前記第1データ線と接続された第1導電型の第6トランジスタと、
をさらに具備し、
前記第3時刻と前記第4時刻の間の第6時刻に、オフ状態とされていた前記第1、第2転送トランジスタがオンされ、前記第6時刻と前記第4時刻の間の第7時刻に前記第5、第6増幅トランジスタがオンされる、
ことを特徴とする請求項2に記載の半導体記憶装置。 A first data line connected to the second node via a first transfer transistor;
A second data line connected to the fourth node via a second transfer transistor;
A first conductivity type fifth amplification transistor having one end connected to the first data line and a gate electrode connected to the second data line;
A first conductivity type sixth transistor having one end connected to the second data line, the other end connected to the other end of the fifth amplification transistor, and a gate electrode connected to the first data line;
Further comprising
At the sixth time between the third time and the fourth time, the first and second transfer transistors that have been turned off are turned on, and the seventh time between the sixth time and the fourth time The fifth and sixth amplification transistors are turned on,
The semiconductor memory device according to claim 2.
一端を前記第4ノードと接続され、他端を前記第5増幅トランジスタの他端と接続され、ゲート電極を前記第2ノードと接続された第1導電型の第6増幅トランジスタと、
をさらに具備することを特徴とする請求項1に記載の半導体記憶装置。 A first conductivity type fifth amplification transistor having one end connected to the second node and a gate electrode connected to the fourth node;
A sixth conductivity type first amplification transistor having one end connected to the fourth node, the other end connected to the other end of the fifth amplification transistor, and a gate electrode connected to the second node;
The semiconductor memory device according to claim 1, further comprising:
前記第1時刻後の第2時刻に、オフ状態であった前記第1、第2分離トランジスタがオンされ、
前記第2時刻後の第3時刻に、オフ状態であった前記第3、第4増幅トランジスタがオンされ、
前記第3時刻と同じまたは第3時刻後の第4時刻に、オフ状態であった前記第5、第6増幅トランジスタがオンされ、
前記第4時刻後の第5時刻に、前記第1、第2分離トランジスタがオフされ、
前記第5時刻と同じまたは前記第5時刻後の第6時刻に、前記イコライズトランジスタがオンされる、
ことを特徴とする請求項4に記載の半導体記憶装置。 Prior to the first time, the first and second amplification transistors that were in the off state are turned on, and the equalizing transistor that was in the on state is turned off,
At the second time after the first time, the first and second isolation transistors that were in the off state are turned on,
At the third time after the second time, the third and fourth amplification transistors that were in the off state are turned on,
At the fourth time that is the same as the third time or after the third time, the fifth and sixth amplification transistors that are in the off state are turned on,
At the fifth time after the fourth time, the first and second isolation transistors are turned off,
The equalizing transistor is turned on at the same time as the fifth time or at a sixth time after the fifth time.
The semiconductor memory device according to claim 4.
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