JP2008134926A - Synchronization circuit - Google Patents

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正典 大濱
Yasuyuki Muraki
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  • Information Transfer Systems (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To avoid unnecessary switching operation of a synchronization circuit to reduce power consumption. <P>SOLUTION: Synchronization registers 20, 30 are respectively imparted with lower 8-bit data RD0-RD7 and upper 8-bit data RD8-RD15 of data taken in by a reception register 10. A clock gating control circuit 40 imparts a synchronization clock CLK2a to the synchronization register 20 only when discordance between input data and output data of the synchronization register 20 occurs, and a clock gating control circuit 50 imparts a synchronization clock CLK2b to the synchronization register 30 only when discordance between input data and output data of the synchronization register 30 occurs and when a bit width designation signal BT8 is in an L level. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、非同期インターフェースに用いられる同期化回路に関する。   The present invention relates to a synchronization circuit used for an asynchronous interface.

同期が取れていない送信側装置と受信側装置との間でデータの受け渡しを行う場合、受信側装置に同期化回路を設けるのが一般的である。この同期化回路は、送信側装置から与えられるデータを受信側装置の内部クロックに同期化させて出力する回路である。この種の同期化回路は、基本的には、受信レジスタと同期化レジスタにより構成されている。ここで、受信レジスタは、送信側装置から書き込みクロックおよびデータを受信し、受信したデータを書き込みクロックにより取り込んで出力する。同期化レジスタは、受信レジスタの出力データを内部クロックにより取り込み、内部クロックに同期したデータとして出力する。
特開平１１−９６１１２号公報 When data is exchanged between a transmission-side apparatus and a reception-side apparatus that are not synchronized, it is common to provide a synchronization circuit in the reception-side apparatus. This synchronization circuit is a circuit that outputs data given from the transmission side device in synchronization with the internal clock of the reception side device. This type of synchronization circuit basically includes a reception register and a synchronization register. Here, the reception register receives a write clock and data from the transmission side device, and takes in and outputs the received data with the write clock. The synchronization register takes in the output data of the reception register with the internal clock and outputs it as data synchronized with the internal clock.
JP 11-96112 A

ところで、上述した従来の同期化回路においては、同期化レジスタに内部クロックが常時供給されるため、受信レジスタに新規なデータが書き込まれず、同期化レジスタを動作させる必要がない期間においても同期化レジスタがスイッチング動作し、電力が無駄に消費されるという問題があった。   By the way, in the conventional synchronization circuit described above, the internal clock is always supplied to the synchronization register, so that new data is not written to the reception register and the synchronization register is not required to operate. Switching operation, and there is a problem that power is wasted.

この発明は、以上説明した事情に鑑みてなされたものであり、同期化レジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる同期化回路を提供することを目的としている。   The present invention has been made in view of the circumstances described above, and an object of the present invention is to provide a synchronization circuit that can avoid unnecessary switching operation of the synchronization register and reduce power consumption.

この発明は、送信側装置から書き込みクロックおよびデータを受信し、前記データを前記書き込みクロックにより取り込んで出力する受信レジスタと、前記受信レジスタの出力データが入力データとして与えられ、この入力データを内部クロックに同期した同期化クロックにより取り込み、前記内部クロックに同期したデータとして出力する同期化レジスタと、前記同期化レジスタの入力データと出力データとを比較する比較手段と、前記同期化レジスタの入力データと出力データとが一致しないことを前記比較手段の比較結果が示しているとき、前記内部クロックを通過させ、前記同期化クロックとして前記同期化レジスタに与えるクロックゲーティング制御手段とを具備することを特徴とする同期化回路を提供する。
かかる発明によれば、クロックゲーティング制御手段は、受信レジスタに新規なデータが書き込まれ、同期化レジスタの入力データと出力データに不一致が生じた場合に限り、内部クロックを同期化クロックとして同期化レジスタに与え、受信レジスタの出力データを同期化レジスタに書き込む。従って、同期化レジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる。 The present invention receives a write clock and data from a transmission side device, receives the data by the write clock and outputs the received register, and the output data of the receive register is given as input data. A synchronization register that takes in a synchronization clock synchronized with the internal clock and outputs it as data synchronized with the internal clock, comparison means for comparing input data and output data of the synchronization register, and input data of the synchronization register And a clock gating control means for passing the internal clock and supplying it to the synchronization register as the synchronization clock when the comparison result of the comparison means indicates that the output data does not match. A synchronization circuit is provided.
According to this invention, the clock gating control means synchronizes the internal clock with the synchronization clock only when new data is written to the reception register and a mismatch occurs between the input data and the output data of the synchronization register. Apply to the register and write the output data of the receive register to the synchronization register. Therefore, useless switching operation of the synchronization register can be avoided and power consumption can be reduced.

以下、図面を参照し、この発明の実施の形態を説明する。
＜第１実施形態＞
図１はこの発明の第１実施形態である同期化回路の構成を示すブロック図である。この同期化回路は、ある半導体集積回路に設けられた回路であり、図示しない外部の送信側装置から送信されてくる１６ビットの入力データＤ０〜Ｄ１５と書き込みクロックＣＬＫ１を受け取り、受け取ったデータを内部クロックＣＬＫ２に同期化させ、半導体集積回路の内部回路に供給する回路である。ここで、書き込みクロックＣＬＫ１は、内部クロックＣＬＫ２とは非同期な送信側装置の内部クロックに同期した信号であり、入力データＤ０〜Ｄ１５はこの書き込みクロックＣＬＫ１に同期して送信側装置から送信される。 Embodiments of the present invention will be described below with reference to the drawings.
<First Embodiment>
FIG. 1 is a block diagram showing a configuration of a synchronization circuit according to a first embodiment of the present invention. This synchronization circuit is a circuit provided in a certain semiconductor integrated circuit, receives 16-bit input data D0 to D15 and a write clock CLK1 transmitted from an external transmission side device (not shown), and receives the received data internally. This circuit is synchronized with the clock CLK2 and supplied to the internal circuit of the semiconductor integrated circuit. Here, the write clock CLK1 is a signal synchronized with the internal clock of the transmission side device asynchronous with the internal clock CLK2, and the input data D0 to D15 are transmitted from the transmission side device in synchronization with the write clock CLK1.

図１において、受信レジスタ１０は、１６ビットのレジスタであり、書き込みクロックＣＬＫ１の立ち上がり時点における入力データＤ０〜Ｄ１５を取り込んで保持し、データＲＤ０〜ＲＤ１５として出力する。受信レジスタ１０の後段には、同期化レジスタ２０および３０が設けられている。同期化レジスタ２０は、８ビットのレジスタであり、受信レジスタ１０から出力される１６ビットのデータのうちの下位８ビットのデータＲＤ０〜ＲＤ７を同期化クロックＣＬＫ２ａの立ち上がりにより取り込み、出力データＳＤ０〜ＳＤ７として出力する。同期化クロックＣＬＫ２ａは、この半導体集積回路の内部クロックＣＬＫ２に同期したクロックであり、クロックゲーティング制御回路４０により発生される。同期化レジスタ３０は、８ビットのレジスタであり、受信レジスタ１０から出力される１６ビットのデータのうちの上位８ビットのデータＲＤ８〜ＲＤ１５を同期化クロックＣＬＫ２ｂの立ち上がりにより取り込み、出力データＳＤ８〜ＳＤ１５として出力する。同期化クロックＣＬＫ２ｂは、内部クロックＣＬＫ２に同期したクロックであり、クロックゲーティング制御回路５０により発生される。同期化レジスタ２０の出力データＳＤ０〜ＳＤ７および同期化レジスタ３０の出力データＳＤ８〜ＳＤ１５は、内部クロックＣＬＫ２に同期したデータとして半導体集積回路の内部回路に供給される。   In FIG. 1, the reception register 10 is a 16-bit register, captures and holds input data D0 to D15 at the rising edge of the write clock CLK1, and outputs the data as data RD0 to RD15. Synchronization registers 20 and 30 are provided at the subsequent stage of the reception register 10. The synchronization register 20 is an 8-bit register, and takes in the lower 8-bit data RD0 to RD7 of the 16-bit data output from the reception register 10 at the rising edge of the synchronization clock CLK2a, and outputs data SD0 to SD7. Output as. The synchronization clock CLK2a is a clock synchronized with the internal clock CLK2 of the semiconductor integrated circuit, and is generated by the clock gating control circuit 40. The synchronization register 30 is an 8-bit register, and takes in the upper 8-bit data RD8 to RD15 of the 16-bit data output from the reception register 10 at the rising edge of the synchronization clock CLK2b, and outputs data SD8 to SD15. Output as. The synchronization clock CLK2b is a clock synchronized with the internal clock CLK2, and is generated by the clock gating control circuit 50. Output data SD0 to SD7 of the synchronization register 20 and output data SD8 to SD15 of the synchronization register 30 are supplied to the internal circuit of the semiconductor integrated circuit as data synchronized with the internal clock CLK2.

比較回路６０および７０は、同期化レジスタ２０および３０の入力データＲＤ０〜ＲＤ１５と出力データＳＤ０〜ＳＤ１５とを比較する比較手段を構成している。さらに詳述すると、比較回路６０は、同期化レジスタ２０の入力データＲＤ０〜ＲＤ７と出力データＳＤ０〜ＳＤ７とを比較し、比較結果信号ＣＭＰａを出力する回路である。図２は、この比較回路６０の構成例を示すものである。この比較回路６０は、同期化レジスタ２０の入力データＲＤ０〜ＲＤ７の各ビットと出力データＳＤ０〜ＳＤ７の各ビットとの排他的論理和を各々出力する８個の排他的論理和ゲート４１１と、これらの８個の排他的論理和ゲート４１１の出力データが入力され、比較結果信号ＣＭＰａを出力するローアクティブＡＮＤゲート４１２とにより構成されている。ここで、比較結果信号ＣＭＰａは、入力データＲＤ０〜ＲＤ７の各ビットと出力データＳＤ０〜ＳＤ７の各ビットが全て一致している場合にはＨレベル、１ビットでも異なっている場合にはＬレベルとなる。この比較結果信号ＣＭＰａは、インバータ６１によってレベルが反転され、不一致検出信号ＮＥａとしてクロックゲーティング制御回路４０に供給される。   Comparison circuits 60 and 70 constitute comparison means for comparing input data RD0 to RD15 and output data SD0 to SD15 of synchronization registers 20 and 30. More specifically, the comparison circuit 60 is a circuit that compares the input data RD0 to RD7 and the output data SD0 to SD7 of the synchronization register 20 and outputs a comparison result signal CMPa. FIG. 2 shows a configuration example of the comparison circuit 60. The comparison circuit 60 includes eight exclusive OR gates 411 for outputting an exclusive OR of each bit of the input data RD0 to RD7 of the synchronization register 20 and each bit of the output data SD0 to SD7, and The output data of the eight exclusive OR gates 411 is input, and a low active AND gate 412 that outputs a comparison result signal CMPa is constituted. Here, the comparison result signal CMPa is H level when the bits of the input data RD0 to RD7 and all the bits of the output data SD0 to SD7 are all the same, and is L level when even one bit is different. Become. The level of the comparison result signal CMPa is inverted by the inverter 61 and is supplied to the clock gating control circuit 40 as the mismatch detection signal NEa.

比較回路７０は、比較回路６０と同様な構成の回路であり、同期化レジスタ３０の入力データＲＤ８〜ＲＤ１５と出力データＳＤ８〜ＳＤ１５とを比較し、両者が一致している場合にはＨレベルの比較結果信号ＣＭＰｂを出力し、両者が不一致である場合にはＬレベルの比較結果信号ＣＭＰｂを出力する回路である。この比較回路７０の後段には、インバータ７１が設けられ、さらにその後段には、ハイアクティブ入力端子とローアクティブ入力端子を持ったＡＮＤゲート７２が設けられている。比較回路７０から出力される比較結果信号ＣＭＰｂは、インバータ７１によってレベルが反転され、ＡＮＤゲート７２のハイアクティブ入力端子に入力される。ＡＮＤゲート７２のローアクティブ入力端子には、ビット幅指定信号ＢＴ８が与えられる。このビット幅指定信号ＢＴ８は、受信レジスタ１０に与えられるデータＤ０〜Ｄ１５の有効部分を示す有効性信号であり、データＤ０〜Ｄ１５の１６ビット全部が有効である場合にはＬレベル、下位８ビットＤ０〜Ｄ７のみが有効である場合にはＨレベルとされる。ビット幅指定信号ＢＴ８は、データＤ０〜Ｄ１５の送信元である装置からこの半導体集積回路に与えるものであってもよいし、それ以外の他の装置から与えられるものであってもよい。このビット幅指定信号ＢＴ８がＬレベルの場合、ＡＮＤゲート７２は、インバータ７１の出力信号を通過させ、不一致検出信号ＮＥｂとしてクロックゲーティング制御回路５０に供給する。ビット幅指定信号ＢＴ８がＨレベルの場合、ＡＮＤゲート７２は、Ｌレベルの不一致検出信号ＮＥｂをクロックゲーティング制御回路５０に供給する。   The comparison circuit 70 is a circuit having the same configuration as that of the comparison circuit 60. The comparison circuit 70 compares the input data RD8 to RD15 and the output data SD8 to SD15 of the synchronization register 30. This circuit outputs a comparison result signal CMPb, and outputs an L level comparison result signal CMPb when they do not match. An inverter 71 is provided in the subsequent stage of the comparison circuit 70, and an AND gate 72 having a high active input terminal and a low active input terminal is provided in the subsequent stage. The comparison result signal CMPb output from the comparison circuit 70 is inverted in level by the inverter 71 and input to the high active input terminal of the AND gate 72. A bit width designation signal BT8 is applied to the low active input terminal of the AND gate 72. This bit width designation signal BT8 is a validity signal indicating the valid portion of the data D0 to D15 applied to the reception register 10, and when all 16 bits of the data D0 to D15 are valid, the L level and the lower 8 bits When only D0 to D7 are valid, they are set to the H level. The bit width designation signal BT8 may be given to this semiconductor integrated circuit from the device that is the transmission source of the data D0 to D15, or may be given from another device other than that. When the bit width designation signal BT8 is at L level, the AND gate 72 passes the output signal of the inverter 71 and supplies it to the clock gating control circuit 50 as the mismatch detection signal NEb. When the bit width designation signal BT8 is at the H level, the AND gate 72 supplies the L level mismatch detection signal NEb to the clock gating control circuit 50.

クロックゲーティング制御回路４０は、不一致検出信号ＮＥａがＨレベルになったとき、内部クロックＣＬＫ２を通過させ、同期化レジスタ２０に同期化クロックＣＬＫ２ａとして出力する回路である。   The clock gating control circuit 40 is a circuit that passes the internal clock CLK2 and outputs it to the synchronization register 20 as the synchronization clock CLK2a when the mismatch detection signal NEa becomes H level.

クロックゲーティング制御回路４０の構成には各種の態様が考えられるが、本実施形態におけるクロックゲーティング制御回路４０は、図３に示すように、ラッチ４１とＡＮＤゲート４２とにより構成されている。ここで、ラッチ４１は、内部クロックＣＬＫ２がＬレベルである期間は不一致検出信号ＮＥａを通過させ、内部クロックＣＬＫ２がＨレベルである期間は、その直前の内部クロックＣＬＫ２の立ち上がり時点における不一致検出信号ＮＥａを保持し、イネーブル信号ＥＮとして出力する回路である。ＡＮＤゲート４２は、このイネーブル信号ＥＮと内部クロックＣＬＫ２の論理積を取り、同期化クロックＣＬＫ２ａとして出力する。   Various configurations are conceivable for the configuration of the clock gating control circuit 40. The clock gating control circuit 40 according to the present embodiment includes a latch 41 and an AND gate 42 as shown in FIG. Here, the latch 41 allows the mismatch detection signal NEa to pass during the period when the internal clock CLK2 is at L level, and the mismatch detection signal NEa at the time when the internal clock CLK2 immediately rises during the period when the internal clock CLK2 is at H level. Is output as an enable signal EN. The AND gate 42 calculates the logical product of the enable signal EN and the internal clock CLK2, and outputs the logical product as the synchronization clock CLK2a.

クロックゲーティング制御回路５０は、クロックゲーティング制御回路４０と同様な構成の回路であり、不一致検出信号ＮＥｂがＨレベルになったとき、内部クロックＣＬＫ２を通過させ、同期化レジスタ３０に同期化クロックＣＬＫ２ｂとして出力する回路である。上述したように不一致検出信号ＮＥｂは、ＡＮＤゲート７２から出力される。このＡＮＤゲート７２は、同期化レジスタ３０に与えられる入力データＲＤ８〜ＲＤ１５が無効であることを有効性信号であるビット幅指定信号ＢＴ８が示しているときに、比較回路７０から出力される比較結果信号ＣＭＰｂに拘わらず、同期化レジスタ３０に対応したクロックゲーティング制御回路５０が同期化クロックＣＬＫ２ｂを出力するのを阻止する同期化クロック強制停止制御部としての役割を果たす。
以上が本実施形態による同期化回路の構成である。 The clock gating control circuit 50 is a circuit having the same configuration as that of the clock gating control circuit 40. When the mismatch detection signal NEb becomes H level, the clock gating control circuit 50 allows the internal clock CLK2 to pass and causes the synchronization register 30 to synchronize with the synchronization clock. It is a circuit that outputs as CLK2b. As described above, the mismatch detection signal NEb is output from the AND gate 72. The AND gate 72 compares the output result from the comparison circuit 70 when the bit width designation signal BT8, which is the validity signal, indicates that the input data RD8 to RD15 applied to the synchronization register 30 is invalid. Regardless of the signal CMPb, the clock gating control circuit 50 corresponding to the synchronization register 30 serves as a synchronization clock forced stop control unit that prevents the synchronization clock CLK2b from being output.
The above is the configuration of the synchronization circuit according to the present embodiment.

図４は、本実施形態による同期化回路の各部の波形を示すタイムチャートである。以下、この図を参照し、本実施形態の動作を説明する。図示の例において、送信側装置は、データＤ０〜Ｄ１５を送信し、その後、一定期間に亙って書き込みクロックＣＬＫ１をＨレベルとしている。送信側装置からのデータＤ０〜Ｄ１５は、この書き込みクロックＣＬＫ１の立ち上がりにより受信レジスタ１０に書き込まれる。   FIG. 4 is a time chart showing waveforms of respective parts of the synchronization circuit according to the present embodiment. The operation of this embodiment will be described below with reference to this figure. In the illustrated example, the transmission side apparatus transmits data D0 to D15, and then keeps the write clock CLK1 at the H level for a certain period. Data D0 to D15 from the transmission side device are written to the reception register 10 at the rising edge of the write clock CLK1.

図４（ａ）は、同期化回路において、送信側装置から与えられる下位８ビットのデータＤ０〜Ｄ７の処理を行う各部の波形を例示している。また、図４（ｂ）および（ｃ）は、ビット幅指定信号ＢＴ８がＬレベルの場合およびＨレベルの場合の各々について、送信側装置から与えられる上位８ビットのデータＤ８〜Ｄ１５の処理を行う各部の波形を例示している。   FIG. 4A illustrates the waveform of each unit that processes the lower-order 8-bit data D0 to D7 given from the transmission side device in the synchronization circuit. 4 (b) and 4 (c) process the upper 8-bit data D8 to D15 provided from the transmission side device for each of the cases where the bit width designation signal BT8 is at the L level and the H level. The waveform of each part is illustrated.

図４（ａ）に示す例では、書き込みクロックＣＬＫ１の立ち上がり時、少なくとも下位８ビットの内容がそれまでのものと異なったデータＤ０〜Ｄ１５が受信レジスタ１０へ書き込まれ、受信レジスタ１０から同期化レジスタ２０に与えられる下位ビットデータＲＤ０〜ＲＤ７が切り換わっている。このため、書き込みクロックＣＬＫ１の立ち上がり時に、比較結果信号ＣＭＰａがＬレベル、不一致検出信号ＮＥａがＨレベルとなる。このＨレベルの不一致検出信号ＮＥａは、その後の内部クロックＣＬＫ２のＬレベルになったとき、クロックゲーティング制御回路４０内のラッチ４１を通過し、Ｈレベルのイネーブル信号ＥＮとしてＡＮＤゲート４２に与えられる（図３参照）。このＨレベルのイネーブル信号ＥＮは、その後の内部クロックＣＬＫ２の立ち上がりによりラッチ４１に保持される。そして、このＨレベルのイネーブル信号ＥＮをラッチ４１に保持させた内部クロックＣＬＫ２は、ＡＮＤゲート４２を通過し、同期化クロックＣＬＫ２ａとして同期化レジスタ２０に与えられる。このようにして１個の同期化クロックＣＬＫ２ａが出力されると、下位ビットデータＲＤ０〜ＲＤ７が同期化レジスタ２０に書き込まれ、不一致検出信号ＮＥａがＬレベルとなる。このＬレベルの不一致検出信号ＮＥａは、その後の内部クロックＣＬＫ２のＬレベルになったとき、クロックゲーティング制御回路４０内のラッチ４１を通過し、ＡＮＤゲート４２に与えられるイネーブル信号ＥＮがＬレベルとなる。このため、クロックゲーティング制御回路４０における内部クロックＣＬＫ２の通過は阻止される。   In the example shown in FIG. 4A, when the write clock CLK1 rises, data D0 to D15 whose contents of at least the lower 8 bits are different from those of the previous ones are written to the reception register 10, and the synchronization register 1 The lower bit data RD0 to RD7 given to 20 is switched. For this reason, at the rising edge of the write clock CLK1, the comparison result signal CMPa is at the L level and the mismatch detection signal NEa is at the H level. The H level mismatch detection signal NEa passes through the latch 41 in the clock gating control circuit 40 when the internal clock CLK2 thereafter becomes L level, and is supplied to the AND gate 42 as the H level enable signal EN. (See FIG. 3). This H level enable signal EN is held in the latch 41 at the subsequent rise of the internal clock CLK2. The internal clock CLK2 in which the H level enable signal EN is held in the latch 41 passes through the AND gate 42 and is supplied to the synchronization register 20 as the synchronization clock CLK2a. When one synchronization clock CLK2a is output in this way, the lower bit data RD0 to RD7 are written into the synchronization register 20, and the mismatch detection signal NEa becomes L level. This inconsistency detection signal NEa at L level passes through the latch 41 in the clock gating control circuit 40 when the internal clock CLK2 thereafter becomes L level, and the enable signal EN applied to the AND gate 42 becomes L level. Become. For this reason, the passage of the internal clock CLK2 in the clock gating control circuit 40 is blocked.

図４（ｂ）に示す例では、書き込みクロックＣＬＫ１の立ち上がり時、少なくとも上位８ビットの内容がそれまでのものと異なったデータＤ０〜Ｄ１５が受信レジスタ１０へ書き込まれ、受信レジスタ１０から同期化レジスタ３０に与えられる上位ビット入力データＲＤ８〜ＲＤ１５が切り換わっている。このため、書き込みクロックＣＬＫ１の立ち上がり時に、比較結果信号ＣＭＰｂがＬレベルとなり、ビット幅指定信号ＢＴ８がＬレベルであることから、不一致検出信号ＮＥｂがＨレベルとなる。このため、１個の内部クロックＣＬＫ２がクロックゲーティング制御回路５０を通過し、同期化クロックＣＬＫ２ｂとして同期化レジスタ３０に与えられる。このようにして１個の同期化クロックＣＬＫ２ｂが出力されると、上位ビットデータＲＤ８〜ＲＤ１５が同期化レジスタ３０に書き込まれ、不一致検出信号ＮＥｂがＬレベルとなる。これにより、クロックゲーティング制御回路５０における内部クロックＣＬＫ２の通過は阻止される。   In the example shown in FIG. 4B, at the rising edge of the write clock CLK1, data D0 to D15 whose contents of at least the upper 8 bits are different from those of the previous ones are written to the reception register 10, and the synchronization register 1 The high-order bit input data RD8 to RD15 given to 30 are switched. Therefore, when the write clock CLK1 rises, the comparison result signal CMPb becomes L level and the bit width designation signal BT8 is L level, so that the mismatch detection signal NEb becomes H level. Therefore, one internal clock CLK2 passes through the clock gating control circuit 50 and is given to the synchronization register 30 as the synchronization clock CLK2b. When one synchronization clock CLK2b is output in this way, the upper bit data RD8 to RD15 are written to the synchronization register 30, and the mismatch detection signal NEb becomes L level. Thereby, the passage of the internal clock CLK2 in the clock gating control circuit 50 is blocked.

図４（ｃ）に示す例でも、書き込みクロックＣＬＫ１の立ち上がり時、受信レジスタ１０へのデータ書き込みにより、受信レジスタ１０から同期化レジスタ３０に与えられる上位ビット入力データＲＤ８〜ＲＤ１５が切り換わり、比較結果信号ＣＭＰｂがＬレベルとなっている。しかし、この例では、比較結果信号ＣＭＰｂがＬレベルとなっても、ビット幅指定信号ＢＴ８がＨレベルであることから、不一致検出信号ＮＥｂはＬレベルのまま変化しない。このため、クロックゲーティング制御回路５０から同期化レジスタ３０へ同期化クロックＣＬＫ２ｂが供給されることはない。   Also in the example shown in FIG. 4C, when the write clock CLK1 rises, the upper bit input data RD8 to RD15 given from the reception register 10 to the synchronization register 30 are switched by the data write to the reception register 10, and the comparison result The signal CMPb is at L level. However, in this example, even if the comparison result signal CMPb becomes L level, the bit width designation signal BT8 is at H level, so the mismatch detection signal NEb remains at L level. Therefore, the synchronization clock CLK2b is not supplied from the clock gating control circuit 50 to the synchronization register 30.

以上が書き込みクロックＣＬＫ１の立ち上がりにより受信レジスタ１０の出力データＲＤ０〜ＲＤ１５の内容が変化する場合の動作である。書き込みクロックＣＬＫ１が立ち上がらず受信レジスタ１０に対するデータ書き込みが行われない場合には、不一致検出信号ＮＥａおよびＮＥｂがＬレベルを維持するため、同期化レジスタ２０および３０に対して同期化クロックＣＬＫ２ａおよびＣＬＫ２ｂの供給が行われることはない。また、たとえ書き込みクロックＣＬＫ１が立ち上がり、受信レジスタ１０に対するデータ書き込みが行われたとしても、同期化レジスタ２０に対する下位ビット入力データＲＤ０〜ＲＤ７の内容が変化しない場合は、比較結果信号ＣＭＰａがＨレベル、不一致検出信号ＮＥａがＬレベルを維持するため、クロックゲーティング制御回路４０から同期化レジスタ２０への同期化クロックＣＬＫ２ａの供給は行われない。また、同期化レジスタ３０に対する上位ビット入力データＲＤ８〜ＲＤ１５の内容が変化しない場合は、比較結果信号ＣＭＰｂがＨレベル、不一致検出信号ＮＥｂがＬレベルを維持するため、クロックゲーティング制御回路５０から同期化レジスタ３０への同期化クロックＣＬＫ２ｂの供給は行われない。   The above is the operation when the contents of the output data RD0 to RD15 of the reception register 10 change due to the rise of the write clock CLK1. When the write clock CLK1 does not rise and data writing to the reception register 10 is not performed, the mismatch detection signals NEa and NEb maintain the L level, so that the synchronization clocks CLK2a and CLK2b are synchronized with the synchronization registers 20 and 30. There is no supply. Even if the write clock CLK1 rises and data is written to the reception register 10, if the contents of the lower bit input data RD0 to RD7 to the synchronization register 20 do not change, the comparison result signal CMPa is H level. Since the mismatch detection signal NEa maintains the L level, the synchronization clock CLK2a is not supplied from the clock gating control circuit 40 to the synchronization register 20. When the contents of the upper bit input data RD8 to RD15 for the synchronization register 30 do not change, the comparison result signal CMPb is maintained at the H level and the mismatch detection signal NEb is maintained at the L level. The synchronization clock CLK2b is not supplied to the generalization register 30.

以上説明したように、本実施形態によれば、受信レジスタ１０に対してデータＤ０〜Ｄ１５の書き込みが行われない限り、同期化レジスタ２０および３０に対して同期化クロックＣＬＫ２ａおよびＣＬＫ２ｂの供給が行われることはないので、同期化レジスタ２０および３０が不要にスイッチング動作し、電力が無駄に消費されるのを防止することができる。また、本実施形態によれば、受信レジスタ１０の出力データのうち同期化レジスタ２０に対する下位８ビット入力データＲＤ０〜ＲＤ７に変化があった場合に限り、同期化レジスタ２０への同期化クロックＣＬＫ２ａの供給が行われ、同期化レジスタ３０に対する上位８ビット入力データＲＤ８〜ＲＤ１５に変化があった場合に限り、同期化レジスタ３０への同期化クロックＣＬＫ２ｂの供給が行われる。このように、入力データに変化があり、スイッチング動作させる必要のある同期化レジスタ２０または３０のみに同期化クロックＣＬＫ２ａまたはＣＬＫ２ｂの供給が行われるので、消費電力を必要最低限に抑えることができる。また、本実施形態によれば、受信レジスタ１０に対するデータＤ０〜Ｄ１５のうちの上位８ビットが無効であることをビット幅指定信号ＢＴ８が示している場合には、たとえ同期化レジスタ３０に対する入力データＲＤ８〜ＲＤ１５に変化があっても、同期化レジスタ３０への同期化クロックＣＬＫ２ｂの供給は行われない。従って、同期化レジスタ３０が無効な上位ビット入力データＲＤ８〜ＲＤ１５を取り込み、電力が無駄に消費されるのを防止することができる。また、この場合に不一致検出信号ＮＥｂ自体をＬレベルに固定するので、クロックゲーティング制御回路５０に無駄なスイッチング動作をさせず、消費電力をさらに低減することができる。   As described above, according to the present embodiment, the synchronization clocks CLK2a and CLK2b are supplied to the synchronization registers 20 and 30 unless the data D0 to D15 are written to the reception register 10. Therefore, it is possible to prevent the synchronization registers 20 and 30 from performing an unnecessary switching operation and consuming power wastefully. Further, according to the present embodiment, only when the lower 8-bit input data RD0 to RD7 for the synchronization register 20 among the output data of the reception register 10 is changed, the synchronization clock CLK2a to the synchronization register 20 is changed. The synchronization clock CLK2b is supplied to the synchronization register 30 only when the upper 8-bit input data RD8 to RD15 to the synchronization register 30 are changed. In this way, since the input data is changed and the synchronization clock CLK2a or CLK2b is supplied only to the synchronization register 20 or 30 that needs to be switched, the power consumption can be suppressed to the minimum necessary. Further, according to the present embodiment, when the bit width designation signal BT8 indicates that the upper 8 bits of the data D0 to D15 for the reception register 10 are invalid, even if the input data to the synchronization register 30 Even if there is a change in RD8 to RD15, the synchronization clock CLK2b is not supplied to the synchronization register 30. Therefore, it is possible to prevent the synchronization register 30 from taking in the invalid upper bit input data RD8 to RD15 and consuming power wastefully. Further, in this case, the mismatch detection signal NEb itself is fixed at the L level, so that the clock gating control circuit 50 is not wastefully switched and the power consumption can be further reduced.

＜第２実施形態＞
図５は、この発明の第２実施形態である同期化回路の構成を示すブロック図である。この同期化回路は、上記第１実施形態のものに対し、いわゆるメタステーブル対策を施したものである。メタステーブルとは、受信レジスタ１０の出力データＲＤ０〜ＲＤ１５のレベル変化のタイミングと内部クロックＣＬＫ２の発生タイミングとが非常に接近した場合に、同期化レジスタ（上記第１実施形態では同期化レジスタ２０および３０）の出力データが一時的に不安定になる現象である。なお、メタステーブルおよびその対策に関する技術文献としては、例えば特許文献１がある。本実施形態では、このメタステーブル対策として、上記第１実施形態における同期化レジスタ２０が２段のレジスタ８１および８２からなる同期化シフトレジスタ８０に置き換えられ、同期化レジスタ３０が２段のレジスタ９１および９２からなる同期化シフトレジスタ９０に置き換えられている。また、本実施形態では、上記第１実施形態におけるクロックゲーティング制御回路４０および５０がクロックゲーティング制御回路４０Ｓおよび５０Ｓに置き換えられている。 <Second Embodiment>
FIG. 5 is a block diagram showing a configuration of a synchronization circuit according to the second embodiment of the present invention. This synchronization circuit is what the so-called metastable measure is applied to the first embodiment. The metastable is a synchronization register (in the first embodiment, the synchronization register 20 and the synchronization register 20) when the level change timing of the output data RD0 to RD15 of the reception register 10 and the generation timing of the internal clock CLK2 are very close to each other. 30) is a phenomenon in which the output data becomes temporarily unstable. In addition, as a technical document regarding the metastable and its countermeasure, there is, for example, Patent Document 1. In the present embodiment, as a countermeasure against the metastable, the synchronization register 20 in the first embodiment is replaced with a synchronization shift register 80 including two-stage registers 81 and 82, and the synchronization register 30 is replaced with a two-stage register 91. , 92, and a synchronized shift register 90. In the present embodiment, the clock gating control circuits 40 and 50 in the first embodiment are replaced with clock gating control circuits 40S and 50S.

図６は、クロックゲーティング制御回路４０Ｓの構成例を示すブロック図である。このクロックゲーティング制御回路４０Ｓは、フリップフロップ４２１および４２２と、ＯＲゲート４２３と、ラッチ４２４と、ＡＮＤゲート４２５とにより構成されている。ここで、フリップフロップ４２１および４２２は、不一致検出信号ＮＥａを内部クロックＣＬＫ２の立ち上がりに同期して順次シフトする２段のシフトレジスタを構成している。ＯＲゲート４２３は、フリップフロップ４２１の出力信号Ｘａとフリップフロップ４２２の出力信号Ｘｂとの論理和を取り、イネーブル信号ＥＮとして出力する。ラッチ４２４は、内部クロックＣＬＫ２がＬレベルである期間はイネーブル信号ＥＮを通過させ、内部クロックＣＬＫ２がＨレベルである期間は、その直前の内部クロックＣＬＫ２の立ち上がり時点におけるイネーブル信号ＥＮを保持して出力する回路である。ＡＮＤゲート４２５は、このラッチ４２４の出力信号と内部クロックＣＬＫ２の論理積を取り、同期化クロックＣＬＫ２ａとして出力する。クロックゲーティング制御回路５０Ｓも同様な構成である。   FIG. 6 is a block diagram illustrating a configuration example of the clock gating control circuit 40S. The clock gating control circuit 40S includes flip-flops 421 and 422, an OR gate 423, a latch 424, and an AND gate 425. Here, the flip-flops 421 and 422 constitute a two-stage shift register that sequentially shifts the mismatch detection signal NEa in synchronization with the rising edge of the internal clock CLK2. The OR gate 423 calculates the logical sum of the output signal Xa of the flip-flop 421 and the output signal Xb of the flip-flop 422 and outputs it as an enable signal EN. The latch 424 passes the enable signal EN while the internal clock CLK2 is at the L level, and holds and outputs the enable signal EN at the time when the internal clock CLK2 immediately rises during the period when the internal clock CLK2 is at the H level. Circuit. The AND gate 425 takes the logical product of the output signal of the latch 424 and the internal clock CLK2, and outputs it as the synchronization clock CLK2a. The clock gating control circuit 50S has a similar configuration.

図７は、本実施形態による同期化回路の各部のうち特に送信側装置から送信される下位８ビットデータＤ０〜Ｄ７に関連した部分の動作を示すタイムチャートである。図示の例では、書き込みクロックＣＬＫ１の立ち上がりにより、受信レジスタ１０にデータＤ０〜Ｄ１５が書き込まれ、同期化シフトレジスタ８０に対する入力データＲＤ０〜ＲＤ７が変化している。このため、不一致検出信号ＮＥａがＨレベルとなる。このＨレベルの不一致検出信号ＮＥａは、その後の内部クロックＣＬＫ２の立ち上がりによりフリップフロップ４２１に書き込まれ、フリップフロップ４２１の出力信号ＸａがＨレベルとなる。この結果、ＯＲゲート４２３が出力するイネーブル信号ＥＮがＨレベルとなる。さらにその後、内部クロックＣＬＫ２が立ち上がると、このＨレベルの信号Ｘａがフリップフロップ４２２に書き込まれ、フリップフロップ４２２の出力信号ＸｂがＨレベルとなる。   FIG. 7 is a time chart showing the operation of the portions related to the low-order 8-bit data D0 to D7 transmitted from the transmitting side device among the respective portions of the synchronization circuit according to the present embodiment. In the illustrated example, the data D0 to D15 are written to the reception register 10 at the rising edge of the write clock CLK1, and the input data RD0 to RD7 for the synchronization shift register 80 are changed. For this reason, the mismatch detection signal NEa becomes H level. The H level mismatch detection signal NEa is written to the flip-flop 421 at the subsequent rise of the internal clock CLK2, and the output signal Xa of the flip-flop 421 becomes H level. As a result, the enable signal EN output from the OR gate 423 becomes H level. Thereafter, when the internal clock CLK2 rises, this H level signal Xa is written into the flip-flop 422, and the output signal Xb of the flip-flop 422 becomes H level.

イネーブル信号ＥＮがＨレベルに立ち上がると、その後、内部クロックＣＬＫ２がＬレベルになったとき、このＨレベルのイネーブル信号ＥＮがラッチ４２４を通過し、その後、内部クロックＣＬＫ２が立ち上がるとき、このＨレベルのイネーブル信号ＥＮがラッチ４２４によって保持され、ＡＮＤゲート４２５に供給される。この結果、内部クロックＣＬＫ２がＡＮＤゲート４２５を通過し、同期化クロックＣＬＫ２ａとして同期化シフトレジスタ８０に供給される。そして、同期化クロックＣＬＫ２ａが２個出力されると、同期化シフトレジスタ８０に対する入力データＲＤ０〜ＲＤ７が最終段のレジスタ８２までシフトされる。この結果、同期化シフトレジスタ８０の出力データＳＤ０〜ＳＤ７が同期化シフトレジスタ８０の入力データＲＤ０〜ＲＤ７と一致し、不一致検出信号ＮＥａがＬレベルとなる。   When the enable signal EN rises to the H level, when the internal clock CLK2 subsequently goes to the L level, the H level enable signal EN passes through the latch 424, and then when the internal clock CLK2 rises, this H level. The enable signal EN is held by the latch 424 and supplied to the AND gate 425. As a result, the internal clock CLK2 passes through the AND gate 425 and is supplied to the synchronization shift register 80 as the synchronization clock CLK2a. When two synchronized clocks CLK2a are output, the input data RD0 to RD7 to the synchronized shift register 80 are shifted to the final stage register 82. As a result, the output data SD0 to SD7 of the synchronization shift register 80 coincide with the input data RD0 to RD7 of the synchronization shift register 80, and the mismatch detection signal NEa becomes L level.

不一致検出信号ＮＥａがＬレベルになると、その後、内部クロックＣＬＫ２が２回立ち上がることにより、フリップフロップ４２１および４２２の出力信号ＸａおよびＸｂの両方がＬレベルとなり、イネーブル信号ＥＮがＬレベルとなる。その後、内部クロックＣＬＫ２の１周期相当の時間だけ遅れてラッチ４２４の出力信号がＬレベルとなり、ＡＮＤゲート４２５を介した同期化クロックＣＬＫ２ａの出力が停止する。   When mismatch detection signal NEa becomes L level, internal clock CLK2 rises twice thereafter, so that both output signals Xa and Xb of flip-flops 421 and 422 become L level and enable signal EN becomes L level. Thereafter, the output signal of the latch 424 becomes L level with a delay corresponding to one cycle of the internal clock CLK2, and the output of the synchronization clock CLK2a via the AND gate 425 is stopped.

以上のようにクロックゲーティング制御回路４０Ｓは、不一致検出信号ＮＥａがＨレベルとなった場合に、４個の同期化クロックＣＬＫ２ａを同期化シフトレジスタ８０に供給し、同期化シフトレジスタ８０に対する入力データＲＤ０〜ＲＤ７を最終段まで到達させ、出力データＳＤ０〜ＳＤ７として出力させる。クロックゲーティング制御回路５０Ｓも同様であり、不一致検出信号ＮＥｂがＨレベルとなった場合に、４個の同期化クロックＣＬＫ２ｂを同期化シフトレジスタ９０に供給し、同期化シフトレジスタ９０に対する入力データＲＤ８〜ＲＤ１５を最終段まで到達させ、出力データＳＤ８〜ＳＤ１５として出力させる。   As described above, the clock gating control circuit 40S supplies the four synchronization clocks CLK2a to the synchronization shift register 80 when the mismatch detection signal NEa becomes the H level, and the input data to the synchronization shift register 80. RD0 to RD7 are made to reach the final stage and output as output data SD0 to SD7. The same applies to the clock gating control circuit 50S. When the mismatch detection signal NEb becomes H level, the four synchronization clocks CLK2b are supplied to the synchronization shift register 90, and the input data RD8 to the synchronization shift register 90 is supplied. -RD15 is made to reach the final stage and output as output data SD8-SD15.

本実施形態と上記第１実施形態との相違は、メタステーブル対策として設けられた同期化シフトレジスタ８０および９０と、これらに対して同期化クロックＣＬＫ２ａおよびＣＬＫ２ｂの供給を行うクロックゲーティング制御回路４０Ｓおよび５０Ｓにあり、他の点は上記第１実施形態と同様である。従って、本実施形態によれば、メタステーブルの発生する状況においてもその悪影響を回避しつつ、上記第１実施形態と同様な効果を得ることができる。   The difference between the present embodiment and the first embodiment is that the synchronization shift registers 80 and 90 provided as a measure against metastable and the clock gating control circuit 40S for supplying the synchronization clocks CLK2a and CLK2b to these. The other points are the same as in the first embodiment. Therefore, according to the present embodiment, it is possible to obtain the same effect as that of the first embodiment while avoiding adverse effects even in a situation where metastable occurs.

＜第３実施形態＞
本実施形態は、上記第２実施形態におけるクロックゲーティング制御回路４０Ｓを図８に示すクロックゲーティング制御回路４０Ｔに置き換えたものである。クロックゲーティング制御回路５０Ｓも同様である。 <Third Embodiment>
In the present embodiment, the clock gating control circuit 40S in the second embodiment is replaced with a clock gating control circuit 40T shown in FIG. The same applies to the clock gating control circuit 50S.

クロックゲーティング制御回路４０Ｔは、上記第２実施形態におけるクロックゲーティング制御回路４２Ｓに対し、非同期リセット端子Ｒを持ったフリップフロップ４２６と、ＡＮＤゲート４２７とを追加した構成となっている。ここで、フリップフロップ４２６は、データ入力端子がＨレベルに固定され、非同期リセット端子Ｒにイネーブル信号ＥＮが与えられ、クロック端子に書き込みクロックＣＬＫ１が与えられる。そして、ＡＮＤゲート４２７は、このフリップフロップ４２６の出力信号と不一致検出信号ＮＥａとの論理積を取り、信号ＮＥａ’としてフリップフロップ４２１のデータ入力端子に供給する。   The clock gating control circuit 40T has a configuration in which a flip-flop 426 having an asynchronous reset terminal R and an AND gate 427 are added to the clock gating control circuit 42S in the second embodiment. Here, in the flip-flop 426, the data input terminal is fixed at the H level, the enable signal EN is applied to the asynchronous reset terminal R, and the write clock CLK1 is applied to the clock terminal. The AND gate 427 calculates the logical product of the output signal of the flip-flop 426 and the mismatch detection signal NEa and supplies the logical product to the data input terminal of the flip-flop 421 as the signal NEa ′.

図９は本実施形態による同期化回路の各部のうち特に送信側装置から送信される下位８ビットデータＤ０〜Ｄ７に関連した部分の動作を示すタイムチャートである。この例でも、上記第２実施形態の動作例（図７参照）と同様、書き込みクロックＣＬＫ１の立ち上がりにより、受信レジスタ１０にデータＤ０〜Ｄ１５が書き込まれ、同期化シフトレジスタ８０に対する入力データＲＤ０〜ＲＤ７が変化している。このため、不一致検出信号ＮＥａがＨレベルとなる。   FIG. 9 is a time chart showing the operation of the portions related to the lower 8-bit data D0 to D7 transmitted from the transmission side device among the respective portions of the synchronization circuit according to the present embodiment. Also in this example, similarly to the operation example of the second embodiment (see FIG. 7), the data D0 to D15 are written to the reception register 10 at the rising edge of the write clock CLK1, and the input data RD0 to RD7 to the synchronization shift register 80 are written. Has changed. For this reason, the mismatch detection signal NEa becomes H level.

上記第２実施形態では、イネーブル信号ＥＮがＨレベルとなって同期化クロックＣＬＫ２ａが２個出力され、これによる同期化シフトレジスタ８０のシフト動作が行われ、不一致検出信号ＮＥａがＬレベルとなった後、内部クロックＣＬＫ２がさらに２回立ち上がることによりイネーブル信号ＥＮがＬレベルとなった。このため、上記第２実施形態では、内部クロックＣＬＫ２の４周期相当の期間、イネーブル信号ＥＮがＨレベルとなり、４個の同期化クロックＣＬＫ２ａが同期化シフトレジスタ８０に供給された。   In the second embodiment, the enable signal EN becomes H level and two synchronization clocks CLK2a are output, and the shift operation of the synchronization shift register 80 is performed thereby, and the mismatch detection signal NEa becomes L level. Thereafter, the internal clock CLK2 rises two more times, so that the enable signal EN becomes L level. Therefore, in the second embodiment, the enable signal EN becomes H level during a period corresponding to four cycles of the internal clock CLK2, and the four synchronized clocks CLK2a are supplied to the synchronized shift register 80.

これに対し、本実施形態では、次の動作が得られる。まず、書き込みクロックＣＬＫ１の立ち上がりにより不一致検出信号ＮＥａがＨレベルとなるとき、同書き込みクロックＣＬＫ１の立ち上がりによりフリップフロップ４２６に“１”が書き込まれ、フリップフロップ４２６の出力信号がＨレベルになる。このため、不一致検出信号ＮＥａは、ＡＮＤゲート４２７を通過し、信号ＮＥａ’としてフリップフロップ４２１に与えられる。   On the other hand, in the present embodiment, the following operation is obtained. First, when the mismatch detection signal NEa becomes H level due to the rise of the write clock CLK1, “1” is written to the flip-flop 426 due to the rise of the write clock CLK1, and the output signal of the flip-flop 426 becomes H level. Therefore, the mismatch detection signal NEa passes through the AND gate 427 and is given to the flip-flop 421 as the signal NEa ′.

その後、内部クロックＣＬＫ２が立ち上がると、Ｈレベルの信号ＮＥａ’がフリップフロップ４２１に書き込まれ、イネーブル信号ＥＮがＨレベルとなる。この結果、フリップフロップ４２６がリセットされ、ＡＮＤゲート４２７の出力信号ＮＥａ’がＬレベルとされる。このように、内部クロックＣＬＫ２の立ち上がりによりフリップフロップ４２１に“１”が書き込まれ、イネーブル信号ＥＮがＨレベルになると、直ちにフリップフロップ４２１に対する入力信号ＮＥａ’がＬレベルとされる。このため、イネーブル信号ＥＮは、内部クロックＣＬＫ２の２周期相当の期間だけＨレベルとなり、２個の内部クロックＣＬＫ２がクロックゲーティング制御回路４０Ｔを通過し、同期化クロックＣＬＫ２ａとして同期化シフトレジスタ８０に供給される。   Thereafter, when the internal clock CLK2 rises, the H level signal NEa 'is written into the flip-flop 421, and the enable signal EN becomes H level. As a result, the flip-flop 426 is reset, and the output signal NEa ′ of the AND gate 427 is set to the L level. As described above, when “1” is written to the flip-flop 421 at the rising edge of the internal clock CLK2 and the enable signal EN becomes H level, the input signal NEa ′ to the flip-flop 421 immediately becomes L level. For this reason, the enable signal EN becomes H level only for a period corresponding to two cycles of the internal clock CLK2, and the two internal clocks CLK2 pass through the clock gating control circuit 40T and are sent to the synchronization shift register 80 as the synchronization clock CLK2a. Supplied.

本実施形態では、フリップフロップ４２６およびＡＮＤゲート４２７が追加されているため、これらのスイッチング動作により消費電力が増加する。しかし、上記第２実施形態においては、書き込みクロックＣＬＫ１の立ち上がり時、４個の同期化クロックＣＬＫ２ａが発生されたのに対し、本実施形態では、同期化シフトレジスタ８０の最終段までシフトさせるのに最低限必要な２個の同期化クロックＣＬＫ２ａしか発生されない。同期化シフトレジスタ９０に対する同期化クロックＣＬＫ２ｂも同様である。従って、本実施形態によれば、上記第２実施形態に比べて、同期化シフトレジスタ８０および９０の消費電力を低減することができる。   In this embodiment, since the flip-flop 426 and the AND gate 427 are added, the power consumption is increased by these switching operations. However, in the second embodiment, four synchronization clocks CLK2a are generated when the write clock CLK1 rises, whereas in this embodiment, the shift to the final stage of the synchronization shift register 80 is performed. Only the minimum two required synchronization clocks CLK2a are generated. The same applies to the synchronization clock CLK2b for the synchronization shift register 90. Therefore, according to the present embodiment, the power consumption of the synchronization shift registers 80 and 90 can be reduced compared to the second embodiment.

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には他にも実施形態があり得る。例えば次の通りである。 <Other embodiments>
As mentioned above, although each embodiment of this invention was described, this invention can have other embodiment. For example:

（１）上記各実施形態における同期化回路は、１６ビット幅のデータＤ０〜Ｄ１５を受信して内部クロックＣＬＫ２に同期化させたが、これはあくまでも例示であり、この発明は任意のビット幅のデータを受信し、内部クロックＣＬＫ２に同期化させる同期化回路に適用可能である。 (1) The synchronization circuit in each of the above embodiments receives the 16-bit width data D0 to D15 and synchronizes with the internal clock CLK2, but this is merely an example, and the present invention has an arbitrary bit width. The present invention is applicable to a synchronization circuit that receives data and synchronizes with the internal clock CLK2.

（２）上記各実施形態では、送信側装置から与えられる１６ビットのデータの全部が有効な場合と下位８ビットのみが有効な場合とがあったため、送信側装置から送信されて受信レジスタ１０に書き込まれたデータを下位８ビットのデータと上位８ビットのデータに分割し、分割した各データ毎に内部クロックＣＬＫ２に同期化させた。しかし、送信側装置から与えられる１６ビットのデータの全部が常に有効な場合には、受信レジスタ１０と同一ビット幅の同期化レジスタを設け、この同期化レジスタに受信レジスタ１０の出力データを与え、同期化レジスタの入力データと出力データとに不一致が生じた場合に１個のクロックゲーティング制御回路により同期化クロックを同期化レジスタに供給する構成としてもよい。 (2) In each of the above embodiments, there are a case where all of the 16-bit data provided from the transmission side device is valid and a case where only the lower 8 bits are valid. The written data was divided into lower 8-bit data and upper 8-bit data, and each divided data was synchronized with the internal clock CLK2. However, when all of the 16-bit data supplied from the transmission side device is always valid, a synchronization register having the same bit width as that of the reception register 10 is provided, and the output data of the reception register 10 is given to this synchronization register, A configuration may be adopted in which a synchronization clock is supplied to the synchronization register by one clock gating control circuit when a mismatch occurs between the input data and the output data of the synchronization register.

（３）上記各実施形態では、受信レジスタ１０の出力データを上位と下位に２分割して取り扱った。しかし、送信側装置から与えられるデータが例えば上位ビット列、中位ビット列、下位ビット列に区分されており、いずれの部分が有効であるかが切り換わるような場合も考えられる。その場合には、送信側装置から与えられる上位ビット列、中位ビット列、下位ビット列の各々に対応した同期化レジスタおよびクロックゲーティング制御回路の組を同期化回路に設け、各ビット列単位で内部クロックＣＬＫ２への同期化を行わせればよい。また、上位ビット列、中位ビット列、下位ビット列のいずれかが無効になった場合には、その無効になったビット列を取り扱う同期化レジスタに対する同期化クロックの供給を強制的に断つように構成すればよい。 (3) In each of the above embodiments, the output data of the reception register 10 is handled by being divided into two parts, upper and lower. However, there may be a case where the data given from the transmission side device is divided into, for example, an upper bit string, a middle bit string, and a lower bit string, and which part is valid. In that case, a set of a synchronization register and a clock gating control circuit corresponding to each of the upper bit string, the middle bit string, and the lower bit string supplied from the transmission side device is provided in the synchronization circuit, and the internal clock CLK2 is provided for each bit string. It is only necessary to synchronize with. If any of the upper bit string, middle bit string, and lower bit string becomes invalid, the synchronization clock supply to the synchronization register that handles the invalid bit string can be forcibly cut off. Good.

（４）上記第２および第３実施形態では、同期化シフトレジスタの段数を２段としたが、この同期化シフトレジスタの段数は、同期化回路が設けられる半導体集積回路の動作速度等を考慮して適切な段数とすればよい。この場合において、同期化シフトレジスタに対してクロックゲーティング制御回路が出力する同期化クロックの個数は、この同期化シフトレジスタの段数以上の個数であればよい。 (4) In the second and third embodiments, the number of stages of the synchronization shift register is two. However, the number of stages of the synchronization shift register takes into consideration the operation speed of the semiconductor integrated circuit provided with the synchronization circuit. Therefore, the number of steps may be set appropriately. In this case, the number of synchronization clocks output from the clock gating control circuit to the synchronization shift register may be more than the number of stages of the synchronization shift register.

この発明の第１実施形態である同期化回路の構成を示すブロック図である。1 is a block diagram illustrating a configuration of a synchronization circuit according to a first embodiment of the present invention. 同実施形態における比較回路６０の構成例を示すブロック図である。3 is a block diagram showing a configuration example of a comparison circuit 60 in the same embodiment. FIG. 同実施形態におけるクロックゲーティング制御回路４０の構成例を示すブロック図である。3 is a block diagram showing a configuration example of a clock gating control circuit 40 in the same embodiment. FIG. 同実施形態の各部の波形を示すタイムチャートである。It is a time chart which shows the waveform of each part of the embodiment. この発明の第２実施形態である同期化回路の構成を示すブロック図である。It is a block diagram which shows the structure of the synchronizing circuit which is 2nd Embodiment of this invention. 同実施形態におけるクロックゲーティング制御回路４０Ｓの構成例を示すブロック図である。3 is a block diagram showing a configuration example of a clock gating control circuit 40S in the same embodiment. FIG. 同実施形態の各部の波形を示すタイムチャートである。It is a time chart which shows the waveform of each part of the embodiment. この発明の第３実施形態である同期化回路におけるクロックゲーティング制御回路４０Ｔの構成を示すブロック図である。It is a block diagram which shows the structure of the clock gating control circuit 40T in the synchronization circuit which is 3rd Embodiment of this invention. 同実施形態の各部の波形を示すタイムチャートである。It is a time chart which shows the waveform of each part of the embodiment.

符号の説明Explanation of symbols

１０……受信レジスタ、２０,３０……同期化レジスタ、４０，５０，４０Ｓ，５０Ｓ，４０Ｔ……クロックゲーティング制御回路、６０，７０……比較回路、６１，７１……インバータ、７２……ＡＮＤゲート、８０，９０……同期化シフトレジスタ。 10... Reception register 20, 30... Synchronization register 40, 50, 40S, 50S, 40T ... clock gating control circuit 60, 70 ... comparison circuit 61, 71 ... inverter 72 ... AND gate, 80, 90... Synchronized shift register.

Claims (4)

送信側装置から書き込みクロックおよびデータを受信し、前記データを前記書き込みクロックにより取り込んで出力する受信レジスタと、
前記受信レジスタの出力データが入力データとして与えられ、この入力データを内部クロックに同期した同期化クロックにより取り込み、前記内部クロックに同期したデータとして出力する同期化レジスタと、
前記同期化レジスタの入力データと出力データとを比較する比較手段と、
前記同期化レジスタの入力データと出力データとが一致しないことを前記比較手段の比較結果が示しているとき、前記内部クロックを通過させ、前記同期化クロックとして前記同期化レジスタに与えるクロックゲーティング制御手段と
を具備することを特徴とする同期化回路。 A reception register that receives a write clock and data from a transmission-side device, captures the data by the write clock, and outputs the data;
Output data of the reception register is given as input data, the input data is taken in by a synchronization clock synchronized with an internal clock, and a synchronization register that outputs as data synchronized with the internal clock;
Comparing means for comparing input data and output data of the synchronization register;
When the comparison result of the comparison means indicates that the input data and the output data of the synchronization register do not match, the clock gating control that passes the internal clock and supplies it to the synchronization register as the synchronization clock And a synchronizing circuit. 送信側装置から書き込みクロックおよびデータを受信し、前記データを前記書き込みクロックにより取り込んで出力する受信レジスタと、
前記受信レジスタの出力データを複数に分割した各データが入力データとして各々与えられるとともに、内部クロックに同期した同期化クロックが各々与えられ、各々に与えられる入力データを各々に与えられる同期化クロックにより取り込み、前記内部クロックに同期したデータとして各々出力する複数の同期化レジスタと、
前記複数の同期化レジスタの各々について入力データと出力データとを比較する比較手段と、
前記複数の同期化レジスタの各々に対応した複数のクロックゲーティング制御回路であって、各々に対応した同期化レジスタの入力データと出力データとが一致しないことを前記比較手段の比較結果が示しているとき、前記内部クロックを通過させ、各々に対応した同期化レジスタに同期化クロックとして与える複数のクロックゲーティング制御回路と
を具備することを特徴とする同期化回路。 A reception register that receives a write clock and data from a transmission-side device, captures the data by the write clock, and outputs the data;
Each data obtained by dividing the output data of the receiving register is provided as input data, and a synchronization clock synchronized with the internal clock is provided, and the input data provided to each is supplied by a synchronization clock provided to each. A plurality of synchronization registers that each capture and output as data synchronized with the internal clock;
Comparing means for comparing input data and output data for each of the plurality of synchronization registers;
A plurality of clock gating control circuits corresponding to each of the plurality of synchronization registers, wherein the comparison result of the comparison means indicates that the input data and the output data of the synchronization register corresponding to each do not match And a plurality of clock gating control circuits for passing the internal clocks and supplying them as synchronization clocks to the corresponding synchronization registers. 前記複数の同期化レジスタは、各々少なくとも２段のレジスタからなる同期化シフトレジスタであり、前記複数のクロックゲーティング制御回路は、各々に対応した同期化シフトレジスタの入力データと出力データとが一致しないことを前記比較手段の比較結果が示しているとき、前記内部クロックを少なくとも２個通過させ、各々に対応した同期化シフトレジスタに同期化クロックとして与えることを特徴とする請求項２に記載の同期化回路。   The plurality of synchronization registers are synchronization shift registers each composed of at least two stages of registers, and the plurality of clock gating control circuits match the input data and the output data of the corresponding synchronization shift registers. 3. The method according to claim 2, wherein when the comparison result of the comparison means indicates that the internal clock does not pass, at least two of the internal clocks are passed, and are supplied as synchronization clocks to the corresponding synchronization shift registers. Synchronization circuit. 前記送信側装置から与えられるデータの有効部分を示す有効性信号を受け取り、前記複数の同期化レジスタのうちの一部の同期化レジスタに与えられる入力データが無効であることを前記有効性信号が示しているときに、前記比較手段の比較結果に拘わらず、当該一部の同期化レジスタに対応したクロックゲーティング制御回路が同期化クロックを出力するのを阻止する同期化クロック強制停止制御部を具備することを特徴とする請求項２または３に記載の同期化回路。   The validity signal indicates that the validity signal indicating the valid portion of the data provided from the transmitting device is received, and that the input data provided to some of the synchronization registers is invalid. A synchronization clock forced stop control unit that prevents the clock gating control circuit corresponding to the part of the synchronization registers from outputting the synchronization clock regardless of the comparison result of the comparison means. The synchronization circuit according to claim 2, wherein the synchronization circuit is provided.
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* Cited by examiner, † Cited by third party
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