JP2008118044A - Field-effect transistor and method for manufacturing the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a field-effect transistor with the high stability of characteristics, and a method for manufacturing the same. <P>SOLUTION: On a substrate 2, a buffer layer 3, an undoped GaN layer 4, an AlGaN layer 5 and a SiC layer 9 are formed in this order. A carrier concentration of the SiC layer 9 is set to 1×10<SP>17</SP>cm<SP>-3</SP>or higher and resistivity is set to 10 mΩcm (milli ohm×cm) or lower. Thereafter, the SiC layer 9 is patterned by applying reactive ion etching by a SF<SB>6</SB>gas to the SiC layer 9. Then, after forming a protection film 10 on the AlGaN layer 5, a source electrode 6 and a drain electrode 7 are formed on the SiC layer 9, and a gate electrode 8 is formed on the AlGaN layer 5. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、電界効果トランジスタ及びその製造方法に関し、特に、ヘテロ接合型の窒化ガリウム系電界効果トランジスタ及びその製造方法に関する。   The present invention relates to a field effect transistor and a manufacturing method thereof, and more particularly, to a heterojunction gallium nitride field effect transistor and a manufacturing method thereof.

従来より、窒化ガリウム（ＧａＮ）系半導体は、エネルギーギャップが３ｅＶ（電子ボルト）以上と高いことから、青色などの短波長の光を発光する発光ダイオード（ＬＥＤ：Light Emitting Diode）及びレーザダイオード（ＬＤ：Laser Diode）などの光デバイスへの適用を中心に研究開発が進められてきた。しかし、ここ数年、ＬＥＤ及びＬＤは研究開発フェーズから製品化フェーズに移行しており、窒化ガリウム系半導体に関する研究開発の中心は、破壊電圧が高いという特性を生かした電子デバイスへの適用に移りつつある。   Conventionally, gallium nitride (GaN) -based semiconductors have an energy gap as high as 3 eV (electron volt) or more, and therefore, light emitting diodes (LEDs) and laser diodes (LDs) that emit light of short wavelengths such as blue. : Research and development has been focused on application to optical devices such as Laser Diode). However, in recent years, LEDs and LDs have shifted from the R & D phase to the commercialization phase, and the focus of R & D on gallium nitride semiconductors has shifted to application to electronic devices that take advantage of the high breakdown voltage. It's getting on.

このような電子デバイスの１つが、組成が異なる層同士の接合、いわゆるヘテロ接合を利用した電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。ヘテロ接合を利用した窒化ガリウム系ＦＥＴには、例えば、ＧａＮ層とＡｌＧａＮ層とを接合し、ＧａＮ層をチャネル層とし、ＡｌＧａＮ層をバリア層（電子供給層）としたトランジスタがある。このようなトランジスタは、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Heterojunction FET）又は高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）と呼ばれている。   One such electronic device is a field effect transistor (FET) using a junction between layers having different compositions, that is, a so-called heterojunction. Examples of gallium nitride based FETs using heterojunction include a transistor in which a GaN layer and an AlGaN layer are joined, the GaN layer is used as a channel layer, and the AlGaN layer is used as a barrier layer (electron supply layer). Such a transistor is called a heterojunction field effect transistor (HFET) or a high electron mobility transistor (HEMT).

このように、表面にＡｌＧａＮ層が形成されたＦＥＴにおいては、表面のＡｌＧａＮ層が酸化などによって変質しやすいため、ＡｌＧａＮ層上にキャップ層としてＧａＮ層を設けることが試みられている。このとき、キャップ層としてのＧａＮ層は、ソース領域及びドレイン領域又はゲート領域において、エッチングにより選択的に除去する必要がある。すなわち、ＧａＮ層の抵抗を低くした場合は、リーク電流を抑制するためにゲート電極の直下域からＧａＮ層を除去する必要があり、ＧａＮ層の抵抗を高くした場合は、ソース・ドレイン電極とＡｌＧａＮ層との間でオーミックコンタクトを取るために、ソース電極及びドレイン電極の直下域からＧａＮ層を除去する必要がある。   As described above, in an FET having an AlGaN layer formed on the surface, the AlGaN layer on the surface is easily altered by oxidation or the like, and therefore, an attempt has been made to provide a GaN layer as a cap layer on the AlGaN layer. At this time, the GaN layer as the cap layer needs to be selectively removed by etching in the source region and the drain region or the gate region. That is, when the resistance of the GaN layer is lowered, it is necessary to remove the GaN layer from the region immediately below the gate electrode in order to suppress the leakage current, and when the resistance of the GaN layer is increased, the source / drain electrode and the AlGaN In order to make ohmic contact with the layers, it is necessary to remove the GaN layer from the region immediately below the source electrode and the drain electrode.

しかしながら、本発明者等の知見によれば、ＧａＮ層をエッチングする際に、ＡｌＧａＮ層との間で十分なエッチング選択比をとることが困難である。従って、ＡｌＧａＮ層上に形成されたＧａＮ層を制御性よくエッチングすることは困難である。このため、キャップ層としてＧａＮ層を設けた窒化ガリウム系電界効果トランジスタは、キャップ層のパターニングに伴ってバリア層の厚さがばらつきやすく、特性がばらつきやすい。   However, according to the knowledge of the present inventors, it is difficult to take a sufficient etching selectivity with the AlGaN layer when the GaN layer is etched. Therefore, it is difficult to etch the GaN layer formed on the AlGaN layer with good controllability. For this reason, the gallium nitride field effect transistor provided with the GaN layer as the cap layer tends to vary in the thickness of the barrier layer and the characteristics due to the patterning of the cap layer.

特開２００５−２６０１７２号公報JP-A-2005-260172

本発明の目的は、特性の安定性が高い電界効果トランジスタ及びその製造方法を提供することである。   An object of the present invention is to provide a field effect transistor having high characteristic stability and a method for manufacturing the same.

本発明の一態様によれば、基板と、前記基板上に設けられたＧａＮ層と、前記ＧａＮ層上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮからなるバリア層と、前記バリア層上に設けられたＳｉＣ層と、前記バリア層上に設けられたソース電極、ドレイン電極及びゲート電極と、を備えたことを特徴とする電界効果トランジスタが提供される。   According to one aspect of the present invention, a substrate, a GaN layer provided on the substrate, a barrier layer provided on the GaN layer and made of AlGaN, InAlN, or InAlGaN, and provided on the barrier layer A field effect transistor comprising an SiC layer and a source electrode, a drain electrode, and a gate electrode provided on the barrier layer is provided.

本発明の他の一態様によれば、基板上にＧａＮ層を形成する工程と、前記ＧａＮ層上にＡｌＧａＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮからなるバリア層を形成する工程と、前記バリア層上にＳｉＣ層を形成する工程と、前記ＳｉＣ層をエッチングして選択的に除去する工程と、前記バリア層上にソース電極、ドレイン電極及びゲート電極を形成する工程と、を備えたことを特徴とする電界効果トランジスタの製造方法が提供される。   According to another aspect of the present invention, a step of forming a GaN layer on the substrate, a step of forming a barrier layer made of AlGaN, InAlN or InAlGaN on the GaN layer, and an SiC layer on the barrier layer A field effect transistor comprising: a step of forming; a step of selectively removing the SiC layer by etching; and a step of forming a source electrode, a drain electrode and a gate electrode on the barrier layer. A manufacturing method is provided.

本発明によれば、特性の安定性が高い電界効果トランジスタ及びその製造方法を得ることができる。   According to the present invention, a field effect transistor having high characteristic stability and a method for manufacturing the field effect transistor can be obtained.

以下、本発明の実施形態に係る電界効果トランジスタ及びその製造方法について、図面を参照しながら説明する。   Hereinafter, a field effect transistor and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to the drawings.

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る電界効果トランジスタを例示する断面図である。
本実施形態に係る電界効果トランジスタは、例えば、窒化ガリウム系の高電子移動度トランジスタ（ＨＥＭＴ）である。 (First embodiment)
First, a first embodiment of the present invention will be described.
FIG. 1 is a cross-sectional view illustrating a field effect transistor according to this embodiment.
The field effect transistor according to the present embodiment is, for example, a gallium nitride high electron mobility transistor (HEMT).

図１に示すように、本実施形態に係る電界効果トランジスタ（以下、単に「ＦＥＴ」ともいう）１１においては、基板２が設けられており、基板２上には、バッファ層３が設けられている。基板２は例えばサファイアからなり、バッファ層３は例えば窒化アルミニウム（ＡｌＮ）からなる。バッファ層３上には、チャネル層としてのアンドープＧａＮ層４が設けられている。アンドープＧａＮ層４上には、バリア層（電子供給層）としてのＡｌＧａＮ層５が設けられている。ＡｌＧａＮ層５には、例えば、絶縁性のｉ型層単層や、絶縁性のｉ型層、導電性のｎ型層及び絶縁性のｉ型層がこの順に積層されたものが使用可能である。   As shown in FIG. 1, a field effect transistor (hereinafter also simply referred to as “FET”) 11 according to the present embodiment is provided with a substrate 2, and a buffer layer 3 is provided on the substrate 2. Yes. The substrate 2 is made of, for example, sapphire, and the buffer layer 3 is made of, for example, aluminum nitride (AlN). On the buffer layer 3, an undoped GaN layer 4 as a channel layer is provided. On the undoped GaN layer 4, an AlGaN layer 5 is provided as a barrier layer (electron supply layer). As the AlGaN layer 5, for example, an insulating i-type single layer, an insulating i-type layer, a conductive n-type layer, and an insulating i-type layer stacked in this order can be used. .

ＡｌＧａＮ層５上には、ソース電極６、ドレイン電極７及びゲート電極８が、相互に離隔して設けられている。ソース電極６、ドレイン電極７及びゲート電極８は、それぞれ金属膜により構成されている。一例では、ソース電極６及びドレイン電極７は、ＡｌＧａＮ層５側から順に、チタン（Ｔｉ）層、アルミニウム（Ａｌ）層、白金（Ｐｔ）層及び金（Ａｕ）層が積層された４層膜により構成されており、ゲート電極８は、ＡｌＧａＮ層５側から順に、Ｐｔ層、Ｔｉ層及びＡｕ層が積層された３層膜により構成されている。   On the AlGaN layer 5, a source electrode 6, a drain electrode 7, and a gate electrode 8 are provided separately from each other. The source electrode 6, the drain electrode 7 and the gate electrode 8 are each composed of a metal film. In one example, the source electrode 6 and the drain electrode 7 are formed of a four-layer film in which a titanium (Ti) layer, an aluminum (Al) layer, a platinum (Pt) layer, and a gold (Au) layer are stacked in this order from the AlGaN layer 5 side. The gate electrode 8 is composed of a three-layer film in which a Pt layer, a Ti layer, and an Au layer are stacked in this order from the AlGaN layer 5 side.

そして、ＡｌＧａＮ層５上には、ＳｉＣ層９が選択的に設けられている。すなわち、ＳｉＣ層９は、ＡｌＧａＮ層５とソース電極６との間、及びＡｌＧａＮ層５とドレイン電極７との間に配置され、ＡｌＧａＮ層５とゲート電極８との間には配置されないようにパターニングされている。ＳｉＣ層９には、例えばｎ型の不純物、例えば窒素（Ｎ）が注入されており、そのキャリア濃度は１×１０^１７ｃｍ^−３以上、例えば１×１０^１８ｃｍ^−３以上、例えば３×１０^１９ｃｍ^−３程度であり、抵抗率は１０ｍΩｃｍ（ミリオーム・センチメートル）以下である。これにより、ソース電極６及びドレイン電極７は、ＳｉＣ層９に対してオーミック接続されている。一方、ゲート電極８はＡｌＧａＮ層５に対してショットキー接合されている。すなわち、ＦＥＴ１１はショットキーゲート型の電界効果トランジスタである。 A SiC layer 9 is selectively provided on the AlGaN layer 5. That is, the SiC layer 9 is patterned between the AlGaN layer 5 and the source electrode 6 and between the AlGaN layer 5 and the drain electrode 7 and is not arranged between the AlGaN layer 5 and the gate electrode 8. Has been. For example, an n-type impurity such as nitrogen (N) is implanted into the SiC layer 9, and the carrier concentration thereof is 1 × 10 ¹⁷ cm ⁻³ or more, for example, 1 × 10 ¹⁸ cm ⁻³ or more, for example, 3 × 10. It is about ¹⁹ cm ⁻³ and the resistivity is 10 mΩcm (milliohm · centimeter) or less. Thereby, the source electrode 6 and the drain electrode 7 are ohmically connected to the SiC layer 9. On the other hand, the gate electrode 8 is Schottky bonded to the AlGaN layer 5. That is, the FET 11 is a Schottky gate type field effect transistor.

また、ＡｌＧａＮ層５上におけるゲート電極８及びＳｉＣ層９が設けられていない領域には、保護膜１０が設けられている。保護膜１０は、例えば、窒化珪素（ＳｉＮ）又は酸化珪素（ＳｉＯ_２）により形成されている。なお、図１においては、保護膜１０の端縁がＳｉＣ層９の端縁に接している例を示しているが、保護膜１０の端部はＳｉＣ層９の端部に乗り上げていてもよく、保護膜１０の端縁とＳｉＣ層９の端縁との間に僅かな隙間があってもよい。 Further, a protective film 10 is provided in a region where the gate electrode 8 and the SiC layer 9 are not provided on the AlGaN layer 5. The protective film 10 is made of, for example, silicon nitride (SiN) or silicon oxide (SiO ₂ ). Although FIG. 1 shows an example in which the edge of the protective film 10 is in contact with the edge of the SiC layer 9, the edge of the protective film 10 may run over the edge of the SiC layer 9. There may be a slight gap between the edge of the protective film 10 and the edge of the SiC layer 9.

各部の寸法の一例を挙げると、基板２は、例えば直径が７５．２ｍｍであり厚さが５００μｍのサファイアウェーハがダイシングされ、薄化されたものであり、薄化後の厚さは例えば２００乃至３００μｍである。バッファ層３（例えばＡｌＮ層）の厚さは例えば０．１乃至１μｍである。アンドープＧａＮ層４の厚さは例えば２乃至３μｍである。ＡｌＧａＮ層５のＡｌ濃度は例えば２５原子％であり、厚さは例えば３０ｎｍである。そして、ＳｉＣ層９の厚さは、例えば数ｎｍである。また、保護膜１０の厚さは、例えば１００乃至２００ｎｍである。   As an example of the dimensions of each part, the substrate 2 is obtained by dicing and thinning a sapphire wafer having a diameter of 75.2 mm and a thickness of 500 μm, and the thickness after thinning is, for example, 200 to 300 μm. The buffer layer 3 (eg, AlN layer) has a thickness of 0.1 to 1 μm, for example. The thickness of the undoped GaN layer 4 is, for example, 2 to 3 μm. The Al concentration of the AlGaN layer 5 is, for example, 25 atomic%, and the thickness is, for example, 30 nm. The thickness of the SiC layer 9 is, for example, several nm. Further, the thickness of the protective film 10 is, for example, 100 to 200 nm.

なお、基板２には、サファイア基板の他に、Ｓｉ基板又はＳｉＣ基板を用いることもできる。この場合は、バッファ層３には、例えばＡｌＮ層及びＧａＮ層からなる２層以上の多層膜、又はＡｌＮ層からＧａＮ層まで連続して若しくは階段状に組成が変化する組成傾斜ＡｌＧａＮ膜などを用いることができる。また、基板２として導電性の基板を使用する場合、例えば、ＦＥＴ１１の耐圧を６００Ｖ程度とするためには、アンドープＧａＮ層４の厚さは４乃至５μｍ程度とすることが好ましい。   In addition to the sapphire substrate, the substrate 2 can be a Si substrate or a SiC substrate. In this case, for the buffer layer 3, for example, a multilayer film including two or more layers including an AlN layer and a GaN layer, or a composition gradient AlGaN film whose composition changes continuously or stepwise from the AlN layer to the GaN layer, or the like is used. be able to. When a conductive substrate is used as the substrate 2, for example, in order to set the breakdown voltage of the FET 11 to about 600 V, the thickness of the undoped GaN layer 4 is preferably about 4 to 5 μm.

次に、本実施形態に係るＦＥＴ１１の製造方法について説明する。
図２は、本実施形態に係る電界効果トランジスタの製造方法を例示する工程断面図である。
図２に示すように、例えばサファイアからなる基板２を準備し、この基板２上に、例えばＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition法：有機金属化学気相成長法）により、ＡｌＮからなるバッファ層３、アンドープＧａＮ層４、ＡｌＧａＮ層５及びＳｉＣ層９をこの順に形成する。このとき、ＧａＮ系半導体層、すなわち、アンドープＧａＮ層４及びＡｌＧａＮ層５の結晶成長面は、例えば（０００１）面となる。なお、ＳｉＣ層９を形成する際には、原料としてＳｉＨ_４ガス及びＣ_３Ｈ_８ガスを用いることが一般的であるが、この場合、Ｃ_３Ｈ_８ガスよりも先にＳｉＨ_４ガスを基板上に供給することが望ましい。これにより、デバイス特性をより高めることができる。 Next, a method for manufacturing the FET 11 according to this embodiment will be described.
FIG. 2 is a process cross-sectional view illustrating the method for manufacturing the field effect transistor according to this embodiment.
As shown in FIG. 2, a substrate 2 made of, for example, sapphire is prepared, and a buffer layer 3 made of AlN is formed on the substrate 2 by, for example, MOCVD (Metal Organic Chemical Vapor Deposition). Then, the undoped GaN layer 4, the AlGaN layer 5, and the SiC layer 9 are formed in this order. At this time, the crystal growth surfaces of the GaN-based semiconductor layers, that is, the undoped GaN layer 4 and the AlGaN layer 5 are, for example, (0001) planes. In forming the SiC layer 9, it is common to use SiH ₄ gas and C ₃ H ₈ gas as raw materials. In this case, the SiH ₄ gas is introduced into the substrate before the C ₃ H ₈ gas. It is desirable to supply above. Thereby, a device characteristic can be improved more.

次に、図１に示すように、ＳｉＣ層９上におけるソース電極６及びドレイン電極７が形成される予定の領域を含む領域を覆うように、レジスト膜又はＳｉＯ_２膜（図示せず）を形成する。そして、このレジスト膜又はＳｉＯ_２膜をマスクとして、ＳｉＣ層９をエッチングして選択的に除去する。このエッチングとしては、例えば反応性イオンエッチングを行う。一例では、エッチングガスはＳＦ_６ガスとし、圧力は５．９Ｐａ（＝４４ｍＴｏｒｒ）とし、ＲＦ（Radio Frequency）出力は２００Ｗとする。これにより、例えば、ＳｉＣ層９のエッチングレートは１５０ｎｍ／分となり、ＡｌＧａＮ層５のエッチングレートは１０乃至１３ｎｍ／分となり、選択比は１０以上となる。この結果、ＳｉＣ層９は、ＡｌＧａＮ層５上におけるソース電極６及びドレイン電極７が形成される予定の領域を含む領域のみに残留する。 Next, as shown in FIG. 1, a resist film or a SiO ₂ film (not shown) is formed so as to cover a region including a region where the source electrode 6 and the drain electrode 7 are to be formed on the SiC layer 9. To do. Then, using this resist film or SiO ₂ film as a mask, the SiC layer 9 is etched and selectively removed. As this etching, for example, reactive ion etching is performed. In one example, the etching gas is SF ₆ gas, the pressure is 5.9 Pa (= 44 mTorr), and the RF (Radio Frequency) output is 200 W. Thereby, for example, the etching rate of the SiC layer 9 is 150 nm / min, the etching rate of the AlGaN layer 5 is 10 to 13 nm / min, and the selection ratio is 10 or more. As a result, the SiC layer 9 remains only in the region including the region where the source electrode 6 and the drain electrode 7 are to be formed on the AlGaN layer 5.

次に、マスクとして使用したレジスト膜又はＳｉＯ_２膜を除去する。次に、例えばＳｉＮからなる保護膜１０を全面に形成し、エッチングを施して選択的に除去し、ＳｉＣ層９が形成された領域及びゲート電極８が形成される予定の領域を除く領域に残留させる。その後、ＳｉＣ層９上にソース電極６及びドレイン電極７を形成すると共に、保護膜１０が除去されてＡｌＧａＮ層５が露出した領域にゲート電極８を形成する。これにより、本実施形態に係るＦＥＴ１１が作製される。 Next, the resist film or SiO ₂ film used as a mask is removed. Next, a protective film 10 made of, for example, SiN is formed on the entire surface, and is selectively removed by etching, so that it remains in a region excluding the region where the SiC layer 9 is formed and the region where the gate electrode 8 is to be formed. Let Thereafter, the source electrode 6 and the drain electrode 7 are formed on the SiC layer 9, and the gate electrode 8 is formed in the region where the protective film 10 is removed and the AlGaN layer 5 is exposed. Thereby, the FET 11 according to the present embodiment is manufactured.

本実施形態によれば、キャップ層として、ＡｌＧａＮ層５とは全く異なる材料からなるＳｉＣ層９を形成することにより、このＳｉＣ層９をエッチングする際に、ＡｌＧａＮ層５に対するエッチング選択比を高くとることができる。これにより、ＳｉＣ層９を制御性よくエッチングすることができ、ＳｉＣ層９のエッチング後におけるＡｌＧａＮ層５の厚さが安定する。また、ＡｌＧａＮ層５を覆うようにＳｉＣ層９を設けることにより、ＡｌＧａＮ層５の酸化を防止することができる。この結果、特性の安定性が高い窒化ガリウム系電界効果トランジスタを実現することができる。   According to the present embodiment, by forming the SiC layer 9 made of a material different from the AlGaN layer 5 as the cap layer, the etching selectivity with respect to the AlGaN layer 5 is increased when the SiC layer 9 is etched. be able to. Thereby, SiC layer 9 can be etched with good controllability, and the thickness of AlGaN layer 5 after SiC layer 9 is etched is stabilized. Further, by providing the SiC layer 9 so as to cover the AlGaN layer 5, it is possible to prevent the AlGaN layer 5 from being oxidized. As a result, it is possible to realize a gallium nitride-based field effect transistor having high characteristic stability.

これに対して、キャップ層としてＧａＮ層を形成した場合は、ＧａＮはＡｌＧａＮに類似した材料系であるため、ＧａＮ層をエッチングする際に、ＡｌＧａＮ層に対して高いエッチング選択比をとることが極めて困難である。このため、キャップ層としてＧａＮ層を形成した場合は、ＧａＮ層をエッチングした後のＡｌＧａＮ層５の厚さに再現性がなくなり、素子のシート抵抗にばらつきが生じる。この結果、ＦＥＴの特性の安定性が低くなる。   On the other hand, when a GaN layer is formed as a cap layer, since GaN is a material system similar to AlGaN, when etching the GaN layer, it is extremely possible to take a high etching selectivity with respect to the AlGaN layer. Have difficulty. For this reason, when a GaN layer is formed as a cap layer, the thickness of the AlGaN layer 5 after etching the GaN layer is not reproducible, and the sheet resistance of the element varies. As a result, the stability of the FET characteristics is lowered.

（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。
図３は、本変形例に係る電界効果トランジスタを例示する断面図である。
図３に示すように、本変形例に係るＦＥＴ１１ａにおいては、ＳｉＣ層９はソース電極６とＡｌＧａＮ層５との間にのみ設けられており、ドレイン電極７とＡｌＧａＮ層５との間には設けられていない。これにより、ドレイン電極７はＡｌＧａＮ層５に直接接触している。このように、ソース電極６の直下にＳｉＣ層９を設けることにより、ソース〜ゲート間の抵抗を低減することができるため、より低抵抗のデバイスを作製することができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。 (First modification of the first embodiment)
Next, a first modification of the first embodiment will be described.
FIG. 3 is a cross-sectional view illustrating a field effect transistor according to this variation.
As shown in FIG. 3, in the FET 11a according to this modification, the SiC layer 9 is provided only between the source electrode 6 and the AlGaN layer 5, and is provided between the drain electrode 7 and the AlGaN layer 5. It is not done. Thereby, the drain electrode 7 is in direct contact with the AlGaN layer 5. As described above, by providing the SiC layer 9 immediately below the source electrode 6, the resistance between the source and the gate can be reduced, so that a device with lower resistance can be manufactured. Configurations, manufacturing methods, and operational effects other than those described above in the present modification are the same as those in the first embodiment described above.

（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。
図４は、本変形例に係る電界効果トランジスタを例示する断面図である。
図４に示すように、本変形例に係るＦＥＴ１１ｂにおいては、ＳｉＣ層９はドレイン電極７とＡｌＧａＮ層５との間にのみ設けられており、ソース電極６とＡｌＧａＮ層５との間には設けられていない。これにより、ソース電極６はＡｌＧａＮ層５に直接接触している。本変形例においては、ドレイン電極７の直下にＳｉＣ層９があることにより、ドレイン電極７のゲート側端部に発生する高い電界を緩和することができるため、より耐圧が高いデバイスを作製することができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。 (Second modification of the first embodiment)
Next, a second modification of the first embodiment will be described.
FIG. 4 is a cross-sectional view illustrating a field effect transistor according to this variation.
As shown in FIG. 4, in the FET 11 b according to this modification, the SiC layer 9 is provided only between the drain electrode 7 and the AlGaN layer 5, and is provided between the source electrode 6 and the AlGaN layer 5. It is not done. Thereby, the source electrode 6 is in direct contact with the AlGaN layer 5. In the present modification, since the SiC layer 9 is located directly under the drain electrode 7, the high electric field generated at the gate side end of the drain electrode 7 can be relaxed, so that a device with higher breakdown voltage is manufactured. Can do. Configurations, manufacturing methods, and operational effects other than those described above in the present modification are the same as those in the first embodiment described above.

（第１の実施形態の第３の変形例）
次に、第１の実施形態の第３の変形例について説明する。
図５は、本変形例に係る電界効果トランジスタを例示する断面図である。
図５に示すように、本変形例に係るＦＥＴ２１においては、ゲート電極８が保護膜１０上に設けられている。これにより、ＦＥＴ２１はＭＩＳ（Metal-Insulator-Semiconductor：金属−絶縁物−半導体）ゲート型のトランジスタとなっている。また、保護膜１０の厚さは、前述の第１の実施形態においては、例えば１００乃至２００ｎｍとしたが、本変形例においてはそれよりも薄く、例えば１０ｎｍ程度以下とする。これにより、ピンチオフ電圧がマイナス側に大きな値となり過ぎること、すなわち、ピンチオフ電圧が深くなり過ぎることを防止できる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。 (Third Modification of First Embodiment)
Next, a third modification of the first embodiment will be described.
FIG. 5 is a cross-sectional view illustrating a field effect transistor according to this variation.
As shown in FIG. 5, in the FET 21 according to this modification, the gate electrode 8 is provided on the protective film 10. Thus, the FET 21 is a MIS (Metal-Insulator-Semiconductor) gate type transistor. Further, the thickness of the protective film 10 is, for example, 100 to 200 nm in the first embodiment described above, but is thinner than that in the present modification, for example, about 10 nm or less. This can prevent the pinch-off voltage from becoming too large on the negative side, that is, the pinch-off voltage from becoming too deep. Configurations, manufacturing methods, and operational effects other than those described above in the present modification are the same as those in the first embodiment described above.

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係る電界効果トランジスタを例示する断面図である。
図６に示すように、本実施形態に係るＦＥＴ３１は、前述の第１の実施形態に係るＦＥＴ１１（図１参照）と比較して、キャップ層を構成するＳｉＣ層の抵抗率及び形成位置が異なっている。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
FIG. 6 is a cross-sectional view illustrating a field effect transistor according to this embodiment.
As shown in FIG. 6, the FET 31 according to the present embodiment differs from the FET 11 according to the first embodiment described above (see FIG. 1) in the resistivity and formation position of the SiC layer constituting the cap layer. ing.

すなわち、前述の如く、図１に示す第１の実施形態においては、ｎ型不純物がドープされ比較的低抵抗とされたＳｉＣ層９が、ソース電極６及びドレイン電極７の直下域を含む領域に設けられている。これに対して、本実施形態においては、アンドープであり比較的高抵抗なＳｉＣ層２９が、ゲート電極８の直下域を含む領域に設けられている。すなわち、ＳｉＣ層２９は、ＡｌＧａＮ層５とゲート電極８との間に設けられており、ＡｌＧａＮ層５とソース電極６との間、及びＡｌＧａＮ層５とドレイン電極７との間には設けられていない。これにより、ソース電極６及びドレイン電極７は、ＡｌＧａＮ層５に対してオーミック接合されている。また、ＳｉＣ層２９のキャリア濃度は１×１０^１５ｃｍ^−３以下に規制されており、抵抗率は１０Ωｃｍ（オーム・センチメートル）以上である。そして、ＳｉＣ層２９の厚さは、数ｎｍ程度、例えば、５ｎｍ以下であることが望ましい。これにより、ピンチオフ電圧がマイナス側で大きな値となり過ぎ、ピンチオフ電圧が深くなり過ぎることを防止できる。更に、ＦＥＴ３１には保護膜１０（図１参照）は設けられていない。これにより、ＦＥＴ３１はＭＩＳゲート型のトランジスタとなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。 That is, as described above, in the first embodiment shown in FIG. 1, the SiC layer 9 doped with n-type impurities and having a relatively low resistance is formed in a region including the regions immediately below the source electrode 6 and the drain electrode 7. Is provided. On the other hand, in the present embodiment, the undoped SiC layer 29 having a relatively high resistance is provided in a region including the region directly under the gate electrode 8. That is, the SiC layer 29 is provided between the AlGaN layer 5 and the gate electrode 8, and is provided between the AlGaN layer 5 and the source electrode 6 and between the AlGaN layer 5 and the drain electrode 7. Absent. Thereby, the source electrode 6 and the drain electrode 7 are in ohmic contact with the AlGaN layer 5. Further, the carrier concentration of the SiC layer 29 is regulated to 1 × 10 ¹⁵ cm ⁻³ or less, and the resistivity is 10 Ωcm (ohm centimeter) or more. The thickness of the SiC layer 29 is preferably about several nm, for example, 5 nm or less. Thereby, it is possible to prevent the pinch-off voltage from becoming too large on the minus side and the pinch-off voltage from becoming too deep. Further, the FET 31 is not provided with the protective film 10 (see FIG. 1). Thus, the FET 31 is a MIS gate type transistor. Other configurations in the present embodiment are the same as those in the first embodiment.

本実施形態に係るＦＥＴ３１を製造する際には、ＡｌＧａＮ層５上の全面にＳｉＣ層２９を形成し、その後、このＳｉＣ層２９をエッチングして、ソース電極６及びドレイン電極７が形成される予定の領域から除去し、それ以外の領域に残留させる。そして、パターニング後のＳｉＣ層２９上の一部の領域に、ゲート電極８を形成する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。また、本実施形態における上記以外の作用効果も、前述の第１の実施形態と同様である。   When manufacturing the FET 31 according to the present embodiment, the SiC layer 29 is formed on the entire surface of the AlGaN layer 5, and then the SiC layer 29 is etched to form the source electrode 6 and the drain electrode 7. The remaining area is removed from the remaining area. Then, the gate electrode 8 is formed in a partial region on the patterned SiC layer 29. The manufacturing method other than the above in this embodiment is the same as that in the first embodiment. In addition, the operational effects of the present embodiment other than those described above are the same as those of the first embodiment described above.

（第２の実施形態の第１の変形例）
次に、本第２の実施形態の第１の変形例について説明する。
図７は、本変形例に係る電界効果トランジスタを例示する断面図である。
図７に示すように、本変形例に係るＦＥＴ４１においては、ＳｉＣ層２９上に保護膜１０が設けられており、ゲート電極８はこの保護膜１０上に設けられている。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。 (First Modification of Second Embodiment)
Next, a first modification of the second embodiment will be described.
FIG. 7 is a cross-sectional view illustrating a field effect transistor according to this variation.
As shown in FIG. 7, in the FET 41 according to this modification, the protective film 10 is provided on the SiC layer 29, and the gate electrode 8 is provided on the protective film 10. Configurations, manufacturing methods, and operational effects other than those described above in the present modification are the same as those in the second embodiment described above.

（第２の実施形態の第２の変形例）
次に、本第２の実施形態の第２の変形例について説明する。
図８は、本変形例に係る電界効果トランジスタを例示する断面図である。
図８に示すように、本変形例に係るＦＥＴ５１においては、ＳｉＣ層２９の一部が掘り込まれて凹部２９ａが形成されており、この凹部２９ａ内にゲート電極５８の下部５８ａが埋設されている。また、ゲート電極５８の上部５８ｂは、ＳｉＣ層２９の一部を覆うようにＳｉＣ層２９の表面に沿ってドレイン電極７に向かう方向に延出している。 (Second modification of the second embodiment)
Next, a second modification of the second embodiment will be described.
FIG. 8 is a cross-sectional view illustrating a field effect transistor according to this variation.
As shown in FIG. 8, in the FET 51 according to this modification, a part of the SiC layer 29 is dug to form a recess 29a, and the lower part 58a of the gate electrode 58 is embedded in the recess 29a. Yes. Further, the upper portion 58 b of the gate electrode 58 extends in the direction toward the drain electrode 7 along the surface of the SiC layer 29 so as to cover a part of the SiC layer 29.

本変形例においては、ゲート電極５８の延出部分がフィールドプレートの役割を果たし、耐圧の上昇を図ることができる。この場合には、ＳｉＣ層２９の厚さは例えば１０ｎｍ程度以上とすることができ、掘り込み時に残す部分２９ｂの厚さを５ｎｍ程度以下とすることで、ピンチオフ電圧が深くなることを抑制できる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第２の実施形態と同様である。   In this modification, the extended portion of the gate electrode 58 serves as a field plate, and the breakdown voltage can be increased. In this case, the thickness of the SiC layer 29 can be set to, for example, about 10 nm or more, and the depth of the pinch-off voltage can be suppressed by setting the thickness of the portion 29b left at the time of digging to about 5 nm or less. Configurations, manufacturing methods, and operational effects other than those described above in the present modification are the same as those in the second embodiment described above.

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図９は、本実施形態に係る電界効果トランジスタを例示する断面図である。
図９に示すように、本実施形態に係るＦＥＴ６１の形態は、前述の第１の実施形態の形態とほぼ同様である。すなわち、基板６２上にバッファー層６３、アンドープＧａＮ層６４及びＡｌＧａＮ層６５がこの順に積層されており、その上にソース電極６、ドレイン電極７及びゲート電極８が設けられており、ソース電極６及びドレイン電極７の下方にはＳｉＣ層９が設けられており、ＡｌＧａＮ層６５上におけるゲート電極８及びＳｉＣ層９によって覆われていない領域には保護膜１０が設けられている。 (Third embodiment)
Next, a third embodiment of the present invention will be described.
FIG. 9 is a cross-sectional view illustrating a field effect transistor according to this embodiment.
As shown in FIG. 9, the form of the FET 61 according to the present embodiment is substantially the same as the form of the first embodiment described above. That is, the buffer layer 63, the undoped GaN layer 64, and the AlGaN layer 65 are laminated in this order on the substrate 62, and the source electrode 6, the drain electrode 7, and the gate electrode 8 are provided thereon, and the source electrode 6 and A SiC layer 9 is provided below the drain electrode 7, and a protective film 10 is provided in a region on the AlGaN layer 65 that is not covered by the gate electrode 8 and the SiC layer 9.

本実施形態が第１の実施形態と異なっている点は、ＧａＮ系半導体層、すなわち、アンドープＧａＮ層６４及びＡｌＧａＮ層６５の結晶方位である。上述した第１及び第２の実施形態においては、ＧａＮ系半導体層の結晶成長面は例えば（０００１）面であるが、本実施形態においては、ＧａＮ系半導体層の結晶成長面は（１１−２０）面である。この場合、基板６２としては、例えば（１−１０２）面を主面としたサファイア基板を用いることができる。また、ＡｌＧａＮ層６５の構造には、第１の実施形態で述べたようなドーピング層を挟んだ構造が必須である。これは、ＡｌＧａＮ層の結晶成長面が（０００１）である場合は、分極効果によるキャリアの発生が期待できるが、（１１−２０）面である場合は、分極によるキャリアの発生は期待できないためである。   The difference of this embodiment from the first embodiment is the crystal orientation of the GaN-based semiconductor layer, that is, the undoped GaN layer 64 and the AlGaN layer 65. In the first and second embodiments described above, the crystal growth surface of the GaN-based semiconductor layer is, for example, the (0001) plane, but in this embodiment, the crystal growth surface of the GaN-based semiconductor layer is (11-20). ) Surface. In this case, as the substrate 62, for example, a sapphire substrate having a (1-102) plane as a main surface can be used. In addition, the structure of the AlGaN layer 65 is indispensable with the doping layer sandwiched as described in the first embodiment. This is because when the crystal growth surface of the AlGaN layer is (0001), generation of carriers due to the polarization effect can be expected, but when it is the (11-20) surface, generation of carriers due to polarization cannot be expected. is there.

本実施形態においては、ＡｌＧａＮ層の分極によってはキャリアが発生しないため、ＦＥＴ６１の素子抵抗は、前述の第１及び第２の実施形態と比較してやや高くなるものの、ゲート電極の直下域におけるキャリアの制御が容易になるため、ノーマリーオフ型のデバイスを作製することが可能となる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。   In the present embodiment, since carriers are not generated by the polarization of the AlGaN layer, the element resistance of the FET 61 is slightly higher than in the first and second embodiments described above, but the carrier resistance directly below the gate electrode is low. Since control becomes easy, a normally-off type device can be manufactured. The effects of the present embodiment other than those described above are the same as those of the first embodiment described above.

（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
図１０は、本実施形態に係る電界効果トランジスタを例示する断面図である。
図１０に示すように、本実施形態に係るＦＥＴ７１の形態は、前述の第１の実施形態に係るＦＥＴ１１（図１参照）の形態とほぼ同様である。 (Fourth embodiment)
Next, a fourth embodiment of the present invention will be described.
FIG. 10 is a cross-sectional view illustrating a field effect transistor according to this embodiment.
As shown in FIG. 10, the form of the FET 71 according to the present embodiment is substantially the same as the form of the FET 11 (see FIG. 1) according to the first embodiment described above.

本実施形態が前述の第１の実施形態と異なる点は、バリア層の材料組成である。すなわち、本実施形態においては、バリア層として、ＩｎＡｌＮ層７５を用いている。本実施形態によれば、バリア層としてＩｎＡｌＮ層を用いることにより、より大きな分極効果を得ることができ、より低抵抗のデバイスを作製することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。   The difference between this embodiment and the first embodiment is the material composition of the barrier layer. That is, in this embodiment, the InAlN layer 75 is used as the barrier layer. According to this embodiment, by using an InAlN layer as a barrier layer, a larger polarization effect can be obtained and a device with lower resistance can be manufactured. The configuration, manufacturing method, and operational effects other than those described above in the present embodiment are the same as those in the first embodiment described above.

なお、前述の第１乃至第３の実施形態においては、バリア層としてＡｌＧａＮ層を設ける例を示し、第４の実施形態においては、バリア層としてＩｎＡｌＮ層を設ける例を示したが、本発明はこれに限定されない。すなわち、本発明においては、バリア層には、チャネル層を形成するＧａＮ層よりもバンドギャップが大きく、ＧａＮ層との間でヘテロ接合を形成するような半導体層を設ければよい。例えば、前述の第１乃至第３の実施形態及びそれらの変形例において、バリア層として、ＩｎＡｌＮ層又はＩｎＡｌＧａＮ層を設けてもよい。   In the first to third embodiments described above, an example in which an AlGaN layer is provided as a barrier layer is shown. In the fourth embodiment, an example in which an InAlN layer is provided as a barrier layer is shown. It is not limited to this. That is, in the present invention, the barrier layer may be provided with a semiconductor layer having a band gap larger than that of the GaN layer forming the channel layer and forming a heterojunction with the GaN layer. For example, an InAlN layer or an InAlGaN layer may be provided as the barrier layer in the first to third embodiments and the modifications thereof described above.

以上、実施形態及びその変形例を参照して本発明の特徴を説明したが、本発明はこれらの実施形態及び変形例には限定されない。例えば、上述のいずれかの実施形態又は変形例に対して、当業者が適宜設計変更を加えたもの、工程の変更を加えたもの、構成要素若しくは工程の追加又は削除を行ったものも、本発明の特徴を備えている限り、本発明の範囲に含まれる。   As described above, the features of the present invention have been described with reference to the embodiments and their modifications, but the present invention is not limited to these embodiments and modifications. For example, any one of the above-described embodiments or modifications, in which a person skilled in the art appropriately changes design, changes in process, additions or deletions of components or processes, As long as the features of the invention are provided, they are included in the scope of the present invention.

例えば、ＳｉＣ層をエッチングする際のエッチング条件も前述の条件には限定されない。例えば、エッチングガスとして、ＳＦ_６ガスにアルゴン（Ａｒ）ガス又は窒素（Ｎ_２）ガスを混合させた混合ガスを使用してもよい。また、エッチングガスの圧力を３３Ｐａ（＝２５０ｍＴｏｒｒ）までの範囲で増加させてもよい。更に、ＲＦパワーを１２０乃至３００Ｗの範囲で変化させてもよい。更にまた、エッチングガスとして、ＮＦ_３ガスを使用してもよい。このように、ガス種、圧力、流量、投入電力などを最適に調整することにより、エッチングレートの選択比を大きくとることができ、制御性を改善することができる。但し、窒化ガリウム系の層及び炭化珪素層はいずれもウェットエッチングが困難であるため、ガスによるドライエッチングを用いることが好ましい。 For example, the etching conditions for etching the SiC layer are not limited to the aforementioned conditions. For example, a mixed gas obtained by mixing SF ₆ gas with argon (Ar) gas or nitrogen (N ₂ ) gas may be used as the etching gas. Further, the pressure of the etching gas may be increased in a range up to 33 Pa (= 250 mTorr). Further, the RF power may be changed in the range of 120 to 300W. Furthermore, NF ₃ gas may be used as the etching gas. Thus, by optimally adjusting the gas type, pressure, flow rate, input power, etc., the etching rate selection ratio can be increased, and the controllability can be improved. However, since both the gallium nitride-based layer and the silicon carbide layer are difficult to perform wet etching, it is preferable to use dry etching with a gas.

また、ＳｉＣ層の形成位置は、前述の第１及び第２の実施形態並びにそれらの変形例には限定されず、例えば、ＡｌＧａＮ層５上の全面に形成してもよい。この場合は、ソース電極及びドレイン電極の接続抵抗と、ゲート電極からのリーク電流とを考慮して、ＳｉＣ層の抵抗率を決定する必要がある。   The formation position of the SiC layer is not limited to the first and second embodiments described above and the modifications thereof, and may be formed on the entire surface of the AlGaN layer 5, for example. In this case, it is necessary to determine the resistivity of the SiC layer in consideration of the connection resistance between the source electrode and the drain electrode and the leakage current from the gate electrode.

本発明の第１の実施形態に係る電界効果トランジスタを例示する断面図である。1 is a cross-sectional view illustrating a field effect transistor according to a first embodiment of the invention. 第１の実施形態に係る電界効果トランジスタの製造方法を例示する工程断面図である。6 is a process cross-sectional view illustrating the method for manufacturing the field effect transistor according to the first embodiment; FIG. 第１の実施形態の第１の変形例に係る電界効果トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on the 1st modification of 1st Embodiment. 第１の実施形態の第２の変形例に係る電界効果トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on the 2nd modification of 1st Embodiment. 第１の実施形態の第３の変形例に係る電界効果トランジスタを例示する断面図である。7 is a cross-sectional view illustrating a field effect transistor according to a third modification of the first embodiment; FIG. 本発明の第２の実施形態に係る電界効果トランジスタを例示する断面図である。FIG. 6 is a cross-sectional view illustrating a field effect transistor according to a second embodiment of the invention. 第２の実施形態の第１の変形例に係る電界効果トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on the 1st modification of 2nd Embodiment. 第２の実施形態の第２の変形例に係る電界効果トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on the 2nd modification of 2nd Embodiment. 本発明の第３の実施形態に係る電界効果トランジスタを例示する断面図である。FIG. 6 is a cross-sectional view illustrating a field effect transistor according to a third embodiment of the invention. 本発明の第４の実施形態に係る電界効果トランジスタを例示する断面図である。It is sectional drawing which illustrates the field effect transistor which concerns on the 4th Embodiment of this invention.

符号の説明Explanation of symbols

２、６２ 基板、３、６３ バッファ層、４、６４ アンドープＧａＮ層、５、６５ ＡｌＧａＮ層、６ ソース電極、７ ドレイン電極、８、５８ ゲート電極、９、２９ ＳｉＣ層、１０ 保護膜、１１、１１ａ、１１ｂ、２１、３１、４１、５１、６１、７１ 電界効果トランジスタ（ＦＥＴ）、２９ａ 凹部、２９ｂ 部分、５８ａ 下部、５８ｂ 上部、７５ ＩｎＡｌＮ層 2, 62 substrate, 3, 63 buffer layer, 4, 64 undoped GaN layer, 5, 65 AlGaN layer, 6 source electrode, 7 drain electrode, 8, 58 gate electrode, 9, 29 SiC layer, 10 protective film, 11, 11a, 11b, 21, 31, 41, 51, 61, 71 Field effect transistor (FET), 29a recessed portion, 29b portion, 58a lower portion, 58b upper portion, 75 InAlN layer

Claims (5)

基板と、
前記基板上に設けられたＧａＮ層と、
前記ＧａＮ層上に設けられ、ＡｌＧａＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮからなるバリア層と、
前記バリア層上に設けられたＳｉＣ層と、
前記バリア層上に設けられたソース電極、ドレイン電極及びゲート電極と、
を備えたことを特徴とする電界効果トランジスタ。 A substrate,
A GaN layer provided on the substrate;
A barrier layer provided on the GaN layer and made of AlGaN, InAlN or InAlGaN;
A SiC layer provided on the barrier layer;
A source electrode, a drain electrode and a gate electrode provided on the barrier layer;
A field effect transistor comprising: 前記ＳｉＣ層の抵抗率は１０ｍΩｃｍ以下であり、
前記ＳｉＣ層は、前記バリア層と前記ソース電極との間、及び前記バリア層と前記ドレイン電極との間のうち少なくとも一方に設けられており、前記バリア層と前記ゲート電極との間には設けられていないことを特徴とする請求項１記載の電界効果トランジスタ。 The SiC layer has a resistivity of 10 mΩcm or less,
The SiC layer is provided between at least one of the barrier layer and the source electrode and between the barrier layer and the drain electrode, and is provided between the barrier layer and the gate electrode. 2. The field effect transistor according to claim 1, wherein the field effect transistor is not formed. 前記ＳｉＣ層の抵抗率は１０Ωｃｍ以上であり、
前記ＳｉＣ層は、前記バリア層と前記ゲート電極との間に設けられており、前記バリア層と前記ソース電極との間、及び前記バリア層と前記ドレイン電極との間には設けられていないことを特徴とする請求項１記載の電界効果トランジスタ。 The SiC layer has a resistivity of 10 Ωcm or more,
The SiC layer is provided between the barrier layer and the gate electrode, and is not provided between the barrier layer and the source electrode and between the barrier layer and the drain electrode. The field effect transistor according to claim 1. 基板上にＧａＮ層を形成する工程と、
前記ＧａＮ層上にＡｌＧａＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮからなるバリア層を形成する工程と、
前記バリア層上にＳｉＣ層を形成する工程と、
前記ＳｉＣ層をエッチングして選択的に除去する工程と、
前記バリア層上にソース電極、ドレイン電極及びゲート電極を形成する工程と、
を備えたことを特徴とする電界効果トランジスタの製造方法。 Forming a GaN layer on the substrate;
Forming a barrier layer made of AlGaN, InAlN or InAlGaN on the GaN layer;
Forming a SiC layer on the barrier layer;
Etching and selectively removing the SiC layer;
Forming a source electrode, a drain electrode and a gate electrode on the barrier layer;
A method of manufacturing a field effect transistor comprising: 前記ＳｉＣ層をエッチングする工程においては、ＳＦ_６ガスをエッチングガスとした反応性イオンエッチングを行うことを特徴とする請求項４記載の電界効果トランジスタの製造方法。 Wherein in the step of etching the SiC layer, a method of manufacturing a field effect transistor according to claim 4, characterized in that the reactive ion etching using a SF ₆ gas as an etching gas.

Images